JP2007288749A - 遅延回路 - Google Patents

Abstract

【課題】従来の遅延回路は、遅延段数を制御するための構成が複雑で、しかも細かい遅延制御をするには精度を欠くおそれがあった。
【解決手段】遅延回路１０において、第１遅延部１２は、遅延特性の検出対象として複数の遅延素子を含む。第２遅延部１４は、第１遅延部１２の遅延特性に応じて遅延させた信号を出力するために複数の遅延素子を含む。検出部１６は、第１遅延部１２が入力信号を所定の参照時間だけ遅延させるのに必要な遅延素子の段数を検出する。選択部１８は、第２遅延部１４が入力信号の遅延に用いる遅延素子の段数を、検出された段数に応じて選択する。第１遅延部１２および第２遅延部１４は、それぞれに含まれる遅延素子の遅延値の比率が、参照時間と第２遅延部１４において目標とする遅延時間との比率に等しい。第２遅延部１４に含まれる遅延素子は、その遅延値が第１遅延部１２に含まれる遅延素子の遅延値より小さい。
【選択図】図１

Description

本発明は、遅延回路に関し、特に遅延量を制御する技術に関する。

従来、遅延回路における遅延値は、回路の製造プロセスのばらつきや環境のばらつきが原因で変動してしまうおそれがあった。特許文献１に記載の技術は、第１の遅延回路が所望の時間だけ遅延させるために必要な遅延素子の段数を検出し、その段数に応じて第２の遅延回路における遅延素子の段数をマイクロコンピュータで制御して、上記所望の遅延時間を実現する。そのとき、製造プロセスのばらつきや環境のばらつきがマイクロコンピュータの制御によって吸収され、遅延量のばらつきが抑制される。
特開２００３−２３３４３号公報

しかしながら、特許文献１に記載の技術においては、第２の遅延回路における遅延素子の段数を第１の遅延回路における遅延素子の段数に応じて制御するために、あらかじめ保持された段数の対応関係に基づいて遅延素子の段数を制御する。その制御にはマイクロコンピュータが用いられるので、回路構成が複雑となる問題があった。

また、小さな遅延量を目標とする場合、その遅延量に対して遅延素子の遅延値が大きいと、用いられる遅延素子の段数が比較的少なくなって各段の遅延間隔が広くなってしまうため、遅延時間の正確な調整が困難となり、遅延の精度を欠くおそれがあった。

本発明は上記背景のもとでなされたものであり、本発明の目的は、簡素な構成にて遅延回路の精度向上を実現する技術を提供することにある。

上記課題を解決するために、本発明のある態様の遅延回路は、遅延特性の検出対象として直列に接続された複数の遅延素子を含む第１遅延部と、第１遅延部の遅延特性に応じて遅延させた信号を出力するために直列に接続された複数の遅延素子を含む第２遅延部と、第１遅延部が入力信号を所定の参照時間だけ遅延させるのに必要な遅延素子の段数を検出する検出部と、第２遅延部が入力信号の遅延に用いる遅延素子の段数を検出された段数に応じて選択する選択部と、を備える。第１遅延部および第２遅延部は、それぞれに含まれる遅延素子の遅延値の比率が、参照時間と第２遅延部において目標とする遅延時間との比率に等しい。

この態様によると、第１遅延部に含まれる遅延素子の遅延値と第２遅延部に含まれる遅延素子の遅延値との比率を設定するだけで、所望の遅延量を簡単に実現することができる。たとえば、入力されるクロック信号の周期またはその１／２周期に相当する参照時間に対して短い遅延時間を生成するような場合であっても、参照時間と遅延時間の比率を第１遅延部と第２遅延部の遅延値比率に反映させるだけで、所望の遅延時間を得ることができる。なお、「比率が等しい」とは、実質的に等しい比率であれば足り、精度の要求次第では必ずしも厳密に比率が同一であることを要しない。

本発明の別の態様もまた、遅延回路である。この遅延回路は、遅延特性の検出対象として直列に接続された複数の遅延素子を含む第１遅延部と、第１遅延部の遅延特性に応じて遅延させた信号を出力するために直列に接続された複数の遅延素子を含む第２遅延部と、第１遅延部が入力信号を所定の参照時間だけ遅延させるのに必要な遅延素子の段数を検出する検出部と、第２遅延部が入力信号の遅延に用いる遅延素子の段数を検出された段数に応じて選択する選択部と、を備える。第２遅延部に含まれる遅延素子は、その遅延値が第１遅延部に含まれる遅延素子の遅延値より小さい。

この態様によると、遅延特性を検出するときの遅延量より短い調整幅にて遅延時間を生成できるので、所望の遅延時間を精度よく生成することができる。また、第１遅延部および第２遅延部のそれぞれに含まれる遅延素子の遅延値の比率を、参照時間と第２遅延部において目標とする遅延時間との比率に等しくすることによって、短い調整幅による遅延時間の生成をより簡単に実現することができる。

一方、この態様とは別に、第２遅延部に含まれる遅延素子の遅延値が第１遅延部に含まれる遅延素子の遅延値より大きくした態様であってもよい。たとえば、第１遅延部の遅延値に対して第２遅延部の遅延値を１．１倍とすることにより、入力されるクロック信号をもとにする参照時間の１．１倍に相当する遅延時間が生成される。この場合、入力クロック信号を単に逓倍するだけでなく様々な長さの遅延時間を簡単に実現することができる。

以上の態様における第１遅延部は、遅延時間が異なった複数の信号を検出部に出力するための複数の分岐点を有し、複数の遅延素子のそれぞれは、隣り合う２つの分岐点の間に設けられてもよい。また、第２遅延部は、選択部と接続するための複数の分岐点を有し、複数の遅延素子のそれぞれは、隣り合う２つの分岐点の間に設けられてもよい。

以上の態様における遅延回路は、たとえばＡＤ変換回路に含まれる比較器などの各回路へ入力される複数種類のクロック信号を生成するために用いられてもよい。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、遅延回路の精度向上を簡素な構成で実現することができる。

（実施例１）
図１は、実施例１における遅延回路の構成を示す。遅延回路１０は、第１遅延部１２、第２遅延部１４、検出部１６、選択部１８を備える。第１遅延部１２および第２遅延部１４は、それぞれ複数段の遅延素子を有する。本実施例における第１遅延部１２および第２遅延部１４は、それぞれ１０段ずつ遅延素子を有する。第１遅延部１２は、入力されたクロック信号を所定の参照時間だけ遅延させ、実際に遅延に用いられた遅延素子の段数を検出部１６が検出することによって第１遅延部１２に含まれる遅延素子の遅延特性を測定する。すなわち、ここでいう遅延特性は、たとえば回路の製造プロセスのばらつき、温度変化、電源電圧変化などの内的要因または外的要因に基づく遅延量の変化である。第２遅延部１４は、第１遅延部１２と同じ入力クロック信号を、第１遅延部１２での遅延に用いられた遅延素子の段数に応じて遅延させる。選択部１８は、第１遅延部１２での遅延に用いられた遅延素子の段数に応じて、第２遅延部１４で遅延に用いるべき遅延素子の段数を設定する。第１遅延部１２が有する遅延素子と第２遅延部１４が有する遅延素子はそれぞれの遅延特性が等しいので、第１遅延部１２における遅延特性を第２遅延部１４における遅延に反映させることによって、より正確な遅延を発生させることができる。

第１遅延部１２は、１０段の遅延素子として、直列に接続された第１〜第１０遅延素子Ｄ１１〜Ｄ２０を有する。第２遅延部１４は、１０段の遅延素子として、直列に接続された第１１〜第２０遅延素子Ｄ２１〜Ｄ３０を有する。第１１〜第２０遅延素子Ｄ２１〜Ｄ３０の各遅延値は、第１〜第１０遅延素子Ｄ１１〜Ｄ２０の各遅延値より小さい。第１１〜第２０遅延素子Ｄ２１〜Ｄ３０の遅延値と第１〜第１０遅延素子Ｄ１１〜Ｄ２０の遅延値との比率は１：５である。この比率は、目標とする遅延時間と参照時間との比率に等しくなるよう設計される。したがって、第１遅延部１２と第２遅延部１４との間で遅延値の比率を考慮して設計するだけで、所望の遅延時間を容易に得ることができる。

検出部１６は、複数のラッチ回路を有する。本実施例の検出部１６は、第１遅延部１２に含まれる遅延素子の段数と等しい１０個のラッチ回路として、第１〜第１０ラッチ回路Ｌ１１〜Ｌ２０を有する。第１〜第１０ラッチ回路Ｌ１１〜Ｌ２０のそれぞれには第１遅延部１２と同じ入力クロック信号が入力される。第１〜第１０ラッチ回路Ｌ１１〜Ｌ２０は、入力クロック信号の立ち上がり時に保持内容を出力し、入力クロック信号の立ち下がり時に保持内容をリセットする。保持内容としては、たとえば第１ラッチ回路Ｌ１１が第１遅延素子Ｄ１１の出力を保持し、第２ラッチ回路Ｌ１２が第２遅延素子Ｄ１２の出力を保持する。このように、各ラッチ回路は第１遅延部１２の各遅延素子に１対１で対応し、その対応する遅延素子の出力信号を保持して入力クロック信号の立ち上がり時に出力する。ここで、第１遅延部１２において遅延に用いられた遅延素子の出力はすべてローとなり、遅延に用いられなかった遅延素子の出力はすべてハイとなる。どの遅延素子の出力がハイとなりローとなるかは、製造プロセスのばらつきや温度変化や電源電圧変化などによって必ずしも一定ではない。このように、検出部１６が各遅延素子からの出力を検出することにより、入力クロック信号を所定の参照時間だけ遅延させるために第１遅延部１２に含まれる遅延素子を何段用いたかを検出することができる。

選択部１８は、複数の否定論理和回路として第１〜第９否定論理和回路Ｎ１１〜Ｎ１９を有し、複数の反転回路として第１〜第９反転回路Ｉ１１〜Ｉ１９を有し、複数のスイッチとして第１〜第９スイッチＳＷ１１〜ＳＷ１９を有する。第１〜第９否定論理和回路Ｎ１１〜Ｎ１９のそれぞれは、第２〜第１０ラッチ回路Ｌ１２〜Ｌ２０のそれぞれと１対１で対応する関係にある。第１否定論理和回路Ｎ１１は、第２ラッチ回路Ｌ１２の出力信号を反転した信号が入力されるとともに、一つ前の段である第１ラッチ回路Ｌ１１の出力信号がさらに入力され、これら入力された２つの信号の否定論理和を出力する。第２ラッチ回路Ｌ１２は、第１反転回路Ｉ１１により反転される。第２否定論理和回路Ｎ１２は、第３ラッチ回路Ｌ１３の出力信号を反転した信号が入力されるとともに、第２ラッチ回路Ｌ１２の出力信号がさらに入力され、これら入力された２つの信号の否定論理和を出力する。第３ラッチ回路Ｌ１３は、第２反転回路Ｉ１２により反転される。

このように各否定論理和回路は、対応するラッチ回路からの出力を反転させた信号と一つ前の段であるラッチ回路からの出力との間で否定論理和を出力する。各否定論理和回路の出力に応じて各スイッチがオンオフされる。たとえば、第１スイッチＳＷ１１は、第１否定論理和回路Ｎ１１がハイを出力したときにオンされ、第１否定論理和回路Ｎ１１がローを出力したときにオフされる。第１スイッチＳＷ１１がオンされると、第１２遅延素子Ｄ２２の出力が第１スイッチＳＷ１１を介して遅延回路１０の外部へ出力クロック信号として出力される。第２スイッチＳＷ１２は、第２否定論理和回路Ｎ１２がハイを出力したときにオンされ、第２否定論理和回路Ｎ１２がローを出力したときにオフされる。第２スイッチＳＷ１２がオンされると、第１３遅延素子Ｄ２３の出力が第２スイッチＳＷ１２を介して遅延回路１０の外部へ出力クロック信号として出力される。このように、第１〜第９スイッチＳＷ１１〜ＳＷ１９のそれぞれは、第１２〜第２０遅延素子Ｄ２２〜Ｄ３０のそれぞれと１対１で対応し、いずれかのスイッチがオンされたときに、対応する遅延素子の出力が、オンされたスイッチを介して遅延回路１０の外部へ出力クロック信号として出力される。これにより、選択部１８は、第１遅延部１２において遅延に用いられた遅延素子の段数に応じて、第２遅延部１４において遅延に用いられる遅延素子の段数を選択することができる。

なお、第１遅延素子Ｄ１１の遅延値は、第２遅延素子Ｄ１２以降の各遅延素子の遅延値と等しい値であってもよいし、異なる値であってもよい。同様に、第１１遅延素子Ｄ２１の遅延値もまた、第１２遅延素子Ｄ２２以降の各遅延素子の遅延値と等しい値であってもよいし、異なる値であってもよい。たとえば、遅延量のばらつき範囲に対して目標とする遅延時間が十分に長いような場合、遅延量のばらつき範囲に達するまでの初期の遅延時間を一つの遅延素子で稼ぐために、第１遅延素子Ｄ１１や第１１遅延素子Ｄ２１の遅延値を２段目以降の遅延素子の遅延値より大きな値に設計してもよい。このように、初段の遅延素子（以下、適宜「初期遅延素子」ともいう）である第１遅延素子Ｄ１１や第１１遅延素子Ｄ２１の遅延値を調整することで、素子の構成を簡素化することができる。また、第２〜第１０遅延素子Ｄ１２〜Ｄ２０は、それぞれの遅延値が等しい値であってもよいし、異なる値であってもよい。同様に、第１２〜第２０遅延素子Ｄ２２〜Ｄ３０は、それぞれの遅延値が等しい値であってもよいし、異なる値であってもよい。

本実施例においては、第１遅延部１２に含まれる遅延素子の段数と第２遅延部１４に含まれる遅延素子の段数が等しく、それぞれが１対１で対応する関係にある。したがって、第１遅延部１２において参照時間の分だけ遅延させるのに用いた遅延素子の段数と同じ段数の遅延素子を第２遅延部１４においても用いることにより、遅延特性が吸収される形で目標の遅延時間を精度よく生成することができる。第１遅延部１２と第２遅延部１４の遅延素子が１対１で対応するという簡素な構成によって精度よく所望の遅延時間を生成することができる。なお、変形例においては、第１遅延部１２に含まれる遅延素子の段数と第２遅延部１４に含まれる遅延素子の段数が異なってもよい。ただしその場合は、第１遅延部１２において参照時間の分だけ遅延させるのに用いる遅延素子の段数の増減に対して、第２遅延部１４において用いるべき遅延素子の段数の増減が等しくなるような関係であることが望ましい。その場合もまた、第１遅延部１２に含まれる複数の遅延素子のうち少なくとも一部と第２遅延部１４に含まれる複数の遅延素子のうち少なくとも一部とが１対１で対応する関係となる。これにより、第１遅延部１２と第２遅延部１４で遅延素子の段数が等しい場合と同様に、簡素な構成にて精度よく目標の遅延時間を生成することができる。

図２は、入力クロック信号に対する出力クロック信号の遅延量を示すタイミングチャートである。上段は入力クロック信号のパルスを示し、下段は出力クロック信号のパルスを示す。入力クロック信号および出力クロック信号は、ともにデューティ比が５０％で、それぞれの周期およびパルス幅は等しい。しかし、それぞれの立ち上がりタイミングは出力クロック信号の方が入力クロック信号より遅れている。第１遅延部１２における遅延の参照時間３０は入力クロック信号の１／２周期に相当し、第２遅延部１４における遅延時間３２は第１遅延部１２における参照時間３０の１／５となる。この比率は、第１遅延部１２に含まれる遅延素子の遅延値に対する第２遅延部１４に含まれる遅延素子の遅延値の比率に等しい。すなわち、目標とする遅延時間を実現するためには、第１遅延部１２の遅延値と第２遅延部１４の遅延値との比率を、第１遅延部１２における参照時間３０と第２遅延部１４における遅延時間３２との比率に合わせればよい。本実施例では、入力クロック信号の１／２周期に対して１／５に相当する遅延時間が生成されるので、入力クロック信号の１／１０周期に相当する時間だけ遅延した出力クロック信号が得られる。

図３は、入力クロック信号に対する各遅延素子の出力信号の遅延量を示すタイミングチャートである。まず、入力クロック信号の立ち上がりタイミングＡに対し、初期遅延素子である第１遅延素子Ｄ１１は、その遅延値に応じた時間だけ遅延してタイミングＢにて立ち上がる信号を第２遅延素子Ｄ１２へ出力する。以降、第２遅延素子Ｄ１２、第３遅延素子Ｄ１３、第４遅延素子Ｄ１４、第５遅延素子Ｄ１５が、それぞれタイミングＢ、Ｃ、Ｄ、Ｅ、Ｆにて順次立ち上がる。タイミングＢ、Ｃ、Ｄ、Ｅ、Ｆの時間間隔は第２遅延素子Ｄ１２、第３遅延素子Ｄ１３、第４遅延素子Ｄ１４、第５遅延素子Ｄ１５の各遅延値である。

入力クロック信号が１／２周期経過後に立ち下がると、第１遅延素子Ｄ１１、第２遅延素子Ｄ１２、第３遅延素子Ｄ１３、第４遅延素子Ｄ１４、第５遅延素子Ｄ１５もそれぞれ１／２周期後に順次立ち下がる信号を出力する。第１遅延素子Ｄ１１、第２遅延素子Ｄ１２、第３遅延素子Ｄ１３、第４遅延素子Ｄ１４、第５遅延素子Ｄ１５の信号が順次立ち下がる間に、入力クロック信号は立ち下がりから１／２周期が経過したタイミングＧにて再び立ち上がる。そのタイミングＧにおいて、検出部１６は第１〜第１０ラッチ回路Ｌ１１〜Ｌ２０の保持内容を出力するので、第１〜第３遅延素子Ｄ１１〜Ｄ１３からの保持内容としてはローが出力され、第４遅延素子Ｄ１４以降の遅延素子からの保持内容としてはハイが出力される。第２遅延部１４にも入力される入力クロック信号がタイミングＧで立ち上がった後、初期遅延素子である第１１遅延素子Ｄ２１は、その遅延値に応じた時間だけ遅延してタイミングＨにて立ち上がる信号を出力する。２段目以降、第１２遅延素子Ｄ２２、第１３遅延素子Ｄ２３、第１４遅延素子Ｄ２４、第１５遅延素子Ｄ２５がそれぞれ遅延値に応じた時間間隔で順次遅延して立ち上がる信号を出力する。選択部１８に含まれる第１〜第９否定論理和回路Ｎ１１〜Ｎ１９のうち、第３遅延素子Ｄ１３からのローと第４遅延素子Ｄ１４からのハイを反転させた信号との間で否定論理和を出力する第３否定論理和回路Ｎ１３だけがハイを出力する。したがって、第３スイッチＳＷ１３がオンされ、対応する第１４遅延素子Ｄ２４の出力が選択されて遅延回路１０の外部へ出力クロック信号として出力される。

図４は、本実施例における遅延回路１０を含む電子回路の例を示す。電子回路１００は、遅延回路１０、クロック生成回路６０、ＡＤ変換回路６２を備える。クロック生成回路６０には、マスタクロック信号ＣＬＫが入力されるとともに、そのマスタクロック信号ＣＬＫが遅延回路１０によって所定時間遅延された遅延クロック信号が入力される。クロック生成回路６０は、二つの入力信号を用いることにより複数のクロック信号を生成してＡＤ変換回路６２へ出力する。ＡＤ変換回路６２は、循環型のＡＤ変換器であってもよいし、パイプライン型のＡＤ変換器であってもよい。ＡＤ変換回路６２は、たとえば比較器、反転増幅器、非反転増幅器、微分回路、積分回路、加算回路、減算回路、ボルテージホロワ回路、各種フィルタ、発振回路、ピーク値検出回路、およびサンプルホールド回路などの回路のうちいずれかを内部に有してもよい。各回路に利用するクロック信号として、クロック生成回路６０から入力される複数のクロック信号が用いられる。特に、循環型またはパイプライン型のＡＤ変換器において、初回または初段のＡＤ変換と２順目以降または２段目以降のＡＤ変換とでは要求される変換精度が異なるので、それぞれ異なるクロック信号が必要となる。そこで、本実施例における遅延回路１０において製造プロセスのばらつき、温度や電源電圧の変化などに左右されずに精度よく生成された遅延クロック信号によって、より精度の高いＡＤ変換を実現することができる。

以上のように、本実施例においては、第２遅延部１４に含まれる遅延素子の遅延値を第１遅延部１２に含まれる遅延素子の遅延値より小さくなるよう設計することにより、遅延特性を検出するときの遅延量より短い調整幅にて遅延時間を生成できる。したがって、所望の遅延時間を精度よく生成することができる。第１遅延部１２および第２遅延部１４のそれぞれに含まれる遅延素子の遅延値の比率を、参照時間と目標とする遅延時間との比率に等しくすることによって、短い調整幅による遅延時間の生成をより簡単に実現することができる。第１遅延部１２に含まれる遅延素子の遅延値と第２遅延部１４に含まれる遅延素子の遅延値との比率を設定するだけで、所望の遅延量を簡単に実現することができる。目標とする遅延時間に対し、第１遅延部１２において遅延特性を検出するための遅延素子の段数や各段の遅延間隔を十分に確保することができるので、遅延素子の段数を正確に検出することができる。

（実施例２）
本実施例における遅延回路１０は、主要な構成において実施例１と共通するが、選択部の内部構成、第２遅延部の内部構成、第２遅延部における遅延素子の選択方法において実施例１と相違点を有する。特に、実施例１では第２遅延部に含まれる複数段の遅延素子のうち、遅延された信号を出力すべき段を選択部が選択するのに対し、本実施例では第２遅延部に含まれる複数段の遅延素子のうち、遅延対象である入力クロック信号の入力先となるべき段を選択部が選択する点で異なる。以下、実施例１との相違点を中心に説明し、共通点の説明を省略する。

図５は、実施例２における遅延回路１０の構成を示す。本実施例における第１遅延部４２と検出部４６の内部構成は、実施例１における第１遅延部１２と検出部１６の内部構成と同様である。選択部４８は、複数の否定論理和回路として第１〜第９否定論理和回路Ｎ１１〜Ｎ１９を有し、複数の反転回路として第１〜第９反転回路Ｉ１１〜Ｉ１９を有し、複数のラッチ回路として第１１〜第１９ラッチ回路Ｌ２１〜Ｌ２９を有する。第１〜第９否定論理和回路Ｎ１１〜Ｎ１９および第１〜第９反転回路Ｉ１１〜Ｉ１９のそれぞれは、実施例１と同様の配置で第１〜第１０ラッチ回路Ｌ１１〜Ｌ２０のそれぞれに１対１で対応して接続される。第１１〜第１９ラッチ回路Ｌ２１〜Ｌ２９は、実施例１における第１〜第９スイッチＳＷ１１〜ＳＷ１９と置き換わる形で第１〜第９否定論理和回路Ｎ１１〜Ｎ１９に接続される。第１〜第９否定論理和回路Ｎ１１〜Ｎ１９のそれぞれと第１１〜第１９ラッチ回路Ｌ２１〜Ｌ２９のそれぞれが１対１で対応する。第１〜第９否定論理和回路Ｎ１１〜Ｎ１９のそれぞれの出力は、第１１〜第１９ラッチ回路Ｌ２１〜Ｌ２９のそれぞれに保持される。所定のクロック信号が第１１〜第１９ラッチ回路Ｌ２１〜Ｌ２９に入力され、そのクロック信号に応じて第１１〜第１９ラッチ回路Ｌ２１〜Ｌ２９のそれぞれの保持内容が第２遅延部４４へ出力される。

第２遅延部４４は、複数段の遅延素子として第１１〜第２０遅延素子Ｄ２１〜Ｄ３０を有する点で、実施例１の第２遅延部１４に含まれる第１１〜第２０遅延素子Ｄ２１〜Ｄ３０と同様である。ただし、第２遅延部４４では、第２０遅延素子Ｄ３０、第１９遅延素子Ｄ２９、・・・、第１３遅延素子Ｄ２３、第１２遅延素子Ｄ２２、第１１遅延素子Ｄ２１の順に入力クロック信号を遅延させる。また、第１２〜第２０遅延素子Ｄ２２〜Ｄ３０のそれぞれの直前には第１〜第９選択回路ＳＬ１１〜ＳＬ１９のそれぞれが間挿され、第１２〜第２０遅延素子Ｄ２２〜Ｄ３０のそれぞれと第１〜第９選択回路ＳＬ１１〜ＳＬ１９のそれぞれとが交互に配置される形で直列接続されている。選択部４８に含まれる第１１〜第１９ラッチ回路Ｌ２１〜Ｌ２９の保持内容は、所定のクロック信号に応じて第１〜第９選択回路ＳＬ１１〜ＳＬ１９のうち対応する回路にそれぞれ入力される。第１１〜第１９ラッチ回路Ｌ２１〜Ｌ２９のそれぞれと第１〜第９選択回路ＳＬ１１〜ＳＬ１９のそれぞれは、１対１で対応する関係にある。第１〜第９選択回路ＳＬ１１〜ＳＬ１９には、第１遅延部４２および検出部４６と同じ入力クロック信号が入力される。第１〜第９選択回路ＳＬ１１〜ＳＬ１９のうち、第１１〜第１９ラッチ回路Ｌ２１〜Ｌ２９のいずれかからハイの信号が入力された選択回路は、第１２〜第２０遅延素子Ｄ２２〜Ｄ３０のうち対応する遅延素子へ入力クロック信号を入力する。入力クロック信号が入力された遅延素子は、図において右から左の方向へ信号を出力し、複数段の遅延素子が順次入力クロック信号を遅延させ、遅延回路１０の外部へ出力クロック信号として出力する。これにより、選択部４８は、入力クロック信号の入力先として、第２遅延部４４に含まれる複数段の遅延素子のうちいずれかを選択することができる。

たとえば、第１遅延部４２において参照時間だけ遅延させるのに第１〜３遅延素子Ｄ１１〜Ｄ１３の３段が用いられた場合、選択部４８においては第１〜第９否定論理和回路Ｎ１１〜Ｎ１９のうち第２否定論理和回路Ｎ１２だけがハイを出力し、他の否定論理和回路はローを出力する。第１２ラッチ回路Ｌ２２から第２選択回路ＳＬ１２へハイが入力され、第２選択回路ＳＬ１２から第１３遅延素子Ｄ２３へ入力クロック信号が入力され、第１３遅延素子Ｄ２３、第１２遅延素子Ｄ２２、第１１遅延素子Ｄ２１の順に遅延されて出力クロック信号として遅延回路１０の外部へ出力される。したがって、第１遅延部４２において遅延に用いられた段数と等しい３段の遅延素子が第２遅延部４４でも遅延に用いられることとなる。

ここで、第１遅延部４２および第２遅延部４４に含まれる遅延素子の段数が比較的多い設計の場合や、入力クロック信号の周波数が比較的高い設計の場合、第１遅延部４２に含まれる最終段の遅延素子が遅延を実行する前に次の周期の遅延が開始されることによって１周期分の間隔を挟んで両側２段以上の遅延素子からハイの出力が検出されるおそれがある。本実施例の遅延回路１０では、第２遅延部４４に含まれる複数段の遅延素子のうちいずれかが入力クロック信号の入力先として選択される方式であり、選択部４８に含まれる複数段のラッチ回路のうち初段側すなわち第１１ラッチ回路Ｌ２１側に最も近いラッチ回路の出力に応じて選択される遅延素子へ入力される入力クロック信号が優先的に遅延され、出力クロック信号として遅延回路１０の外部へ出力される。したがって、より後段の検出結果に影響されずに最適な段数の遅延素子を第２遅延部４４から選択することができる。

（実施例３）
本実施例における遅延回路１０は、主要な構成において実施例１、２と共通するが、選択部の内部構成、第２遅延部の内部構成、第２遅延部における遅延素子の選択方法において実施例１、２と相違点を有する。特に、第２遅延部に含まれる複数の遅延素子のうち、初段と最終段の選択方法が実施例１、２と異なる。たとえば、第１遅延部において参照時間が経過したときに、含まれる複数の遅延素子のうちすべてがハイを出力してしまう場合やひとつもハイを出力しないような場合であっても、第２遅延部において初段または最終段の出力信号が強制的に選択され、出力クロック信号がつねに確保される。これにより、第１遅延部１２における遅延の特性が設計の範囲外となってしまう場合であっても、第２遅延部において遅延素子がひとつも選択されずに出力クロック信号が出力されなくなるような事態を回避することができる。以下、実施例１との相違点を中心に説明し、共通点の説明を省略する。

図６は、実施例３における遅延回路１０の構成を示す。第１遅延部５２と検出部５６の内部構成は、実施例１における第１遅延部１２と検出部１６の内部構成と同様である。選択部５８は、１１個の否定論理和回路として第１〜第１１否定論理和回路Ｎ１１〜Ｎ２１を有し、１０個の反転回路として第１〜第１０反転回路Ｉ１１〜Ｉ２０を有し、１１個のスイッチとして第１〜第１１スイッチＳＷ１１〜ＳＷ２１を有する。第２遅延部５４は、１１段の遅延素子として第１１〜第２１遅延素子Ｄ２１〜Ｄ３１を有する。

選択部５８に含まれる否定論理和回路は、実施例１の選択部１８に含まれる否定論理和回路より個数が二つ多い。選択部５８に含まれる反転回路は、実施例１の選択部１８に含まれる反転回路より個数が一つ多い。選択部５８に含まれるスイッチは、実施例１の選択部１８に含まれるスイッチより個数が二つ多い。第２遅延部５４に含まれる遅延素子は、実施例１の第２遅延部１４に含まれる遅延素子より段数が１段多い。

第１〜第１０否定論理和回路Ｎ１１〜Ｎ２０のそれぞれは、第１〜第１０ラッチ回路Ｌ１１〜Ｌ２０のそれぞれと１対１で対応する関係にある。選択部５８において、初段である第１否定論理和回路Ｎ１１は、対応する段である第１ラッチ回路Ｌ１１の出力を反転させた信号とつねにローである信号とが入力され、これらの否定論理和を出力する。第２否定論理和回路Ｎ１２は、対応する段である第２ラッチ回路Ｌ１２の出力を反転させた信号と一つ前の段である第１ラッチ回路Ｌ１１の出力信号とが入力され、これらの否定論理和を出力する。このように２段目以降の否定論理和回路は、対応するラッチ回路からの出力を反転させた信号と一つ前の段であるラッチ回路の出力信号とが入力され、これらの否定論理和を出力する。最終段である第１１否定論理和回路Ｎ２１は、一つ前の段である第１０ラッチ回路Ｌ２０の出力信号とつねにローである信号とが入力され、これらの否定論理和を出力する。

第１〜第１１否定論理和回路Ｎ１１〜Ｎ２１のそれぞれは、第１〜第１１スイッチＳＷ１１〜ＳＷ２１のそれぞれと１対１で対応する関係にある。第１〜第１１否定論理和回路Ｎ１１〜Ｎ２１の各出力のうちいずれかがハイとなり、そのハイを出力した否定論理和回路に対応するスイッチがオンされる。

第１１〜第２１遅延素子Ｄ２１〜Ｄ３１のそれぞれは、第１〜第１１スイッチＳＷ１１〜ＳＷ２１のそれぞれと１対１で対応する関係にある。第１〜第１１スイッチＳＷ１１〜ＳＷ２１のうちオンされたスイッチに対応する遅延素子から出力される信号が出力クロック信号として遅延回路１０の外部へ出力される。

たとえば、第１遅延部５２において参照時間が経過するまでに第１遅延素子Ｄ１１および第２遅延素子Ｄ１２が遅延に用いられた場合、第１ラッチ回路Ｌ１１と第２ラッチ回路Ｌ１２はローを出力し、第３ラッチ回路Ｌ１３以降のラッチ回路はハイを出力する。その場合、第１否定論理和回路Ｎ１１と第２否定論理和回路Ｎ１２はローを出力し、第３否定論理和回路Ｎ１３はハイを出力する。第４否定論理和回路Ｎ１４以降の否定論理和回路はローを出力する。第１〜第１１スイッチＳＷ１１〜ＳＷ２１のうち、第３否定論理和回路Ｎ１３に対応する第３スイッチＳＷ１３がオンされるので、対応する第１３遅延素子Ｄ２３の出力が第３スイッチＳＷ１３を介して出力クロック信号として遅延回路１０の外部へ出力される。このように、第１遅延部５２において第１遅延素子Ｄ１１と第２遅延素子Ｄ１２の２段が遅延に用いられた場合、第２遅延部５４においては第１１遅延素子Ｄ２１、第１２遅延素子Ｄ２２、第１３遅延素子Ｄ２３の３段が遅延に用いられる。第１遅延部５２において用いられる遅延素子の段数が増減した場合、その段数と等しい段数だけ第２遅延部５４において用いられる遅延素子の段数も増減する。

ここで、第１遅延部５２における参照時間が、第１遅延部５２に含まれる遅延素子の段数で計ることのできる最小遅延時間よりも短い場合、第１〜第１０ラッチ回路Ｌ１１〜Ｌ２０のいずれもローを出力せず、すべてハイを出力してしまう。しかし、その場合であっても初段の第１否定論理和回路Ｎ１１だけはハイを出力できるので、第２遅延部５４に含まれる複数の遅延素子から第１１遅延素子Ｄ２１が選択され、遅延時間が最小である出力クロック信号を第１スイッチＳＷ１１を介して遅延回路１０の外部へ出力することができる。また、第１遅延部５２における参照時間が、第１遅延部５２に含まれる遅延素子の段数で計ることのできる最大遅延時間よりも長い場合、第１〜第１０ラッチ回路Ｌ１１〜Ｌ２０のいずれもハイを出力せず、すべてローを出力してしまう。しかし、その場合であっても最終段の第１１否定論理和回路Ｎ２１だけはハイを出力できるので、第２遅延部５４に含まれる複数の遅延素子から第２１遅延素子Ｄ３１が選択され、遅延時間が最大である出力クロック信号を第１１スイッチＳＷ２１を介して遅延回路１０の外部へ出力することができる。なお、変形例として、第１〜第１０ラッチ回路Ｌ１１〜Ｌ２０がすべてハイを出力したときに第１１遅延素子Ｄ２１を強制的に選択するための訂正回路や、第１〜第１０ラッチ回路Ｌ１１〜Ｌ２０がすべてローを出力したときに第２１遅延素子Ｄ３１を強制的に選択するための訂正回路を選択部５８と異なる構成にて実現してもよい。

（実施例４）
本実施例では、第１遅延部１２に含まれる遅延素子のそれぞれの遅延値が異なる値であり、第２遅延部１４に含まれる遅延素子のそれぞれの遅延値も異なる値である場合の具体例を説明する。なお、実施例４では、遅延回路１０が図１に示される実施例１の構成であるものとするが、これに限定されない。

図７は、実施例４にかかる第２遅延部１４の第１１遅延素子Ｄ２１〜第２０遅延素子Ｄ３０の遅延値の例を示す。この例では、第２遅延部１４の第１３遅延素子Ｄ２３〜第２０遅延素子Ｄ３０の遅延値は、入力側からみて前段の遅延素子の遅延値よりも大きな遅延値を持つように構成されている。第１遅延部１２の第３遅延素子Ｄ１３〜第１０遅延素子Ｄ２０も同様に、入力側からみて前段の遅延素子の遅延値よりも大きな遅延値を持つように構成される。なお、本実施例の技術を、図５に示される実施例２の構成に適用する場合、すなわち選択部４８が入力クロック信号の入力先として第２遅延部４４に含まれる複数段の遅延素子のうちいずれかを選択する構成に適用する場合、第１２遅延素子Ｄ２２〜第１９遅延素子Ｄ２９の遅延値は、入力側からみて前段の遅延素子の遅延値よりも小さな遅延値を持つことになる。

本実施例によれば、第２遅延部１４におけるトータルの遅延時間に対する第１２遅延素子Ｄ２２〜第２０遅延素子Ｄ３０の遅延時間の比率（調整幅）をそれぞれ約１０％に揃えることができる。第１遅延部１２の第２遅延素子Ｄ１２〜第１０遅延素子Ｄ２０にも同様のことがいえる。したがって、入力信号の遅延に用いられる遅延素子の段数によって目標とする遅延時間に対する精度がばらつくことを防止できる。

図８は、図７に示される遅延値の別の例を示す。この例では、第１５遅延素子Ｄ２５および第１８遅延素子Ｄ２８の遅延値が、前段の遅延素子の遅延値よりも大きな遅延値を持つように構成されている。すなわち、前段の遅延素子の遅延値よりも大きな遅延値を持つ遅延素子が存在するように構成されている。この場合も、入力信号の遅延に用いられる遅延素子の段数によって目標とする遅延時間に対する精度がばらつくことを防止できる。

本実施例の効果を明確にするために、比較例について説明する。図９は、実施例４の比較例にかかる第２遅延部１４の第１１遅延素子Ｄ２１〜第２０遅延素子Ｄ３０の遅延値を示す。比較例では、第１２遅延素子Ｄ２２〜第２０遅延素子Ｄ３０の遅延値がそれぞれ等しくなるように構成されている。比較例の場合、トータルの遅延時間に対する各遅延素子の遅延値の比率が６．８％〜１５％となり、入力信号の遅延に用いられる遅延素子の段数によって目標とする遅延時間に対する精度がばらつく。すなわち、入力信号の遅延に用いられる遅延素子の段数が少ないときは、目標の遅延時間との誤差の割合が大きくなる。一方、入力信号の遅延に用いられる遅延素子の段数が多いときは、後段における遅延時間の調整幅が必要以上に小さくなり冗長である。本実施例ではこういった問題を好適に解決できる。

図１０は、各実施例の第１遅延部１２および第２遅延部１４において用いられる遅延素子の構成の例を示す。図１０（ａ）では第２遅延素子Ｄ１２の構成を、図１０（ｂ）では第１２遅延素子Ｄ２２の構成を例示する。図１０（ａ）の第２遅延素子Ｄ１２は、第１インバータＩＶ１２ａと、第２インバータＩＶ１２ｂと、第１キャパシタＣ１２ａと、第２キャパシタＣ１２ｂとを含む。第１インバータＩＶ１２ａおよび第２インバータＩＶ１２ｂは、入力信号の経路上に直列に接続される。第１キャパシタＣ１２ａは、第１インバータＩＶ１２ａの出力端子と接地との間に設けられる。第２キャパシタＣ１２ｂは、第２インバータＩＶ１２ｂの出力端子と接地との間に設けられる。

図１０（ｂ）の第１２遅延素子Ｄ２２は、図１０（ａ）の第２遅延素子Ｄ１２と同様に構成されるが、インバータに含まれるトランジスタのサイズや駆動能力（以下、単に「インバータの駆動能力」という。）とキャパシタの容量が異なる。すなわち、第３インバータＩＶ２２ａおよび第４インバータＩＶ２２ｂの駆動能力は、第１インバータＩＶ１２ａおよび第２インバータＩＶ１２ｂの駆動能力よりも大きい。これにより、第１２遅延素子Ｄ２２の遅延値が第２遅延素子Ｄ１２の遅延値よりも小さくなる。また、第３キャパシタＣ２２ａおよび第４キャパシタＣ２２ｂの容量の大きさは、第１キャパシタＣ１２ａおよび第２キャパシタＣ１２ｂの容量の大きさよりも小さい。これによっても、第１２遅延素子Ｄ２２の遅延値が第２遅延素子Ｄ１２の遅延値よりも小さくなる。

図１１は、各実施例の第１遅延部１２および第２遅延部１４において用いられる遅延素子の構成の別の例を示す。図１１（ａ）では第２遅延素子Ｄ１２の構成を、図１１（ｂ）では第１２遅延素子Ｄ２２の構成を例示する。図１１（ａ）の第２遅延素子Ｄ１２は、入力信号の経路上に直列に接続された１０個のインバータを含む。図１１（ｂ）の第１２遅延素子Ｄ２２は、入力信号の経路上に直列に接続された２個のインバータを含む。各インバータの駆動能力はそれぞれ等しい。

図１１の例では、遅延素子に含まれるインバータの数を調節することにより第２遅延素子Ｄ１２の遅延値と、第１２遅延素子Ｄ２２の遅延値との比率が調節される。なお、インバータの駆動能力およびインバータの数の双方を変えることにより遅延値の比率を調節してもよい。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。

図１２は、第１の変形例にかかる遅延回路１０の構成を示す。図１２の遅延回路１０は、第２遅延部１４において第２０遅延素子Ｄ３０がなくなり、第１スイッチＳＷ１１〜第９スイッチＳＷ１９のオンオフに対応して入力信号の遅延に使用される遅延素子が１つ前段にシフトしている点において図１と相違する。すなわち、第１スイッチＳＷ１１がオンの場合、図１では第１２遅延素子Ｄ２２の出力信号が遅延回路１０の出力信号となるが、図１０では第１１遅延素子Ｄ２１の出力信号が遅延回路１０の出力信号となる。本変形例も、実施例１と同様の作用効果を奏する。

図１３は、第２の変形例にかかる遅延回路１０の構成を示す。図１３の遅延回路１０は、第２遅延部１４において第１１遅延素子Ｄ２１の前段に遅延時間の微調整のためのオフセット用遅延素子Ｄｏｆｓが設けられている点において図１２と相違する。本変形例によれば、オフセット用遅延素子Ｄｏｆｓにより第２遅延部１４における遅延時間が微増されるので、遅延回路１０の構成に応じて出力信号の遅延時間の精度を高めることができる。

また、図１の構成の場合、たとえばインバータの駆動能力を大きくすることなどにより、第１１遅延素子Ｄ２１の遅延値を微減させてもよい。この場合も、遅延回路１０の構成に応じて出力信号の遅延時間の精度を高めることができる。

図１４は、第３の変形例にかかる遅延回路１０の構成を示す。図１４の遅延回路１０は、第２遅延部１４の第１３遅延素子Ｄ２３〜第２０遅延素子Ｄ３０が遅延値の異なった２つの信号を出力するように構成されている点において図１と相違する。すなわち、図１４の遅延回路１０には、第１スイッチＳＷ１１〜第９スイッチＳＷ１９のオンオフと同期してオンオフする第１０スイッチＳＷ２１〜第１８スイッチＳＷ２９がさらに設けられ、これらのスイッチを通して入力信号に対する遅延時間が異なった２つの出力信号が出力される。本変形例では、第１３遅延素子Ｄ２３〜第２０遅延素子Ｄ３０を前段側および後段側に分割するとともに、第２１遅延素子Ｄ３１ａを追加している。以下、第１３遅延素子Ｄ２３の前段側を第１３前段側遅延素子Ｄ２３ａ、後段側を第１３後段側遅延素子Ｄ２３ｂと表記する。第１４遅延素子Ｄ２４〜第２０遅延素子Ｄ３０の前段側および後段側も同様に表記する。なお、遅延素子がインバータ４個の直列接続である場合、その４個のうちの前段の２個を前段側の遅延素子とし、後段の２個を後段側の遅延素子とすることができる。また、遅延素子がインバータ６個の直列接続である場合、その６個のうちの前段の２個を前段側の遅延素子とし、後段の４個を後段側の遅延素子としてもよい。前段側の遅延素子の遅延値および後段側の遅延素子の遅延値の比率は任意である。本変形例によれば、遅延時間が異なった２つの出力信号を得られるので、遅延回路１０の適用範囲が広がる。

各実施例においては、入力クロック信号の立ち上がりタイミングで検出部１６、検出部４６、検出部５６が第１遅延部１２、第１遅延部４２、第１遅延部５２から遅延素子の段数を検出する構成を説明した。変形例においては、入力クロック信号の立ち下がりタイミングで検出部１６、検出部４６、検出部５６が第１遅延部１２、第１遅延部４２、第１遅延部５２から遅延素子の段数を検出する構成であってもよい。

実施例１における遅延回路の構成を示す図である。 入力クロック信号に対する出力クロック信号の遅延量を示すタイミングチャートである。 入力クロック信号に対する各遅延素子の出力信号の遅延量を示すタイミングチャートである。 実施例１における遅延回路を含む電子回路の例を示す図である。 実施例２における遅延回路の構成を示す図である。 実施例３における遅延回路の構成を示す図である。 実施例４にかかる第２遅延部の第１１遅延素子〜第２０遅延素子の遅延値の例を示す図である。 図７に示される遅延値の別の例を示す図である。 実施例４の比較例にかかる第２遅延部の第１１遅延素子〜第２０遅延素子の遅延値を示す図である。 各実施例の第１遅延部および第２遅延部において用いられる遅延素子の構成の例を示す図である。 各実施例の第１遅延部および第２遅延部において用いられる遅延素子の構成の別の例を示す図である。 第１の変形例にかかる遅延回路の構成を示す図である。 第２の変形例にかかる遅延回路の構成を示す図である。 第３の変形例にかかる遅延回路の構成を示す図である。

符号の説明

１０ 遅延回路、 １２ 第１遅延部、 １４ 第２遅延部、 １６ 検出部、 １８ 選択部、 ４０ 遅延回路、 ４２ 第１遅延部、 ４４ 第２遅延部、 ４６ 検出部、 ４８ 選択部、 ５０ 遅延回路、 ５２ 第１遅延部、 ５４ 第２遅延部、 ５６ 検出部、 ５８ 選択部。

Claims (9)

1. 遅延特性の検出対象として直列に接続された複数の遅延素子を含む第１遅延部と、
   前記第１遅延部の遅延特性に応じて遅延させた信号を出力するために直列に接続された複数の遅延素子を含む第２遅延部と、
   前記第１遅延部が入力信号を所定の参照時間だけ遅延させるのに必要な遅延素子の段数を検出する検出部と、
   前記第２遅延部が入力信号の遅延に用いる遅延素子の段数を前記検出された段数に応じて選択する選択部と、を備え、
   前記第１遅延部および前記第２遅延部は、それぞれに含まれる遅延素子の遅延値の比率が、前記参照時間と前記第２遅延部において目標とする遅延時間との比率に等しいことを特徴とする遅延回路。
2. 遅延特性の検出対象として直列に接続された複数の遅延素子を含む第１遅延部と、
   前記第１遅延部の遅延特性に応じて遅延させた信号を出力するために直列に接続された複数の遅延素子を含む第２遅延部と、
   前記第１遅延部が入力信号を所定の参照時間だけ遅延させるのに必要な遅延素子の段数を検出する検出部と、
   前記第２遅延部が入力信号の遅延に用いる遅延素子の段数を前記検出された段数に応じて選択する選択部と、を備え、
   前記第２遅延部に含まれる遅延素子は、その遅延値が前記第１遅延部に含まれる遅延素子の遅延値より小さいことを特徴とする遅延回路。
3. 前記選択部は、前記第２遅延部において遅延に用いる遅延素子の段数として、前記検出された段数が増減したときに等しい段数だけ増減する関係となる段数を選択することを特徴とする請求項１または２に記載の遅延回路。
4. 前記選択部は、前記第２遅延部に含まれる複数の遅延素子のうちいずれかの出力信号を選択することにより前記遅延素子の段数を選択することを特徴とする請求項１から３のいずれかに記載の遅延回路。
5. 前記第１遅延部に含まれる複数の遅延素子のいずれかは、前段の遅延素子の遅延値よりも大きな遅延値を持つことを特徴とする請求項１から４のいずれかに記載の遅延回路。
6. 前記選択部は、入力信号が入力されるべき遅延素子を前記第２遅延部に含まれる複数の遅延素子から選択することにより前記遅延素子の段数を選択することを特徴とする請求項１から５のいずれかに記載の遅延回路。
7. 前記第２遅延部に含まれる複数の遅延素子のいずれかは、前段の遅延素子の遅延値よりも小さい遅延値を持つことを特徴とする請求項６に記載の遅延回路。
8. 前記選択部は、前記参照時間が前記第１遅延部の最大遅延可能時間より長い場合、前記第２遅延部による遅延時間が最大となるように前記遅延素子の段数を選択することを特徴とする請求項１から７のいずれかに記載の遅延回路。
9. 前記選択部は、前記参照時間が前記第１遅延部の最小遅延可能時間より短い場合、前記第２遅延部による遅延時間が最小となるように前記遅延素子の段数を選択することを特徴とする請求項１から８のいずれかに記載の遅延回路。

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