JP2015141076A

JP2015141076A - Ｃｖ変換回路

Info

Publication number: JP2015141076A
Application number: JP2014013312A
Authority: JP
Inventors: 威岡見; Takeshi Okami
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2014-01-28
Filing date: 2014-01-28
Publication date: 2015-08-03
Also published as: US20160320211A1; WO2015115264A1; US10190890B2

Abstract

【課題】ＣＶ変換の処理時間を維持して消費電力の低減を図りつつ、低ノイズ化が可能なＣＶ変換回路を提供すること。
【解決手段】第２サンプルホールド回路１４は、第１サンプルホールド回路１２の連続する２つのサンプリング期間に同期して、第１サンプルホールド回路１２がサンプルホールドする差動増幅器１５の正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎを、同時に第２容量素子Ｃｏｕｔ３にサンプルホールドする。次いで、第２サンプルホールド回路１４は、別のサンプリング期間において、第１サンプルホールド回路１２の正相容量素子Ｃｏｕｔ１及び逆相容量素子Ｃｏｕｔ２が所望のレベルにホールドされる直前に、予め電荷を蓄積した第２容量素子Ｃｏｕｔ３を正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に接続する。この際、差動増幅器１５は、出力に接続される負荷容量が増大し帯域が絞られる。
【選択図】図１

Description

本願に開示の技術は、静電容量の変動に応じた電圧を出力するＣＶ変換回路に関するものである。

物理量（角速度や加速度など）を検出する静電容量型のセンサには、例えば、加えられる物理量に応じて検出用の可変容量素子の静電容量が変動し、可変容量素子の静電容量の変化量をＣＶ変換回路によって電圧値に変換するものがある（例えば、特許文献１など）。また、静電容量型のセンサが備えるＣＶ変換回路には、静電容量の変化量の検出に相関二重サンプリングが用いられるものがある。この種のＣＶ変換回路では、例えば、基準電圧に対して相補な電圧が交互に供給される２つの可変容量素子の接続点に差動増幅器の入力端の一端が接続され、当該差動増幅器の後段にはサンプルホールド回路が接続される。ＣＶ変換回路は、２つの可変容量素子を基準電圧に一度リセットし、リセット後の２つの可変容量素子の静電容量の差分を電荷の差分として差動増幅器により積分して電圧信号としてサンプルホールド回路に取り出す。

特開２００６−７１４９８号公報

ところで、上記したＣＶ変換回路では、回路上に設けられた半導体素子や抵抗素子などの各種デバイスからデバイスノイズが発生する。このデバイスノイズは、特定の周波数に依存しないホワイトノイズや、周波数が低い帯域でノイズ強度が増大する１／ｆノイズなどである。これらのデバイスノイズのうち、ＣＶ変換回路の差動増幅器の帯域内に含まれるデバイスノイズについては、例えば、サンプルホールドのサンプリング周波数のデバイスノイズの他、サンプリング周波数の１／２の周波数（ナイキスト周波数）で標本化が可能な高次の周波数のデバイスノイズが重畳的に処理されてしまう現象（以下、「ノイズの折り返し）」という）が生じる。結果として、ノイズの折り返しによって重畳的に処理されたデバイスノイズは、ＣＶ変換回路の出力信号に含まれたまま、後段の回路（Ａ／Ｄ変換回路やバッファアンプ）に出力されることとなる。一方で、サンプリング周波数に合わせて帯域の制限をすることにより、高次の周波数のデバイスノイズを抑制することは可能ではある。帯域の制限は、例えば、差動増幅器の出力端子に帯域制限用の容量素子を接続することで行うことができる。しかしながら、この場合、ＣＶ変換に必要な処理時間が長くなり、また、消費電力も増大してしまうことが問題となる。

本願に開示される技術は、上記の課題に鑑み提案されたものである。ＣＶ変換の処理時間を維持して消費電力の低減を図りつつ、低ノイズ化が可能なＣＶ変換回路を提供することを目的とする。

本願に開示される技術に係るＣＶ変換回路は、物理量に応じて静電容量の値が変動する可変容量素子と、可変容量素子から供給される電荷の積分結果を出力電圧として出力する積分回路と、積分回路から出力される出力電圧をサンプルホールドする第１サンプルホールド回路と、第１サンプルホールド回路にサンプルホールドされる出力電圧をサンプルホールドする第２サンプルホールド回路と、を備え、第２サンプルホールド回路は、第１サンプルホールド回路の少なくとも最初のサンプリング期間と同じ期間において第１サンプルホールド回路と同期した同時サンプリング動作を行い、同時サンプリング動作を行うサンプリング期間を除くサンプリング期間の後端期間においてサンプリング動作を行うことを特徴とする。

当該ＣＶ変換回路では、第２サンプルホールド回路は、第１サンプルホールド回路の少なくとも最初のサンプリング期間と同じ期間において第１サンプルホールド回路と同期した同時サンプリング動作を行う。第２サンプルホールド回路は、同時サンプリング動作により、積分回路から第１サンプルホールド回路にサンプルホールドされる出力電圧を、サンプルホールドする。これにより、第２サンプルホールド回路には、予め電荷が蓄積される。また、第２サンプルホールド回路は、この同時サンプリング動作を行うサンプリング期間を除く第１サンプルホールド回路のサンプリング期間の後端期間においてサンプリング動作を行う。ＣＶ変換回路は、積分回路の出力端子に第１及び第２サンプルホールド回路が接続されると、負荷容量が増大して帯域が絞られることによって、後段の回路に出力する出力信号に含まれる高次のデバイスノイズが低減されることとなる。ここで、第２サンプルホールド回路を接続した状態で、第１サンプルホールド回路とともに積分回路からの出力電圧をサンプルホールドする場合には、第１サンプルホールド回路に加えて第２サンプルホールド回路にも電荷を蓄積しなければならず、帯域が制限され高次のノイズが低減されたとしても、第１及び第２サンプルホールド回路に所望の電荷を蓄積するまでの時間、即ち積分回路から出力される出力電圧をサンプリングするまでのＣＶ変換の処理時間が長く必要となり、動作速度を確保することができない虞がある。これに対し、当該ＣＶ変換回路では、第１サンプルホールド回路のサンプリング期間の後端期間だけ、予め電荷が蓄積された第２サンプルホールド回路を第１サンプルホールド回路に接続してサンプルホールドを実施する。従って、当該ＣＶ変換回路によれば、ＣＶ変換の処理時間を維持して消費電力の低減を図りつつ、高次のノイズを低減して低ノイズ化が可能となる。

また、本願に開示される技術に係るＣＶ変換回路において、第１サンプルホールド回路は、出力電圧をホールドする第１容量素子と、第１容量素子を積分回路に接続して出力電圧をサンプリングする第１スイッチとを備え、第２サンプルホールド回路は、出力電圧をホールドする第２容量素子と、第２容量素子を第１容量素子に接続して出力電圧をサンプリングする第２スイッチとを備える構成としてもよい。

当該ＣＶ変換回路では、第１サンプルホールド回路は、出力電圧をホールドする第１容量素子が、第１スイッチを介して積分回路に接続される。第２サンプルホールド回路は、出力電圧をホールドする第２容量素子が、第２スイッチを介して第１容量素子に接続される。当該ＣＶ変換回路では、第１スイッチを導通して、第１サンプルホールド回路へのサンプリング動作が実施される。また、第１及び第２スイッチを導通して、同時サンプリング動作、及び第１サンプルホールド回路のサンプリング期間の後端期間における第１及び第２サンプルホールド回路へのサンプリング動作が実施される。

また、本願に開示される技術に係るＣＶ変換回路において、可変容量素子は、一端が共通端子として互いに接続され、各々の他端に基準電圧に対して相補な電圧が交互に供給される第１及び第２可変容量素子を有し、積分回路は、第１及び第２可変容量素子を介して共通端子に供給される電荷の差分に応じて、正相及び逆相出力端子から差動出力電圧を出力する差動増幅器を有し、第１容量素子は、差動出力電圧の各々をサンプルホールドする正相容量素子及び逆相容量素子を有し、第１スイッチは、差動増幅器の正相出力端子と正相容量素子、及び差動増幅器の逆相出力端子と逆相容量素子、とを接続する第３スイッチと、差動増幅器の正相出力端子と逆相容量素子、及び差動増幅器の逆相出力端子と正相容量素子、とを接続する第４スイッチとを有し、第２スイッチは、正相及び逆相容量素子を第２容量素子の各々の端子に接続し、相補な電圧の供給方向に応じて、第３スイッチ又は第４スイッチを導通する構成としてもよい。

当該ＣＶ変換回路では、相補な電圧が交互に供給される第１及び第２可変容量素子の共通端子から電荷が差動増幅器に入力され、当該差動増幅器の正相及び逆相出力端子から出力される差動出力電圧を第１及び第２サンプルホールド回路にサンプルホールドする相関二重サンプリング（ＣＤＳ）回路が構成される。これにより、ノイズの低減をより一層図ることができる。

また、本願に開示される技術に係るＣＶ変換回路において、同時サンプリング動作は、最初のサンプリング期間から連続する複数のサンプリング期間で行われる構成としてもよい。

当該ＣＶ変換回路では、第２サンプルホールド回路に予め電荷を蓄積する同時サンプリング動作が、第１サンプルホールド回路の最初のサンプリング期間から連続する複数のサンプリング期間で行われる。当該ＣＶ変換回路よれば、予め第２サンプルホールド回路に蓄積する必要がある電荷量に応じて、同時サンプリング動作を行う連続したサンプリング期間の数が調整可能となる。

また、本願に開示される技術に係るＣＶ変換回路において、積分回路は、同時サンプリング動作において出力電流が増大する構成としてもよい。

当該ＣＶ変換回路では、同時サンプリング動作を行っている際に、例えば、積分回路が備える差動増幅器のドライブ能力を一時的に上げて出力電流を増大させる制御を行う。これにより、第２サンプルホールド回路に予め電荷を蓄積する処理時間を短縮できる。

本願に開示される技術によれば、ＣＶ変換の処理時間を維持して消費電力の低減を図りつつ、低ノイズ化が可能なＣＶ変換回路を提供することができる。

本実施例のＣＶ変換回路の構成を示す回路図である。ＣＶ変換回路のサンプルホールドの動作例を示すタイムチャートである。サンプリング周波数とデバイスノイズとの関係を示すグラフである。

以下、本発明を具体化した一実施例について添付図面を参照しながら説明する。図１は、本実施例のＣＶ変換回路の構成を示している。図１に示すＣＶ変換回路１０は、例えば、静電容量型の加速度センサに適用されるものであり、第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２と、積分回路１１と、第１サンプルホールド回路１２と、タイミング制御部１３と、第２サンプルホールド回路１４とを有している。ＣＶ変換回路１０は、加速度に応じて変動する第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２の静電容量に応じた電圧値の正相出力信号Ｖｏｕｔｐ及び逆相出力信号Ｖｏｕｔｎを出力する回路である。

第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２の各々は、一方の電極が共通端子としてノードＮ１ｐに接続されている。第１可変容量素子Ｃｉｎ１は、ノードＮ１ｐに接続される電極とは異なる電極にスイッチＳＷ１ｐ，ＳＷ２ｐ，ＳＷ３ｐが接続され、いずれか１つのスイッチがＯＮされ、プラス側の基準電圧Ｖｒｅｆｐ、基準電圧Ｖｒｅｆ、マイナス側の基準電圧Ｖｒｅｆｎのいずれか１つの電圧が供給される。また、第２可変容量素子Ｃｉｎ２は、ノードＮ１ｐに接続される電極とは異なる電極にスイッチＳＷ１ｎ，ＳＷ２ｎ，ＳＷ３ｎが接続され、いずれか１つのスイッチがＯＮされ、プラス側の基準電圧Ｖｒｅｆｐ、基準電圧Ｖｒｅｆ、マイナス側の基準電圧Ｖｒｅｆｎのいずれか１つの電圧が供給される。タイミング制御部１３は、制御信号によってスイッチＳＷ１ｐ〜ＳＷ３ｐ及びスイッチＳＷ１ｎ〜ＳＷ３ｎのＯＮ／ＯＦＦを制御して、第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２の各々に、基準電圧に対して相補な正相入力信号ＶＩｐ及び逆相入力信号ＶＩｎを供給する。

積分回路１１は、第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２を介してノードＮ１ｐに供給される電荷を積分し、積分結果を示す正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎを出力する回路である。積分回路１１は、差動増幅器１５と、帰還容量素子Ｃｆ１，Ｃｆ２と、帰還容量素子Ｃｆ１，Ｃｆ２の各々に並列に接続されたスイッチＳＷ４ｐ，ＳＷ４ｎとを有する。

ノードＮ１ｐは、差動増幅器１５の反転入力端子（−入力端子）に接続されている。帰還容量素子Ｃｆ１は、差動増幅器１５の反転入力端子と非反転出力端子（＋出力端子）との間に接続されている。帰還容量素子Ｃｆ２は、差動増幅器１５の非反転入力端子（＋入力端子）と反転出力端子（−出力端子）との間に接続されている。差動増幅器１５の非反転入力端子が接続されるノードＮ１ｎは、容量素子Ｃ１を介して基準電圧Ｖｒｅｆが供給されている。差動増幅器１５の非反転出力端子は、正相出力電圧ＶＯｐを出力するノードＮ２ｐに接続されている。差動増幅器１５の反転出力端子は、逆相出力電圧ＶＯｎを出力するノードＮ２ｎに接続されている。

積分回路１１の後段には第１サンプルホールド回路１２が接続されている。第１サンプルホールド回路１２は、スイッチＳＷ５ｐ，ＳＷ５ｎと、スイッチＳＷ６ｐ，ＳＷ６ｎと、正相容量素子Ｃｏｕｔ１と、逆相容量素子Ｃｏｕｔ２とを有する。スイッチＳＷ５ｐは、ノードＮ２ｐと、正相容量素子Ｃｏｕｔ１の一方の電極が接続されるノードＮ３ｐとの間に接続されている。また、スイッチＳＷ５ｎは、ノードＮ２ｎと、逆相容量素子Ｃｏｕｔ２の一方の電極が接続されるノードＮ３ｎとの間に接続されている。スイッチＳＷ６ｐは、ノードＮ２ｎと、ノードＮ３ｐとの間に接続されている。また、スイッチＳＷ６ｎは、ノードＮ２ｐと、ノードＮ３ｎとの間に接続されている。正相容量素子Ｃｏｕｔ１は、一方の電極がノードＮ３ｐに接続され、他方の電極に基準電圧Ｖｒｅｆが供給されている。また、逆相容量素子Ｃｏｕｔ２は、一方の電極がノードＮ３ｎに接続され、他方の電極に基準電圧Ｖｒｅｆが供給されている。

第１サンプルホールド回路１２の後段には、第１サンプルホールド回路１２にサンプルホールドされる正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎをサンプルホールドする第２サンプルホールド回路１４が接続されている。第２サンプルホールド回路１４は、第２スイッチＳＷ７ｐ，ＳＷ７ｎと、第２容量素子Ｃｏｕｔ３とを有する。第２スイッチＳＷ７ｐは、ノードＮ３ｐと、第２容量素子Ｃｏｕｔ３の一方の電極との間に接続されている。また、第２スイッチＳＷ７ｎは、ノードＮ３ｎと、第２容量素子Ｃｏｕｔ３の２つの電極のうち、第２スイッチＳＷ７ｐが接続されていない電極との間に接続されている。従って、第２容量素子Ｃｏｕｔ３は、第２スイッチＳＷ７ｐと、第２スイッチＳＷ７ｎとの間に接続されている。また、ノードＮ３ｐは、後段の回路（例えば、Ａ／Ｄ変換回路）に接続され、正相出力信号Ｖｏｕｔｐを後段の回路に出力する。ノードＮ３ｎは、後段の回路（例えば、Ａ／Ｄ変換回路）に接続され、逆相出力信号Ｖｏｕｔｎを後段の回路に出力する。なお、第２容量素子Ｃｏｕｔ３の静電容量の値は、例えば、正相容量素子Ｃｏｕｔ１及び逆相容量素子Ｃｏｕｔ２と同一とし、容量素子間の相対精度を向上させてもよい。

タイミング制御部１３は、スイッチＳＷ１ｐ〜ＳＷ３ｐ及びスイッチＳＷ１ｎ〜ＳＷ３ｎをＯＮ／ＯＦＦ制御して正相入力信号ＶＩｐ及び逆相入力信号ＶＩｎを生成するとともに、他のスイッチＳＷ４ｐ〜ＳＷ７ｐ及びスイッチＳＷ４ｎ〜ＳＷ７ｎのＯＮ／ＯＦＦ制御を行う。

図２は、ＣＶ変換回路１０の動作を示すタイムチャートである。タイミング制御部１３は、図２に示すように、スイッチＳＷ１ｐ〜ＳＷ３ｐ，ＳＷ１ｎ〜ＳＷ３ｎを駆動して、基準電圧Ｖｒｅｆを中心に、プラス側に基準電圧Ｖｒｅｆｐ、マイナス側に基準電圧Ｖｒｅｆｎだけ振れる相補な矩形波形を持った正相入力信号ＶＩｐを第１可変容量素子Ｃｉｎ１に、逆相入力信号ＶＩｎを第２可変容量素子Ｃｉｎ２の各々に供給する。タイミング制御部１３は、スイッチＳＷ４ｐをＯＮし、ノードＮ１ｐとノードＮ２ｐを短絡し、同時にスイッチＳＷ４ｎをＯＮし、ノードＮ１ｎとノードＮ２ｎを短絡する。また、タイミング制御部１３は、スイッチＳＷ４ｐ，ＳＷ４ｎをＯＮするのと同時に、スイッチＳＷ２ｐ，ＳＷ２ｎをＯＮし、基準電圧Ｖｒｅｆの正相入力信号ＶＩｐを第１可変容量素子Ｃｉｎ１に、基準電圧Ｖｒｅｆの逆相入力信号ＶＩｎを第２可変容量素子Ｃｉｎ２に供給する。差動増幅器１５の反転入力端子及び非反転入力端子は、基準電圧Ｖｒｅｆに初期化（以下、「第１の初期化」という）される。また、加速度などの物理量が加わっていない場合は、第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２の両端電圧は、基準電圧Ｖｒｅｆとなり、第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２に蓄積される電荷が零となる。タイミング制御部１３は、スイッチＳＷ２ｐ，ＳＷ２ｎ及びスイッチＳＷ４ｐ，ＳＷ４ｎをＯＦＦして第１の初期化を終了する。

図２に示すように、上記した第１の初期化後、スイッチＳＷ５ｐ，ＳＷ５ｎによるサンプルホールドが行われ、続いてスイッチＳＷ６ｐ，ＳＷ６ｎによるサンプルホールドが行われる。ＣＶ変換回路１０は、例えば、正相入力信号ＶＩｐ及び逆相入力信号ＶＩｎが供給される状態で、加速度に応じて第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２の各々の静電容量が変動する。ＣＶ変換回路１０は、例えば、加速度が加わっていない状態では、第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２の静電容量に変動がないため、以下の説明では、一例として、第１可変容量素子Ｃｉｎ１の静電容量が減少し、相対的に第２可変容量素子Ｃｉｎ２の静電容量が増大した場合の動作について説明する。この場合、第１可変容量素子Ｃｉｎ１の減少した静電容量を−ΔＣ、第２可変容量素子Ｃｉｎ２の増加した静電容量をΔＣとする。

例えば、タイミング制御部１３によってスイッチＳＷ１ｐ，ＳＷ１ｎがＯＮされると、第１可変容量素子Ｃｉｎ１に蓄積される電荷は、加速度が加わっていない状態に比べてΔＱ１＝−ΔＣ（Ｖｒｅｆｐ−Ｖｒｅｆ）だけ変動する。第２可変容量素子Ｃｉｎ２に蓄積される電荷は、加速度が加わっていない状態に比べてΔＱ２＝ΔＣ（Ｖｒｅｆｎ−Ｖｒｅｆ）だけ変動する。その結果、静電容量の変動にともなって生じる第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２に蓄積される電荷の変動分が、ΔＱ１とΔＱ２とを合計したマイナスの差分電荷−ΔＱとしてノードＮ１ｐに誘起される。積分回路１１は、差動増幅器１５の反転入力端子に入力されるマイナスの変化量（差分電荷−ΔＱ）に応じて、正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎを変化させる。差動増幅器１５は、ノードＮ１ｐに誘起されるマイナスの差分電荷−ΔＱが帰還容量素子Ｃｆ１に蓄積あるいは帰還容量素子Ｃｆ１から引き抜かれるように正相出力電圧ＶＯｐを変化させる。同時に、ノードＮ１ｎがノードＮ１ｐと仮想接地の状態を維持するように逆相出力電圧ＶＯｎを変化させて帰還容量素子Ｃｆ２への電荷の充放電が行われる。この場合において、差動増幅器１５は、タイミング制御部１３によってスイッチＳＷ１ｐ，ＳＷ１ｎがＯＮされた状態では高レベルの正相出力電圧ＶＯｐを出力し、スイッチＳＷ３ｐ，ＳＷ３ｎがＯＮされた状態では低レベルの正相出力電圧ＶＯｐを出力する。従って、第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２の静電容量の変化量と、供給される基準電圧Ｖｒｅｆｐ，Ｖｒｅｆｎの電圧レベルとに応じて基準電圧Ｖｒｅｆを中心にしてプラス側及びマイナス側に極性が変化する正相出力電圧ＶＯｐを出力する。同様に、差動増幅器１５は、タイミング制御部１３によってスイッチＳＷ１ｐ，ＳＷ１ｎがＯＮされた状態では低レベルの逆相出力電圧ＶＯｎを出力し、スイッチＳＷ３ｐ，ＳＷ３ｎがＯＮされた状態では高レベルの逆相出力電圧ＶＯｎを出力する。

上記したように、ＣＶ変換回路１０は、基準電圧に対して電圧レベルが交互に入れ替わる相補な電圧信号（正相入力信号ＶＩｐ及び逆相入力信号ＶＩｎ）が与えられる第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２が接続されるノードＮ１ｐに誘起されるマイナスの差分電荷−ΔＱが差動増幅器１５に入力され、当該差動増幅器１５から差分電荷−ΔＱに応じた差分電圧（正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎ）が出力される。

タイミング制御部１３は、正相入力信号ＶＩｐがプラス側の基準電圧Ｖｒｅｆｐ、逆相入力信号ＶＩｎがマイナス側の基準電圧Ｖｒｅｆｎであるサンプリング期間に、スイッチＳＷ５ｐ，ＳＷ５ｎをＯＮ、スイッチＳＷ６ｐ，ＳＷ６ｎをＯＦＦする。また、タイミング制御部１３は、正相入力信号ＶＩｐがマイナス側の基準電圧Ｖｒｅｆｎ、逆相入力信号ＶＩｎがプラス側の基準電圧Ｖｒｅｆｐであるサンプリング期間に、スイッチＳＷ５ｐ，ＳＷ５ｎをＯＦＦ、スイッチＳＷ６ｐ，ＳＷ６ｎをＯＮする。この結果、上記した第１可変容量素子Ｃｉｎ１の静電容量が減少し、第２可変容量素子Ｃｉｎ２の静電容量が増大する場合には、正相容量素子Ｃｏｕｔ１には、高レベルである正相出力電圧ＶＯｐと、高レベルである逆相出力電圧ＶＯｎとが交互にサンプルホールドされる。また、逆相容量素子Ｃｏｕｔ２には、低レベルである正相出力電圧ＶＯｐと、低レベルである逆相出力電圧ＶＯｎが交互にサンプルホールドされる。

タイミング制御部１３は、さらに、第１サンプルホールド回路１２のサンプルホールドのタイミングに合わせて第２サンプルホールド回路１４の第２スイッチＳＷ７ｐ，ＳＷ７ｎをＯＮし、第２容量素子Ｃｏｕｔ３の両端の各々に、ノードＮ３ｐ，Ｎ３ｎの各々を接続する。なお、第２サンプルホールド回路１４の動作の詳細については後述する。そして、ＣＶ変換回路１０は、後述する第２の初期化後の任意のタイミングで、正相容量素子Ｃｏｕｔ１及び逆相容量素子Ｃｏｕｔ２にサンプルホールドされた電圧をノードＮ３ｐ，Ｎ３ｎから正相出力信号Ｖｏｕｔｐ及び逆相出力信号Ｖｏｕｔｎとして後段の回路（例えば、Ａ／Ｄ変換回路）に出力する。このようにして、第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２の差分電荷−ΔＱに応じた正相出力信号Ｖｏｕｔｐ及び逆相出力信号ＶｏｕｔｎがノードＮ３ｐ，Ｎ３ｎから後段の回路に出力される。なお、第１可変容量素子Ｃｉｎ１の静電容量が増大し、相対的に第２可変容量素子Ｃｉｎ２の静電容量が減少した場合の動作については、正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎ等の基準電圧Ｖｒｅｆに対するプラス側及びマイナス側の極性が、上記した場合と異なるのみで、その他の動作は同様の動作となるため、ここでの説明は省略する。また、第２スイッチＳＷ７ｐ，ＳＷ７ｎをＯＮするタイミングは、後述するように、第１サンプルホールド回路１２のサンプリング期間（この「サンプリング期間」については、後段の段落［００３３］で定義する）の後端期間に限定された期間である。

ここで、上記したＣＶ変換回路１０は、回路上に設けられた半導体素子や抵抗素子などの各種デバイスからデバイスノイズが生じる。このデバイスノイズは、ホワイトノイズや１／ｆノイズなどである。図３は、ＣＶ変換回路１０の正相出力信号Ｖｏｕｔｐ及び逆相出力信号Ｖｏｕｔｎに含まれるデバイスノイズの一例を示している。図３に示すように、例えば、ＣＶ変換回路１０で生じるホワイトノイズは、差動増幅器１５が処理可能な周波数帯域内において、特定の周波数に依存せずに均一のノイズ強度で生じる。このホワイトノイズは、例えば、抵抗素子内の電子の熱振動によって発生する。また、１／ｆノイズは、周波数の逆数に比例し、低い周波数帯域でノイズ強度が増大する。この１／ｆノイズは、例えば、ＭＯＳトランジスタのゲート酸化膜の汚染や結晶欠陥から生じるゲート酸化膜のトラップ電荷が、キャリアをランダムに補足、放出し、キャリア数にゆらぎが生じることで発生する。そして、これらのデバイスノイズは、例えば、サンプルホールドのサンプリング周波数のノイズの他、サンプリング周波数の１／２の周波数（ナイキスト周波数）で標本化が可能な高次の周波数のノイズが重畳的に処理されノイズの折り返しが生じる。例えば、図３に示すように、デバイスノイズには、サンプリング周波数ｆｓの奇数倍の高次の周波数（３倍の周波数３ｆｓ、５倍の周波数５ｆｓ、・・・ｎ倍の周波数ｎｆｓ）のデバイスノイズが含まれているとする。このデバイスノイズは、正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２にサンプルホールドされるＣＶ変換された電圧に積み重なるように加算される。正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２にサンプルホールドされた電圧に含まれるデバイスノイズは、正相出力信号Ｖｏｕｔｐ及び逆相出力信号Ｖｏｕｔｎに含まれたまま、後段の回路（Ａ／Ｄ変換回路など）に出力されることとなる。結果として、正相出力信号Ｖｏｕｔｐ及び逆相出力信号ＶｏｕｔｎのＳ／Ｎ比が悪化して後段の回路において誤って処理されてしまう。

この問題に対し、本実施例のＣＶ変換回路１０では、第２スイッチＳＷ７ｐと第２スイッチＳＷ７ｎとの間に第２容量素子Ｃｏｕｔ３が設けられており、第１サンプルホールド回路１２のサンプリング周波数に同期して第２スイッチＳＷ７ｐ，ＳＷ７ｎをＯＮして、正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に第２容量素子Ｃｏｕｔ３を接続し帯域を絞ることでデバイスノイズの低減が図られている。

図２に示す動作例では、ＣＶ変換回路１０の第１可変容量素子Ｃｉｎ１に供給される正相入力信号ＶＩｐ及び第２可変容量素子Ｃｉｎ２に供給される逆相入力信号ＶＩｎは、基準電圧Ｖｒｅｆに対して相補な矩形波形を持ち、ともに基準電圧Ｖｒｅｆが供給される期間を介して電圧レベルが交互に入れ替わるシーケンスを有する。このシーケンスのうち、正相入力信号ＶＩｐ及び逆相入力信号ＶＩｎとして相補な電圧が供給される期間に同期して、第２スイッチＳＷ７ｐ，ＳＷ７ｎをＯＮする。この場合、正相入力信号ＶＩｐ及び逆相入力信号ＶＩｎの半周期、例えば、正相入力信号ＶＩｐが基準電圧Ｖｒｅｆとされてからプラスの基準電圧Ｖｒｅｆｐに変動し、再び基準電圧Ｖｒｅｆに変動するまでの期間（スイッチＳＷ２ｐがＯＮされてからＯＮするスイッチをスイッチＳＷ１ｐに切り替え、再びスイッチＳＷ２ｐがＯＮされるまでの期間）が、第１サンプルホールド回路１２の１つのサンプリング期間である。ここで、正相入力信号ＶＩｐ及び逆相入力信号ＶＩｎの１周期（２つのサンプリング期間）を１サイクルとした場合に、タイミング制御部１３は、例えば、１０サイクルを１単位として同様の処理を繰り返し実行する。タイミング制御部１３には、１０サイクルごとに同期したクロック信号ＣＫ０が供給されている。クロック信号ＣＫ０は、１サイクル（２個のサンプリング期間）の間でハイレベルとなり、残りの９サイクル（１８個のサンプリング期間）の間でローレベルとなる同期信号である。タイミング制御部１３は、１単位である１０サイクルのうち、クロック信号ＣＫ０がハイレベルとなる最初の１サイクルを第２の初期化のサイクルとして、第２サンプルホールド回路１４の第２容量素子Ｃｏｕｔ３に電荷を蓄積させる。第２サンプルホールド回路１４は、この第２の初期化のサイクルにおいて、第１サンプルホールド回路１２の連続する２つのサンプリング期間に同期したサンプリング（以下、「同時サンプリング動作」という場合がある）を行うことで第２容量素子Ｃｏｕｔ３に予め電荷を蓄積する。ここで、帯域制限のために設けられる第２容量素子Ｃｏｕｔ３を第２の初期化の時に充電するのは、残りの９サイクルにおいて第２容量素子Ｃｏｕｔ３をノードＮ３ｐ，Ｎ３ｎに接続する際に、第２容量素子Ｃｏｕｔ３にホールドされている電圧値と、正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２にホールドされている電圧値の合計値とを略同一としておくためである。両者に電圧差があると電荷の移動が生じ、正相及び逆相出力信号Ｖｏｕｔｐ，Ｖｏｕｔｎとして出力される電圧が過渡的に変動してしまう虞がある。また、両者間での電荷の移動は積分回路１１から出力される正相及び逆相出力電圧ＶＯｐ，ＶＯｎとは無関係であるため、電荷移動により得られる電圧値は本来の電圧値からずれてしまう虞がある。さらに、ずれた電圧値が本来の電圧値に収斂していくまでには多大な時間を要してしまう虞がある。

詳述すると、クロック信号ＣＫ０がハイレベルとなる１サイクル（第２の初期化）において、タイミング制御部１３は、第１サンプルホールド回路１２の正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に対して充電を行うとともに、第２サンプルホールド回路１４の第２容量素子Ｃｏｕｔ３に対して充電を行う。即ち、正相入力信号ＶＩｐがプラス側の基準電圧Ｖｒｅｆｐであり、逆相入力信号ＶＩｎがマイナス側の基準電圧Ｖｒｅｆｎである最初のサンプリング期間では、スイッチＳＷ５ｐ，ＳＷ５ｎをＯＮ、スイッチＳＷ６ｐ，ＳＷ６ｎをＯＦＦするとともに、同時に第２スイッチＳＷ７ｐ，ＳＷ７ｎをＯＮする。また、正相入力信号ＶＩｐがマイナス側の基準電圧Ｖｒｅｆｎであり、逆相入力信号ＶＩｎがプラス側の基準電圧Ｖｒｅｆｐである次のサンプリング期間では、スイッチＳＷ５ｐ，ＳＷ５ｎをＯＦＦ、スイッチＳＷ６ｐ，ＳＷ６ｎをＯＮするとともに、同時に第２スイッチＳＷ７ｐ，ＳＷ７ｎをＯＮする。ここで、本実施例では、第２容量素子Ｃｏｕｔ３の両端の電位差は、正相容量素子Ｃｏｕｔ１の両端の電位差の２倍となる。また、第２容量素子Ｃｏｕｔ３の両端の電位差は、逆相容量素子Ｃｏｕｔ２の両端の電位差の２倍となる。正相容量素子Ｃｏｕｔ１、逆相容量素子Ｃｏｕｔ２及び第２容量素子Ｃｏｕｔ３がいずれも同じ容量値を有するものとすれば、第２容量素子Ｃｏｕｔ３は、正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２の各々に蓄積される電荷の２倍の電荷が蓄積される。従って、積分回路１１から供給される出力電流（単位時間当たりの電荷量：ここでは説明を簡単にするため出力電流は一定値と仮定する）が容量素子Ｃｏｕｔ１〜Ｃｏｕｔ３に充電されることにより、積分回路１１から出力される正相及び逆相出力電圧ＶＯｐ，ＶＯｎが任意の電位（ＣＶ変換の結果として出力されるべき正相及び逆相出力電圧ＶＯｐ，ＶＯｎの電位）になるために要する時間、即ち、第２容量素子Ｃｏｕｔ３が接続されている場合の正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に蓄積されるべき電荷量を充電する時間は、第２容量素子Ｃｏｕｔ３が接続されていない場合の正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に蓄積されるべき電荷量を充電する時間に比べて２倍の時間を要すると考えることができる。また、第２容量素子Ｃｏｕｔ３は、正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２と接続された状態で、最初のサンプリング期間において、所望の電荷量の半分が蓄積され、次のサンプリング期間において、残りの半分の電荷量が蓄積されることとなる。ここでいう「所望の電荷量」とは、上記した第２容量素子Ｃｏｕｔ３が接続されていない場合の正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に蓄積されるべき電荷量である。第２容量素子Ｃｏｕｔ３は、クロック信号ＣＫ０がハイレベルとなる１サイクルにおいて、サンプリング期間ごとに電荷が徐々に蓄積され（図２参照）、蓄積後に第２スイッチＳＷ７ｐ，ＳＷ７ｎがＯＦＦされ回路から切断されることによって、蓄積された電荷がホールドされた状態となる。

次に、タイミング制御部１３は、クロック信号ＣＫ０がローレベルとなる残りの９サイクルにおいて、サンプリング期間に同期して第２スイッチＳＷ７ｐ，ＳＷ７ｎをＯＮする。この際に、タイミング制御部１３は、正相容量素子Ｃｏｕｔ１が高レベルに、逆相容量素子Ｃｏｕｔ２が低レベルにホールドされる直前の期間に第２スイッチＳＷ７ｐ，ＳＷ７ｎをＯＮして、第２容量素子Ｃｏｕｔ３を正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に接続する。帯域制限のために設けられる第２サンプルホールド回路１４へのサンプルホールドを第１サンプルホールド回路１２と同時に行う構成とした場合（同時サンプリング動作を行う構成とした場合）には、正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に加えて第２容量素子Ｃｏｕｔ３にも充電を行う必要があり、各々の容量素子Ｃｏｕｔ１〜Ｃｏｕｔ３に蓄積される電荷が減少する。このため、サンプリング期間経過後の正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２の最終的な電圧値が、所望の電圧値に収束しない虞がある。第２スイッチＳＷ７ｐ，ＳＷ７ｎのＯＮ時間を短くする本実施例はこの不具合を防止するためのものである。ここでいう所望の電圧値とは、例えば、目標とする正相及び逆相出力信号Ｖｏｕｔｐ，Ｖｏｕｔｎの電圧値と上記「最終的な電圧値」との差分が、ＣＶ変換回路１０の後段に接続されるＡＤ変換回路が識別可能な最小入力電圧変動（分解能）以下となる電圧値である。

そして、タイミング制御部１３は、スイッチＳＷ１ｐ，ＳＷ１ｎ及びスイッチＳＷ５ｐ，ＳＷ５ｎをＯＮし正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２を充分に電荷が蓄積された状態として、サンプリング期間の後端の期間に予め電荷が蓄積された第２容量素子Ｃｏｕｔ３を正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に接続することによって、負荷容量を増大させ差動増幅器１５の帯域を絞る。ＣＶ変換回路１０は、タイミング制御部１３がスイッチＳＷ５ｐ，ＳＷ５ｎ及び第２スイッチＳＷ７ｐ，ＳＷ７ｎをＯＦＦすることによって、デバイスノイズが低減された正相出力信号Ｖｏｕｔｐ及び逆相出力信号Ｖｏｕｔｎが正相容量素子Ｃｏｕｔ１及び逆相容量素子Ｃｏｕｔ２の各々にホールドされる。ＣＶ変換回路１０は、クロック信号ＣＫ０がローレベルとなる９サイクルの任意のタイミングで、正相容量素子Ｃｏｕｔ１及び逆相容量素子Ｃｏｕｔ２にサンプルホールドされた電圧をノードＮ３ｐ，Ｎ３ｎから正相出力信号Ｖｏｕｔｐ及び逆相出力信号Ｖｏｕｔｎとして後段の回路に出力する。

同様に、タイミング制御部１３は、スイッチＳＷ３ｐ，ＳＷ３ｎ及びスイッチＳＷ６ｐ，ＳＷ６ｎをＯＮし正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に充分に電荷が蓄積された状態の後のサンプリング期間の後端の期間に、予め電荷が蓄積された第２容量素子Ｃｏｕｔ３を正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に接続することによって帯域を絞る。

なお、上記したＣＶ変換回路１０を、静電容量型の加速度センサに用いた場合を考えると、加速度センサに加速度が加わることによって生じる信号の帯域は例えば数ｋＨｚであるのに対し、サンプルホールドのサンプリング周波数は例えば数百ｋＨｚであることが一般的である。従って、例えば、１０サイクルに一度だけ第２容量素子Ｃｏｕｔ３を充電（第２の初期化）するサイクルを設けたとしても、充電後の残りのサイクルにおいて差動増幅器１５から出力される正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎを第１サンプルホールド回路１２でサンプルホールドするのに充分なサイクル数を担保することが可能となる。

また、クロック信号ＣＫ０がハイレベルとなる１サイクルにおいては、正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２にサンプルホールドされる電圧が、電荷が充分に蓄積されていない第２容量素子Ｃｏｕｔ３が接続されたことで正しい値とならない場合もあり得る。このため、この１サイクルの正相出力信号Ｖｏｕｔｐ及び逆相出力信号Ｖｏｕｔｎは破棄する処理を行ってもよい。例えば、ＣＶ変換回路１０は、クロック信号ＣＫ０がハイレベルとなる１サイクルの正相出力信号Ｖｏｕｔｐ及び逆相出力信号Ｖｏｕｔｎを後段に出力しないためのスイッチを例えば、ノードＮ３ｐ，Ｎ３ｎと後段に接続される回路（例えば、Ａ／Ｄ変換回路）との間に備えてもよい。あるいは、ＣＶ変換回路１０の後段に接続される回路が、クロック信号ＣＫ０がハイレベルとなる１サイクルの正相出力信号Ｖｏｕｔｐ及び逆相出力信号Ｖｏｕｔｎを破棄する設定としてもよい。

以上、上記した実施例によれば、以下の効果を奏する。
＜効果１＞タイミング制御部１３は、正相入力信号ＶＩｐ及び逆相入力信号ＶＩｎの１周期を１サイクルとした場合に、１０サイクルを１単位として処理を実行する。この１サイクルは、第１サンプルホールド回路１２のサンプリング期間の２個分となる。第２サンプルホールド回路１４は、最初の１サイクルにおいて、第１サンプルホールド回路１２の連続する２つのサンプリング期間に同期した同時サンプリング動作を行う。第２サンプルホールド回路１４は、同時サンプリング動作により、積分回路１１から第１サンプルホールド回路１２にサンプルホールドされる正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎを、同時にサンプルホールドする。これにより、第２サンプルホールド回路１４の第２容量素子Ｃｏｕｔ３には、予め電荷が蓄積される。また、第２サンプルホールド回路１４は、残りの９サイクルにおいて、正相容量素子Ｃｏｕｔ１が高レベルに、逆相容量素子Ｃｏｕｔ２が低レベルにホールドされる直前に第２スイッチＳＷ７ｐ，ＳＷ７ｎをＯＮして、第２容量素子Ｃｏｕｔ３を正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に接続する。ＣＶ変換回路１０は、積分回路１１の出力端子に第１及び第２サンプルホールド回路１２，１４（正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２、第２容量素子Ｃｏｕｔ３）が接続されると、負荷容量が増大して帯域が絞られることによって、後段の回路に出力する正相出力信号Ｖｏｕｔｐ及び逆相出力信号Ｖｏｕｔｎに含まれる高次のデバイスノイズが低減されることとなる。ここで、第２サンプルホールド回路１４を接続した状態で、第１サンプルホールド回路１２とともに積分回路１１からの正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎをサンプルホールドする場合には、正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に加えて第２容量素子Ｃｏｕｔ３にも電荷を蓄積しなければならず、帯域が制限され高次のノイズが低減されたとしても、第１及び第２サンプルホールド回路１２，１４に所望の電荷を蓄積するまでの時間、即ち積分回路１１から出力される正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎをサンプリングするまでのＣＶ変換の処理時間が長く必要となり、動作速度を確保することができない虞がある。これに対し、当該ＣＶ変換回路１０では、正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎがサンプルホールドされるタイミング（ＳＷ５ｐ，ＳＷ５ｎあるいはＳＷ６ｐ，ＳＷ６ｎをＯＦＦするタイミング）の直前となるサンプリング期間の後端期間だけ、予め電荷が蓄積された第２容量素子Ｃｏｕｔ３を正相及び逆相容量素子Ｃｏｕｔ１，Ｃｏｕｔ２に接続してサンプルホールドを実施する。従って、当該ＣＶ変換回路１０によれば、ＣＶ変換の処理時間を維持して消費電力の低減を図りつつ、高次のノイズを低減して低ノイズ化が可能となる。

＜効果２＞ＣＶ変換回路１０は、基準電圧に対して電圧レベルが交互に入れ替わる相補な電圧信号（正相入力信号ＶＩｐ及び逆相入力信号ＶＩｎ）が与えられる第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２が接続されるノードＮ１ｐから、例えばマイナスの差分電荷−ΔＱが差動増幅器１５に入力され、当該差動増幅器１５から出力される正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎを第１及び第２サンプルホールド回路１２，１４にサンプルホールドする相関二重サンプリング（ＣＤＳ）回路が構成されており、ノイズの低減が図られている。

＜効果３＞第２サンプルホールド回路１４の第２容量素子Ｃｏｕｔ３に予め電荷を蓄積する同時サンプリング動作は、最初の１サイクル、即ち連続する２個のサンプリング期間で行われている。当該ＣＶ変換回路１０よれば、予め第２容量素子Ｃｏｕｔ３に蓄積する必要がある電荷量に応じて、同時サンプリング動作を行う連続したサンプリング期間の数が調整可能となる。

尚、本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、上記実施例では、タイミング制御部１３は、１０サイクル中の１サイクルだけ、第２サンプルホールド回路１４を第１サンプルホールド回路１２と同期させ、第２容量素子Ｃｏｕｔ３に予め充電する同時サンプリング動作を実施したが、これは一例であり限定されない。例えば、タイミング制御部１３は、１００サイクルに１サイクル、あるいは１００サイクルに１０サイクル、あるいは１サイクルの半周期の１サンプリング期間だけ第２容量素子Ｃｏｕｔ３に予め充電する同時サンプリング動作を実施してもよい。

また、タイミング制御部１３は、第２容量素子Ｃｏｕｔ３を予め充電する同時サンプリング動作を実施する１又は複数のサイクルあるいは１サンプリング期間において、差動増幅器１５のドライブ能力を一時的に上げて出力電流を増大させる制御を実施してもよい。例えば、差動増幅器１５は、カレントミーラ回路を備え、当該カレントミーラ回路のゲート端子同士が接続された複数のＭＯＳトランジスタの接続数を、タイミング制御部１３からの制御に基づいて切替可能に構成してもよい。そして、タイミング制御部１３は、カレントミーラ回路のＭＯＳトランジスタの接続数を変更して、差動増幅器１５の出力電流を増大あるいは低減させる制御を実施してもよい。これにより、第２容量素子Ｃｏｕｔ３を予め充電する処理時間を短縮できる。

上記実施例では、ＣＶ変換回路１０は、相補な電圧信号（正相入力信号ＶＩｐ及び逆相入力信号ＶＩｎ）が与えられる２つの第１及び第２可変容量素子Ｃｉｎ１，Ｃｉｎ２を備える構成であったが、１つあるいは３つ以上の可変容量素子を備える構成でもよい。

ちなみに、第１可変容量素子Ｃｉｎ１及び第２可変容量素子Ｃｉｎ２は、可変容量素子の一例である。正相容量素子Ｃｏｕｔ１及び逆相容量素子Ｃｏｕｔ２は、第１容量素子の一例である。スイッチＳＷ５ｐ，ＳＷ５ｎは、第１スイッチが有する第３スイッチの一例である。スイッチＳＷ６ｐ，ＳＷ６ｎは、第１スイッチが有する第４スイッチの一例である。クロック信号ＣＫ０がハイレベルとなる１サイクル（２個のサンプリング期間）は、最初のサンプリング期間の一例である。クロック信号ＣＫ０がローレベルとなる９サイクル（１８個のサンプリング期間）は、同時サンプリング動作を行うサンプリング期間を除くサンプリング期間の一例である。正相出力電圧ＶＯｐ及び逆相出力電圧ＶＯｎは、差動出力電圧（出力電圧）の一例である。

１０ＣＶ変換回路、１１積分回路、１２第１サンプルホールド回路、１３タイミング制御部、１４第２サンプルホールド回路、１５差動増幅器、Ｃｉｎ１第１可変容量素子、Ｃｉｎ２第２可変容量素子、Ｃｏｕｔ１正相容量素子（第１容量素子）、Ｃｏｕｔ２逆相容量素子（第１容量素子）、Ｃｏｕｔ３第２容量素子、ＳＷ５ｐ，ＳＷ５ｎスイッチ（第３スイッチ）、ＳＷ６ｐ，ＳＷ６ｎスイッチ（第４スイッチ）、ＳＷ７ｐ，ＳＷ７ｎ第２スイッチ、ＶＯｐ正相出力電圧、ＶＯｎ逆相出力電圧。

Claims

物理量に応じて静電容量の値が変動する可変容量素子と、
前記可変容量素子から供給される電荷の積分結果を出力電圧として出力する積分回路と、
前記積分回路から出力される前記出力電圧をサンプルホールドする第１サンプルホールド回路と、
前記第１サンプルホールド回路にサンプルホールドされる前記出力電圧をサンプルホールドする第２サンプルホールド回路と、を備え、
前記第２サンプルホールド回路は、前記第１サンプルホールド回路の少なくとも最初のサンプリング期間と同じ期間において前記第１サンプルホールド回路と同期した同時サンプリング動作を行い、前記同時サンプリング動作を行うサンプリング期間を除く前記第１サンプルホールド回路のサンプリング期間の後端期間においてサンプリング動作を行うことを特徴とするＣＶ変換回路。
前記第１サンプルホールド回路は、
前記出力電圧をホールドする第１容量素子と、
前記第１容量素子を前記積分回路に接続して前記出力電圧をサンプリングする第１スイッチとを備え、
前記第２サンプルホールド回路は、
前記出力電圧をホールドする第２容量素子と、
前記第２容量素子を前記第１容量素子に接続して前記出力電圧をサンプリングする第２スイッチとを備えることを特徴とする請求項１に記載のＣＶ変換回路。
前記可変容量素子は、一端が共通端子として互いに接続され、各々の他端に基準電圧に対して相補な電圧が交互に供給される第１及び第２可変容量素子を有し、
前記積分回路は、前記第１及び第２可変容量素子を介して前記共通端子に供給される電荷の差分に応じて、正相及び逆相出力端子から差動出力電圧を出力する差動増幅器を有し、
前記第１容量素子は、前記差動出力電圧の各々をサンプルホールドする正相容量素子及び逆相容量素子を有し、
前記第１スイッチは、前記差動増幅器の前記正相出力端子と前記正相容量素子、及び前記差動増幅器の前記逆相出力端子と前記逆相容量素子、とを接続する第３スイッチと、前記差動増幅器の前記正相出力端子と前記逆相容量素子、及び前記差動増幅器の前記逆相出力端子と前記正相容量素子、とを接続する第４スイッチとを有し、
前記第２スイッチは、前記正相及び逆相容量素子を前記第２容量素子の各々の端子に接続し、
前記相補な電圧の供給方向に応じて、前記第３スイッチ又は前記第４スイッチをＯＮすることを特徴とする請求項２に記載のＣＶ変換回路。
前記同時サンプリング動作は、前記最初のサンプリング期間から連続する複数のサンプリング期間で行われることを特徴とする請求項１乃至請求項３のいずれかに記載のＣＶ変換回路。
前記積分回路は、前記同時サンプリング動作において出力電流が増大することを特徴とする請求項１乃至請求項４のいずれかに記載のＣＶ変換回路。