JP2005303427A - 増幅回路 - Google Patents

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JP2005303427A JP2004112926A JP2004112926A JP2005303427A JP 2005303427 A JP2005303427 A JP 2005303427A JP 2004112926 A JP2004112926 A JP 2004112926A JP 2004112926 A JP2004112926 A JP 2004112926A JP 2005303427 A JP2005303427 A JP 2005303427A
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Abstract


【課題】 入力信号が参照電圧に対して対称でない場合でも、演算時の入力端子電圧が差動入出力アンプの入力電圧範囲から外れることなく入力信号を増幅することができる増幅回路を提供する。
【解決手段】 第１の容量ブロック１１は、外部入力端子１４に入力された入力信号と、外部入力端子１５に入力された入力信号との差に基づいた第１の差信号を第１の制御信号φＳＭＰによってサンプリングし、第２の制御信号φＨＯＬＤによって、差動入力端子２１と差動出力端子２３との間に供給する。第２の容量ブロック１２は、外部入力端子１５に入力された入力信号と、外部入力端子１４に入力された入力信号との差に基づいた第２の差信号を第１の制御信号φＳＭＰによってサンプリングし、第２の制御信号φＨＯＬＤによって、差動入力端子２２と差動出力端子２４との間に供給する。導通ブロック１３は第１の容量ブロック１１と第２の容量ブロック１２とを導通する。
【選択図】 図１

Description

本発明は、スイッチトキャパシタを使用した離散時間型の差動入力差動出力の増幅回路に関する。
従来より、スイッチトキャパシタを使用して離散時間的に入力信号を増幅する増幅回路が知られている。例えば、非特許文献１には、このような増幅回路として、図１３に示されるような構成のものが開示されている。以下、図中の各構成について説明する。差動入出力アンプ１０は、差動入力端子２１と差動入力端子２２との間の電圧を増幅して、差動出力端子２３と差動出力端子２４との間の電圧として出力する。増幅回路の外部入力端子１４には、正入力信号が入力され、外部入力端子１５には、負入力信号が入力される。増幅回路の出力は外部出力端子１６と外部出力端子１７との間の電圧として出力される。
参照電圧源１８〜２０は、参照電圧ＶＲＥＦを供給する。入力容量３０および３２と、帰還容量３１および３３は電荷を蓄える機能を有する。スイッチ８０、８１、８２、８３、８４、８５は第１の制御信号φＳＭＰによって制御される。スイッチ８６、８７、８８は第２の制御信号φＨＯＬＤによって制御される。外部入力端子１４に入力された正入力信号はスイッチ８０を経由して入力容量３０の一端に入力される。入力容量３０の他端と帰還容量３１の一端は共通してスイッチ８２を介して参照電圧源１８に接続されると共に、差動入出力アンプ１０の差動入力端子２１に接続されている。
帰還容量３１の他端は、スイッチ８４を介して参照電圧源１９に接続されると共に、スイッチ８６を介して差動入出力アンプ１０の差動出力端子２３に接続されている。外部入力端子１５に入力された負入力信号は、スイッチ８１を介して入力容量３２の一端に入力される。入力容量３２の他端と帰還容量３３の一端は、共通してスイッチ８３を介して参照電圧源１８に接続されると共に、差動入出力アンプ１０の差動入力端子２２に接続されている。第２の帰還容量３３の他端は、スイッチ８５を介して参照電圧源２０に接続されると共に、スイッチ８７を介して差動入出力アンプ１０の差動出力端子２４に接続されている。入力容量３０の一端と入力容量３２の一端はスイッチ８８を介して接続され、差動入出力アンプ１０の同相電圧入力端子２５には参照電圧源１８が接続されている。
次に、以上のように構成された増幅回路の動作について説明する。一般的に差動入力信号は参照電圧を中心に対称であることが多いので、
ＶＩＮＰ＝ＶＲＥＦ＋ΔＶ／２ ・・・（１ａ）
ＶＩＮＭ＝ＶＲＥＦ−ΔＶ／２ ・・・（１ｂ）
とする。ここではΔＶ＝ＶＩＮＰ−ＶＩＮＭとする。また、図６は第１、第２の制御信号φＳＭＰ、φＨＯＬＤの動作を示す図であり、各スイッチは制御信号がＨの時に閉じるものとする。
まず、入力信号のサンプリング時の動作を図１４を用いて説明する。サンプリング時は第１の制御信号φＳＭＰのみがＨであるので、スイッチ８０、８１、８２、８３、８４、および８５が閉じる。これにより、参照電圧側を基準として考えると、入力容量３０にはＶＩＮＰ−ＶＲＥＦなる電圧が、入力容量３２にはＶＩＮＭ−ＶＲＥＦなる電圧がそれぞれ印加されるので、式（１ａ）および（１ｂ）より、入力容量３０には、
ＣＳ１（ＶＩＮＰ−ＶＲＥＦ）＝ＣＳ１×（ΔＶ／２） ・・・（２）
なる電荷が蓄積され、入力容量３２には、
ＣＳ２（ＶＩＮＭ−ＶＲＥＦ）＝ＣＳ２×（−ΔＶ／２） ・・・（３）
なる電荷が蓄積される。また、帰還容量３１および帰還容量３３においては、それぞれ両端の電位が等しいので電荷はゼロにリセットされる。
次に、演算時の動作を図１５、図１６を用いて説明する。演算時は第２の制御信号φＨＯＬＤのみがＨであるので、スイッチ８６、８７、および８８が閉じる。図１５は演算開始時の状態を示した図であり、図中の４つの容量には、サンプリング時に蓄積した電荷が蓄積されている。この時、差動入出力アンプ１０の差動入力端子２１および差動入力端子２２の間には、
ＶＰ−ＶＭ＝−ΔＶ ・・・（４）
なる電位差が生じており、ＶＰ＝ＶＭとなるように帰還が掛かる。この時の入力容量３０、３２の状態および差動入出力アンプ１０の入力端子電圧ＶＰ、ＶＭの変化を図１６に示す。スイッチ８８の電圧ＶＡはＶＡ＝ＶＲＥＦとなることがわかっており、これを基準に考えると、演算開始時のＶＰおよびＶＭは
ＶＰ＝ＶＲＥＦ―ΔＶ／２ ・・・（５ａ）
ＶＭ＝ＶＲＥＦ＋ΔＶ／２ ・・・（５ｂ）
となる。
この場合、ＶＰ＝ＶＭの中点で落ち着く、つまりＶＰ＝ＶＭ＝ＶＲＥＦとなるように帰還が掛かり、入力容量３０に蓄積されている電荷を補正するために、入力容量３０と帰還容量３１との間で電荷が移動すると共に、入力容量３２に蓄積されている電荷を補正するために、入力容量３２と帰還容量３３との間で電荷が移動する。その結果、サンプリング時に電荷がリセットされていた帰還容量３１、３３には電荷が保持されることになり、ＣＳ１＝ＣＳ２＝ＣＳ、ＣＦ１＝ＣＦ２＝ＣＦとすると、
ＶＯＰ＝ＶＰ＋（ＣＳ／ＣＦ）×ΔＶ／２ ・・・（６ａ）
ＶＯＭ＝ＶＭ−（ＣＳ／ＣＦ）×ΔＶ／２ ・・・（６ｂ）
なる出力を得ることができる。
よって、増幅回路の差動出力は、ＶＰ＝ＶＭ、ΔＶ＝ＶＩＭＰ−ＶＩＮＭを考慮すると、
ＶＯＰ−ＶＯＭ＝（ＣＳ／ＣＦ）×ΔＶ
＝（ＣＳ／ＣＦ）×（ＶＩＭＰ−ＶＩＮＭ） ・・・（７）
となり、入力の差電圧を（ＣＳ／ＣＦ）倍した出力となることがわかる。また、一般的に参照電圧ＶＲＥＦは、電源電圧ＶＤＤに対してＶＤＤ／２とするのが普通であり、演算時にはＶＰ＝ＶＭ＝ＶＲＥＦに固定されることから、ＶＰおよびＶＭが差動入出力アンプ１０の入力電圧範囲を超えることはない。
Ｗ．Ｙａｎｇ、外４名，「Ａ ３−Ｖ ３４０−ｍＷ １４−ｂ ７５−Ｍｓａｍｐｌｅ／ｓ ＣＭＯＳ ＡＤＣ Ｗｉｔｈ ８５−ｄＢ ＳＦＤＲ ａｔ Ｎｙｑｕｉｓｔ Ｉｎｐｕｔ」，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，Ｄｅｃｅｍｂｅｒ ２００１，Ｖｏｌ．３６，Ｎｏ．１２，ｐ．１９３１−１９３６
図１３に示される従来例においては、外部入力端子１４に入力される正入力信号および外部入力端子１５に入力される負入力信号は、参照電圧ＶＲＥＦを基準にして対称な信号を想定している。しかし、差動入出力の増幅回路はシングル信号から差動信号への変換など、入力の一方を固定して使用する場合もある。例えば入力信号が、
ＶＩＮＰ＝ＶＲＥＦ＋ΔＶ ・・・（８ａ）
ＶＩＮＭ＝ＶＲＥＦ ・・・（８ｂ）
なる場合を考えると、サンプリング時には入力容量３０にはＶＩＮＰ−ＶＲＥＦなる電圧が印加されるので、入力容量３０には、
ＣＳ１（ＶＩＮＰ−ＶＲＥＦ）＝ＣＳ１×（ΔＶ） ・・・（９）
なる電荷が蓄積され、帰還容量３１、入力容量３２、および帰還容量３３は両端が同電位となるので電荷は蓄積されない。
この時の演算時の入力容量３０、３２の状態および差動入出力アンプ１０の入力端子電圧ＶＰ、ＶＭの変化を図１７に示す。前述した例と同様に考えると、演算開始時は
ＶＰ＝ＶＲＥＦ−ΔＶ ・・・（１０ａ）
ＶＭ＝ＶＲＥＦ ・・・（１０ｂ）
となり、続いて、ＶＰおよびＶＭの中点で落ち着く、つまりＶＰ＝ＶＭ＝ＶＲＥＦ−ΔＶ／２となるように帰還が掛かることになり、ＶＰおよびＶＭは入力信号の差電圧ΔＶに依存してしまうことがわかる。つまり、２つの入力容量に極性が逆で同じ大きさの電荷を蓄積しないと、ＶＰおよびＶＭは入力信号に依存してしまい、ＶＰおよびＶＭが差動入出力アンプ１０の入力段の動作範囲から外れた場合には、差動入出力アンプ１０が正常に動作しないという問題があった。また、アンプ入力段の動作範囲を広くしようとすると回路が複雑になり、設計が困難になると共に、回路規模が増えるといった問題もあった。
本発明は、上述した問題点に鑑みてなされたものであって、入力信号が参照電圧に対して対称でない場合でも、演算時の入力端子電圧が差動入出力アンプの入力電圧範囲から外れることなく入力信号を増幅することができる増幅回路を提供することを目的とする。
本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、第１および第２の差動入力端子と第１および第２の差動出力端子とを備えた差動入出力アンプと、サンプリング時に、第１の外部入力端子に入力された第1の入力信号と、第２の外部入力端子に入力された第２の入力信号との差に基づいた第１の差信号を、第１の制御信号によって制御されるタイミングでサンプリングすると共に、演算時に、前記第１の差動入力端子と前記第１の差動出力端子との間に前記第１の差信号を、第２の制御信号によって制御されるタイミングで供給する第１の容量ブロックと、サンプリング時に、前記第２の入力信号と前記第１の入力信号との差に基づいた第２の差信号を、前記第１の制御信号によって制御されるタイミングでサンプリングすると共に、演算時に、前記第２の差動入力端子と前記第２の差動出力端子との間に前記第２の差信号を、前記第２の制御信号によって制御されるタイミングで供給する第２の容量ブロックと、前記第１の容量ブロックと前記第２の容量ブロックとを導通する導通ブロックとを具備することを特徴とする増幅回路である。
請求項２に記載の発明は、請求項１に記載の増幅回路において、前記第１の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第１、第２、第３、第４、第５、および第６のスイッチと、前記第２の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第７、第８、第９、第１０、および第１１のスイッチとを具備し、前記第１の容量ブロックは、一端が、前記第３のスイッチを介して前記第１の外部入力端子に接続され、他端が、前記第２のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第７のスイッチを介して前記第１の差動入力端子に接続された第１の入力容量と、一端が、前記第１のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第８のスイッチを介して前記第１の差動出力端子に接続され、他端が、前記第１の入力容量の前記他端に接続された第１の帰還容量とを具備し、前記第２の容量ブロックは、一端が、前記第４のスイッチを介して前記第２の外部入力端子に接続され、他端が、前記第５のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第９のスイッチを介して前記第２の差動入力端子に接続された第２の入力容量と、一端が、前記第６のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第１０のスイッチを介して前記第２の差動出力端子に接続され、他端が、前記第２の入力容量の前記他端に接続された第２の帰還容量とを具備し、前記導通ブロックは、一端が前記第１の入力容量の前記一端に接続され、他端が前記第２の入力容量の前記一端に接続された前記第１１のスイッチを具備することを特徴とする。
請求項３に記載の発明は、請求項１に記載の増幅回路において、前記第１の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第２、第３、第４、第５、第１２、第１３、第１４、および第１５のスイッチと、前記第２の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第７、第８、第９、第１０、第１１、第１６、および第１７のスイッチとを具備し、前記第１の容量ブロックは、一端が、前記第３のスイッチを介して前記第１の外部入力端子に接続され、他端が、前記第２のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第７のスイッチを介して前記第１の差動入力端子に接続された第１の入力容量と、一端が、前記第１２のスイッチを介して定電圧源に接続されると共に、前記第８のスイッチを介して前記第１の差動出力端子に接続され、他端が、前記第１３のスイッチを介して定電圧源に接続されると共に、前記第１６のスイッチを介して前記第１の入力容量の前記他端に接続された第１の帰還容量とを具備し、前記第２の容量ブロックは、一端が、前記第４のスイッチを介して前記第２の外部入力端子に接続され、他端が、前記第５のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第９のスイッチを介して前記第２の差動入力端子に接続された第２の入力容量と、一端が、前記第１４のスイッチを介して定電圧源に接続されると共に、前記第１０のスイッチを介して前記第２の差動出力端子に接続され、他端が、前記第１５のスイッチを介して定電圧源に接続されると共に、前記第１７のスイッチを介して前記第２の入力容量の前記他端に接続された第２の帰還容量とを具備し、前記導通ブロックは、一端が前記第１の入力容量の前記一端に接続され、他端が前記第２の入力容量の前記一端に接続された前記第１１のスイッチを具備することを特徴とする。
請求項４に記載の発明は、請求項１に記載の増幅回路において、前記第１の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第１、第２、第５、および第６のスイッチと、前記第２の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第７、第８、第９、および第１０のスイッチとを具備し、前記第１の容量ブロックは、一端が、前記第２のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第７のスイッチを介して前記第１の差動入力端子に接続された第１の入力容量と、一端が、前記第１のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第８のスイッチを介して前記第１の差動出力端子に接続され、他端が、前記第１の入力容量の前記一端に接続された第１の帰還容量とを具備し、前記第２の容量ブロックは、一端が、前記第５のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第９のスイッチを介して前記第２の差動入力端子に接続された第２の入力容量と、一端が、前記第６のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第１０のスイッチを介して前記第２の差動出力端子に接続され、他端が、前記第２の入力容量の前記一端に接続された第２の帰還容量とを具備し、前記導通ブロックは、一端が前記第1の入力容量の他端に接続され、他端が前記第２の入力容量の他端に接続された短絡線を具備することを特徴とする。
請求項５に記載の発明は、請求項１に記載の増幅回路において、前記第１の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第２、第５、第１２、第１３、第１４、および第１５のスイッチと、前記第２の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第７、第８、第９、第１０、第１６、および第１７のスイッチとを具備し、前記第1の容量ブロックは、一端が、前記第２のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第７のスイッチを介して前記第１の差動入力端子に接続された第１の入力容量と、一端が、前記第１２のスイッチを介して定電圧源に接続されると共に、前記第８のスイッチを介して前記第１の差動出力端子に接続され、他端が、前記第１３のスイッチを介して定電圧源に接続されると共に、前記第１６のスイッチを介して前記第１の入力容量の前記一端に接続された第１の帰還容量とを具備し、前記第２の容量ブロックは、一端が、前記第５のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第９のスイッチを介して前記第２の差動入力端子に接続された第２の入力容量と、一端が、前記第１４のスイッチを介して定電圧源に接続されると共に、前記第１０のスイッチを介して前記第２の差動出力端子に接続され、他端が、前記第１５のスイッチを介して定電圧源に接続されると共に、前記第１７のスイッチを介して前記第２の入力容量の前記一端に接続された第２の帰還容量とを具備し、前記導通ブロックは、一端が前記第1の入力容量の他端に接続され、他端が前記第２の入力容量の他端に接続された短絡線を具備することを特徴とする。
本発明によれば、入力信号が参照電圧に対して対称でない場合でも、演算時の入力端子電圧が差動入出力アンプの入力電圧範囲から外れることなく入力信号を増幅することができるという効果が得られる。
以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の第１の実施形態による増幅回路の機能構成を示すブロック図である。以下、図中の各構成について説明する。差動入出力アンプ１０は、差動入力端子２１および２２と、差動出力端子２３および２４と、出力の同相電位を決める同相電圧入力端子２５とを備えている。ここで、差動入力端子２１に入力される信号をＶＰ、差動入力端子２２に入力される信号をＶＭ、外部出力端子１６から出力される信号をＶＯＰ、外部出力端子１７から出力される信号をＶＯＭとする。第１の容量ブロック１１は、複数の外部入力端子の内、一方の外部入力端子１４に入力された一方の入力信号ＶＩＮＰと、他方の外部入力端子１５に入力された他方の入力信号ＶＩＮＭとの差に基づいた第１の差信号を第１の制御信号φＳＭＰによってサンプリングし、第２の制御信号φＨＯＬＤによって、差動入出力アンプ１０の差動入力端子２１と差動出力端子２３との間に第１の差信号を供給する。
第２の容量ブロック１２は、外部入力端子１５に入力された入力信号ＶＩＮＭと、外部入力端子１４に入力された入力信号ＶＩＮＰとの差に基づいた第２の差信号を第１の制御信号φＳＭＰによってサンプリングし、第２の制御信号φＨＯＬＤによって、差動入出力アンプ１０の差動入力端子２２と差動出力端子２４との間に第２の差信号を供給する。導通ブロック１３は第１の容量ブロック１１と第２の容量ブロック１２とを導通する。
次に、図１に示される増幅回路の動作について説明する。図６に第１、第２の制御信号φＳＭＰ、φＨＯＬＤおよび差動入力信号、差動出力信号の関係を示す。第１の制御信号φＳＭＰと第２の制御信号φＨＯＬＤは同時にHとならないように制御されており、第１の制御信号φＳＭＰがHの時、第１の容量ブロック１１にはＶＩＮＰ−ＶＩＮＭに対応した電荷が、第２の容量ブロック１２にはＶＩＮＭ−ＶＩＮＰに対応した電荷がそれぞれサンプリングされる。
続いて、第１の制御信号φＳＭＰがLになり、第２の制御信号φＨＯＬＤがHとなると、導通ブロック１３により、第１の容量ブロック１１と第２の容量ブロック１２との間で電荷の受け渡しを行い、ＶＰ＝ＶＭとなるように帰還が掛かり、差動入力信号の差信号に対応した出力が外部出力端子１６、１７から出力される。サンプリングの際は、入力信号が参照電圧ＶＲＥＦを中心に対称でなくとも、常に第１の容量ブロック１１と第２の容量ブロック１２には極性が逆で同じ大きさの電荷が蓄積されるので、演算の際にはＶＰ＝ＶＭ＝ＶＲＥＦとなりＶＲＥＦに固定されるので、ＶＰおよびＶＭが差動入出力アンプ１０の入力電圧範囲から外れることなく、入力信号を増幅することが可能となる。
図２は第１の実施形態による増幅回路の詳細構成を示す回路図である。以下、図中の各構成について説明する。第１の容量ブロック１１の構成は以下のようになっている。入力容量３０の一端は、スイッチ３６を介して外部入力端子１４に接続され、他端は、スイッチ３５を介して外部入力端子１５に接続されると共に、スイッチ４０を介して差動入力端子２１に接続されている。帰還容量３１の一端は、スイッチ３４を介して外部入力端子１４に接続されると共に、スイッチ４１を介して差動出力端子２３に接続され、他端は、入力容量３０の他端に接続されている。
第２の容量ブロック１２の構成は以下のようになっている。入力容量３２の一端は、スイッチ３７を介して外部入力端子１５に接続され、他端は、スイッチ３８を介して外部入力端子１４に接続されると共に、スイッチ４２を介して差動入力端子２２に接続されている。帰還容量３３の一端は、スイッチ３９を介して外部入力端子１５に接続されると共に、スイッチ４３を介して差動出力端子２４に接続され、他端は、入力容量３２の他端に接続されている。
導通ブロック１３は、一端が入力容量３０の一端に接続され、他端が入力容量３２の一端に接続されたスイッチ４４によって構成されている。ここで、第１の制御信号φＳＭＰと第２の制御信号φＨＯＬＤは異なるタイミングを有し、スイッチ３４、３５、３６、３７、３８、３９が第１の制御信号φＳＭＰによって制御され、スイッチ４０、４１、４２、４３、４４が第２の制御信号φＨＯＬＤによって制御されるような構成となっている。
次に図２に示される増幅回路の動作について説明する。なお、全てのスイッチはそのスイッチを制御する制御信号がＨの時にONとなるものとし、
ＶＩＮＰ−ＶＩＮＭ＝ΔＶ ・・・（１１）
とする。図６に第１、第２の制御信号φＳＭＰ、φＨＯＬＤ、および入力信号ＶＩＮＰ，ＶＩＮＭ、出力信号ＶＯＰ，ＶＯＭの関係を示す。第１の制御信号φＳＭＰと第２の制御信号φＨＯＬＤは同時にＨとならないように制御されている。図７に第１の制御信号φＳＭＰがＨの時の電荷蓄積の様子を示す。この時は第１の制御信号φＳＭＰのみがＨであるので、スイッチ３４、３５、３６、３７、３８、３９が閉じる。
式（１１）より、図７に示されるように、サンプリング時に入力容量３０には
ＣＳ１（ＶＩＮＰ−ＶＩＮＭ）＝ＣＳ１×（ΔＶ） ・・・（１２）
なる電荷が蓄積され、帰還容量３１には
ＣＦ１（ＶＩＮＰ−ＶＩＮＭ）＝ＣＦ１×（ΔＶ） ・・・（１３）
なる電荷が蓄積され、入力容量３２には
ＣＳ２（ＶＩＮＭ−ＶＩＮＰ）＝ＣＳ２×（−ΔＶ） ・・・（１４）
なる電荷が蓄積され、帰還容量３３には
ＣＦ２（ＶＩＮＭ−ＶＩＮＰ）＝ＣＦ２×（−ΔＶ） ・・・（１５）
なる電荷が蓄積される。ΔVは入力信号にのみ依存するので、ＣＳ１＝ＣＳ２＝ＣＳとすると、常に入力容量３０と入力容量３２には極性が逆で同じ大きさの電荷が蓄積されることになる。
次に、制御信号φＨＯＬＤがＨとなった演算時の動作を図８、図９を用いて説明する。演算時は第２の制御信号φＨＯＬＤのみがＨであるので、スイッチ４０、４１、４２、４３、４４が閉じる。図８は演算開始時の状態を示した図であり、４つの容量にはサンプリング時の電荷が蓄積されている。この時、差動入出力アンプ１０の２つの入力間には
ＶＰ−ＶＭ＝−２ΔＶ ・・・（１６）
なる電位差が生じており、ＶＰ＝ＶＭとなるように帰還が掛かる。
この時の入力容量３０、入力容量３２、および差動入出力アンプ１０の入力端子電圧ＶＰ、ＶＭの変化を図９に示す。スイッチ４４の電圧ＶＡはＶＡ＝ＶＲＥＦとなり、これを基準に考えると、演算開始時のＶＰ、ＶＭは
ＶＰ＝ＶＲＥＦ−ΔＶ ・・・（１７ａ）
ＶＭ＝ＶＲＥＦ＋ΔＶ ・・・（１７ｂ）
となる。この後、帰還が掛かってＶＰ＝ＶＭとなるのだが、式（１７ａ）および（１７ｂ）のＶＰ、ＶＭの中点で落ち着くことになるので、ＶＰ＝ＶＭ＝ＶＲＥＦとなるように、入力容量３０に蓄積されている電荷を補正するために、入力容量３０と帰還容量３１との間で電荷が移動すると共に、入力容量３２に蓄積されている電荷を補正するために、入力容量３２と帰還容量３３との間で電荷が移動する。
その結果、帰還容量３１にはサンプリング時に蓄積された電荷と入力容量３０に充電した分の電荷が、帰還容量３３にはサンプリング時に蓄積された電荷と入力容量３２に放電した分の電荷がそれぞれ保持されることになり、ＣＳ１＝ＣＳ２＝ＣＳ、ＣＦ１＝ＣＦ２＝ＣＦとすると、
ＶＯＰ＝ＶＰ＋ΔＶ＋（ＣＳ／ＣＦ）×ΔＶ ・・・（１８ａ）
ＶＯＭ＝ＶＭ−ΔＶ−（ＣＳ／ＣＦ）×ΔＶ ・・・（１８ｂ）
なる出力を得ることができる。ここで、式（１８ａ）の右辺第２項は、サンプリング時に帰還容量３１に蓄積された電荷によって生じる電圧を示し、右辺第３項は、演算時に入力容量３０と帰還容量３１との間で移動した電荷によって生じる電圧を示している。式（１８ｂ）も同様である。
よって、差動出力は、ＶＰ＝ＶＭ、ΔV＝ＶＩＮＰ−ＶＩＮＭを考慮すると、
ＶＯＰ−ＶＯＭ＝２×ΔＶ＋（ＣＳ／ＣＦ）×（２×ΔＶ）
＝２×（１＋ＣＳ／ＣＦ）×ΔＶ
＝２×（１＋ＣＳ／ＣＦ）×（ＶＩＮＰ−ＶＩＮＭ） ・・・（１９）
となり、ＶＰ、ＶＭが差動入出力アンプ１０の入力電圧範囲を外れることなく、入力の差電圧を２×（１＋ＣＳ／ＣＦ）倍した出力を得ることができる。入力信号が参照電圧ＶＲＥＦを中心として対称でない場合でも、４つの容量には２つの入力信号の差電圧ΔＶのみに依存した電荷が蓄積され、また、演算時にスイッチ４４の電圧ＶＡがＶＡ＝ＶＲＥＦとなることがわかっているので、演算時にはＶＰ＝ＶＭ＝ＶＲＥＦとなり、ＶＰ、ＶＭが差動入出力アンプ１０の入力電圧範囲を外れることはない。
次に、本発明の第２の実施形態について説明する。図３は第２の実施形態による増幅回路の構成を示す回路図である。以下、図中の各構成について説明する。入力容量３０の一端は、スイッチ３６を介して外部入力端子１４に接続され、他端は、スイッチ３５を介して外部入力端子１５に接続されると共に、スイッチ４０を介して差動入力端子２１に接続されている。帰還容量３１の一端は、スイッチ５０を介して、定電圧Ｖｒを供給する定電圧源５６に接続されると共に、スイッチ４１を介して差動出力端子２３に接続され、他端は、スイッチ５１を介して、定電圧Ｖｒを供給する定電圧源５７に接続されると共に、スイッチ５４を介して入力容量３０の他端に接続されている。
第２の容量ブロック１２の構成は以下のようになっている。入力容量３２の一端は、スイッチ３７を介して外部入力端子１５に接続され、他端は、スイッチ３８を介して外部入力端子１４に接続されると共に、スイッチ４２を介して差動入力端子２２に接続されている。帰還容量３３の一端は、スイッチ５２を介して、定電圧Ｖｒを供給する定電圧源５８に接続されると共に、スイッチ４３を介して差動出力端子２４に接続され、他端は、スイッチ５３を介して、定電圧Ｖｒを供給する定電圧源５９に接続されると共に、スイッチ５５を介して入力容量３２の他端に接続されている。
導通ブロック１３は、一端が入力容量３０の一端に接続され、他端が入力容量３２の一端に接続されたスイッチ４４によって構成されている。ここで、第１の制御信号φＳＭＰと第２の制御信号φＨＯＬＤは異なるタイミングを有し、スイッチ３５、３６、３７、３８、５０、５１、５２、５３が第１の制御信号φＳＭＰによって制御され、スイッチ４０、４１、４２、４３、４４、５４、５５が第２の制御信号φＨＯＬＤによって制御されるように構成されている。
次に、図３に示される増幅回路の動作について説明する。なお、第１の実施形態と同じ役割のスイッチには同じ符号を付与してあり、その説明は省略する。また、スイッチの動作および第１、第２の制御信号φＳＭＰ、φＨＯＬＤと入力信号ＶＩＮＰ，ＶＩＮＭ、出力信号ＶＯＰ，ＶＯＭの関係についても第１の実施形態と同じであるとする。第１の制御信号φＳＭＰがＨ、つまりサンプリング時には、スイッチ３５、３６、３７、３８、５０、５１、５２、５３が閉じており、第１の実施形態と同じように、入力容量３０には
ＣＳ１（ＶＩＮＰ−ＶＩＮＭ）＝ＣＳ１×（ΔＶ） ・・・（２０）
なる電荷が蓄積され、入力容量３２には
ＣＳ２（ＶＩＮＭ−ＶＩＮＰ）＝ＣＳ２×（−ΔＶ） ・・・（２１）
なる電荷がそれぞれ蓄積される。
ΔVは入力信号にのみ依存するので、ＣＳ１＝ＣＳ２＝ＣＳとすると、入力容量３０と入力容量３２には、常に極性が逆で同じ大きさの電荷が蓄積されることになる。また、帰還容量３１においては、スイッチ５０、５１がＯＮになることから両端の電位が等しくなり、電荷は蓄積されない。帰還容量３３も同様に、スイッチ５２、５３がＯＮになることから両端の電位が等しくなり、電荷は蓄積されない。
次に、第２の制御信号φＨＯＬＤがＨとなった演算時の動作を説明する。この時、スイッチ４０、４１、４２、４３、４４、５４、５５が閉じていることになる。差動入出力アンプ１０の動作は第１の実施形態と同様であり、差動入出力アンプ１０の２つの入力間には
ＶＰ−ＶＭ＝−２ΔＶ ・・・（２２）
なる電位差が生じており、ＶＰ＝ＶＭとなるように帰還が掛かる。この時の入力容量３０、入力容量３２、および差動入出力アンプ１０の入力端子電圧ＶＰ、ＶＭの変化は図９に示されるようになる。スイッチ４４の電圧ＶＡはＶＡ＝ＶＲＥＦとなり、これを基準に考えると演算開始時のＶＰ、ＶＭは
ＶＰ＝ＶＲＥＦ−ΔＶ ・・・（２３ａ）
ＶＭ＝ＶＲＥＦ＋ΔＶ ・・・（２３ｂ）
となる。
この後、帰還が掛かってＶＰ＝ＶＭとなるのだが、式（２３ａ）および（２３ｂ）の、ＶＰ、ＶＭの中点で落ち着くことになるので、ＶＰ＝ＶＭ＝ＶＲＥＦとなるように、入力容量３０に蓄積されている電荷を補正するために、入力容量３０と帰還容量３１との間で電荷が移動し、入力容量３２に蓄積されている電荷を補正するために、入力容量３２と帰還容量３３との間で電荷が移動する。その結果、帰還容量３１、３３には、サンプリング時に電荷が蓄積されていないので、帰還容量３１には入力容量３０に充電した分の電荷が、帰還容量３３には入力容量３２に放電した分の電荷がそれぞれ保持されることになり、ＣＳ１＝ＣＳ２＝ＣＳ、ＣＦ１＝ＣＦ１＝ＣＦとすると、
ＶＯＰ＝ＶＰ＋（ＣＳ／ＣＦ）×ΔＶ ・・・（２４ａ）
ＶＯＭ＝ＶＭ−（ＣＳ／ＣＦ）×ΔＶ ・・・（２４ｂ）
なる出力を得ることができる。
よって、差動出力は、ＶＰ＝ＶＭ、ΔV＝ＶＩＮＰ−ＶＩＮＭを考慮すると、
ＶＯＰ−ＶＯＭ＝（ＣＳ／ＣＦ）×（２×ΔＶ）
＝２×（ＣＳ／ＣＦ）×ΔＶ
＝２×（ＣＳ／ＣＦ）×（ＶＩＮＰ−ＶＩＮＭ） ・・・（２５）
となり、ＶＰ、ＶＭが差動入出力アンプ１０の入力電圧範囲を外れることなく、入力の差電圧を２×（ＣＳ／ＣＦ）倍した出力を得ることができる。また、式（１９）においては、差動入力に対する差動出力のゲインが必ず２を超えるが、式（２５）においては、ＣＳとＣＦとを調節することにより、ゲインを２以下とすることもでき、最大出力に限界がある差動入出力アンプ１０をより使いやすくすることができる。さらに、サンプリング時に帰還容量３１、３３が外部入力端子１４、１５に接続されないので、前段の回路の負荷を減らすことができ、回路の高速化を図ることができるというメリットもある。
次に、本発明の第３の実施形態について説明する。図４は第３の実施形態による増幅回路の構成を示す回路図である。以下、図中の各構成について説明する。第１の容量ブロック１１の構成は以下のようになっている。入力容量３０の一端は、この一端と入力容量３２の一端とを短絡する短絡線に接続され、他端は、スイッチ３５を介して外部入力端子１５に接続されると共に、スイッチ４０を介して差動入力端子２１に接続されている。帰還容量３１の一端は、スイッチ３４を介して外部入力端子１４に接続されると共に、スイッチ４１を介して差動出力端子２３に接続され、他端は、入力容量３０の他端に接続されている。
第２の容量ブロック１２の構成は以下のようになっている。入力容量３２の一端は短絡線に接続され、他端は、スイッチ３８を介して外部入力端子１４に接続されると共に、スイッチ４２を介して差動入力端子２２に接続されている。帰還容量３３の一端は、スイッチ３９を介して外部入力端子１５に接続されると共に、スイッチ４３を介して差動出力端子２４に接続され、他端は、入力容量３２の他端に接続されている。
導通ブロック１３は、入力容量３０の一端と入力容量３２の一端とを短絡する短絡線で構成される。ここで、第１の制御信号φＳＭＰと第２の制御信号φＨＯＬＤは異なるタイミングを有し、スイッチ３４、３５、３８、３９が第１の制御信号φＳＭＰによって制御され、スイッチ４０、４１、４２、４３が第２の制御信号φＨＯＬＤによって制御されるように構成されている。
次に、図４に示される増幅回路の動作について説明する。なお、全てのスイッチはそのスイッチを制御する制御信号がＨの時にＯＮになるものとし、
ＶＩＮＰ−ＶＩＮＭ＝ΔＶ ・・・（２６）
とする。図６に第１、第２の制御信号φＳＭＰ、φＨＯＬＤ、および入力信号ＶＩＮＰ，ＶＩＮＭ、出力信号ＶＯＰ，ＶＯＭの関係を示す。第１の制御信号φＳＭＰと第２の制御信号φＨＯＬＤは同時にＨとならないように制御されている。図１０に第１の制御信号φＳＭＰがＨとなるサンプリング時の状態を示す。
この時、スイッチ３４、３５、３８、３９が閉じていて、ＣＳ１＝ＣＳ２＝ＣＳとすると、図１０に示されるように、サンプリング時に入力容量３０には
ＣＳ１×（ＶＩＮＰ−ＶＩＮＭ）／２＝ＣＳ１×（ΔＶ）／２ ・・・（２７）
なる電荷が蓄積され、帰還容量３１には
ＣＦ１×（ＶＩＮＰ−ＶＩＮＭ）＝ＣＦ１×（ΔＶ） ・・・（２８）
なる電荷が蓄積され、入力容量３２には
ＣＳ２×（ＶＩＮＰ−ＶＩＮＭ）／２＝ＣＳ２×（ΔＶ）／２ ・・・（２９）
なる電荷が蓄積され、帰還容量３３には
ＣＦ２×（ＶＩＮＭ−ＶＩＮＰ）＝ＣＦ２×（−ΔＶ） ・・・（３０）
なる電荷が蓄積される。
次に、第２の制御信号φＨＯＬＤがＨとなった演算時の動作を図１１、図１２を用いて説明する。この時はスイッチ４０、４１、４２、４３が閉じることになる。図１１は演算開始時の状態を示した図であり、４つの容量にはサンプリング時の電荷が蓄積されている。この時、差動入出力アンプ１０の２つの入力間には
ＶＰ−ＶＭ＝−ΔＶ ・・・（３１）
なる電位差が生じており、ＶＰ＝ＶＭとなるように帰還が掛かる。この時の入力容量３０、入力容量３２、および差動入出力アンプ１０の入力端子電圧ＶＰ、ＶＭの変化を図１２に示す。図１２より、演算開始時の状態において、入力容量３２の電荷の向きを置き換えると、第１、第２の実施形態と同じようにΔＶは入力信号にのみ依存するので、ＣＳ１＝ＣＳ２＝ＣＳより、常に入力容量３０と入力容量３２には極性が逆で同じ大きさの電荷が蓄積されていたことがわかる。
導通ブロック１３の電圧ＶＡはＶＡ＝ＶＲＥＦとなり、これを基準に考えると演算開始時のＶＰ、ＶＭは
ＶＰ＝ＶＲＥＦ−ΔＶ／２ ・・・（３２ａ）
ＶＭ＝ＶＲＥＦ＋ΔＶ／２ ・・・（３２ｂ）
となる。この後、帰還が掛かってＶＰ＝ＶＭとなるのだが、式（３２ａ）、（３２ｂ）のＶＰ、ＶＭの中点で落ち着くことになるので、ＶＰ＝ＶＭ＝ＶＲＥＦとなるように、入力容量３０に蓄積されている電荷を補正するために、入力容量３０と帰還容量３１との間で電荷が移動し、入力容量３２に蓄積されている電荷を補正するために、入力容量３２と帰還容量３３との間で電荷が移動する。
その結果、帰還容量３１にはサンプリング時に蓄積された電荷と入力容量３０に充電した分の電荷が、帰還容量３３にはサンプリング時に蓄積された電荷と入力容量３２に放電した分の電荷がそれぞれ保持されることになり、ＣＳ１＝ＣＳ２＝ＣＳ、ＣＦ１＝ＣＦ１＝ＣＦとすると、
ＶＯＰ＝ＶＰ＋ΔＶ＋（ＣＳ／ＣＦ）×ΔＶ／２ ・・・（３３ａ）
ＶＯＭ＝ＶＭ−ΔＶ−（ＣＳ／ＣＦ）×ΔＶ／２ ・・・（３３ｂ）
なる出力を得ることができる。
よって、差動出力は、ＶＰ＝ＶＭ、ΔV＝ＶＩＮＰ−ＶＩＮＭを考慮すると、
ＶＯＰ−ＶＯＭ＝２×ΔＶ＋（ＣＳ／ＣＦ）×ΔＶ
＝（２＋ＣＳ／ＣＦ）×ΔＶ
＝（２＋ＣＳ／ＣＦ）×（ＶＩＮＰ−ＶＩＮＭ） ・・・（３４）
となり、ＶＰ、ＶＭが差動入出力アンプ１０の入力電圧範囲を外れることなく、入力の差電圧を（２＋ＣＳ／ＣＦ）倍した出力を得ることができる。
次に、本発明の第４の実施形態について説明する。図５は第４の実施形態による増幅回路の構成を示す回路図である。以下、図中の各構成について説明する。容量ブロック１１の構成は以下のようになっている。入力容量３０の一端は、この一端と入力容量３２の一端とを短絡する短絡線に接続され、他端は、スイッチ３５を介して外部入力端子１５に接続されると共に、スイッチ４０を介して差動入力端子２１に接続されている。帰還容量３１の一端は、スイッチ５０を介して、定電圧Ｖｒを供給する定電圧源５６に接続されると共に、スイッチ４１を介して差動出力端子２３に接続され、他端は、スイッチ５１を介して、定電圧Ｖｒを供給する定電圧源５７に接続されると共に、スイッチ５４を介して入力容量３１の他端に接続されている。
第２の容量ブロック１２の構成は以下のようになっている。入力容量３２の一端は短絡線に接続され、他端は、スイッチ３８を介して外部入力端子１４に接続されると共に、スイッチ４２を介して差動入力端子２２に接続されている。帰還容量３３の一端は、スイッチ５２を介して、定電圧Ｖｒを供給する定電圧源５８に接続されると共に、スイッチ４３を介して差動出力端子２４に接続され、他端は、スイッチ５３を介して、定電圧Ｖｒを供給する定電圧源５９に接続されると共に、スイッチ５５を介して入力容量３２の他端に接続されている。
導通ブロック１３は、入力容量３０の他端と入力容量３２の他端とを短絡する短絡線で構成される。ここで、第１の制御信号φＳＭＰと第２の制御信号φＨＯＬＤは異なるタイミングを有し、スイッチ３５、３８、５０、５１、５２、５３が第１の制御信号φＳＭＰによって制御され、スイッチ４０、４１、４２、４３、５４、５５が第２の制御信号φＨＯＬＤによって制御されるように構成されている。
次に、図５に示された増幅回路の動作について説明する。なお、第３の実施形態と同じ役割のスイッチには同じ符号を付与してあり、その説明は省略する。また、スイッチの動作および第１、第２の制御信号φＳＭＰ、φＨＯＬＤと入力信号ＶＩＮＰ，ＶＩＮＭ、出力信号ＶＯＰ，ＶＯＭの関係についても第３の実施形態と同じであるとする。第１の制御信号φＳＭＰがＨ、つまりサンプリング時には、スイッチ３５、３８、５０、５１、５２、５３が閉じることになり、第３の実施形態と同様に、入力容量３０には
ＣＳ１×（ＶＩＮＰ−ＶＩＮＭ）／２＝ＣＳ１×（ΔＶ）／２ ・・・（３５）
なる電荷が蓄積され、入力容量３２には
ＣＳ２×（ＶＩＮＰ−ＶＩＮＭ）／２＝ＣＳ２×（ΔＶ）／２ ・・・（３６）
なる電荷が蓄積される。
また、帰還容量３１においては、スイッチ５０、５１がＯＮになることから両端の電位が等しくなり、電荷は蓄積されない。帰還容量３３においても同様に、スイッチ５２、５３がＯＮになることから両端の電位が等しくなり、電荷は蓄積されない。
次に、第２の制御信号φＨＯＬＤがＨとなった演算時の動作を説明する。この時、スイッチ４０、４１、４２、４３、５４、５５が閉じており、差動入出力アンプ１０の動作は第３の実施形態と同様であり、差動入出力アンプ１０の２つの入力間には
ＶＰ−ＶＭ＝−ΔＶ ・・・（３７）
なる電位差が生じており、ＶＰ＝ＶＭとなるように帰還が掛かる。この時の入力容量３０、入力容量３２、および差動入出力アンプ１０の入力端子電圧ＶＰ、ＶＭの変化は図１２のようになり、演算開始時の状態において、入力容量３２の電荷の向きを置き換えると、第３の実施形態と同様に、ΔＶは入力信号にのみ依存するので、ＣＳ１＝ＣＳ２＝ＣＳとすると、常に入力容量３０と入力容量３２には極性が逆で同じ大きさの電荷が蓄積されていたことがわかる。
導通ブロック１３の電圧ＶＡはＶＡ＝ＶＲＥＦとなり、これを基準に考えると演算開始時のＶＰ、ＶＭは
ＶＰ＝ＶＲＥＦ−ΔＶ／２ ・・・（３８ａ）
ＶＭ＝ＶＲＥＦ＋ΔＶ／２ ・・・（３８ｂ）
となる。この後、帰還が掛かってＶＰ＝ＶＭとなるのだが、式（３８ａ）、（３８ｂ）のＶＰ、ＶＭの中点で落ち着くことになるので、ＶＰ＝ＶＭ＝ＶＲＥＦとなるように、入力容量３０に蓄積されている電荷を補正するために、入力容量３０と帰還容量３１との間で電荷が移動し、入力容量３２に蓄積されている電荷を補正するために、入力容量３２と帰還容量３３との間で電荷が移動する。
その結果、帰還容量３１、３３にはサンプリング時に電荷が蓄積されていないので、帰還容量３１には入力容量３０に充電した分の電荷が、帰還容量３３には入力容量３２に放電した分の電荷がそれぞれ保持されることになり、ＣＳ１＝ＣＳ２＝ＣＳ、ＣＦ１＝ＣＦ２＝ＣＦとすると、
ＶＯＰ＝ＶＰ＋（ＣＳ／ＣＦ）×ΔＶ／２ ・・・（３９ａ）
ＶＯＭ＝ＶＭ−（ＣＳ／ＣＦ）×ΔＶ／２ ・・・（３９ｂ）
なる出力を得ることができる。よって、差動出力は、ＶＰ＝ＶＭ、ΔV＝ＶＩＮＰ−ＶＩＮＭを考慮すると、
ＶＯＰ−ＶＯＭ＝（ＣＳ／ＣＦ）×ΔＶ
＝（ＣＳ／ＣＦ）×（ＶＩＮＰ−ＶＩＮＭ） ・・・（４０）
となり、ＶＰ、ＶＭが差動入出力アンプ１０の入力電圧範囲を外れることなく、入力の差電圧を（ＣＳ／ＣＦ）倍した出力を得ることができる。また、ＣＳとＣＦとを調節することにより、最大出力に限界がある差動入出力アンプ１０をより使いやすくすることができる。さらに、サンプリング時に帰還容量３１、３３が外部入力端子１４、１５に接続されないので、前段の回路の負荷を減らすことができ、回路の高速化を図ることができるというメリットもある。
以上の説明のように、第１〜第４の実施形態によれば、第１の容量ブロックと第２の容量ブロックには参照電圧基準ではなく、２つの入力信号の差電圧にのみ依存した電荷を対称に蓄積することができるので、演算時の差動入出力アンプの入力端子電圧を参照電圧に固定することが可能となる。したがって、演算時の入力端子電圧が差動入出力アンプの入力電圧範囲から外れることなく入力信号を増幅することができる。
また、第２および第４の実施形態によれば、サンプリング時に２つの帰還容量には入力信号が接続されなくなるので、前段の容量負荷を減らすことができ、動作の高速化が可能な増幅回路を実現することができる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
本発明の第1の実施形態による増幅回路の機能構成を示すブロック図である。 同実施形態による増幅回路の詳細構成を示す回路図である。 本発明の第２の実施形態による増幅回路の詳細構成を示す回路図である。 本発明の第３の実施形態による増幅回路の詳細構成を示す回路図である。 本発明の第４の実施形態による増幅回路の詳細構成を示す回路図である。 本発明の第１〜第４の実施形態における各信号の変化を示すタイミングチャートである。 本発明の第１の実施形態による増幅回路のサンプリング時の状態を示す回路図である。 同実施形態による増幅回路の演算開始時の状態を示す回路図である。 同実施形態による増幅回路の演算時における端子電圧の変化を示す参考図である。 本発明の第３の実施形態による増幅回路のサンプリング時の状態を示す回路図である。 同実施形態による増幅回路の演算開始時の状態を示す回路図である。 同実施形態による増幅回路の演算時における端子電圧の変化を示す参考図である。 従来の増幅回路の構成を示す回路図である。 従来の増幅回路のサンプリング時の状態を示す回路図である。 従来の増幅回路の演算時の状態を示す回路図である。 従来の増幅回路の演算時における端子電圧の変化を示す参考図である。 従来の増幅回路の演算時における端子電圧の変化を示す参考図である。
符号の説明
１０・・・差動入出力アンプ、１１・・・第１の容量ブロック、１２・・・第２の容量ブロック、１３・・・導通ブロック、１４・・・外部入力端子（第１の外部入力端子）、１５・・・外部入力端子（第２の外部入力端子）、１６，１７・・・外部出力端子、１８，１９，２０・・・参照電圧源、２１・・・差動入力端子（第１の差動入力端子）、２２・・・差動入力端子（第２の差動入力端子）、２３・・・差動出力端子（第１の差動出力端子）、２４・・・差動出力端子（第２の差動出力端子）、２５・・・同相電圧入力端子、３０・・・入力容量（第１の入力容量）、３１・・・帰還容量（第１の帰還容量）、３２・・・入力容量（第２の入力容量）、３３・・・帰還容量（第２の帰還容量）、３４・・・スイッチ（第１のスイッチ）、３５・・・スイッチ（第２のスイッチ）、３６・・・スイッチ（第３のスイッチ）、３７・・・スイッチ（第４のスイッチ）、３８・・・スイッチ（第５のスイッチ）、３９・・・スイッチ（第６のスイッチ）、４０・・・スイッチ（第７のスイッチ）、４１・・・スイッチ（第８のスイッチ）、４２・・・スイッチ（第９のスイッチ）、４３・・・スイッチ（第１０のスイッチ）、４４・・・スイッチ（第１１のスイッチ）、５０・・・スイッチ（第１２のスイッチ）、５１・・・スイッチ（第１３のスイッチ）、５２・・・スイッチ（第１４のスイッチ）、５３・・・スイッチ（第１５のスイッチ）、５４・・・スイッチ（第１６のスイッチ）、５５・・・スイッチ（第１７のスイッチ）、５６，５７，５８，５９・・・電圧源、８０，８１，８２，８３，８４，８５，８６，８７，８８・・・スイッチ。

Claims (5)

  1. 第１および第２の差動入力端子と第１および第２の差動出力端子とを備えた差動入出力アンプと、
    サンプリング時に、第１の外部入力端子に入力された第1の入力信号と、第２の外部入力端子に入力された第２の入力信号との差に基づいた第１の差信号を、第１の制御信号によって制御されるタイミングでサンプリングすると共に、演算時に、前記第１の差動入力端子と前記第１の差動出力端子との間に前記第１の差信号を、第２の制御信号によって制御されるタイミングで供給する第１の容量ブロックと、
    サンプリング時に、前記第２の入力信号と前記第１の入力信号との差に基づいた第２の差信号を、前記第１の制御信号によって制御されるタイミングでサンプリングすると共に、演算時に、前記第２の差動入力端子と前記第２の差動出力端子との間に前記第２の差信号を、前記第２の制御信号によって制御されるタイミングで供給する第２の容量ブロックと、
    前記第１の容量ブロックと前記第２の容量ブロックとを導通する導通ブロックと、
    を具備することを特徴とする増幅回路。
  2. 前記第１の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第１、第２、第３、第４、第５、および第６のスイッチと、
    前記第２の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第７、第８、第９、第１０、および第１１のスイッチと、
    を具備し、
    前記第１の容量ブロックは、
    一端が、前記第３のスイッチを介して前記第１の外部入力端子に接続され、他端が、前記第２のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第７のスイッチを介して前記第１の差動入力端子に接続された第１の入力容量と、
    一端が、前記第１のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第８のスイッチを介して前記第１の差動出力端子に接続され、他端が、前記第１の入力容量の前記他端に接続された第１の帰還容量と、
    を具備し、
    前記第２の容量ブロックは、
    一端が、前記第４のスイッチを介して前記第２の外部入力端子に接続され、他端が、前記第５のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第９のスイッチを介して前記第２の差動入力端子に接続された第２の入力容量と、
    一端が、前記第６のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第１０のスイッチを介して前記第２の差動出力端子に接続され、他端が、前記第２の入力容量の前記他端に接続された第２の帰還容量と、
    を具備し、
    前記導通ブロックは、一端が前記第１の入力容量の前記一端に接続され、他端が前記第２の入力容量の前記一端に接続された前記第１１のスイッチを具備する
    ことを特徴とする請求項１に記載の増幅回路。
  3. 前記第１の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第２、第３、第４、第５、第１２、第１３、第１４、および第１５のスイッチと、
    前記第２の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第７、第８、第９、第１０、第１１、第１６、および第１７のスイッチと、
    を具備し、
    前記第１の容量ブロックは、
    一端が、前記第３のスイッチを介して前記第１の外部入力端子に接続され、他端が、前記第２のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第７のスイッチを介して前記第１の差動入力端子に接続された第１の入力容量と、
    一端が、前記第１２のスイッチを介して定電圧源に接続されると共に、前記第８のスイッチを介して前記第１の差動出力端子に接続され、他端が、前記第１３のスイッチを介して定電圧源に接続されると共に、前記第１６のスイッチを介して前記第１の入力容量の前記他端に接続された第１の帰還容量と、
    を具備し、
    前記第２の容量ブロックは、
    一端が、前記第４のスイッチを介して前記第２の外部入力端子に接続され、他端が、前記第５のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第９のスイッチを介して前記第２の差動入力端子に接続された第２の入力容量と、
    一端が、前記第１４のスイッチを介して定電圧源に接続されると共に、前記第１０のスイッチを介して前記第２の差動出力端子に接続され、他端が、前記第１５のスイッチを介して定電圧源に接続されると共に、前記第１７のスイッチを介して前記第２の入力容量の前記他端に接続された第２の帰還容量と、
    を具備し、
    前記導通ブロックは、一端が前記第１の入力容量の前記一端に接続され、他端が前記第２の入力容量の前記一端に接続された前記第１１のスイッチを具備する
    ことを特徴とする請求項１に記載の増幅回路。
  4. 前記第１の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第１、第２、第５、および第６のスイッチと、
    前記第２の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第７、第８、第９、および第１０のスイッチと、
    を具備し、
    前記第１の容量ブロックは、
    一端が、前記第２のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第７のスイッチを介して前記第１の差動入力端子に接続された第１の入力容量と、
    一端が、前記第１のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第８のスイッチを介して前記第１の差動出力端子に接続され、他端が、前記第１の入力容量の前記一端に接続された第１の帰還容量と、
    を具備し、
    前記第２の容量ブロックは、
    一端が、前記第５のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第９のスイッチを介して前記第２の差動入力端子に接続された第２の入力容量と、
    一端が、前記第６のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第１０のスイッチを介して前記第２の差動出力端子に接続され、他端が、前記第２の入力容量の前記一端に接続された第２の帰還容量と、
    を具備し、
    前記導通ブロックは、一端が前記第1の入力容量の他端に接続され、他端が前記第２の入力容量の他端に接続された短絡線を具備する
    ことを特徴とする請求項１に記載の増幅回路。
  5. 前記第１の制御信号によってオンとオフとが制御され、前記サンプリング時にオンとなる第２、第５、第１２、第１３、第１４、および第１５のスイッチと、
    前記第２の制御信号によってオンとオフとが制御され、前記演算時にオンとなる第７、第８、第９、第１０、第１６、および第１７のスイッチと、
    を具備し、
    前記第1の容量ブロックは、
    一端が、前記第２のスイッチを介して前記第２の外部入力端子に接続されると共に、前記第７のスイッチを介して前記第１の差動入力端子に接続された第１の入力容量と、
    一端が、前記第１２のスイッチを介して定電圧源に接続されると共に、前記第８のスイッチを介して前記第１の差動出力端子に接続され、他端が、前記第１３のスイッチを介して定電圧源に接続されると共に、前記第１６のスイッチを介して前記第１の入力容量の前記一端に接続された第１の帰還容量と、
    を具備し、
    前記第２の容量ブロックは、
    一端が、前記第５のスイッチを介して前記第１の外部入力端子に接続されると共に、前記第９のスイッチを介して前記第２の差動入力端子に接続された第２の入力容量と、
    一端が、前記第１４のスイッチを介して定電圧源に接続されると共に、前記第１０のスイッチを介して前記第２の差動出力端子に接続され、他端が、前記第１５のスイッチを介して定電圧源に接続されると共に、前記第１７のスイッチを介して前記第２の入力容量の前記一端に接続された第２の帰還容量と、
    を具備し、
    前記導通ブロックは、一端が前記第1の入力容量の他端に接続され、他端が前記第２の入力容量の他端に接続された短絡線を具備する
    ことを特徴とする請求項１に記載の増幅回路。

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