WO2018047457A1 - アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法 - Google Patents

アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法 Download PDF

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大輝 井口
慎一郎 江藤
洋介 植野
大輔 廣野
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This technology relates to an analog-digital converter, an electronic device, and a method for controlling the analog-digital converter. More specifically, the present invention relates to an analog-digital converter, an electronic apparatus, and an analog-digital converter control method for AD (Analog-to-Digital) conversion of a single end signal.
  • AD Analog-to-Digital
  • an analog-to-digital converter is provided for the purpose of converting an analog signal from a sensor or antenna into a digital signal.
  • ADC analog-to-digital converter
  • SARADC Successive Approximation Register type ADC
  • SARADC can be classified into a differential type that AD converts a differential signal and a single end type that AD converts a single end signal.
  • the differential type SARADC has higher symmetry between the positive side circuit and the negative side circuit than the single end type, and can suppress noise and power supply voltage fluctuation. For this reason, it is desirable to perform AD conversion using a differential type SARADC.
  • the single-ended signal is AD-converted using the differential type, it is necessary to convert the single-ended signal into a differential signal in advance by a single differential conversion circuit.
  • a single differential conversion circuit that performs conversion into a differential signal using a circuit provided with two stages of operational amplifiers and resistors has been proposed (see, for example, Non-Patent Document 1).
  • This technology has been created in view of such a situation, and aims to reduce power consumption in an ADC that AD converts a single-ended signal.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology includes a pair of sampling capacitors for sampling a single-ended signal and the pair of sampling capacitors when the single-ended signal is sampled.
  • Positive connection control for connecting one end of the sampling capacitor between the positive signal line and the predetermined terminal, and the other end of the pair of sampling capacitors connected between the negative signal line and the predetermined terminal
  • a connection control unit that performs negative-side connection control, and converts the positive-side connection control and the negative-side signal line on which the negative-side connection control has been performed into a digital signal.
  • An analog-digital converter including a conversion unit and a control method thereof. As a result, a single-end signal is converted into a differential signal.
  • the first aspect further includes a pair of common voltage generating capacitors charged with a predetermined internal potential, and the pair of sampling capacitors are provided between the positive signal line and the negative signal line.
  • the single end signal is sampled in a state of being connected in parallel, and the positive side connection control switches the connection destination of the one end of the pair of sampling capacitors from the negative side signal line to the predetermined terminal and
  • the connection of one end of the pair of common voltage generation capacitors is a control for switching from the predetermined internal potential to the positive signal line, and the negative connection control is the connection of the other end of the pair of sampling capacitors.
  • the other end of the pair of common voltage generation capacitors is switched from the positive signal line to the predetermined terminal.
  • One end of the connection destination may be controlled to switch on the negative side signal line from the predetermined internal potential. This brings about the effect that a single-ended signal is converted into a differential signal by a circuit symmetrical between the positive side and the negative side.
  • connection control unit may switch the connection destination of the other end of the pair of sampling capacitors at a timing different from that of the one of the pair of sampling capacitors. As a result, the connection destination of the pair of sampling capacitors can be switched at different timings.
  • the first aspect further includes a pair of common voltage generating capacitors charged by the potential of the negative signal line, wherein the one of the pair of sampling capacitors includes the positive signal line and the predetermined signal line.
  • the single-ended signal is sampled with both ends connected to a terminal, and the other end of the pair of sampling capacitors is the single-ended signal when both ends are connected to the positive signal line and the predetermined internal potential.
  • Sampling an end signal, and the positive side connection control is a control for switching the connection destination of one end of the pair of common voltage generation capacitors from the negative side signal line to the positive side signal line, and the negative side connection control. Switches the other end of the pair of sampling capacitors from the positive signal line to the predetermined terminal.
  • the connection of the other of the other end may be controlled to switch on the negative side signal line from the predetermined internal potential with.
  • a single-ended signal is converted into a differential signal by a circuit with relatively few switches.
  • a decoupling capacitor that supplies a reference potential higher than a predetermined reference potential via a reference signal line and a connection destination of one end of the pair of sampling capacitors are connected to the reference potential and the reference.
  • a digital-to-analog converter control unit that generates a control signal instructing switching from one of the potentials to the other based on the digital signal; and when the control signal is generated, the decoupling capacitor and the reference signal line You may further comprise the charge control part which outputs the said control signal after charging at least one, and the switch which switches the connection destination of the said one end of a pair of said sampling capacitor according to the said output control signal. Accordingly, there is an effect that at least one of the decoupling capacitor and the reference signal line is charged before the output of the control signal.
  • the charge control unit may charge at least one of the decoupling capacitor and the reference signal line with a constant charge amount.
  • the charge control unit may control a charge amount when charging at least one of the decoupling capacitor and the reference signal line based on the digital signal. This brings about the effect that the amount of charge is controlled based on the digital signal.
  • the single-ended signal may be input to the top plates of the pair of sampling capacitors. This brings about the effect that top plate sampling is performed.
  • the single end signal may be input to the bottom plates of the pair of sampling capacitors. This brings about the effect that bottom plate sampling is performed.
  • a second aspect of the present technology provides a pair of sampling capacitors for sampling a single-ended signal, and when the single-ended signal is sampled, one end of the pair of sampling capacitors is connected to a positive signal line and a predetermined terminal.
  • a connection control unit for performing positive connection control connected between the negative signal line and the predetermined terminal between the other ends of the pair of sampling capacitors.
  • a conversion unit that converts a differential signal from the positive signal line and the negative signal line that have been subjected to side connection control and negative connection control to a digital signal; and a digital signal processing unit that processes the digital signal;
  • An electronic device comprising: As a result, the single-ended signal is converted into a differential signal, and the digital signal obtained by converting the differential signal is processed.
  • FIG. 12 is a timing chart illustrating an example of operations of a successive approximation control unit and a DAC control unit according to the second embodiment of the present technology.
  • 12 is a timing chart illustrating an example of an operation of a precharge control unit according to the second embodiment of the present technology. It is a figure showing an example of the state of the switch and circuit block in the modification of a 2nd embodiment of this art. It is a block diagram showing an example of 1 composition of a precharge control part in a 3rd embodiment of this art.
  • FIG. 20 is a circuit diagram illustrating a configuration example of a precharge control circuit corresponding to the (N ⁇ 3) th bit in the third embodiment of the present technology.
  • FIG. 20 is a circuit diagram illustrating a configuration example of a precharge control circuit corresponding to the (N ⁇ 4) th bit in the third embodiment of the present technology. It is a figure showing an example of operation of a control signal generating part corresponding to the (N-4) th bit in a 3rd embodiment of this art. It is a graph which shows an example of the amount of change of electric charge to DOUT 7 in a 3rd embodiment of this art. It is a graph which shows an example of the amount of change of the electric charge after DOUT 6 in a 3rd embodiment of this art. It is a block diagram which shows the example of 1 structure of the electrical storage system for houses.
  • FIG. 1 is a block diagram illustrating a configuration example of the electronic device 100 according to the first embodiment of the present technology.
  • the electronic device 100 is a device that processes a digital signal, and includes a single-end signal supply unit 110, a sampling clock generation circuit 120, a digital signal processing unit 130, resistors 141 and 142, and an analog-digital converter 200.
  • a device used for sensing applications is assumed.
  • the analog-digital converter 200 may be provided in a receiving device that receives a wireless signal, an imaging device that captures an image signal, or the like.
  • the single-end signal supply unit 110 generates an analog single-end signal and supplies it to the analog-digital converter 200 via the signal line 119.
  • this single end signal supply part 110 a sensor etc. are assumed, for example.
  • the resistors 141 and 142 are connected in series between the power supply terminal and the ground terminal. A connection point between these resistors 141 and 142 is connected to the analog-digital converter 200 via a signal line 149.
  • Sampling clock generation circuit 120 is for generating a clock signal of a predetermined frequency as the sampling clock CLK 0.
  • the sampling clock generation circuit 120 supplies the generated sampling clock CLK 0 to the analog / digital converter 200 via the signal line 129.
  • Analog-to-digital converter 200 is synchronized with the sampling clock CLK 0, it is to AD convert a single-ended signal to a digital signal DOUT.
  • the analog-digital converter 200 supplies the converted digital signal DOUT to the digital signal processing unit 130 via the signal line 209.
  • the digital signal processing unit 130 processes the digital signal DOUT. For example, analysis of a digital signal from the sensor is performed.
  • FIG. 2 is a block diagram illustrating a configuration example of the analog-digital converter 200 according to the first embodiment of the present technology.
  • This analog-to-digital converter 200 includes sampling switches 211 and 212, a reference buffer 221, a decoupling capacitor 222, and a digital-to-analog conversion unit 300.
  • the analog-to-digital converter 200 includes a comparator 230, a successive approximation control unit 240, and a DAC control unit 250.
  • Sampling switch 211 in synchronization with the sampling clock CLK 0, to open or close the path between the signal line 119 and the positive signal line 218.
  • Sampling switch 212 is synchronized with the sampling clock CLK 0, to open or close the path between the signal line 149 and the negative side signal line 219.
  • These sampling switches 211 and 212 for example, the sampling clock CLK 0 is shifted to the closed state when a high level, shifts in the case of a low level the open state.
  • the reference buffer 221 generates a positive reference voltage V refp from a predetermined bias voltage V bias .
  • the bias voltage V bias is input to the non-inverting input terminal (+) of the reference buffer 221.
  • the output terminal of the reference buffer 221 is connected to its own inverting input terminal ( ⁇ ), one end of the decoupling capacitor 222, and the digital / analog conversion unit 300.
  • the reference buffer 221 generates a reference voltage V refp from the bias voltage V bias and outputs it from the output terminal.
  • the decoupling capacitor 222 holds the reference voltage V refp and supplies the held voltage to the digital / analog conversion unit 300 via the reference signal line 229.
  • the decoupling capacitor 222 is provided for the purpose of suppressing fluctuations in the reference voltage V refp , for example.
  • the digital-analog conversion unit 300 controls the voltage of either the positive signal line 218 or the negative signal line 219 according to the control signals DACP and DACN.
  • This digital-analog converter 300, and the single-ended signal, the control signal DACP and DACn, a switching control clock CLK 1 and CLK 2 is input.
  • the digital-analog converter 300 converts the single-ended signal into a differential signal in synchronization with the switching control clocks CLK 1 and CLK 2 and supplies it to the comparator 230. Details of the conversion method will be described later.
  • the digital-analog converter 300 increases or decreases the positive voltage of the differential signal according to the control signal DACP.
  • the digital-analog converter 300 increases or decreases the negative voltage of the differential signal according to the control signal DACN.
  • the comparator 230 compares the positive side voltage and the negative side voltage of the differential signal.
  • the comparator 230 compares the positive side voltage with the negative side voltage in synchronization with the successive approximation control clock CLK 3 and supplies the comparison result to the successive approximation control unit 240. For example, a high-level or low-level comparison result is generated depending on whether the positive side voltage is higher than the negative side voltage.
  • the comparator 230 is an example of a conversion unit described in the claims.
  • the successive approximation control unit 240 generates the switching control clocks CLK 1 and CLK 2 and the successive approximation control clock CLK 3 in synchronization with the sampling clock CLK 0 .
  • the successive approximation control unit 240 supplies the switching control clocks CLK 1 and CLK 2 to the digital-analog conversion unit 300 and supplies the successive approximation control clock CLK 3 to the comparator 230. Further, the successive approximation control unit 240 supplies the comparison result COMP of the comparator 230 to the DAC control unit 250.
  • the DAC control unit 250 generates control signals DACP and DACN based on the comparison result COMP. Further, the DAC control unit 250 generates a digital signal DOUT including N (N is an integer) comparison results COMP and supplies the digital signal DOUT to the digital signal processing unit 130.
  • FIG. 3 is a block diagram illustrating a configuration example of the digital-analog conversion unit 300 according to the first embodiment of the present technology.
  • This digital-analog conversion unit 300 includes N ⁇ 1 circuit blocks 310 and capacitors 391 and 392.
  • Each of the control signals DACP and DACN is an N ⁇ 1 bit digital signal.
  • Control signal DACP of n-th bit DACP n (n is 0 to N-2 integer) is input to the n-th circuit block 310, the n-th bit DACn n control signals DACn the n-th circuit block It is input to 310.
  • the switching control clocks CLK 1 and CLK 2 and the reference voltage V refp are input to all circuit blocks 310.
  • Both ends of the capacitor 391 are connected to the positive signal line 218 and a ground terminal having a predetermined reference potential. Further, both ends of the capacitor 392 are connected to the negative signal line 219 and the ground terminal.
  • the circuit block 310 increases or decreases the voltage of either the positive signal line 218 or the negative signal line 219 according to the bits DACP n and DACN n .
  • FIG. 4 is a circuit diagram illustrating a configuration example of the circuit block 310 according to the first embodiment of the present technology.
  • the circuit block 310 includes switches 311, 313, 314, 315, 316, 321, 323, 324, 325 and 326. These switches are realized by, for example, MOS (Metal-Oxide-Semiconductor) transistors.
  • MOS Metal-Oxide-Semiconductor
  • the circuit block 310 includes common voltage generating capacitors 312 and 322 and sampling capacitors 317 and 327.
  • a pair of sampling capacitors is provided for every N ⁇ 1 digits.
  • a pair of common voltage generating capacitors 312 and 322 are further provided for each digit.
  • the capacitances of the four capacitors that is, the common voltage generating capacitors 312 and 322 and the sampling capacitors 317 and 327, are the same. Further, the capacities of the capacitors of the N ⁇ 1 circuit blocks 310 are different. For example, assuming that the capacitance of the capacitor of the circuit block 310 corresponding to the nth bit is C n , the capacitance C n is, for example, twice the capacitance C n ⁇ 1 .
  • the switch 311 includes a negative reference signal line in which a negative reference voltage V refn is applied to a terminal common to the common voltage generating capacitor 312 and the switch 313, and a positive side of the reference voltage V refp according to the control signal DACP n.
  • Any one of the reference signal lines is connected.
  • the negative reference signal line is connected when the control signal DACP n is at a low level
  • the positive reference signal line is connected when the control signal DACP n is at a high level.
  • a ground line connected to the ground may be provided.
  • the switch 321 connects either the negative reference signal line or the positive reference signal line to a terminal common to the common voltage generation capacitor 322 and the switch 323 according to the control signal DACN n .
  • the negative reference signal line is connected when the control signal DACN n is at a low level
  • the positive reference signal line is connected when the control signal DACN n is at a high level.
  • One end of the common voltage generating capacitor 312 is connected to the switch 311 and the other end is connected to the switches 314 and 315 in common.
  • One end of the common voltage generating capacitor 322 is connected to the switch 321, and the other end is connected in common to the switches 324 and 325.
  • the switch 314 opens and closes the path between the power supply terminal of the predetermined internal voltage V cp and the capacitor 312 according to the switching control clock CLK 1 .
  • the switch 314 shifts to a closed state when the switching control clock CLK 1 is at a high level, and shifts to an open state when the switch control clock CLK 1 is at a low level.
  • the other switches 313, 315, 316, 323, 324, 325 and 326 shift to the closed state when the switching control clock is at the high level, and shift to the open state when the switching control clock is at the low level.
  • Switch 324 in accordance with the switching control clock CLK 1, to open or close a path between a predetermined internal voltage V cn of the power supply terminal and common voltage generation capacitor 322.
  • Switch 315 in accordance with the switching control clock CLK 2, to open or close the path between the positive signal line 218 and the common voltage generation capacitor 312.
  • Switch 325 in accordance with the switching control clock CLK 2, to open or close the path between the negative side signal line 219 and the common voltage generation capacitor 322.
  • the sampling capacitor 317 has one end connected to the positive signal line 218 and the other end connected to the switches 313 and 316 in common. One end of the sampling capacitor 327 is connected to the negative signal line 219, and the other end is commonly connected to the switches 323 and 326.
  • the switch 316 opens and closes a path between the negative signal line 219 and the sampling capacitor 317 in accordance with the switching control clock CLK 1 .
  • the switch 326 opens and closes the path between the positive signal line 218 and the sampling capacitor 327 in accordance with the switching control clock CLK 1 .
  • FIG. 5 is a timing chart illustrating an example of the operation of the analog-digital converter 200 according to the first embodiment of the present technology.
  • a sampling period that is the reciprocal of the frequency of the sampling clock CLK 0 is divided into a sampling period, a conversion period, and a comparison period.
  • the sampling period is a period for sampling a single-ended signal. From time T0 until time T5 the sampling period, the sampling period of time T1 from the timing T0, the sampling clock generation circuit 120, a sampling clock CLK 0 to the high level. In this sampling period, the successive approximation control unit 240 controls the switching control clock CLK 1 to a high level, and controls the switching control clock CLK 2 and the successive approximation control clock CLK 3 to a low level. With these controls, the single-ended signal is sampled.
  • the sampling clock generation circuit 120 a sampling clock CLK 0 to a low level.
  • the successive approximation control unit 240 at the timing T2 controls the switching control clock CLK 1 to the low level, controls the switching control clock CLK 2 to a high level in the later time T3. With these controls, the single-ended signal is converted into a differential signal.
  • the successive approximation control unit 240 supplies the successive approximation control clock CLK 3 having a frequency higher than the sampling clock CLK 0.
  • the comparator 230 In synchronization with the successive approximation control clock CLK 3 , the comparator 230 generates a high-level or low-level comparison result COMP.
  • the nth comparison result COMP is output as the nth bit of DOUT of the digital signal. For example, the (N ⁇ 1) th bit is output first, and the 0th bit is output last.
  • FIG. 6 is a diagram illustrating an example of states of the sampling switch and the circuit block 310 within the sampling period according to the first embodiment of the present technology.
  • the low level is set to control signals DACP n and DACN n in the initial state. For this reason, in the switches 311 and 321, the terminal is connected to the negative reference signal line.
  • switches 314 and 324 and the switches 316 and 326 are shifted to the closed state by the high-level switching control clock CLK 1 . Further, by the switching control clock CLK 2 in the high level, the switches 313 and 323, the switches 315 and 325 to shift to the open state.
  • the sampling capacitors 317 and 327 are connected in parallel between the positive signal line 218 and the negative signal line 219, and a single-ended signal is sampled by these capacitors.
  • the positive signal line 218 for single-ended signal is input, single-ended voltage V in of the signal is applied.
  • a fixed voltage V cm is applied to the negative signal line 218.
  • any capacity of each of the positive-side sampling capacitor 317 and 327 is C n. Therefore, the charge amount Q s held in each of the positive side sampling capacitors 317 and 327 is expressed by the following equation.
  • Q s C n ⁇ (V in ⁇ V cm ) Equation 1
  • the switches 311 and 321 both switch the connection destination to the negative reference signal line.
  • the positive common voltage generating capacitor 312 is charged with a predetermined internal voltage V cp
  • the negative common voltage generating capacitor 322 is charged with a predetermined internal voltage V cn . If these internal voltages V cn and V cp are different values, the charge amounts charged in the common voltage generation capacitor 312 and the common voltage generation capacitor 322 are different values, and need to be calculated separately. Therefore, for simplification of calculation, it is assumed that both the internal voltages V cp and V cn are the power supply voltage VDD.
  • FIG. 7 is a diagram illustrating an example of states of the sampling switch and the circuit block 310 immediately before the single differential conversion according to the first embodiment of the present technology.
  • the sampling clock CLK 0 and the switching control clocks CLK 1 and CLK 2 are both controlled to a low level. As a result, all the switches shift to the open state.
  • FIG. 8 is a diagram illustrating an example of states of the sampling switch and the circuit block 310 after the single differential conversion according to the first embodiment of the present technology.
  • the switches 314 and 324 and the switches 316 and 326 are shifted to the open state by the low-level switching control clock CLK 1 .
  • connection destination of one end (positive electrode) of the common voltage generating capacitor 312 is switched from the power supply terminal to the positive signal line 218.
  • connection destination of one end (negative electrode) of the sampling capacitor 317 is switched from the negative signal line 219 to the switch 311 and the common voltage generation capacitor 312.
  • connection destination of one end (positive electrode) of the common voltage generating capacitor 322 is switched from the power supply terminal to the negative signal line 219.
  • connection destination of one end (positive electrode) of the sampling capacitor 327 is switched from the positive signal line 218 to the switch 321 and the common voltage generation capacitor 322.
  • the amount of charge held in the positive-side common voltage generating capacitor 312 and the sampling capacitor 317 after switching is expressed by the following equation based on Equations 1 and 2 because the negative electrodes of these capacitors are connected to each other.
  • the Q cm + Q s C n ⁇ VDD + C n ⁇ (V in ⁇ V cm ) Equation 3
  • the negative sampling capacitor 327 has a positive electrode connected to the negative electrode of the common voltage generating capacitor 322. That is, the positive electrode and the negative electrode of the sampling capacitor 327 are connected in reverse. Therefore, the amount of charge held in the common voltage generating capacitor 322 and the sampling capacitor 327 after switching is expressed by the following equation based on Equations 1 and 2.
  • Q cm ⁇ Q s C n ⁇ VDD ⁇ C n ⁇ (V in ⁇ V cm ) Equation 5
  • Equation 7 represents a predetermined fixed voltage applied to the negative signal line 219.
  • CM inp v in / 2 + (VDD + V in — cm ⁇ V cm ) / 2 Equation 8
  • CM inn -v in / 2 + (VDD + V cm -V in_cm ) / 2 ⁇ formula 9
  • the signal composed of the positive side voltage CM inp and the negative side voltage CM inn is a differential signal having a common voltage of VDD / 2.
  • FIG. 9 is a diagram illustrating an example of a connection configuration of capacitors before and after single differential conversion according to the first embodiment of the present technology.
  • various switches such as the switch 311 are omitted for convenience of description.
  • a is a diagram showing an example of a connection configuration of the common voltage generating capacitors 312 and 322 at the start of the conversion period. These capacitors are all charged with an internal voltage (power supply voltage VDD or the like).
  • b in FIG. 9 is a diagram illustrating an example of a connection configuration of the sampling capacitors 317 and 327 at the start of the conversion period. These capacitors are connected in parallel between the positive signal line 218 and the negative signal line 219. For this reason, both of these capacitors are charged by V in ⁇ V cm . In other words, a single-ended signal is sampled.
  • C in FIG. 9 is a diagram illustrating an example of a connection configuration of each capacitor when the connection of each capacitor is switched in the conversion period.
  • the negative electrode connection destination of the positive sampling capacitor 317 is switched from the negative signal line 219 to the negative electrode of the common voltage generation capacitor 312 and the negative reference signal line. Further, the connection destination of the positive electrode of the common voltage generating capacitor 312 is switched from the power supply voltage VDD to the positive signal line 218.
  • the negative side sampling capacitor 327 is switched from the positive side signal line 218 to the negative side of the common voltage generating capacitor 322 and the negative side reference signal line, unlike the positive side. Further, the connection destination of the positive electrode of the common voltage generating capacitor 322 is switched from the power supply voltage VDD to the negative signal line 219.
  • the common voltage generation capacitor 312 and the sampling capacitor 317 are connected in parallel to the positive side signal line 218.
  • the common voltage generation capacitor 322 and the sampling capacitor 327 are connected in parallel to the negative side signal line 219.
  • the positive electrode of the sampling capacitor 317 is connected to the positive signal line 218, whereas on the negative side, the negative electrode of the sampling capacitor 327 is connected to the negative signal line 219. That is, the positive electrode and negative electrode of the negative sampling capacitor 327 are replaced with those before conversion.
  • the positive side voltage CM inp and the negative side voltage CM inn are differential signals as illustrated in Expression 10 and Expression 11.
  • the analog-to-digital converter 200 performs AD conversion after performing single differential conversion by switching the connection of capacitors inside.
  • a plurality of MOS transistors are required to switch the capacitor connection, but the power consumption of these MOS transistors is generally much smaller than that of an operational amplifier.
  • the current consumption of the operational amplifier is in the unit of milliamperes (mA)
  • the on-current (consumption current) of the MOS transistor is in the unit of nanoamperes (nA).
  • the operational amplifier when an operational amplifier is used, the operational amplifier must always operate during AD conversion.
  • a MOS transistor it is not always necessary to perform a switching operation, and only a single differential conversion is required.
  • the power consumption of the electronic device 100 can be significantly reduced as compared with a comparative example in which a single differential conversion circuit using an operational amplifier is provided in front of the ADC. Further, the circuit scale of the electronic device 100 can be reduced as compared with the comparative example.
  • the switching operation inside the electronic device 100 is symmetrical between the positive side and the negative side, noise associated with the switching operation can be suppressed. Thereby, it is possible to reduce the influence of noise caused by the switching operation on the signal.
  • FIG. 10 is a graph illustrating an example of fluctuations in the comparator input voltage according to the first embodiment of the present technology.
  • the vertical axis of the axis represents CM inp ⁇ CM inn that is the voltage of the differential signal input to the comparator 230, and the horizontal axis represents time.
  • the comparator 230 determines the high level comparison result as the (N ⁇ 1) th bit. Output as. On the other hand, when the level of the differential signal is “0” or less, the comparator 230 outputs the low level as the (N ⁇ 1) th bit.
  • the DAC control unit 250 subsequent to the comparator 230 causes the positive voltage to be relatively low by one of the control signals DACP N-2 and DACN N-2. Thus, either the positive side voltage or the negative side voltage is controlled.
  • the DAC control unit 250 controls the positive voltage so that the positive side voltage becomes relatively high by one of the control signals DACP N-2 and DACN N-2. One of the side voltage and the negative side voltage is controlled.
  • the comparator 230 performs comparison again after the control of the DAC control unit 250. If the last 0th bit is not output, the DAC control unit 250 controls the positive side voltage CM inp or the negative side voltage CM inn based on the bit. The increase / decrease level of these voltages decreases as the number of comparisons increases.
  • the DAC control unit 250 determines whether the positive side voltage CM inp is generated by one of the control signals DACP N-2 and DACN N-2. And the difference between the negative side voltage CM inn is increased by V refp / 2.
  • the DAC control unit 250 determines whether the positive voltage CM inp and the negative side are in accordance with one of the control signals DACP N-3 and DACN N-3. The difference of the voltage CM inn is reduced by V refp / 4. Thereafter, the same successive approximation control is repeatedly performed until the last 0th bit is output.
  • FIG. 11 is a flowchart illustrating an example of the operation of the analog-digital converter 200 according to the first embodiment of the present technology. This operation is performed in synchronization with the sampling clock CLK 0.
  • the analog-digital converter 200 samples the single-ended signal (step S901), and opens all the switches such as the switch 313 (off) (step S902). Then, the analog-digital converter 200 switches the connection destination of a capacitor such as the sampling capacitor 317 (step S903). Thereby, a single end signal is converted into a differential signal.
  • the analog-to-digital converter 200 converts the differential signal into a digital signal by successive comparison and outputs the digital signal bit by bit (step S904).
  • the analog-digital converter 200 determines whether all N bits have been output (step S905). When all the bits are not output (step S905: No), the analog-digital converter 200 continues the successive approximation operation of step S904. On the other hand, when all bits have been output (step S905: Yes), the analog-digital converter 200 ends the operation.
  • the analog-to-digital converter 200 can convert a single-ended signal into a differential signal in order to switch each connection destination of the sampling capacitors 317 and 327. it can. Since the power consumption of the MOS transistor necessary for switching the connection destination is very small as compared with the operational amplifier, the power consumption can be reduced as compared with the case where a single differential conversion circuit using the operational amplifier is provided.
  • the switches 316 and 326 are simultaneously shifted to the open (off) state. However, if these switches are simultaneously turned off, there is a problem that charge injection becomes large.
  • charge injection is a current that flows through a capacitive component in the switch during switching, and causes switching noise.
  • the analog-to-digital converter 200 according to the first modification of the first embodiment is different from the first embodiment in that switching noise due to charge injection is suppressed.
  • FIG. 12 is a block diagram illustrating a configuration example of the analog-to-digital converter 200 according to the first modification of the first embodiment of the present technology.
  • the analog-digital converter 200 according to the first modification of the first embodiment is different from the first embodiment in that a successive approximation control unit 241 is provided instead of the successive approximation control unit 240.
  • the successive approximation control unit 241 is different from the first embodiment in that the switching control clock CLK1 ′ is further generated.
  • FIG. 13 is a circuit diagram illustrating a configuration example of the circuit block 310 according to the first modification example of the first embodiment of the present technology.
  • the circuit block 310 of the first modification of the first embodiment differs from the first embodiment in that the switch 326 opens and closes the path according to the switching control clock CLK 1 ′.
  • FIG. 14 is a timing chart illustrating an example of the operation of the analog-digital converter 200 according to the first modification example of the first embodiment of the present technology.
  • the successive approximation control unit 240 controls the switching control clock CLK 1 ′ to a high level.
  • the successive approximation control unit 240 at the timing T4 controls the switching control clock CLK 2 to a high level, DAC control unit 250 after the timing T5 is sequentially supplies a comparison control clock CLK 3.
  • the switch 326 By controlling the switching control clock CLK 1 ′ to a low level at a timing different from that of the switching control clock CLK 1 , the switch 326 can be turned off at a timing different from that of the switch 316. By avoiding simultaneous switching of the switches 316 and 326, switching noise caused by charge injection can be suppressed.
  • the successive approximation control unit 240 turns off the switch 326 at a timing different from that of the switch 316. Can be suppressed.
  • FIG. 15 is a block diagram illustrating a configuration example of the analog-to-digital converter 200 according to the second modification of the first embodiment of the present technology.
  • the analog-to-digital converter 200 according to the second modification of the first embodiment is different from the first embodiment in that a successive approximation control unit 242 is provided instead of the successive approximation control unit 240.
  • the digital-analog conversion unit 300 according to the second modification of the first embodiment switches the connection destination of the capacitor with a smaller number of switches than in the first embodiment.
  • successive approximation control unit 242 is different from the first embodiment in that it further generates the switching control clock CLK 3 and generates the successive approximation control clock CLK 4 instead of the successive approximation control clock CLK 3 .
  • FIG. 16 is a circuit diagram showing a configuration example of the circuit block 310 in the second modification example of the first embodiment of the present technology.
  • the circuit block 310 according to the second modification of the first embodiment includes the switches 331, 332, 341, 342, 343, and 344 instead of the switches 313 to 316 and 323 to 326. This is different from the embodiment.
  • the sampling capacitor 317 has one end connected to the positive signal line 218 and the other end connected to the switch 311 and the common voltage generation capacitor 312. One end of the common voltage generating capacitor 312 is connected to the switch 311 and the sampling capacitor 317, and the other end is connected to the switches 331 and 332.
  • the switch 331 opens and closes the path between the common voltage generation capacitor 312 and the positive signal line 218 in accordance with the switching control clock CLK 3 .
  • the switch 331 shifts to a closed state when the switching control clock CLK 3 is at a high level, and shifts to an open state when the switch control clock CLK 3 is at a low level.
  • the other switches 332, 341, 342, 343, and 344 shift to a closed state when the switching control clock is at a high level, and shift to an open state when the switching control clock is at a low level.
  • the switch 33 in accordance with the switching control clock CLK 1, to open or close the path between the common voltage generation capacitor 312 and the negative side signal line 219.
  • One end of the common voltage generating capacitor 322 is connected to the negative signal line 219, and the other end is connected to the switches 344 and 321.
  • One end of the sampling capacitor 327 is connected to the switches 341 and 342, and the other end is connected to the switches 343 and 344.
  • the switch 341 opens and closes the path between the sampling capacitor 327 and the negative signal line 219 in accordance with the switching control clock CLK 3 .
  • the switch 342 opens and closes a path between the sampling capacitor 327 and the power supply terminal according to the switching control clock CLK 1 .
  • the switch 344 opens and closes the path between the sampling capacitor 327 and the switch 321 according to the switching control clock CLK 3 .
  • the number of switches required for switching is five for each circuit block 310, and eight switches are required for each circuit block 310. Compared with this embodiment, the number of switches can be reduced.
  • FIG. 17 is a timing chart illustrating an example of the operation of the analog-digital converter 200 according to the second modification example of the first embodiment of the present technology.
  • the successive approximation control unit 240 In the sampling period, the successive approximation control unit 240, a switching control clock CLK 1 and CLK 2 to a high level, the switching control clock CLK 3 to the low level.
  • the successive approximation control unit 240 at the timing T4 is to the switching control clock CLK 3 to a high level, DAC control unit 250 after the timing T5 is sequentially supplies a comparison control clock CLK 4.
  • FIG. 18 is a diagram illustrating an example of a connection configuration of capacitors before and after single differential conversion in the second modification example of the first embodiment of the present technology.
  • various switches such as the switch 311 are omitted for convenience of description.
  • a in the same figure is a figure which shows an example of the connection structure of the capacitor
  • Both ends of the sampling capacitor 317 are connected to the positive signal line 218 and the negative reference signal line, and both ends of the sampling capacitor 327 are connected to the positive signal line 218 and the power supply terminal.
  • the common voltage generating capacitors 312 and 322 are connected between the negative signal line 219 and the negative reference signal line.
  • FIG. 18B is a diagram illustrating an example of a connection configuration of each capacitor when the connection of each capacitor is switched during the conversion period.
  • connection destination of one end of the positive common voltage generating capacitor 312 is switched from the negative signal line 219 to the positive signal line 218. Further, the connection destinations at both ends of the negative sampling capacitor 327 are switched from the power supply terminal and the positive signal line 218 to the negative signal line 219 and the negative reference signal line. A differential signal is generated by these switching controls.
  • the circuit block 310 switches the connection destination of the capacitor with five switches, so that it is compared with a configuration that requires eight switches. Thus, the number of switches can be reduced.
  • the analog-to-digital converter 200 performs the successive approximation control using the reference voltage V refp held in the decoupling capacitor 222, but the reference voltage V is used during the successive approximation control.
  • refp may fluctuate. This is because when the switch 311 or the switch 321 switches the connection destination of one end of the capacitor from one of the negative and positive reference signal lines to the other, the parasitic capacitance of the decoupling capacitor 222 and the positive reference signal line This is because at least one of these is charged and discharged. Due to the fluctuation of the reference voltage V refp , the AD conversion accuracy may be lowered.
  • the analog-to-digital converter 200 according to the second embodiment is different from the first embodiment in that the fluctuation of the reference voltage V refp is suppressed.
  • FIG. 19 is a block diagram illustrating a configuration example of the analog-digital converter 200 according to the second embodiment of the present technology.
  • the analog-digital converter 200 according to the second embodiment is different from the first embodiment in that it further includes a precharge control unit 400.
  • the precharge control unit 400 charges the decoupling capacitor 222 and the reference signal line 229, and then outputs the control signal. As described above, by charging the decoupling capacitor 222 or the like (in other words, precharging) immediately before the output of the control signal, the fluctuation of the reference voltage V refp can be suppressed.
  • FIG. 20 is a block diagram illustrating a configuration example of the precharge control unit 400 according to the second embodiment of the present technology.
  • the precharge control unit 400 includes N ⁇ 1 precharge control circuits 410.
  • Each precharge control circuit 410 includes switches 411 and 412, a precharge capacitor 413, and a control signal generation unit 420.
  • each precharge capacitor 413 of the N ⁇ 1 precharge control circuits 410 is set to an appropriate value according to the charge amount necessary for precharge. For example, all the capacitances of the N ⁇ 1 precharge capacitors 413 are set to substantially the same value. Note that since the required charge amount may be different for each bit, it is not always necessary that all of the capacities of the N ⁇ 1 precharge capacitors 413 have the same value.
  • the switch 411 opens and closes a path between the precharge capacitor 413 and the reference signal line 229 in accordance with a switching control signal S2 n (n is an integer from 0 to N ⁇ 2). For example, the switch 411 shifts to a closed state when the switching control signal S2 n is at a high level, and shifts to an open state when the switch control signal S2n is at a low level.
  • the switch 412 opens and closes the path between the precharge capacitor 413 and the power supply terminal according to the switching control signal S3 n .
  • the switch 412 shifts to a closed state when the switching control signal S3 n is at a high level, and shifts to an open state when the switch control signal S3 n is at a low level.
  • control signal generation unit 420 precharges with the switching control signals S2 n and S3 n, and then converts the control signal into SIP n or SIN n to the digital-analog conversion unit 300. Is output.
  • FIG. 21 is a circuit diagram illustrating a configuration example of the control signal generation unit 420 according to the second embodiment of the present technology.
  • the control signal generation unit 420 includes AND (logical product) gates 421 and 422, NOT gates 423 to 428, NOR (negative logical sum) gates 429, 430 and 432, and a NOT gate 431.
  • the NOR gate 432 outputs a negative logical sum of the control signal DACP n and the control signal DACN n to the NOR gate 429 and the NOT gate 431.
  • the NOT gate 431 inverts the output signal of the NOR gate 432 and outputs the inverted signal to the NOR gate 430.
  • the NOR gate 429 outputs a negative logical sum of the output signal of the NOR gate 432 and the switching control signal S3 n to the NOT gate 427.
  • the NOT gates 425 and 427 delay the output signal of the NOR gate 429.
  • NOT gate 425 outputs the NOT gate 424, NOR gate 430 and the switch 411 a signal which is delayed as the switching control signal S2 n.
  • the NOR gate 430 outputs a negative logical sum of the output signal of the NOT gate 431 and the switching control signal S2 n to the NOT gate 428.
  • the NOT gates 426 and 428 delay the output signal of the NOR gate 430.
  • the NOT gate 426 outputs the delayed signal as the switching control signal S3 n to the NOR gate 429 and the switch 412.
  • the NOT gates 423 and 424 delay the switching control signal S2 n .
  • NOT gate 423 outputs the delayed signal to AND gates 421 and 422.
  • the AND gate 421 outputs a logical product of the output signal of the NOT gate 423 and the control signal DACP n to the digital / analog conversion unit 300 as the control signal SIP n .
  • the AND gate 422 outputs the logical product of the output signal of the NOT gate 423 and the control signal DACN n to the digital-analog conversion unit 300 as the control signal SIN n .
  • FIG. 22 is a diagram illustrating an example of the operation of the control signal generation unit 420 according to the second embodiment of the present technology.
  • the control signal generation unit 420 sets the control signals SIP n and SIN n and the switching control signal S2 n to the initial value “0”, and switches them.
  • the control signal S3 n is set to the initial value “1”. By setting these initial values, the precharge capacitor 413 is charged.
  • control signal generation unit 420 sets the switching control signal S3 n to “0”, and then sets the switching control signal S2 n to “1”. Control. By these controls, the precharge capacitor 413 is discharged, and the decoupling capacitor 222 and the like are precharged. After the precharge, the control signal generator 420 sets the control signal SIN n to “1” and outputs it. With this control signal SIN n , the connection destination of the negative capacitor is switched to the ground terminal or the reference signal line 229.
  • control signal generator 420 sets the switching control signal S3 n to “0”, and then sets the switching control signal S2 n to “1”. Control. By these controls, the decoupling capacitor 222 and the like are precharged. Then, after the precharge, the control signal generation unit 420 sets the control signal SIP n to “1” and outputs it. With this control signal SIP n , the connection destination of the positive side capacitor is switched to the ground terminal or the reference signal line 229.
  • control signals DACP n and DACN n are controlled to “1” exclusively, and neither is controlled to “1” at the same time.
  • FIG. 23 is a timing chart illustrating an example of operations of the successive approximation control unit 240 and the DAC control unit 250 according to the second embodiment of the present technology. Assume that the sampling period ends at timing T1. Then, at timing T2 after the single-ended to differential conversion is performed, the first synchronous successive approximation control clock CLK 3, DAC control unit 250, a control signal DACP N-2 based on the first comparison result or DACN N-2 is generated. For example, only the control signal DACP N-2 is controlled to “1”.
  • the DAC control unit 250 in synchronization with the second successive approximation control clock CLK 3 , the DAC control unit 250 generates the control signal DACP N-3 or DACN N-3 based on the second comparison result at timing T3. For example, only the control signal DACP N-3 is controlled to “1”.
  • the DAC control unit 250 generates the last control signal DACP 0 or DACN 0 at timing T4. For example, only the control signal DACN 0 is controlled to “1”.
  • the DAC control unit 250 When all the bits are output, at timing T5, the DAC control unit 250 initializes all the control signals DACP N-2 to DACP 0 and the control signals DACN N-2 to DACN 0 to “0”.
  • CM inp -CM inn that is an input voltage of the comparator varies in accordance with the value of the control signal DACP n or DACN n .
  • FIG. 24 is a timing chart illustrating an example of the operation of the precharge control unit 400 according to the second embodiment of the present technology. It is assumed that the control signal DACP N-2 is controlled to “1” at the timing T2.
  • the N-2th control signal generation unit 420 in the precharge control unit 400 sets the switching control signal S3 N-2 to “0” at timing T21, and then sets the switching control signal S2 N-2 to “1” at timing T22. To control. By these controls, the decoupling capacitor 222 and the like are precharged, and the reference voltage V refp increases. On the other hand, in the precharge, the (N ⁇ 2) th precharge capacitor 413 is discharged, and the voltage Vp N ⁇ 2 of the precharge capacitor 413 decreases.
  • control signal generation unit 420 sets the control signal SIP N-2 to “1” and outputs it.
  • control signal DACP N-3 is controlled to “1” based on the second comparison result at the timing T3 after the timing T23.
  • the N-3th control signal generator 420 sets the switching control signal S3 N-3 to “0” at timing T31, and then controls the switching control signal S2 N-3 to “1” at timing T32. By these controls, the decoupling capacitor 222 and the like are precharged, and the reference voltage V refp increases. On the other hand, in the precharge, the N-3th precharge capacitor 413 is discharged, and the voltage Vp N-3 of the precharge capacitor 413 decreases.
  • control signal generation unit 420 sets the control signal SIP N-3 to “1” and outputs it. Thereafter, the same control is repeated until the last bit.
  • the connection destination of one end of the n-th bit sampling capacitor 317 or 327 is switched from one of the reference signal line 229 and the ground terminal to the other.
  • the control signals DACP n and DACN n are exclusively controlled, the connection destination of only one of the positive side and negative side sampling capacitors is switched.
  • charging / discharging of the sampling capacitor and parasitic capacitance in the digital-analog converter 300 is performed. The charge must be transferred from the reference buffer 221 at a high speed for this charge / discharge, but the response of the reference buffer 221 with general performance may not be in time.
  • the control signals DACP n and DACN n are input to the digital-analog converter 300 as they are, the response is not in time in the reference buffer 221, and the reference voltage V refp fluctuates. This variation reduces the accuracy of AD conversion.
  • the dashed-dotted curve in FIG. 24 shows the variation of the reference voltage V refp in the first embodiment.
  • the precharge control unit 400 supplies the delayed control signal SIP n or SIN n after precharging the decoupling capacitor 222 and the like, the reference voltage V The fluctuation of refp can be suppressed. Thereby, the precision of AD conversion can be improved.
  • the precharge control unit 400 outputs the control signal after precharging the decoupling capacitor 222 and the like, the fluctuation of the reference voltage V refp is suppressed. can do.
  • the sampling switches 211 and 212 input a single end signal to the top plate, which is an electrode on the comparator 230 side, of both electrodes of the sampling capacitors 317 and 327. Such sampling is called top plate sampling.
  • the analog-digital converter 200 can also perform bottom plate sampling by inputting a single-ended signal to the bottom plate on the opposite side of the top plate.
  • the analog-digital converter 200 according to the modification of the second embodiment differs from the second embodiment in that bottom plate sampling is performed.
  • FIG. 25 is a diagram illustrating an example of a state of the switch and the circuit block 310 in the modification example of the second embodiment of the present technology.
  • the sampling switches 211 and 212 are not provided. Further, switches 318, 319, 320, 328, 329 and 330 are provided instead of the switches 311 and 321.
  • the switch 318 connects the common voltage generating capacitor 312 to either the reference signal line on the positive side of the reference voltage V refp or the reference signal line on the negative side of the reference voltage V refn according to the control of the DAC control unit 250. is there. Further, the switch 328 connects the common voltage generating capacitor 322 to either the reference signal line on the positive side of the reference voltage V refp or the reference signal line on the negative side of the reference voltage V refn according to the control of the DAC control unit 250. Is. For example, in the sampling period and the conversion period, the switches 318 and 328 connect the common voltage generating capacitors 312 and 322 to the negative reference signal line. In the comparison period in which successive approximation control is performed, the switch 318 or 328 connects the common voltage generation capacitor 312 or 322 to the positive reference signal line based on the comparison result.
  • Switch 319 is for connecting to one of the switches 313, negative-side of the reference signal line of the positive side of the reference signal line of the reference voltage V refp and the reference voltage V refn under the control of the DAC control unit 250.
  • the switch 329 connects the switch 323 to one of the reference signal line on the positive side of the reference voltage V refp and the reference signal line on the negative side of the reference voltage V refn according to the control of the DAC control unit 250.
  • the switches 319 and 329 connect the switch 313 or 323 to the negative reference signal line.
  • the switch 319 or 329 connects the sampling capacitor 317 or 327 to the positive reference signal line via the switch 313 or 323 based on the comparison result.
  • Switch 320 in accordance with the sampling clock CLK 0, to open or close the path between the positive side signal line of the sampling capacitor 317 and the single-ended voltage V in.
  • Switch 330 in accordance with the sampling clock CLK 0, to open or close the path between the negative side signal line of the fixed voltage V cm and the sampling capacitor 327.
  • the switches 320 and 330 shift to a closed state during a sampling period, and shift to an open state during other periods.
  • a single end signal is input to the bottom plate which is not connected to the comparator 230 out of both poles of the sampling capacitors 317 and 327.
  • the analog-digital converter 200 inputs a single-end signal to the bottom plate, and thus reduces power consumption when performing bottom plate sampling. be able to.
  • each of the N ⁇ 1 precharge control circuits 410 is precharged with a fixed charge amount.
  • the charge amount is a fixed value, fluctuations in the reference voltage V refp may not be sufficiently suppressed. This is because the amount of charge to be compensated by the precharge control circuit 410 changes according to the value of the digital signal DOUT. Therefore, it is desirable that the precharge control circuit 410 controls the amount of charge when precharging based on the digital signal DOUT.
  • the precharge control circuit 410 according to the third embodiment is different from the second embodiment in that the amount of charge is controlled based on the digital signal DOUT.
  • FIG. 26 is a block diagram illustrating a configuration example of the precharge control unit 400 according to the third embodiment of the present technology.
  • the precharge control unit 400 according to the third embodiment includes N-3 precharge control circuits 410 and precharge control circuits 500 and 550.
  • the precharge control circuit 500 is a circuit corresponding to the (N-3) th bit.
  • the precharge control circuit 500 controls the amount of charge based on DOUT N-1 and DOUT N-2 .
  • the precharge control circuit 550 is a circuit corresponding to the (N-4) th bit.
  • the precharge control circuit 550 controls the amount of charge based on DOUT N ⁇ 1 , DOUT N ⁇ 2 and DOUT N ⁇ 3 .
  • the configuration of the precharge control circuit 410 corresponding to the remaining (N-2) -th bit and the (N-5) -th and subsequent bits is the same as that of the second embodiment.
  • FIG. 27 is a circuit diagram showing a configuration example of the precharge control circuit 500 corresponding to the (N-3) th bit in the third embodiment of the present technology.
  • This precharge control circuit 500 includes switches 511, 512, 516 and 517, precharge capacitors 513 and 518, AND gates 514, 515, 519 and 520, and a control signal generation unit 530.
  • the switch 511 opens and closes a path between the decoupling capacitor 222 and the precharge capacitor 513 in accordance with an output signal from the AND gate 514. For example, the switch 511 transitions to a closed state when the output signal from the AND gate 514 is at a high level, and transitions to an open state when it is at a low level. Similarly, the other switches 512, 516 and 517 shift to the closed state when the output signal of the corresponding logic gate is at the high level, and shift to the open state when the output signal is at the low level.
  • the switch 512 opens and closes a path between the power supply terminal and the precharge capacitor 513 in accordance with an output signal from the AND gate 515.
  • One end of the precharge capacitor 513 is grounded, and the other end is connected to the switches 511 and 512.
  • the AND gate 514 outputs a logical product of the switching control signal S2 N-3 and the high-level charge control signal CH1 N-3 to the switch 511.
  • the AND gate 515 outputs a logical product of the switching control signal S3 N-3 and the charge control signal CH1 N-3 to the switch 512.
  • the switch 516 opens and closes a path between the decoupling capacitor 222 and the precharge capacitor 518 in accordance with an output signal from the AND gate 519.
  • the switch 517 opens and closes a path between the power supply terminal and the precharge capacitor 518 in accordance with an output signal from the AND gate 520.
  • One end of the precharge capacitor 518 is grounded, and the other end is connected to the switches 516 and 517.
  • the AND gate 519 outputs a logical product of the switching control signal S2 N-3 and the charge control signal CH2 N-3 to the switch 516.
  • the AND gate 520 outputs a logical product of the switching control signal S3 N-3 and the charge control signal CH2 N-3 to the switch 517.
  • the control signal generator 530 controls the charge amount based on the digital signals DOUT N-1 and DOUT N-2 .
  • This control signal generation unit 530 generates switching control signals S2 N-3 and S3 N-3 and control signals SIP N-3 and SIN N-3 by a circuit similar to the circuit illustrated in FIG. Further, the control signal generation unit 530 generates a charge control signal CH2 N-3 by a logical operation on the digital signals DOUT N-1 and DOUT N-2 .
  • FIG. 28 is a diagram illustrating an example of the operation of the control signal generation unit 530 corresponding to the (N-3) th bit in the third embodiment of the present technology.
  • the control signal generator 530 When the digital signals DOUT N-1 and DOUT N-2 are both “0” or both are “1”, the control signal generator 530 outputs the charge control signal CH2 N-3 of “0”. Thereby, precharge is performed using one precharge capacitor.
  • the control signal generation unit 530 outputs the charge control signal CH2 N-3 of “1”. Thereby, precharge is performed using two precharge capacitors.
  • FIG. 29 is a circuit diagram showing a configuration example of the precharge control circuit 550 corresponding to the (N-4) th bit in the third embodiment of the technology.
  • the precharge control circuit 550 includes switches 551, 552, 556 and 557, precharge capacitors 553 and 558, and AND gates 554, 555, 559 and 560.
  • Precharge control circuit 550 includes switches 561, 562, 566 and 567, precharge capacitors 563 and 568, AND gates 564, 565, 569 and 570, and control signal generation unit 580.
  • the switch 551 opens and closes a path between the decoupling capacitor 222 and the precharge capacitor 553 in accordance with an output signal from the AND gate 554. For example, the switch 551 transitions to a closed state when the output signal from the AND gate 554 is at a high level, and transitions to an open state when it is at a low level. Similarly, the other switches 552, 556, 557, 561, 562, 566, and 567 shift to a closed state when the output signal of the corresponding logic gate is at a high level, and shift to an open state when the output signal is at a low level. To do.
  • the switch 552 opens and closes a path between the power supply terminal and the precharge capacitor 553 in accordance with an output signal from the AND gate 555.
  • One end of the precharge capacitor 553 is grounded, and the other end is connected to the switches 551 and 552.
  • the AND gate 554 outputs a logical product of the switching control signal S2 N-4 and the high level charge control signal CH1 N-4 to the switch 551.
  • the AND gate 555 outputs a logical product of the switching control signal S3 N-4 and CH1 N-4 to the switch 552.
  • the switch 556 opens and closes a path between the decoupling capacitor 222 and the precharge capacitor 558 in accordance with an output signal from the AND gate 559.
  • the switch 557 opens and closes the path between the power supply terminal and the precharge capacitor 558 according to the output signal from the AND gate 560.
  • One end of the precharge capacitor 558 is grounded, and the other end is connected to the switches 556 and 557.
  • AND gate 559 is for outputting the logical product of the switching control signal S2 N-4 and the charge control signal CH2 N-4 to the switch 556.
  • the AND gate 560 outputs a logical product of the switching control signal S3 N-4 and the charge control signal CH2 N-4 to the switch 557.
  • the switch 561 opens and closes a path between the decoupling capacitor 222 and the precharge capacitor 563 in accordance with an output signal from the AND gate 564.
  • the switch 562 opens and closes a path between the power supply terminal and the precharge capacitor 563 in accordance with an output signal from the AND gate 565.
  • One end of the precharge capacitor 563 is grounded, and the other end is connected to the switches 561 and 562.
  • the AND gate 564 outputs a logical product of the switching control signal S2 N-4 and the charge control signal CH3 N-4 to the switch 561.
  • the AND gate 565 outputs a logical product of the switching control signal S3 N-4 and the charge control signal CH3 N-4 to the switch 562.
  • the switch 566 opens and closes a path between the decoupling capacitor 222 and the precharge capacitor 568 in accordance with an output signal from the AND gate 569.
  • the switch 567 opens and closes a path between the power supply terminal and the precharge capacitor 568 in accordance with an output signal from the AND gate 570.
  • One end of the precharge capacitor 568 is grounded, and the other end is connected to the switches 566 and 567.
  • the AND gate 569 outputs a logical product of the switching control signal S2 N-4 and the charge control signal CH4 N-4 to the switch 566.
  • the AND gate 570 outputs a logical product of the switching control signal S3 N-4 and the charge control signal CH4 N-4 to the switch 567.
  • the control signal generator 580 controls the amount of charge based on the digital signals DOUT N-1 to DOUT N-3 .
  • the control signal generation unit 580 generates the switching control signals S2 N-4 and S3 N-4 and the control signals SIP N-4 and SIN N-4 by a circuit similar to the circuit illustrated in FIG. Further, the control signal generation unit 580 generates charge control signals CH2 N-4 , CH3 N-4, and CH4 N-4 by a logical operation on the digital signals DOUT N-1 to DOUT N-3 .
  • FIG. 30 is a diagram illustrating an example of the operation of the control signal generation unit 580 corresponding to the (N-4) th bit in the third embodiment of the present technology.
  • the control signal generation unit 580 receives the charge control signals CH2 N-4 , CH3 N-4, and CH4 N-4 as “ 0 ”. Thereby, precharge is performed using one precharge capacitor.
  • control signal generation section 580 sets charge control signals CH2 N-4 , CH3 N-4, and CH4 N-4 to “1”. Thereby, precharge is performed using four precharge capacitors.
  • control signal generation unit 580 sets only the charge control signal CH2 N-4 to “1”. Thereby, precharge is performed using two precharge capacitors.
  • control signal generation unit 580 sets the charge control signals CH2 N-4 and CH3 N-4 to “1”. Thereby, precharge is performed using three precharge capacitors.
  • control signal generation unit 580 sets the charge control signals CH2 N-4 and CH3 N-4 to “1”. Thereby, precharge is performed using three precharge capacitors.
  • control signal generation unit 580 sets only the charge control signal CH2 N-4 to “1”. Thereby, precharge is performed using two precharge capacitors.
  • control signal generation unit 580 sets all of the charge control signals CH2 N-4 , CH3 N-4, and CH4 N-4 to “1”. Thereby, precharge is performed using four precharge capacitors.
  • control signal generation section 580 sets charge control signals CH2 N-4 , CH3 N-4, and CH4 N-4 to “0”. Thereby, precharge is performed using one precharge capacitor.
  • FIG. 31 is a graph illustrating an example of the amount of change in charge up to DOUT 7 in the third embodiment of the present technology.
  • the bit number N of the digital signal DOUT is “10”
  • the first bit output from the comparator 230 is DOUT 9
  • the last bit output is DOUT 0 .
  • “a” is a diagram showing the fluctuation of the charge amount when DOUT 9 is output.
  • the vertical axis a represents the amount of charge / discharge
  • the horizontal axis represents the value of the bit DOUT 9 in the digital signal. Since the first bit (DOUT 9 ) is generated without comparison, the amount of charge does not change regardless of whether DOUT 9 is “0” or “1”.
  • B in FIG. 31 is a diagram showing a variation of the charge amount when the bit DOUT 9 and DOUT 8 is output.
  • the vertical axis of b indicates the amount of charge to be charged / discharged
  • the horizontal axis indicates the values of bits DOUT 9 and DOUT 8 in the digital signal. Since the second bit (DOUT 8 ) is generated after the first successive approximation control, the amount of charge varies depending on the combination of the values of the bits DOUT 9 and DOUT 8 .
  • the precharge control circuit 500 changes the charge amount according to the fluctuation.
  • C in FIG. 31 is a diagram showing the fluctuation of the charge amount when the bits DOUT 9 to DOUT 7 are output.
  • the vertical axis c indicates the amount of charge to be charged / discharged
  • the horizontal axis indicates the values of the bits DOUT 9 to DOUT 7 in the digital signal. Since the third bit (DOUT 8 ) is generated after the second successive approximation control, the amount of charge varies depending on the combination of the values of bits DOUT 9 to DOUT 7 .
  • the precharge control circuit 550 changes the charge amount according to the fluctuation.
  • FIG. 32 is a graph illustrating an example of the amount of change in charge after DOUT 6 according to the third embodiment of the present technology.
  • a in the figure is a diagram showing a variation of the charge amount when the bit DOUT 9 to DOUT 6 is output.
  • the vertical axis a represents the amount of charge / discharge
  • the horizontal axis represents the values of the bits DOUT 9 to DOUT 6 in the digital signal.
  • B in FIG. 32 is a diagram illustrating the fluctuation of the charge amount when the bits DOUT 9 to DOUT 5 are output.
  • the vertical axis of b in the figure shows the amount of charge to be charged / discharged, and the horizontal axis shows the values of bits DOUT 9 to DOUT 5 in the digital signal.
  • 32c in FIG. 32 is a diagram showing the fluctuation of the charge amount when all bits are output.
  • the vertical axis of c in the figure shows the amount of charge to be charged and discharged, and the horizontal axis shows the value of the digital signal.
  • the amount of charge varies depending on the value of the digital signal, but the variation is compared with the output of DOUT 8 and DOUT 7 illustrated in FIG. And small. For this reason, after DOUT 6 , the charge amount is constant and no problem occurs. Note that the charge amount may be changed in accordance with the digital signal even after DOUT 6 (that is, the (N-5) th bit).
  • the precharge control unit 400 controls the charge amount based on the digital signal DOUT, even if the charge amount to be charged / discharged varies.
  • the charging amount can be controlled to an appropriate value in accordance with the fluctuation.
  • the house 9001 is provided with a power generation device 9004, a power consumption device 9005, a power storage device 9003, a control device 9010 that controls each device, a smart meter 9007, and a sensor 9011 that acquires various types of information.
  • Each device is connected by a power network 9009 and an information network 9012.
  • a solar cell, a fuel cell, or the like is used, and the generated power is supplied to the power consumption device 9005 and / or the power storage device 9003.
  • the power consuming apparatus 9005 is a refrigerator 9005a, an air conditioner 9005b, a television receiver 9005c, a bath 9005d, or the like.
  • the electric power consumption device 9005 includes an electric vehicle 9006.
  • the electric vehicle 9006 is an electric vehicle 9006a, a hybrid car 9006b, and an electric motorcycle 9006c.
  • the battery unit of the present disclosure described above is applied to the power storage device 9003.
  • the power storage device 9003 is composed of a secondary battery or a capacitor.
  • a lithium ion battery is used.
  • the lithium ion battery may be a stationary type or used in the electric vehicle 9006.
  • the smart meter 9007 has a function of measuring the usage amount of commercial power and transmitting the measured usage amount to an electric power company.
  • the power network 9009 may be any one or a combination of DC power supply, AC power supply, and non-contact power supply.
  • the various sensors 9011 are, for example, human sensors, illuminance sensors, object detection sensors, power consumption sensors, vibration sensors, contact sensors, temperature sensors, infrared sensors, and the like. Information acquired by the various sensors 9011 is transmitted to the control device 9010. Based on the information from the sensor 9011, the weather condition, the condition of the person, and the like can be grasped, and the power consumption device 9005 can be automatically controlled to minimize the energy consumption. Furthermore, the control device 9010 can transmit information on the house 9001 to an external power company or the like via the Internet.
  • the power hub 9008 performs processing such as branching of power lines and DC / AC conversion.
  • Communication methods of the information network 9012 connected to the control device 9010 include a method using a communication interface such as UART (Universal Asynchronous Receiver-Transmitter), Bluetooth (registered trademark), ZigBee, Wi-Fi.
  • a communication interface such as UART (Universal Asynchronous Receiver-Transmitter), Bluetooth (registered trademark), ZigBee, Wi-Fi.
  • the Bluetooth method is applied to multimedia communication and can perform one-to-many connection communication.
  • ZigBee uses the physical layer of IEEE (Institute of Electrical and Electronics Electronics) (802.15.4).
  • IEEE 802.15.4 is the name of a short-range wireless network standard called PAN (Personal Area Network) or W (Wireless) PAN.
  • the control device 9010 is connected to an external server 9013.
  • the server 9013 may be managed by any one of the house 9001, the electric power company, and the service provider.
  • Information transmitted / received by the server 9013 is, for example, information on power consumption information, life pattern information, power charges, weather information, natural disaster information, and power transactions. These pieces of information may be transmitted / received from a power consuming device (for example, a television receiver) in the home, or may be transmitted / received from a device outside the home (for example, a mobile phone). Such information may be displayed on a device having a display function, for example, a television receiver, a mobile phone, a PDA (Personal Digital Assistant) or the like.
  • a control device 9010 that controls each unit includes a CPU (Central Processing Unit), a RAM (Random Access Memory), a ROM (Read Only Memory), and the like, and is stored in the power storage device 9003 in this example.
  • the control device 9010 is connected to the power storage device 9003, the home power generation device 9004, the power consumption device 9005, various sensors 9011, the server 9013 and the information network 9012, for example, a function of adjusting the amount of commercial power used and the amount of power generation have. In addition, you may provide the function etc. which carry out an electric power transaction in an electric power market.
  • electric power can be stored not only in the centralized power system 9002 such as the thermal power 9002a, the nuclear power 9002b, and the hydropower 9002c but also in the power storage device 9003 in the power generation device 9004 (solar power generation, wind power generation). it can. Therefore, even if the generated power of the home power generation apparatus 9004 fluctuates, it is possible to perform control such that the amount of power to be sent to the outside is constant or discharge is performed as necessary.
  • the power obtained by solar power generation is stored in the power storage device 9003, and midnight power with a low charge is stored in the power storage device 9003 at night, and the power stored by the power storage device 9003 is discharged during a high daytime charge. You can also use it.
  • control device 9010 is stored in the power storage device 9003.
  • control device 9010 may be stored in the smart meter 9007, or may be configured independently.
  • the power storage system 9100 may be used for a plurality of homes in an apartment house, or may be used for a plurality of detached houses.
  • the technology according to the present disclosure can be suitably applied to the sensor 9011 among the configurations described above.
  • the analog-digital converter 200 illustrated in FIG. 2 is applied to the ADC in the sensor 9011.
  • the power consumption of the sensor 9011 can be reduced.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures.
  • a connection control unit that performs negative side connection control connected between a signal line and the predetermined terminal
  • An analog-to-digital converter comprising: a positive-side signal line on which the positive-side connection control and the negative-side connection control are performed, and a conversion unit that converts a differential signal from the negative-side signal line into a digital signal.
  • the pair of sampling capacitors sample the single-ended signal in a state of being connected in parallel between the positive signal line and the negative signal line, In the positive side connection control, the connection destination of the one end of the pair of sampling capacitors is switched from the negative signal line to the predetermined terminal, and the connection destination of one end of the pair of common voltage generation capacitors is changed to the predetermined connection terminal.
  • Control to switch from a predetermined internal potential to the positive signal line In the negative side connection control, the other end of the pair of sampling capacitors is switched from the positive signal line to the predetermined terminal, and the other end of the pair of common voltage generating capacitors is The analog-digital converter according to (1), which is control for switching from a predetermined internal potential to the negative signal line. (3) The analog-digital converter according to (2), wherein the connection control unit switches the connection destination of the other end of the pair of sampling capacitors at a timing different from that of the one of the pair of sampling capacitors.
  • the positive side connection control is a control for switching the connection destination of one end of the pair of common voltage generation capacitors from the negative side signal line to the positive side signal line, In the negative side connection control, the connection destination of the other one end of the pair of sampling capacitors is switched from the positive signal line to the predetermined terminal, and the connection destination of the other end is changed from the predetermined internal potential.
  • the analog-digital converter according to (1) which is control to switch to the negative signal line.
  • a decoupling capacitor that supplies a reference potential higher than a predetermined reference potential via a reference signal line;
  • a digital-to-analog converter controller that generates a control signal based on the digital signal to instruct to switch the connection destination of one end of the pair of sampling capacitors from one of the reference potential and the reference potential to the other;
  • a charge controller that outputs the control signal after charging at least one of the decoupling capacitor and the reference signal line when the control signal is generated;
  • the analog-digital converter according to any one of (1) to (4), further including a switch that switches a connection destination of the one end of either of the pair of sampling capacitors in accordance with the output control signal.
  • a pair of sampling capacitors for sampling a single-ended signal
  • a positive connection control for connecting one end of the pair of sampling capacitors between the positive signal line and a predetermined terminal, and the other end of the pair of sampling capacitors on the negative side
  • a connection control unit that performs negative side connection control connected between a signal line and the predetermined terminal
  • a conversion unit that converts the differential signal from the positive signal line and the negative signal line subjected to the positive side connection control and the negative side connection control into a digital signal
  • An electronic apparatus comprising a digital signal processing unit for processing the digital signal.

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Abstract

シングルエンド信号をＡＤ変換するＡＤＣにおいて、消費電力を低減する。　一対のサンプリングコンデンサは、シングルエンド信号をサンプリングする。接続制御部は、シングルエンド信号がサンプリングされると一対のサンプリングコンデンサの一方の両端を正側信号線と所定の基準電位との間に接続する正側接続制御と一対のサンプリングコンデンサの他方の両端を負側信号線と所定の基準電位との間に接続する負側接続制御とを行う。変換部は、正側接続制御および負側接続制御が行われた正側信号線および負側信号線からの差動信号をデジタル信号に変換する。

Description

アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法
　本技術は、アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法に関する。詳しくは、シングルエンド信号をＡＤ（Analog to Digital）変換するアナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法に関する。
　従来より、測定や無線通信を行う各種の電子機器において、センサやアンテナからのアナログ信号をデジタル信号に変換する目的でアナログデジタル変換器（ＡＤＣ：Analog to Digital Converter）が設けられている。このＡＤＣには様々な種類のものがあるが、消費電力や回路規模が小さいことから、逐次比較型ＡＤＣ（ＳＡＲＡＤＣ：Successive Approximation Register type ADC）が広く用いられている。
　そして、ＳＡＲＡＤＣは、差動信号をＡＤ変換する差動型と、シングルエンド信号をＡＤ変換するシングルエンド型とに分類することができる。これらのうち差動型のＳＡＲＡＤＣは、シングルエンド型と比較して正側の回路と負側の回路との対称性が高く、ノイズや電源電圧変動を抑制することができる。このため、差動型のＳＡＲＡＤＣを用いてＡＤ変換することが望ましい。ただし、差動型を用いてシングルエンド信号をＡＤ変換する際には、シングル差動変換回路により予めシングルエンド信号を差動信号に変換しておく必要がある。例えば、２段のオペアンプや抵抗などを設けた回路により、差動信号への変換を行うシングル差動変換回路が提案されている（例えば、非特許文献１参照。）。
"シングル・エンド入力、差動出力への変換回路のリファレンス・デザイン"、［online］、テキサスインスツルメンツ株式会社、［平成２８年８月１０日検索］、インターネット(URL:http://www.tij.co.jp/tool/jp/TIPD131)
　上述のシングル差動変換回路を差動型のＳＡＲＡＤＣの前段に追加することにより、比較的特性の良い差動型のＳＡＲＡＤＣを用いてシングルエンド信号をＡＤ変換することができる。しかしながら、上述のシングル差動変換回路の追加により、追加前よりも消費電力が増大してしまうという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、シングルエンド信号をＡＤ変換するＡＤＣにおいて、消費電力を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、シングルエンド信号をサンプリングする一対のサンプリングコンデンサと、上記シングルエンド信号がサンプリングされると上記一対のサンプリングコンデンサの一方の両端を正側信号線と所定の端子との間に接続する正側接続制御と上記一対のサンプリングコンデンサの他方の両端を負側信号線と上記所定の端子との間に接続する負側接続制御とを行う接続制御部と、上記正側接続制御および上記負側接続制御が行われた上記正側信号線および上記負側信号線からの差動信号をデジタル信号に変換する変換部とを具備するアナログデジタル変換器、および、その制御方法である。これにより、シングルエンド信号が差動信号に変換されるという作用をもたらす。
　また、この第１の側面において、所定の内部電位により充電された一対のコモン電圧生成コンデンサをさらに具備し、上記一対のサンプリングコンデンサは、上記正側信号線と上記負側信号線との間に並列に接続された状態において上記シングルエンド信号をサンプリングし、上記正側接続制御は、上記一対のサンプリングコンデンサの上記一方の一端の接続先を上記負側信号線から上記所定の端子に切り替えるとともに上記一対のコモン電圧生成コンデンサの一方の一端の接続先を上記所定の内部電位から上記正側信号線に切り替える制御であり、上記負側接続制御は、上記一対のサンプリングコンデンサの上記他方の一端の接続先を上記正側信号線から上記所定の端子に切り替えるとともに上記一対のコモン電圧生成コンデンサの他方の一端の接続先を上記所定の内部電位から上記負側信号線に切り替える制御であってもよい。これにより、正側と負側とで対称な回路によりシングルエンド信号が差動信号に変換されるという作用をもたらす。
　また、この第１の側面において、上記接続制御部は、上記一対のサンプリングコンデンサの上記他方の上記一端の接続先を上記一対のサンプリングコンデンサの上記一方と異なるタイミングにおいて切り替えてもよい。これにより、一対のサンプリングコンデンサの接続先が異なるタイミングで切り替えられるという作用をもたらす。
　また、この第１の側面において、上記負側信号線の電位により充電された一対のコモン電圧生成コンデンサをさらに具備し、上記一対のサンプリングコンデンサの上記一方は、上記正側信号線と上記所定の端子とに両端が接続された状態において上記シングルエンド信号をサンプリングし、上記一対のサンプリングコンデンサの上記他方は、上記正側信号線と上記所定の内部電位とに両端が接続された状態において上記シングルエンド信号をサンプリングし、上記正側接続制御は、上記一対のコモン電圧生成コンデンサの一方の一端の接続先を上記負側信号線から上記正側信号線に切り替える制御であり、上記負側接続制御は、上記一対のサンプリングコンデンサの上記他方の一端の接続先を上記正側信号線から上記所定の端子に切り替えるとともに上記他方の他端の接続先を上記所定の内部電位から上記負側信号線に切り替える制御であってもよい。これにより、比較的スイッチの少ない回路によりシングルエンド信号が差動信号に変換されるという作用をもたらす。
　また、この第１の側面において、所定の基準電位より高い参照電位を参照信号線を介して供給するデカップリングコンデンサと、上記一対のサンプリングコンデンサのいずれかの一端の接続先を上記参照電位および基準電位の一方から他方に切り替える旨を指示する制御信号を上記デジタル信号に基づいて生成するデジタルアナログ変換器制御部と、上記制御信号が生成された場合には上記デカップリングコンデンサおよび上記参照信号線の少なくとも一方を充電した後に上記制御信号を出力する充電制御部と、上記出力された制御信号に従って上記一対のサンプリングコンデンサのいずれかの上記一端の接続先を切り替えるスイッチとをさらに具備してもよい。これにより、上記制御信号の出力前に、デカップリングコンデンサおよび上記参照信号線の少なくとも一方が充電されるという作用をもたらす。
　また、この第１の側面において、上記充電制御部は、上記デカップリングコンデンサおよび上記参照信号線の少なくとも一方を一定の充電量により充電してもよい。これにより、一定の充電量によって充電されるという作用をもたらす。
　また、この第１の側面において、上記充電制御部は、上記デカップリングコンデンサおよび上記参照信号線の少なくとも一方を充電する際の充電量を上記デジタル信号に基づいて制御してもよい。これにより、充電量がデジタル信号に基づいて制御されるという作用をもたらす。
　また、この第１の側面において、上記一対のサンプリングコンデンサのトッププレートに上記シングルエンド信号が入力されてもよい。これにより、トッププレートサンプリングが行われるという作用をもたらす。
　また、この第１の側面において、上記一対のサンプリングコンデンサのボトムプレートに上記シングルエンド信号が入力されてもよい。これにより、ボトムプレートサンプリングが行われるという作用をもたらす。
　また、本技術の第２の側面は、シングルエンド信号をサンプリングする一対のサンプリングコンデンサと、上記シングルエンド信号がサンプリングされると上記一対のサンプリングコンデンサの一方の両端を正側信号線と所定の端子との間に接続する正側接続制御と上記一対のサンプリングコンデンサの他方の両端を負側信号線と上記所定の端子との間に接続する負側接続制御とを行う接続制御部と、上記正側接続制御および上記負側接続制御が行われた上記正側信号線および上記負側信号線からの差動信号をデジタル信号に変換する変換部と、上記デジタル信号を処理するデジタル信号処理部とを具備する電子装置である。これにより、シングルエンド信号が差動信号に変換されて、その差動信号を変換したデジタル信号が処理されるという作用をもたらす。
　本技術によれば、シングルエンド信号をＡＤ変換するＡＤＣにおいて、消費電力を低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における電子装置の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアナログデジタル変換器の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるデジタルアナログ変換部の一構成例を示すブロック図である。 本技術の第１の実施の形態における回路ブロックの一構成例を示す回路図である。 本技術の第１の実施の形態におけるアナログデジタル変換器の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるサンプリング期間内のサンプリングスイッチおよび回路ブロックの状態の一例を示す図である。 本技術の第１の実施の形態におけるシングル差動変換直前のサンプリングスイッチおよび回路ブロックの状態の一例を示す図である。 本技術の第１の実施の形態におけるシングル差動変換後のサンプリングスイッチおよび回路ブロックの状態の一例を示す図である。 本技術の第１の実施の形態におけるシングル差動変換前後のコンデンサの接続構成の一例を示す図である。 本技術の第１の実施の形態におけるコンパレータ入力電圧の変動の一例を示すグラフである。 本技術の第１の実施の形態におけるアナログデジタル変換器の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例におけるアナログデジタル変換器の一構成例を示すブロック図である。 本技術の第１の実施の形態の第１の変形例における回路ブロックの一構成例を示す回路図である。 本技術の第１の実施の形態の第１の変形例におけるアナログデジタル変換器の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第２の変形例におけるアナログデジタル変換器の一構成例を示すブロック図である。 本技術の第１の実施の形態の第２の変形例における回路ブロックの一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例におけるアナログデジタル変換器の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第２の変形例におけるシングル差動変換前後のコンデンサの接続構成の一例を示す図である。 本技術の第２の実施の形態におけるアナログデジタル変換器の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるプリチャージ制御部の一構成例を示すブロック図である。 本技術の第２の実施の形態における制御信号生成部の一構成例を示す回路図である。 本技術の第２の実施の形態における制御信号生成部の動作の一例を示す図である。 本技術の第２の実施の形態における逐次比較制御部およびＤＡＣ制御部の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態におけるプリチャージ制御部の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の変形例におけるスイッチおよび回路ブロックの状態の一例を示す図である。 本技術の第３の実施の形態におけるプリチャージ制御部の一構成例を示ブロック図である。 本技術の第３の実施の形態における第（Ｎ－３）ビットに対応するプリチャージ制御回路の一構成例を示す回路図である。 本技術の第３の実施の形態における第（Ｎ－３）ビットに対応する制御信号生成部の動作の一例を示す図である。 本技術の第３の実施の形態における第（Ｎ－４）ビットに対応するプリチャージ制御回路の一構成例を示す回路図である。 本技術の第３の実施の形態における第（Ｎ－４）ビットに対応する制御信号生成部の動作の一例を示す図である。 本技術の第３の実施の形態におけるＤＯＵＴ７までの電荷の変動量の一例を示すグラフである。 本技術の第３の実施の形態におけるＤＯＵＴ6以降の電荷の変動量の一例を示すグラフである。 住宅用の蓄電システムの一構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（シングル差動変換する例）
　２．第２の実施の形態（シングル差動変換し、プリチャージする例）
　３．第３の実施の形態（シングル差動変換し、デジタル信号に応じた充電量によりプリチャージする例）
　＜１．第１の実施の形態＞
　［電子装置の構成例］
　図１は、本技術の第１の実施の形態における電子装置１００の一構成例を示すブロック図である。電子装置１００は、デジタル信号を処理する装置であり、シングルエンド信号供給部１１０と、サンプリングクロック生成回路１２０と、デジタル信号処理部１３０と、抵抗１４１および１４２と、アナログデジタル変換器２００とを備える。電子装置１００としては、センシング用途で使用される装置が想定される。なお、センシング用途のほか、無線信号を受信する受信装置や、画像信号を撮像する撮像装置などにアナログデジタル変換器２００を設けてもよい。
　シングルエンド信号供給部１１０は、アナログのシングルエンド信号を生成してアナログデジタル変換器２００に信号線１１９を介して供給するものである。このシングルエンド信号供給部１１０としては、例えば、センサーなどが想定される。
　抵抗１４１および１４２は、電源端子と、接地端子との間において直列に接続される。これらの抵抗１４１および１４２の接続点はアナログデジタル変換器２００に信号線１４９を介して接続される。
　サンプリングクロック生成回路１２０は、所定の周波数のクロック信号をサンプリングクロックＣＬＫ0として生成するものである。このサンプリングクロック生成回路１２０は、生成したサンプリングクロックＣＬＫ0を信号線１２９を介してアナログデジタル変換器２００に供給する。
　アナログデジタル変換器２００は、サンプリングクロックＣＬＫ0に同期して、シングルエンド信号をデジタル信号ＤＯＵＴにＡＤ変換するものである。このアナログデジタル変換器２００は、変換したデジタル信号ＤＯＵＴをデジタル信号処理部１３０に信号線２０９を介して供給する。
　デジタル信号処理部１３０は、デジタル信号ＤＯＵＴを処理するものである。例えば、センサーからのデジタル信号の解析などが実行される。
　［アナログデジタル変換器の構成例］
　図２は、本技術の第１の実施の形態におけるアナログデジタル変換器２００の一構成例を示すブロック図である。このアナログデジタル変換器２００は、サンプリングスイッチ２１１および２１２と、リファレンスバッファ２２１と、デカップリングコンデンサ２２２と、デジタルアナログ変換部３００とを備える。また、アナログデジタル変換器２００は、コンパレータ２３０と、逐次比較制御部２４０と、ＤＡＣ制御部２５０とを備える。
　サンプリングスイッチ２１１は、サンプリングクロックＣＬＫ0に同期して、信号線１１９と正側信号線２１８との間の経路を開閉するものである。サンプリングスイッチ２１２は、サンプリングクロックＣＬＫ０に同期して、信号線１４９と負側信号線２１９との間の経路を開閉するものである。これらのサンプリングスイッチ２１１および２１２は、例えば、サンプリングクロックＣＬＫ０がハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。
　リファレンスバッファ２２１は、所定のバイアス電圧Ｖｂｉａｓから正側の参照電圧Ｖｒｅｆｐを生成するものである。このリファレンスバッファ２２１の非反転入力端子（＋）には、バイアス電圧Ｖｂｉａｓが入力される。また、リファレンスバッファ２２１の出力端子は、自身の反転入力端子（－）とデカップリングコンデンサ２２２の一端とデジタルアナログ変換部３００とに接続される。このリファレンスバッファ２２１は、バイアス電圧Ｖｂｉａｓから参照電圧Ｖｒｅｆｐを生成して出力端子から出力する。
　デカップリングコンデンサ２２２は、参照電圧Ｖｒｅｆｐを保持し、その保持電圧を参照信号線２２９を介してデジタルアナログ変換部３００に供給するものである。このデカップリングコンデンサ２２２は、例えば、参照電圧Ｖｒｅｆｐの変動を抑制する目的で設けられる。
　デジタルアナログ変換部３００は、制御信号ＤＡＣＰおよびＤＡＣＮに従って正側信号線２１８および負側信号線２１９のいずれかの電圧を制御するものである。このデジタルアナログ変換部３００には、シングルエンド信号と、制御信号ＤＡＣＰおよびＤＡＣＮと、切替制御クロックＣＬＫ１およびＣＬＫ２とが入力される。デジタルアナログ変換部３００は、切替制御クロックＣＬＫ１およびＣＬＫ２に同期して、シングルエンド信号を差動信号に変換し、コンパレータ２３０に供給する。変換方法の詳細については後述する。
　そして、デジタルアナログ変換部３００は、制御信号ＤＡＣＰに従って差動信号の正側電圧を増減する。また、デジタルアナログ変換部３００は、制御信号ＤＡＣＮに従って差動信号の負側電圧を増減する。
　コンパレータ２３０は、差動信号の正側電圧と負側電圧とを比較するものである。このコンパレータ２３０は、逐次比較制御クロックＣＬＫ３に同期して、正側電圧と負側電圧とを比較し、比較結果を逐次比較制御部２４０に供給する。例えば、正側電圧の方が負側電圧より高いか否かにより、ハイレベルまたはローレベルの比較結果が生成される。なお、コンパレータ２３０は、特許請求の範囲に記載の変換部の一例である。
　逐次比較制御部２４０は、サンプリングクロックＣＬＫ０に同期して切替制御クロックＣＬＫ１およびＣＬＫ２と逐次比較制御クロックＣＬＫ３とを生成するものである。この逐次比較制御部２４０は、切替制御クロックＣＬＫ１およびＣＬＫ２をデジタルアナログ変換部３００に供給し、逐次比較制御クロックＣＬＫ３をコンパレータ２３０に供給する。また、逐次比較制御部２４０は、コンパレータ２３０の比較結果ＣＯＭＰをＤＡＣ制御部２５０に供給する。
　ＤＡＣ制御部２５０は、比較結果ＣＯＭＰに基づいて制御信号ＤＡＣＰおよびＤＡＣＮを生成するものである。また、ＤＡＣ制御部２５０は、Ｎ（Ｎは整数）個の比較結果ＣＯＭＰからなるデジタル信号ＤＯＵＴを生成してデジタル信号処理部１３０に供給する。
　［デジタルアナログ変換部の構成例］
　図３は、本技術の第１の実施の形態におけるデジタルアナログ変換部３００の一構成例を示すブロック図である。このデジタルアナログ変換部３００は、Ｎ－１個の回路ブロック３１０と、コンデンサ３９１および３９２とを備える。また、制御信号ＤＡＣＰおよびＤＡＣＮのそれぞれは、Ｎ－１ビットのデジタル信号である。制御信号ＤＡＣＰのｎ番目のビットＤＡＣＰｎ（ｎは０乃至Ｎ－２の整数）は、ｎ番目の回路ブロック３１０に入力され、制御信号ＤＡＣＮのｎ番目のビットＤＡＣＮｎは、ｎ番目の回路ブロック３１０に入力される。また、切替制御クロックＣＬＫ１およびＣＬＫ２と参照電圧Ｖｒｅｆｐとは、全ての回路ブロック３１０に入力される。
　コンデンサ３９１の両端は、正側信号線２１８と所定の基準電位の接地端子とに接続される。また、コンデンサ３９２の両端は、負側信号線２１９と接地端子とに接続される。
　回路ブロック３１０は、ビットＤＡＣＰｎおよびＤＡＣＮｎに従って正側信号線２１８および負側信号線２１９のいずれかの電圧を増減するものである。
　［回路ブロックの構成例］
　図４は、本技術の第１の実施の形態における回路ブロック３１０の一構成例を示す回路図である。この回路ブロック３１０は、スイッチ３１１、３１３、３１４、３１５、３１６、３２１、３２３、３２４、３２５および３２６を備える。これらのスイッチは、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタにより実現される。
　また、回路ブロック３１０は、コモン電圧生成コンデンサ３１２および３２２と、サンプリングコンデンサ３１７および３２７を備える。一般的な構造のＳＡＲＡＤＣでは、Ｎ－１桁の桁ごとに一対のサンプリングコンデンサが設けられるが、回路ブロック３１０では、桁ごとにさらに一対のコモン電圧生成コンデンサ３１２および３２２が設けられる。
　コモン電圧生成コンデンサ３１２および３２２と、サンプリングコンデンサ３１７および３２７との４つのコンデンサのそれぞれの容量は同一である。また、Ｎ－１個の回路ブロック３１０のそれぞれのコンデンサの容量は異なる。例えば、第ｎビットに対応する回路ブロック３１０のコンデンサの容量をＣｎとすると、容量Ｃｎは、例えば、容量Ｃｎ－１の２倍である。
　スイッチ３１１は、制御信号ＤＡＣＰｎに従って、コモン電圧生成コンデンサ３１２およびスイッチ３１３に共通の端子に、負側の参照電圧Ｖｒｅｆｎが印加された負側の参照信号線と、参照電圧Ｖｒｅｆｐの正側の参照信号線とのいずれかを接続するものである。例えば、制御信号ＤＡＣＰｎがローレベルである場合に負側の参照信号線が接続され、ハイレベルである場合に正側の参照信号線が接続される。なお、負側の参照信号線の代わりに、グランドに接続された接地線を設けてもよい。
　スイッチ３２１は、制御信号ＤＡＣＮｎに従って、コモン電圧生成コンデンサ３２２およびスイッチ３２３に共通の端子に、負側の参照信号線と正側の参照信号線とのいずれかを接続するものである。例えば、制御信号ＤＡＣＮｎがローレベルである場合に負側の参照信号線が接続され、ハイレベルである場合に正側の参照信号線が接続される。
　コモン電圧生成コンデンサ３１２の一端は、スイッチ３１１に接続され、他端はスイッチ３１４および３１５に共通に接続される。コモン電圧生成コンデンサ３２２の一端は、スイッチ３２１に接続され、他端はスイッチ３２４および３２５に共通に接続される。
　スイッチ３１４は、切替制御クロックＣＬＫ１に従って、所定の内部電圧Ｖｃｐの電源端子とコンデンサ３１２との間の経路を開閉するものである。このスイッチ３１４は、例えば、切替制御クロックＣＬＫ１がハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。他のスイッチ３１３、３１５、３１６、３２３、３２４、３２５および３２６も同様に、切替制御クロックがハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。
　スイッチ３２４は、切替制御クロックＣＬＫ１に従って、所定の内部電圧Ｖｃｎの電源端子とコモン電圧生成コンデンサ３２２との間の経路を開閉するものである。
　スイッチ３１５は、切替制御クロックＣＬＫ２に従って、正側信号線２１８とコモン電圧生成コンデンサ３１２との間の経路を開閉するものである。スイッチ３２５は、切替制御クロックＣＬＫ２に従って、負側信号線２１９とコモン電圧生成コンデンサ３２２との間の経路を開閉するものである。
　サンプリングコンデンサ３１７の一端は、正側信号線２１８に接続され、他端は、スイッチ３１３および３１６に共通に接続される。また、サンプリングコンデンサ３２７の一端は、負側信号線２１９に接続され、他端は、スイッチ３２３および３２６に共通に接続される。
　スイッチ３１３は、切替制御クロックＣＬＫ２に従って、スイッチ３１１とサンプリングコンデンサ３１７との間の経路を開閉するものである。スイッチ３２３は、切替制御クロックＣＬＫ２に従って、スイッチ３２１とサンプリングコンデンサ３２７との間の経路を開閉するものである。
　スイッチ３１６は、切替制御クロックＣＬＫ１に従って、負側信号線２１９とサンプリングコンデンサ３１７との間の経路を開閉するものである。スイッチ３２６は、切替制御クロックＣＬＫ１に従って、正側信号線２１８とサンプリングコンデンサ３２７との間の経路を開閉するものである。
　図５は、本技術の第１の実施の形態におけるアナログデジタル変換器２００の動作の一例を示すタイミングチャートである。サンプリングクロックＣＬＫ０の周波数の逆数であるサンプリング周期は、サンプリング期間と、変換期間と、比較期間とに分割される。
　サンプリング期間は、シングルエンド信号をサンプリングするための期間である。タイミングＴ０からタイミングＴ５までをサンプリング周期とすると、タイミングＴ０からタイミングＴ１のサンプリング期間において、サンプリングクロック生成回路１２０は、サンプリングクロックＣＬＫ０をハイレベルにする。また、このサンプリング期間において、逐次比較制御部２４０は、切替制御クロックＣＬＫ１をハイレベルに制御し、切替制御クロックＣＬＫ２および逐次比較制御クロックＣＬＫ３をローレベルに制御する。これらの制御により、シングルエンド信号がサンプリングされる。
　そして、タイミングＴ１からＴ４までの変換期間の開始時点（Ｔ１）において、サンプリングクロック生成回路１２０は、サンプリングクロックＣＬＫ０をローレベルにする。そして、タイミングＴ２において逐次比較制御部２４０は、切替制御クロックＣＬＫ１をローレベルに制御し、その後のタイミングＴ３において切替制御クロックＣＬＫ２をハイレベルに制御する。これらの制御により、シングルエンド信号が差動信号に変換される。
　次いでタイミングＴ４からタイミングＴ５までの比較期間に亘って、逐次比較制御部２４０は、サンプリングクロックＣＬＫ０よりも周波数の高い逐次比較制御クロックＣＬＫ３を供給する。この逐次比較制御クロックＣＬＫ３に同期して、コンパレータ２３０は、ハイレベルまたはローレベルの比較結果ＣＯＭＰを生成する。ｎ回目の比較結果ＣＯＭＰは、デジタル信号のＤＯＵＴの第ｎビットとして出力される。例えば、第（Ｎ－１）ビットが最初に出力され、第０ビットが最後に出力される。
　図６は、本技術の第１の実施の形態におけるサンプリング期間内のサンプリングスイッチおよび回路ブロック３１０の状態の一例を示す図である。ここでは、初期状態において制御信号ＤＡＣＰｎおよびＤＡＣＮｎにローレベルが設定されるものとする。このため、スイッチ３１１および３２１において、端子の接続先は負側の参照信号線となる。
　サンプリング期間においては、ハイレベルのサンプリングクロックＣＬＫ０によりサンプリングスイッチ２１１および２１２は、いずれも閉状態に移行する。
　また、ハイレベルの切替制御クロックＣＬＫ１により、スイッチ３１４および３２４と、スイッチ３１６および３２６とは閉状態に移行する。さらに、ハイレベルの切替制御クロックＣＬＫ２により、スイッチ３１３および３２３と、スイッチ３１５および３２５とは開状態に移行する。
　これらの制御により、サンプリングコンデンサ３１７および３２７は、正側信号線２１８および負側信号線２１９の間において並列に接続され、これらのコンデンサにシングルエンド信号がサンプリングされる。ここで、正側信号線２１８にはシングルエンド信号が入力されるため、その信号のシングルエンド電圧Ｖｉｎが印加される。一方、負側信号線２１８には、固定電圧Ｖｃｍが印加される。また、正側のサンプリングコンデンサ３１７および３２７のそれぞれの容量はいずれもＣｎである。したがって、正側のサンプリングコンデンサ３１７および３２７のそれぞれに保持される電荷量Ｑｓは、次の式により表される。
　　Ｑｓ＝Ｃｎ×（Ｖｉｎ－Ｖｃｍ）　　　　　　　　　　　　・・・式１
　また、制御信号ＤＡＣＰｎおよびＤＡＣＮｎがいずれもローレベルとすると、スイッチ３１１および３２１は、いずれも負側の参照信号線に接続先を切り替える。また、正側のコモン電圧生成コンデンサ３１２は、所定の内部電圧Ｖｃｐにより充電され、負側のコモン電圧生成コンデンサ３２２は、所定の内部電圧Ｖｃｎにより充電される。これらの内部電圧ＶｃｎおよびＶｃｐが異なる値とすると、コモン電圧生成コンデンサ３１２とコモン電圧生成コンデンサ３２２とで、充電される電荷量が異なる値となり、別々に計算する必要がある。そこで、計算の簡略化のため、内部電圧ＶｃｐおよびＶｃｎはいずれも電源電圧ＶＤＤであるものとする。この場合、容量Ｃｎのコモン電圧生成コンデンサ３１２および３２２の両方に電源電圧ＶＤＤが印加されるため、コモン電圧生成コンデンサ３１２および３２２のそれぞれに保持される電荷量は、いずれも次の式により表される。ここで、負側の参照電圧Ｖｒｅｆｎは、約０ボルト（Ｖ）と仮定する。
　　Ｑｃｍ＝Ｃｎ×ＶＤＤ　　　　　　　　　　　　　　　　・・・式２
上式においてＱｃｍは、コモン電圧生成コンデンサ３１２または３２２に保持される電荷量である。
　図７は、本技術の第１の実施の形態におけるシングル差動変換直前のサンプリングスイッチおよび回路ブロック３１０の状態の一例を示す図である。変換期間において、サンプリングクロックＣＬＫ０と切替制御クロックＣＬＫ１およびＣＬＫ２とがいずれもローレベルに制御される。この結果、全てのスイッチが開状態に移行する。
　図８は、本技術の第１の実施の形態におけるシングル差動変換後のサンプリングスイッチおよび回路ブロック３１０の状態の一例を示す図である。ローレベルの切替制御クロックＣＬＫ１により、スイッチ３１４および３２４と、スイッチ３１６および３２６とは開状態に移行する。
　また、ハイレベルの切替制御クロックＣＬＫ２により、スイッチ３１３および３２３と、スイッチ３１５および３２５とが閉状態に移行する。
　これらの制御により、コモン電圧生成コンデンサ３１２の一端（正極）の接続先が、電源端子から正側信号線２１８に切り替えられる。サンプリングコンデンサ３１７の一端（負極）の接続先は、負側信号線２１９から、スイッチ３１１およびコモン電圧生成コンデンサ３１２に切り替えられる。
　また、コモン電圧生成コンデンサ３２２の一端（正極）の接続先が、電源端子から負側信号線２１９に切り替えられる。サンプリングコンデンサ３２７の一端（正極）の接続先は、正側信号線２１８からスイッチ３２１およびコモン電圧生成コンデンサ３２２に切り替えられる。
　切替え後の正側のコモン電圧生成コンデンサ３１２およびサンプリングコンデンサ３１７に保持される電荷量は、これらのコンデンサの負極同士が接続されているため、式１および式２に基づいて次の式により表される。
　　Ｑｃｍ＋Ｑｓ＝Ｃｎ×ＶＤＤ＋Ｃｎ×（Ｖｉｎ－Ｖｃｍ）　　・・・式３
　並列接続のコモン電圧生成コンデンサ３１２およびサンプリングコンデンサ３１７の合成容量は２Ｃｎであるため、正側信号線２１８の電圧である正側電圧ＣＭｉｎｐは、式３に基づいて次の式により表される。
　ＣＭｉｎｐ＝（Ｑｃｍ＋Ｑｓ）／（２Ｃｎ）
　　　　　＝（ＶＤＤ＋Ｖｉｎ－Ｖｃｍ）／２　　　　　　　・・・式４
　一方、切替えにおいて、負側のサンプリングコンデンサ３２７は、正極がコモン電圧生成コンデンサ３２２の負極と接続される。すなわち、サンプリングコンデンサ３２７の正極と負極とが逆に接続される。このため、切替え後にコモン電圧生成コンデンサ３２２およびサンプリングコンデンサ３２７に保持される電荷量は、式１および式２に基づいて次の式により表される。
　　Ｑｃｍ－Ｑｓ＝Ｃｎ×ＶＤＤ－Ｃｎ×（Ｖｉｎ－Ｖｃｍ）　　・・・式５
　並列接続のコモン電圧生成コンデンサ３２２およびサンプリングコンデンサ３２７の合成容量は２Ｃｎであるため、負側信号線２１９の電圧である負側電圧ＣＭｉｎｎは、式５に基づいて次の式により表される。
　　ＣＭｉｎｎ＝（Ｑｃｍ－Ｑｓ）／（２Ｃｎ）
　　　　　　＝（ＶＤＤ＋Ｖｃｍ－Ｖｉｎ）／２　　　　　　・・・式６
　ここで、シングルエンド信号のコモン電圧をＶｉｎ_ｃｍとし、そのコモン電圧を基準とする小信号成分の電圧をｖｉｎとすると、シングルエンド電圧Ｖｉｎは、次の式により表される。
　　Ｖｉｎ＝ｖｉｎ＋Ｖｉｎ_ｃｍ　　　　　　　　　　　　　　・・・式７
　式４および式６に、式７を代入すると、次の式が得られる。ただし、Ｖｃｍは、負側信号線２１９に印加された所定の固定電圧を表す。
　　ＣＭｉｎｐ＝ｖｉｎ／２
　　　　　　　＋（ＶＤＤ＋Ｖｉｎ_ｃｍ－Ｖｃｍ）／２　　　・・・式８
　　ＣＭｉｎｎ＝－ｖｉｎ／２
　　　　　　　＋（ＶＤＤ＋Ｖｃｍ－Ｖｉｎ_ｃｍ）／２　　　・・・式９
　ここで、固定電圧Ｖｃｍを、コモン電圧Ｖｉｎ_ｃｍと略同一の値と仮定すれば、式８および式９は、次の式に簡易化することができる。
　　ＣＭｉｎｐ＝ｖｉｎ／２＋ＶＤＤ／２　　　　　　　　　・・・式１０
　　ＣＭｉｎｎ＝－ｖｉｎ／２＋ＶＤＤ／２　　　　　　　　・・・式１１
　式１０および式１１より、正側電圧ＣＭｉｎｐおよび負側電圧ＣＭｉｎｎからなる信号は、コモン電圧をＶＤＤ／２とする差動信号である。
　なお、固定電圧Ｖｃｍをコモン電圧Ｖｉｎ_ｃｍと略同一の値としているが、固定電圧Ｖｃｍをコモン電圧Ｖｉｎ_ｃｍとを略同一の値以外に設定してもよい。その場合には、式８および式９で表される差動信号が得られる。
　図９は、本技術の第１の実施の形態におけるシングル差動変換前後のコンデンサの接続構成の一例を示す図である。同図において、スイッチ３１１などの各種のスイッチは、記載の便宜上、省略されている。同図におけるａは、変換期間開始時のコモン電圧生成コンデンサ３１２および３２２の接続構成の一例を示す図である。これらのコンデンサは、いずれも内部電圧（電源電圧ＶＤＤなど）により充電される。
　また、図９におけるｂは、変換期間開始時のサンプリングコンデンサ３１７および３２７の接続構成の一例を示す図である。これらのコンデンサは、正側信号線２１８と負側信号線２１９との間において並列に接続される。このため、これらのコンデンサは、いずれも、Ｖｉｎ－Ｖｃｍにより充電される。言い換えれば、シングルエンド信号がサンプリングされる。
　図９におけるｃは、変換期間においてコンデンサのそれぞれの接続が切り替えられたときの各コンデンサの接続構成の一例を示す図である。正側のサンプリングコンデンサ３１７の負極の接続先が、負側信号線２１９から、コモン電圧生成コンデンサ３１２の負極および負側の参照信号線に切り替えられる。また、コモン電圧生成コンデンサ３１２の正極の接続先が、電源電圧ＶＤＤから正側信号線２１８に切り替えられる。
　一方、負側のサンプリングコンデンサ３２７については、正側と異なり、正極の接続先が、正側信号線２１８から、コモン電圧生成コンデンサ３２２の負極および負側の参照信号線に切り替えられる。また、コモン電圧生成コンデンサ３２２の正極の接続先が、電源電圧ＶＤＤから負側信号線２１９に切り替えられる。
　これらの切替え制御により、正側では、コモン電圧生成コンデンサ３１２およびサンプリングコンデンサ３１７が、正側信号線２１８に並列に接続される。一方、負側では、コモン電圧生成コンデンサ３２２およびサンプリングコンデンサ３２７が、負側信号線２１９に並列に接続される。ただし、正側では、サンプリングコンデンサ３１７の正極が正側信号線２１８に接続されるのに対し、負側では、サンプリングコンデンサ３２７の負極が負側信号線２１９に接続される。すなわち、負側のサンプリングコンデンサ３２７の正極および負極は、変換前と入れ替えられている。このため、正側電圧ＣＭｉｎｐおよび負側電圧ＣＭｉｎｎは、式１０および式１１に例示したように差動信号となる。
　このように、アナログデジタル変換器２００は、その内部でコンデンサの接続の切り替えによりシングル差動変換を行ってから、ＡＤ変換を行う。コンデンサの接続の切り替えには複数のＭＯＳトランジスタが必要となるが、これらのＭＯＳトランジスタの消費電力は、一般に、オペアンプと比較して桁違いに小さい。例えば、オペアンプの消費電流がミリアンペア（ｍＡ）単位であるのに対し、ＭＯＳトランジスタのオン電流（消費電流）はナノアンペア（ｎＡ）単位である。さらに、オペアンプを用いる場合、ＡＤ変換中において常にオペアンプが動作する必要があるが、ＭＯＳトランジスタを用いる場合、常にスイッチング動作させる必要は無く、シングル差動変換時のみでよい。
　このため、オペアンプを用いるシングル差動変換回路をＡＤＣの前段に設ける比較例と比較して、電子装置１００の消費電力を非常に小さくすることができる。また、その比較例と比較して、電子装置１００の回路規模を小さくすることができる。また、電子装置１００内部のスイッチング動作は、正側と負側とで対称的であるため、そのスイッチング動作に伴うノイズを抑制することができる。これにより、スイッチング動作によるノイズが信号に干渉する影響を軽減することができる。
　図１０は、本技術の第１の実施の形態におけるコンパレータ入力電圧の変動の一例を示すグラフである。同軸の縦軸は、コンパレータ２３０に入力される差動信号の電圧であるＣＭｉｎｐ－ＣＭｉｎｎを示し、横軸は時間を示す。
　入力された差動信号のレベルが「０」より高い（すなわち、正側電圧ＣＭｉｎｐが負側電圧ＣＭｉｎｎより高い）場合にコンパレータ２３０は、ハイレベルの比較結果を第（Ｎ－１）ビットとして出力する。一方、差動信号のレベルが「０」以下の場合にコンパレータ２３０は、ローレベルを第（Ｎ－１）ビットとして出力する。コンパレータ２３０の後段のＤＡＣ制御部２５０は、第（Ｎ－１）ビットがハイレベルである場合に制御信号ＤＡＣＰN-2およびＤＡＣＮN-2のいずれかにより、正側電圧が相対的に低くなるように正側電圧および負側電圧のいずれかを制御する。一方、第（Ｎ－１）ビットがローレベルである場合にＤＡＣ制御部２５０は、制御信号ＤＡＣＰN-2およびＤＡＣＮN-2のいずれかにより、正側電圧が相対的に高くなるように正側電圧および負側電圧のいずれかを制御する。
　そして、コンパレータ２３０は、ＤＡＣ制御部２５０の制御の後に再度比較を行う。最後の第０ビットが出力されていなければ、そのビットに基づいてＤＡＣ制御部２５０は、正側電圧ＣＭｉｎｐまたは負側電圧ＣＭｉｎｎを制御する。これらの電圧の増減レベルは、比較回数が多くなるほど、小さくなる。
　例えば、タイミングｔ１において最初の第（Ｎ－１）ビットがローレベルであった場合に、ＤＡＣ制御部２５０は、制御信号ＤＡＣＰN-2およびＤＡＣＮN-2のいずれかにより、正側電圧ＣＭｉｎｐおよび負側電圧ＣＭｉｎｎの差分をＶｒｅｆｐ／２上昇させる。タイミングｔ２において次の第（Ｎ－２）ビットがハイレベルであった場合にＤＡＣ制御部２５０は、制御信号ＤＡＣＰN-3およびＤＡＣＮN-3のいずれかにより、正側電圧ＣＭｉｎｐおよび負側電圧ＣＭｉｎｎの差分をＶｒｅｆｐ／４低下させる。以下、最後の第０ビットが出力されるまで、同様の逐次比較制御が繰り返し行われる。
　［アナログデジタル変換器の動作例］
　図１１は、本技術の第１の実施の形態におけるアナログデジタル変換器２００の動作の一例を示すフローチャートである。この動作は、サンプリングクロックＣＬＫ０に同期して実行される。
　アナログデジタル変換器２００は、シングルエンド信号をサンプリングし（ステップＳ９０１）、スイッチ３１３などの全スイッチを開状態（オフ）にする（ステップＳ９０２）。そして、アナログデジタル変換器２００は、サンプリングコンデンサ３１７などのコンデンサの接続先の切り替えを行う（ステップＳ９０３）。これにより、シングルエンド信号は差動信号に変換される。そして、アナログデジタル変換器２００は、逐次比較により、差動信号をデジタル信号に変換して１ビットずつ出力する（ステップＳ９０４）。
　アナログデジタル変換器２００は、Ｎビットの全てを出力したか否かを判断する（ステップＳ９０５）。全ビットを出力していない場合に（ステップＳ９０５：Ｎｏ）、アナログデジタル変換器２００は、ステップＳ９０４の逐次比較の動作を継続する。一方、全ビットを出力した場合に（ステップＳ９０５：Ｙｅｓ）、アナログデジタル変換器２００は、動作を終了する。
　このように、本技術の第１の実施の形態によれば、アナログデジタル変換器２００は、サンプリングコンデンサ３１７および３２７のそれぞれの接続先を切り替えるため、シングルエンド信号を差動信号に変換することができる。この接続先の切り替えに必要なＭＯＳトランジスタの消費電力は、オペアンプと比べて非常に小さいため、オペアンプを用いたシングル差動変換回路を設ける場合と比較して、消費電力を低減することができる。
　［第１の変形例］
　上述の第１の実施の形態では、スイッチ３１６および３２６を同時に開（オフ）状態に移行させていたが、これらのスイッチを同時にオフにすると、チャージインジェクションが大きくなってしまうという問題がある。ここで、チャージインジェクションは、スイッチングの際にスイッチ内の容量成分に流れる電流であり、スイッチングノイズの原因となる。この第１の実施の形態の第１の変形例のアナログデジタル変換器２００は、チャージインジェクションによるスイッチングノイズを抑制する点において第１の実施の形態と異なる。
　図１２は、本技術の第１の実施の形態の第１の変形例におけるアナログデジタル変換器２００の一構成例を示すブロック図である。この第１の実施の形態の第１の変形例のアナログデジタル変換器２００は、逐次比較制御部２４０の代わりに逐次比較制御部２４１を備える点において第１の実施の形態と異なる。
　逐次比較制御部２４１は、切替制御クロックＣＬＫ１'をさらに生成する点において第１の実施の形態と異なる。
　図１３は、本技術の第１の実施の形態の第１の変形例における回路ブロック３１０の一構成例を示す回路図である。この第１の実施の形態の第１の変形例の回路ブロック３１０は、切替制御クロックＣＬＫ１'に従ってスイッチ３２６が、経路を開閉する点において第１の実施の形態と異なる。
　図１４は、本技術の第１の実施の形態の第１の変形例におけるアナログデジタル変換器２００の動作の一例を示すタイミングチャートである。サンプリング期間において逐次比較制御部２４０は、切替制御クロックＣＬＫ１'をハイレベルに制御する。そして、変換期間内のタイミングＴ２において逐次比較制御部２４０は、切替制御クロックＣＬＫ１をローレベルにし、その後のタイミングＴ３において切替制御クロックＣＬＫ１'をローレベルにする。そして、タイミングＴ４において逐次比較制御部２４０は、切替制御クロックＣＬＫ２をハイレベルに制御し、タイミングＴ５以降にＤＡＣ制御部２５０は逐次比較制御クロックＣＬＫ３を供給する。
　切替制御クロックＣＬＫ１'を、切替制御クロックＣＬＫ１と異なるタイミングでローレベルに制御することにより、スイッチ３２６をスイッチ３１６と異なるタイミングでオフ状態にすることができる。スイッチ３１６および３２６の同時スイッチングを避けることにより、チャージインジェクションに起因するスイッチングノイズを抑制することができる。
　このように、本技術の第１の実施の形態の第１の変形例によれば、逐次比較制御部２４０は、スイッチ３２６をスイッチ３１６と異なるタイミングでオフにするため、チャージインジェクションによるスイッチングノイズを抑制することができる。
　［第２の変形例］
　上述の第１の実施の形態では、コンデンサの接続先の切り替えに、回路ブロック３１０ごとに、８個のスイッチを設ける必要があり、アナログデジタル変換器２００全体では、８×（Ｎ－１）個のスイッチを要する。このため、デジタル信号ＤＯＵＴのビット数Ｎが多くなるほど、スイッチの個数が増大して、回路規模や消費電力が増大してしまう。この第１の実施の形態の第２の変形例のアナログデジタル変換器２００は、コンデンサの接続先を切り替えるスイッチの個数を少なくした点において第１の実施の形態と異なる。
　図１５は、本技術の第１の実施の形態の第２の変形例におけるアナログデジタル変換器２００の一構成例を示すブロック図である。この第１の実施の形態の第２の変形例のアナログデジタル変換器２００は、逐次比較制御部２４０の代わりに逐次比較制御部２４２を備える点において第１の実施の形態と異なる。また、第１の実施の形態の第２の変形例のデジタルアナログ変換部３００は、第１の実施の形態よりも少ない個数のスイッチによりコンデンサの接続先を切り替える。
　また、逐次比較制御部２４２は、切替制御クロックＣＬＫ３をさらに生成し、逐次比較制御クロックＣＬＫ３の代わりに逐次比較制御クロックＣＬＫ４を生成する点において第１の実施の形態と異なる。
　図１６は、本技術の第１の実施の形態の第２の変形例における回路ブロック３１０の一構成例を示す回路図である。この第１の実施の形態の第２の変形例における回路ブロック３１０は、スイッチ３１３乃至３１６と３２３乃至３２６との代わりに、スイッチ３３１、３３２、３４１、３４２、３４３および３４４を備える点において第１の実施の形態と異なる。
　サンプリングコンデンサ３１７の一端は、正側信号線２１８に接続され、他端は、スイッチ３１１およびコモン電圧生成コンデンサ３１２に接続される。コモン電圧生成コンデンサ３１２の一端は、スイッチ３１１およびサンプリングコンデンサ３１７に接続され、他端は、スイッチ３３１および３３２に接続される。
　また、スイッチ３３１は、切替制御クロックＣＬＫ３に従って、コモン電圧生成コンデンサ３１２と正側信号線２１８との間の経路を開閉するものである。このスイッチ３３１は、例えば、切替制御クロックＣＬＫ３がハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。他のスイッチ３３２、３４１、３４２、３４３および３４４も同様に、切替制御クロックがハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。
　また、スイッチ３３２は、切替制御クロックＣＬＫ１に従って、コモン電圧生成コンデンサ３１２と負側信号線２１９との間の経路を開閉するものである。
　コモン電圧生成コンデンサ３２２の一端は、負側信号線２１９に接続され、他端は、スイッチ３４４および３２１に接続される。サンプリングコンデンサ３２７の一端は、スイッチ３４１および３４２に接続され、他端はスイッチ３４３および３４４に接続される。
　また、スイッチ３４１は、切替制御クロックＣＬＫ３に従って、サンプリングコンデンサ３２７と負側信号線２１９との間の経路を開閉するものである。スイッチ３４２は、切替制御クロックＣＬＫ１に従って、サンプリングコンデンサ３２７と電源端子との間の経路を開閉するものである。
　また、スイッチ３４３は、切替制御クロックＣＬＫ２に従って、サンプリングコンデンサ３２７と正側信号線２１８との間の経路を開閉するものである。スイッチ３４４は、切替制御クロックＣＬＫ３に従って、サンプリングコンデンサ３２７とスイッチ３２１との間の経路を開閉するものである。
　上述のように第１の実施の形態の第２の変形例では、回路ブロック３１０ごとに、切替えに必要なスイッチの個数は５個で済み、回路ブロック３１０ごとに８個を要する第１の実施の形態と比較して、スイッチの個数を削減することができる。
　図１７は、本技術の第１の実施の形態の第２の変形例におけるアナログデジタル変換器２００の動作の一例を示すタイミングチャートである。サンプリング期間において、逐次比較制御部２４０は、切替制御クロックＣＬＫ１およびＣＬＫ２をハイレベルにし、切替制御クロックＣＬＫ３をローレベルにする。
　また、サンプリングクロックＣＬＫ０がローレベルになった後のタイミングＴ２において逐次比較制御部２４０は、切替制御クロックＣＬＫ１をローレベルにし、その後のタイミングＴ３において切替制御クロックＣＬＫ２をローレベルにする。そして、タイミングＴ４において逐次比較制御部２４０は、切替制御クロックＣＬＫ３をハイレベルにし、タイミングＴ５以降にＤＡＣ制御部２５０は逐次比較制御クロックＣＬＫ４を供給する。
　図１８は、本技術の第１の実施の形態の第２の変形例におけるシングル差動変換前後のコンデンサの接続構成の一例を示す図である。同図において、スイッチ３１１などの各種のスイッチは、記載の便宜上、省略されている。同図におけるａは、変換期間開始時のコンデンサの接続構成の一例を示す図である。
　サンプリングコンデンサ３１７の両端は、正側信号線２１８と負側の参照信号線とに接続され、サンプリングコンデンサ３２７の両端は、正側信号線２１８と電源端子とに接続される。また、コモン電圧生成コンデンサ３１２および３２２は、負側信号線２１９と負側の参照信号線との間に接続される。この接続構成により、サンプリングコンデンサ３１７および３２７にシングルエンド信号がサンプリングされ、コモン電圧生成コンデンサ３１２および３２２に固定電圧Ｖｃｍが保持される。
　図１８におけるｂは、変換期間においてコンデンサのそれぞれの接続が切り替えられたときの各コンデンサの接続構成の一例を示す図である。
　正側のコモン電圧生成コンデンサ３１２の一端の接続先が、負側信号線２１９から正側信号線２１８に切り替えられる。また、負側のサンプリングコンデンサ３２７の両端の接続先が、電源端子および正側信号線２１８から、負側信号線２１９および負側の参照信号線へ切り替えられる。これらの切替え制御により、差動信号が生成される。
　このように、本技術の第１の実施の形態の第２の変形例によれば、回路ブロック３１０は、５個のスイッチによりコンデンサの接続先を切り替えるため、８個のスイッチを要する構成と比較して、スイッチの個数を削減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、アナログデジタル変換器２００は、デカップリングコンデンサ２２２に保持された参照電圧Ｖｒｅｆｐを用いて逐次比較制御を行っていたが、逐次比較制御の間に参照電圧Ｖｒｅｆｐが変動することがある。これは、スイッチ３１１またはスイッチ３２１が、コンデンサの一端の接続先を負側および正側の参照信号線の一方から他方に切り替える際に、デカップリングコンデンサ２２２と正側の参照信号線の寄生容量との少なくとも一方が充放電されるためである。この参照電圧Ｖｒｅｆｐの変動により、ＡＤ変換の精度が低下するおそれがある。この第２の実施の形態のアナログデジタル変換器２００は、参照電圧Ｖｒｅｆｐの変動を抑制する点において第１の実施の形態と異なる。
　図１９は、本技術の第２の実施の形態におけるアナログデジタル変換器２００の一構成例を示すブロック図である。この第２の実施の形態のアナログデジタル変換器２００は、プリチャージ制御部４００をさらに備える点において第１の実施の形態と異なる。
　プリチャージ制御部４００は、制御信号ＤＡＣＰｎおよびＤＡＣＮｎのいずれかが生成されると、デカップリングコンデンサ２２２および参照信号線２２９を充電し、その後に、その制御信号を出力するものである。このように、制御信号の出力の直前に、デカップリングコンデンサ２２２等の充電（言い換えれば、プリチャージ）を行っておくことにより、参照電圧Ｖｒｅｆｐの変動を抑制することができる。
　図２０は、本技術の第２の実施の形態におけるプリチャージ制御部４００の一構成例を示すブロック図である。このプリチャージ制御部４００は、Ｎ－１個のプリチャージ制御回路４１０を備える。それぞれのプリチャージ制御回路４１０は、スイッチ４１１および４１２と、プリチャージコンデンサ４１３と、制御信号生成部４２０とを備える。
　プリチャージコンデンサ４１３の一端は接地端子に接続され、他端は、スイッチ４１１および４１２に接続される。Ｎ－１個のプリチャージ制御回路４１０のそれぞれのプリチャージコンデンサ４１３の容量は、プリチャージに必要な充電量に応じて適切な値に設定される。例えば、Ｎ－１個のプリチャージコンデンサ４１３の全ての容量は、略同一の値に設定される。なお、ビットごとに必要な充電量が異なることもあるため、Ｎ－１個のプリチャージコンデンサ４１３の容量の全てを、必ずしも同じ値にしなくてもよい。
　スイッチ４１１は、切替制御信号Ｓ２ｎ（ｎは、０乃至Ｎ－２の整数）に従って、プリチャージコンデンサ４１３と参照信号線２２９との間の経路を開閉するものである。このスイッチ４１１は、例えば、切替制御信号Ｓ２ｎがハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。
　スイッチ４１２は、切替制御信号Ｓ３ｎに従って、プリチャージコンデンサ４１３と電源端子との間の経路を開閉するものである。このスイッチ４１２は、例えば、切替制御信号Ｓ３ｎがハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。
　制御信号生成部４２０は、制御信号ＤＡＣＰｎまたはＤＡＣＮｎが生成されると、切替制御信号Ｓ２ｎおよびＳ３ｎによりプリチャージしてから、その制御信号をＳＩＰｎまたはＳＩＮｎとしてデジタルアナログ変換部３００に出力するものである。
　図２１は、本技術の第２の実施の形態における制御信号生成部４２０の一構成例を示す回路図である。この制御信号生成部４２０は、ＡＮＤ（論理積）ゲート４２１および４２２と、ＮＯＴゲート４２３乃至４２８と、ＮＯＲ（否定論理和）ゲート４２９、４３０および４３２と、ＮＯＴゲート４３１とを備える。
　ＮＯＲゲート４３２は、制御信号ＤＡＣＰｎと、制御信号ＤＡＣＮｎとの否定論理和をＮＯＲゲート４２９およびＮＯＴゲート４３１に出力するものである。ＮＯＴゲート４３１は、ＮＯＲゲート４３２の出力信号を反転してＮＯＲゲート４３０に出力するものである。
　ＮＯＲゲート４２９は、ＮＯＲゲート４３２の出力信号と切替制御信号Ｓ３ｎとの否定論理和をＮＯＴゲート４２７に出力するものである。ＮＯＴゲート４２５および４２７は、ＮＯＲゲート４２９の出力信号を遅延させるものである。ＮＯＴゲート４２５は、遅延させた信号を切替制御信号Ｓ２ｎとしてＮＯＴゲート４２４、ＮＯＲゲート４３０およびスイッチ４１１に出力する。
　ＮＯＲゲート４３０は、ＮＯＴゲート４３１の出力信号と切替制御信号Ｓ２ｎとの否定論理和をＮＯＴゲート４２８に出力するものである。ＮＯＴゲート４２６および４２８は、ＮＯＲゲート４３０の出力信号を遅延させるものである。ＮＯＴゲート４２６は、遅延させた信号を切替制御信号Ｓ３ｎとしてＮＯＲゲート４２９およびスイッチ４１２に出力する。
　ＮＯＴゲート４２３および４２４は、切替制御信号Ｓ２ｎを遅延させるものである。ＮＯＴゲート４２３は、遅延させた信号をＡＮＤゲート４２１および４２２に出力する。
　ＡＮＤゲート４２１は、ＮＯＴゲート４２３の出力信号と制御信号ＤＡＣＰｎとの論理積を制御信号ＳＩＰｎとしてデジタルアナログ変換部３００に出力するものである。ＡＮＤゲート４２２は、ＮＯＴゲート４２３の出力信号と制御信号ＤＡＣＮｎとの論理積を制御信号ＳＩＮｎとしてデジタルアナログ変換部３００に出力するものである。
　図２２は、本技術の第２の実施の形態における制御信号生成部４２０の動作の一例を示す図である。制御信号ＤＡＣＰｎおよびＤＡＣＮｎがいずれも初期値「０」である場合、制御信号生成部４２０は、制御信号ＳＩＰｎおよびＳＩＮｎと、切替制御信号Ｓ２ｎとを初期値「０」にし、切替制御信号Ｓ３ｎを初期値「１」にする。これらの初期値の設定により、プリチャージコンデンサ４１３が充電される。
　制御信号ＤＡＣＰｎが「０」で制御信号ＤＡＣＮｎが「１」である場合、制御信号生成部４２０は、切替制御信号Ｓ３ｎを「０」にし、次いで切替制御信号Ｓ２ｎを「１」に制御する。これらの制御により、プリチャージコンデンサ４１３が放電して、デカップリングコンデンサ２２２等がプリチャージされる。そして、プリチャージの後に、制御信号生成部４２０は、制御信号ＳＩＮｎを「１」にして出力する。この制御信号ＳＩＮｎにより、負側のコンデンサの接続先が、接地端子または参照信号線２２９に切り替えられる。
　制御信号ＤＡＣＰｎが「１」で制御信号ＤＡＣＮｎが「０」である場合、制御信号生成部４２０は、切替制御信号Ｓ３ｎを「０」にし、次いで切替制御信号Ｓ２ｎを「１」に制御する。これらの制御により、デカップリングコンデンサ２２２等がプリチャージされる。そして、プリチャージの後に、制御信号生成部４２０は、制御信号ＳＩＰｎを「１」にして出力する。この制御信号ＳＩＰｎにより、正側のコンデンサの接続先が、接地端子または参照信号線２２９に切り替えられる。
　なお、制御信号ＤＡＣＰｎおよびＤＡＣＮｎは、排他的に一方のみが「１」に制御され、両方が同時に「１」に制御されることはない。
　図２３は、本技術の第２の実施の形態における逐次比較制御部２４０およびＤＡＣ制御部２５０の動作の一例を示すタイミングチャートである。タイミングＴ１においてサンプリング期間が終了したものとする。そして、シングル差動変換が行われた後のタイミングＴ２において、最初の逐次比較制御クロックＣＬＫ３に同期して、ＤＡＣ制御部２５０は、最初の比較結果に基づいて制御信号ＤＡＣＰＮ－２またはＤＡＣＮＮ－２を生成する。例えば、制御信号ＤＡＣＰＮ－２のみが「１」に制御される。
　そして、２クロック目の逐次比較制御クロックＣＬＫ３に同期して、ＤＡＣ制御部２５０は、タイミングＴ３において２回目の比較結果に基づいて制御信号ＤＡＣＰＮ－３またはＤＡＣＮＮ－３を生成する。例えば、制御信号ＤＡＣＰＮ－３のみが「１」に制御される。
　以下、同様の逐次比較制御が繰り返し行われ、ＤＡＣ制御部２５０は、タイミングＴ４において最後の制御信号ＤＡＣＰ０またはＤＡＣＮ０を生成する。例えば、制御信号ＤＡＣＮ０のみが「１」に制御される。
　全ビットが出力されるとタイミングＴ５において、ＤＡＣ制御部２５０は、制御信号ＤＡＣＰＮ－２乃至ＤＡＣＰ０と制御信号ＤＡＣＮＮ－２乃至ＤＡＣＮ０とを全て「０」に初期化する。
　また、コンパレータの入力電圧であるＣＭｉｎｐ－ＣＭｉｎｎは、制御信号ＤＡＣＰｎまたはＤＡＣＮｎの値に応じて変動する。
　図２４は、本技術の第２の実施の形態におけるプリチャージ制御部４００の動作の一例を示すタイミングチャートである。タイミングＴ２において、制御信号ＤＡＣＰＮ－２が「１」に制御されたものとする。
　プリチャージ制御部４００内のＮ－２番目の制御信号生成部４２０は、タイミングＴ２１において切替制御信号Ｓ３Ｎ－２を「０」にし、次いでタイミングＴ２２において切替制御信号Ｓ２Ｎ－２を「１」に制御する。これらの制御により、デカップリングコンデンサ２２２等がプリチャージされて、参照電圧Ｖｒｅｆｐが上昇する。一方、プリチャージにおいてＮ－２番目のプリチャージコンデンサ４１３は放電し、そのプリチャージコンデンサ４１３の電圧ＶｐＮ－２は低下する。
　そして、プリチャージ後のタイミングＴ２３において制御信号生成部４２０は、制御信号ＳＩＰＮ－２を「１」にして出力する。
　タイミングＴ２３の後のタイミングＴ３において、２回目の比較結果に基づいて制御信号ＤＡＣＰＮ－３が「１」に制御されたものとする。
　Ｎ－３番目の制御信号生成部４２０は、タイミングＴ３１において切替制御信号Ｓ３Ｎ－３を「０」にし、次いでタイミングＴ３２において切替制御信号Ｓ２Ｎ－３を「１」に制御する。これらの制御により、デカップリングコンデンサ２２２等がプリチャージされて、参照電圧Ｖｒｅｆｐが上昇する。一方、プリチャージにおいてＮ－３番目のプリチャージコンデンサ４１３は放電し、そのプリチャージコンデンサ４１３の電圧ＶｐＮ－３は低下する。
　そして、プリチャージ後のタイミングＴ３３において制御信号生成部４２０は、制御信号ＳＩＰＮ－３を「１」にして出力する。以下、最後のビットまで、同様の制御が繰り返し行われる。
　制御信号ＤＡＣＰｎまたはＤＡＣＮｎの値が遷移すると、第ｎビットのサンプリングコンデンサ３１７または３２７の一端の接続先が、参照信号線２２９と接地端子との一方から他方に切り替えられる。前述したように制御信号ＤＡＣＰｎおよびＤＡＣＮｎは排他的に制御されるため、正側および負側の一方のみのサンプリングコンデンサの接続先が切り替えられる。この切替えの際にデジタルアナログ変換部３００内のサンプリングコンデンサや寄生容量の充放電が行われる。この充放電の分、リファレンスバッファ２２１から電荷が高速で移動しなければならないが、一般的な性能のリファレンスバッファ２２１では応答が間に合わないことがある。
　第１の実施の形態では、制御信号ＤＡＣＰｎおよびＤＡＣＮｎがそのままデジタルアナログ変換部３００に入力されていたため、リファレンスバッファ２２１では応答が間に合わず、参照電圧Ｖｒｅｆｐが変動してしまう。この変動によりＡＤ変換の精度が低下してしまう。図２４における一点鎖線の曲線は、第１の実施の形態の参照電圧Ｖｒｅｆｐの変動を示す。
　これに対して、第２の実施の形態では、プリチャージ制御部４００が、デカップリングコンデンサ２２２等をプリチャージしてから、遅延させた制御信号ＳＩＰｎまたはＳＩＮｎを供給するため、参照電圧Ｖｒｅｆｐの変動を抑制することができる。これにより、ＡＤ変換の精度を向上させることができる。
　このように、本技術の第２の実施の形態によれば、プリチャージ制御部４００が、デカップリングコンデンサ２２２等をプリチャージしてから制御信号を出力するため、参照電圧Ｖｒｅｆｐの変動を抑制することができる。
　［変形例］
　上述の第２の実施の形態では、サンプリングスイッチ２１１および２１２は、サンプリングコンデンサ３１７および３２７の両極のうち、コンパレータ２３０側の電極であるトッププレートにシングルエンド信号を入力していた。このようなサンプリングは、トッププレートサンプリングと呼ばれる。しかし、アナログデジタル変換器２００は、トッププレートの逆側のボトムプレートにシングルエンド信号を入力するボトムプレートサンプリングを行うこともできる。この第２の実施の形態の変形例のアナログデジタル変換器２００は、ボトムプレートサンプリングを行う点において第２の実施の形態と異なる。
　図２５は、本技術の第２の実施の形態の変形例におけるスイッチおよび回路ブロック３１０の状態の一例を示す図である。この第２の実施の形態の変形例のアナログデジタル変換器２００は、サンプリングスイッチ２１１および２１２が設けられない。また、スイッチ３１１および３２１の代わりに、スイッチ３１８、３１９、３２０、３２８、３２９および３３０が設けられる。
　スイッチ３１８は、ＤＡＣ制御部２５０の制御に従ってコモン電圧生成コンデンサ３１２を、参照電圧Ｖｒｅｆｐの正側の参照信号線と参照電圧Ｖｒｅｆｎの負側の参照信号線とのいずれかに接続するものである。また、スイッチ３２８は、ＤＡＣ制御部２５０の制御に従ってコモン電圧生成コンデンサ３２２を、参照電圧Ｖｒｅｆｐの正側の参照信号線と参照電圧Ｖｒｅｆｎの負側の参照信号線とのいずれかに接続するものである。例えば、サンプリング期間および変換期間において、スイッチ３１８および３２８は、コモン電圧生成コンデンサ３１２および３２２を負側の参照信号線に接続する。そして、逐次比較制御を行う比較期間において、スイッチ３１８または３２８は、比較結果に基づいて、コモン電圧生成コンデンサ３１２または３２２を正側の参照信号線に接続する。
　スイッチ３１９は、ＤＡＣ制御部２５０の制御に従ってスイッチ３１３を、参照電圧Ｖｒｅｆｐの正側の参照信号線と参照電圧Ｖｒｅｆｎの負側の参照信号線とのいずれかに接続するものである。また、スイッチ３２９は、ＤＡＣ制御部２５０の制御に従ってスイッチ３２３を、参照電圧Ｖｒｅｆｐの正側の参照信号線と参照電圧Ｖｒｅｆｎの負側の参照信号線とのいずれかに接続するものである。例えば、サンプリング期間および変換期間において、スイッチ３１９および３２９は、スイッチ３１３または３２３を負側の参照信号線に接続する。そして、逐次比較制御を行う比較期間において、スイッチ３１９または３２９は、比較結果に基づいて、スイッチ３１３または３２３を介してサンプリングコンデンサ３１７または３２７を正側の参照信号線に接続する。
　スイッチ３２０は、サンプリングクロックＣＬＫ０に従って、サンプリングコンデンサ３１７とシングルエンド電圧Ｖｉｎの正側信号線との間の経路を開閉するものである。スイッチ３３０は、サンプリングクロックＣＬＫ０に従って、サンプリングコンデンサ３２７と固定電圧Ｖｃｍの負側信号線との間の経路を開閉するものである。スイッチ３２０および３３０は、例えば、サンプリング期間において閉状態に移行し、それ以外の期間において開状態に移行する。これらのスイッチ３２０よび３３０により、サンプリングコンデンサ３１７および３２７の両極のうちコンパレータ２３０に接続されない方であるボトムプレートに、シングルエンド信号が入力される。
　このように、本技術の第２の実施の形態の変形例によれば、アナログデジタル変換器２００は、ボトムプレートにシングルエンド信号を入力するため、ボトムプレートサンプリングを行う際に消費電力を低減することができる。
　＜３．第３の実施の形態＞
　上述の第２の実施の形態では、Ｎ－１個のプリチャージ制御回路４１０のそれぞれは、固定の充電量によりプリチャージしていた。しかしながら、充電量を固定値とすると、参照電圧Ｖｒｅｆｐの変動を十分に抑制することができないことがある。これは、デジタル信号ＤＯＵＴの値に応じて、プリチャージ制御回路４１０が補償すべき電荷量が変化するためである。したがって、プリチャージ制御回路４１０は、デジタル信号ＤＯＵＴに基づいて、プリチャージする際の充電量を制御することが望ましい。この第３の実施の形態のプリチャージ制御回路４１０は、デジタル信号ＤＯＵＴに基づいて、充電量を制御する点において第２の実施の形態と異なる。
　図２６は、本技術の第３の実施の形態におけるプリチャージ制御部４００の一構成例を示すブロック図である。第３の実施の形態のプリチャージ制御部４００は、Ｎ－３個のプリチャージ制御回路４１０と、プリチャージ制御回路５００および５５０とを備える。
　プリチャージ制御回路５００は、第（Ｎ－３）ビットに対応する回路である。このプリチャージ制御回路５００は、ＤＯＵＴＮ－１およびＤＯＵＴＮ－２に基づいて充電量を制御する。
　プリチャージ制御回路５５０は、第（Ｎ－４）ビットに対応する回路である。このプリチャージ制御回路５５０は、ＤＯＵＴＮ－１、ＤＯＵＴＮ－２およびＤＯＵＴＮ－３に基づいて充電量を制御する。
　残りの第（Ｎ－２）ビットと、第（Ｎ－５）ビット以降とに対応するプリチャージ制御回路４１０の構成は、第２の実施の形態と同様である。
　図２７は、本技術の第３の実施の形態における第（Ｎ－３）ビットに対応するプリチャージ制御回路５００の一構成例を示す回路図である。このプリチャージ制御回路５００は、スイッチ５１１、５１２、５１６および５１７と、プリチャージコンデンサ５１３および５１８と、ＡＮＤゲート５１４、５１５、５１９および５２０と、制御信号生成部５３０とを備える。
　スイッチ５１１は、ＡＮＤゲート５１４からの出力信号に従って、デカップリングコンデンサ２２２とプリチャージコンデンサ５１３との間の経路を開閉するものである。例えば、スイッチ５１１は、ＡＮＤゲート５１４からの出力信号がハイレベルである場合に閉状態に移行し、ローレベルである場合に開状態に移行する。他のスイッチ５１２、５１６および５１７も同様に、対応する論理ゲートの出力信号がハイレベルである場合に閉状態に移行し、ローレベルである場合に開状態に移行する。
　スイッチ５１２は、ＡＮＤゲート５１５からの出力信号に従って、電源端子とプリチャージコンデンサ５１３との間の経路を開閉するものである。プリチャージコンデンサ５１３の一端は接地され、他端はスイッチ５１１および５１２に接続される。
　ＡＮＤゲート５１４は、切替制御信号Ｓ２Ｎ－３とハイレベルのチャージ制御信号ＣＨ１Ｎ－３との論理積をスイッチ５１１に出力するものである。ＡＮＤゲート５１５は、切替制御信号Ｓ３Ｎ－３とチャージ制御信号ＣＨ１Ｎ－３との論理積をスイッチ５１２に出力するものである。
　スイッチ５１６は、ＡＮＤゲート５１９からの出力信号に従って、デカップリングコンデンサ２２２とプリチャージコンデンサ５１８との間の経路を開閉するものである。スイッチ５１７は、ＡＮＤゲート５２０からの出力信号に従って、電源端子とプリチャージコンデンサ５１８との間の経路を開閉するものである。プリチャージコンデンサ５１８の一端は接地され、他端はスイッチ５１６および５１７に接続される。
　ＡＮＤゲート５１９は、切替制御信号Ｓ２Ｎ－３とチャージ制御信号ＣＨ２Ｎ－３との論理積をスイッチ５１６に出力するものである。ＡＮＤゲート５２０は、切替制御信号Ｓ３Ｎ－３とチャージ制御信号ＣＨ２Ｎ－３との論理積をスイッチ５１７に出力するものである。
　制御信号生成部５３０は、デジタル信号ＤＯＵＴN-1およびＤＯＵＴN-２に基づいて電荷量を制御するものである。この制御信号生成部５３０は、図２１に例示した回路と同様の回路により、切替制御信号Ｓ２Ｎ－３およびＳ３Ｎ－３と、制御信号ＳＩＰＮ－３およびＳＩＮＮ－３とを生成する。さらに、制御信号生成部５３０は、デジタル信号ＤＯＵＴN-1およびＤＯＵＴN-2に対する論理演算により、チャージ制御信号ＣＨ２Ｎ－３を生成する。
　図２８は、本技術の第３の実施の形態における第（Ｎ－３）ビットに対応する制御信号生成部５３０の動作の一例を示す図である。デジタル信号ＤＯＵＴN-1およびＤＯＵＴN-2がいずれも「０」または両方とも「１」である場合に制御信号生成部５３０は、「０」のチャージ制御信号ＣＨ２Ｎ－３を出力する。これにより、１個のプリチャージコンデンサを用いてプリチャージが行われる。一方、デジタル信号ＤＯＵＴN-1およびＤＯＵＴN-2が互いに異なる値である場合に制御信号生成部５３０は、「１」のチャージ制御信号ＣＨ２Ｎ－３を出力する。これにより、２個のプリチャージコンデンサを用いてプリチャージが行われる。
　図２９は、技術の第３の実施の形態における第（Ｎ－４）ビットに対応するプリチャージ制御回路５５０の一構成例を示す回路図である。このプリチャージ制御回路５５０は、スイッチ５５１、５５２、５５６および５５７と、プリチャージコンデンサ５５３および５５８と、ＡＮＤゲート５５４、５５５、５５９および５６０とを備える。また、プリチャージ制御回路５５０は、スイッチ５６１、５６２、５６６および５６７と、プリチャージコンデンサ５６３および５６８と、ＡＮＤゲート５６４、５６５、５６９および５７０と、制御信号生成部５８０とを備える。
　スイッチ５５１は、ＡＮＤゲート５５４からの出力信号に従って、デカップリングコンデンサ２２２とプリチャージコンデンサ５５３との間の経路を開閉するものである。例えば、スイッチ５５１は、ＡＮＤゲート５５４からの出力信号がハイレベルである場合に閉状態に移行し、ローレベルである場合に開状態に移行する。他のスイッチ５５２、５５６、５５７、５６１、５６２、５６６および５６７も同様に、対応する論理ゲートの出力信号がハイレベルである場合に閉状態に移行し、ローレベルである場合に開状態に移行する。
　スイッチ５５２は、ＡＮＤゲート５５５からの出力信号に従って、電源端子とプリチャージコンデンサ５５３との間の経路を開閉するものである。プリチャージコンデンサ５５３の一端は接地され、他端はスイッチ５５１および５５２に接続される。
　ＡＮＤゲート５５４は、切替制御信号Ｓ２Ｎ－４とハイレベルのチャージ制御信号ＣＨ１Ｎ－４との論理積をスイッチ５５１に出力するものである。ＡＮＤゲート５５５は、切替制御信号Ｓ３Ｎ－４とＣＨ１Ｎ－４との論理積をスイッチ５５２に出力するものである。
　スイッチ５５６は、ＡＮＤゲート５５９からの出力信号に従って、デカップリングコンデンサ２２２とプリチャージコンデンサ５５８との間の経路を開閉するものである。スイッチ５５７は、ＡＮＤゲート５６０からの出力信号に従って、電源端子とプリチャージコンデンサ５５８との間の経路を開閉するものである。プリチャージコンデンサ５５８の一端は接地され、他端はスイッチ５５６および５５７に接続される。
　ＡＮＤゲート５５９は、切替制御信号Ｓ２Ｎ－４とチャージ制御信号ＣＨ２Ｎ－４との論理積をスイッチ５５６に出力するものである。ＡＮＤゲート５６０は、切替制御信号Ｓ３Ｎ－４とチャージ制御信号ＣＨ２Ｎ－４との論理積をスイッチ５５７に出力するものである。
　スイッチ５６１は、ＡＮＤゲート５６４からの出力信号に従って、デカップリングコンデンサ２２２とプリチャージコンデンサ５６３との間の経路を開閉するものである。
　スイッチ５６２は、ＡＮＤゲート５６５からの出力信号に従って、電源端子とプリチャージコンデンサ５６３との間の経路を開閉するものである。プリチャージコンデンサ５６３の一端は接地され、他端はスイッチ５６１および５６２に接続される。
　ＡＮＤゲート５６４は、切替制御信号Ｓ２Ｎ－４とチャージ制御信号ＣＨ３Ｎ－４との論理積をスイッチ５６１に出力するものである。ＡＮＤゲート５６５は、切替制御信号Ｓ３Ｎ－４とチャージ制御信号ＣＨ３Ｎ－４との論理積をスイッチ５６２に出力するものである。
　スイッチ５６６は、ＡＮＤゲート５６９からの出力信号に従って、デカップリングコンデンサ２２２とプリチャージコンデンサ５６８との間の経路を開閉するものである。スイッチ５６７は、ＡＮＤゲート５７０からの出力信号に従って、電源端子とプリチャージコンデンサ５６８との間の経路を開閉するものである。プリチャージコンデンサ５６８の一端は接地され、他端はスイッチ５６６および５６７に接続される。
　ＡＮＤゲート５６９は、切替制御信号Ｓ２Ｎ－４とチャージ制御信号ＣＨ４Ｎ－４との論理積をスイッチ５６６に出力するものである。ＡＮＤゲート５７０は、切替制御信号Ｓ３Ｎ－４とチャージ制御信号ＣＨ４Ｎ－４との論理積をスイッチ５６７に出力するものである。
　制御信号生成部５８０は、デジタル信号ＤＯＵＴN-1乃至ＤＯＵＴN-３に基づいて電荷量を制御するものである。この制御信号生成部５８０は、図２１に例示した回路と同様の回路により、切替制御信号Ｓ２Ｎ－４、Ｓ３Ｎ－４と、制御信号ＳＩＰＮ－４およびＳＩＮＮ－４とを生成する。さらに、制御信号生成部５８０は、デジタル信号ＤＯＵＴN-1乃至ＤＯＵＴN-３に対する論理演算により、チャージ制御信号ＣＨ２Ｎ－４、ＣＨ３Ｎ－４およびＣＨ４Ｎ－４を生成する。
　図３０は、本技術の第３の実施の形態における第（Ｎ－４）ビットに対応する制御信号生成部５８０の動作の一例を示す図である。
　ＤＯＵＴN-1乃至ＤＯＵＴN-３からなるデジタル信号が「０００」である場合に、制御信号生成部５８０は、チャージ制御信号ＣＨ２Ｎ－４、ＣＨ３Ｎ－４およびＣＨ４Ｎ－４をいずれも「０」にする。これにより、１個のプリチャージコンデンサを用いてプリチャージが行われる。
　デジタル信号が「００１」である場合に、制御信号生成部５８０は、チャージ制御信号ＣＨ２Ｎ－４、ＣＨ３Ｎ－４およびＣＨ４Ｎ－４をいずれも「１」にする。これにより、４個のプリチャージコンデンサを用いてプリチャージが行われる。
　デジタル信号が「０１０」である場合に、制御信号生成部５８０は、チャージ制御信号ＣＨ２Ｎ－４のみを「１」にする。これにより、２個のプリチャージコンデンサを用いてプリチャージが行われる。
　デジタル信号が「０１１」である場合に、制御信号生成部５８０は、チャージ制御信号ＣＨ２Ｎ－４およびＣＨ３Ｎ－４を「１」にする。これにより、３個のプリチャージコンデンサを用いてプリチャージが行われる。
　デジタル信号が「１００」である場合に、制御信号生成部５８０は、チャージ制御信号ＣＨ２Ｎ－４およびＣＨ３Ｎ－４を「１」にする。これにより、３個のプリチャージコンデンサを用いてプリチャージが行われる。
　デジタル信号が「１０１」である場合に、制御信号生成部５８０は、チャージ制御信号ＣＨ２Ｎ－４のみを「１」にする。これにより、２個のプリチャージコンデンサを用いてプリチャージが行われる。
　デジタル信号が「１１０」である場合に、制御信号生成部５８０は、チャージ制御信号ＣＨ２Ｎ－４、ＣＨ３Ｎ－４およびＣＨ４Ｎ－４をいずれも「１」にする。これにより、４個のプリチャージコンデンサを用いてプリチャージが行われる。
　デジタル信号が「１１１」である場合に、制御信号生成部５８０は、チャージ制御信号ＣＨ２Ｎ－４、ＣＨ３Ｎ－４およびＣＨ４Ｎ－４をいずれも「０」にする。これにより、１個のプリチャージコンデンサを用いてプリチャージが行われる。
　図３１は、本技術の第３の実施の形態におけるＤＯＵＴ７までの電荷の変動量の一例を示すグラフである。デジタル信号ＤＯＵＴのビット数Ｎを「１０」とし、最初にコンパレータ２３０から出力されるビットをＤＯＵＴ９とし、最後に出力されるビットをＤＯＵＴ０とする。
　図３１におけるａは、ＤＯＵＴ９が出力されたときの電荷量の変動を示す図である。同図におけるａの縦軸は充放電される電荷量を示し、横軸はデジタル信号内のビットＤＯＵＴ９の値を示す。最初のビット（ＤＯＵＴ９）は、比較を行わずに生成されるため、ＤＯＵＴ９が「０」および「１」のいずれであっても電荷量は変わらない。
　図３１におけるｂは、ビットＤＯＵＴ９およびＤＯＵＴ８が出力されたときの電荷量の変動を示す図である。同図におけるｂの縦軸は充放電される電荷量を示し、横軸はデジタル信号内のビットＤＯＵＴ９およびＤＯＵＴ８の値を示す。２番目のビット（ＤＯＵＴ８）は、最初の逐次比較制御の後に生成されるため、ビットＤＯＵＴ９およびＤＯＵＴ８の値の組合せに応じて電荷量が変動する。プリチャージ制御回路５００は、その変動に応じて充電量を変更する。
　図３１におけるｃは、ビットＤＯＵＴ９乃至ＤＯＵＴ７が出力されたときの電荷量の変動を示す図である。同図におけるｃの縦軸は充放電される電荷量を示し、横軸はデジタル信号内のビットＤＯＵＴ９乃至ＤＯＵＴ７の値を示す。３番目のビット（ＤＯＵＴ８）は、２回目の逐次比較制御の後に生成されるため、ビットＤＯＵＴ９乃至ＤＯＵＴ７の値の組合せに応じて電荷量が変動する。プリチャージ制御回路５５０は、その変動に応じて充電量を変更する。
　図３２は、本技術の第３の実施の形態におけるＤＯＵＴ6以降の電荷の変動量の一例を示すグラフである。同図におけるａは、ビットＤＯＵＴ９乃至ＤＯＵＴ６が出力されたときの電荷量の変動を示す図である。同図におけるａの縦軸は充放電される電荷量を示し、横軸はデジタル信号内のビットＤＯＵＴ９乃至ＤＯＵＴ６の値を示す。
　図３２におけるｂは、ビットＤＯＵＴ９乃至ＤＯＵＴ５が出力されたときの電荷量の変動を示す図である。同図におけるｂの縦軸は充放電される電荷量を示し、横軸はデジタル信号内のビットＤＯＵＴ９乃至ＤＯＵＴ５の値を示す。
　図３２におけるｃは、全ビットが出力されたときの電荷量の変動を示す図である。同図におけるｃの縦軸は充放電される電荷量を示し、横軸はデジタル信号の値を示す。
　図３２におけるａ、ｂおよびｃに例示したように、デジタル信号の値に応じて電荷量が変動しているものの、その変動量は、図３１に例示したＤＯＵＴ８やＤＯＵＴ７の出力時と比較して小さい。このため、ＤＯＵＴ6以降は、充電量は一定で問題は生じない。なお、ＤＯＵＴ6（すなわち、第（Ｎ－５）ビット）以降においても、充電量をデジタル信号に応じて変更してもよい。
　このように、本技術の第３の実施の形態によれば、プリチャージ制御部４００は、デジタル信号ＤＯＵＴに基づいて充電量を制御するため、充放電する電荷量が変動する場合であっても、その変動に合わせて、充電量を適切な値に制御することができる。
　＜＜応用例＞＞
「応用例としての住宅における蓄電システム」
　本開示を住宅用の蓄電システムに適用した例について、図３３を参照して説明する。例えば住宅９００１用の蓄電システム９１００においては、火力発電９００２ａ、原子力発電９００２ｂ、水力発電９００２ｃ等の集中型電力系統９００２から電力網９００９、情報網９０１２、スマートメータ９００７、パワーハブ９００８等を介し、電力が蓄電装置９００３に供給される。
これと共に、家庭内発電装置９００４等の独立電源から電力が蓄電装置９００３に供給される。蓄電装置９００３に供給された電力が蓄電される。蓄電装置９００３を使用して、住宅９００１で使用する電力が給電される。住宅９００１に限らずビルに関しても同様の蓄電システムを使用できる。
　住宅９００１には、発電装置９００４、電力消費装置９００５、蓄電装置９００３、各装置を制御する制御装置９０１０、スマートメータ９００７、各種情報を取得するセンサー９０１１が設けられている。各装置は、電力網９００９および情報網９０１２によって接続されている。発電装置９００４として、太陽電池、燃料電池等が利用され、発電した電力が電力消費装置９００５および／または蓄電装置９００３に供給される。電力消費装置９００５は、冷蔵庫９００５ａ、空調装置９００５ｂ、テレビジョン受信機９００５ｃ、風呂９００５ｄ等である。さらに、電力消費装置９００５には、電動車両９００６が含まれる。電動車両９００６は、電気自動車９００６ａ、ハイブリッドカー９００６ｂ、電気バイク９００６ｃである。
　蓄電装置９００３に対して、上述した本開示のバッテリユニットが適用される。蓄電装置９００３は、二次電池又はキャパシタから構成されている。例えば、リチウムイオン電池によって構成されている。リチウムイオン電池は、定置型であっても、電動車両９００６で使用されるものでも良い。スマートメータ９００７は、商用電力の使用量を測定し、測定された使用量を、電力会社に送信する機能を備えている。電力網９００９は、直流給電、交流給電、非接触給電の何れか一つまたは複数を組み合わせても良い。
　各種のセンサー９０１１は、例えば人感センサー、照度センサー、物体検知センサー、消費電力センサー、振動センサー、接触センサー、温度センサー、赤外線センサー等である。各種センサー９０１１により取得された情報は、制御装置９０１０に送信される。センサー９０１１からの情報によって、気象の状態、人の状態等が把握されて電力消費装置９００５を自動的に制御してエネルギー消費を最小とすることができる。さらに、制御装置９０１０は、住宅９００１に関する情報をインターネットを介して外部の電力会社等に送信することができる。
　パワーハブ９００８によって、電力線の分岐、直流交流変換等の処理がなされる。制御装置９０１０と接続される情報網９０１２の通信方式としては、ＵＡＲＴ(Universal Asynchronous Receiver-Transmitter:非同期シリアル通信用送受信回路）等の通信インターフェースを使う方法、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ、Ｗｉ－Ｆｉ等の無線通信規格によるセンサーネットワークを利用する方法がある。Ｂｌｕｅｔｏｏｔｈ方式は、マルチメディア通信に適用され、一対多接続の通信を行うことができる。ＺｉｇＢｅｅは、ＩＥＥＥ(Institute of Electrical and Electronics Engineers) ８０２．１５．４の物理層を使用するものである。ＩＥＥＥ８０２．１５．４は、ＰＡＮ(Personal Area Network) またはＷ(Wireless)ＰＡＮと呼ばれる短距離無線ネットワーク規格の名称である。
　制御装置９０１０は、外部のサーバ９０１３と接続されている。このサーバ９０１３は、住宅９００１、電力会社、サービスプロバイダーの何れかによって管理されていても良い。サーバ９０１３が送受信する情報は、たとえば、消費電力情報、生活パターン情報、電力料金、天気情報、天災情報、電力取引に関する情報である。これらの情報は、家庭内の電力消費装置（たとえばテレビジョン受信機）から送受信しても良いが、家庭外の装置（たとえば、携帯電話機等）から送受信しても良い。これらの情報は、表示機能を持つ機器、たとえば、テレビジョン受信機、携帯電話機、ＰＤＡ(Personal Digital Assistants)等に、表示されても良い。
　各部を制御する制御装置９０１０は、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）等で構成され、この例では、蓄電装置９００３に格納されている。制御装置９０１０は、蓄電装置９００３、家庭内発電装置９００４、電力消費装置９００５、各種センサー９０１１、サーバ９０１３と情報網９０１２により接続され、例えば、商用電力の使用量と、発電量とを調整する機能を有している。なお、その他にも、電力市場で電力取引を行う機能等を備えていても良い。
　以上のように、電力が火力９００２ａ、原子力９００２ｂ、水力９００２ｃ等の集中型電力系統９００２のみならず、家庭内発電装置９００４（太陽光発電、風力発電）の発電電力を蓄電装置９００３に蓄えることができる。したがって、家庭内発電装置９００４の発電電力が変動しても、外部に送出する電力量を一定にしたり、または、必要なだけ放電するといった制御を行うことができる。例えば、太陽光発電で得られた電力を蓄電装置９００３に蓄えると共に、夜間は料金が安い深夜電力を蓄電装置９００３に蓄え、昼間の料金が高い時間帯に蓄電装置９００３によって蓄電した電力を放電して利用するといった使い方もできる。
　なお、この例では、制御装置９０１０が蓄電装置９００３内に格納される例を説明したが、スマートメータ９００７内に格納されても良いし、単独で構成されていても良い。さらに、蓄電システム９１００は、集合住宅における複数の家庭を対象として用いられてもよいし、複数の戸建て住宅を対象として用いられてもよい。
　以上、本開示に係る技術が適用され得る蓄電システム９１００の一例について説明した。本開示に係る技術は、以上説明した構成のうち、センサー９０１１に好適に適用され得る。具体的には、センサー９０１１内のＡＤＣに、図２に例示したアナログデジタル変換器２００が適用される。センサー９０１１に本開示に係る技術を適用することにより、そのセンサー９０１１の消費電力を低減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）シングルエンド信号をサンプリングする一対のサンプリングコンデンサと、
　前記シングルエンド信号がサンプリングされると前記一対のサンプリングコンデンサの一方の両端を正側信号線と所定の端子との間に接続する正側接続制御と前記一対のサンプリングコンデンサの他方の両端を負側信号線と前記所定の端子との間に接続する負側接続制御とを行う接続制御部と、
　前記正側接続制御および前記負側接続制御が行われた前記正側信号線および前記負側信号線からの差動信号をデジタル信号に変換する変換部と
を具備するアナログデジタル変換器。
（２）所定の内部電位により充電された一対のコモン電圧生成コンデンサをさらに具備し、
　前記一対のサンプリングコンデンサは、前記正側信号線と前記負側信号線との間に並列に接続された状態において前記シングルエンド信号をサンプリングし、
　前記正側接続制御は、前記一対のサンプリングコンデンサの前記一方の一端の接続先を前記負側信号線から前記所定の端子に切り替えるとともに前記一対のコモン電圧生成コンデンサの一方の一端の接続先を前記所定の内部電位から前記正側信号線に切り替える制御であり、
　前記負側接続制御は、前記一対のサンプリングコンデンサの前記他方の一端の接続先を前記正側信号線から前記所定の端子に切り替えるとともに前記一対のコモン電圧生成コンデンサの他方の一端の接続先を前記所定の内部電位から前記負側信号線に切り替える制御である
前記（１）記載のアナログデジタル変換器。
（３）前記接続制御部は、前記一対のサンプリングコンデンサの前記他方の前記一端の接続先を前記一対のサンプリングコンデンサの前記一方と異なるタイミングにおいて切り替える
前記（２）記載のアナログデジタル変換器。
（４）前記負側信号線の電位により充電された一対のコモン電圧生成コンデンサをさらに具備し、
　前記一対のサンプリングコンデンサの前記一方は、前記正側信号線と前記所定の端子とに両端が接続された状態において前記シングルエンド信号をサンプリングし、
　前記一対のサンプリングコンデンサの前記他方は、前記正側信号線と前記所定の内部電位とに両端が接続された状態において前記シングルエンド信号をサンプリングし、
　前記正側接続制御は、前記一対のコモン電圧生成コンデンサの一方の一端の接続先を前記負側信号線から前記正側信号線に切り替える制御であり、
　前記負側接続制御は、前記一対のサンプリングコンデンサの前記他方の一端の接続先を前記正側信号線から前記所定の端子に切り替えるとともに前記他方の他端の接続先を前記所定の内部電位から前記負側信号線に切り替える制御である
前記（１）記載のアナログデジタル変換器。
（５）所定の基準電位より高い参照電位を参照信号線を介して供給するデカップリングコンデンサと、
　前記一対のサンプリングコンデンサのいずれかの一端の接続先を前記参照電位および基準電位の一方から他方に切り替える旨を指示する制御信号を前記デジタル信号に基づいて生成するデジタルアナログ変換器制御部と、
　前記制御信号が生成された場合には前記デカップリングコンデンサおよび前記参照信号線の少なくとも一方を充電した後に前記制御信号を出力する充電制御部と、
　前記出力された制御信号に従って前記一対のサンプリングコンデンサのいずれかの前記一端の接続先を切り替えるスイッチと
をさらに具備する前記（１）乃至（４）のいずれかに記載のアナログデジタル変換器。
（６）前記充電制御部は、前記デカップリングコンデンサおよび前記参照信号線の少なくとも一方を一定の充電量により充電する
前記（５）記載のアナログデジタル変換器。
（７）前記充電制御部は、前記デカップリングコンデンサおよび前記参照信号線の少なくとも一方を充電する際の充電量を前記デジタル信号に基づいて制御する
前記（５）記載のアナログデジタル変換器。
（８）前記一対のサンプリングコンデンサのトッププレートに前記シングルエンド信号が入力される
前記（１）乃至（７）のいずれかに記載のアナログデジタル変換器。
（９）前記一対のサンプリングコンデンサのボトムプレートに前記シングルエンド信号が入力される
前記（１）乃至（７）のいずれかに記載のアナログデジタル変換器。
（１０）シングルエンド信号をサンプリングする一対のサンプリングコンデンサと、
　前記シングルエンド信号がサンプリングされると前記一対のサンプリングコンデンサの一方の両端を正側信号線と所定の端子との間に接続する正側接続制御と前記一対のサンプリングコンデンサの他方の両端を負側信号線と前記所定の端子との間に接続する負側接続制御とを行う接続制御部と、
　前記正側接続制御および前記負側接続制御が行われた前記正側信号線および前記負側信号線からの差動信号をデジタル信号に変換する変換部と、
　前記デジタル信号を処理するデジタル信号処理部と
を具備する電子装置。
（１１）一対のサンプリングコンデンサにシングルエンド信号がサンプリングされると前記一対のサンプリングコンデンサの一方の両端を正側信号線と所定の端子との間に接続する正側接続制御と前記一対のサンプリングコンデンサの他方の両端を負側信号線と前記所定の端子との間に接続する負側接続制御とを行う制御手順と、
　前記正側接続制御および前記負側接続制御が行われた前記正側信号線および前記負側信号線からの差動信号をデジタル信号に変換する変換手順と
を具備するアナログデジタル変換器の制御方法。
　１００　電子装置
　１１０　シングルエンド信号供給部
　１２０　サンプリングクロック生成回路
　１３０　デジタル信号処理部
　１４１、１４２　抵抗
　２００　アナログデジタル変換器
　２１１、２１２　サンプリングスイッチ
　２２１　リファレンスバッファ
　２２２　デカップリングコンデンサ
　２３０　コンパレータ
　２４０、２４１、２４２　逐次比較制御部
　２５０　ＤＡＣ制御部
　３００　デジタルアナログ変換部
　３１０　回路ブロック
　２１４、２１５、３１１、３１３、３１４、３１５、３１６、３１８、３１９、３２０、３２１、３２３、３２４、３２５、３２６、３２８、３２９、３３０、３３１、３３２、３４１、３４２、３４３、３４４、４１１、４１２、５１１、５１２、５１６、５１７、５５１、５５２、５５６、５５７、５６１、５６２、５６６、５６７　スイッチ
　３１２、３２２　コモン電圧生成コンデンサ
　３１７、３２７　サンプリングコンデンサ
　３９１、３９２　コンデンサ
　４００　プリチャージ制御部
　４１０、５００、５５０　プリチャージ制御回路
　４１３、５１３、５１８、５５３、５５８、５６３、５６８　プリチャージコンデンサ
　４２０、５３０、５８０　制御信号生成部
　４２１、４２２、５１４、５１５、５１９、５２０、５５４、５５５、５５９、５６０、５６４、５６５、５６９、５７０　ＡＮＤゲート
　４２３、４２４、４２５、４２６、４２７、４２８、４３１　ＮＯＴゲート
　４２９、４３０、４３２　ＮＯＲゲート

Claims (11)

  1. 　シングルエンド信号をサンプリングする一対のサンプリングコンデンサと、
    　前記シングルエンド信号がサンプリングされると前記一対のサンプリングコンデンサの一方の両端を正側信号線と所定の端子との間に接続する正側接続制御と前記一対のサンプリングコンデンサの他方の両端を負側信号線と前記所定の端子との間に接続する負側接続制御とを行う接続制御部と、
    　前記正側接続制御および前記負側接続制御が行われた前記正側信号線および前記負側信号線からの差動信号をデジタル信号に変換する変換部と
    を具備するアナログデジタル変換器。
  2. 　所定の内部電位により充電された一対のコモン電圧生成コンデンサをさらに具備し、
    　前記一対のサンプリングコンデンサは、前記正側信号線と前記負側信号線との間に並列に接続された状態において前記シングルエンド信号をサンプリングし、
    　前記正側接続制御は、前記一対のサンプリングコンデンサの前記一方の一端の接続先を前記負側信号線から前記所定の端子に切り替えるとともに前記一対のコモン電圧生成コンデンサの一方の一端の接続先を前記所定の内部電位から前記正側信号線に切り替える制御であり、
    　前記負側接続制御は、前記一対のサンプリングコンデンサの前記他方の一端の接続先を前記正側信号線から前記所定の端子に切り替えるとともに前記一対のコモン電圧生成コンデンサの他方の一端の接続先を前記所定の内部電位から前記負側信号線に切り替える制御である
    請求項１記載のアナログデジタル変換器。
  3. 　前記接続制御部は、前記一対のサンプリングコンデンサの前記他方の前記一端の接続先を前記一対のサンプリングコンデンサの前記一方と異なるタイミングにおいて切り替える
    請求項２記載のアナログデジタル変換器。
  4. 　前記負側信号線の電位により充電された一対のコモン電圧生成コンデンサをさらに具備し、
    　前記一対のサンプリングコンデンサの前記一方は、前記正側信号線と前記所定の端子とに両端が接続された状態において前記シングルエンド信号をサンプリングし、
    　前記一対のサンプリングコンデンサの前記他方は、前記正側信号線と前記所定の内部電位とに両端が接続された状態において前記シングルエンド信号をサンプリングし、
    　前記正側接続制御は、前記一対のコモン電圧生成コンデンサの一方の一端の接続先を前記負側信号線から前記正側信号線に切り替える制御であり、
    　前記負側接続制御は、前記一対のサンプリングコンデンサの前記他方の一端の接続先を前記正側信号線から前記所定の端子に切り替えるとともに前記他方の他端の接続先を前記所定の内部電位から前記負側信号線に切り替える制御である
    請求項１記載のアナログデジタル変換器。
  5. 　所定の基準電位より高い参照電位を参照信号線を介して供給するデカップリングコンデンサと、
    　前記一対のサンプリングコンデンサのいずれかの一端の接続先を前記参照電位および基準電位の一方から他方に切り替える旨を指示する制御信号を前記デジタル信号に基づいて生成するデジタルアナログ変換器制御部と、
    　前記制御信号が生成された場合には前記デカップリングコンデンサおよび前記参照信号線の少なくとも一方を充電した後に前記制御信号を出力する充電制御部と、
    　前記出力された制御信号に従って前記一対のサンプリングコンデンサのいずれかの前記一端の接続先を切り替えるスイッチと
    をさらに具備する請求項１記載のアナログデジタル変換器。
  6. 　前記充電制御部は、前記デカップリングコンデンサおよび前記参照信号線の少なくとも一方を一定の充電量により充電する
    請求項５記載のアナログデジタル変換器。
  7. 　前記充電制御部は、前記デカップリングコンデンサおよび前記参照信号線の少なくとも一方を充電する際の充電量を前記デジタル信号に基づいて制御する
    請求項５記載のアナログデジタル変換器。
  8. 　前記一対のサンプリングコンデンサのトッププレートに前記シングルエンド信号が入力される
    請求項１記載のアナログデジタル変換器。
  9. 　前記一対のサンプリングコンデンサのボトムプレートに前記シングルエンド信号が入力される
    請求項１記載のアナログデジタル変換器。
  10. 　シングルエンド信号をサンプリングする一対のサンプリングコンデンサと、
    　前記シングルエンド信号がサンプリングされると前記一対のサンプリングコンデンサの一方の両端を正側信号線と所定の端子との間に接続する正側接続制御と前記一対のサンプリングコンデンサの他方の両端を負側信号線と前記所定の端子との間に接続する負側接続制御とを行う接続制御部と、
    　前記正側接続制御および前記負側接続制御が行われた前記正側信号線および前記負側信号線からの差動信号をデジタル信号に変換する変換部と、
    　前記デジタル信号を処理するデジタル信号処理部と
    を具備する電子装置。
  11. 　一対のサンプリングコンデンサにシングルエンド信号がサンプリングされると前記一対のサンプリングコンデンサの一方の両端を正側信号線と所定の端子との間に接続する正側接続制御と前記一対のサンプリングコンデンサの他方の両端を負側信号線と前記所定の端子との間に接続する負側接続制御とを行う接続制御手順と、
    　前記正側接続制御および前記負側接続制御が行われた前記正側信号線および前記負側信号線からの差動信号をデジタル信号に変換する変換手順と
    を具備するアナログデジタル変換器の制御方法。
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