JP2010109963A - 逐次比較型ad変換回路および制御用半導体集積回路 - Google Patents
逐次比較型ad変換回路および制御用半導体集積回路 Download PDFInfo
- Publication number
- JP2010109963A JP2010109963A JP2009133673A JP2009133673A JP2010109963A JP 2010109963 A JP2010109963 A JP 2010109963A JP 2009133673 A JP2009133673 A JP 2009133673A JP 2009133673 A JP2009133673 A JP 2009133673A JP 2010109963 A JP2010109963 A JP 2010109963A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- register
- value
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
- H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
【課題】入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてFSRを変化させて、電圧変動の小さなアナログ信号に対する分解能を充分に向上させることができるA/D変換回路を提供する。
【解決手段】入力アナログ電圧と比較電圧の大小を判定する比較回路CMPと、該比較回路の判定結果を順次取り込むレジスタSARと、該レジスタの値を電圧に変換し前記比較電圧とするローカルDA変換回路とを備えた逐次比較型AD変換回路において、第1の電圧群の中から一つを選択してA/D変換可能な電圧範囲の上限値を与える第1基準電圧としてローカルDA変換回路へ供給する選択手段SEL1と、電圧値の低い第2の電圧群の中から一つを選択して電圧範囲の下限値を与える第2基準電圧として供給する選択手段SEL2と、前記第1選択手段と第2選択手段における選択状態を決定する値を設定するレジスタREG1とを設けた。
【選択図】図1
【解決手段】入力アナログ電圧と比較電圧の大小を判定する比較回路CMPと、該比較回路の判定結果を順次取り込むレジスタSARと、該レジスタの値を電圧に変換し前記比較電圧とするローカルDA変換回路とを備えた逐次比較型AD変換回路において、第1の電圧群の中から一つを選択してA/D変換可能な電圧範囲の上限値を与える第1基準電圧としてローカルDA変換回路へ供給する選択手段SEL1と、電圧値の低い第2の電圧群の中から一つを選択して電圧範囲の下限値を与える第2基準電圧として供給する選択手段SEL2と、前記第1選択手段と第2選択手段における選択状態を決定する値を設定するレジスタREG1とを設けた。
【選択図】図1
Description
本発明は、逐次比較型AD変換回路における変換可能な電圧範囲(FSR)を切り替える技術に関し、例えば電荷分配型のローカルDAC(DA変換回路)とチョッパ型コンパレータを備えたAD変換回路およびそれを内蔵した制御用半導体集積回路に利用して好適な技術に関する。
携帯電話、PDA(Personal Digital Assistants)、ディジタルカメラ等の携帯用電子機器には、機器内部のシステムを制御するためマイクロプロセッサが設けられており、マイクロプロセッサは電池の電圧や温度等を監視して制御を行っている。そのため、機器には電池の電圧や温度等を検出するセンサが設けられ、マイクロプロセッサには、これらのセンサからのアナログ信号をディジタル信号に変換するA/D変換回路を内蔵するものが用いられることが多い。
複数のアナログ信号を処理する場合に、その信号の数だけA/D変換回路を用意することは、コストの低減、機器の小型化を図る上で問題がある。そこで、複数のアナログ信号をA/D変換する場合には、マルチプレクサを用いて複数のアナログ信号を切り替え、1つのA/D変換回路により時分割でディジタル信号に変換する方法が取られている。
一般に、nビットのA/D変換回路の最小変換単位である1LSB(Least Significant Bit)は、1LSB=FSR/2nで表される。ここで、FSR(Full Scale Range)は、A/D変換回路の変換可能な電圧範囲であり、1LSBが小さいほどA/D変換回路の変換精度が高くなる。つまり、同じビット数のA/D変換回路であれば、FSRが小さい方が1LSBは小さくなり、変換誤差は小さくなる。一方、入力のオーバーレンジを防ぐため、アナログ入力信号の電圧変動範囲を全て含む範囲にFSRを設定する必要がある。
そのため、従来は、マルチプレクサを用いて複数のアナログ信号を切り替えて、1つのA/D変換回路で時分割処理する場合、全ての信号の電圧変動範囲がA/D変換回路の変換可能な電圧範囲であるFSR内に収まるようにFSRを設定していた。すなわち、最も電圧変動の大きいアナログ信号に合わせてFSRを設定し、A/D変換を行っていた。
しかしながら、最も電圧変動の大きいアナログ信号に合わせてFSRを設定してしまうと、電圧変動の小さいアナログ信号にとっては1LSBが大きくなりすぎ、小さな電圧変化を検出することが困難となる。そこで、変換対象のアナログ信号の電圧変動範囲に応じてA/D変換回路の基準電圧を切り替えて、FSRの上限値を変更することによりA/D変換精度を向上させるようにした発明が提案されている(特許文献1)。
上記特許文献1に記載されている発明は、図9(A)に破線で示すように電圧変動の小さいアナログ信号の入力レベルが低い場合には有効であった。しかし、図9(B)に破線で示すように電圧変動は小さいが入力レベルが高いアナログ信号の場合には、FSRをあまり小さくすることができないため、A/D変換回路の分解能を充分に向上させることができないという課題がある。なお、図9において、FSRは変更前のA/D変換電圧範囲、FSR’は変更後のA/D変換電圧範囲である。
また、上記のような電圧変動の異なる複数のアナログ信号を1つのA/D変換回路によって時分割でA/D変換処理する場合のみでなく、動作状況もしくはモードによって入力アナログ信号の電圧変動範囲が変化する場合もあるが、上記特許文献1に記載されている発明を適用したA/D変換回路では、そのような動作状況やモードの変化に対応することができないという課題がある。
この発明の目的は、入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてFSRを変化させて、電圧変動の小さなアナログ信号に対する分解能を充分に向上させることができるA/D変換回路を提供することにある。
この発明の他の目的は、動作状況に応じてFSRを変化させて、アナログ信号が入力される制御装置にとって最適なA/D変換結果を得ることができるA/D変換回路を提供することにある。
上記目的を達成するため、この発明は、入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第1レジスタと、該第1レジスタの値に応じた電圧を生成し前記比較電圧とするローカルDA変換回路と、を備えた逐次比較型AD変換回路において、第1の電圧群の中から一つを選択してA/D変換可能な電圧範囲の上限値を与える第1基準電圧として前記ローカルDA変換回路へ供給する第1選択手段と、前記第1の電圧群で選択した値よりも電圧値の低い値を第2の電圧群の中から一つ選択して前記電圧範囲の下限値を与える第2基準電圧として前記ローカルDA変換回路へ供給する第2選択手段と、前記第1選択手段と第2選択手段における選択状態を決定する値を設定するための第2レジスタと、を設けるようにしたものである。
また、入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第1レジスタと、該第1レジスタの値に応じた電圧を生成し前記比較電圧とするローカルDA変換回路と、を備えた逐次比較型AD変換回路において、A/D変換可能な電圧範囲の上限値を与える第1基準電圧および下限値を与える第2基準電圧を生成して前記ローカルDA変換回路へ供給する基準電圧発生回路と、前記第1基準電圧および第2基準電圧の電圧値を設定するための第2レジスタと、を備え、前記基準電圧発生回路は前記第2レジスタの設定値に応じて生成する電圧を変えるように構成しても良い。
上記した構成によれば、A/D変換可能な電圧範囲の上限値はもちろんのこと下限値も自由に設定することができるため、入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてFSRを変化させて、電圧変動の小さなアナログ信号に対する分解能を充分に向上させることができる。
ここで、望ましくは、前記ローカルDA変換回路は、前記比較回路の入力端子に一方の端子が共通に接続された複数の重み容量を含む容量アレイと、前記複数の重み容量の他方の端子にそれぞれ入力アナログ電圧または前記第1基準電圧もしくは第2基準電圧を印加可能な切替えスイッチ回路と、を備え、前記切替えスイッチ回路は、第1の期間に前記複数の重み容量の他方の端子に入力アナログ電圧を印加し、第2の期間に前記第1レジスタの値に応じて前記複数の重み容量の他方の端子に前記第1基準電圧もしくは第2基準電圧を印加するように構成する。これにより、ローカルDA変換回路の回路構成を変更することなく、容易にFSRを変化させることができる。
また、望ましくは、前記ローカルDA変換回路は、前記第1基準電圧が印加される第1ノードと前記第2基準電圧が印加される第2ノードとの間に設けられたラダー抵抗と、該ラダー抵抗のいずれかのノードから電位を取り出す第3選択手段とを備え、前記切替えスイッチ回路は前記第1レジスタの上位側の複数ビットの値に応じて接続状態が決定され、前記第3選択手段は前記第1レジスタの下位側の複数ビットの値に応じて取り出す電位が決定され、前記第3選択手段により取り出された電位は、前記切替えスイッチ回路によって、前記第2の期間に前記複数の重み容量のうち最も容量値の小さな容量の端子に印加されるようにする。これにより、AD変換回路の変換ビット数が大きい場合にもローカルDA変換回路の回路規模の増大を抑えることができる。
さらに、望ましくは、前記ローカルDA変換回路は、前記第1ノードに印加される電圧を選択する第4選択手段と、前記第2ノードに印加される電圧を選択する第5選択手段と、を備え、前記第4選択手段と第5選択手段は、前記第2レジスタの値に応じて選択状態が決定されるようにする。これにより、ラダー抵抗に流れる電流によって重み容量の端子に印加される基準電圧がずれるのを防止することができる。
また、望ましくは、前記比較回路は、CMOSインバータと該インバータの入出力端子間に設けられたスイッチ素子とを有し、所定の期間に前記スイッチ素子がオン状態にされて、前記複数の重み容量の共通端子に前記CMOSインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、前記第2の期間に前記スイッチ素子がオフ状態にされて前記CMOSインバータが入力電圧を増幅するように構成する。これにより、回路を構成する素子の数が多い差動増幅回路のようなコンパレータを用いることなく、入力アナログ電圧と比較電圧の大小を判定することができる。
さらに、望ましくは、複数のアナログ信号入力端子と、これらの入力端子に入力されているアナログ信号のうち一つを選択するための第6選択手段と、該第6選択手段における選択状態を決定する値を設定するための第3レジスタとを備え、前記第6選択手段によって前記複数のアナログ信号を順次選択して時分割でAD変換するように構成する。これにより、複数のアナログ信号を1つのA/D変換回路でA/D変換することができ、回路の規模ひいてはチップ面積を低減することができる。
さらに、本願の他の発明は、上記のように構成された逐次比較型AD変換回路と、該AD変換回路の出力を受けて制御信号を出力するCPUと、を備え、前記AD変換回路によるAD変換の開始前に前記CPUによって前記第2レジスタの値が設定されるように制御用半導体集積回路を構成したものである。これにより、一つのアナログ信号を動作状態もしくは動作モードに応じて異なる分解能でAD変換することができる。
本発明によれば、入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてFSRを変化させて、電圧変動の小さなアナログ信号に対するA/D変換回路の分解能を充分に向上させることができる。また、動作状況に応じてFSRを変化させて、アナログ信号が入力される制御装置にとって最適なA/D変換結果を得ることができるA/D変換回路を実現できるという効果がある。
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図1は、本発明に係る逐次比較型AD変換回路の一実施形態を示す。図1に示されているAD変換回路は、アナログ入力端子INに入力されたアナログ電圧Vinが入力される比較回路CMPと、該比較回路CMPの出力を順次取り込む逐次比較レジスタSARと、該レジスタSARから出力される信号によって内部のスイッチが切り替わることでSARの出力コードをDA変換した電圧を上記比較回路CMPの他方の入力端子へ出力するローカルDA変換回路DACとを備える。
さらに、AD変換回路は、ローカルDA変換回路DACにおけるDA変換に必要な複数の基準電圧を生成する基準電圧発生回路RVGと、基準電圧発生回路RVGにより生成された基準電圧Vref_h1〜Vref_hn,Vref_l1〜Vref_lnのうちいずれかをそれぞれ選択してローカルDA変換回路DACへ供給する複数のスイッチS11〜S1n,S21〜S2nからなるセレクタSEL1,SEL2と、該セレクタSEL1,SEL2内のスイッチのオン、オフ状態を設定するレジスタREG1とを備える。
上記レジスタREG1は、システム全体を制御するCPU(中央処理ユニット)によって設定が行われる。基準電圧発生回路RVGは、比較回路CMPやローカルDA変換回路DACと同一の半導体チップ上でなく外部にあっても良い。この実施形態では、チップ外部から基準となる電圧Vrefを1つ受けてそれを分圧する抵抗分圧回路をチップ内部に設けて、上記基準電圧Vref_h1〜Vref_hn,Vref_l1〜Vref_lnを生成するようにしている。
スイッチS11〜S1nはAD変換可能な電圧範囲であるFSR(Full Scale Range)の上限値となる電圧としてVref_h1〜Vref_hnの中からいずれか1つを、またスイッチS21〜S2nはFSRの下限値となる電圧としてVref_l1〜Vref_lnの中からいずれか1つを選択する。この実施形態では、FSRの上限値と下限値に対応してそれぞれn個のスイッチを設けているが、スイッチの数は異なっていてもよい。上記各電圧の大小関係を不等式で示すと、AVDD>Vref_h>Vref_l>AGNDである。ここで、AVDDは電源電圧、AGNDは接地電位である。
この実施形態のAD変換回路は、観測したい信号すなわちディジタル信号に変換したい信号の電圧変動範囲の大きさあるいはレベルが、動作状況あるいは動作モードによって変化する場合に、電圧変動範囲に合わせてレジスタREG1の値を書き換えることでFSRの上限値と下限値を切り替える。これによって、電圧変動が小さいときにはFSRを狭くして分解能を高くすることができる。
もともとAD変換回路の分解能(変換精度)は、FSRとビット数で決定される。例えば、10ビットのAD変換回路においてFSRが3V(ボルト)であれば、分解能は約3mV(=3/210V)である。ここで、検出したい信号変化量が1mVであった場合、FSRが3Vであるとすると12ビットのAD変換回路が必要となり、回路の設計変更をしなければならない。しかし、観測対象の信号の変化量が1Vであれば、FSRを1Vに設定することによって分解能を高めて10ビットのAD変換回路であっても1mVの信号変化を検出することができる。
また、特許文献1に記載されているAD変換回路は、FSRの上限値である基準電圧Vrefを変更するものであるため、図9(A)のように電圧変動の小さいアナログ信号の入力レベルがAGND〜1Vのように低い場合には、FSRをFSR’に変更して分解能を高めることが可能である。しかし、FSRの下限値を変更することはできないため、アナログ信号の変動範囲が同じ1Vでも入力レベルが2V〜3Vのように高い場合には、FSRは図9(B)のようにAGND〜3Vに設定しなければならず、分解能を1mVまで高めることはできなかった。
なお、このような場合、特許文献1に記載されているAD変換回路でも、入力端子の前段にレベルシフト回路を設けて観測対象の2V〜3Vの信号を0V〜1Vの信号にレベルシフトすれば分解能を高くして検出することもできるが、余分な外付け回路を追加する必要があり、面積の増加やコストアップを招くとともにレベルシフト回路のばらつきなどで誤差が増加するという不具合がある。これに対し、本実施形態のAD変換回路によれば、回路の設計変更や回路の追加を行うことなく、単にレジスタの設定値を変更するだけで、図9(C)のように、入力レベルが高く変動範囲の小さな信号についても最適なFSR’を設定して容易に分解能を高めることができる。
図2は、本発明に係る逐次比較型AD変換回路の第2の実施形態を示す。図2に示されているAD変換回路は、複数のアナログ入力端子IN1〜INn、これらの入力端子に入力されたアナログ入力Vin 1〜Vin nのうちいずれか1つを選択して比較回路CMPへ供給する複数のスイッチS31〜S3nからなるセレクタSEL3と、該セレクタSEL3内のスイッチのオン、オフ状態を設定する入力選択レジスタREG2とを、図1のAD変換回路に追加したものである。
入力選択レジスタREG2は、例えばクロック信号が入力されるたびに「1」が立っているビットがシフトするシフトレジスタにより構成し、「1」が立っているビットに対応するスイッチをオン状態にさせることで、アナログ入力Vin1〜Vinnを順番に比較回路CMPへ供給させて、時分割方式でAD変換を行わせるように構成することができる。
この実施形態のAD変換回路においては、観測したい信号が複数ありそれぞれの信号の電圧変動範囲の大きさやレベルが異なっている場合に、電圧変動範囲に合わせてレジスタREG1の値を設定し、FSRの上限値と下限値を切り替えることによって、電圧変動が小さい信号に対してはFSRを狭くして分解能を高くすることができる。しかも、この実施形態のAD変換回路は、図9(C)のように電圧変動が小さく入力レベルが高いアナログ信号についても分解能を高めることができる。
図3には、コンパレータがCMOSインバータを用いたいわゆるチョッパ型コンパレータである場合のローカルDA変換回路の第1の実施例が示されている。チョッパ型コンパレータは、図3のように、1段のCMOSインバータINVと該インバータの入出力端子間を短絡するスイッチSS1とからなるものの他、図8のように複数のCMOSインバータINV1,INV2,INV3……を、容量Cc1,Cc2……を介して縦続接続するとともに、各インバータ毎に入出力端子間を短絡するスイッチSS1,SS2,SS3……を設けた多段構成のものであってもよい。
この実施例のローカルDA変換回路DACは、電荷分配型のDA変換回路であって、2のn乗の重みを有する重み容量C0,C1,……Cn-1を含む容量アレイを有する。重み容量C0,C1,……Cn-1の一方の端子は共通接続されて、スイッチSS1を介してあるいは直接的に図1または図2のコンパレータCMPの入力端子に接続される。重み容量C0,C1,……Cn-1の他方の端子には切替えスイッチSW0〜SWn-1によって、基準電圧Vref_h1〜Vref_hn、Vref_l1〜Vref_lnまたは入力電圧Vinのいずれか1つが印加可能に構成されている。
そして、上記切替えスイッチSW0〜SWn-1は、逐次比較レジスタSARの値とサンプリングクロックに応じて接続端子が決定される。図3(A)に示されているのは、各スイッチのサンプリング期間における状態であり、切替えスイッチSW0〜SWn-1はすべて対応する重み容量C0,C1,……Cn-1の他方の端子に入力電圧Vinを印加し、入力電圧の電位に応じた電荷をチャージする。
図3(B)には、比較判定期間(ホールド期間)における各切替えスイッチSW0〜SWn-1の状態が示されている。図3(B)に示されているように、比較判定期間における切替えスイッチSW0〜SWn-1は、Vref_h1〜Vref_hnまたはVref_l1〜Vref_lnのいずれか一方である。また、Vref_h1〜Vref_hnとVref_l1〜Vref_lnのうちいずれの基準電圧が印加されるかはセレクタSEL1,SEL2によって決定される。比較判定期間にVref_h1〜Vref_hnとVref_l1〜Vref_lnのうちいずれかの基準電圧が、重み容量C0,C1,……Cn-1の他方の端子に印加されることで、印加された電圧と直前に印加された入力電圧Vinとの電位差に応じた電荷が残り、それがC0,C1,……Cn-1間で分配され、共通接続ノードに生じた電圧がコンパレータとしてのインバータINVの入力端子に供給される。
コンパレータにおいては、サンプリング期間にスイッチSS1がオンされてインバータINVの入出力が短絡されることで、入力電位と出力電位はインバータの論理しきい値VLTと等しい電位になる。これによって、重み容量C0,C1,……Cn-1には、VLTを基準として入力アナログ電圧Vinがサンプリングされる。つまり、VLTとVinとの電位差に応じた電荷がチャージされる。
比較判定時には、前述したように、ローカルDACでは切替えスイッチSW0〜SWn-1がレジスタSARの値に応じて基準電圧Vref_h1〜Vref_hnまたはVref_l1〜Vref_lnに接続される。これにより、インバータINVの入力端子には直前にサンプリングした入力アナログ電圧と、切替えスイッチSW0〜SWn-1の状態によって決まる比較電圧との電位差に応じた電位が供給される。そして、このときスイッチSS1がオフされてインバータINVの入力端子と出力端子が切り離されるため、インバータが増幅器として働いて入力電位を増幅して出力する。つまり、入力アナログ電圧が比較電圧よりも高いときはロウレベルの信号を、また入力アナログ電圧が比較電圧よりも低いときはハイレベルの信号を出力するコンパレータとして動作する。
図4には、ローカルDA変換回路DACとして電荷配分型と抵抗分圧型を組み合わせたDA変換回路を使用した場合の実施例が示されている。
この実施例のDA変換回路は、図3の実施例における重み容量C0,C1,……Cn-1と切替えスイッチSW0〜SWn-1の他に、直列形態の抵抗R1〜Rnからなるラダー抵抗RLDと該ラダー抵抗の各ノードの電位を取り出すスイッチS0,S1,……Sn-1を設けたものである。抵抗R1〜Rnは、通常は同一抵抗値に設定される。ラダー抵抗RLDの一方の端子にはセレクタSEL1で選択された電圧Vref_hが、またラダー抵抗RLDの一方の端子にはセレクタSEL2で選択された電圧Vref_lが印加される。
この実施例では、上記切替えスイッチSW0〜SWn-1はレジスタSARの上位側のビットによって制御され、上記切替えスイッチS0〜Sn-1は逐次比較レジスタSARの下位側のビットによって制御される。具体的には、SARの下位側のビットによってラダー抵抗RLDの電位を使用するときは、スイッチS0〜Sn-1のうちいずれか一つがオン状態にされ、切替えスイッチSW0〜SWn-1はSW0のみ動作し、SW1〜SWn-1は動作しない。
また、重み容量C0,C1,……Cn-1を使用するときは、スイッチS0またはSnがオン状態(残りはオフ)にされて、基準電圧Vref_hまたはVref_lが切替えスイッチSW0を介して容量C0に伝達される。SW1〜SWn-1は、サンプリング時にはVinの入力端子に接続され、比較判定時にはレジスタSARの上位側のビットに応じて基準電圧Vref_h1〜Vref_hnまたはVref_l1〜Vref_lnに接続される。
上記のように、電荷配分型に抵抗分圧型を組み合わせることによって、例えば10ビットのDA変換回路では、電荷配分型のみの場合には最小容量C0の210倍(約1000倍)の容量が必要であったものが、C0の25倍(32倍)の容量と32個の抵抗を設けるだけで済み、面積的に有利になるという利点がある。
図5には、図4の実施例のローカルDA変換回路の第1の変形例が示されている。図4の実施例では、ラダー抵抗RLDに流れる電流がセレクタSEL1を構成するスイッチを介して供給されるため、該スイッチの寄生抵抗による電圧降下で重み容量C0〜Cn-1に印加される電圧が低下するおそれがある。そこで、図5の変形例では、セレクタSEL1の他に、スイッチS11〜S1n,S21〜S2nと同様なスイッチS11’〜S1n’,S21’〜S2n’からなるセレクタを設けて、該セレクタによって選択された電圧をラダー抵抗RLDの端子に供給するように構成している。
上記スイッチS11’〜S1n’,S21’〜S2n’は、逐次比較レジスタSARの設定値に応じてスイッチS11〜S1n,S21〜S2nと同様に制御される。これによって、重み容量C0〜Cn-1に印加される基準電圧の低下を防止することができる。なお、図4の実施例においても、ラダー抵抗RLDに電流が流れることでスイッチの寄生抵抗により生じる電圧降下を見込んで、予めセレクタによって選択される電圧を高めに設定することで見かけ上の基準電圧の低下を防止することができる。
図6には、図4の実施例のローカルDA変換回路の第2の変形例が示されている。この変形例は、スイッチの寄生抵抗による電圧降下を回避するため、スイッチS11’〜S1n’,S21’〜S2n’を設ける代わりに、バッファ(ボルテージフォロワ)BFF1,BFF2を設けたものである。なお、図3の実施例に対しても、図7のように、セレクタSEL1,SEL2と切替えスイッチSW0〜SWn-1との間に、同様なバッファBFF1,BFF2を設けて基準電圧の低下を防止するようにしてもよい。
次に、基準電圧発生回路の実施例について説明する。図1及び図2に示されているAD変換回路における基準電圧発生回路RVGとしては、ラダー抵抗と該ラダー抵抗から取り出された電圧をそれぞれインピーダンス変換するバッファアンプ(ボルテージフォロワ)とからなるような回路が一般的に考えられる。このような回路の場合、比較的多数のバッファアンプが必要になるため回路規模が大きくなるおそれがある。以下に示す実施例は、アンプ(増幅回路)の数を減らすことができるようにした実施例である。なお、ローカルDA変換回路DACが、図3のような重み容量と切替えスイッチのみからなる場合には、バッファアンプは不要もしくは数が少なくて済む。
図11は、基準電圧発生回路(RVGとSEL1,SEL2が一体になったもの)の第1の実施例を示す。この実施例の基準電圧発生回路は、非反転入力端子に外部からの基準電圧Vrefがそれぞれ入力された差動増幅回路AMP1,AMP2と、これらの差動増幅回路AMP1,AMP2の出力端子と接地点との間に直列に接続された可変抵抗VR11,VR12;VR21,VR22とから構成され、VR11とVR12の接続ノードの電位が差動増幅回路AMP1の反転入力端子に、またVR21とVR22の接続ノードの電位が差動増幅回路AMP2の反転入力端子にフィードバックされるように構成されている。
このような構成を有することにより、差動増幅回路のイマジナリショート作用によって、差動増幅回路AMP1はその出力をVR11とVR12の抵抗比r12/(r11+r12)で分圧した電圧が基準電圧Vrefに一致するように動作する。つまり、Vref・(r11+r12)/r12となるような電圧をVref_hとして出力する。一方、差動増幅回路AMP2は、Vref・(r21+r22)/r22となるような電圧をVref_lとして出力する。従って、可変抵抗VR11,VR12とVR21,VR22の比をそれぞれ適宜に設定することで任意の電圧Vref_hと電圧Vref_lを出力させることができる。
上記可変抵抗VR11,VR12;VR21,VR22は、複数の直列抵抗と、各抵抗の接続ノードから電圧を取り出す複数のスイッチとからなり、これらのスイッチのオン、オフ状態をVref選択レジスタREG1の設定値により制御するように構成される。
図12は、基準電圧発生回路の第2の実施例を示す。この実施例の基準電圧発生回路は、非反転入力端子に外部からの基準電圧Vrefがそれぞれ入力された差動増幅回路AMP1と、この差動増幅回路AMP1の出力端子と接地点との間に直列に接続された可変抵抗VR11,VR12およびVR21,VR22とから構成され、VR11とVR12の接続ノードの電位が差動増幅回路AMP1の反転入力端子にフィードバックされるように構成されている。
この実施例でも、差動増幅回路AMP1はその出力をVR11とVR12の抵抗比r12/(r11+r12)で分圧した電圧が基準電圧Vrefに一致するように動作する。つまり、Vref・(r11+r12)/r12となるような電圧をVref_hとして出力する。一方、Vref_lは可変抵抗VR21とVR22との接続ノードから抵抗比で分圧された電圧として出力される。従って、可変抵抗VR11,VR12とVR21,VR22の比をそれぞれ適宜に設定することで任意の電圧Vref_hと電圧Vref_lを出力させることができる。この実施例は、Vref_h>Vref_lという条件がつくことになるため、第1の実施例の回路に比べて電圧の設定範囲の自由度が低くなるが、差動増幅回路が1つで済むという利点がある。
図13は、図12の基準電圧発生回路の変形例を示す。この変形例の基準電圧発生回路は、図12の基準電圧発生回路における可変抵抗VR21の代わりに抵抗値が固定の抵抗R21を使用したものである。この変形例は、Vref_hとVref_lとの関係において、図12の回路に比べてさらに自由度が低くなるという不具合があるが、可変抵抗が1つ少なくて済むという利点がある。
図14は、基準電圧発生回路の第3の実施例を示す。この実施例の基準電圧発生回路は、非反転入力端子に外部からの基準電圧Vrefがそれぞれ入力された差動増幅回路AMP1と、この差動増幅回路AMP1の出力端子と接地点との間に直列に接続された可変抵抗VR11,VR12とから構成され、VR11とVR12の接続ノードの電位が差動増幅回路AMP1の反転入力端子にフィードバックされるように構成されている。
そして、差動増幅回路AMP1の出力がVref_hとして出力されるとともに、可変抵抗VR11とVR12との接続ノードからVref_lが取り出されて出力されるように構成されている。この実施例は、第1の実施例の回路に比べて電圧の設定範囲の自由度が低いが、差動増幅回路が1つで済むとともに可変抵抗が2つ少なくなるという利点がある。
図15は、図14の基準電圧発生回路の変形例を示す。この変形例の基準電圧発生回路は、図14の基準電圧発生回路における可変抵抗VR11の代わりに抵抗値が固定の抵抗R11を使用したものである。この変形例は、Vref_hとVref_lとの関係において、図14の回路に比べてさらに自由度が低くなるという不具合があるが、可変抵抗が1つでよいという利点がある。
また、図13と図15の変形例においては、固定抵抗R21やR11としてローカルDA変換回路内のラダー抵抗RLDを共用して構成することができる。一例として、図13の変形例において、固定抵抗R21としてローカルDA変換回路内のラダー抵抗RLD(図4参照)を共用した場合の具体的な回路例を図16に示す。このように、基準電圧発生回路とローカルDA変換回路とで抵抗を一部共用することで、回路の面積を低減できるようになるという利点がある。
なお、以上の実施例では、差動増幅回路を非反転増幅回路として使用した基準電圧発生回路を示したが、それに限定されず、反転入力端子(−)に外部からの基準電圧Vrefを入力するとともに、出力端子と非反転入力端子との間にフィードバック抵抗を入れ、直列形態の可変抵抗で分圧された電圧を非反転入力端子(+)に入力させるように構成して、差動増幅回路を反転増幅型の回路として使用したものであってもよい。また、ローカルDA変換回路DACの構成によっては、図11〜図15において差動増幅回路AMP1,AMP2を省略した回路も可能である。例えばローカルDA変換回路DACが、図3のような重み容量と切替えスイッチのみからなる場合がそれに当たる。
次に、前記第1の実施形態のAD変換回路を適用して好適な応用システムの一例として二次電池の充電制御システムを、図10を用いて説明する。
図10に示されているように、この充電制御システムは、交流電圧ACを例えば5Vのような直流電圧に変換するAC−DCコンバータ10により変換された直流電圧VDDによってニッケル水素電池のような二次電池20を充電する電流制御用トランジスタQ1と、該トランジスタQ1のゲート制御電圧を生成するゲート制御回路30と、二次電池20の電圧をAD変換するAD変換回路40を備えている。
上記AD変換回路40により変換された信号はシステム全体を制御するCPU50に供給され、CPU50はAD変換回路40により変換された信号に基づいてゲート制御回路30に対する制御信号を生成し供給する。AD変換回路40として第1の実施形態のAD変換回路が使用されている。AD変換回路40とCPU50は、ROMやRAM、I/Oなど共に1つの半導体チップ上に例えばマイクロプロセッサもしくはマイクロコンピュータのような半導体集積回路として形成することができる。さらに、ゲート制御回路30もそのチップに内蔵させても良い。ゲート制御回路30は、例えばDAコンバータのような回路により構成できる。
二次電池を電源とする電子機器においては、電池の電圧が下がると誤動作を起こしたり回路が動作しなくなったりするおそれがある。そこで、CPUは通常の動作モードでは電池の電圧を監視して、電池電圧が所定の電圧以下になるとシステムの電源をオフしたりする。この場合、CPUは比較的広い電圧範囲で電池の電圧を監視すればよい。一方、二次電池を充電する充電モードでは、充電状況にもよるが、特に充電の最終段階では1.5V近傍の僅かな電圧の変化を検出して電流制御用トランジスタQ1を制御する必要がある。
このようなシステムに第1の実施形態のAD変換回路を適用して、通常動作モードではFSRを広くして大雑把な電池電圧の監視を行う一方、充電モードではFSRを狭くして僅かな電池電圧の変化を検出して電流制御用トランジスタQ1を制御することで、精度の高い充電制御が可能となる。なお、ここでは二次電池としてニッケル水素電池をしようした場合を説明したが、リチウムイオン電池など他の二次電池を使用する場合も同様である。
また、AD変換回路40の前段に、複数のアナログ信号入力端子と、これらの入力端子に入力されているアナログ信号のうち一つを選択するためのセレクタとを設けて、時分割方式で複数のアナログ信号をAD変換するとともに、入力されるアナログ信号に応じてFSRを変更する機能を持たせるように構成しても良い。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、コンパレータがCMOSインバータを用いたチョッパ型コンパレータである場合を説明したが、差動増幅回路などからなるコンパレータである場合にも適用することができる。また、上記実施形態では、CMOSインバータを3段縦続接続したコンパレータを示したが、2つのインバータを縦続接続したもの、あるいは1つのインバータからなるコンパレータであってもよい。
さらに、コンパレータとしてチョッパ型コンパレータを使用する場合、コンパレータを構成するCMOSインバータとして、入力電圧(ローカルDACからの電圧)が印加される増幅用のトランジスタ(P−MOS,N−MOS)と直列に、オン、オフ制御用のトランジスタ(P−MOS,N−MOS)を直列に接続したクロックド・インバータ形式のインバータを用いて、その動作タイミングを制御することで低消費電力化を図るように構成しても良い。
CMP 比較回路
SAR 逐次比較レジスタ
DAC ローカルDA変換回路
RVG 基準電圧発生回路
REG1 オン、オフ状態設定用レジスタ
REG2 入力選択レジスタ
SEL1,SEL2 セレクタ
RLD ラダー抵抗
C0〜Cn-1 重み容量
SW0〜SWn-1 切替えスイッチ
10 AC−DCコンバータ
20 二次電池
30 ゲート制御回路
40 AD変換回路
50 CPU
SAR 逐次比較レジスタ
DAC ローカルDA変換回路
RVG 基準電圧発生回路
REG1 オン、オフ状態設定用レジスタ
REG2 入力選択レジスタ
SEL1,SEL2 セレクタ
RLD ラダー抵抗
C0〜Cn-1 重み容量
SW0〜SWn-1 切替えスイッチ
10 AC−DCコンバータ
20 二次電池
30 ゲート制御回路
40 AD変換回路
50 CPU
Claims (8)
- 入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第1レジスタと、該第1レジスタの値に応じた電圧を生成し前記比較電圧とするローカルDA変換回路と、を備えた逐次比較型AD変換回路であって、
第1の電圧群の中から一つを選択してA/D変換可能な電圧範囲の上限値を与える第1基準電圧として前記ローカルDA変換回路へ供給する第1選択手段と、
前記第1の電圧群で選択した値よりも電圧値の低い値を第2の電圧群の中から一つ選択して前記電圧範囲の下限値を与える第2基準電圧として前記ローカルDA変換回路へ供給する第2選択手段と、
前記第1選択手段と第2選択手段における選択状態を決定する値を設定するための第2レジスタと、
を備えることを特徴とする逐次比較型AD変換回路。 - 入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第1レジスタと、該第1レジスタの値に応じた電圧を生成し前記比較電圧とするローカルDA変換回路と、を備えた逐次比較型AD変換回路であって、
A/D変換可能な電圧範囲の上限値を与える第1基準電圧および下限値を与える第2基準電圧を生成して前記ローカルDA変換回路へ供給する基準電圧発生回路と、
前記第1基準電圧および第2基準電圧の電圧値を設定するための第2レジスタと、
を備え、前記基準電圧発生回路は前記第2レジスタの設定値に応じて生成する電圧を変えることを特徴とする逐次比較型AD変換回路。 - 前記ローカルDA変換回路は、前記比較回路の入力端子に一方の端子が共通に接続された複数の重み容量を含む容量アレイと、前記複数の重み容量の他方の端子にそれぞれ入力アナログ電圧または前記第1基準電圧もしくは第2基準電圧を印加可能な切替えスイッチ回路と、を備え、
前記切替えスイッチ回路は、第1の期間に前記複数の重み容量の他方の端子に入力アナログ電圧を印加し、第2の期間に前記第1レジスタの値に応じて前記複数の重み容量の他方の端子に前記第1基準電圧もしくは第2基準電圧を印加することを特徴とする請求項1または2に記載の逐次比較型AD変換回路。 - 前記ローカルDA変換回路は、前記第1基準電圧が印加される第1ノードと前記第2基準電圧が印加される第2ノードとの間に設けられたラダー抵抗と、該ラダー抵抗のいずれかのノードから電位を取り出す第3選択手段とを備え、
前記切替えスイッチ回路は前記第1レジスタの上位側の複数ビットの値に応じて接続状態が決定され、
前記第3選択手段は前記第1レジスタの下位側の複数ビットの値に応じて取り出す電位が決定され、
前記第3選択手段により取り出された電位は、前記切替えスイッチ回路によって、前記第2の期間に前記複数の重み容量のうち最も容量値の小さな容量の端子に印加されることを特徴とする請求項3に記載の逐次比較型AD変換回路。 - 前記ローカルDA変換回路は、前記第1ノードに印加される電圧を選択する第4選択手段と、前記第2ノードに印加される電圧を選択する第5選択手段と、を備え、
前記第4選択手段と第5選択手段は、前記第2レジスタの値に応じて選択状態が決定されることを特徴とする請求項4に記載の逐次比較型AD変換回路。 - 前記比較回路は、CMOSインバータと該インバータの入出力端子間に設けられたスイッチ素子とを有し、前記第1の期間に前記スイッチ素子がオン状態にされて、前記複数の重み容量の共通端子に前記CMOSインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、前記第2の期間に前記スイッチ素子がオフ状態にされて前記CMOSインバータが入力電圧を増幅するように構成されていることを特徴とする請求項3〜5のいずれかに記載の逐次比較型AD変換回路。
- 複数のアナログ信号入力端子と、これらの入力端子に入力されているアナログ信号のうち一つを選択するための第6選択手段と、該第6選択手段における選択状態を決定する値を設定するための第3レジスタとを備え、
前記第6選択手段によって前記複数のアナログ信号を順次選択して時分割でAD変換するように構成されていることを特徴とする請求項1〜6のいずれかに記載の逐次比較型AD変換回路。 - 請求項1〜7のいずれかに記載の逐次比較型AD変換回路と、該AD変換回路の出力を受けて制御信号を出力するCPUと、を備え、
前記AD変換回路によるAD変換の開始前に前記CPUによって前記第2レジスタの値が設定されるように構成されていることを特徴とする制御用半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009133673A JP2010109963A (ja) | 2008-09-30 | 2009-06-03 | 逐次比較型ad変換回路および制御用半導体集積回路 |
PCT/JP2009/065335 WO2010038575A1 (ja) | 2008-09-30 | 2009-09-02 | 逐次比較型ad変換回路および制御用半導体集積回路 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008253860 | 2008-09-30 | ||
JP2009133673A JP2010109963A (ja) | 2008-09-30 | 2009-06-03 | 逐次比較型ad変換回路および制御用半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010109963A true JP2010109963A (ja) | 2010-05-13 |
Family
ID=42073348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009133673A Pending JP2010109963A (ja) | 2008-09-30 | 2009-06-03 | 逐次比較型ad変換回路および制御用半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2010109963A (ja) |
WO (1) | WO2010038575A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016046617A (ja) * | 2014-08-21 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2016105663A (ja) * | 2016-03-11 | 2016-06-09 | セイコーエプソン株式会社 | A/d変換回路及び電子機器 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110166053B (zh) * | 2019-05-24 | 2024-02-09 | 莆田学院 | 高精度逐次逼近型8位模数转换装置及其控制方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02268522A (ja) * | 1989-04-10 | 1990-11-02 | Nec Corp | A/dコンバータ |
JPH1070463A (ja) * | 1996-08-26 | 1998-03-10 | Sony Corp | アナログ/ディジタル変換回路 |
-
2009
- 2009-06-03 JP JP2009133673A patent/JP2010109963A/ja active Pending
- 2009-09-02 WO PCT/JP2009/065335 patent/WO2010038575A1/ja active Application Filing
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016046617A (ja) * | 2014-08-21 | 2016-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2016105663A (ja) * | 2016-03-11 | 2016-06-09 | セイコーエプソン株式会社 | A/d変換回路及び電子機器 |
Also Published As
Publication number | Publication date |
---|---|
WO2010038575A1 (ja) | 2010-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7199745B2 (en) | Successive approximation A/D converter provided with a sample-hold amplifier | |
WO2010050293A1 (ja) | 逐次比較型ad変換回路 | |
JP4694214B2 (ja) | 比較器、ad変換回路、半導体装置、および撮像装置 | |
JP2013179577A (ja) | 固体撮像装置 | |
JP2010109937A (ja) | 比較器及びアナログデジタル変換器 | |
JP5062213B2 (ja) | 逐次比較型ad変換回路 | |
KR20000028902A (ko) | 아날로그 디지털 변환기 | |
US8963763B2 (en) | Configuring an analog-digital converter | |
WO2010038575A1 (ja) | 逐次比較型ad変換回路および制御用半導体集積回路 | |
WO2010140523A1 (ja) | 逐次比較型ad変換回路及び半導体集積回路 | |
JP2007013885A (ja) | パイプラインa/d変換器およびパイプラインa/d変換方法 | |
JP2005217870A (ja) | A/d変換装置 | |
JP4639162B2 (ja) | アナログ・ディジタル変換器 | |
CN107171667B (zh) | 逐次逼近型模数转换器及其自检测方法 | |
US9048857B2 (en) | Analog-to-digital converter circuit and method of controlling analog-to-digital converter circuit | |
US20100289683A1 (en) | Reference voltage generation circuit, a/d converter and d/a converter | |
US8502722B2 (en) | Analog to digital converting apparatus and method thereof | |
JP2005295315A (ja) | 逐次比較型a/d変換器およびコンパレータ | |
KR20150072972A (ko) | 타이밍 켈리브레이션을 이용한 인터폴레이션을 위한 아날로그 디지털 변환기 | |
JPH0983316A (ja) | コンパレータおよびアナログ−デジタル変換回路 | |
JP6771758B2 (ja) | A/d変換器 | |
US20040113830A1 (en) | Integrated circuit and A/D conversion circuit | |
JP2019149762A (ja) | 逐次比較型ad変換器およびセンサ装置 | |
JP6717471B2 (ja) | 逐次比較型ad変換装置 | |
JPH0969777A (ja) | デジタル−アナログ変換回路およびアナログ−デジタル変換回路 |