WO2010038575A1 - 逐次比較型ａｄ変換回路および制御用半導体集積回路 - Google Patents

逐次比較型ａｄ変換回路および制御用半導体集積回路 Download PDF

Info

Publication number
WO2010038575A1
WO2010038575A1 PCT/JP2009/065335 JP2009065335W WO2010038575A1 WO 2010038575 A1 WO2010038575 A1 WO 2010038575A1 JP 2009065335 W JP2009065335 W JP 2009065335W WO 2010038575 A1 WO2010038575 A1 WO 2010038575A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
circuit
register
converter circuit
reference voltage
Prior art date
Application number
PCT/JP2009/065335
Other languages
English (en)
French (fr)
Inventor
文裕 井上
Original Assignee
ミツミ電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ミツミ電機株式会社 filed Critical ミツミ電機株式会社
Publication of WO2010038575A1 publication Critical patent/WO2010038575A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Definitions

  • the present invention relates to a technology for switching a convertible voltage range (FSR) in a successive approximation AD converter circuit, and, for example, an AD converter circuit including a charge distribution type local DAC (DA converter circuit) and a chopper comparator and a built-in AD converter circuit
  • FSR convertible voltage range
  • DA converter circuit charge distribution type local DAC
  • chopper comparator a chopper comparator
  • built-in AD converter circuit The present invention relates to a technique suitable for use in the control semiconductor integrated circuit.
  • Portable electronic devices such as mobile phones, PDAs (Personal Digital Assistants), and digital cameras are equipped with a microprocessor to control the system inside the device.
  • the microprocessor monitors the voltage and temperature of the battery. Control is in progress. Therefore, the device is provided with a sensor for detecting the voltage, temperature, etc. of the battery, and the microprocessor is used with a built-in A / D conversion circuit for converting an analog signal from these sensors into a digital signal. There are many.
  • 1 LSB Least Significant Bit
  • 1LSB FSR / 2 n
  • FSR Full Scale Range
  • 1LSB the conversion accuracy of the A / D conversion circuit increases as 1LSB decreases. That is, in the case of an A / D conversion circuit having the same number of bits, the smaller the FSR, the smaller the 1LSB and the smaller the conversion error.
  • FSR Full Scale Range
  • the voltage fluctuation range of all signals is a voltage range that can be converted by the A / D conversion circuit.
  • the FSR is set so as to be within the FSR. That is, the FSR is set in accordance with an analog signal having the largest voltage fluctuation, and A / D conversion is performed.
  • Patent Document 1 is effective when the input level of an analog signal with small voltage fluctuation is low as shown by the broken line in FIG.
  • the FSR cannot be made very small, so the resolution of the A / D conversion circuit is sufficiently improved.
  • FSR is the A / D conversion voltage range before the change
  • FSR ′ is the A / D conversion voltage range after the change.
  • An object of the present invention is to provide an A / D conversion circuit capable of sufficiently improving the resolution for an analog signal with a small voltage fluctuation by changing the FSR according to the voltage fluctuation range of the analog signal regardless of the input level. Is to provide.
  • Another object of the present invention is to provide an A / D conversion circuit capable of obtaining an A / D conversion result optimum for a control device to which an analog signal is input by changing the FSR in accordance with the operation state. is there.
  • the present invention provides a comparison circuit that determines the magnitude of an input analog voltage and a comparison voltage, a first register that sequentially captures and holds the determination result of the comparison circuit, and a value of the first register.
  • First selection means for supplying the local DA conversion circuit as a first reference voltage for giving an upper limit value of the first voltage, and a value lower than the value selected in the first voltage group from among the second voltage group
  • a second selection means for selecting one to supply to the local DA converter circuit as a second reference voltage for giving a lower limit value of the voltage range; and a value for determining a selection state in the first selection means and the second selection means.
  • For setting And second register in which as provided.
  • a comparison circuit that determines the magnitude of the input analog voltage and the comparison voltage; a first register that sequentially captures and holds the determination result of the comparison circuit; and a voltage corresponding to the value of the first register to generate the comparison voltage
  • the first reference voltage that gives the upper limit value of the voltage range that can be A / D converted and the second reference voltage that gives the lower limit value
  • a second register for setting voltage values of the first reference voltage and the second reference voltage, and the reference voltage generation circuit includes: The voltage to be generated may be changed according to the set value of the second register.
  • the lower limit value as well as the upper limit value of the voltage range in which A / D conversion can be performed can be freely set, so that the voltage range of the analog signal can be adjusted regardless of the input level.
  • the FSR By changing the FSR, it is possible to sufficiently improve the resolution for analog signals with small voltage fluctuations.
  • the local DA converter circuit includes a capacitor array including a plurality of weight capacitors, one terminal of which is commonly connected to the input terminal of the comparison circuit, and the other terminal of the plurality of weight capacitors.
  • a changeover switch circuit capable of applying an input analog voltage or the first reference voltage or the second reference voltage, and the changeover switch circuit receives an input analog voltage at the other terminal of the plurality of weight capacitors in a first period. And applying the first reference voltage or the second reference voltage to the other terminal of the plurality of weight capacitors according to the value of the first register in the second period.
  • the FSR can be easily changed without changing the circuit configuration of the local DA converter circuit.
  • the local DA converter circuit includes a ladder resistor provided between a first node to which the first reference voltage is applied and a second node to which the second reference voltage is applied, and the ladder Third selection means for extracting a potential from one of the nodes of the resistor, the connection state of the changeover switch circuit is determined according to the values of a plurality of bits on the upper side of the first register, and the third selection means The potential to be taken out is determined according to the values of the plurality of bits on the lower side of the first register, and the potential taken out by the third selection means is converted into the plurality of weight capacitors in the second period by the changeover switch circuit. The voltage is applied to the terminal having the smallest capacitance value. Thereby, even when the number of conversion bits of the AD conversion circuit is large, an increase in the circuit scale of the local DA conversion circuit can be suppressed.
  • the local DA converter circuit includes fourth selection means for selecting a voltage applied to the first node, and fifth selection means for selecting a voltage applied to the second node.
  • the fourth selection unit and the fifth selection unit determine the selection state according to the value of the second register. Thereby, it is possible to prevent the reference voltage applied to the terminal of the weight capacitor from being shifted by the current flowing through the ladder resistor.
  • the comparison circuit includes a CMOS inverter and a switch element provided between input / output terminals of the inverter, and the switch element is turned on in a predetermined period, and the plurality of weight capacitors A voltage corresponding to the logic threshold value of the CMOS inverter is applied to the common terminal of the CMOS inverter, and an input analog voltage is taken with reference to the voltage.
  • the switch element is turned off in the second period, so that the CMOS inverter Configure to amplify the input voltage.
  • the magnitude of the input analog voltage and the comparison voltage can be determined without using a comparator such as a differential amplifier circuit having a large number of elements constituting the circuit.
  • a plurality of analog signal input terminals, sixth selection means for selecting one of the analog signals input to these input terminals, and a selection state in the sixth selection means are determined.
  • a third register for setting a value, and the sixth selecting means sequentially selects the plurality of analog signals and performs AD conversion in a time division manner.
  • another invention of the present application includes a successive approximation type AD converter circuit configured as described above, and a CPU that receives an output of the AD converter circuit and outputs a control signal.
  • the control semiconductor integrated circuit is configured so that the value of the second register is set by the CPU before the start of conversion.
  • the present invention it is possible to sufficiently improve the resolution of the A / D conversion circuit for an analog signal with small voltage fluctuation by changing the FSR according to the voltage fluctuation range of the analog signal regardless of the level of the input level. it can. Further, there is an effect that it is possible to realize an A / D conversion circuit that can obtain an A / D conversion result optimal for a control device to which an analog signal is input by changing the FSR in accordance with the operation state.
  • FIG. 1 is a block diagram showing an embodiment of a successive approximation AD converter circuit according to the present invention. It is a block diagram which shows 2nd Embodiment of the successive approximation type AD converter circuit based on this invention. It is a circuit diagram of the sampling state of the input signal which shows the Example of the local DA converter circuit in the AD converter circuit of embodiment. It is a circuit diagram of the comparison determination state which shows the Example of the local DA converter circuit in the AD converter circuit of embodiment. It is a circuit diagram which shows the other Example of the local DA converter circuit in the AD converter circuit of embodiment.
  • FIG. 6 is a circuit diagram showing a first modification of the local DA converter circuit of the embodiment of FIG. 4. FIG.
  • FIG. 6 is a circuit diagram showing a second modification of the local DA converter circuit of the embodiment of FIG. 4. It is a circuit diagram which shows the modification of the local DA converter circuit of the Example of FIG. 3A. It is a circuit diagram which shows the other example of the comparator in the AD converter circuit of embodiment.
  • (A) and (b) are waveform diagrams showing the relationship between an input signal and FSR (Full Scale ⁇ Range) when the input level is low and high in a conventional AD converter circuit capable of changing FSR, and (c) shows the present invention. It is a wave form diagram which shows the relationship between the input signal and FSR in the AD converter circuit concerning.
  • FSR Full Scale ⁇ Range
  • FIG. 3 is a circuit configuration diagram showing a first embodiment of a reference voltage generating circuit. It is a circuit block diagram which shows the 2nd Example of a reference voltage generation circuit. It is a circuit block diagram which shows the modification of the 2nd Example of a reference voltage generation circuit. It is a circuit block diagram which shows the 3rd Example of a reference voltage generation circuit. It is a circuit block diagram which shows the modification of the 3rd Example of a reference voltage generation circuit.
  • FIG. 16 is a circuit diagram illustrating a more specific circuit example of the reference voltage generation circuit of FIG. 15.
  • FIG. 1 shows an embodiment of a successive approximation AD converter circuit according to the present invention.
  • 1 includes a comparison circuit CMP to which an analog voltage Vin inputted to an analog input terminal IN is inputted, a successive approximation register SAR for sequentially taking in the output of the comparison circuit CMP, and the register SAR.
  • a local DA conversion circuit DAC that outputs a voltage obtained by DA-converting the output code of the SAR to the other input terminal of the comparison circuit CMP when an internal switch is switched by a signal output from.
  • the AD converter circuit generates a plurality of reference voltages necessary for DA conversion in the local DA converter circuit DAC, and reference voltages Vref_h1 to Vref_hn and Vref_l1 to Vref_ln generated by the reference voltage generator circuit RVG.
  • Selectors SEL1 and SEL2 including a plurality of switches S11 to S1n and S21 to S2n, which are respectively selected and supplied to the local DA converter circuit DAC, and the on / off states of the switches in the selectors SEL1 and SEL2 are set.
  • Register REG1 Register REG1.
  • the register REG1 is set by a CPU (Central Processing Unit) that controls the entire system.
  • the reference voltage generation circuit RVG may be provided outside the same semiconductor chip as the comparison circuit CMP and the local DA conversion circuit DAC.
  • a resistor voltage dividing circuit that receives one voltage Vref as a reference from the outside of the chip and divides it is provided inside the chip to generate the reference voltages Vref_h1 to Vref_hn and Vref_l1 to Vref_ln. .
  • the switches S11 to S1n are any one of Vref_h1 to Vref_hn as the voltage that is the upper limit value of FSR (Full Scale Range), which is the AD convertible voltage range, and the switches S21 to S2n are the lower limit value of the FSR.
  • FSR Full Scale Range
  • One of Vref_l1 to Vref_ln is selected as the voltage.
  • n switches are provided corresponding to the upper limit value and the lower limit value of the FSR, respectively, but the number of switches may be different.
  • the magnitude relationship between the above voltages is represented by an inequality, and AVDD> Vref_h> Vref_l> AGND.
  • AVDD is a power supply voltage
  • AGND is a ground potential.
  • the AD converter circuit of the register REG1 when the magnitude or level of the voltage fluctuation range of a signal to be observed, that is, a signal to be converted into a digital signal, changes depending on the operation state or operation mode, the AD converter circuit of the register REG1 is adapted to the voltage fluctuation range. By switching the value, the upper limit value and lower limit value of the FSR are switched. As a result, when the voltage fluctuation is small, the FSR can be narrowed to increase the resolution.
  • the amount of signal change to be detected is 1 mV
  • the FSR is 3 V
  • a 12-bit AD converter circuit is required, and the circuit design must be changed.
  • the resolution can be increased by setting the FSR to 1V, and even a 10-bit AD converter circuit can detect a 1 mV signal change.
  • the AD conversion circuit described in Patent Document 1 changes the reference voltage Vref, which is the upper limit value of the FSR, the input level of an analog signal with a small voltage variation as shown in FIG. In the case of a low value such as AGND ⁇ 1V, it is possible to increase the resolution by changing the FSR to FSR ′.
  • the lower limit value of the FSR cannot be changed, when the input level is as high as 2V to 3V even if the fluctuation range of the analog signal is the same 1V, the FSR is as high as AGND to 3V as shown in FIG. And the resolution could not be increased to 1 mV.
  • the input level can be changed as shown in FIG. 9C by simply changing the set value of the register without changing the circuit design or adding the circuit. Even for a signal with a high fluctuation range, an optimal FSR ′ can be set to easily increase the resolution.
  • FIG. 2 shows a second embodiment of the successive approximation AD converter circuit according to the present invention.
  • the AD converter circuit shown in FIG. 2 selects a plurality of analog input terminals IN1 to INn and one of the analog inputs Vin 1 to Vin n input to these input terminals, and supplies them to the comparison circuit CMP.
  • a selector SEL3 composed of a plurality of switches S31 to S3n to be supplied and an input selection register REG2 for setting on / off states of the switches in the selector SEL3 are added to the AD converter circuit of FIG.
  • the input selection register REG2 is configured by a shift register in which a bit that is set to “1” shifts every time a clock signal is input, and a switch corresponding to the bit that is set to “1” is turned on.
  • the analog inputs Vin1 to Vinn can be sequentially supplied to the comparison circuit CMP, and AD conversion can be performed in a time division manner.
  • the AD converter circuit of this embodiment when there are a plurality of signals to be observed and the size and level of the voltage fluctuation range of each signal are different, the value of the register REG1 is set according to the voltage fluctuation range, By switching between the upper limit value and the lower limit value, it is possible to increase the resolution by narrowing the FSR for signals with small voltage fluctuations. Moreover, the AD converter circuit of this embodiment can increase the resolution even for an analog signal with a small voltage variation and a high input level as shown in FIG. 9C.
  • the chopper type comparator includes a single-stage CMOS inverter INV and a switch SS1 that short-circuits the input / output terminals of the inverter, as well as a plurality of CMOS inverters INV1, INV2, and INV3 as shown in FIG. .. May be cascaded via capacitors Cc1, Cc2... And a multi-stage configuration in which switches SS1, SS2, SS3.
  • the local DA converter circuit DAC of this embodiment is a charge distribution type DA converter circuit, and has a capacitor array including weight capacitors C0, C1,. One terminals of the weight capacitors C0, C1,... Cn-1 are connected in common and connected to the input terminal of the comparator CMP in FIG. The other ones of the weight capacitors C0, C1,. Yes.
  • connection terminals of the changeover switches SW0 to SWn-1 are determined according to the value of the successive approximation register SAR and the sampling clock.
  • FIG. 3A shows the state of each switch during the sampling period.
  • the changeover switches SW0 to SWn-1 are all connected to the other terminals of the corresponding weight capacitors C0, C1,. Is applied, and a charge corresponding to the potential of the input voltage is charged.
  • FIG. 3B shows the states of the change-over switches SW0 to SWn-1 during the comparison determination period (hold period).
  • the change-over switches SW0 to SWn-1 in the comparison determination period are either one of Vref_h1 to Vref_hn or Vref_l1 to Vref_ln.
  • which of the reference voltages Vref_h1 to Vref_hn and Vref_l1 to Vref_ln is applied is determined by the selectors SEL1 and SEL2.
  • One of the reference voltages Vref_h1 to Vref_hn and Vref_l1 to Vref_ln is applied to the other terminals of the weight capacitors C0, C1,.
  • the electric charge corresponding to the potential difference from the input voltage Vin remains and is distributed among C0, C1,... Cn-1, and the voltage generated at the common connection node is supplied to the input terminal of the inverter INV as a comparator.
  • the switch SS1 is turned on during the sampling period and the input / output of the inverter INV is short-circuited, so that the input potential and the output potential become equal to the logical threshold value VLT of the inverter.
  • the input analog voltage Vin is sampled to the weighting capacitors C0, C1,. That is, a charge corresponding to the potential difference between VLT and Vin is charged.
  • the changeover switches SW0 to SWn-1 are connected to the reference voltages Vref_h1 to Vref_hn or Vref_l1 to Vref_ln according to the value of the register SAR.
  • the input terminal of the inverter INV is supplied with a potential corresponding to the potential difference between the input analog voltage sampled immediately before and the comparison voltage determined by the state of the changeover switches SW0 to SWn-1.
  • the switch SS1 since the switch SS1 is turned off and the input terminal and the output terminal of the inverter INV are disconnected, the inverter works as an amplifier to amplify and output the input potential. That is, it operates as a comparator that outputs a low level signal when the input analog voltage is higher than the comparison voltage, and outputs a high level signal when the input analog voltage is lower than the comparison voltage.
  • FIG. 4 shows an embodiment in which a DA conversion circuit combining a charge distribution type and a resistance voltage division type is used as the local DA conversion circuit DAC.
  • the DA converter circuit of this embodiment includes a ladder resistor RLD comprising resistors R1 to Rn in series in addition to the weighting capacitors C0, C1,... Cn-1 and changeover switches SW0 to SWn-1 in the embodiment of FIG. And switches S0, S1,... Sn-1 for taking out the potential of each node of the ladder resistor.
  • the resistors R1 to Rn are normally set to the same resistance value.
  • the voltage Vref_h selected by the selector SEL1 is applied to one terminal of the ladder resistor RLD, and the voltage Vref_l selected by the selector SEL2 is applied to one terminal of the ladder resistor RLD.
  • the changeover switches SW0 to SWn-1 are controlled by the upper bits of the register SAR, and the changeover switches S0 to Sn-1 are controlled by the lower bits of the successive approximation register SAR. Specifically, when the potential of the ladder resistor RLD is used by the lower bit of the SAR, any one of the switches S0 to Sn-1 is turned on, and the changeover switches SW0 to SWn-1 are only SW0. SW1 to SWn-1 do not operate.
  • the switch S0 or Sn When using the weight capacitors C0, C1,... Cn-1, the switch S0 or Sn is turned on (the rest are turned off), and the reference voltage Vref_h or Vref_l is transferred to the capacitor C0 via the changeover switch SW0. Communicated. SW1 to SWn-1 are connected to the Vin input terminal at the time of sampling, and are connected to the reference voltages Vref_h1 to Vref_hn or Vref_l1 to Vref_ln according to the upper bits of the register SAR at the time of comparison determination.
  • the DA converter for example, 10 bits, required capacity of 2 10 times the minimum capacitance C0 in the case of only the charge distribution type (about 1000 times)
  • FIG. 5 shows a first modification of the local DA converter circuit of the embodiment of FIG.
  • the voltage applied to the weight capacitors C0 to Cn-1 due to the voltage drop due to the parasitic resistance of the switch May decrease. Therefore, in the modified example of FIG. 5, in addition to the selector SEL1, a selector including switches S11 ′ to S1n ′ and S21 ′ to S2n ′ similar to the switches S11 to S1n and S21 to S2n is provided and selected by the selector. The voltage is supplied to the terminal of the ladder resistor RLD.
  • the switches S11 'to S1n' and S21 'to S2n' are controlled in the same manner as the switches S11 to S1n and S21 to S2n according to the set value of the successive approximation register SAR.
  • an apparent reference voltage can be obtained by setting a voltage selected in advance by a selector in consideration of a voltage drop caused by the parasitic resistance of the switch due to the current flowing through the ladder resistor RLD. Can be prevented.
  • FIG. 6 shows a second modification of the local DA converter circuit of the embodiment of FIG.
  • buffers (voltage followers) BFF1 and BFF2 are provided in place of the switches S11 'to S1n' and S21 'to S2n' in order to avoid a voltage drop due to the parasitic resistance of the switch.
  • 3A also provides similar buffers BFF1 and BFF2 between the selectors SEL1 and SEL2 and the changeover switches SW0 to SWn-1 to prevent the reference voltage from being lowered, as shown in FIG. You may make it do.
  • the reference voltage generation circuit RVG in the AD converter circuit shown in FIGS. 1 and 2 a circuit comprising a ladder resistor and a buffer amplifier (voltage follower) for impedance-converting the voltage extracted from the ladder resistor, respectively.
  • a circuit comprising a ladder resistor and a buffer amplifier (voltage follower) for impedance-converting the voltage extracted from the ladder resistor, respectively.
  • the circuit scale may be increased.
  • the number of amplifiers can be reduced. If the local DA converter circuit DAC is composed of only the weighting capacity and the changeover switch as shown in FIG. 3A, the buffer amplifier is unnecessary or the number of buffer amplifiers is small.
  • FIG. 11 shows a first embodiment of a reference voltage generation circuit (integrated RVG and SEL1, SEL2).
  • the reference voltage generation circuit of this embodiment includes a differential amplifier circuit AMP1 and AMP2 in which a reference voltage Vref from the outside is input to a non-inverting input terminal, and an output terminal and a ground point of these differential amplifier circuits AMP1 and AMP2.
  • a reference voltage Vref from the outside is input to a non-inverting input terminal
  • an output terminal and a ground point of these differential amplifier circuits AMP1 and AMP2. Are connected in series, and the potential of the connection node between VR11 and VR12 is applied to the inverting input terminal of the differential amplifier circuit AMP1, and the connection node between VR21 and VR22. Is fed back to the inverting input terminal of the differential amplifier circuit AMP2.
  • the differential amplifier circuit AMP1 has a voltage obtained by dividing the output by the resistance ratio r12 / (r11 + r12) of VR11 and VR12 matches the reference voltage Vref due to an imaginary short circuit of the differential amplifier circuit.
  • a voltage Vref ⁇ (r11 + r12) / r12 is output as Vref_h.
  • the differential amplifier circuit AMP2 outputs a voltage Vref_ (r21 + r22) / r22 as Vref_l. Therefore, arbitrary voltages Vref_h and Vref_l can be output by appropriately setting the ratios of the variable resistors VR11 and VR12 and VR21 and VR22.
  • variable resistors VR11, VR12; VR21, VR22 are composed of a plurality of series resistors and a plurality of switches for extracting voltages from the connection nodes of the resistors, and the on / off states of these switches are set in the Vref selection register REG1. It is comprised so that it may control.
  • FIG. 12 shows a second embodiment of the reference voltage generating circuit.
  • the reference voltage generation circuit includes a differential amplifier circuit AMP1 in which an external reference voltage Vref is input to a non-inverting input terminal, and a series connection between an output terminal of the differential amplifier circuit AMP1 and a ground point. Are configured to be fed back to the inverting input terminal of the differential amplifier circuit AMP1.
  • the variable nodes VR11, VR12 and VR21, VR22 are connected to each other.
  • the differential amplifier circuit AMP1 operates so that the voltage obtained by dividing the output by the resistance ratio r12 / (r11 + r12) of VR11 and VR12 matches the reference voltage Vref. That is, a voltage Vref ⁇ (r11 + r12) / r12 is output as Vref_h.
  • Vref_l is output as a voltage divided by the resistance ratio from the connection node between the variable resistors VR21 and VR22. Therefore, arbitrary voltages Vref_h and Vref_l can be output by appropriately setting the ratios of the variable resistors VR11 and VR12 and VR21 and VR22.
  • the degree of freedom of the voltage setting range is lower than that of the circuit of the first embodiment, but the advantage that only one differential amplifier circuit is required. There is.
  • FIG. 13 shows a modification of the reference voltage generation circuit of FIG.
  • the reference voltage generating circuit of this modification uses a resistor R21 having a fixed resistance value instead of the variable resistor VR21 in the reference voltage generating circuit of FIG.
  • This modification has a disadvantage that the degree of freedom is further reduced compared to the circuit of FIG. 12 in the relationship between Vref_h and Vref_l, but there is an advantage that only one variable resistor is required.
  • FIG. 14 shows a third embodiment of the reference voltage generating circuit.
  • the reference voltage generation circuit includes a differential amplifier circuit AMP1 in which an external reference voltage Vref is input to a non-inverting input terminal, and a series connection between an output terminal of the differential amplifier circuit AMP1 and a ground point.
  • Vref an external reference voltage
  • AMP1 a series connection between an output terminal of the differential amplifier circuit AMP1 and a ground point.
  • the output of the differential amplifier circuit AMP1 is output as Vref_h, and Vref_l is extracted from the connection node between the variable resistors VR11 and VR12 and output.
  • FIG. 15 shows a modification of the reference voltage generation circuit of FIG.
  • the reference voltage generating circuit of this modification uses a resistor R11 having a fixed resistance value instead of the variable resistor VR11 in the reference voltage generating circuit of FIG.
  • This modification has a disadvantage that the degree of freedom is lower than that of the circuit of FIG. 14 in the relationship between Vref_h and Vref_l, but there is an advantage that only one variable resistor is required.
  • the ladder resistor RLD in the local DA conversion circuit can be shared as the fixed resistors R21 and R11.
  • FIG. 16 shows a specific circuit example when the ladder resistor RLD (see FIG. 4) in the local DA converter circuit is shared as the fixed resistor R21 in the modification of FIG. In this way, there is an advantage that the circuit area can be reduced by partially sharing the resistance between the reference voltage generation circuit and the local DA conversion circuit.
  • the reference voltage generating circuit using the differential amplifier circuit as the non-inverting amplifier circuit is shown.
  • the present invention is not limited to this, and the reference voltage Vref from the outside is input to the inverting input terminal ( ⁇ ).
  • a feedback resistor is inserted between the output terminal and the non-inverting input terminal, and the voltage divided by the series-type variable resistor is input to the non-inverting input terminal (+), and the differential amplifier circuit May be used as an inverting amplification type circuit.
  • a circuit in which the differential amplifier circuits AMP1 and AMP2 are omitted in FIGS. 11 to 15 is possible. For example, this is the case where the local DA converter circuit DAC is composed only of a weighting capacitor and a changeover switch as shown in FIG. 3A.
  • FIG. 10 a charge control system for a secondary battery will be described with reference to FIG. 10 as an example of a suitable application system to which the AD conversion circuit of the first embodiment is applied.
  • this charge control system is a two-way battery such as a nickel metal hydride battery by a DC voltage VDD converted by an AC-DC converter 10 that converts an AC voltage AC into a DC voltage such as 5V.
  • a current control transistor Q1 that charges the secondary battery 20, a gate control circuit 30 that generates a gate control voltage of the transistor Q1, and an AD conversion circuit 40 that AD converts the voltage of the secondary battery 20 are provided.
  • the signal converted by the AD conversion circuit 40 is supplied to a CPU 50 that controls the entire system, and the CPU 50 generates and supplies a control signal to the gate control circuit 30 based on the signal converted by the AD conversion circuit 40.
  • the AD conversion circuit according to the first embodiment is used as the AD conversion circuit 40.
  • Both the AD conversion circuit 40 and the CPU 50 can be formed as a semiconductor integrated circuit such as a microprocessor or a microcomputer on one semiconductor chip, such as a ROM, a RAM, and an I / O.
  • the gate control circuit 30 may be built in the chip.
  • the gate control circuit 30 can be configured by a circuit such as a DA converter, for example.
  • the CPU monitors the battery voltage in the normal operation mode, and turns off the system power when the battery voltage falls below a predetermined voltage. In this case, the CPU may monitor the battery voltage in a relatively wide voltage range.
  • the current control transistor Q1 it is necessary to control the current control transistor Q1 by detecting a slight voltage change in the vicinity of 1.5 V, particularly in the final stage of charging, depending on the charging state. .
  • the AD converter circuit according to the first embodiment is applied to such a system, and in the normal operation mode, the FSR is widened to roughly monitor the battery voltage, while in the charging mode, the FSR is narrowed to reduce the battery voltage. By detecting this change and controlling the current control transistor Q1, charge control with high accuracy becomes possible.
  • a nickel metal hydride battery is used as the secondary battery has been described here, the same applies to the case where another secondary battery such as a lithium ion battery is used.
  • a plurality of analog signal input terminals and a selector for selecting one of the analog signals input to these input terminals are provided in the previous stage of the AD conversion circuit 40, and a plurality of time division methods are used.
  • the analog signal may be converted from analog to digital and the function of changing the FSR in accordance with the input analog signal may be provided.
  • the present invention is not limited to the above embodiment.
  • the comparator is a chopper type comparator using a CMOS inverter
  • the present invention can also be applied to a case where the comparator is a differential amplifier circuit or the like.
  • a comparator in which three stages of CMOS inverters are cascade-connected is shown, but a comparator in which two inverters are cascade-connected or a single inverter may be used.
  • a chopper type comparator when used as a comparator, as a CMOS inverter constituting the comparator, in series with an amplifying transistor (P-MOS, N-MOS) to which an input voltage (voltage from a local DAC) is applied, Using a clocked inverter type inverter with on / off control transistors (P-MOS, N-MOS) connected in series, the operation timing is controlled to reduce power consumption. May be.
  • the present invention can be used for a chopper type comparator and an AD conversion circuit having the same.
  • CMP comparison circuit SAR successive approximation register DAC local DA conversion circuit
  • RVG reference voltage generation circuit REG1 ON / OFF state setting register
  • REG2 input selection register SEL1, SEL2 selector RLD ladder resistance C0 to Cn-1 weight capacitance SW0 to SWn-1 changeover switch 10
  • Secondary battery 30 Gate control circuit 40
  • AD conversion circuit 50 CPU

Abstract

　課題は、入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてＦＳＲを変化させて、電圧変動の小さなアナログ信号に対する分解能を充分に向上させることができるＡ／Ｄ変換回路を提供することにある。 　入力アナログ電圧と比較電圧の大小を判定する比較回路ＣＭＰと、該比較回路の判定結果を順次取り込むレジスタＳＡＲと、該レジスタの値を電圧に変換し前記比較電圧とするローカルＤＡ変換回路とを備えた逐次比較型ＡＤ変換回路において、第１の電圧群の中から一つを選択してＡ／Ｄ変換可能な電圧範囲の上限値を与える第１基準電圧としてローカルＤＡ変換回路へ供給する選択手段ＳＥＬ１と、電圧値の低い第２の電圧群の中から一つを選択して電圧範囲の下限値を与える第２基準電圧として供給する選択手段ＳＥＬ２と、第１選択手段と第２選択手段における選択状態を決定する値を設定するレジスタＲＥＧ１とを設けて、課題を解決した。

Description

逐次比較型ＡＤ変換回路および制御用半導体集積回路
　本発明は、逐次比較型ＡＤ変換回路における変換可能な電圧範囲（ＦＳＲ）を切り替える技術に関し、例えば電荷分配型のローカルＤＡＣ（ＤＡ変換回路）とチョッパ型コンパレータを備えたＡＤ変換回路およびそれを内蔵した制御用半導体集積回路に利用して好適な技術に関する。
　携帯電話、ＰＤＡ（Personal Digital Assistants）、ディジタルカメラ等の携帯用電子機器には、機器内部のシステムを制御するためマイクロプロセッサが設けられており、マイクロプロセッサは電池の電圧や温度等を監視して制御を行っている。そのため、機器には電池の電圧や温度等を検出するセンサが設けられ、マイクロプロセッサには、これらのセンサからのアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路を内蔵するものが用いられることが多い。
　複数のアナログ信号を処理する場合に、その信号の数だけＡ／Ｄ変換回路を用意することは、コストの低減、機器の小型化を図る上で問題がある。そこで、複数のアナログ信号をＡ／Ｄ変換する場合には、マルチプレクサを用いて複数のアナログ信号を切り替え、１つのＡ／Ｄ変換回路により時分割でディジタル信号に変換する方法が取られている。
　一般に、ｎビットのＡ／Ｄ変換回路の最小変換単位である１ＬＳＢ（Least Significant Bit）は、１ＬＳＢ＝ＦＳＲ／２ｎで表される。ここで、ＦＳＲ（Full Scale Range）は、Ａ／Ｄ変換回路の変換可能な電圧範囲であり、１ＬＳＢが小さいほどＡ／Ｄ変換回路の変換精度が高くなる。つまり、同じビット数のＡ／Ｄ変換回路であれば、ＦＳＲが小さい方が１ＬＳＢは小さくなり、変換誤差は小さくなる。一方、入力のオーバーレンジを防ぐため、アナログ入力信号の電圧変動範囲を全て含む範囲にＦＳＲを設定する必要がある。
　そのため、従来は、マルチプレクサを用いて複数のアナログ信号を切り替えて、１つのＡ／Ｄ変換回路で時分割処理する場合、全ての信号の電圧変動範囲がＡ／Ｄ変換回路の変換可能な電圧範囲であるＦＳＲ内に収まるようにＦＳＲを設定していた。すなわち、最も電圧変動の大きいアナログ信号に合わせてＦＳＲを設定し、Ａ／Ｄ変換を行っていた。
　しかしながら、最も電圧変動の大きいアナログ信号に合わせてＦＳＲを設定してしまうと、電圧変動の小さいアナログ信号にとっては１ＬＳＢが大きくなりすぎ、小さな電圧変化を検出することが困難となる。そこで、変換対象のアナログ信号の電圧変動範囲に応じてＡ／Ｄ変換回路の基準電圧を切り替えて、ＦＳＲの上限値を変更することによりＡ／Ｄ変換精度を向上させるようにした発明が提案されている（特許文献１）。
特開２００７－０２００２１号公報
　上記特許文献１に記載されている発明は、図９（ａ）に破線で示すように電圧変動の小さいアナログ信号の入力レベルが低い場合には有効であった。しかし、図９（ｂ）に破線で示すように電圧変動は小さいが入力レベルが高いアナログ信号の場合には、ＦＳＲをあまり小さくすることができないため、Ａ／Ｄ変換回路の分解能を充分に向上させることができないという課題がある。なお、図９において、ＦＳＲは変更前のＡ／Ｄ変換電圧範囲、ＦＳＲ’は変更後のＡ／Ｄ変換電圧範囲である。
　また、上記のような電圧変動の異なる複数のアナログ信号を１つのＡ／Ｄ変換回路によって時分割でＡ／Ｄ変換処理する場合のみでなく、動作状況もしくはモードによって入力アナログ信号の電圧変動範囲が変化する場合もあるが、上記特許文献１に記載されている発明を適用したＡ／Ｄ変換回路では、そのような動作状況やモードの変化に対応することができないという課題がある。
　この発明の目的は、入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてＦＳＲを変化させて、電圧変動の小さなアナログ信号に対する分解能を充分に向上させることができるＡ／Ｄ変換回路を提供することにある。
　この発明の他の目的は、動作状況に応じてＦＳＲを変化させて、アナログ信号が入力される制御装置にとって最適なＡ／Ｄ変換結果を得ることができるＡ／Ｄ変換回路を提供することにある。
　上記目的を達成するため、この発明は、入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第１レジスタと、該第１レジスタの値に応じた電圧を生成し前記比較電圧とするローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路において、第１の電圧群の中から一つを選択してＡ／Ｄ変換可能な電圧範囲の上限値を与える第１基準電圧として前記ローカルＤＡ変換回路へ供給する第１選択手段と、前記第１の電圧群で選択した値よりも電圧値の低い値を第２の電圧群の中から一つ選択して前記電圧範囲の下限値を与える第２基準電圧として前記ローカルＤＡ変換回路へ供給する第２選択手段と、前記第１選択手段と第２選択手段における選択状態を決定する値を設定するための第２レジスタと、を設けるようにしたものである。
　また、入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第１レジスタと、該第１レジスタの値に応じた電圧を生成し前記比較電圧として前記比較回路へ供給するローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路において、Ａ／Ｄ変換可能な電圧範囲の上限値を与える第１基準電圧および下限値を与える第２基準電圧を生成して前記ローカルＤＡ変換回路へ供給する基準電圧発生回路と、前記第１基準電圧および第２基準電圧の電圧値を設定するための第２レジスタと、を備え、前記基準電圧発生回路は前記第２レジスタの設定値に応じて生成する電圧を変えるように構成しても良い。
　上記した構成によれば、Ａ／Ｄ変換可能な電圧範囲の上限値はもちろんのこと下限値も自由に設定することができるため、入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてＦＳＲを変化させて、電圧変動の小さなアナログ信号に対する分解能を充分に向上させることができる。
　ここで、望ましくは、前記ローカルＤＡ変換回路は、前記比較回路の入力端子に一方の端子が共通に接続された複数の重み容量を含む容量アレイと、前記複数の重み容量の他方の端子にそれぞれ入力アナログ電圧または前記第１基準電圧もしくは第２基準電圧を印加可能な切替えスイッチ回路と、を備え、前記切替えスイッチ回路は、第１の期間に前記複数の重み容量の他方の端子に入力アナログ電圧を印加し、第２の期間に前記第１レジスタの値に応じて前記複数の重み容量の前記他方の端子に前記第１基準電圧もしくは第２基準電圧を印加するように構成する。これにより、ローカルＤＡ変換回路の回路構成を変更することなく、容易にＦＳＲを変化させることができる。
　また、望ましくは、前記ローカルＤＡ変換回路は、前記第１基準電圧が印加される第１ノードと前記第２基準電圧が印加される第２ノードとの間に設けられたラダー抵抗と、該ラダー抵抗のいずれかのノードから電位を取り出す第３選択手段とを備え、前記切替えスイッチ回路は前記第１レジスタの上位側の複数ビットの値に応じて接続状態が決定され、前記第３選択手段は前記第１レジスタの下位側の複数ビットの値に応じて取り出す電位が決定され、前記第３選択手段により取り出された電位は、前記切替えスイッチ回路によって、前記第２の期間に前記複数の重み容量のうち最も容量値の小さな容量の端子に印加されるようにする。これにより、ＡＤ変換回路の変換ビット数が大きい場合にもローカルＤＡ変換回路の回路規模の増大を抑えることができる。
　さらに、望ましくは、前記ローカルＤＡ変換回路は、前記第１ノードに印加される電圧を選択する第４選択手段と、前記第２ノードに印加される電圧を選択する第５選択手段と、を備え、前記第４選択手段と第５選択手段は、前記第２レジスタの値に応じて選択状態が決定されるようにする。これにより、ラダー抵抗に流れる電流によって重み容量の端子に印加される基準電圧がずれるのを防止することができる。
　また、望ましくは、前記比較回路は、ＣＭＯＳインバータと該インバータの入出力端子間に設けられたスイッチ素子とを有し、所定の期間に前記スイッチ素子がオン状態にされて、前記複数の重み容量の共通端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、前記第２の期間に前記スイッチ素子がオフ状態にされて前記ＣＭＯＳインバータが入力電圧を増幅するように構成する。これにより、回路を構成する素子の数が多い差動増幅回路のようなコンパレータを用いることなく、入力アナログ電圧と比較電圧の大小を判定することができる。
　さらに、望ましくは、複数のアナログ信号入力端子と、これらの入力端子に入力されているアナログ信号のうち一つを選択するための第６選択手段と、該第６選択手段における選択状態を決定する値を設定するための第３レジスタとを備え、前記第６選択手段によって前記複数のアナログ信号を順次選択して時分割でＡＤ変換するように構成する。これにより、複数のアナログ信号を１つのＡ／Ｄ変換回路でＡ／Ｄ変換することができ、回路の規模ひいてはチップ面積を低減することができる。
　さらに、本願の他の発明は、上記のように構成された逐次比較型ＡＤ変換回路と、該ＡＤ変換回路の出力を受けて制御信号を出力するＣＰＵと、を備え、前記ＡＤ変換回路によるＡＤ変換の開始前に前記ＣＰＵによって前記第２レジスタの値が設定されるように制御用半導体集積回路を構成したものである。これにより、一つのアナログ信号を動作状態もしくは動作モードに応じて異なる分解能でＡＤ変換することができる。
　本発明によれば、入力レベルの高低にかかわらず、アナログ信号の電圧変動範囲に応じてＦＳＲを変化させて、電圧変動の小さなアナログ信号に対するＡ／Ｄ変換回路の分解能を充分に向上させることができる。また、動作状況に応じてＦＳＲを変化させて、アナログ信号が入力される制御装置にとって最適なＡ／Ｄ変換結果を得ることができるＡ／Ｄ変換回路を実現できるという効果がある。
本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示すブロック図である。 本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示すブロック図である。 実施形態のＡＤ変換回路におけるローカルＤＡ変換回路の実施例を示す入力信号のサンプリング状態の回路図である。 実施形態のＡＤ変換回路におけるローカルＤＡ変換回路の実施例を示す比較判定状態の回路図である。 実施形態のＡＤ変換回路におけるローカルＤＡ変換回路の他の実施例を示す回路図である。 図４の実施例のローカルＤＡ変換回路の第１の変形例を示す回路図である。 図４の実施例のローカルＤＡ変換回路の第２の変形例を示す回路図である。 図３Ａの実施例のローカルＤＡ変換回路の変形例を示す回路図である。 実施形態のＡＤ変換回路におけるコンパレータの他の例を示す回路図である。 （ａ）と（ｂ）は従来のＦＳＲ変更可能なＡＤ変換回路における入力レベルが低い場合と高い場合の入力信号とＦＳＲ（Full Scale Range）との関係を示す波形図、（ｃ）は本発明にかかるＡＤ変換回路における入力信号とＦＳＲとの関係を示す波形図である。 第１の実施形態のＡＤ変換回路を適用して好適な応用システムの一例として二次電池の充電制御システムの概略構成を示すブロック図である。 基準電圧発生回路の第１の実施例を示す回路構成図である。 基準電圧発生回路の第２の実施例を示す回路構成図である。 基準電圧発生回路の第２の実施例の変形例を示す回路構成図である。 基準電圧発生回路の第３の実施例を示す回路構成図である。 基準電圧発生回路の第３の実施例の変形例を示す回路構成図である。 図１５の基準電圧発生回路のより具体的な回路例を示す回路図である。
　以下、本発明の好適な実施の形態を図面に基づいて説明する。
　図１は、本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す。図１に示されているＡＤ変換回路は、アナログ入力端子ＩＮに入力されたアナログ電圧Ｖinが入力される比較回路ＣＭＰと、該比較回路ＣＭＰの出力を順次取り込む逐次比較レジスタＳＡＲと、該レジスタＳＡＲから出力される信号によって内部のスイッチが切り替わることでＳＡＲの出力コードをＤＡ変換した電圧を上記比較回路ＣＭＰの他方の入力端子へ出力するローカルＤＡ変換回路ＤＡＣとを備える。
　さらに、ＡＤ変換回路は、ローカルＤＡ変換回路ＤＡＣにおけるＤＡ変換に必要な複数の基準電圧を生成する基準電圧発生回路ＲＶＧと、基準電圧発生回路ＲＶＧにより生成された基準電圧Ｖref_h1～Ｖref_hn，Ｖref_l1～Ｖref_lnのうちいずれかをそれぞれ選択してローカルＤＡ変換回路ＤＡＣへ供給する複数のスイッチＳ１１～Ｓ１ｎ，Ｓ２１～Ｓ２ｎからなるセレクタＳＥＬ１，ＳＥＬ２と、該セレクタＳＥＬ１，ＳＥＬ２内のスイッチのオン、オフ状態を設定するレジスタＲＥＧ１とを備える。
　上記レジスタＲＥＧ１は、システム全体を制御するＣＰＵ（中央処理ユニット）によって設定が行われる。基準電圧発生回路ＲＶＧは、比較回路ＣＭＰやローカルＤＡ変換回路ＤＡＣと同一の半導体チップ上でなく外部にあっても良い。この実施形態では、チップ外部から基準となる電圧Ｖrefを１つ受けてそれを分圧する抵抗分圧回路をチップ内部に設けて、上記基準電圧Ｖref_h1～Ｖref_hn，Ｖref_l1～Ｖref_lnを生成するようにしている。
　スイッチＳ１１～Ｓ１ｎはＡＤ変換可能な電圧範囲であるＦＳＲ（Full Scale Range）の上限値となる電圧としてＶref_h1～Ｖref_hnの中からいずれか１つを、またスイッチＳ２１～Ｓ２ｎはＦＳＲの下限値となる電圧としてＶref_l1～Ｖref_lnの中からいずれか１つを選択する。この実施形態では、ＦＳＲの上限値と下限値に対応してそれぞれｎ個のスイッチを設けているが、スイッチの数は異なっていてもよい。上記各電圧の大小関係を不等式で示すと、ＡＶＤＤ＞Ｖref_h＞Ｖref_l＞ＡＧＮＤである。ここで、ＡＶＤＤは電源電圧、ＡＧＮＤは接地電位である。
　この実施形態のＡＤ変換回路は、観測したい信号すなわちディジタル信号に変換したい信号の電圧変動範囲の大きさあるいはレベルが、動作状況あるいは動作モードによって変化する場合に、電圧変動範囲に合わせてレジスタＲＥＧ１の値を書き換えることでＦＳＲの上限値と下限値を切り替える。これによって、電圧変動が小さいときにはＦＳＲを狭くして分解能を高くすることができる。
　もともとＡＤ変換回路の分解能（変換精度）は、ＦＳＲとビット数で決定される。例えば、１０ビットのＡＤ変換回路においてＦＳＲが３Ｖ（ボルト）であれば、分解能は約３ｍＶ（＝３／２10Ｖ）である。ここで、検出したい信号変化量が１ｍＶであった場合、ＦＳＲが３Ｖであるとすると１２ビットのＡＤ変換回路が必要となり、回路の設計変更をしなければならない。しかし、観測対象の信号の変化量が１Ｖであれば、ＦＳＲを１Ｖに設定することによって分解能を高めて１０ビットのＡＤ変換回路であっても１ｍＶの信号変化を検出することができる。
　また、特許文献１に記載されているＡＤ変換回路は、ＦＳＲの上限値である基準電圧Ｖrefを変更するものであるため、図９（ａ）のように電圧変動の小さいアナログ信号の入力レベルがＡＧＮＤ～１Ｖのように低い場合には、ＦＳＲをＦＳＲ’に変更して分解能を高めることが可能である。しかし、ＦＳＲの下限値を変更することはできないため、アナログ信号の変動範囲が同じ１Ｖでも入力レベルが２Ｖ～３Ｖのように高い場合には、ＦＳＲは図９（ｂ）のようにＡＧＮＤ～３Ｖに設定しなければならず、分解能を１ｍＶまで高めることはできなかった。
　なお、このような場合、特許文献１に記載されているＡＤ変換回路でも、入力端子の前段にレベルシフト回路を設けて観測対象の２Ｖ～３Ｖの信号を０Ｖ～１Ｖの信号にレベルシフトすれば分解能を高くして検出することもできるが、余分な外付け回路を追加する必要があり、面積の増加やコストアップを招くとともにレベルシフト回路のばらつきなどで誤差が増加するという不具合がある。これに対し、本実施形態のＡＤ変換回路によれば、回路の設計変更や回路の追加を行うことなく、単にレジスタの設定値を変更するだけで、図９（ｃ）のように、入力レベルが高く変動範囲の小さな信号についても最適なＦＳＲ’を設定して容易に分解能を高めることができる。
　図２は、本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す。図２に示されているＡＤ変換回路は、複数のアナログ入力端子ＩＮ1～ＩＮn、これらの入力端子に入力されたアナログ入力Ｖin 1～Ｖin nのうちいずれか１つを選択して比較回路ＣＭＰへ供給する複数のスイッチＳ３１～Ｓ３ｎからなるセレクタＳＥＬ３と、該セレクタＳＥＬ３内のスイッチのオン、オフ状態を設定する入力選択レジスタＲＥＧ２とを、図１のＡＤ変換回路に追加したものである。
　入力選択レジスタＲＥＧ２は、例えばクロック信号が入力されるたびに「１」が立っているビットがシフトするシフトレジスタにより構成し、「１」が立っているビットに対応するスイッチをオン状態にさせることで、アナログ入力Ｖin1～Ｖinnを順番に比較回路ＣＭＰへ供給させて、時分割方式でＡＤ変換を行わせるように構成することができる。
　この実施形態のＡＤ変換回路においては、観測したい信号が複数ありそれぞれの信号の電圧変動範囲の大きさやレベルが異なっている場合に、電圧変動範囲に合わせてレジスタＲＥＧ１の値を設定し、ＦＳＲの上限値と下限値を切り替えることによって、電圧変動が小さい信号に対してはＦＳＲを狭くして分解能を高くすることができる。しかも、この実施形態のＡＤ変換回路は、図９（ｃ）のように電圧変動が小さく入力レベルが高いアナログ信号についても分解能を高めることができる。
　図３Ａおよび図３Ｂには、コンパレータがＣＭＯＳインバータを用いたいわゆるチョッパ型コンパレータである場合のローカルＤＡ変換回路の第１の実施例が示されている。チョッパ型コンパレータは、図３Ａのように、１段のＣＭＯＳインバータＩＮＶと該インバータの入出力端子間を短絡するスイッチＳＳ１とからなるものの他、図８のように複数のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３……を、容量Ｃｃ１，Ｃｃ２……を介して縦続接続するとともに、各インバータ毎に入出力端子間を短絡するスイッチＳＳ１，ＳＳ２，ＳＳ３……を設けた多段構成のものであってもよい。
　この実施例のローカルＤＡ変換回路ＤＡＣは、電荷分配型のＤＡ変換回路であって、２のｎ乗の重みを有する重み容量Ｃ０，Ｃ１，……Ｃn-1を含む容量アレイを有する。重み容量Ｃ０，Ｃ１，……Ｃn-1の一方の端子は共通接続されて、スイッチＳＳ１を介してあるいは直接的に図１または図２のコンパレータＣＭＰの入力端子に接続される。重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子には切替えスイッチＳＷ０～ＳＷn-1によって、基準電圧Ｖref_h1～Ｖref_hn、Ｖref_l1～Ｖref_lnまたは入力電圧Ｖｉｎのいずれか１つが印加可能に構成されている。
　そして、上記切替えスイッチＳＷ０～ＳＷn-1は、逐次比較レジスタＳＡＲの値とサンプリングクロックに応じて接続端子が決定される。図３Ａに示されているのは、各スイッチのサンプリング期間における状態であり、切替えスイッチＳＷ０～ＳＷn-1はすべて対応する重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に入力電圧Ｖｉｎを印加し、入力電圧の電位に応じた電荷をチャージする。
　図３Ｂには、比較判定期間（ホールド期間）における各切替えスイッチＳＷ０～ＳＷn-1の状態が示されている。図３Ｂに示されているように、比較判定期間における切替えスイッチＳＷ０～ＳＷn-1は、Ｖref_h1～Ｖref_hnまたはＶref_l1～Ｖref_lnのいずれか一方である。また、Ｖref_h1～Ｖref_hnとＶref_l1～Ｖref_lnのうちいずれの基準電圧が印加されるかはセレクタＳＥＬ１，ＳＥＬ２によって決定される。比較判定期間にＶref_h1～Ｖref_hnとＶref_l1～Ｖref_lnのうちいずれかの基準電圧が、重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に印加されることで、印加された電圧と直前に印加された入力電圧Ｖｉｎとの電位差に応じた電荷が残り、それがＣ０，Ｃ１，……Ｃn-1間で分配され、共通接続ノードに生じた電圧がコンパレータとしてのインバータＩＮＶの入力端子に供給される。
　コンパレータにおいては、サンプリング期間にスイッチＳＳ１がオンされてインバータＩＮＶの入出力が短絡されることで、入力電位と出力電位はインバータの論理しきい値ＶLTと等しい電位になる。これによって、重み容量Ｃ０，Ｃ１，……Ｃn-1には、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。
　比較判定時には、前述したように、ローカルＤＡＣでは切替えスイッチＳＷ０～ＳＷn-1がレジスタＳＡＲの値に応じて基準電圧Ｖref_h1～Ｖref_hnまたはＶref_l1～Ｖref_lnに接続される。これにより、インバータＩＮＶの入力端子には直前にサンプリングした入力アナログ電圧と、切替えスイッチＳＷ０～ＳＷn-1の状態によって決まる比較電圧との電位差に応じた電位が供給される。そして、このときスイッチＳＳ１がオフされてインバータＩＮＶの入力端子と出力端子が切り離されるため、インバータが増幅器として働いて入力電位を増幅して出力する。つまり、入力アナログ電圧が比較電圧よりも高いときはロウレベルの信号を、また入力アナログ電圧が比較電圧よりも低いときはハイレベルの信号を出力するコンパレータとして動作する。
　図４には、ローカルＤＡ変換回路ＤＡＣとして電荷配分型と抵抗分圧型を組み合わせたＤＡ変換回路を使用した場合の実施例が示されている。
　この実施例のＤＡ変換回路は、図３Ａの実施例における重み容量Ｃ０，Ｃ１，……Ｃn-1と切替えスイッチＳＷ０～ＳＷn-1の他に、直列形態の抵抗Ｒ１～Ｒｎからなるラダー抵抗ＲLDと該ラダー抵抗の各ノードの電位を取り出すスイッチＳ０，Ｓ１，……Ｓn-1を設けたものである。抵抗Ｒ１～Ｒｎは、通常は同一抵抗値に設定される。ラダー抵抗ＲLDの一方の端子にはセレクタＳＥＬ１で選択された電圧Ｖref_hが、またラダー抵抗ＲLDの一方の端子にはセレクタＳＥＬ２で選択された電圧Ｖref_lが印加される。
　この実施例では、上記切替えスイッチＳＷ０～ＳＷn-1はレジスタＳＡＲの上位側のビットによって制御され、上記切替えスイッチＳ０～Ｓn-1は逐次比較レジスタＳＡＲの下位側のビットによって制御される。具体的には、ＳＡＲの下位側のビットによってラダー抵抗ＲLDの電位を使用するときは、スイッチＳ０～Ｓn-1のうちいずれか一つがオン状態にされ、切替えスイッチＳＷ０～ＳＷn-1はＳＷ０のみ動作し、ＳＷ１～ＳＷn-1は動作しない。
　また、重み容量Ｃ０，Ｃ１，……Ｃn-1を使用するときは、スイッチＳ０またはＳｎがオン状態（残りはオフ）にされて、基準電圧Ｖref_hまたはＶref_lが切替えスイッチＳＷ０を介して容量Ｃ０に伝達される。ＳＷ１～ＳＷn-1は、サンプリング時にはＶｉｎの入力端子に接続され、比較判定時にはレジスタＳＡＲの上位側のビットに応じて基準電圧Ｖref_h1～Ｖref_hnまたはＶref_l1～Ｖref_lnに接続される。
　上記のように、電荷配分型に抵抗分圧型を組み合わせることによって、例えば１０ビットのＤＡ変換回路では、電荷配分型のみの場合には最小容量Ｃ０の２10倍（約１０００倍）の容量が必要であったものが、Ｃ０の２5倍（３２倍）の容量と３２個の抵抗を設けるだけで済み、面積的に有利になるという利点がある。
　図５には、図４の実施例のローカルＤＡ変換回路の第１の変形例が示されている。図４の実施例では、ラダー抵抗ＲLDに流れる電流がセレクタＳＥＬ１を構成するスイッチを介して供給されるため、該スイッチの寄生抵抗による電圧降下で重み容量Ｃ０～Ｃn-1に印加される電圧が低下するおそれがある。そこで、図５の変形例では、セレクタＳＥＬ１の他に、スイッチＳ１１～Ｓ１ｎ，Ｓ２１～Ｓ２ｎと同様なスイッチＳ１１’～Ｓ１ｎ’，Ｓ２１’～Ｓ２ｎ’からなるセレクタを設けて、該セレクタによって選択された電圧をラダー抵抗ＲLDの端子に供給するように構成している。
　上記スイッチＳ１１’～Ｓ１ｎ’，Ｓ２１’～Ｓ２ｎ’は、逐次比較レジスタＳＡＲの設定値に応じてスイッチＳ１１～Ｓ１ｎ，Ｓ２１～Ｓ２ｎと同様に制御される。これによって、重み容量Ｃ０～Ｃn-1に印加される基準電圧の低下を防止することができる。なお、図４の実施例においても、ラダー抵抗ＲLDに電流が流れることでスイッチの寄生抵抗により生じる電圧降下を見込んで、予めセレクタによって選択される電圧を高めに設定することで見かけ上の基準電圧の低下を防止することができる。
　図６には、図４の実施例のローカルＤＡ変換回路の第２の変形例が示されている。この変形例は、スイッチの寄生抵抗による電圧降下を回避するため、スイッチＳ１１’～Ｓ１ｎ’，Ｓ２１’～Ｓ２ｎ’を設ける代わりに、バッファ（ボルテージフォロワ）ＢＦＦ１，ＢＦＦ２を設けたものである。なお、図３Ａの実施例に対しても、図７のように、セレクタＳＥＬ１，ＳＥＬ２と切替えスイッチＳＷ０～ＳＷn-1との間に、同様なバッファＢＦＦ１，ＢＦＦ２を設けて基準電圧の低下を防止するようにしてもよい。
　次に、基準電圧発生回路の実施例について説明する。図１及び図２に示されているＡＤ変換回路における基準電圧発生回路ＲＶＧとしては、ラダー抵抗と該ラダー抵抗から取り出された電圧をそれぞれインピーダンス変換するバッファアンプ（ボルテージフォロワ）とからなるような回路が一般的に考えられる。このような回路の場合、比較的多数のバッファアンプが必要になるため回路規模が大きくなるおそれがある。以下に示す実施例は、アンプ（増幅回路）の数を減らすことができるようにした実施例である。なお、ローカルＤＡ変換回路ＤＡＣが、図３Ａのような重み容量と切替えスイッチのみからなる場合には、バッファアンプは不要もしくは数が少なくて済む。
　図１１は、基準電圧発生回路（ＲＶＧとＳＥＬ１，ＳＥＬ２が一体になったもの）の第１の実施例を示す。この実施例の基準電圧発生回路は、非反転入力端子に外部からの基準電圧Ｖrefがそれぞれ入力された差動増幅回路ＡＭＰ１，ＡＭＰ２と、これらの差動増幅回路ＡＭＰ１，ＡＭＰ２の出力端子と接地点との間に直列に接続された可変抵抗ＶＲ１１，ＶＲ１２；ＶＲ２１，ＶＲ２２とから構成され、ＶＲ１１とＶＲ１２の接続ノードの電位が差動増幅回路ＡＭＰ１の反転入力端子に、またＶＲ２１とＶＲ２２の接続ノードの電位が差動増幅回路ＡＭＰ２の反転入力端子にフィードバックされるように構成されている。
　このような構成を有することにより、差動増幅回路のイマジナリショート作用によって、差動増幅回路ＡＭＰ１はその出力をＶＲ１１とＶＲ１２の抵抗比ｒ12／（ｒ11＋ｒ12）で分圧した電圧が基準電圧Ｖrefに一致するように動作する。つまり、Ｖref・（ｒ11＋ｒ12）／ｒ12となるような電圧をＶref_hとして出力する。一方、差動増幅回路ＡＭＰ２は、Ｖref・（ｒ21＋ｒ22）／ｒ22となるような電圧をＶref_lとして出力する。従って、可変抵抗ＶＲ１１，ＶＲ１２とＶＲ２１，ＶＲ２２の比をそれぞれ適宜に設定することで任意の電圧Ｖref_hと電圧Ｖref_lを出力させることができる。
　上記可変抵抗ＶＲ１１，ＶＲ１２；ＶＲ２１，ＶＲ２２は、複数の直列抵抗と、各抵抗の接続ノードから電圧を取り出す複数のスイッチとからなり、これらのスイッチのオン、オフ状態をＶｒｅｆ選択レジスタＲＥＧ１の設定値により制御するように構成される。
　図１２は、基準電圧発生回路の第２の実施例を示す。この実施例の基準電圧発生回路は、非反転入力端子に外部からの基準電圧Ｖrefがそれぞれ入力された差動増幅回路ＡＭＰ１と、この差動増幅回路ＡＭＰ１の出力端子と接地点との間に直列に接続された可変抵抗ＶＲ１１，ＶＲ１２およびＶＲ２１，ＶＲ２２とから構成され、ＶＲ１１とＶＲ１２の接続ノードの電位が差動増幅回路ＡＭＰ１の反転入力端子にフィードバックされるように構成されている。
　この実施例でも、差動増幅回路ＡＭＰ１はその出力をＶＲ１１とＶＲ１２の抵抗比ｒ12／（ｒ11＋ｒ12）で分圧した電圧が基準電圧Ｖrefに一致するように動作する。つまり、Ｖref・（ｒ11＋ｒ12）／ｒ12となるような電圧をＶref_hとして出力する。一方、Ｖref_lは可変抵抗ＶＲ２１とＶＲ２２との接続ノードから抵抗比で分圧された電圧として出力される。従って、可変抵抗ＶＲ１１，ＶＲ１２とＶＲ２１，ＶＲ２２の比をそれぞれ適宜に設定することで任意の電圧Ｖref_hと電圧Ｖref_lを出力させることができる。この実施例は、Ｖref_h＞Ｖref_lという条件がつくことになるため、第１の実施例の回路に比べて電圧の設定範囲の自由度が低くなるが、差動増幅回路が１つで済むという利点がある。
　図１３は、図１２の基準電圧発生回路の変形例を示す。この変形例の基準電圧発生回路は、図１２の基準電圧発生回路における可変抵抗ＶＲ２１の代わりに抵抗値が固定の抵抗Ｒ２１を使用したものである。この変形例は、Ｖref_hとＶref_lとの関係において、図１２の回路に比べてさらに自由度が低くなるという不具合があるが、可変抵抗が１つ少なくて済むという利点がある。
　図１４は、基準電圧発生回路の第３の実施例を示す。この実施例の基準電圧発生回路は、非反転入力端子に外部からの基準電圧Ｖrefがそれぞれ入力された差動増幅回路ＡＭＰ１と、この差動増幅回路ＡＭＰ１の出力端子と接地点との間に直列に接続された可変抵抗ＶＲ１１，ＶＲ１２とから構成され、ＶＲ１１とＶＲ１２の接続ノードの電位が差動増幅回路ＡＭＰ１の反転入力端子にフィードバックされるように構成されている。
　そして、差動増幅回路ＡＭＰ１の出力がＶref_hとして出力されるとともに、可変抵抗ＶＲ１１とＶＲ１２との接続ノードからＶref_lが取り出されて出力されるように構成されている。この実施例は、第１の実施例の回路に比べて電圧の設定範囲の自由度が低いが、差動増幅回路が１つで済むとともに可変抵抗が２つ少なくなるという利点がある。
　図１５は、図１４の基準電圧発生回路の変形例を示す。この変形例の基準電圧発生回路は、図１４の基準電圧発生回路における可変抵抗ＶＲ１１の代わりに抵抗値が固定の抵抗Ｒ１１を使用したものである。この変形例は、Ｖref_hとＶref_lとの関係において、図１４の回路に比べてさらに自由度が低くなるという不具合があるが、可変抵抗が１つでよいという利点がある。
　また、図１３と図１５の変形例においては、固定抵抗Ｒ２１やＲ１１としてローカルＤＡ変換回路内のラダー抵抗ＲLDを共用して構成することができる。一例として、図１３の変形例において、固定抵抗Ｒ２１としてローカルＤＡ変換回路内のラダー抵抗ＲLD（図４参照）を共用した場合の具体的な回路例を図１６に示す。このように、基準電圧発生回路とローカルＤＡ変換回路とで抵抗を一部共用することで、回路の面積を低減できるようになるという利点がある。
　なお、以上の実施例では、差動増幅回路を非反転増幅回路として使用した基準電圧発生回路を示したが、それに限定されず、反転入力端子（－）に外部からの基準電圧Ｖrefを入力するとともに、出力端子と非反転入力端子との間にフィードバック抵抗を入れ、直列形態の可変抵抗で分圧された電圧を非反転入力端子（＋）に入力させるように構成して、差動増幅回路を反転増幅型の回路として使用したものであってもよい。また、ローカルＤＡ変換回路ＤＡＣの構成によっては、図１１～図１５において差動増幅回路ＡＭＰ１，ＡＭＰ２を省略した回路も可能である。例えばローカルＤＡ変換回路ＤＡＣが、図３Ａのような重み容量と切替えスイッチのみからなる場合がそれに当たる。
　次に、前記第１の実施形態のＡＤ変換回路を適用して好適な応用システムの一例として二次電池の充電制御システムを、図１０を用いて説明する。
　図１０に示されているように、この充電制御システムは、交流電圧ＡＣを例えば５Ｖのような直流電圧に変換するＡＣ－ＤＣコンバータ１０により変換された直流電圧ＶＤＤによってニッケル水素電池のような二次電池２０を充電する電流制御用トランジスタＱ１と、該トランジスタＱ１のゲート制御電圧を生成するゲート制御回路３０と、二次電池２０の電圧をＡＤ変換するＡＤ変換回路４０を備えている。
　上記ＡＤ変換回路４０により変換された信号はシステム全体を制御するＣＰＵ５０に供給され、ＣＰＵ５０はＡＤ変換回路４０により変換された信号に基づいてゲート制御回路３０に対する制御信号を生成し供給する。ＡＤ変換回路４０として第１の実施形態のＡＤ変換回路が使用されている。ＡＤ変換回路４０とＣＰＵ５０は、ＲＯＭやＲＡＭ、Ｉ／Ｏなど共に１つの半導体チップ上に例えばマイクロプロセッサもしくはマイクロコンピュータのような半導体集積回路として形成することができる。さらに、ゲート制御回路３０もそのチップに内蔵させても良い。ゲート制御回路３０は、例えばＤＡコンバータのような回路により構成できる。
　二次電池を電源とする電子機器においては、電池の電圧が下がると誤動作を起こしたり回路が動作しなくなったりするおそれがある。そこで、ＣＰＵは通常の動作モードでは電池の電圧を監視して、電池電圧が所定の電圧以下になるとシステムの電源をオフしたりする。この場合、ＣＰＵは比較的広い電圧範囲で電池の電圧を監視すればよい。一方、二次電池を充電する充電モードでは、充電状況にもよるが、特に充電の最終段階では１．５Ｖ近傍の僅かな電圧の変化を検出して電流制御用トランジスタＱ１を制御する必要がある。
　このようなシステムに第１の実施形態のＡＤ変換回路を適用して、通常動作モードではＦＳＲを広くして大雑把な電池電圧の監視を行う一方、充電モードではＦＳＲを狭くして僅かな電池電圧の変化を検出して電流制御用トランジスタＱ１を制御することで、精度の高い充電制御が可能となる。なお、ここでは二次電池としてニッケル水素電池をしようした場合を説明したが、リチウムイオン電池など他の二次電池を使用する場合も同様である。
　また、ＡＤ変換回路４０の前段に、複数のアナログ信号入力端子と、これらの入力端子に入力されているアナログ信号のうち一つを選択するためのセレクタとを設けて、時分割方式で複数のアナログ信号をＡＤ変換するとともに、入力されるアナログ信号に応じてＦＳＲを変更する機能を持たせるように構成しても良い。
　以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、コンパレータがＣＭＯＳインバータを用いたチョッパ型コンパレータである場合を説明したが、差動増幅回路などからなるコンパレータである場合にも適用することができる。また、上記実施形態では、ＣＭＯＳインバータを３段縦続接続したコンパレータを示したが、２つのインバータを縦続接続したもの、あるいは１つのインバータからなるコンパレータであってもよい。
　さらに、コンパレータとしてチョッパ型コンパレータを使用する場合、コンパレータを構成するＣＭＯＳインバータとして、入力電圧（ローカルＤＡＣからの電圧）が印加される増幅用のトランジスタ（Ｐ－ＭＯＳ，Ｎ－ＭＯＳ）と直列に、オン、オフ制御用のトランジスタ（Ｐ－ＭＯＳ，Ｎ－ＭＯＳ）を直列に接続したクロックド・インバータ形式のインバータを用いて、その動作タイミングを制御することで低消費電力化を図るように構成しても良い。
　本発明は、チョッパ型コンパレータおよびこれを備えたＡＤ変換回路に利用することができる。
　ＣＭＰ　比較回路
　ＳＡＲ　逐次比較レジスタ
　ＤＡＣ　ローカルＤＡ変換回路
　ＲＶＧ　基準電圧発生回路
　ＲＥＧ１　オン、オフ状態設定用レジスタ
　ＲＥＧ２　入力選択レジスタ
　ＳＥＬ１，ＳＥＬ２　セレクタ
　ＲLD　ラダー抵抗
　Ｃ０～Ｃn-1　重み容量
　ＳＷ０～ＳＷn-1　切替えスイッチ
　１０　ＡＣ－ＤＣコンバータ
　２０　二次電池
　３０　ゲート制御回路
　４０　ＡＤ変換回路
　５０　ＣＰＵ

Claims (8)

  1. 　入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第１レジスタと、該第１レジスタの値に応じた電圧を生成し前記比較電圧とするローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
    　第１の電圧群の中から一つを選択してＡ／Ｄ変換可能な電圧範囲の上限値を与える第１基準電圧として前記ローカルＤＡ変換回路へ供給する第１選択手段と、
    　前記第１の電圧群で選択した値よりも電圧値の低い値を第２の電圧群の中から一つ選択して前記電圧範囲の下限値を与える第２基準電圧として前記ローカルＤＡ変換回路へ供給する第２選択手段と、
    　前記第１選択手段と第２選択手段における選択状態を決定する値を設定するための第２レジスタと、
    を備えることを特徴とする逐次比較型ＡＤ変換回路。
  2. 　入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持する第１レジスタと、該第１レジスタの値に応じた電圧を生成し前記比較電圧として前記比較回路へ供給するローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
    　Ａ／Ｄ変換可能な電圧範囲の上限値を与える第１基準電圧および下限値を与える第２基準電圧を生成して前記ローカルＤＡ変換回路へ供給する基準電圧発生回路と、
    　前記第１基準電圧および第２基準電圧の電圧値を設定するための第２レジスタと、
    を備え、前記基準電圧発生回路は前記第２レジスタの設定値に応じて生成する電圧を変えることを特徴とする逐次比較型ＡＤ変換回路。
  3. 　前記ローカルＤＡ変換回路は、前記比較回路の入力端子に一方の端子が共通に接続された複数の重み容量を含む容量アレイと、前記複数の重み容量の他方の端子にそれぞれ入力アナログ電圧または前記第１基準電圧もしくは第２基準電圧を印加可能な切替えスイッチ回路と、を備え、
    　前記切替えスイッチ回路は、第１の期間に前記複数の重み容量の他方の端子に入力アナログ電圧を印加し、第２の期間に前記第１レジスタの値に応じて前記複数の重み容量の前記他方の端子に前記第１基準電圧もしくは第２基準電圧を印加することを特徴とする請求項１または２に記載の逐次比較型ＡＤ変換回路。
  4. 　前記ローカルＤＡ変換回路は、前記第１基準電圧が印加される第１ノードと前記第２基準電圧が印加される第２ノードとの間に設けられたラダー抵抗と、該ラダー抵抗のいずれかのノードから電位を取り出す第３選択手段とを備え、
    　前記切替えスイッチ回路は前記第１レジスタの上位側の複数ビットの値に応じて接続状態が決定され、
    　前記第３選択手段は前記第１レジスタの下位側の複数ビットの値に応じて取り出す電位が決定され、
    　前記第３選択手段により取り出された電位は、前記切替えスイッチ回路によって、前記第２の期間に前記複数の重み容量のうち最も容量値の小さな容量の端子に印加されることを特徴とする請求項３に記載の逐次比較型ＡＤ変換回路。
  5. 　前記ローカルＤＡ変換回路は、前記第１ノードに印加される電圧を選択する第４選択手段と、前記第２ノードに印加される電圧を選択する第５選択手段と、を備え、
    　前記第４選択手段と第５選択手段は、前記第２レジスタの値に応じて選択状態が決定されることを特徴とする請求項４に記載の逐次比較型ＡＤ変換回路。
  6. 　前記比較回路は、ＣＭＯＳインバータと該インバータの入出力端子間に設けられたスイッチ素子とを有し、前記第１の期間に前記スイッチ素子がオン状態にされて、前記複数の重み容量の共通端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、前記第２の期間に前記スイッチ素子がオフ状態にされて前記ＣＭＯＳインバータが入力電圧を増幅するように構成されていることを特徴とする請求項３～５のいずれかに記載の逐次比較型ＡＤ変換回路。
  7. 　複数のアナログ信号入力端子と、これらの入力端子に入力されているアナログ信号のうち一つを選択するための第６選択手段と、該第６選択手段における選択状態を決定する値を設定するための第３レジスタとを備え、
    　前記第６選択手段によって前記複数のアナログ信号を順次選択して時分割でＡＤ変換するように構成されていることを特徴とする請求項１～６のいずれかに記載の逐次比較型ＡＤ変換回路。
  8. 　請求項１～７のいずれかに記載の逐次比較型ＡＤ変換回路と、該ＡＤ変換回路の出力を受けて制御信号を出力するＣＰＵと、を備え、
    　前記ＡＤ変換回路によるＡＤ変換の開始前に前記ＣＰＵによって前記第２レジスタの値が設定されるように構成されていることを特徴とする制御用半導体集積回路。
PCT/JP2009/065335 2008-09-30 2009-09-02 逐次比較型ａｄ変換回路および制御用半導体集積回路 WO2010038575A1 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008-253860 2008-09-30
JP2008253860 2008-09-30
JP2009-133673 2009-06-03
JP2009133673A JP2010109963A (ja) 2008-09-30 2009-06-03 逐次比較型ａｄ変換回路および制御用半導体集積回路

Publications (1)

Publication Number Publication Date
WO2010038575A1 true WO2010038575A1 (ja) 2010-04-08

Family

ID=42073348

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/065335 WO2010038575A1 (ja) 2008-09-30 2009-09-02 逐次比較型ａｄ変換回路および制御用半導体集積回路

Country Status (2)

Country Link
JP (1) JP2010109963A (ja)
WO (1) WO2010038575A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110166053A (zh) * 2019-05-24 2019-08-23 莆田学院 特定范围高精度逐次逼近型8位模数转换装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016046617A (ja) * 2014-08-21 2016-04-04 ルネサスエレクトロニクス株式会社 半導体装置
JP6075488B2 (ja) * 2016-03-11 2017-02-08 セイコーエプソン株式会社 Ａ／ｄ変換回路及び電子機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02268522A (ja) * 1989-04-10 1990-11-02 Nec Corp Ａ／ｄコンバータ
JPH1070463A (ja) * 1996-08-26 1998-03-10 Sony Corp アナログ／ディジタル変換回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02268522A (ja) * 1989-04-10 1990-11-02 Nec Corp Ａ／ｄコンバータ
JPH1070463A (ja) * 1996-08-26 1998-03-10 Sony Corp アナログ／ディジタル変換回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110166053A (zh) * 2019-05-24 2019-08-23 莆田学院 特定范围高精度逐次逼近型8位模数转换装置
CN110166053B (zh) * 2019-05-24 2024-02-09 莆田学院 高精度逐次逼近型8位模数转换装置及其控制方法

Also Published As

Publication number Publication date
JP2010109963A (ja) 2010-05-13

Similar Documents

Publication Publication Date Title
US7199745B2 (en) Successive approximation A/D converter provided with a sample-hold amplifier
WO2010050293A1 (ja) 逐次比較型ａｄ変換回路
JP4694214B2 (ja) 比較器、ａｄ変換回路、半導体装置、および撮像装置
JP2013179577A (ja) 固体撮像装置
JP5062213B2 (ja) 逐次比較型ａｄ変換回路
KR20000028902A (ko) 아날로그 디지털 변환기
US7764214B2 (en) Analog-to-digital converter for converting input analog signal into digital signal through multiple conversion processings
WO2016203522A1 (ja) 逐次比較型ａ／ｄ変換装置
US20130002468A1 (en) Analog-digital converter
WO2010038575A1 (ja) 逐次比較型ａｄ変換回路および制御用半導体集積回路
JP4140528B2 (ja) Ａ／ｄ変換装置
WO2010140523A1 (ja) 逐次比較型ａｄ変換回路及び半導体集積回路
US8633847B2 (en) Analog-digital converter
US20110204926A1 (en) Chopper-type voltage comparator circuit and sequental-comparison-type a/d converting circuit
JP2007013885A (ja) パイプラインａ／ｄ変換器およびパイプラインａ／ｄ変換方法
US7289052B1 (en) System and method for analog-to-digital conversion
CN107171667B (zh) 逐次逼近型模数转换器及其自检测方法
US20100289683A1 (en) Reference voltage generation circuit, a/d converter and d/a converter
JP4639162B2 (ja) アナログ・ディジタル変換器
KR20150072972A (ko) 타이밍 켈리브레이션을 이용한 인터폴레이션을 위한 아날로그 디지털 변환기
JP6771758B2 (ja) Ａ／ｄ変換器
US20040113830A1 (en) Integrated circuit and A/D conversion circuit
JP2019149762A (ja) 逐次比較型ａｄ変換器およびセンサ装置
JP6717471B2 (ja) 逐次比較型ａｄ変換装置
KR101228827B1 (ko) 축차근사형 아날로그/디지탈 변환기

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09817612

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09817612

Country of ref document: EP

Kind code of ref document: A1