KR20000028902A - 아날로그 디지털 변환기 - Google Patents

Abstract

입력전압과 기준전압을 받고 첫번째 및 두번째 출력단자를 갖는 차동입력부와, 상기 첫번째 및 두번째 출력단자에 접속된 정귀환부와, 입력이 첫번째 출력단자로 접속된 CMOSFET의 버퍼와, 입력이 두번째 출력단자로 접속된 두번째 버퍼와, 비교용 클럭신호에 응답하여 상기 첫번째 및 두번째 출력 터미널을 접속, 분리하기 위한 첫번째 및 두번째 출력 터미널들 사이에 연결된 첫번째 스위칭부를 포함하는 비교회로로 이루어진 아날로그 디지털 변환기에 관한 것이다.

이 비교회로는 출력이 첫번째 또는 두번째 버퍼에 접속된다.

상기 스위칭부가 비교용 클럭신호에 응답하여 접속상태에서 분리상태로 변화할 때, 입력전압 및 기준전압이 비교된다.

Description

아날로그 디지털 변환기{ANALOG TO DIGITAL CONVERTER}

본 발명은, 입력전압을 소정의 임계값과 소정의 비교타이밍으로 비교하는 비교회로, 이 비교회로를 사용한 아날로그 디지털교환회로, 이 아날로그 디지털변환회로의 타이밍 설정방법 및 아날로그 디지털 변환장치에 관한 것이다.

종래의 디지털 이동무선 시스템의 휴대단말기에 사용 소비전력이 작은 아날로그 디지털변환회로(이하, 간단히 A/D변환회로라 한다)로서, 본출원인은 전압모드회로에 의해 구성된 A/D 변환회로를, 예를 들면, 특허 평07-263574호로서 출원하였다. 이 A/D 변환회로는, CMOS(complementary metal-oxide-semiconductor)인버터를 사용한 복수개의 비교회로의 전단에, 각각의 용량결합에 의한 임계값 설정회로를 설치하여, 이 임계값 설정회로에 아날로그 입력전압을 인가함과 동시에, 상위 비트 상당측의 비교회로의 출력을 하위비트측의 임계값 설정회로에 소정의 웨이트를 갖고 입력되도록 접속되어 있어, 높은 정밀도를 가짐과 동시에, 저소비전력을 실현할 수 있었다.

그러나, 이 비교회로는, CMOS 인버터의 소자고유의 논리적 쓰레스홀드(threshold)를 비교회로의 임계값으로서 이용한 것이기 때문에, 입력전압이 이 논리적 쓰레스홀드의 근방의 경우, A/D 변환회로의 출력이 불안정하여지는 문제가 있었다. 또한, 제조시의 오차의 영향을 받기 쉬운 문제가 있었다.

게다가, 종래의 순차적인 비교방식 A/D변환기는, 아날로그전압을 비교기에 의해서 임계값전압과 비교하여, 그 출력으로부터 디지털 1비트를 생성하여, 그 결과를 D/A 변환하여 비교기에 귀환하여, 다음의 비트를 생성한다. 이 조작의 반복보다 디지털신호의 모든 비트을 생성한다. 따라서, 종래 순차적인 비교방식 A/D변환기는, 1회의 A/D변환에 긴 시간이 필요했다.

또한 종래부터 본원출원인은 디지털신호 각 비트에 대응한 복수의 비교회로를 병렬로 설치한 A/D변환기를 다수 제안하였지만, 이런 종류의 회로는 각 비트출력을 하위비트에 귀환시키는 구성이고, 상위비트로부터 순차 데이터를 고정해 가기 때문에, 1회의 A/D 변환의 주기내에서 각 비트마다 데이터 유지의 콘트롤신호가 필요하였다. 이것 때문에 변환사이클의 클럭보다도 고속의 클럭(2의 제곱에 맞추기 위해 8배,16배, ...로 현저히 고속으로 되었다.)을 생성하지 않으면 안 되고, 고속변환이 가능한 반면, 소비전력이 크다고 하는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위해서 창안된 것으로, 안정적인 동작을 하면서 제조시의 오차가 작은 비교회로를 제공하는 것을 목적으로 하는 것이다. 또한, 이 비교회로를 사용한 A/D 변환회로, 이 A/D 변환회로의 타이밍 설정방법 및 A/D 변환장치를 제공하는 것을 목적으로 하는 것이다.

또한, 본 발명은 동작이 고속이 됨과 동시에 전력소비가 작은 순차적인 비교방식 A/D변환기를 제안하는 것을 목적으로 한다.

청구항1에 기재된 발명에 있어서는, 입력전압과 기준전압이 입력되는 차동입력부와, 상기 차동입력부의 제1, 제2의 출력단에 접속된 정귀환부와, 상기 차동입력부의 제1, 제2의 출력단을 각각 입력단으로 하는 제1, 제2의 버퍼단과, 상기 차동입력부이 제1, 제2의 출력단의 사이에 접속되어 비교용 클럭신호가 인가되는 것에 의해 단락 또는 개방상태로 되는 제1의 스위칭부를 갖고, 상기 제1, 제2의 버퍼단의 적어도 한 쪽의 출력단을 외부출력단으로 하는 비교회로로써, 상기 차동입력부는 제1, 제2, 제3의 PMOSFET를 갖고, 상기 제1, 제2의 PMOSFET는, 일방의 게이트전극에 상기 입력전압이나, 타방의 게이트전극에 상기 기준전압이 입력되어, 출력전극의 일방이 서로 접속되어 상기 제3의 PMOSFET를 매개하여 전원의 한쪽단에 접속되어, 상기 제3의 PMOSFET의 게이트전극에 소정의 바이어스전압이 인가되는 것이고, 상기 정귀환부는, 제1, 제2의 NMOSFET를 갖고, 상기 제1의 NMOSFET의 한 쪽의 출력전극이 상기 차동입력부의 제1의 출력단 및 상기 제2의 NMOSFET의 게이트전극에 접속되며, 상기 제2의 NMOSFET의 한 쪽의 출력전극이 상기 차동입력부의 제2의 출력단 및 상기 제2의 NMOSFET의 게이트전극에 접속되고, 상기 제1, 제2의 NMOSFET의 각각 다른쪽의 출력전극이 상기 전원의 다른쪽 단에 접속되는 것이며, 상기 제1, 제2의 버퍼단은 CMOSFET에 있어, 상기 제1의 스위칭부는 NMOSFET 또는 PMOSFET에 있어, 상기 비교용 클럭신호에 의하여 상기 스위칭부가 단락상태에서 개방상태에 제어될 때에 상기 입력전압과 상기 기준전압과의 비교작용이 행하여지는 것이다.

따라서, 차동입력부와 정귀환부에 의해 이득(gain)의 높은 차동비교를 할 수 있기때문에, 회로규모가 작더라도 감도가 높고, 또한 안정적인 동작을 한다. 아날로그입력전압을 비교회로의 외부로부터의 기준전압과 차동비교를 하기 때문에, 제조시의 오차의 영향을 받기 어렵고, 기준전압의 설정변경이 용이하다. 또한, MOSFET 및 CMOSFET를 사용하고 있기 때문에 소비전력이 작다.

청구항2에 기재된 발명에 있어서는, 청구항1에 기재된 비교회로에 있어서, 제2, 제3의 스위칭부를 갖고, 제2, 제3의 스위칭부는 NMOSFET 또는 PMOSFET이고, 각각 상기 차동입력부의 제1 제2의 출력단과 상기 전원의 다른쪽 단과의 사이에 접속되며, 상기 비교타이밍용 클럭 신호가 인가되는 것에 의하여 상기 제1의 스위칭부의 단락 또는 개방상태에 대응하여 단락 또는 개방상태로 되는 것이다.

따라서, 비교동작전의 대기상태에 있어서, 제1, 제2의 버퍼단의 CMOSFET의 입력전압이 중간레벨이 되지 않기때문에, 용이하게 소비전력을 제어할 수가 있다.

청구항3에 기재된 발명에 있어서는, 아날로그 입력전압을 m+1비트(m은 양의 정수)의 디지털 데이터에 변환하는 아날로그 디지털변환회로로써, 상기 디지털 데이터의 각 비트에 각각 대응하여 설치된 m+1개의 비교회로 및 상기 각 비교회로의 전단에 각각 설치된 m+1개의 임계값 설정회로를 가지며, 상기 각 비교회로는, 청구항1 또는 청구항2에 기재된 비교회로이고, 상기 각 비교회로에 대한 상기 비교용클럭신호를, 상기 각 비교회로의 최상위 비트의 것으로부터 최하위 비트의 것까지에 대하여 순차지연한 것으로 하고, 상기 각 비교회로는, 상기 각 임계값 설정회로의 출력전압과 상기 기준전압을, 상기 비교용 클럭신호의 비교타이밍에 비교하는 것에 의하여 상기 디지털 데이터의 각 비트를 출력하도록 되어 있으며, 상기 각 임계값 설정회로는, 상기 아날로그입력전압, 상기 아날로그 입력전압의 하한전압에 대응하는 제1 전압, 상기 아날로그입력전압의 상한전압에 대응하는 제2의 전압, 및 상기 임계값 설정회로보다도 상위의 비트의 상기 비교회로의 출력에 대응하여 선택되는 상기 제1 또는 제2 전압과 같은 전압이, 각각 한 쪽의 단자에 입력되어 다른쪽의 단자는 공통에 접속되어 상기 임계값 설정회로의 출력전압으로 되는 복수의 용량을 적어도 갖는 용량결합에 의해 구성되어, 최하위비트로부터 j번(j는 m이하의 0 또는 양의 정수)의 비트의 상기 각 임계값 설정회로에 놓을 수 있는 상기 용량결합은, 상기 제1 전압 및 상기 제2 전압에 대하는 웨이트를, 해당 임계값 설정회로보다도 상위의 최하위 비트에서 k번(k는 m이하의 양의 정수)의 비트에 대응하는 상기 비교회로의 출력에 대응하여 선택되는 상기 제1 또는 제2 전압과 같은 전압에 대한 웨이트를, 상기 아날로그입력전압에 대한 웨이트를로서, 상기 각 입력전압을 가산하도록 하고 있는 것이다.

따라서, 청구항1 또는 청구항2에 기재된 비교회로를 사용 하기 때문에, 비교회로의 감도가 높고 안정적인 동작을 하며, 제조시의 오차의 영향을 받기 어려운 등의 작용효과를 갖는다.

전원전압의 폭보다도 좁은 아날로그입력전압의 하한전압에서 상한전압의 범위의 전압을 고정밀도로 A/D 변환 할 수가 있다. 하한전압 및 상한전압에 대응하는 전압은 비교회로의 외부에서 공급하기 때문에, 사용조건에 따른 아날로그입력전압의 변화범위에 따라, A/D 변환범위를 변화시킬 수 있다.

또, 각 용량의 리프레쉬(refresh)제어수단을 사용하면, 누설전류등에 의한 상기 용량에 축적된 전하를 방전시킬 수 있어, A/D 변환의 오차요인이 되는 잔류전하를 해소할 수가 있다.

청구항4에 기재된 발명에 있어서는, 입력전압을 m+1비트(m은 양의 정수)의 디지털 데이터에 변환하는 순차적인 비교형 아날로그 디지털 변환회로이고, 비교회로, 상기 비교회로의 전단에 설치된 임계값 설정회로, 상기 비교회로의 후단에 설치된 제어부를 갖고, 상기 비교회로는, 청구항1 또는 청구항2에 기재된 비교회로이고, 상기 임계값 설정회로의 출력전압과 상기 기준전압을, 상기 비교용 클럭신호의 비교타이밍으로 비교 하도록 되어 있으며, 상기 제어부는, m+1비트의 디지털 값을 유지하고 각 비트에 따른 전압레벨을 출력하는 m+1단의 출력레지스터를 갖고, 상기 비교회로의 출력을 순차제어용 클럭신호의 입력 타이밍으로 입력하여 상기 출력 레지스터에 유지된 상기 디지털값이 상기 아날로그 입력전압의 근사값에 대응하도록 순차제어하는 것이며, 상기 임계값 설정회로는 용량결합을 갖고, 해당 용량결합은 상기 아날로그 입력전압 및 상기 출력 레지스터의 각 단의 출력전압이, 각각 한 쪽의 단자에 입력되어 다른쪽의 단자는 공통에 접속되어 상기 임계값 설정회로의 출력으로 되어, 대응하는 상기 아날로그입력전압의 웨이트 및 상기 출력레지스터의 각 단의 비트의 웨이트에 대응하는 용량을 갖는 것이고, 상기 비교타이밍로부터 소정의 지연시간 경과후에 상기 입력타이밍으로 되도록 설정해져 있다.

따라서, 청구항1 또는 청구항2에 기재된 비교회로를 사용하기 때문에, 비교회로의 감도가 높고 또한 안정적인 동작을 하여, 제조시의 오차의 영향을 받기 어려운 등의 작용효과를 갖는다.

1개의 비교회로와 1개의 임계값 설정회로로 모든 비트의 비교동작을 행할 수 있고, 회로규모의 큰 아날로그회로부분을 작게 할 수 있다.

또, 각 용량의 리프레쉬 제어수단을 사용하면, 누설전류 등에 의해 상기 용량에 축적된 전하를 방전시킬 수 있어, A/D 변환의 오차요인이 되는 잔류전하를 해소할 수 있다.

청구항5에 기재된 발명에 있어서는, 비교용 클럭신호에 의해 규정되는 비교타이밍으로 입력전압과 기준전압과의 비교동작을 하는 하나 또는 복수의 비교회로를 사용한 아날로그 디지털 변환회로의 타이밍 설정방법으로써, 하나 또는 복수의 상기 비교용 클럭신호를 적어도 포함하는 아날로그 디지털변환에 요하는 복수의 타이밍신호를 생성함과 동시에, 상기 아날로그 디지털 변환회로에 소정의 테스트전압 및 상기 복수의 타이밍신호를 공급하여, 상기 복수의 타이밍신호의 간격을 짧게 하여가고, 그 사이에서, 상기 아날로그 디지털 변환회로의 출력에 에러가 발생할 때에, 상기 복수의 타이밍신호의 간격을 상기 에러가 발생하기 전에 소정의 값에 설정유지하는 것이다.

따라서, A/D 변환회로의 개개의 제품의 동작특성에 따라, A/D 변환에 필요한 복수의 타이밍신호의 간격을 에러가 발생하지 않는 정도로 짧게 설정하여, A/D 변환동작을 고속화할 수가 있다.

청구항6에 기재된 발명에 있어서는, 비교용 클럭신호에 의해 규정되는 타이밍으로 아날로그 입력전압과 기준전압과의 비교를 하는 하나 또는 복수의 비교회로를 사용한 아날로그 디지털 변환부 및 타이밍설정부를 갖는 아날로그 디지털 변환장치로써, 상기 타이밍설정부는, 상기 아날로그 디지털 변환부에 소정의 테스트전압을 공급하는 수단, 하나 또는 복수의 상기 비교용 클럭신호를 적어도 포함하는 아날로그 디지털 변환에 필요한 복수의 타이밍부호를 생성하여, 상기 아날로그 디지털 변환부에 출력하는 타이밍 신호생성수단, 상기 아날로그 디지털 변환부의 출력에러를 검출하는 에러검출수단 및 상기 아날로그 디지털 변환부에 상기 소정의 테스트용 전압을 공급함과 동시에, 상기 복수의 타이밍신호의 간격이 서서히 짧게 함에 의해 상기 타이밍신호 생성수단을 제어하는 사이에 있어서, 상기 에러감출부가 출력에러를 검출할 때에, 상기 복수의 타이밍신호의 간격을 상기 출력에러가 발생하기 전의 소정의 값에 설정유지 제어수단을 갖는 것이다.

따라서, A/D 변환부의 개개의 제품의 동작특성에 따라, A/D 변환에 요하는 복수의 타이밍신호의 간격을 에러가 발생하지 않은 정도로 짧게 설정하여, A/D 변환동작을 고속화할 수가 있다. 비교 타이밍 설정부가 더해져 있기 때문에, 필요시에 복수의 타이밍신호의 간격을 용이하게 설정할 수가 있다.

청구항7에 기재된 발명에 있어서는, 청구항6에 기재된 아날로그 디지털 변환장치에 있어서, 상기 테스트전압은 일정전압이고, 상기 에러검출수단은, 상기 아날로그 디지털 변환부의 출력이 변화한 것을 검출하는 것이다.

따라서, 간단한 구성으로 에러를 검출할 수가 있다.

청구항8내지 14항에 기재된 순차적인 비교방식 A/D변환기는, 디지털 비트수보다 1개 많은 아날로그신호를 샘플-홀드회로에서 유지하여, 각 비트에 대응하여 멀티플렉서를 설치하고, 각 멀티플렉서를 모든 샘플-홀드회로에 접속하여, 각 멀티플렉서로부터 순차 샘플-홀드회로의 데이터를 출력하여, 이것을 임계값회로에 의해서 디지털화하면서 유지회로에 유지하는 것이다.

도 1은 본 발명의 비교회로의 제1 실시예의 회로구성도이다.

도 2는 본 발명의 비교회로의 제2 실시예의 회로구성도이다.

도 3은 본 발명의 A/D변환회로의 제1 실시예의 블럭구성도이다.

도 4는 비교회로(25∼ 28)에 인가되는 클럭신호의 타이밍과 A/D변환출력을 나타내는 설명도이다.

도 5는 본 발명의 A/D 변환회로의 제2 실시예의 블럭구성도이다.

도 6은 본 발명의 A/D 변환회로의 제2 실시예의 비교회로가 반전하는 입력전압을 나타내는 설명도이다.

도 7은 본 발명의 A/D 변환회로의 제3 실시예의 블럭구성도이다.

도 8은 도 7에 나타내는 비교회로의 실질적인 임계값(Vth)을 나타내는 설명도이다.

도 9는 도 7에 나타내는 순차적인 비교형 A/D 변환회로의 일구체화예를 나타내는 회로도이다.

도 10은 도 9에 나타내는 구체화회로의 동작설명도이다.

도 11은 본 발명의 A/D 변환회로의 타이밍 설정방법 및 A/D 변환장치의 실시의 일형태를 설명하기 위한 블럭구성도이다.

도 12는 본 발명의 A/D변환회로의 제4실시예에 놓을 수 있는 전단부분을 나타내는 회로도이다.

도 13은 본 발명의 A/D변환회로의 제4실시예에 놓을 수 있는 후단부분을 나타내는 회로도이다.

도 14는 본 발명의 A/D변환회로의 제4실시예의 동작을 니타태는 타이밍 흐름도이다.

도 15는 본 발명의 A/D변환회로의 제4실시예의 최상위비트의, 임계값회로를 나타내는 회로도이다.

도 16은 본 발명의 A/D변환회로의 제4실시예의 상위로부터 제2비트의 임계값회로를 나타내는 회로도이다.

도 17은 본 발명의 A/D변환회로의 제4실시예의 상위로부터 제3비트의 임계값회로를 나타내는 회로도이다.

도 18은 본 발명의 A/D변환회로의 제4실시예의 상위로부터 제4비트의 임계값회로를 나타내는 회로도이다.

도 19은 본 발명의 A/D변환회로의 제4실시예의 상위로부터 제5비트의 임계값회로를 나타내는 회로도이다.

도 20은 본 발명의 A/D변환회로의 제4실시예의 최하위비트의 임계값회로를 나타내는 회로도이다.

(부호의 설명)

1, 3, 4, 5, 9 PMOSFET

2, 6, 7, 8, 10, 11, 12 NMOSFET NMOSFET

21∼ 24 임계값설정회로

25∼ 28 비교회로

31∼ 33, 41, 50, 60 멀티플렉서

34∼ 36, 42∼ 45, 51∼ 55, 61∼ 66 입력캐패시턴스

37, 46, 56, 67 스위치

38, 47, 57, 68 임계값설정회로

39, 48, 58, 69 비교회로

40, 49, 59, 69 인버터

SH1∼ SH7 셈플-홀드회로

MUX1∼ MUX6 멀티플렉서

TH1∼ TH6 임계값회로

FF11, FF21, FF22, FF31∼ FF33,

FF41∼ FF44, FF51∼ FF55, FF61∼ FF66... 유지회로

CMP1∼ CMP6 비교회로

BF1∼ BF6 버퍼

C11∼ C18, C21∼ C27, C31∼ C36,

C41∼ C45, C51∼ C54, C61∼ C63 캐패시턴스

SW11∼ SW16, SW21∼ SW25, SW31∼ SW34,

SW41∼ SW45, SW51, SW52, SW6 스위치

B0∼ Bm 비트가산기 출력

도 1은, 본 발명의 비교회로의 제1 실시예의 회로구성도이다. 도면에서 1, 3, 4, 5, 9는 PMOSFET이고, 2, 6, 7, 8, 10은 NMOSFET이다.

이 비교회로는, 정귀환부를 갖는 차동입력형의 비교회로이고, 기준전압(Vref)은, 외부에서 비반전입력단자(IN+), 반전입력단자(IN-)의 어느 한 쪽에 공급되고, 전체로서 좌우대칭형으로 구성되어 있다.

중심부분에 있어서, 전원전압(Vdd)은 PMOSFET(3)을 통하여 세워 PMOSFET(4, 5)의 소스전극에 대하여 공통으로 공급된다. PMOSFET(4, 5)의 드레인 전극은, 각각 NMOSFET(7, 8)의 드레인 전극에 접속되어, NMOSFET(7, 8)의 소스 전극은, 공통의 전원의 그라운드에 접속된다. NMOSFET(7, 8)의 게이트 전극은, 다른쪽의 NMOSFET(8, 7)의 드레인 전극에 대하여 교차접속된다. 또한, PMOSFET(4, 5)의 양 드레인 전극사이에는, NMOSFET(6)가 접속되어, NMOSFET(6)의 게이트에는 비교용 클럭이 공급된다. PMOSFET(4)의 드레인전극에는, 좌측에 PMOSFET(1)과 NMOSFET(2) 한쌍으로 이루어지는 CMOS인버터의 게이트 전극에 접속되고, PMOSFET(5)의 드레인 전극은, 우측에 PMOSFET(9)와 NMOSFET(10)의 한쌍으로 이루어지는 CMOS인버터의 게이트 전극에 접속된다. 어느쪽의 CMOS 인버터에도 전원전압(Vdd)과 전원의 접지전위(0)가 공급된다.

PMOSFET(3)는, 이 게이트 전극에 바이어스전압을 인가하는 것에 의하여 정전류제어회로로 된다. 바이어스전압을 조정하는 것에 의해, 전류값을 조정할 수가 있다. 전류를 많게 하면 동작속도가 빠르게 되기 때문에, 용도에 따라, 소비전류 및 동작속도를 조정할 수가 있다. PMOSFET(4)의 게이트 전극은 반전입력단자(IN-)로써 입력전압(Vin)이 입력된다. PMOSFET(5)의 게이트 전극은 비반전입력단자(IN+)로써 기준전압(Vref)이 도시하지 않은 외부의 기준전압 발생회로에서 입력된다. 이 값은, 전형적으로는 전원전압(Vdd)의 1/2이다. NMOSFET(7, 8)은, 정귀환회로부이다. NMOSFET(6)는 비교용 클럭에 의하여 대기상태와 비교동작상태를 제어한다. NMOSFET(6)를 PMOSFET로 바꾸는 것도 가능하다.

우측의 PMOSFET(9), NMOSFET(10)의 한쌍으로 이루어지는 CMOS 인버터는, 파형정형의 기능을 갖는 버퍼단이고, 그 출력은 출력단자(OUTPUT)로 한다. 좌측의 PMOSFET(1), NMOSPET(2)로 이루어지는 CMOS인버터에는 출력기능이 없지만, 우측의 CMOS인버터와의 대칭성을 유지하기 위해서 설치되어 있다.

또, 이 비교회로는, 반전입력단자(IN-)에 대하여 출력(OUTPUT)의 위상이 반전하는 반전출력형으로 하여 사용하고 있지만, 비반전출력형으로 하는 것도 가능하다. 이 경우, 좌측의 PMOSFET(1), NMOSFET(2)으로 이루어지는 CMOS 인버터로부터 출력단자를 밖으로 구비하고 입력신호전압(Vin)을 비반전입력단자(IN+)에 입력하고, 기준전압(Vref)을 반전입력단자(IN-)에 입력하면 된다.

회로동작을 설명한다. 최초에 NMOSFET(6)의 게이트전극에 공급되는 클럭신호가 높은 레벨일 때에는, 드레인전극과 소스전극 간에 쇼트(short)되어, 동작의 정지한 대기상태로 되어 있다. 회로를 완전한 대칭형으로 설계하면, 좌우의 CMOS 인버터의 출력이 중간전위로 되기 때문에, 전류가 흐름을 계속하여 소비전력이 증가하게 된다. 이 문제를 해결하기 위해서는, 완전한 대칭상태로부터 약간 벗어나 불균형이 되도록(것같이) 회로소자를 설계하는 것에 의하는데, 예를 들어, PMOSFET(5)의 출력이 낮은 레벨이(로)되어, 출력단자(OUTPUT)가 높은 레벨이 되도록 하면 좋다.

NMOSFET(6)의 게이트 전극에 공급되는 클럭신호를 낮은레벨로 변화시키면, NMOSFET(6)는 오픈(open)되고, PMOSFET(4)의 게이트 전극의 입력신호전압(Vin)과, PMOSFET(5)의 게이트 전극측의 기준전압(Vref)과의 비교동작이 개시된다.

PMOSFET(4, 5)의 출력은 격리상태가 되고, 입력신호전압(V1)이 기준전압(Vrcf)보다도 간신히 클 때에는, 이 차전압에 의해, NMOSFET(7, 8) 사이에 형성된 정귀환 루프(loop)에 의해 고속도로 PMOSFET(5)의 출력전압이 높은 레벨이 되어, 비교회로의 출력단자(OUTPUT)의 전압는 낮은 레벨로 된다. 한 쪽, 입력신호전압(Vin)이 기준전압(Vref)보다도 간신히 낮은 경우에는, 대기상태와 동일한 상태에 되돌아감, 비교회로의 출력단자(OUTPUT)의 전압는 높은 레벨을 유지한다. 좌측의 PMOSFET(1), NMOSFET(2)이, 우측의 PMOSFET(89), NMOSFET(90)와 대칭상태로 되어 있는 것에 의해, 비교회로의 감도를 높일 수 있다.

이 비교회로는, 비교동작전에 회로를 대기상태로 할 필요가 있음에도 불구하고, 정귀환을 걸기 위해서 감도가 높고 동작상태가 크다. 미세한 변화에도 급격한 출력변화가 있기때문에, 입력신호전압(Vin)이 임계값 부근이 될 때도 안정한 출력신호를 얻을 수 있다. 레벨판정을 2단자의 차동입력으로서 행하기 때문에, 제조상 오차의 영향을 거의 받지 않는다. 회로소자가 대칭형이기 때문에, 집적회로의 레이아웃 패턴을 연구하여 정밀도 향상이 용이하게 실현될 수 있다.

도2는, 본 발명의 비교회로의 제2실시예의 회로구성도이다. 이 도면에서, 도 1과 동일한 부분에는 동일한 부호를 붙였고 설명을 생략한다. 11. 12는 NMOSFET이다.

설명한 것같이, 회로를 완전한 대칭형으로 설계하면, 대기상태에 있어서, 좌우의 CMOS 인버터의 출력이 중간전위로 되기 위해서(때문에), 전류의 흐름이 계속되어 소비전력이 증가한다.

이 실시예로서는, NMOSFET(7, 8)의 각 드레인전극과 전원의 그라운드와의 사이에, 각각, NMOSFET(11, 12)을 대칭적으로 접속하여, 이 NMOSFET(11, 12)의 게이트전극에 클럭신호(CLK)를 공급한다. 따라서, 대기상태로서는 클럭신호(CLK)가 높은 레벨에 있기때문에, NMOSFET(11, 12)의 드레인전극은 강제적으로 낮은 레벨을 유지하여, 그 결과, 좌우의 CMOS 인버터의 출력이 높은 레벨로 되고 소비전력은 작다. NMOSFET(6)와 동시에, NMOSFET(11, 12)를 PMOSFET으로 치환하는 것도 가능하다. 이 경우에, 클럭신호(CLK)의 위상을 반전하여 사용한다. 도 1에 나타낸 제1의 실시예에 비하여, 회로소자의 설계에 의해서 저소비전력화하는 것은 아니고, 회로구성상에 저소비전력화를 꾀하고 있기 때문에, 회로소자의 설계가 용이하다.

도 1, 도 2에 나타낸 비교회로는, 용도를 특히 한정하지않은 일반적인 비교회로로서 사용할수 있는 A/D 변환회로의 비교회로로서 사용하기 적당하다. A/D 변환회로에는 여러가지 변환방식이 있는데, 변환방식은 특히 묻지 않는다. 상술한 비교회로를, A/D 변환회로로 적용하는 예를 이하에 보인다.

도 3은, 본 발명의 A/D 변환회로의 제1실시예의 블록 구성도이다. 도면에서, 21∼24는 임계값 설정회로, 25∼28는 비교회로이다. 이 실시예의 A/D 변환회로는, 아날로그 입력신호(Vin)를 m+1비트의 디지털값에 변환하는 A/D 변환회로이다. 1회의 A/D변환(1 sample분)이 완료할때까지는, 입력전압을 일정하게 유지하는 필요가 있기 때문에, 1회의 A/D 변환에 필요로 하는 시간에 있어서 전압변화가 무시할 수 있는 아날로그입력전압(Vin), 또는, 미리 셈플-홀드(sample hold)된 아날로그 입력전압(Vin)이 입력되는 것으로 한다.

도 4는, 도 3의 비교회로(25∼28)에 인가되는 클럭신호의 타이밍와 A/D 변환출력을 나타내는 설명도이다. 도시의 예로서는, m=3, m+1=4 비트의 A/D 변환회로에 관해서, 아날로그입력전압(Vin)이 접지전위(0)로부터 서서히 직선적으로 상승하는 경우를 나타내고 있다.

도 3에 있어서, A/D 변환후의 제 m+1비트번째 ∼ 제1 비트번째에 대응하여, 비교회로(25∼28)의 전단에 각각 임계값설정회로(21∼24)를 설치하여, 이 임계값설정회로(21∼24)에 아날로그입력전압(Vin)을 병렬에 인가함과 동시에, 상위 비트 상당측의 비교회로, 예를 들면 비교회로(25)의 출력이 하위비트의 임계값설정회로(22∼24)에 상위비트의 비트위치에 따른 소정의 웨이트가 부가되어 입력된다. 비교회로(25∼28)는, 상술한 도 1, 도 2의 비교회로를 비반전출력형으로서 사용하여, 임계값설정회로21∼24의 출력을 입력하는 것이다.

도 4에 나타낸 것같이, 비교회로(25∼28)에 있어서는, 각각 주기가 △이고, 상위비트로부터 시간τ씩 늦은 타이밍에 발생하는 비교용 클럭신호(CLKm∼ CLK0)의 상승 하강 타이밍으로 비교동작을 하고, 아날로그 입력전압(Vin)에 대응하는 디지털출력(dm∼ d0)이 순차출력된다. 비교동작 종료후에는, 비교결과의 유지상태로 되어, 비교용 클럭신호(CLKm∼ CLK0)가 듀티(duty)비 50%로 다시 상승하면 대기상태로 되어, 이후, 동일 모습의 동작이 반복된다. 대기상태에 있어서의 비교회로(25∼28)의 출력(dm∼ d0)은 도 1, 도 2를 참조하여 설명한 바와 같이, 입력전압에 관계하지 않고, 소정의 레벨, 이 예로서는, 하이레벨에 세팅된다. 따라서, 대기상태의 출력을 입력하고 있을 때의 임계값설정회로는 입력전압에 대한 실질적인 임계값을 설정하는 동작을 하지 않는다.

도 3에 되돌아가, 비교동작종료후 비교출력을 유지하고 있을때의 동작을 설명한다. 비교회로(25∼28)자체의, 임계값은 도 1을 참조하여 설명한 기준전압(Vref)이고, 고정적으로 설정되어 있다. 임계값설정회로(21)는, 아날로그 입력전압(Vin)이 최상위 비트(제m+1번째의 비트)의 웨이트에 대응하는 실질적인 임계값을 넘을 때에 비교회로(25)가 높은 레벨에 변화하도록, 아날로그 입력전압(Vin)을 레벨 쉬프트(shift)시키어 비교회로(25)에 출력한다. 동일한 모습으로, 임계값설정회로(22∼24)는, 각각, 그 상위 비트의 값이 비교회로(25∼27)에 의해 확정된 후, 각각의 비교용클럭신호(CLKm-1 ∼ CLK0)의 상승 하강 타이밍으로, 아날로그 입력전압(Vin)이 그 확정된 상위비트의 값에 따라 결정되는 소정의 실질적인 임계값을 넘을 때에, 대응하는 비교회로(26∼28)가 높은 레벨에 변화하도록, 아날로그입력전압(Vin)을 레벨 쉬프트시키어 각 비교회로(26∼28)에 출력한다.

상술한 소정의 실질적인 임계값의 값은, 이 임계값설정회로(22∼24)에 대응하는 비트 및 이것보다도 상위의 비트를 사용한 입력전압의 근사값에 상당하다. 임계값설정회로(21∼24)로서는, 복수의 저항기를 사용하여 아날로그 입력전압(Vin)을 레벨 쉬프트시키는 것도 가능하지만, 복수의 캐피시턴스를 사용한 방법이 소비전력이 더욱 적어진다. 그러나, 캐패시턴스를 사용하면 내부저항에 의해 실질적인 임계값이 안정될 때까지 시간을 요한다.

임계값설정회로(21∼24)는, 어느 비트번째의 것으로 있을까에 의해서 내부회로구성이 다르다. 따라서, 실질적인 임계값이 안정할 때까지에 필요한 시간은, 임계값설정회로(21∼24)의 비트 위치에 따라 달라진다. 또한, 아날로그 입력전압의 값에 의해서 비교회로(25∼28)의 대기상태로부터의 과도적 변화상태가 다르게 되기 때문에, 실질적인 임계값이 안정될 때까지 걸리는 시간은, 아날로그 입력전압에 의해서도 다르다.

비교회로(25∼28)는, 비트 마다 대기상태로 되는 기간이 τ씩 어긋나고 있다. 따라서, 아날로그 입력신호(Vin)에 대응한 바른 디지털(dm∼ d0)이 출력되어 있는 기간은, 최하위비트의 비교용 클럭신호(CLK0)의 하강 후, 최하위비트의 비교동작시간이 완료하고나서, 최상위비트의 비교용클럭신호(CLK)가 상승할 때의 기간이다.

도시의 예로서는, 비교회로(25∼28)의 비교출력을, 설정회로(22∼24)에 직접적으로 입력하고있지만, 비교회로(25∼28)의 비교출력을 일단의 폴립플롭(flip flop)에 보관하고, 이 보관된 출력을 임계값 설정회로(22∼24)에 출력하도록 하더라도 좋다.

상술한 설명으로서는, 비교회로에 부여되는 기준전압을 일정하게 하여, 아날로그 입력신호를 레벨 쉬프트하고 실질적인 임계값을 변화시키었지만, 아날로그 입력신호의 방법은 그대로 비교회로의 한 쪽의 입력, 기준전압을 비교회로의다른쪽의 입력으로 하여, 이 기준전압의 방향을 변화시킴에 의해 비교회로의 임계값을 변화시키더라도 좋다.

도 5는, 본 발명의 A/D 변환회로의 제2의 실시예의 블록구성도이다. 도면에서 31∼33, 41, 50, 60은 멀티플렉서(multiplexer), 34∼36, 42∼45, 51∼55, 61∼66은 입력캐패시턴스, 37, 46, 56, 67는 스위치, 38, 47, 57, 68는 임계값설정회로, 39, 48, 58, 69는 비교회로, 40, 49, 59, 69는 인버터이다.

이 실시예의 A/D 변환회로는, 상술한 특원평07-263574호 기재의 발명과 같은 전압모드회로에 의해 구성된 A/D 변환회로에서, 입력하한전압, 입력상한전압을 A/D 변환회로의 외부에서 설정하도록 하여, 설정되어진 입력하한전압, 입력상한전압과의 사이의 전압를, 소정 비트수의 디지털 데이터에 변환하는 높은 분해능의 A/D 변환회로이다.

비교회로(39, 48, 58, 69)로서, 상술한 도 1, 도 2에 나타낸 비교회로를 비반전형 비교회로로서 사용하고 있다. 전체적인 변환동작은, 도 3, 도 4를 참조하여 설명한 제1의 실시예의 A/D 변환회로와 같다. 상위비트의 것으로부터 시간τ씩 늦은 타이밍으로 발생하는 비교용클럭신호(CLK3∼ CLK1)의 하강 타이밍으로 비교동작이 이루어지며, 아날로그 입력전압(Vin)에 대응하는 디지털출력(d3∼ d0)이 순차출력된다. 비교동작 종료후는, 비교결과를 유지하고, 비교용 클럭신호(CLK3∼ CLK0)가 상승하면 대기상태로 되고, 디지털출력(d3∼ d0)은 전부 1로 된다. 설명을 간략히 하기위해서, 대기상태를 고려하지 않고 동작을 설명한다.

일반적으로, A/D 변환회로에 있어서는, 전원전위(Vdd)에서 접지전위(0)의 사이의 전압을 복수비트의 디지털 데이터에 변환하고 있기 때문에, 입력하한전압, 입력상한전압을 외부에서 설정할 수 없었다. 그 때문, 아날로그 입력전압의 풀-스케일(full scale)(입력하한전압과 입력상한전압과의 차)이, 전원전위(Vdd)∼ 접지전위(0)의 폭보다도 좁을 때에는, 그 분해능이 낮게 되어 버린다.

외부 입력단자로서 아날로그입력전압(Vin)을 입력하는 AlN단자, 제1의 레벨의 전압(LV1)을 입력하는 LEVEL1단자, 제2의 레벨의 전압(LV2)을 입력하는 LEVEL2단자를 갖음과 동시에, 임계값설정회로(38,47,57,68) 및 비교회로(39,48,58,69)에 기준전압(Vrcf)을 입력하는 기준전압입력단자(VREF)를 갖는다. 기준전압(Vref)은 전원전압(Vdd)에 대하여, Vref=Vdd/2로 되어 있다.

이 실시예의 A/D 변환회로에 있어서는, 아날로그 입력전압(Vin)의 하한전압(Vdd- LV1)에 대응하는 제1의 레벨의 전압(LV1)과, 아날로그 입력전압(Vin)의 상한전압(Vdd- LV2)에 대응하는 제2의 레벨의 전압LV2(LV2＜ LV1)이, 외부단자 LEVEL1, LEVEL2에 공급된다. 또, 아날로그 입력전압(Vin)의 풀레인지(full range)가, 종래와 같은 0∼ Vdd일때는, 제1의 레벨의 전압(LV1= Vdd), 제2의 레벨의 전압(LV2= 0)으로 된다. 기준전압(Vref= Vdd/2)을 기준으로 바꾸면, 아날로그 입력전압(Vin - Vdd/2)의 하한전압(Vdd/2 - LV1)을 극성반전시킨 제1의 레벨의 전압(LV1 - Vdd/2)과, 아날로그 입력전압(Vin - Vdd/2)의 상한전압(Vdd/2 - LV2)을 극성반전시킨 제2의 레벨의 전압(LV2 - Vdd/2)이, 외부단자 LEVEL1, LEVEL2에 공급되는 것이 된다.

또, 비교회로(39, 48, 58, 69)를 정부(+,-)의 2전압으로 동작시키고, 기준전압(Vref)으로 할 때에는, 아날로그 입력전압(Vin)의 하한전압(-LV1)을 극성반전시킨 제1의 레벨의 전압(LV1)과, 아날로그 입력전압(Vin)의 상한전압(-LV2)을 극성반전시킨 제2의 레벨의 전압(LV2)이, 외부단자 LEVEL1, LEVEL2에 공급된다.

멀티플렉서(31∼33)는, 리프레쉬신호(REFRESH)에 의해 제어되고, 각각, 리프레쉬 상태에 있어서는 기준전압(Vref)을, 통상상태에 있어서는 아날로그 입력전압(Vin), 제1 레벨의 전압(LV1), 제2의 레벨의 전압(LV2)을, 각 임계값설정회로(38, 47, 57, 68)내의 입력 캐패시턴스(C34 ∼ C37, C42 ∼ C45, C51∼ C55, C61∼ C66)의 각 입력측 단자에 인가한다. 각 임계값설정회로(38, 47, 57, 68)는, 실질적으로는 도 3에 나타낸 임계값설정회로(21∼24)와 같은 것이다. 비교회로(39, 48, 58, 69)는, 도 3의 비교회로(25∼28)에 대응하여, 각각 도 1, 도 2의 비교회로를 비반전출력형 비교회로로서 사용한다. 비교회로(39, 48, 58, 69)의 디지털출력(d3∼ d0)은, 도 4의 dm∼ d0에 대응한다.

각 임계값설정회로(38, 47, 57, 68)가 출력측에는, 스위치(37, 46, 56, 67)의 일단이 접속되어 있고, 이 타단은 기준전압 입력단자에 접속되어 있다. 리프레쉬신호(REFRESH)가 높은 레벨로 될 때에, 각 스위치(37, 46, 56, 67)는 도통상태로 되도록 할 수 있다.

최상위 비트(이 경우 제3비트)에 대응하는 임계값설정회로(38)이외의 임계값설정회로(47, 57, 68)에는, 각각, 그 상위비트의 비교회로(39, 48, 58)의 출력이 인버터(40, 49, 59)를 통하여 각각 대응하는 멀티플렉서(41, 50, 60)에 제어신호로서 인가되어 있다. 상위비트의 비교출력은, 원리적으로는, 도 3에 나타낸 A/D변환회로와 같이, 하위비트의 임계값설정회로(47, 57, 68)에 각각 입력되어 A/D변환이 행하여지는 것이지만, 이 구성에 있어서는, 각 비교출력을 하위비트의 임계값 설정회로에 직접 입력하는 것은 아니고, 비교출력을 제어신호로 하여 상위비트의 멀티플렉서(41, 50, 60)를 통하여, 외부에서 공급되는 제1, 제2의 레벨의 전압(LV1, LV2)을, 하위의 임계값 설정회로(57, 68)에도 입력하도록 되어있다.

리프레쉬신호(REFRESH)가 낮은 레벨로 되어 있는 통상동작시에, 멀티플렉서(MUX41)는 최상위비트의 인버터(40)의 출력(Vb3')을 제어신호로서, 제1, 제2의 레벨의 전압(LV1, LV2)을 바꿔, 하위의 임계값설정회로(57, 68)에 인가한다. 즉, 비교회로의 출력(Vb3)이 0(낮은레벨), 인버터(40)의 출력(Vb3')이 Vdd(높은 레벨)인 때에는, 멀티플렉서(41)가 외부회로에서 단자(레벨1)에 공급되는 제1의 레벨의 전압(LV1)을 입력 캐패시턴스(C45, C55, C66)에 인가한다. 한 쪽, 비교회로의 출력(Vb3)이 Vdd(높은 레벨), 인버터(40)의 출력(Vb3')이 0(낮은레벨)일 때에는, 멀티플렉서(41)가 단자(레벨2)에 공급되는 제2의 전압(LV2)을 선택하도록 제어되어, 이것을 입력 캐패시턴스(C45, C55, C66)에 인가한다.

또한, 마찬가지로, 멀티플렉서(50)는, 제2비트의 비교회로(48)의 출력에 따라, 인버터(49)를 통하여, 제1, 제2의 레벨의 전압(LV1, LV2)을 바꿔, 하위의 임계값설정회로(57, 68)에 인가한다. 더욱, 멀티플렉서(60)는 제1 비트의 비교회로(58)의 출력에 따라, 인버터(59)를 통하여, 제1, 제2의 레벨의 전압(LV1,. LV2)을 하위의 임계값설정회로(68)에 인가한다. 또, 멀티플렉서(41, 50, 60)의 2입력을 교체하면, 인버터(40, 49, 59)를 사용한 비교회로(39, 48, 58)의 출력으로 직접 멀티플렉서(41,50,60)를 제어할 수 있지만, 인버터(40, 49, 59)가 갖는 버퍼의 기능은 없어진다.

상술한 바와 같이 이루어진 실시예에 있어서의 A/D 변환동작에 관해서 설명하는 각 입력 캐패시턴스의 용량을 C34∼C36, C42∼C45, C51∼C55, C61∼C66 로 할 때의, 용량비는 다음과 같다.

C34: C35: C36= 16: 8: 8

C42: C43: C44: C45= 16: 4: 4: 8

C51: C52: C53: C54: C55= 16: 2: 2: 4: 8,

C61: C62: C63: C64: C65: C66= 16: 1: 1: 2: 4: 8

즉, 제3 비트의 임계값설정회로(38)에 있어서는, 제1의 레벨의 전압(LV1) 및 제2의 레벨의 전압(LV2)에 대한 용량(C35, C36)이 8(=2³), 아날로그 임력전압(Vin)에 대한 용량이 16(=2⁴)으로 되어 있다.

제2비트의, 임계값설정회로(47)에 있어서는, 제1의 레벨의 전압(LV1) 및 제2의 레벨의 전압(LV2)에 대하는 용량(C43, C44)이 4(=2²),1비트 상위의 제3 비트의 비교회로(39)의 출력에 대응하는 용량이 8(=2³), 아날로그 입력전압(Vin)에 대응하는 용량(C42)이 16(=2⁴)으로 되어 있다.

제1비트의 임계값설정회로(57)에 있어서는, 제1의 레벨의 전압(LV1) 및 제2의 레벨의 전압(LV2)에 대한 용량(C52, C53)이 2, 1비트 상위의 제2비트의 비교회로(48)의 출력에 대응하는 용량(C54)이 4(=2²), 2비트상위의 제3 비트의 비교회로(39)의 출력에 대응하는 용량(C55)이 8(=2³), 아날로그 입력전압(Vin)에 대응하는 용량(C51)이 16(=2⁴)으로 되어 있다.

제0비트의 임계값설정회로(68)에 있어서는, 제1의 레벨의 전압(LV1) 및 제2의 레벨의 전압(LV2)에 대한 용량(C62, C63)이 1, 1비트 상위의 제1비트의 비교회로(58)의 출력에 대한 용량(C64)이 2, 2비트 상위의 제2비트의 비교회로(48)의 출력에 대한 용량(C65)이 4(=2²), 3비트 상위의 제3비트의 비교회로(48)에 대한 용량(C66)이 8(=2³), 아날로그 입력전압(Vin)에 대한 용량(C61)이 16(=2⁴)으로 되어 있다.

이와 같이, 각 임계값설정회로(38, 47, 57, 68)에는, 입력 캐패시턴스의 용량결합에 의해 웨이트를 부여한 회로를 구성하여, 이들의 용량비에 응하여, 상위의 비교회로의 출력에 대응하는 제1, 제2의 레벨의 전압(LV1, LV2)등이 각각 2의 제곱에 대응하는 웨이트에 따라 가산되고, 아날로그 입력전압(Vin)을 레벨 쉬프트하고, 각각 비교회로(39, 48, 58, 69)에 출력되는 것이된다.

최상위비트(제3비트)의 임계값설정회로(38)를 예에서, 용량비의 산출근거를 설명한다. 3개의 입력 캐패시턴스(C34∼ C36)가 설치되어 있고, 초기상태에 있어서, 각각에 축적되어 있는 전하가 0이다고 한다. 각각의 입력단 전압(Vin, LV1, LV2)을 인가하더라도, 각 입력 캐패시턴스(C34∼ C36)에 축적되는 전하의 총량을 0이기 때문에, 다음 식(1)이 성립한다. 여기서, V3는 임계값설정회로의 출력전압이다.

(1)

따라서, 출력전압(V3)은 다음 식으로 표시한다.

(2)

이와 같이, 출력전압(V3)은, 각 입력전압(Vin, LV1. LV2)을 그 입력 캐패시턴스(C34∼ C36)의 용량에 대응하는 웨이트를 부가하여 가산된 값이 된다. 임계값설정회로(38)에 있어서는, 입력캐패시턴스(C34∼ C36)의 용량비가 C34: C35: C36= 16: 8: 8로 되어있다. 따라서, 이 경우 출력전압(V3)은, 다음 식(3)에 보인 것과 같다.

(3)

여기에서, 비교회로(39)의 임계값은 Vdd/2이기 때문이고, 비교회로(39)가 반전일 때에는, 다음 식(4)이 성립한다.

(4)

식(4)보다, 이 때의 입력전압(Vin)에 관해서 다음식(5)이 성립하고, 이 입력전압(Vin)을 A7으로 한다.

(≡A7) (5)

따라서, 아날로그 입력전압(Vin)이 (Vdd-LV1)≤ Vin＜ A7일 때, 비교회로(39)의 출력(Vb3)은 낮은 레벨, 인버터(40)의 출력(Vb3)은 높은 레벨로 되어, 멀티플렉서(41)로부터는 제1의 레벨의 전압(LV1)이 선택되어 출력된다. 또한, A7≤ Vin＜ (Vdd 一LV2)일 때는, 비교회로(39)의 출력(Vb3)은 높은 레벨, 인버터(40)의 출력(Vb3')은 낮은 레벨로 되어, 멀티플렉서(41)로부터는 제2의 레벨의 전압(LV2)이 선택되는 것이다. 편의적으로, 아날로그 입력전압(Vin)이 전압(A7)에 정확히 일치하는 때에는, 비교회로(39)의 출력은 높은 레벨측이 되는 것으로 설명한다.

다음에, 제2 비트의 임계값설정회로(47)에 있어서는, 그 입력캐패시턴스(C42∼ C45)의 용량비가 C42: C43: C44: C45= 16: 4: 4: 8로 되어있다. 따라서, 이 용량결합의 출력전압(V2)은, 다음 식(6)과 같이 된다.

(6)

여기에서, Vd3는 멀티플렉서(41)의 출력이고, 제3비트의 비교회로(39)의 출력(Vb3)가 낮은레벨일 때에는, 인버터(40)의 출력(Vb3')이 높은 레벨로 되어 Vd3= LV1로 되고, 제3 비트의 비교회로(39)의 출력(Vb3)이 높은 레벨의 때에는 Vd3= LV2로 된다. 따라서, 제2비트의 비교회로(48)가 반전할 때의 아날로그 입력전압(Vin)은 다음과 같이 된다.

우선, (Vdd-LV1)≤ Vin＜ A7일 때에는, 멀티플렉서(41)에서 LV1이 출력되어 입력캐패시턴스(C45)에 인가된다. 따라서, 식(6)에서 다음 식(7)이 성립한다.

(7)

이것에 의해, 제2 비트의 비교회로(48)는, 아날로그입력전압(Vin)이 다음 식(8)에 나타낸 전압일 때에는 반전하여, 이 입력전압을 A3로 한다.

(≡A3) (8)

다음에, A7≤ Vin＜ (Vdd- LV2)일 때에는, 멀티플렉서(41)로 부터 제2의 레벨의 전압(LV2)이 선택되어 출력된다. 따라서, 식(6)보다, 다음 식(9)이 성립한다.

(9)

이 식(9)보다 비교회로(48)는 입력전압(Vin)이 다음 식(10)에 나타내는 전압일 때에 반전한다. 이 입력전압을 A11로 한다.

(≡A11) (10)

즉, 제2비트에 대응하는 비교회로(48)의 출력(Vb2)은, 입력전압(Vin)이 (Vdd- LV1)≤ Vin＜ A3, A7≤ Vin＜ A11일 때에 낮은레벨로 된다. 이 때, 인버터(49)의 출력(Vb2')은, 높은레벨로 되어, 멀티플렉서(MUX50)로부터는, 제1의 레벨의 전압(LV1)이 선택되어 출력된다. 한 쪽, 비교회로(48)의 출력(Vb2)은, A3≤ Vin＜ A7, A11≤ Vin＜ (Vdd-LV2)일 때에 높은레벨로 된다. 이 때, 인버터(49)의 출력(Vb2')은 낮은레벨이 되어, 멀티플렉서(50)로부터는 제2의 레벨의 전압(LV2)이 출력된다.

다음에, 제1비트의 임계값설정회로(57)에 있어서는, 그 입력캐패시턴스(C51∼ C55)의 용량비가 C51: C52: C53: C54: C55= 16: 2: 2: 4: 8로 되어 있다. 따라서, 이 용량결합의 출력전압(V1)은, 다음 식(11)과 같다.

(11)

여기에서, Vd2는 멀티플렉서(50)의 출력이고, 제2비트의 비교회로(48)의 출력(Vb2)이 낮은레벨일 때에는, 인버터(49)의 출력(Vb2')에 의해 Vd2= LV1이 되어, 제2비트의 비교회로(48)의 출력(Vb2)이 높은 레벨일 때에는 Vd2=LV2로 된다.

따라서, 제1 비트에 대응하는 비교회로(58)가 반전할 때의 입력전압(Vin)은 다음과 같이 된다. 또한, Vin＜ A3일 때는, 제3 비트에 대응하는 비교회로(39)의 출력(Vb3)이 낮은레벨, 제2 비트에 대응하는 비교회로(48)의 출력(Vb2)이 낮은레벨로 되어, 멀티플렉서(41,50)는 어느것이나 제1의 전압레벨(LV1)을 출력하여, Vd3= LV1, Vd2= LV1이다. 따라서, 식(11)보다, 다음 식(12)이 성립한다.

(12)

따라서, 위 식(12)에서, 비교회로(58)는 입력전압(Vin)이 다음 식(13)에 나타내는 전압일 때에 반전한다. 이 입력전압을 A1로 한다.

(≡A1) (13)

다음에, A3≤ Vin＜ A7일 때는, 비교회로(39)의 출력(Vb3)이 낮은레벨, 비교회로(48)의 출력(Vb2)이 높은레벨로 된다. 따라서, 멀티플렉서(41)의 출력Vd3= LV1, 멀티플렉서(50)의 출력Vd2= LV2 가 되어, 식(11)보다, 다음 식(14)이 성립한다.

(14)

이 식(14)보다, 비교회로(58)는, 입력전압(Vin)이 다음 식(15)에 나타낸 전압일 때에 반전한다. 이 입력전압을 A5로 한다.

(≡A5) (15)

다음에, A7≤ Vin＜ A11일 때는, 비교회로(39)의 출력(Vb3)이 높은레벨, 비교회로(48)의 출력(Vb2)이 낮은레벨로 된다. 따라서, 멀티플렉서(41)의 출력 Vd3= LV2, 멀티플렉서(50)의 출력 Vd2= LV1으로 되어, 식(11)보다, 비슷한 다음 식(16)에 나타낸 전압일 때에 비교회로(58)가 반전한다. 이 입력전압을 A9로 한다.

(≡A9) (16)

다음에, A11≤ Vin일 때는, 비교회로(39)의 출력(Vd3)이 높은레벨, 비교회로(48)의 출력(Vb2)이 높은레벨로 되고, Vd3= LV2. Vd2= LV2가 된다. 따라서, 식(11)에 이것들의 값을 대입하는 것에 의해, 비슷한 다음 식(17)에 나타낸 비교회로(58)가 반전하는 입력전압을 구할 수 있다. 이 전압를 A13으로 한다.

(≡A13) (17)

위와 같이 하여,최하위비트(제0 비트)에 대응하는 비교회로(69)가 반전하는 입력전압에 관해서도, 다음 식(18)을 사용하여, 산출할 수 있다.

(18)

이렇게하여, 산출된 비교회로(69)가 반전하는 입력전압(A0, A2, A4, A6, A8, A10, A12. A14)을, 다음 식(19)∼(26)에 나타낸다.

(19)

(20)

(21)

(22)

(23)

(24)

(25)

(26)

도 6은, 본 발명의 A/D변환회로의 제2의 실시예의 비교회로가 반전하는 입력전압을 나타내는 설명도이다. 실질적인 임계값이 되는 입력전압(A0∼ A14)은, 어느것이나 다음 식(27)으로 나타내여진다.

(27)

도 6에 나타낸 것 같이, 이 실시예의 A/D 변환회로에 의하면, 입력하한전압(Vdd- LV1)∼ 입력상한전압(Vdd- LV2)의 사이를 소정의 비트수(도시의 예로서는 4 비트)의 디지털 데이터에 변환할 수 있다.

상술한 설명으로서는, 기준전압(Vref)을, Vref= Vdd/2에 설정하였지만, 기준전압은, 반드시 이 값에 설정할 필요는 없고, 전원전압(Vdd)이내이면, 임의의 일정전압도 좋다. 기준전압(Vrcf)에 따라, 입력하한전압은 (2Vref- LV1), 입력상한전압은 (2Vref- LV2)이 된다. 또한, 입력하한전압, 입력상한전압에 따라, 예를 들면, Vref= (LV1+LV2)/2 로서도 좋다. 이 경우, 입력하한전압은 LV2, 입력상한전압은 LV1이 된다.

또, 상술한 회로에서는, 각 입력 캐패시턴스에 잔류전하가 축적되어, 이것에 의해 정확한 웨이팅 가산이 행하여지어 않아, A/D변환의 정밀도가 악화되는 경우가 있다. 그래서, 각 입력 캐패시턴스의 양단에 기준전압(Vref)을 인가하는 것에 의해, 잔류전하를 해소하여 리프레쉬를 하도록 되어 있다. 리프레쉬신호(REFRESH)가 높은레벨이 되면, 멀티플렉서(31∼33)는, 어느것이나, 기준전압(Vref)을 선택하도록 한정시킬 수 있고, 스위치(37, 46, 56, 67)는 도통한다. 그 결과, 모든 입력캐패시턴스(C34∼ C36, C42∼ 45, C51∼ C55, C61∼ 66)에는, 양단에 기준전압(Vref)이 인가된다. 따라서, 입력 캐패시턴스에 축적되어 있던 잔류전하를 해소할 수가 있어, 정확한 변환을 하는 것이 가능하다.

도 7은, 본 발명의 A/D변환회로의 제3실시예의 블록구성도이다. 도면에서, 101은 멀티플렉서, C102는 입력 캐패시턴스, 103는 반전증폭기, C104는 피드백 캐패시턴스, 105는 스위치, C106은 입력 캐패시턴스, 107는 비교회로, 108은 스위치, 109는 제어회로, 110∼114는 멀티플렉서, C115∼ C118은, 임계값 제어용 캐패시턴스, C119는 임계값 조정용 캐패시턴스이다.

이 실시예의 A/D 변환회로는, 아날로그 입력전압(Ain)의 전압을 dm∼ d0의 m+1=4 비트의 디지털 데이터에 변환하는 순차비교형의 A/D 변환회로이다. 1회의 A/D변환이 완료할 때까지는, 입력전압을 일정하게 유지할 필요가 있기 때문에, 1회의 A/D변환에 필요한 시간에 있어서 전압변화가 무시할 수 있는 아날로그 입력전압(Ain), 또는 미리 셈플-홀드된 아날로그 입력전압(A1)이 입력되는 것으로 한다. 이 아날로그 입력전압(Ain)은 반전증폭기(103)에 있어서, 기준전압(Vref)를 중심으로 하여 일단반전(一旦反轉)하고, 비교회로(107)에 아날로그 입력전압(Vin)으로서 인가된다.

비교회로(107)에는, 도 1, 도 2에 나타낸 비교회로를 반전형 비교회로로서 사용하여, 소정의 비교용 타이밍(CLKA)에서 소정의 기준전압(Vref)와의 비교동작을 한다. 입력 캐패시턴스(C106)는, 반전증폭기(103)의 출력부의 아날로그 입력전압(Vin)을 비교회로(107)의 입력부에 공급한다. 제어회로(109)는, 디지털 값을 유지하는 복수단의 순차적인 근사레지스터(SAR: Successive Aproximation Registor)를 갖고, 소정의 순차적인 제어용 클럭신호(CLKB)의 타이밍으로 비교회로(107)의 출력을 입력한다. 비교결과에 따라, 순차적인 근사레지스터에 유지되는 디지털 값이 아날로그 입력전압(Vin)의 근사값에 대응하도록 순차적으로 제어한다. 비교회로(107)에 인가되는 비교용 클럭신호(CLKA)와 순차적인 제어용클럭신호(CLKB)와의 위상동기관계를 고려할 필요가 있다.

임계값제어용 캐패시턴스(C115∼ C118)는, 제어회로(109)의 순차적인 근사 레지스터의 각 단이 출력하는 전압를, 각 비교회로(107)의 입력측에 공급한다. 임계값조정용 캐패시턴스(119)는, 전원의 접지전위(0)를 비교회로(107)의 입력부에 공급한다. 임계값제어용 캐패시턴스(C115∼ C118) 및 임계값조정용 캐패시턴스(119)의 용량결합에 의해 실질적인 임계값이 설정된다. 비교회로(107)의 임계값은, 기준전압(Vref= Vdd/2)에 설정되어 있지만, 제어회로(109)내의 순차적인 근사 레지스터의 전압을, 각 단의 웨이트에 따라 정전용량이 다른 임계값 제어용 캐패시턴스(C115∼ C118)에 가하여, 비교회로(107)의 입력측에 공급하고, 아날로그입력전압(Vin)을 레벨 쉬프트하는 것에 의해, 비교회로(107)에 대하여 실질적으로 복수의다른 임계값을 순차발생시킴과 동시에, 이 비교회로 각각(107)의 출력결과를 디지털 데이터 (dm∼ d0)로 하여 출력한다.

제어회로(109)의 순차적인 근사 레지스터는, 최상위비트(dm)에서, 최하위비트(d0)까지, 순차적인 반전, 비반전을 되풀이하면서, 아날로그 입력전압(Vin)을 m+1=4비트의 디지털 데이터에 변환한다. 실질적인 임계값을(- 1)=15개 만들면, 아날로그 입력전압(Vin)을= 16의 전압영역에 분배하여 n= 4 비트의 디지털 데이터에 변환할 수가 있다. 단지, 이 실시예는, 회로구성상, 도시한 바와 같이, Vref/8로부터 16Vref/8까지,=16개의 실질적인 임계값을 만들고 있다.

이 실시예의 A/D변환회로는, 용량결합된 비교회로(107)를 기본구성으로 하는 것이어, 소규모 저소비전력이다고 말하는 특징이 있다. 캐패시턴스를 사용하고 있기 때문에, 최초에 리프레쉬을 하여, 누설전류등에 의해서 캐패시턴스에 축적되는 바람직하지 않은 축적전하를 방전시키고 나서, 비교동작을 개시한다. 그 때문에 멀티플렉서(101,110∼ 114), 스위치(105,108)를 구비한다. 이들은, 복수의 MOSFET의 조합으로 실현된다.

아날로그 입력전압(Vin)과 기준전압(Vref)은 멀티플렉서(101)에 입력된다. 멀티플렉서(101)는, 리프레쉬신호(REFRESH)가 발생할 때에는 기준전압(Vref)을 출력하고, 그 이외의 때는 아날로그 입력전압(Vin)을 출력한다. 멀티플렉서(101)의 출력은, 입력 캐패시턴스(C102)를 통하여 CMOS 인버터에 의한 반전증폭기(103)에 입력된다. 이 반전증폭기(103)의 입출력 사이에는 피드백 캐패시턴스(C104)와 스위치(102)의 병렬회로가 접속된다. 입력 캐패시턴스(C102)와 피드백 캐패시턴스(C104)의 정전용량의 비는,

C102: C104= 1: 1 (28) 이다.

반전증폭기(103)의 출력은, 입력 캐패시턴스(C106)를 통하여 비교회로(107)에 입력된다. 입력캐패시턴스(C106)의 출력측에는, 리프레쉬신호(REFRESH)가 발생할 때에 기준전압을 인가하는 스위치(108)가 접속된다.

비교회로(107)의 출력은, 제어회로(109)에 입력된다. 제어회로(109)는 클럭신호(CLKB)에 의해서 순차적인 동작을 한다. 제어회로(109)내의 순차 근사레지스터의 출력은, 디지털 데이터의 병렬출력과 함께, 각각 멀티플렉서(MUX110∼ 113)의 제1의 입력부를 통하여 임계값 제어용 캐패시턴스(C115∼ C118)에 공급되어, 비교회로(107)의 실질적인 임계값을 가변설정한다. 멀티플렉서(110∼113) 및 제1의 입력부가 접지측에 접속된 멀티플렉서(114)의 출력은, 임계값 제어용 캐패시턴스(C115∼ C118)를 통하여 비교회로(107)의 입력부에 공급된다. 멀티플렉서(110∼114)는, 리프레쉬신호(REFRESH)가 발생할 때에는, 기준전압(Vref)을 출력하고, 그 이외에는, 멀티플렉서(110∼113)는 제어회로(109)내의 순차적인 근사레지스터의 출력전압을, 멀티플렉서(114)는 접지전위(0)를 출력한다

입력 캐패시턴스(C106) 및 임계값 제어용 캐패시턴스(C115∼ C118) 및 임계값조정용 캐패시턴스(C119)의 정전용량의 비는,

C106: C115: C116: C117: C118: C119 = 16: 8: 4: 2: 1: 1 (29) 이다.

상술한 블록구성의 동작에 관해서 설명한다. A/D 변환회로로서의 동작을 개시하기 전에 캐패시턴스 리프레쉬 동작이 행해진다. 멀티플렉서(101)는 리프레쉬신호(REFRESH)를 받으면, 기준전압(Vref)을 입력 캐패시턴스(C102)에 부여하도록 교체하고, 반전증폭기(103)는, 스위치(105)에 의해 입출력 사이가 단락된다. 그 결과, 입력캐패시턴스(C102) 및 피드백 캐패시턴스(C104)의 각 축적전하는 0이 된다. 또한, 입력캐패시턴스(C106)의 입력단에도 기준전압(Vrcf)를 부여하는 것이다. 입력캐패시턴스(C106)는, 리프레쉬신호(REFRESH)를 받으면, 스위치(8)에 의해 단락되고, 멀티플렉서(110∼114)는, 기준전압(Vref)을 임계값 제어용 캐패시턴스(C15∼ C118) 및 임계값조정용 캐패시턴스(C119)에 주도록 교체된다. 그 결과, 각 캐패시턴스의 누적전하는 0이 된다.

반전증폭기(103)의 동작을 설명한다. 이 반전증폭기(103)는, CMOS 인버터가 3단 세로접속된 것으로, CMOS 인버터의 증폭영역을 사용하여 반전증폭기로서 동작시키는 것이다. 반전증폭기(103)의 입력부의 전압은 이 입력부가 전원에서 플로팅된 상태에 있을때, 거의 이 반전증폭기(103)의 논리 임계값인 기준전압(Vref)과 같고, 이 기준전압(Vref)은 접속전압(Vdd)의 1/2에 설정되어 있다.

아날로그입력전압을 Ain 반전증폭기(103)의 출력전압을 Aout으로 하면, CMOS 인버터(103)의 입력부의 전하총량이 0이다고 말하는 조건으로, 전하보존식을 세우면 다음식과 같다.

C102(Ain- Vrcf)+ C104( Aout- Vref)= 0 (30)

여기서, 상술한 식(28)에 의해, 다음식과 같이 된다.

(Aout- Vrcf)=-(Ain-Vref) (31)

즉, Vin, Vout 에도, 기준전압(Vref)을 기준전위로서 보면 절대값이 입력과 동일한 극성이 반전된 출력이 얻어진다. 또, 이 반전증폭기(103)에 대신하여, 연산증폭기를 사용한 반전증폭기를 사용하는 것도 가능하다. 또한, 용량결합의 대신해서 통상의 연산증폭기의 사용방법인 저항입력, 저항귀환형도 좋다. 그러나, CMOS 인버터를 사용하고, 도시같은 용량결합형의 방식이 소비전력이 적다.

다음에 비교회로(107)의 동작을 설명한다. 이 비교회로(107)에는, 상술한 바와 같이, 도 1, 도 2에 나타내는 비교회로가 반전형비교회로로서 사용된다. 비교회로자체의 임계값은 기준전압(Vref= Vdd/2)에 설정되어 있다. 아날로그 입력전압을 Vin, 제어회로(109)의 출력단자(D3∼ D0)의 출력전압을 Vd3∼ Vd0로 한다. 반전증폭기(103)의 입력부의 전하총량이 0이다고 말하는 조건으로 전하보존식을 세우면 다음식과 같이 된다.

C106(Vin- Vref)+ C115(Vd3- Vref)+ C116(Vd2- Vref)+ C117(Vd1- Vref)+ C118(Vd0- Vref)+ C119(0- Vrcf) = 0 (32)

여기서, 식(29)에 의해, 식(32)은 다음 식(33)과 같이 된다.

(33)

아날로그 입력전압(Vin)이 식(33)으로 결정되는 전압보다도 약간이라도 높은 상태에서 비교타이밍 클럭(CLKA)이 내려 가면, 비교회로(107)의 이득이 높아서, 비교회로(107)의 출력전압은, 기준전압(Vrcf)보다도 낮게 되어, 대개 접지전위(0)로 된다. 반대로, 아날로그입력전압(Vin)이 식(33)으로 결정되는 전압보다 새게한다라도 낮은 상태로 비교타이밍 클럭(CLKA)이 내려 가면, 비교회로(107)의 출력전압은 기준전압(Vref)보다도 높게 되어, 대개 전원전압(Vdd= 2Vref)으로 된다. 따라서, 상술한 식(33)을 만족하는 아날로그입력전압(Vin)은, 아날로그 입력전압에 대하는 비교기의 실질적인 임계값(Vth)을 나타내는 것이 된다.

식(33)을 정리하여, 실질적인 임계값(Vth)을 좌변에 두면 다음 식(34)과같이 된다.

(34)

여기서, 제어회로(9)의 출력단자(d3, d2, d1, d0)의 각 출력전압(Vd3, Vd2, Vd1, Vd0)은 디지털값이 '1'일 때, 전원전압Vdd= 2Vrcf로 되고, 디지털값이 '0'일 때, 접지전위(0)로 되도록 한다. 이 2개의 출력전압 레벨은, 기준전압(Vref)을 중심으로하여 정부(正負)대칭이 된다.

도 8은, 도 7에 나타낸 비교회로의 실질적인 임계값(Vth)을 표시하는 설명도이다. 이 도면에는, 제어회로(9)가 d3, d2, d1, d0에 출력하는 모든 디지털값에 관해서, 식(34)에서 얻어지는실질적인 임계값(Vth)을 나타내고 있다. d3, d2, d1, d0= 0000일 때 실질적인 임계값(Vth)은 16Vref/8= 2Vrcf= Vdd 로 최대값이 되고, d3, d2, d1, d0 = 1111일 때 실질적인 임계값(Vth)은 Vref/8= Vdd/16이고, 이 값이 최소값이고, 또한, 양자(量子) 간격의 폭, 소위1LSB(Least Significant Bit)에 상당한 전압이 된다.

도 10을 참조하고 후술하도록, 제어회로109의 출력(d3, d2, d1, d0)의 모든 비트에 있어 순차적인 비교동작을 종료할 때에, d3, d2, d1, d0= 0000인 경우는, 아날로그 입력전압(Vin)은 15Vrcf/8≤ Vin＜ 16Vref/8의 범위내에 있다. 또한, d3, d2, d1, d0= 1111인 경우는, 아날로그 입력전압(Vin)은, 0≤ Vin＜ Vref/8의 범위내에 있다.

편의적으로, 임계값과 같은 아날로그 입력전압(Vin)은 임계값을 넘는 값으로서 범위를 표시하고 있다. 이와 같이, 아날로그 입력전압(Vin)이 전원전압의 모든범위(0∼ 2Vref)를 16분할된 각 영역 정도의 영역에 있는가를 4비트의 디지털값으로 표시할 수 있음과 동시에, 기준전압(Vref)을 중심으로 하여 정부대칭으로 변환할 수가 있다.

또, 아날로그 입력전압(Vin)은, 아날로그 입력전압(Ain)이 기준전압(Vref)을 기준으로 극성반전한 것이기 때문에, 아날로그 입력전압(Ain)에 대한 실질적인 임계값(Vth)은, 도 8에 있어서, d3, d2, d1, d0= 1000, Vth= 8Vref/8의 행을 중심으로하여, 상하의 행을 대칭적으로 들어 교환한다. 이 때, 제1행번째는 Vth=0이 된다.

도 7의 예로서는, 제어회로(109)의 출력을 4 비트로 하였을까, 일반적으로 m+1비트의 경우, 식(32)는, 다음과 같이 표시된다.

(35)

여기에서, 임계값제어용 캐패시턴스의 정전용량(Cm∼ Co)을 제어회로(109)의 출력의 웨이트에 대응한 것으로하고, i를 1∼m+1의 정수로서,

(36)

더욱, 임계값 조정용 캐패시턴스의 정전용량를 Cg 로 하고, Cg= Co 로 하면, 다음 식(37)이 된다.

(37)

이 경우, 제어회로(109)의 출력(dm, dm-1 ···, d1, d0)이 모두 0으로, Vdm= Vdm-1, Vdm­2= ...Vd0= 0으로 할 때의 Vin, 즉, 실질적인 임계값(Vth)은 2Vref= Vdd로 된다.

제어회로(109)의 출력(dm, dm-1, ..., d1, d0)이 모두 1로, Vdm= Vdm-1= Vdm-2, ... Vd0= 2Vref로 할 때의 Vin, 즉, 실질적인 임계값(Vth)은,로 되어, 이 값이 양자화 간격의 폭이 된다.

상술한 설명으로서는, 입력 캐패시턴스(C106), 임계값제어용 캐패시턴스(C115∼ C118), 임계값조정용 캐패시턴스(C119)의 정전용량의 비율을 특정한 비례관계에 설정하였다. 상술한 설정으로서는, 0내지 전원전압(Vdd)의 범위내의 아날로그입력전압의 전압과, 이것을 A/D 변환한 디지털값과의 관계가 비례관계가 된다. 그러나, 각 캐패시턴스 사이의 정전용량의 비율은 상술한 설정에 한하지 않고, 원하는 A/D 변환특성에 따라, 임의로 설정하는 것이 가능하다.

또한, 임계값조정용 캐패시턴스(C119)의 값은 임의로 정할 수 있어, 이 값을 조정하는 것에 의해, 실질적인 임계값(Vth)이 직류적으로 변화하여, 아날로그 입력전압과 디지털출력값과의 대응관계를 전압방향 쉬프트시킬 수 있다. 임계값조정용 캐패시턴스(C119)의, 정전용량을 조정하는 것에 대신해서, 이 임계값조정용 캐패시턴스(C119)에 가하는 소정의 전압을 변화할 수 있는것에 따라 조정할 수도 있다. 이 임계값조정용 캐패시턴스(C119)를 제거하는 것도 가능하다. 또는, 입력캐패시턴스(C106)의 다른 입력캐패시턴스에 대한 비율을 식(36)으로 결정된 값을 바꾸는 것에 따라, 아날로그 입력전압에 대하는 실질적인 임계값(Vth)의 크기를 바꿀 수 있다.

도 9는, 도 7에 나타내는 순차적인 비교형 A/D 변환회로의 하나의 구체화예를 게시하는 회로도이다. 도 7에 있어 표시한 반전증폭기(103)등의 전단부분은 생략하고 있다. 도면에서, 도 7과 같은 부분에는 동일한 부호를 붙이고 설명을 생략한다. 121은 인버터, 122∼125는 RS플립플롯, 126∼129는 D플립플롭, 130∼137는 D플립플롭이다. 더욱, 각 플립플롭은 소망의 동작에 필요한 입출력단자만을 도시하고 있지만, 입력전압이 없는 입력단이 있는 경우에는, 오픈상태로 하지 않고, 전원전압을 인가하는 등하여 오동작이 없도록 한다.

우선, 개요구성을 설명한다. RS플립플롭(122∼125)은, 멀티플렉서(110∼113)를 제어하고 임계값제어용 캐패시턴스(C115∼ C118)에 기준전압(Vref)을 공급하여 리프레쉬시키는 것이다. D플립플롭(126∼129)은, 도 7에 나타낸 제어회로(109)의 주요부로 순차적인 근사레지스터이고, A/D 변환된 디지털데이터(d3, d2, d1, d0)를 출력함과 동시에, 멀티플렉서(110∼113)를 통하여 임계값제어용 캐패시턴스(C115∼ C118)에 전원전압(Vdd=Vref) 또는 접지전위(0)를 주기위한 것이다. D플립플롭(130∼137)은, 리플(ripple) 카운터이고, 클럭신호(CLKB)의 타이밍에 의해 시간축에 따라 RS플립플롭(122∼125), D플립플롭(126∼129)의 동작을 제어한다.

다음에 개개의 구성에 관해서 설명한다. RS플립플롭(122∼125)의 세트(S)단자에는, 리프레쉬신호(REFRESH)가 인버터(121)를 통하여 입력된다. 또한, RS플립플롭(122∼125)의 리셋(R)단자는, D플립플롭(130)의 반전Q출력단자에 접속된다. RS플립플롭(122∼125)의 출력단자는, 각각 멀티플렉서(110∼113)의 제어단자에 접속된다.

D플립프롭(126)은 적어도 세트(S)단자를 갖는다. D플립플롭(127∼129)은, 세트(S)단자 및 리셋(R) 단자를 갖는다. D플립플롭(126)의 세트단자(S), D플립플롭(127∼129)의 리셋단자(R)에는, 리셋신호(RESET)가 공급된다. D플립플롭(127∼129)의 세트단자(S)는, 각각 D플립플롭(132, 134, 136)의 각 반전Q출력단자에 접속되어, 이들의 접속에 의해, D플립플롭(126∼129)을, 각각 다른 소정의 시점에 순차강제적으로 1로 한다. D플립플롭(126∼129)의 각 D입력단자에는, 비교회로(107)의 출력이 공통에 입력된다. D플립플롭(126∼129)의 클럭입력단자(CK)는, 각각 D플립플롭(131,133,135,137)의 Q출력단자에 접속되어, 각각 다른 소정의 시점으로 순차비교회로(107)의 출력을 받아들인다.

D플립플롭(130∼136)은, 적어도 리셋단자(R)를 갖고, D플립플롭(137)은 적어도 세트단자(S)를 갖는다. 리셋신호(RESET)에 의해, D플립플롭(130∼136)은 리셋되지만, D플립플롭(137)는 세트된다. D플립플롭(130∼136)의 각 단의 Q출력단자는 다음단의 D입력단자에 접속되어, 최종단의 D플립플롭(137)의 Q출력단자는, 최초단의 D플립플롭(130)의 D입력단자에 접속된다. 클럭신호(CLKB)는, D플립플롭(130∼137)에 공통에 입력된다. 리셋신호(RESET)에 의해 세트될 때의 D플립플롭(137)의 Q출력의 'l'은, 클럭신호(CLKB)에 의해서, 순차로, D플립플롭(130)에서 D플립플롭(137)까지 순환한다. 따라서, D플립플롭(130∼137)은, 리플 카운터로 되고, 각 단의 Q출력, 반전 Q출력에 의해서, 상술한 RS플립플롭(122∼125), D플립플롭(126∼129)의 동작타이밍을 제어한다.

도 10은, 도 9에 나타내는 구체화회로의 동작설명도이다. 도면에서, 위의 부분은, 아날로그입력전압(Vin)을 종축으로 하고, 횡축을 시간으로 한 것이다. 비교회로(107)가 실질적인 임계값(Vth)의 변화과정을 모든 경우에 관해서 도시함과 동시에, 1구체예를 굵은 선으로 표시하였다. 도면에서, 아래 부분은, 회로각부의 파형도이다.

141는 실질적인 임계값(Vth), 142는 비교용클럭신호(CLKA), 143는 순차적인 제어용 클럭신호(CLKB), 144는 리셋신호(RESET), 145∼148은 도 11에 나타낸 D플립플롭 130∼132, 137의 Q단자의 출력파형이다. D플립플롭(133∼136)의 Q단자의 출력파형에 관하여는 도시를 생략하였다. 또한, 리프레쉬때의 동작상태는 생략한다. 아날로그 입력전압(Vin)이 10.5Vref/8일 경우를 일례로서 동작을 구체적으로 설명한다.

순차적인 제어용 클럭신호(CLKB)의 상승 타이밍(①, ③, ⑤, ⑦)에 있어서는 순차적인 근사 레지스터인 D플립플롭(126∼129)의 출력(d3, d2, d1, d0)의 값에 의해 임계값제어용 캐패시턴스(C115∼ C118)를 통하여 실질적인 임계값을 설정(세트)한다. 순차적인 제어용 클럭신호(CLKB)가 상승 타이밍(②, ④, ⑥. ⑧)에 있어서는, 각각, D플립플롭(126,127,128,129)이 비교회로(107)의 출력을 취하고, 따라서, 순차적인 제어용 클럭신호(CLKB)의 상승 타이밍(①, ③, ⑤, ⑦)에 있어서의 실질적인 임계값의 설정후에 실질적인 임계값이 안정상태로 되어서, 비교용 클럭신호(CLKA)가 높은 레벨로부터 낮은 레벨에 변화하여, 비교회로(107)가 비교동작을 행하도록 한다. 순차적인 제어용 클럭신호(CLKB)에 의한 다음 상승 타이밍(②, ④, ⑥, ⑧)에 있어서 비교회로(107)의 출력이, D플립플롭(126∼129)에 받아들여진 후, 비교용 클럭신호(CLKA)는, 높은 레벨로 변화하여 대기상태로 된다.

비교용 클럭신호(CLKA)로서는, 순차적인 제어용 클럭신호(CLKB)의 상승 타이밍(②, ④, ⑥. ⑧)의 직전에 높은 레벨로부터 낮은레벨에 변화하여 비교동작을 하여, 비교출력의 받아들이기를 완료후에 다시 높은 레벨에 되돌아가는 것 같은 클럭신호라고 하면 좋다. 보다 구체적으로는, 도시와 같이, 순차적인 제어용 클럭신호(CLKB)를 분주하여, 그 상승 타이밍(①, ②)의 중간에서 하강, 상승 타이밍(②. ③)의 중간에서 상승, 상승 타이밍(③, ④)의 중간에서 다시 하강, 이후동일한 주기를 반복하는 신호를 사용할 수 있다.

또한, 클럭신호(CLK)의 상승 타이밍(①, ③, ⑤ ...)에 있어서 비교하더라도 비교출력을 받아들임이 없기 때문에, 지장이 없다. 따라서, 순차제어용 클럭신호(CLKB)보다도 위상을 조금 진행시킨 것을 비교용클럭신호(CLKA)로 사용해도 좋다. 바꿔 말하면, 비교용 클럭신호(CLKA)를 지연수단으로 조금 지연시킨 것을 순차적인 제어용 클럭신호(CLKB)로서도 좋다.

리프레쉬 동작완료 후, 최초의 리셋신호(RESET)가 '0'(이)라고 되기 전에는, 임계값제어용 캐패시턴스(C115∼ C118)에는 멀티플렉서(110∼ 113)를 통하여 기준전압(Vref)이 인가되고, 임계값조정용 캐패시턴스(C119)에는 멀티플렉서(114)를 통하여 접지전위(0)가 인가되기 때문에, 식(35)에서 실질적인 임계값(Vref)(141)은 Vth = 17Vref/16 으로 되어있다.

최초에 리셋신호(RESET)가 '0'이 될 때, D플립플롭(126)은 세트되고, D플립플롭(127∼129)은 리셋되며, d3, d2, d1, d0 은 '1000' 으로 되지만, 멀티플렉서(110∼113)가 바뀌어 얻어지지 않기 때문에 실질적인 임계값(Vth)(141)은 변화하지 않는다.

리셋신호(RESET)가 'l'로 되돌아간 후, 최초의 순차적인 제어용 클럭신호(CLKB)의 상승 타이밍①에서는 D플립플롭(130)의 반전Q출력신호로 되고, RS플립플롭(122∼125)을 리셋하여, 멀티플렉서(110∼113)가 교환시킨 d3, d2, d1, d0= 1000에 따라, 임계값 제어용 캐패시턴스(C115)에 전원전압 Vdd=2Vref, 임계값 제어용 캐패시턴스(C116∼ 118)에 접지전위(0)가 공급된다. 임계값 제어용 캐패시턴스(C119)에 관하여는, 리프레쉬 이외는 항상 접지전위(0)가 공급된다. 따라서, 실질적인 임계값(Vth)(141)은 기준전압(Vref)으로 된다. 아날로그 입력전압(Vin)이 10.5Vref/8인경우, 비교회로(107)의 출력은, 기준전압(Vref) 미만이 된다. 그 결과, D플립플롭(126∼129)의 D입력단자는 '0'이 된다.

다음 클럭신호(CLKB)의 상승 타이밍②에서는, D플립플롭(130)의 반전Q단자출력이 '1'이 되어, D플립플롭(131)의 Q출력단자가 'l'로 상승한다. 따라서, D플립플롭(126)은, 이 때의 비교동작 완료후의 비교회로(107)의 출력값 '0'을 넣는다. 그 결과, D플립플롭(126∼129)의 출력은 '0000'으로 되어, 실질적인 임계값(Vth)(141)은, 도 2에 나타낸 것같이 16Vref/ 8= Vdd 로 되고, 아날로그입력전압(Vin)이 10.5Vref/8 인 경우, 비교회로(107)의 출력은, 기준전압(Vref)을 넘어, D플립플롭(126∼129)의 D입력단자는 'l'이 된다.

순차적인 제어용 클럭신호(CLKB)의 상승 타이밍③에서는, D플립플롭(131)의 Q출력단자가 '0'에 복귀하고, 교대하여 D플립플롭(132)의 반전Q출력단자가 '0'가 된다. 따라서, D플립플롭(127)가 새롭게 세트되어, D플립플롭(126∼129)의 출력은 '0100'로 되어, 실질적인 임계값(Vth)(141)은, 도 8에 표시한 것같이, 12Vref/8로 되고, 아날로그입력전압(Vin)이 10.5Vref/8인 경우, 비교회로(107)의 출력은, 기준전압(Vrcf)를 넘어, D플립플롭(126∼129)의 D입력단자는 '1'을 유지한다.

순차 제어용 클럭신호(CLKB)의 상승 타이밍◎로서는, D플립플롭(132)의 반전Q출력단자가 'l'에 복귀하고, 교대하여 D플립플롭(133)의 Q출력단자가 '1'로 상승한다. 따라서, D플립플롭(127)은, 비교동작완료후의 비교회로(107)의 출력의 값 '1'을 넣지만, 이것은 전의 상태와 변하지 않는다. 그 결과, D플립플롭(126∼129)의 출력은 '0100'를 유지하고, 실질적인 임계값(Vth)(141)는 변화하지 않는다.

순차적인 제어용 클럭신호(CLKB)의 상승 타이밍⑤에서는, D플립플롭(133)의 Q출력단자가 '0'에 복귀하고, 교대하여 D플립플롭(134)의 반전Q출력단자가 '0'이 된다. 따라서, D플립플롭(128)가 새롭게 세트되고, D플립플롭(126∼129)의 출력은 '0110'로 되고, 실질적인 임계값(Vth)(141)은, 10Vref/8로 되고, 아날로그 입력전압(Vin)이 10.5Vref인 경우, 비교회로(107)의 출력은, 기준전압(Vref) 미만이고, D플립플롭(126∼129)의 D입력단자는 '0'으로 된다

순차적인 제어용 클럭신호(CLKB)의 상승 타이밍에서는, D플립플롭(134)의 반전Q출력단자가 'l'에 복귀하고, 교대하여 D플립플롭(135)의 Q출력단자가 'l'로 상승한다. 따라서, D플립플롭(128)는, 비교동작완료후의 비교회로(107)의 출력의 값'0'을 넣는다. 그 결과, D플립플롭(126∼129)의 출력은 '0100'에 되돌아간다.

순차 제어용 클럭신호(CLKB)의 상승 타이밍③에서는, D플립플롭(135)의 Q출력단자가 '0'에 복귀하고, 교대하여 D플립플롭(136)의 반전Q출력단자가 '0'이 된다. 따라서, D플립플롭(129)이 새롭게 세트되어, D플립플롭(126∼129)의 출력은 '0101'이 되고, 실질적인 임계값(Vth)(141)은, 도 8에 표시한대로, 11Vref/8이 되고, 아날로그 입력전압(Vin)이 10.5Vref/8인 경우, 비교회로(107)의 출력은, 기준전압(Vref)을 넘어, D플립플롭(126∼129)의 D입력단자는 'l'이 된다.

클럭신호(CLKB)의 상승 타이밍에서는, D플립플롭(136)의 반전Q출력단자가 'l'에 복귀하고, 교대하여 D플립플롭(137)의 Q출력단자가 'l'로 상승한다. 따라서, D플립플롭(129)은, 비교동작완료후의 비교회로(107)의 출력값 '1'을 입력한다. 그 결과, D플립플롭126∼129의 출력은 '0101'을 유지한다.

이상에서 1회의 A/D변환작용이 종료하고, 이 때의 D플립플롭(126∼ 129)의 출력(d3, d2, d1, d0)이 A/D변환출력으로 되어, 디지털 데이터 '0101'가 출력된다. 이 디지털값은, 아날로그 입력전압(Vin)이 10Vref/8를 초과하고 11Vref/8 미만인 것을 나타낸다. 아날로그 입력전압(Vin)이, 0전압이상 16Vref/8미만의 값을 가질 때에, 실질적인 임계값(Vth)(141)은, 도시한 대로 16과 같은 변화상태를 취한다.

다시 리셋신호(RESET)에 의해 리셋하여, 클럭신호(CLKB)의 타이밍에 따라 동일한 동작이 반복된다. 아날로그 입력전압이 셈플-홀드된 것인 경우에는, 다음 셈플-홀드된 아날로그입력전압(Ain)이 도 7의 멀티플렉서(101)에 입력된 후에 리셋신호(RESET)에 의해 리셋된다. 따라서, 다음 샘플타이밍으로 아날로그 입력전압(Ain)을 새롭게 입력하여 A/D 변환할 수가 있다. 혹은, 일단 리프레쉬동작을 시킨후에, 다음 아날로그 입력전압(Ain)을 입력하여 A/D 변환하도록 해도 좋다.

또, A/D 변환회로의 출력단자로 되는 d3∼ d0는, D플립플롭(126∼129)의 Q출력으로부터 취출하였지만, 멀티플렉서(110∼113)로부터 취출하더라도 좋다. 반전Q출력단자를 설치하여 취출하더라도 좋다.

상술한 바와 같이, 도 9에 나타내는 회로구성에서는, 비교회로(107)에의한 비교결과의 순차적인 근사레지스터에 받아들이고, 다음비트의 판정을 위한 다음단의 강제 '1'세트를 교대로 다른 타이밍으로 행하도록 하고 있고, 한번의 타이밍에서, d3, d2, d1, d0의 내에서, 변화하더라도 1 비트밖에 변화하지않는 특징을 갖고 있지만, 4비트의 A/D 변환 때문에, 비교적 긴 8클럭 사이클을 요한다. 그러나, 설명은 생략하였지만, 종래의 저항결합을 사용하여 임계값을 제어하는 순차적인 비교회로로 행해지고 있도록, 비교결과의 보관과 다음의 비교를 위한 실질적인 임계값의 설정제어(세트)를 동시에 행하도록 제어회로(도 7, 부호109)를 변경하는 것도 가능하다.

도 7, 도 9에 나타내는 순차적인 비교형 A/D 변환회로에서도, 도 5에 나타내는 A/D 변환회로와 동일한 모양에, 용량결합으로부터 안정한 출력전압이 출력될 때까지 시간을 요한다. 즉, 멀티플렉서(110∼114)의 내부저항(이)라고 입력 캐패시턴스(C106), 피드백 캐패시턴스(C115∼ C119)등에 의해, 실질적인 임계값이 변화하여 안정한 상태에 설정될 때까지 소정의지연시간을 요하는 필요로 하게 된다. 순차적인 비교형 A/D변환회로의 경우에는, 비교동작시간이 종료하기 전에 비교출력의 순차적인 근사레지스터에의 넣어を 하여도 오동작한다.

A/D변환회로에서의 A/D변환동작타이밍, 도 4에 있어서는, 비교용클럭신호(CLKm∼ CLK0)의 1주기(τ)는, 비교동작시간 및 임계값설정회로에 있어서 안정한 출력전압이 출력되기까지의 시간을 고려하고 결정할 필요가 있다. 그러나, 이들의 시간은 제조시의 오차의 영향을 받기 쉽다. 그러나, A/D변환동작을 고속화하고 싶은 경우에는, 비교용 클럭신호(CLK, CLKA)는, 가능한 한 고속에 설정할 것이 요망된다.

도 11은, 본 발명의 A/D 변환회로의 타이밍 설정방법 및 A/D변환장치의 실시예를 설명하기위한 블록구성도이다.

도면에서, 151은 테스트전압 발생부, 152는 멀티플렉서, 153은 A/D변환부, 154는 초기값기억부, 155는 카운터, 156는 선택기, 157,159는 레지스터, 158은 타이밍신호 생성부, 160은 비교부, 161는 제어논리부이다.

이 A/D변환장치는 도 1, 도 2에 나타낸 것과 같은 소정의 타이밍으로 비교동작을 하는 비교회로를 사용한 A/D변환부(153)에 대응하고, 비교용 클럭등의 A/D변환의 각종 타이밍의 주기를, 이 A/D변환부(153)의 동작특성에 따라 짧은 값에 설정해지는것에 의해, A/D 변환동작을 고속화하는 것이다.

아날로그 입력전압신호(Vin) 및 테스트전압 발생부(151)로부터의 테스트전압은, 멀티플렉서(152)에 있어서, 한 쪽이 선택되어 A/D변환부(153)에 입력된다. 테스트전압은, 제어논리부(161)로부터의 테스트 모드신호에 의해 선택된다. 카운터(155)는, 최초에 제어논리부(161)로부터의 도시하지않은 로드(load)신호에 의해, 초기값기억부(154)로부터, 기본 클럭신호의 가장 긴 클럭주기를 주는 초기값을 로드되어, 그 후는, 제어논리부(161)로부터의 클럭신호(CLKC)에 의해 카운트다운(count-down)하여, 그 카운트 값을 디크리먼트한다. 카운트값은 기본클럭주기의 값으로서 선택기(156)의 제1의 입력이 된다.

레지스터(157)는, 카운터(155)가 카운트다운되어, 카운트출력을 갱신할 때에는, 제어논리부(161)로부터의 도시하지않은 로드신호에 의해 갱신전의 카운트값을 기억한다. 레지스터(157)의 기억데이터는, 기본클럭주기의 갱신전의 값으로서 선택기(156)의 제2의 입력이 된다. 선택기(156)는, 제어논리부(161)로부터의 도시하지 않은 제어신호에 의해, 2입력의 한 쪽을 타이밍신호 생성부(158)에, 선택적으로 출력한다. 후술하다시피, 정상시에는 카운터(155)의 출력이 선택된다.

타이밍신호 생성부(158)는, 입력된 기본클럭의 주기의 값에 따라 내부에서 기본 클럭신호를 생성하여, 이 기본클럭신호에 근거해서 1또는 복수의 비교용 클럭신호등을 생성한다. A/D변환부(153)가 도 3, 도 4에 나타내는 것일 경우, 비교용 클럭신호(CLKm∼ CLK0)를 생성하고, A/D변환부(153)가 도 5에 나타내는 것일 경우에는, 비교용클럭신호(CLK3∼ CLK0)를 생성한다. 또한, A/D 변환부(153)가 도 7, 도 9에 나타내는 순차비교형의 A/D변환회로의 경우에는, 비교용클럭신호(CLKA), 순차 제어용클럭신호(CLKB), 리셋신호(RESET)를 생성한다.

도 5, 도 7, 도 9의 A/D변환회로에서, 리프레쉬를 비교용클럭신호에 동기한 소정간격의 타이밍에서 행하는 경우에는, 리프레쉬신호(REFRESH)도 생성하는 필요가 있다. 셈플-홀드회로를 사용하여, 또한, A/D 변환회로에 내장시키는 경우에는, 셈플-홀드의 타이밍신호도 발생시키는 필요가 있다. 신호생성부(158)는, 또한 제어논리부(161)에 1회의 A/D변환동작(1 샘플분)의 종료를 알리는 타이밍신호등도 출력한다.

타이밍신호 생성부(158)는, 기본클럭신호의 주기에 비례한 주기의 비교용클럭신호등을 생성한다. 상술한 바와 같이, 복수의 클럭신호를 순차지연시키어 1회의 A/D변환동작을 하는 경우, 또는, 비교용클럭신호로부터 지연한 순차적인 제어용클럭신호(CLKB)등의 타이밍신호가 필요한 경우에는, 이 지연시간이나 기본클럭주기에 비례시킨다. 예를 들면, 기본클럭주기를 비교용클럭신호의 주기보다 충분히 짧은것으로 하여, 기본클럭를 분주하여, 상호의 위상관계를 정하는 것에 의해 이러한 비교용클럭신호등을 생성할 수가 있다.

테스트 모드에 있어서, A/D변환부(153)는, 테스트전압발생부(151)의 전압을 멀티플렉서(152)로부터 입력하여, 타이밍신호 생성부(158)로부터 출력되는 비교용클럭신호의 타이밍으로 A/D 변환동작을 한다. 레지스터(159)는, 제어논리부(161)로부터의 도시하지 않은 로드신호에 의해, 1회의 A/D변환동작을 종료할 때마다, A/D변환부(153)의 출력데이터를, 전회의 데이터로서 일시기억한다. 비교부(159)는, A/D변환부(153)의 출력데이터와 레지스터(159)에 기억된 전회의 출력데이터를 비교하여, 1비트라도 일치하지 않을 때에는 에러신호를 제어논리부(161)에 출력한다.

제어논리부(161)는, 에러신호를 받지 않은 사이에는, 1회의 A/D변환동작을 종료할 때마다 설정용 클럭신호(CLKC)를 출력하여, 카운터(155)를 다운카운트한다. 제어논리부(161)는, 선택기(156)가 이 카운터(155)의 출력을 타이밍신호생성부(158)에 출력하도록 제어한다. 이러한 동작을 반복하여, 타이밍신호생성부(158)가 비교용클럭신호등의 주기 및 상호의 지연시간을 서서히 짧게 하여 간다.

도 1, 도 2에 나타내는 비교회로는, 비교동작종료직후는 그 비교출력이 유지되어 있지만, 대기상태가 되면, 내부회로구성에 의해서 결정되는 소정의 출력상태가 된다. 도 2에 나타내는 A/D변환회로의 예로서는, 출력이 높은 레벨이 되어, 디지털 출력으로서는, '1'이라고 되었다. 따라서, 도 5에 나타내는 A/D 변환회로에 있어서, 대기상태에서는 출력이 '1111' 이 된다.

멀티플렉서(31∼33, 41, 50, 60)의 내부의 트랜스미션(transmission) 게이트의 내부저항과, 각 멀티플렉서에 접속된 입력 콘덴서가 CR시정수회로를 구성하기 때문에, 대기상태로부터 비교동작을 할 때에, 임계값설정회로(38, 47, 57, 68)로부터 안정한 출력전압이 출력될 때까지 지연시간을 필요로 한다. 테스트신호의 아날로그 입력전압이, 대기상태의 출력에 상당하는 크기의 전압에 일치하지 않도록 하면, 대기상태에서 비교상태가 될 때에, A/D변환부(153)는, 임계값설정회로(38, 47, 57, 68)에 실질적인 임계값 변경동작을 발생시킨다. 그 때문에, 비교용클럭신호(CLK3∼ CLK0)의 타이밍 간격이 단축되고, A/D변환부(153)내의 실질적인 임계값이 안정한 상태에 설정되기 전에 비교동작이 행하여지는 것이 되어, A/D 변환동작을 잘못한 것이 된다.

또한, 도 7에 나타내는 순차적인 비교 A/D 변환회로의 경우에는, 순차적인 근사레지스터가 있기 때문에, 대기상태에서 비교동작이 된 만큼 임계값변경동작이 야기되지 않는다. 그러나, 순차적인 근사레지스터의 출력을 임계값제어용 캐패시턴스에 인가하는 타이밍로부터 비교회로(107)에 의한 비교동작 타이밍까지의 타이밍간격 및 비교동작 타이밍으로부터 비교출력을 보관하는 타이밍까지의 타이밍 간격이 단축화되기 때문에, 동일한 모습으로, A/D변환동작을 잘못한 것이 된다.

비교부(160)는, 제어논리부(161)로부터 출력되는 도시하지않은 제어신호에 의해, 1회의 A/D변환종료후, A/D변환부(153)의 출력과 레지스터(159)에 기억된 출력을 비교한다. 따라서, A/D변환동작을 잘못한 것과, A/D변환 출력데이터는, 레지스터(159)에 기억된 잘못된 것이 없을 때의 전회데이터와 일치하지 않아, 비교부(160)는 에러신호를 출력한다. 제어논리부(161)는, 에러신호를 받으면, 클럭신호(CLKC)를 출력하지 않음과 동시에, 선택기(156)를 제어하여, 레지스터(157)에 기억되어 있던 전회의 카운터 출력을 타이밍신호 생성부(158)에 출력하도록 하여, 타이밍신호 생성부(158)의 클럭주기를 고정적으로 설정해지어 테스트 모드를 종료한다.

또, 레지스터(157)는, 반드시 전회의 A/D변환때의 카운터(155)의 출력에 설정할 필요는 없고, 여유를 갖게 하기 위해서, 어느 회 이전의 카운터(155)의 출력을 기억시켜, 이 값에 설정하도록 하더라도 좋다. 통상동작모드에 있어서는, 타이밍신호 생성부(158)는, 테스트 모드에 있어서 설정되어, 레지스터(157)에 기억된 주기의 기본 클럭신호에 따라 비교타이밍 신호등을 생성하여, A/D변환부(153)에 공급한다. A/D변환부(153)는, 아날로그입력전압(Vin)을 멀티플렉서(152)로부터 입력하여, 에러가 발생하지않은 정도의 짧은 간격의 비교타이밍으로 고속의 A/D변환동작을 할 수 있다.

상술한 테스트 모드는, A/D변환부(153)를 포함하고, 이 A/D변환부를 이용하는 응용회로전체를 리셋할 쯤에 행할 수 있다. 또, 레지스터(157)로서 EEPROM(elctrical erasable programamable read only memory)을 사용하면, 설정고정된 값을 전원이 공급되어 있을 때에는 유지할 수 있다.

도 11에 나타내는 회로블록구성은, 1개의 A/D변환용 집적회로칩상에 형성할 수 있다. 또는, A/D변환부(153), 클럭생성분배부(158) 및 레지스터(157)를 형성한 A/D변환용 집적회로를 형성하더라도 좋다. 이것에 외부의 시험장치를 접속하여, 외부에서 테스트전압를 인가함과 동시에, 서서히 짧게 되는 기본클럭주기의 값을 타이밍신호 생성부(158)에 입력하고, 시험장치의 측면에서 A/D변환부(153)의 출력을 같이 비교하여, 에러의 발생하지 않은 주기의 기본 클럭주기의 값을 레지스터(157)에 기억시키도록 한다.

다음에 본 발명에 관한 제4실시예인 순차적인 비교방식 A/D변환기를 도면에 근거해서 설명한다. 또, 본 실시예에서는 6비트의 A/D변환기를 예로써 설명한다.

도 12 및 도 13에 있어서, 순차적인 비교방식 A/D변환기는 아날로그 신호전압(Ain)에 병렬로 접속된 복수의 샘플-홀드회로(SH1∼ SH7)에 의해서 아날로그 신호전압을 시계열에서 유지하여, 최신의 전압을 SH7에 유지한 후에는, 다시 SH1로부터 신호유지를 개시한다. 이들 샘플-홀드회로에는 출력해야 할 디지털신호의 비트수에 대응한 복수의 멀티플렉서(MUX1∼ MUX6)가 접속되어, 각 멀티플렉서는, 샘플-홀드회로(SH1∼ SH7)의 데이터를 순차 선택적으로 출력한다.

각 멀티플렉서(MUX1∼ MUX6)의 출력을 d1∼ d6으로 하면, 이들출력은 각각 임계값회로(TH1∼ TH6)에 입력되고, 임계값회로(TH1∼ TH6)의 출력은 1단 또는 복수단의 유지회로에 입력되어 있다. 본실시예에서는 출력해야 할 디지털신호의 비트수는 '6'이고, 그 출력은 하위비트로부터 b1∼ b6로 표시한다. 아직 상기 샘플-홀드회로는 이 비트수보다도 12개 많이 설치되고, 출력타이밍에 여유가 부여되고 있다.

최하위비트(b1)를 위한 유지회로는 1개의 플립플롭(FF11)에 의하여 1단의 데이터유지가 가능하다. 하위로부터 제2비트(b2)를 위한 유지회로는 2개의 플립플롭(FF21, FF22), 하위로부터 제3비트(b3)를 위한 유지회로는 3개의 플립플롭(FF31∼ FF33), 하위로부터 제4비트(b4)를 위한 유지회로는 4개의 플립플롭(FF41∼ FF44), 하위로부터 제5비트(b5)(상위로부터 제2비트)를 위한 유지회로는 5개의 플립플롭(FF51∼ FF55), 최상위비트(b6)를 위한 유지회로는 6개의 플립플롭(FF61∼ FF66)에 의하여, 각각 1단, 2단, 3단, 4단, 5단, 6단의 데이터유지가 가능하다. 이들 유지회로내의 데이터전송의 타이밍은 샘플-홀드회로(SH1∼ SH7)의 데이터유지 타이밍에 동기하고 있고, 동일클럭에 의해서 콘트롤된다. 각 샘플-홀드회로는, 그 데이터출력보다 1클럭 경과 후, 6단의 데이터유지가 완료할 때까지 데이터를 유지한다.

도 14은 동실시예의 동작을 가리키는 타이밍도이고, CLK는 전체의 동작의 기준이 되는 클럭이다. 아날로그 신호전압을 …, Ak-1, Ak, Ak+1, ...이라는 시계열 데이터로 표시하여, 각 아날로그신호에 대응한 디지털신호의 최상위비트를 …, bk-1, 6, bk, 6, bk+1,6, ...로 표현한다.

도 14에 있어서, SH1이 Ak를 유지한 시점에서 1클럭후에 SH2는 Ak+1을 유지하고, 그 1클럭마다 SH3, SH4, …가 Ak+2, Ak+3을 유지한다. 그리고 SH7이 Ak+6을 유지하고 나서 1클럭후에 다시 SH1이 Ak+7을 유지하여, 이후 동일모양의 주기가 반복된다. 최상위비트에 대응한 임계값회로(TH6)의 출력(To6)은, SH1에의한 Ak의 유지보다 1클럭 늦어진 타이밍으로 bk, 6를 출력하여, 그 후 Ak+1, Ak+2, ...에 대응한 최상위비트 bk+1, 6, bk+2, 6, ...를 1클럭마다 출력한다. 도시를 생략한, TH5는 TH6보다도 12클럭 늦은 타이밍으로 bk, 5, bk+1, 5, bk+2, 5, …를 출력하고, TH4는 TH6보다도 13클럭 늦은 타이밍으로 bk, 4, bk+1, 4, bk+2, 4, …를 출력하고, TH3는 TH6보다도 14클럭 늦은 타이밍으로 bk, 3, bk+1, 3, bk+2, 3, ...출력하고, TH2는 TH6보다도 15클럭 늦은 타이밍으로 bk, 2, bk+1, 2, bk+2, 2, ...를 출력하고, TH1는 TH6보다도 16클럭 늦은 타이밍으로 bk, 1, bk+1, 1, bk+2, 1, ...를 출력한다. 즉, 1개의 아날로그신호를 유지하고나서 이것에 대응한 디지털신호의 최상위비트를 생성하기까지 1클럭을 요구하고, 그 후 디지털신호의 모든 1비트가 생성될 때까지(비트수×클럭)의 시간을 요한다. 그러나 각 임계값회로는 1개의 디지털 비트의 생성후 즉시 다음 아날로그신호전압의 비트생성을 개시하고 있어, 이들이 병렬적으로 실행되기 때문에, 대응하는 아날로그 입력신호의 데이터가 다르지만, 1클럭으로 6비트의 디지털신호가 생성된다. 따라서 종래의 클럭의 적어도 12/6의 스피드로 충분하다. 이 클럭 스피드저하에 의한 소비전력 감소효과는 크다. 또한, 종래와 동일한 클럭을 사용하는 경우, 종래보다 A/D 변환의 속도가 6배 빠르게 된다.

도 15는 최상위비트의 임계값회로(TH6)를 도시한다. 임계값회로(TH6)는 비교회로(CMP6)의 가산단자에 d6을 캐패시턴스(C61)를 매개하여 접속하고, 또 캐패시턴스(C62, C63)를 매개하여 기준전압(VH), 기준저전압(VL)을 각각 접속하였다. 이것에 의해서 플러스단자에는, 식(38)으로 표시하는 전압(V6)이 인가된다.

(38)

CMP6의 마이너스 단자에는 임계값전압(VB)이 입력되어, V6이 VB이상의 시 CMP6는 소정의 고전압을 출력한다. 또한 V6이 VB보다 작을 때, CMP6는 소정의 저전압을 출력한다.

CMP6의 출력에는 버퍼(BP6)가 접속되어, 출력(To6)의 안정화가 도모되고 있다. 더욱이 CMP6의 플러스 단자에는, 리프레쉬 전압(Vref)을 접속하기 위한 리프레쉬 스위치(SW6)가 접속되어, 적당 캐패시턴스(C61∼ C63) 리프레쉬를 하여 얻는다. 이 리프레쉬 즈음에서는, A/D변환기의 전체제어에 의해, 캐패시턴스(C61, C62, C63)의 입력에는, d6, VH, VL에 교대하여 Vref가 접속된다.

도 16는 상위로부터 제2 비트의 임계값회로(TH5)를 나타낸다. 임계값회로(TH5)는 비교회로(CMP5)의 플러스 단자에 d5를 캐패시턴스(C51)를 매개하여 접속되어, 더욱이 캐패시턴스(C52, C53)를 매개하여 기준고전압(VH), 기준저전압(VL)을 각각 접속하고 있다. 더욱이 최상위비트의 처음단 플립플롭의 출력(S64)에 의해서 콘트롤되는 스위치(SW51)가 캐패시턴스(C54)를 매개로 하여 플러스단자에 접속되어 있다. 스위치(SW51)는 S64이 고전압일 때에 VL을 C54에 접속하고, 저전압일 때에 VH를 C54에 접속한다. SW51에 접속되는 전압을 V(51)로 표현하면, 플러스 단자에 인가되는 전압V5는, 식(39)과 같이 표현된다.

(39)

CMP5의 마이너스 단자에는 임계값전압(VB)이 입력되어, V5가 VB 이상일 때 CMP5는 소정의 고전압을 출력한다. 또 V5가 VB보다 작을 때, CMP5는 소정의 저전압을 출력한다. CMP5의 출력에는 버퍼(BP5)가 접속되어, 출력(To5)의 안정화가 기도되고 있다. 더욱 CMP5의 플러스 단자에는, 리프레쉬 전압(Vref)을 접속하기 위한 리프레쉬 스위치(SW52)가 접속되어, 적당 캐패시턴스(C51∼ C54)의 리프레쉬를 하여 얻는다. 이 리프레쉬에 있어서는, A/D변환기의 전체제어에 의해, 캐패시턴스(C51, C52, C53)의 입력에는, d5, VH, VL에 교대하여 Vref가 접속된다.

도 17은 상위로부터 제3비트의 임계값회로(TH4)를 나타낸다. 임계값회로(TH4)는 비교회로(CMP4)의 플러스 단자에, d4를 캐패시턴스(C41)를 매개하여 접속되고, 더욱 캐패시턴스(C42, C43)를 매개하여 기준고전압(VH), 기준저전압(VL)을 각각 접속한다. 더욱 최상위비트의 제2단 플립플롭의 출력(S63)에 의하여 콘트롤되는 스위치(SW41)가 캐패시턴스(C44)를 매개하여 플러스 단자에 접속되고, 상위로부터 제2비트의 처음단 플립플롭의 출력(S53)에 의해서 콘트롤되는 스위치(SW42)가 캐패시턴스(C45)를 매개하여 플러스단자에 접속되어 있다. 스위치(SW41)는 S63이 고전압일 때에 VL을 C44에 접속하고, 저전압일 때에 VH를 C44에 접속한다. 스위치(SW42)는 S53이 고전압일 때에 VL을 C45에 접속하여, 저전압일 때에 VH를 C45에 접속한다. SW41에 접속되는 전압을 V(41)으로, SW42에 접속되는 전압을 V(42)로 표현하면, 플러스단자에 인가되는 전압(V4)는, 식(40)과 같이 표현된다.

(40)

CMP4의 마이너스 단자에는 임계값전압(VB)이 입력되어, V4가 VB 이상일 때 CMP4는 소정의 고전압을 출력한다. 또한 V4가 VB보다 작을 때, CMP4는 소정의 저전압을 출력한다. CMP4의 출력에는 버퍼(BP4)가 접속되어, 출력(To4)의 안정화가 도모되고 있다. 더욱 CMP4의 플러스단자에는, 리프레쉬 전압(Vref)을 유지하기 위한 리프레쉬 스위치(SW43)가, 접속되어, 적당 캐패시턴스(C41∼ C45)의 리프레쉬를 하여 얻는다. 이 리프레쉬에 있어서는, A/D변환기의 전체제어에 의해 캐패시턴스(C41, C42, C43)의 입력에는, d4, VH, VL에 교대하여 Vref가 접속된다.

도 18은 상위로부터 제4비트의, 임계값회로(TH3)를 도시한다. 임계값회로(TH3)는 비교회로(CMP3)의 플러스 단자에, d3를 캐패시턴스(C31)를 매개하여 접속되어, 더욱 캐패시턴스(C32, C33)를 매개하여 기준전압(VH), 기준저전압(VL)을 각각 접속하고 있다. 더욱이 상위비트의 제3단 플립플롭의 출력(S62)에 의해서 콘트롤 스위치(SW31)가 캐패시턴스(C34)를 매개하여 가산단자에 접속되어, 상위에서부터 제2비트의 제2단 플립플롭의 출력(S52)에 의해서 콘트롤되는 스위치(SW32)가 캐패시턴스(C35)를 매개하여 가산단자에 접속되고, 상위로부터 제3비트의 처음단 플립플롭의 출력(S42)에 의해서 콘트롤되는 스위치(SW33)가 캐패시턴스 (C36)를 매개하여 가산단자에 접속되어 있다. 스위치(SW31)는 S62가 고전압일 때에 VL을 C34에 접속하고, 저전압일 때에 VH를 C34에 접속한다. 스위치(SW32)는 S52이 고전압일 때에 VL을 C35에 접속하고, 저전압일 때에 VH를 C35에 접속한다. 스위치(SW33)는 S42이 고전압일 때에 VL을 C36에 접속하고, 저전압일 때에 VH를 C36에 접속한다. SW31에 접속되는 전압을 V(31), SW32에 접속되는 전압을 V(32), SW33에 접속되는 전압을 V(33)으로 표현하면, 플러스 단자에 인가되는 전압(V3)은, 식(41)과 같이 표현된다.

(40)

CMP3의 마이너스단자에는, 임계값전압(VB)이 입력되어, V3가 VB 이상일 때는 CMP3는 소정의 고전압을 출력한다. 또한 V3가 VB보다 작을 때, CMP3는 소정의 저전압을 출력한다. CMP3의 출력에는 버퍼(BP3)가 접속되어, 출력(To3)의 안정화가 도모되고 있다. 더욱 CMP3의 플러스단자에는, 리프레쉬전압(Vref)을 접속하기 위한 리프레쉬 스위치(SW34)가 접속되어, 적당 캐패시턴스(C31∼ C36)의 리프레쉬를 하여 얻는다. 이 리프레쉬에 있어서는, A/D변환기의 전체제어에 의해, 캐패시턴스(C31, C32, C33)의 입력에는, d3, VH, VL에 교대하여 Vref가 접속된다.

도 19은 상위로부터 제5비트의 임계값회로(TH2)를 도시한다. 임계값회로(TH2)는 비교회로(CMP2)의 플러스 단자에, d2를 캐패시턴스(C21)를 매개하여 접속되고, 더욱 캐패시턴스(C22, C23)를 매개하여 기준고전압(VH), 기준저전압(VL)을 각각 접속하고 있다. 더욱 최상위비트의 제4단 플립플롭의 출력(S61)에 의해서 콘트롤되는 스위치(SW21)가 캐패시턴스(C24)를 매개하여 플러스단자에 접속되어, 상위로부터 제2비트의 제3단 플립플롭의 출력(S51)에 의해서 콘트롤되는 스위치(SW22)가 캐패시턴스(C25)를 매개하여 플러스 단자에 접속되고, 상위로부터 제3비트의 제2단 플립플롭의 출력(S41)에 의해서 콘트롤되는 스위치(SW23)가 캐패시턴스(C26)를 매개하여 플러스 단자에 접속되고, 제4비트의 초단 플립플롭의 출력(S31)에 의해서 콘트롤되는 스위치(SW24)가 캐패시턴스(C27)를 매개하여 플러스 단자에 접속되어 있다. 스위치(SW21)는 S61이 고전압일 때에 VL을 C24에 접속하고, 저전압일 때에 VH를 C24에 접속한다. 스위치(SW22)는 S51이 고전압일 때에 VL을 C25에 접속하고, 저전압일 때에 VH를 C25에 접속한다. 스위치(SW23)는 S41이 고전압일 때에 VL을 C26에 접속하고, 저전압일 때에 VH를 C26에 접속한다. 스위치(SW24)는 S31이 고전압일 때에 VL을 C27에 접속하고, 저전압일 때에 VH를 C27에 접속한다. SW21에 접속되는 전압을 V(21), SW22에 접속되는 전압을V(22), SW23에 접속되는 전압을 V(23), SW24에 접속되는 전압을 V(24)로 표현하면, 가산단자에 인가되는 전압(V2)은, 식(42)과 같이 표현된다.

(42)

CMP2의 마이너스단자에는 임계값전압(VB)이 입력되어, V2가 VB 이상일 때 CMP2는 소정의 고전압을 출력한다. 또한 V2가 VB보다 작을 때, CMP2는 소정의 저전압을 출력한다. CMP2의 출력에는 버퍼(BP2)가 접속되어, 출력(To2)의 안정화가 도모되고 있다. 더욱이 CMP2의 플러스 단자에는, 리프레쉬 전압(Vref)를 접속하기 위한 리프레쉬 스위치(SW25)가 접속되어, 적당 캐패시턴스(C21∼ C27)의 리프레쉬를 하여 얻는다. 이 리프레쉬에 있어서는, A/D변환기의 전체제어에 의해, 캐패시턴스(C21, C22, C23)의 입력에는, d2, VH, VL에 교대하여 Vref가 접속된다.

도 20는 최하위 비트의 임계값회로(TH1)를 나타낸다. 임계값회로(TH1)는 비교회로(CMP1)의 플러스단자에, d1을 캐패시턴스(C11)를 매개하여 접속하고, 더욱 캐패시턴스(C12, C13)를 매개하여 기준고전압(VH), 기준저전압(VL)을 각각 접속하고 있다. 더욱 최상위비트의 제5단 플립플롭의 출력(S60)에 의하여 콘트롤되는 스위치(SW11)가 캐패시턴스(C14)를 매개하여 플러스 단자에 접속되어, 상위로부터 제2비트의 제4단 플립플롭의 출력(S50)에 의해서 콘트롤되는 스위치(SW12)가 캐패시턴스(C15)를 매개하여 플러스 단자에 접속되고, 상위로부터 제3비트의 제3단 플립플롭의 출력(S40)에 의해서 콘트롤되는 스위치(SW14)가 캐패시턴스(C16)를 매개하여 플러스단자에 접속되며, 상위로부터 제4비트의 제2단 플립플롭의 출력(S30)에 의하여 콘트롤되는 스위치(SW15)가 캐패시턴스(C17)를 매개하여 가산단자에 접속되어 있다. 스위치(SW11)는 S60이 고전압일 때에 VL을 C14에 접속하고, 저전압일 때에 VH를 C14에 접속한다. 스위치(SW12)는 S50이 고전압일 때에 VL을 C15에 접속하고, 저전압일 때에 VH를 C15에 접속한다. 스위치(SW13)는 S40이 고전압일 때에 VL을 C16에 접속하고, 저전압일 때에 VH를 C16에 접속한다. 스위치(SW14)는 S30이 고전압일 때에 VL을 C17에 접속하고, 저전압일 때에 VH를 C17에 접속한다. 스위치(SW15)는 S20이 고전압일 때에 VL을 C18에 접속하고, 저전압일 때에 VH를 C18에 접속한다. SW11에 접속되는 전압을 V(11), SW12에 접속되는 전압을 V(12), SW13에 접속되는 전압을 V(13), SW14에 접속되는 전압을 V(14), SW15에 접속되는 전압을 V(15)로 표현하면, 가산단자에 인가되는 전압(V1)은, 식(43)과 같이 표현된다.

(43)

CMP1의 마이너스단자에는 임계값전압(VB)이 입력되어, V1이 VB 이상일 때, CMP1은 소정의 고전압을 출력한다. 또한 V1이 VB보다 작을 때, CMP1는 소정의 저전압을 출력한다.

각 캐패시턴스의 용량은 예를 들면 표 1같은 비율로 설정된다.

동적인 범위을 고려하여, 일반적으로 VB=(VH+VL)/ 2에 설정되어, 최상위비트에 있어서는,

d6≥VB (44)

일 때, 출력은 고전압이 된다.

또한 출력예로서 상위로부터 제2 비트를 들면, S64이 고전압일 때,

(45)

S64가 저전압일 때,

(46)

을 조건으로서, 출력은 고전압이 된다.

상술한 설명으로부터 분명히 알 수 있는 바와 같이, 본 발명의 비교회로 및 A/D변환회로에 의하면, 회로규모가 작더라도 감도가 높고, 또한, 안정인 동작을 가져올 수 있는 효과가 있다. 본 발명의 A/D변환회로에의하면, 임계값설정회로를 캐패시턴스로 실현하기 때문에, 회로규모가 작아지는 효과가 있다. 캐패시턴스는 소비전력이 거의 없고, 또한, 캐패시턴스의 정전용량의 비정밀도는, 반도체제조공정에 있어서 고정밀도로 콘트롤할 수 있기 때문에, 높은 변환정밀도를 실현할 수가 있는 효과가 있다.

본 발명의 A/D변환회로의 타이밍 설정방법에 의하면, 개개의 제품의 특성에 따라 A/D변환동작을 고속화할 수가 있다고 하는 효과가 있다.

본 발명의 A/D변환회로에 의하면, A/D변환부의 동작특성에 따라 비교타이밍을 용이하게 설정하는 것이 가능하다.

따라서, 본 발명의 비교회로, A/D 변환회로, A/D 변환회로의 타이밍 설정방법, 및 A/D변환장치는 높은 집적회로화를 요구한다. 예를 들면, 디지털이동통신의 휴대단말기의 디지털신호처리에 필요한 A/D변환에 사용하면 적당하다.

Claims (14)

1. 입력전압과 기준전압이 입력되는 차동입력부와, 상기 차동입력부의 제1, 제2의 출력단에 접속된 정귀환부와, 상기 차동입력부의 제1, 제2의 출력단을 각각 입력단으로 하는 제1, 제2의 버퍼단과, 상기 차동입력부의 제1, 제2의 출력단의 사이에 접속되어 비교용 클럭신호가 인가되는 것에 의해 단락 또는 개방상태로 되는 제1의 스위칭부를 갖고, 상기 제1, 제2의 버퍼단의 적어도 한 쪽의 출력단을 외부출력단으로 하는 비교회로에 있어서,

   상기 차동입력부는, 제1, 제2, 제3의 PMOSFET을 갖고, 상기 제1, 제2의 PMOSFET는, 한 쪽의 게이트전극에 상기 입력전압이, 다른쪽의 게이트전극에 상기 기준전압이 입력되어, 출력전극의 한 쪽이 서로 접속되어 상기 제3의 PMOSFET를 통하여 전원의 한 쪽단에 접속되어, 상기 제3의 PMOSFET의 게이트 전극에 소정의 바어어스 전압이 인가되는 것이고,

   상기 정귀환부는, 제1, 제2의 NMOSFET를 갖고, 상기 제1의 NMOSFET의 한 쪽의 출력전극이 상기 차동입력부의 제1의 출력단 및 상기 제2의 NMOSPET의 게이트전극에 접속되어, 상기 제2의 NMOSFET의 한 쪽의 출력, 극이 상기 차동입력부의 제2의 출력단 및 상기 제2의 NMOSFET의 게이트전극에 접속되어, 상기 제1, 제2의 NMOSFET의 각각 다른쪽의 출력전극이 상기 전원의 다른쪽인것에 접속되는 것이고, 상기 제1, 제2의 버퍼단은 CMOSFET이고, 상기 제1의 스위칭부는 NMOSFET 또는 PMOSFET이고, 상기 비교용 클럭신호에 의해 상기 스위칭부가 단락상태에서 개방상태로 제어될 때에 상기 입력전압과 상기 기준전압과의 비교동작이 행하여지는 것을 특징으로 하는 비교회로.
2. 제1항에 있어서, 제2, 제3의 스위칭부를 갖고, 상기 제2, 제3의 스위칭부는, NMOSFET 또는 PMOSFET이고, 각각 상기 차동입력부의 제1, 제2의 출력단과 상기 전원의 다른 쪽 단과의 사이에 접속되어, 상기 비교 타이밍용 클럭신호이 인가되는 것에 의하여 상기 제1의 스위칭부의 단락 또는 개방상태에 대응하여 단락 또는 개방상태로 것을 특징으로 하는 비교회로
3. 아날로그입력전압을 m+1비트(m은 양의 정수)의 디지털 데이터에 변환하는 아날로그 디지털 변환회로에 있어서,

   상기 디지털데이터의 각 비트에 각각 대응하여 설치된 m+1개의 비교회로 및 상기 각 비교회로의 이전 단에 각각 설치된 m+1개의 임계값 설정회로를 갖고, 상기 각 비교회로는, 청구항1 또는 청구항2에 기재된 비교회로이고, 상기 각 비교회로에 대한 상기 비교용 클럭신호를, 상기 각 비교회로의 최상위 비트의 것으로부터 최하위비트의 것까지에 대하여 순차지연한 것으로하고, 상기 각 비교회로는, 상기 각 분턱값설정회로의 출력전압과 상기 기준전압을 상기 비교용 클럭신호의 비교타이밍과 비교하는 것에 의하여 상기 디지털 데이터의 각 비트를 출력하도록 할 수 있고,

   상기 각 임계값설정회로는, 상기 아날로그 입력전압, 상기 아날로그 입력전압의 하한전압에 대응하는 제1의 전압, 상기 아날로그 입력전압의 상한전압에 대응하는 제2의 전압, 및 상기 임계값설정회로보다도 상위의 비트의 상기 비교회로의 출력에 대응하여 선택되는 상기 제1 또는 제2의 전압과 같은 전압이, 각각 한 쪽의 단자에 입력되어 다른쪽의 단자에 공통으로 접속되어 상기 임계값설정회로의 출력전압으로 되는 복수의 용량을 적어도 갖는 용량결합에 의해 이루어지고,

   최하위비트로부터 j번째(j는 m이하의 0또는 양의 정수)의 비트의 상기 각 임계값설정회로에 놓을 수 있는 상기 용량결합은 상기 제1의 전압 및 상기 제2의 전압에 대하는 웨이트를, 상기 임계값설정회로보다도 상위의 최하위비트로부터 1k번째(k는 m이하의 양의 정수)의 비트에 대응하는 상기 비교회로의 출력에 대응하여 선택되는 상기 제1 또는 제2의 전압과 같은 전압에 대한 웨이트를, 상기 아날로그입력전압에 대하는 웨이트를로서, 상기 각 입력전압을 가산할 수 있는 것을 특징으로 하는 아날로그 디지털 변환회로.
4. 입력전압을 m+1비트(m은 양의 정수)의 디지털 데이터에 변환하는 순차비교형 아날로그 디지털 변환회로에 있어서,

   비교회로, 상기 비교회로의 전단에 설치된 임계값설정회로, 상기 비교회로의 후단에 설치된 제어부를 갖고, 상기 비교회로는, 청구항1 또는 청구항2에 기재의 비교회로이고, 상기 임계값설정회로의 출력전압과 기준전압을, 상기 비교용클럭신호의 비교타이밍으로 비교할 수 있고,

   상기 제어부는 m+1 비트의 디지털값을 유지하여 각 비트에 따른 전압레벨을 출력하는 m+1단의 출력레지스터를 갖고, 상기 비교회로의 출력을 순차적인 제어용클럭신호의 입력 타이밍으로 입력하여 상기 출력레지스터에 지지된 상기디지털값이 상기 아날로그입력전압의 근사치에 대응하도록 순차적인 제어하는 것이며,

   상기 임계값설정회로는 용량결합을 갖고,

   상기 용량결합은, 상기 아날로그입력전압 및 상기 출력레지스터의 각 단의 출력전압이, 각각 한 쪽의 단자에 입력되어 다른쪽의 단자는 공통에 접속되어 상기 임계값설정회로의 출력이 되어, 대응하는 상기 아날로그 입력전압의 웨이트 및 상기 출력 레지스터의 각 단의 비트의 웨이트에 대응하는 용량을 갖는 것이어서, 상기 비교 타이밍로부터 소정의 지연시간 경과후에 상기 입력 타이밍이 되도록 설정되는 것을 특징으로 하는 순차적인 비교형 아날로그 디지털 변환회로.
5. 비교용 클럭신호에 의해 규정되는 비교 타이밍으로 입력전압과 기준전압과의 비교동작을 하는 1 또는 복수의 비교회로를 사용한 아날로그 디지털 변환회로의 타이밍 설정방법에 있어서,

   1 또는 복수의 상기 비교용 클럭신호을 적어도 포함하는 아날로그 디지털 변환에 필요한 복수의 타이밍신호를 생성함과 동시에, 상기 아날로그 디지털 변환회로에 소정의 테스트 전압 및 상기 복수의 타이밍신호를 공급하고, 상기 복수의 타이밍신호의 간격을 짧게 하여, 그 사이에 있어서, 상기 아날로그 디지털 변환회로의 출력에 에러가 발생할 때에 상기 복수의 타이밍신호의 간격을 상기 에러가 발생하기 전 소정의 값에 설정유지하는 것을 특징으로 하는 아날로그 디지털 변환회로의 타이밍 설정방법.
6. 비교용 클럭신호에 의해 규정되는 타이밍으로 아날로그입력전압과 기준전압과의 비교를 행하는 1 또는 복수의 비교회로를 사용한 아날로그 디지털 변환부 및 타이밍설정부를 갖는 아날로그 디지털변환장치에 있어서,

   상기 타이밍설정부는, 상기 아날로그 디지털 변환부에 소정의 테스트전압를 공급하는 수단, 1 또는 복수의 상기 비교용클럭신호를 적어도 포함하는 아날로그 디지털 변환에 필요로 하는 복수의 타이밍신호를 생성하여, 상기 아날로그 디지털 변환부에 출력하는 타이밍신호 생성수단, 상기 아날로그 디지털 변환부의 출력에러를 검출하는 에러검출수단, 및 상기 아날로그 디지털 변환부에 상기 소정의 테스트용전압을 공급함과 동시에, 상기 복수의 타이밍신호의 간격이 서서히 짧게 되도록 상기 타이밍신호 생성수단을 제어하는 사이에 있어서, 상기 에러검출부가 출력에러를 검출할 때에, 상기 복수의 타이밍신호의 간격을 상기 출력에러가 발생하기 전 소정의 값에 설정유지하는 제어수단을 갖는 것을 특징으로 하는 아날로그 디지털 변환장치.
7. 제6항에 있어서, 상기 테스트전압은 일정전압이고, 상기 에러 검출수단은, 상기 아날로그 디지털 변환부의 출력이 변화하는 것을 검출하는 것을 특징으로 하는 아날로그 디지털 변환장치.
8. 아날로그 전압신호를 유지할 수 있는 샘플-홀드회로로써, 디지털신호의 비트수 보다도 1개 많이 설치된 복수의 샘플-홀드회로와;

   디지털신호의 각 비트에 대응하여 설치되고, 상기 샘플-홀드회로의 출력을 순차 선택적으로 출력하는 복수의 멀티플렉서와;

   디지털신호의 각 비트에 대응하여 설치되고, 대응하는 멀티플렉서의 출력이 입력되어, 각 비트의 웨이트에 대응한 임계값이 설정된 복수의 임계값회로와;

   각 임계값회로의 출력이 입력되는 1단 또는 복수단의 유지회로로써, 최하위비트에 대응하는 유지회로는 1단, 그것보다도 상위비트에 대응하는 유지회로는 순차적으로 1단씩 단수가 증가하는 유지회로를 구비하고,

   유지회로의 출력은 처음단의 출력이 인접하위비트에 대응하는 임계값회로에 입력되고, 보다 후단의 유지회로 출력이 순차 하위의 비트에 대응하는 임계값회로에 입력되고;

   상위로부터 제2비트 이하의 각 임계값회로에는:

   유지회로 출력에 의해서 절환되는 기준고전압 또는 기준저전압을 출력하는 스위치와; 이들 스위치의 출력 및 대응하는 멀티플렉서 출력에 각각 접속되어 또한 출력이 통합되는 캐패시턴스와; 이들 캐패시턴스의 출력과 소정의 임계값을 비교하는 비교회로가 설치되고,

   최상위비트의 각 임계값회로에는:

   대응하는 멀티플렉서 출력에 접속된 캐패시턴스와; 이 캐패시턴스의 출력과 소정의 임계값을 비교하는 비교회로가 설치되고, 각 아날로그 전압신호의 디지털출력을 순차적으로 출력하도록 되어 있는 순차적인 비교방식A/D변환기
9. 제8항에 있어서, 각 임계값회로의 비교회로에는 기준고전압 및 기준저전압이 캐패시턴스를 통하여 입력되는 것을 특징으로 하는 순차적인 비교방식 A/D변환기.
10. 제8항에 있어서, 각 임계값회로에는, 비교회로에 적당한 리프레쉬전압을 접속하는 리프레쉬 스위치가 설치되어 있는 것을 특징으로 하는 순차적인 비교방식 A/D변환기.
11. 제9항에 있어서, 각 임계값회로의 비교회로는, 기준고전압과 기준저전압의 평균값이 임계값으로서 설정되어, 최상위비트의 임계값회로로서는, 기준고전압, 기준저전압이 접속된 캐패시턴스는 같은 용량으로 되고, 멀티플렉서 출력이 접속된 캐패시턴스의 용량은 기준고전압 및 기준저전압이 접속된 캐패시턴스의 용량의 2배로 되며, 상위로부터 제2 비트의 임계값회로에서는 기준고전압, 기준저전압이 접속된 캐패시턴스는 같은 용량이 되고, 최상 비트의 유지회로출력이 접속된 캐패시턴스는 기준고전압 및 기준저전압이 접속된 캐패시턴스의 용량의 2배로 되며, 멀티플렉서 출력이 접속된 캐패시턴스의 용량은 유지회로출력이 접속된 캐패시턴스의 용량의 2배로 되고, 같은 모습으로 하위비트의 임계값회로에서는, 기준고전압, 기준저전압이 접속된 캐패시턴스는 같은 용량으로 되어, 유지회로출력이 접속된 캐패시턴스는, 1비트씩 상위의 임계값회로에 대하여, 기준고전압및 기준저전압이 접속된 캐패시턴스 2배, 4배, ...로 2배씩 용량이 증가하고, 멀티플렉서 출력이 접속된 캐패시턴스의 용량은 유지회로 출력이 접속된 캐패시턴스의 최대용량의 2배로 되어 있는 것을 특징으로 하는 순차적인 비교방식 A/D변환기.
12. 제8항에 있어서, 각 임계값회로의 출력이 입력된 복수단의 유지회로의 데이터는, 아날로그 입력신호를 샘플링하는 클럭과 동일클럭으로 처음단으로부터 순차 쉬프트하는 것을 특징으로 하는 순차적인 비교방식 A/D변환기.
13. 제8항에 있어서, 최하위비트를 제외한 상위비트의 각 임계값회로의 출력이 입력된 복수단의 유지회로의 각 단의 출력신호는, 모든 하위비트에 대응하는 각 임계값회로에 입력되는 것을 특징으로 하는 순차적인 비교방식 A/D변환기.
14. 제8항에 있어서, 샘플-홀드된 각 아날로그 입력신호에 대응하는 변환후의 디지털신호는, 각 비트에 대응하는 1단 또는 복수단의 유지회로의 최종단으로부터 출력되는 것을 특징으로 하는 순차적인 비교방식 A/D변환기.