JP2000114970A - 比較回路およびアナログデジタル変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 安定な動作をするとともに製造時のばらつき
が小さい比較回路を提供する。 【解決手段】 ＮＭＯＳＦＥＴ６のゲート電極に供給さ
れるクロック信号がハイレベルのときには待機状態にな
っている。クロック信号をローレベルに変化させると比
較動作が開始され、入力信号電圧Ｖ_inが基準電圧Ｖ_ref
よりもわずかに大きいときには、ＮＭＯＳＦＥＴ７，８
間に形成された正帰還ループにより高速度でＰＭＯＳＦ
ＥＴ５の出力電圧がハイレベルになり、比較回路の出力
端子ＯＵＴＰＵＴの電圧はローレベルとなる。一方、入
力信号電圧Ｖ_inが基準電圧Ｖ_ref よりもわずかに低い場
合には、待機状態と同じ状態に戻り、比較回路の出力端
子ＯＵＴＰＵＴの電圧はハイレベルを維持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力電圧を所定の
閾値と所定の比較タイミングで比較する比較回路、この
比較回路を用いたアナログデジタル変換回路、このアナ
ログデジタル変換回路のタイミング設定方法、および、
アナログデジタル変換装置に関するものである。

【０００２】

【従来の技術】従来、ディジタル移動無線システムの携
帯端末機に用いるような、消費電力の小さいアナログデ
ジタル変換回路（以下、単にＡ／Ｄ変換回路という）と
して、本出願人らは、電圧モード回路により構成された
Ａ／Ｄ変換回路を、例えば、特願平０７−２６３５７４
号として出願している。このＡ／Ｄ変換回路は、ＣＭＯ
Ｓ(complementary metal-oxide-semiconductor)インバ
ータを用いた複数個の比較回路の前段に、それぞれ容量
結合による閾値設定回路を設け、この閾値設定回路にア
ナログ入力電圧を印加するとともに、上位ビット相当側
の比較回路の出力を下位ビット側の閾値設定回路に所定
の重みをもって入力するように接続したものであり、高
い精度を有するとともに、低消費電力を実現することが
できる。

【０００３】しかし、この比較回路は、ＣＭＯＳインバ
ータの素子固有のロジカルスレッショルドを比較回路の
閾値として利用したものであるため、入力電圧がこのロ
ジカルスレッショルドの近傍の場合、Ａ／Ｄ変換回路の
出力が不安定となる問題があった。また、製造時のばら
つきの影響を受けやすいという問題があった。

【０００４】

【発明が解決しようとする課題】本発明は、上述した問
題点を解決するためになされたもので、安定な動作をす
るとともに製造時のばらつきが小さい比較回路を提供す
ることを目的とするものである。また、この比較回路を
用いたＡ／Ｄ変換回路、このＡ／Ｄ変換回路のタイミン
グ設定方法、および、Ａ／Ｄ変換装置を提供することを
目的とするものである。

【０００５】

【課題を解決するための手段】請求項１に記載の発明に
おいては、入力電圧と基準電圧とが入力される差動入力
部と、該差動入力部の第１，第２の出力端に接続された
正帰還部と、前記差動入力部の第１，第２の出力端をそ
れぞれ入力端とする第１，第２のバッファ段と、前記差
動入力部の第１，第２の出力端の間に接続され比較用ク
ロック信号が印加されることにより短絡または開放状態
となる第１のスイッチング部を有し、前記第１，第２の
バッファ段の少なくとも一方の出力端を外部出力端とす
る比較回路であって、前記差動入力部は、第１，第２，
第３のＰＭＯＳＦＥＴを有し、前記第１，第２のＰＭＯ
ＳＦＥＴは、一方のゲート電極に前記入力電圧が、他方
のゲート電極に前記基準電圧が入力され、出力電極の一
方が相互に接続されて前記第３のＰＭＯＳＦＥＴを介し
電源の一方端に接続され、前記第３のＰＭＯＳＦＥＴの
ゲート電極に所定のバイアス電圧が印加されるものであ
り、前記正帰還部は、第１，第２のＮＭＯＳＦＥＴを有
し、前記第１のＮＭＯＳＦＥＴの一方の出力電極が前記
差動入力部の第１の出力端および前記第２のＮＭＯＳＦ
ＥＴのゲート電極に接続され、前記第２のＮＭＯＳＦＥ
Ｔの一方の出力電極が前記差動入力部の第２の出力端お
よび前記第２のＮＭＯＳＦＥＴのゲート電極に接続さ
れ、前記第１，第２のＮＭＯＳＦＥＴのそれぞれ他方の
出力電極が前記電源の他方端に接続されるものであり、
前記第１，第２のバッファ段はＣＭＯＳＦＥＴであり、
前記第１のスイッチング部はＮＭＯＳＦＥＴまたはＰＭ
ＯＳＦＥＴであり、前記比較用クロック信号により前記
スイッチング部が短絡状態から開放状態に制御されると
きに前記入力電圧と前記基準電圧との比較動作が行なわ
れるものである。したがって、差動入力部と正帰還部に
よりゲインの高い差動比較を行うことができるため、回
路規模が小さくても感度が高く、かつ、安定な動作をす
る。アナログ入力電圧を比較回路の外部からの基準電圧
と差動比較するため、製造時のばらつきの影響を受けに
くく、基準電圧の設定変更も容易である。また、ＭＯＳ
ＦＥＴおよびＣＭＯＳＦＥＴを用いているため、消費電
力が小さい。

【０００６】請求項２に記載の発明においては、請求項
１に記載の比較回路において、第２，第３のスイッチン
グ部を有し、該第２，第３のスイッチング部は、ＮＭＯ
ＳＦＥＴまたはＰＭＯＳＦＥＴであり、それぞれ前記差
動入力部の第１，第２の出力端と前記電源の他方端との
間に接続され、前記比較タイミング用クロック信号が印
加されることにより前記第１のスイッチング部の短絡ま
たは開放状態に対応して短絡または開放状態となるもの
である。したがって、比較動作前の待機状態において、
第１，第２のバッファ段のＣＭＯＳＦＥＴの入力電圧が
中間レベルにならないため、容易に消費電力を抑制する
ことができる。

【０００７】請求項３に記載の発明においては、アナロ
グ入力電圧をｍ＋１ビット（ｍは正の整数）のデジタル
データに変換するアナログデジタル変換回路であって、
前記デジタルデータの各ビットにそれぞれ対応して設け
られたｍ＋１個の比較回路および該各比較回路の前段に
それぞれ設けられたｍ＋１個の閾値設定回路を有し、前
記各比較回路は、請求項１または請求項２に記載の比較
回路であって、前記各比較回路に対する前記比較用クロ
ック信号を、前記各比較回路の最上位ビットのものから
最下位ビットのものまでに対して順次遅延したものと
し、前記各比較回路は、前記各閾値設定回路の出力電圧
と前記基準電圧とを、前記比較用クロック信号の比較タ
イミングで比較することにより前記デジタルデータの各
ビットを出力するようになされており、前記各閾値設定
回路は、前記アナログ入力電圧、前記アナログ入力電圧
の下限電圧に対応する第１の電圧、前記アナログ入力電
圧の上限電圧に対応する第２の電圧、および、当該閾値
設定回路よりも上位のビットの前記比較回路の出力に対
応して選択される前記第１あるいは第２の電圧に等しい
電圧が、それぞれ一方の端子に入力され他方の端子は共
通に接続されて前記閾値設定回路の出力電圧となる複数
の容量を少なくとも有する容量結合により構成され、最
下位ビットからｊ番目（ｊはｍ以下の０または正整数）
のビットの前記各閾値設定回路における前記容量結合
は、前記第１の電圧および前記第２の電圧に対する重み
を２^j 、当該閾値設定回路よりも上位の最下位ビットか
らｋ番目（ｋはｍ以下の正整数）のビットに対応する前
記比較回路の出力に対応して選択される前記第１あるい
は第２の電圧に等しい電圧に対する重みを２^k 、前記ア
ナログ入力電圧に対する重みを２^m+1 として、前記各入
力電圧を加算するようになされているものである。した
がって、請求項１または請求項２に記載の比較回路を使
用するため、比較回路の感度が高くかつ安定な動作を
し、製造時のばらつきの影響を受けにくい等の作用効果
を奏する。電源電圧の幅よりも狭いアナログ入力電圧の
下限電圧から上限電圧の範囲の電圧を高精度でＡ／Ｄ変
換することができる。下限電圧および上限電圧に対応す
る電圧は比較回路の外部から供給するため、使用条件に
応じたアナログ入力電圧の変化範囲に応じて、Ａ／Ｄ変
換範囲を変化させることができる。なお、各容量のリフ
レッシュ制御手段を用いれば、リーク電流等により前記
容量に蓄積される電荷を放電させることができ、Ａ／Ｄ
変換の誤差要因となる残留電荷を解消することができ
る。

【０００８】請求項４に記載に発明においては、入力電
圧をｍ＋１ビット（ｍは正の整数）のデジタルデータに
変換する逐次比較型アナログデジタル変換回路であっ
て、比較回路、該比較回路の前段に設けられた閾値設定
回路、前記比較回路の後段に設けられた制御部を有し、
前記比較回路は、請求項１または請求項２に記載の比較
回路であって、前記閾値設定回路の出力電圧と前記基準
電圧とを、前記比較用クロック信号の比較タイミングで
比較するようになされており、前記制御部は、ｍ＋１ビ
ットのディジタル値を保持し各ビットに応じた電圧レベ
ルを出力するｍ＋１段の出力レジスタを有し、前記比較
回路の出力を逐次制御用クロック信号の入力タイミング
で入力し前記出力レジスタに保持された前記ディジタル
値が前記アナログ入力電圧の近似値に対応するように逐
次制御するものであり、前記閾値設定回路は容量結合を
有し、該容量結合は、前記アナログ入力電圧および前記
出力レジスタの各段の出力電圧が、それぞれ一方の端子
に入力され他方の端子は共通に接続されて前記閾値設定
回路の出力となり、対応する前記アナログ入力電圧の重
みおよび前記出力レジスタの各段のビットの重みに対応
する容量を有するものであり、前記比較タイミングから
所定の遅延時間経過後に前記入力タイミングとなるよう
に設定されているものである。したがって、請求項１ま
たは請求項２に記載の比較回路を使用するため、比較回
路の感度が高くかつ安定な動作をし、製造時のばらつき
の影響を受けにくい等の作用効果を奏する。１個の比較
回路と１個の閾値設定回路とで全ビットの比較動作を行
うことができ、回路規模の大きなアナログ回路部分を小
さくすることができる。なお、各容量のリフレッシュ制
御手段を用いれば、リーク電流等により前記容量に蓄積
される電荷を放電させることができ、Ａ／Ｄ変換の誤差
要因となる残留電荷を解消することができる。

【０００９】請求項５に記載の発明においては、比較用
クロック信号により規定される比較タイミングで入力電
圧と基準電圧との比較動作を行う１または複数の比較回
路を用いたアナログデジタル変換回路のタイミング設定
方法であって、１または複数の前記比較用クロック信号
を少なくとも含むアナログデジタル変換に要する複数の
タイミング信号を生成するとともに、前記アナログデジ
タル変換回路に所定のテスト電圧および前記複数のタイ
ミング信号を供給し、前記複数のタイミング信号の間隔
を短くして行き、その間において、前記アナログデジタ
ル変換回路の出力にエラーが発生したときに、前記複数
のタイミング信号の間隔を前記エラーが発生する前の所
定の値に設定保持するものである。したがって、Ａ／Ｄ
変換回路の個々の製品の動作特性に応じて、Ａ／Ｄ変換
に要する複数のタイミング信号の間隔をエラーが発生し
ない程度に短く設定して、Ａ／Ｄ変換動作を高速化する
ことができる。

【００１０】請求項６に記載の発明においては、比較用
クロック信号により規定されるタイミングでアナログ入
力電圧と基準電圧との比較を行う１または複数の比較回
路を用いたアナログデジタル変換部およびタイミング設
定部を有するアナログデジタル変換装置であって、前記
タイミング設定部は、前記アナログデジタル変換部に所
定のテスト電圧を供給する手段、１または複数の前記比
較用クロック信号を少なくとも含むアナログデジタル変
換に要する複数のタイミング信号を生成し、前記アナロ
グデジタル変換部に出力するタイミング信号生成手段、
前記アナログデジタル変換部の出力エラーを検出するエ
ラー検出手段、および、前記アナログデジタル変換部に
前記所定のテスト用電圧を供給するとともに、前記複数
のタイミング信号の間隔が徐々に短くなるように前記タ
イミング信号生成手段を制御する間において、前記エラ
ー検出部が出力エラーを検出したときに、前記複数のタ
イミング信号の間隔を前記出力エラーが発生する前の所
定の値に設定保持する制御手段を有するものである。し
たがって、Ａ／Ｄ変換部の個々の製品の動作特性に応じ
て、Ａ／Ｄ変換に要する複数のタイミング信号の間隔を
エラーが発生しない程度に短く設定して、Ａ／Ｄ変換動
作を高速化することができる。比較タイミング設定部が
備え付けられているため、必要時に複数のタイミング信
号の間隔を容易に設定することができる。

【００１１】請求項７に記載の発明においては、請求項
６に記載のアナログデジタル変換装置において、前記テ
スト電圧は一定電圧であり、前記エラー検出手段は、前
記アナログデジタル変換部の出力が変化したことを検出
するものである。したがって、簡単な構成でエラーを検
出することができる。

【００１２】

【発明の実施の形態】図１は、本発明の比較回路の第１
の実施の形態の回路構成図である。図中、１，３，４，
５，９はＰＭＯＳＦＥＴ、２，６，７，８，１０はＮＭ
ＯＳＦＥＴである。この比較回路は、正帰還部を有する
差動入力型の比較回路であり、基準電圧Ｖ _ref は、外部
から非反転入力端子ＩＮ＋，反転入力端子ＩＮ−の何れ
か一方に供給され、全体として左右対称型に構成されて
いる。

【００１３】中心部分において、電源電圧Ｖ_ddは、ＰＭ
ＯＳＦＥＴ３を介しＰＭＯＳＦＥＴ４，５のソース電極
に対して共通に供給される。ＰＭＯＳＦＥＴ４，５のド
レイン電極は、それぞれＮＭＯＳＦＥＴ７，８のドレイ
ン電極に接続され、ＮＭＯＳＦＥＴ７，８のソース電極
は、共に電源のグランド端子に接続される。ＮＭＯＳＦ
ＥＴ７，８のゲート電極は、他方のＮＭＯＳＦＥＴ８，
７のドレイン電極に、たすき掛けに交叉接続される。ま
た、ＰＭＯＳＦＥＴ４，５の両ドレイン電極間には、Ｎ
ＭＯＳＦＥＴ６が接続され、ＮＭＯＳＦＥＴ６のゲート
には比較用クロックが供給される。ＰＭＯＳＦＥＴ４の
ドレイン電極は、左側のＰＭＯＳＦＥＴ１，ＮＭＯＳＦ
ＥＴ２の一対からなるＣＭＯＳインバータのゲート電極
に接続され、ＰＭＯＳＦＥＴ５のドレイン電極は、右側
のＰＭＯＳＦＥＴ９，ＮＭＯＳＦＥＴ１０の一対からな
るＣＭＯＳインバータのゲート電極に接続される。いず
れのＣＭＯＳインバータにも電源電圧Ｖ_ddと電源の接地
電位０が供給される。

【００１４】ＰＭＯＳＦＥＴ３は、このゲート電極にバ
イアス電圧を印加することによって定電流制御回路とな
る。バイアス電圧を調整することにより電流値を調整す
ることができる。電流を多くすると動作速度が速くなる
ので、用途に応じて、消費電流および動作速度を調整す
ることができる。ＰＭＯＳＦＥＴ４のゲート電極は、反
転入力端子ＩＮ−となり入力電圧Ｖ_inが入力される。Ｐ
ＭＯＳＦＥＴ５のゲート電極は、非反転入力端子ＩＮ＋
となり基準電圧Ｖ_ref が図示しない外部の基準電圧発生
回路から入力される。その値は、典型的には電源電圧Ｖ
_ddの１／２である。ＮＭＯＳＦＥＴ７，８は、正帰還回
路部である。ＮＭＯＳＦＥＴ６は、比較用クロックによ
り待機状態と比較動作状態とを制御する。ＮＭＯＳＦＥ
Ｔ６をＰＭＯＳＦＥＴに置き換えることも可能である。

【００１５】右側のＰＭＯＳＦＥＴ９，ＮＭＯＳＦＥＴ
１０の一対からなるＣＭＯＳインバータは、波形整形の
機能を有するバッファ段であり、この出力は出力端子Ｏ
ＵＴＰＵＴとなる。左側のＰＭＯＳＦＥＴ１，ＮＭＯＳ
ＦＥＴ２からなるＣＭＯＳインバータには出力機能がな
いが、右側のＣＭＯＳインバータとの対称性を守るため
に設けられている。

【００１６】なお、この比較回路は、反転入力端子ＩＮ
−に対して出力ＯＵＴＰＵＴの位相が反転する反転出力
型として使用しているが、非反転出力型とすることも可
能である。この場合、左側のＰＭＯＳＦＥＴ１，ＮＭＯ
ＳＦＥＴ２からなるＣＭＯＳインバータから出力端子を
取り出すか、入力信号電圧Ｖ_inを非反転入力端子ＩＮ＋
に入力し、基準電圧Ｖ_ref を反転入力端子ＩＮ−に入力
すればよい。

【００１７】回路動作を説明する。最初にＮＭＯＳＦＥ
Ｔ６のゲート電極に供給されるクロック信号がハイレベ
ルのときには、ドレイン電極とソース電極間とがショー
トして、動作の停止した待機状態にしている。回路を完
全な対称形に設計すると、左右のＣＭＯＳインバータの
出力が中間電位となるため、電流が流れ続けて消費電力
が増加することになる。この問題を解決するためには、
完全な対称状態からわずかにアンバランスになるように
回路素子を設計することにより、例えば、ＰＭＯＳＦＥ
Ｔ５の出力がローレベルとなり、出力端子ＯＵＴＰＵＴ
がハイレベルになるようにすればよい。

【００１８】ＮＭＯＳＦＥＴ６のゲート電極に供給され
るクロック信号をローレベルに変化させると、ＮＭＯＳ
ＦＥＴ６はオープンとなり、ＰＭＯＳＦＥＴ４のゲート
電極側の入力信号電圧Ｖ_inと、ＰＭＯＳＦＥＴ５のゲー
ト電極側の基準電圧Ｖ_ref との比較動作が開始される。

【００１９】ＰＭＯＳＦＥＴ４，５の出力はフローティ
ング状態になり、入力信号電圧Ｖ_inが基準電圧Ｖ_ref よ
りもわずかに大きいときには、この差電圧により、ＮＭ
ＯＳＦＥＴ７，８間に形成された正帰還ループにより高
速度でＰＭＯＳＦＥＴ５の出力電圧がハイレベルにな
り、比較回路の出力端子ＯＵＴＰＵＴの電圧はローレベ
ルとなる。一方、入力信号電圧Ｖ_inが基準電圧Ｖ_ref よ
りもわずかに低い場合には、待機状態と同じ状態に戻
り、比較回路の出力端子ＯＵＴＰＵＴの電圧はハイレベ
ルを維持する。左側のＰＭＯＳＦＥＴ１，ＮＭＯＳＦＥ
Ｔ２が、右側のＰＭＯＳＦＥＴ８９，ＮＭＯＳＦＥＴ９
０と対称配置されていることにより、比較回路の感度を
高めている。

【００２０】この比較回路は、比較動作の前に回路を待
機状態にする必要はあるが、正帰還をかけるために感度
が高く動作速度が大きく、微小な変化でも急激に出力変
化するため、入力信号電圧Ｖ_inが閾値近辺になるときも
安定した出力信号を得ることができる。レベル判定を２
端子の差動入力で行うため、製造のばらつきの影響をほ
とんど受けない。回路素子が対称形であるため、集積回
路のレイアウトパターンを工夫すれば精度向上が容易に
実現できる。

【００２１】図２は、本発明の比較回路の第２の実施の
形態の回路構成図である。図中、図１と同様な部分には
同じ符号を付して説明を省略する。１１，１２はＮＭＯ
ＳＦＥＴである。上述したように、回路を完全な対称形
に設計すると、待機状態において、左右のＣＭＯＳイン
バータの出力が中間電位となるため、電流が流れ続けて
消費電力が増加する。

【００２２】この実施の形態では、ＮＭＯＳＦＥＴ７，
８の各ドレイン電極と電源のグランドとの間に、それぞ
れ、ＮＭＯＳＦＥＴ１１，１２を対称的に接続し、この
ＮＭＯＳＦＥＴ１１，１２のゲート電極にクロック信号
ＣＬＫを供給する。したがって、待機状態ではクロック
信号ＣＬＫがハイレベルにあるため、ＮＭＯＳＦＥＴ１
１，１２のドレイン電極は強制的にローレベルを維持
し、その結果、左右のＣＭＯＳインバータの出力が、と
もにハイレベルとなり消費電力は少ない。ＮＭＯＳＦＥ
Ｔ６とともに、ＮＭＯＳＦＥＴ１１，１２をＰＭＯＳＦ
ＥＴに置き換えることも可能である。この場合は、クロ
ック信号ＣＬＫの位相を反転して用いる。図１に示した
第１の実施の形態に比べ、回路素子の設計によって低消
費電力化するのではなく、回路構成上で低消費電力化を
図っているため、回路素子の設計が容易である。

【００２３】図１，図２に示した比較回路は、用途を特
に限定しない一般的な比較回路として用いることができ
るが、Ａ／Ｄ変換回路の比較回路として用いると好適で
ある。Ａ／Ｄ変換回路には種々の変換方式があるが、変
換方式は特に問わない。上述した比較回路を、Ａ／Ｄ変
換回路へ適用した例を以下に示す。

【００２４】図３は、本発明のＡ／Ｄ変換回路の第１の
実施の形態のブロック構成図である。図中、２１〜２４
は閾値設定回路、２５〜２８は比較回路である。この実
施の形態のＡ／Ｄ変換回路は、アナログ入力信号Ｖ_inを
ｍ＋１ビットのデジタル値に変換するＡ／Ｄ変換回路で
ある。１回のＡ／Ｄ変換（１サンプル分）が完了するま
では、入力電圧を一定に保つ必要があるため、１回のＡ
／Ｄ変換に要する時間において電圧変化が無視できるよ
うなアナログ入力電圧Ｖ_in、または、あらかじめサンプ
ルホールドされたアナログ入力電圧Ｖ_inが入力されるも
のとする。図４は、図３の比較回路２５〜２８に印加さ
れるクロック信号のタイミングとＡ／Ｄ変換出力を示す
説明図である。図示の例では、ｍ＝３としたｍ＋１＝４
ビットのＡ／Ｄ変換回路について、アナログ入力電圧Ｖ
_inが接地電位０から緩やかに直線的に上昇する場合を示
している。

【００２５】図３において、Ａ／Ｄ変換後の第ｍ＋１ビ
ット目〜第１ビット目に対応して、比較回路２５〜２８
の前段にそれぞれ閾値設定回路２１〜２４を設け、この
閾値設定回路２１〜２４にアナログ入力電圧Ｖ_inを並列
に印加するとともに、上位ビット相当側の比較回路、例
えば比較回路２５の出力が下位ビット側の閾値設定回路
２２〜２４に上位ビットのビット位置に応じた所定の重
み付けがなされて入力される。比較回路２５〜２８は、
上述した図１，図２の比較回路を非反転出力型として用
いて、閾値設定回路２１〜２４の出力を入力するもので
ある。

【００２６】図４に示すように、比較回路２５〜２８に
おいては、それぞれ、周期がΔであって、上位ビットか
ら時間τずつ遅れたタイミングで発生する比較用クロッ
ク信号ＣＬＫ_m 〜ＣＬＫ₀ の立ち下がりタイミングで比
較動作がなされ、アナログ入力電圧Ｖ_inに対応するディ
ジタル出力ｄ_m 〜ｄ₀ が順次出力される。比較動作終了
後は、比較結果の保持状態となり、比較用クロック信号
ＣＬＫ_m 〜ＣＬＫ₀ がデューティ比５０％で再び立ち上
がると待機状態となり、以後、同様の動作が繰り返され
る。待機状態における比較回路２５〜２８の出力ｄ_m 〜
ｄ₀ は、図１，図２を参照して説明したように、入力電
圧に関わらず、所定のレベル、この例では、ハイレベル
にセットされる。従って、待機状態の出力を入力してい
るときの閾値設定回路は、入力電圧に対する実質的な閾
値を設定する動作を行わない。

【００２７】図３に戻って、比較動作終了後比較出力を
保持しているときの動作を説明する。比較回路２５〜２
８自体の閾値は、図１を参照して説明した基準電圧Ｖ
_ref であり、固定的に設定されている。閾値設定回路２
１は、アナログ入力電圧Ｖ_inが最上位ビット（第ｍ＋１
番目のビット）の重み２^m に対応する実質的な閾値を超
えたときに比較回路２５がハイレベルに変化するよう
に、アナログ入力電圧Ｖ_inをレベルシフトさせて比較回
路２５に出力する。同様に、閾値設定回路２２〜２４
は、それぞれ、その上位ビットの値が比較回路２５〜２
７により確定された後、それぞれの比較用クロック信号
ＣＬＫ_m-1 〜ＣＬＫ₀ の立ち下がりタイミングで、アナ
ログ入力電圧Ｖ_inがその確定された上位ビットの値に応
じて決まる所定の実質的な閾値を超えたときに、対応す
る比較回路２６〜２８がハイレベルに変化するように、
アナログ入力電圧Ｖ_inをレベルシフトさせて各比較回路
２６〜２８に出力する。

【００２８】上述した所定の実質的な閾値の値は、この
閾値設定回路２２〜２４に対応するビット、およびこれ
よりも上位のビットを用いた入力電圧の近似値に相当す
る。閾値設定回路２１〜２４としては、複数の抵抗器を
用いてアナログ入力電圧Ｖ_inをレベルシフトさせること
もできるが、複数のキャパシタンスを用いた方が消費電
力が格段に少なくなる。しかし、キャパシタンスを用い
ると内部抵抗により実質的な閾値が安定するまでに時間
を要する。

【００２９】閾値設定回路２１〜２４は、何ビット目の
ものであるかによって内部回路構成が異なる。したがっ
て、実質的な閾値が安定するまでに要する時間は、閾値
設定回路２１〜２４のビット位置によって異なるものと
なる。また、アナログ入力電圧の値によって比較回路２
５〜２８の待機状態からの過渡的変化状態が異なるた
め、実質的な閾値が安定するまでに要する時間は、アナ
ログ入力電圧によっても異なる。

【００３０】比較回路２５〜２８は、ビットごとに待機
状態となる期間がτずつずれている。したがって、アナ
ログ入力信号Ｖ_inに対応した正しいデジタル値ｄ_m 〜ｄ
₀ が出力されている期間は、最下位ビットの比較用クロ
ック信号ＣＬＫ₀ の立ち下がり後、最下位ビットの比較
動作時間が完了してから、最上位ビットの比較用クロッ
ク信号ＣＬＫ_m が立ち上がるまでの期間である。図示の
例では、比較回路２５〜２８の比較出力を閾値設定回路
２２〜２４に直接的に入力しているが、比較回路２５〜
２８の比較出力を一旦フリップフロップにラッチし、こ
のラッチ出力を閾値設定回路２２〜２４に出力するよう
にしてもよい。

【００３１】上述した説明では、比較回路に与える基準
電圧を一定とし、アナログ入力信号をレベルシフトして
実質的な閾値を変化させたが、アナログ入力信号の方は
そのまま比較回路の一方の入力、基準電圧を比較回路の
他方の入力とし、この基準電圧の方を変化させることに
より比較回路の閾値を変化させてもよい。

【００３２】図５は、本発明のＡ／Ｄ変換回路の第２の
実施の形態のブロック構成図である。図中、３１〜３
３，４１，５０，６０はマルチプレクサ、３４〜３６，
４２〜４５，５１〜５５，６１〜６６は入力キャパシタ
ンス、３７，４６，５６，６７はスイッチ、３８，４
７，５７，６８は閾値設定回路、３９，４８，５８，６
９は比較回路、４０，４９，５９，６９はインバータで
ある。

【００３３】この実施の形態のＡ／Ｄ変換回路は、上述
した、特願平０７−２６３５７４号記載の発明と同様な
電圧モード回路により構成されたＡ／Ｄ変換回路におい
て、入力下限電圧，入力上限電圧をＡ／Ｄ変換回路の外
部から設定するようにし、設定された入力下限電圧，入
力上限電圧との間の電圧を、所定ビット数のデジタルデ
ータに変換する高い分解能のＡ／Ｄ変換回路である。

【００３４】比較回路３９，４８，５８，６９として、
上述した図１，図２に示した比較回路を非反転型比較回
路として用いている。全体的な変換動作は、図３，図４
を参照して説明した第１の実施の形態のＡ／Ｄ変換回路
と同様である。上位ビットのものから時間τずつ遅れた
タイミングで発生する比較用クロック信号ＣＬＫ₃ 〜Ｃ
ＬＫ₀ の立ち下がりタイミングで比較動作がなされ、ア
ナログ入力電圧Ｖ_inに対応するディジタル出力ｄ₃ 〜ｄ
₀ が順次出力される。比較動作終了後は、比較結果を保
持し、比較用クロック信号ＣＬＫ₃ 〜ＣＬＫ₀ が再び立
ち上がると待機状態となり、ディジタル出力ｄ₃ 〜ｄ₀
は、すべて１となる。説明を簡単にするため、待機状態
を考慮しないで動作を説明する。

【００３５】一般に、Ａ／Ｄ変換回路においては、電源
電位Ｖ_ddから接地電位０の間の電圧を複数ビットのデジ
タルデータに変換しているため、入力下限電圧，入力上
限電圧を外部から設定できなかった。そのため、アナロ
グ入力電圧のフルスケール（入力下限電圧と入力上限電
圧との差）が、電源電位Ｖ_dd〜接地電位０の幅よりも狭
いときには、その分解能は低いものとなっていた。

【００３６】外部入力端子として、アナログ入力電圧Ｖ
_inを入力するＡＩＮ端子、第１のレベルの電圧ＬＶ１を
入力するＬＥＶＥＬ１端子、第２のレベルの電圧ＬＶ２
を入力するＬＥＶＥＬ２端子を有するとともに、閾値設
定回路３８，４７，５７，６８および比較回路３９，４
８，５８，６９に基準電圧Ｖ_ref を入力する基準電圧入
力端子ＶＲＥＦを有する。基準電圧Ｖ_ref は、電源電圧
Ｖ_ddに対し、Ｖ_ref ＝Ｖ_dd／２とされている。

【００３７】この実施の形態のＡ／Ｄ変換回路において
は、アナログ入力電圧Ｖ_inの下限電圧（Ｖ_dd−ＬＶ１）
に対応する第１のレベルの電圧ＬＶ１と、アナログ入力
電圧Ｖ_inの上限電圧（Ｖ_dd−ＬＶ２）に対応する第２の
レベルの電圧ＬＶ２（ＬＶ２＜ＬＶ１）とが、外部より
端子ＬＥＶＥＬ１，ＬＥＶＥＬ２に供給される。なお、
アナログ入力電圧Ｖ_inのフルレンジが、従来と同様に０
〜Ｖ_ddであるときは、第１のレベルの電圧ＬＶ１＝
Ｖ_dd、第２のレベルの電圧ＬＶ２＝０とされる。基準電
圧Ｖ_ref ＝Ｖ_dd／２を基準として言い換えると、アナロ
グ入力電圧（Ｖ _in−Ｖ_dd／２）の下限電圧（Ｖ_dd／２−
ＬＶ１）を極性反転させた第１のレベルの電圧（ＬＶ１
−Ｖ_dd／２）と、アナログ入力電圧（Ｖ_in−Ｖ_dd／２）
の上限電圧（Ｖ_dd／２−ＬＶ２）を極性反転させた第２
のレベルの電圧（ＬＶ２−Ｖ_dd／２）とが、外部より端
子ＬＥＶＥＬ１，ＬＥＶＥＬ２に供給されることにな
る。

【００３８】なお、比較回路３９，４８，５８，６９を
正負２電源で動作させ、基準電圧Ｖ _ref ＝０とするとき
には、アナログ入力電圧Ｖ_inの下限電圧（−ＬＶ１）を
極性反転させた第１のレベルの電圧（ＬＶ１）と、アナ
ログ入力電圧Ｖ_inの上限電圧（−ＬＶ２）を極性反転さ
せた第２のレベルの電圧（ＬＶ２）とが、外部より端子
ＬＥＶＥＬ１，ＬＥＶＥＬ２に供給されることになる。

【００３９】マルチプレクサ３１〜３３は、リフレッシ
ュ信号ＲＥＦＲＥＳＨにより制御され、それぞれ、リフ
レッシュ状態においては基準電圧Ｖ_ref を、通常状態に
おいてはアナログ入力電圧Ｖ_in，第１のレベルの電圧Ｌ
Ｖ１，第２のレベルの電圧ＬＶ２を、各閾値設定回路３
８，４７，５７，６８内の入力キャパシタンスＣ３４〜
Ｃ３７，Ｃ４２〜Ｃ４５，Ｃ５１〜Ｃ５５，Ｃ６１〜Ｃ
６６の各入力側端子に印加する。各閾値設定回路３８，
４７，５７，６８は、実質的には、図３に示した閾値設
定回路２１〜２４と同様のものである。比較回路３９，
４８，５８，６９は、図３の比較回路２５〜２８に対応
し、それぞれ図１，図２の比較回路を非反転出力型比較
回路として用いる。比較回路３９，４８，５８，６９の
デジタル出力ｄ₃ 〜ｄ₀ は、図４のｄ_m 〜ｄ₀ に対応す
る。

【００４０】各閾値設定回路３８，４７，５７，６８の
出力側には、スイッチ３７，４６，５６，６７の一端が
接続されており、その他端は基準電圧入力端子に接続さ
れている。リフレッシュ信号ＲＥＦＲＥＳＨがハイレベ
ルとなったときに、各スイッチ３７，４６，５６，６７
は導通状態となるようになされている。

【００４１】最上位ビット（この場合は第３ビット）に
対応する閾値設定回路３８以外の閾値設定回路４７，５
７，６８には、それぞれ、その上位のビットの比較回路
３９，４８，５８の出力がインバータ４０，４９，５９
を介して、それぞれ対応するマルチプレクサ４１，５
０，６０に制御信号として印加されている。上位ビット
の比較出力は、原理的には、図３に示したＡ／Ｄ変換回
路と同様に、下位ビットの閾値設定回路４７，５７，６
８にそれぞれ入力されてＡ／Ｄ変換が行われるのである
が、この構成においては、各比較出力を下位ビットの閾
値設定回路に直接に入力するのではなく、比較出力を制
御信号とする上位ビットのマルチプレクサ４１，５０，
６０を介して、外部から供給される第１，第２のレベル
の電圧ＬＶ１，ＬＶ２を、下位の閾値設定回路５７，６
８にも入力するようにしている。

【００４２】リフレッシュ信号ＲＥＦＲＥＳＨがローレ
ベルとされている通常動作時に、マルチプレクサＭＵＸ
４１は最上位ビットのインバータ４０の出力Ｖｂ３’を
制御信号として、第１，第２のレベルの電圧ＬＶ１，Ｌ
Ｖ２を切り替えて、下位の閾値設定回路５７，６８に印
加する。すなわち、比較回路の出力Ｖｂ３が０（ローレ
ベル）、インバータ４０の出力Ｖｂ３’がＶ_dd（ハイレ
ベル）であるときは、マルチプレクサ４１が外部回路か
ら端子ＬＥＶＥＬ１に供給される第１のレベルの電圧Ｌ
Ｖ１を入力キャパシタンスＣ４５，Ｃ５５，Ｃ６６に印
加する。一方、比較回路の出力Ｖｂ３がＶ_dd（ハイレベ
ル）、インバータ４０の出力Ｖｂ３’が０（ローレベ
ル）であるときには、マルチプレクサ４１が端子ＬＥＶ
ＥＬ２に供給される第２の電圧ＬＶ２を選択するように
制御され、これを入力キャパシタンスＣ４５，Ｃ５５お
よびＣ６６に印加する。

【００４３】また、同様に、マルチプレクサ５０は、第
２ビットの比較回路４８の出力に応じて、インバータ４
９を介し、第１，第２のレベルの電圧ＬＶ１，ＬＶ２を
切り替え、下位の閾値設定回路５７，６８に印加する。
さらに、マルチプレクサ６０は、第１ビットの比較回路
５８の出力に応じて、インバータ５９を介し、第１，第
２のレベルの電圧ＬＶ１，ＬＶ２を下位の閾値設定回路
６８に印加する。なお、マルチプレクサ４１，５０，６
０の２入力を入れ替えれば、インバータ４０，４９，５
９を用いずに比較回路３９，４８，５８の出力で直接に
マルチプレクサを４１，５０，６０を制御することもで
きるが、インバータ４０，４９，５９の有するバッファ
の機能はなくなる。

【００４４】上述のように構成された実施の形態におけ
るＡ／Ｄ変換動作について説明する。各入力キャパシタ
ンスの容量を、Ｃ３４〜Ｃ３６，Ｃ４２〜Ｃ４５，Ｃ５
１〜Ｃ５５，Ｃ６１〜Ｃ６６としたときの、容量比は、
次の通りである。 Ｃ３４：Ｃ３５：Ｃ３６＝１６：８：８ Ｃ４２：Ｃ４３：Ｃ４４：Ｃ４５＝１６：４：４：８ Ｃ５１：Ｃ５２：Ｃ５３：Ｃ５４：Ｃ５５＝１６：２：
２：４：８、 Ｃ６１：Ｃ６２：Ｃ６３：Ｃ６４：Ｃ６５：Ｃ６６＝１
６：１：１：２：４：８ すなわち、第３ビットの閾値設定回路３８においては、
第１のレベルの電圧ＬＶ１および第２のレベルの電圧Ｌ
Ｖ２に対する容量Ｃ３５，Ｃ３６が８（＝２³)、アナロ
グ入力電圧Ｖ_inに対する容量Ｃ３４が１６（＝２⁴ )と
されている。

【００４５】第２ビットの閾値設定回路４７において
は、第１のレベルの電圧ＬＶ１および第２のレベルの電
圧ＬＶ２に対する容量Ｃ４３，Ｃ４４が４（＝２² )、
１ビット上位の第３ビットの比較回路３９の出力に対応
する容量Ｃ４５が８（＝２³ )、アナログ入力電圧Ｖ_in
に対応する容量Ｃ４２が１６（＝２⁴ )とされている。

【００４６】第１ビットの閾値設定回路５７において
は、第１のレベルの電圧ＬＶ１および第２のレベルの電
圧ＬＶ２に対する容量Ｃ５２，Ｃ５３が２、１ビット上
位の第２ビットの比較回路４８の出力に対応する容量Ｃ
５４が４（＝２² )、２ビット上位の第３ビットの比較
回路３９の出力に対応する容量Ｃ５５が８（＝２³ )、
アナログ入力電圧Ｖ_inに対応する容量Ｃ５１が１６（＝
２⁴ )とされている。

【００４７】第０ビットの閾値設定回路６８において
は、第１のレベルの電圧ＬＶ１および第２のレベルの電
圧ＬＶ２に対する容量Ｃ６２，Ｃ６３が１、１ビット上
位の第１ビットの比較回路５８の出力に対応する容量Ｃ
６４が２、２ビット上位の第２ビットの比較回路４８の
出力に対応する容量Ｃ６５が４（＝２² )、３ビット上
位の第３ビットの比較回路４８に対応する容量Ｃ６６が
８（＝２³ )、アナログ入力電圧Ｖ_inに対応する容量Ｃ
６１が１６（＝２⁴ )とされている。

【００４８】このように、各閾値設定回路３８，４７，
５７，６８では、入力キャパシタンスの容量結合による
重み付け回路を構成し、これらの容量比に応じ、上位の
比較回路の出力に対応する第１，第２のレベルの電圧Ｌ
Ｖ１，ＬＶ２等がそれぞれ２のべき乗に対応する重みを
もって加算され、アナログ入力電圧Ｖ_inをレベルシフト
して、それぞれ比較回路３９、４８，５８，６９に出力
されることとなる。

【００４９】最上位ビット（第３ビット）の閾値設定回
路３８を例に、容量比の算出根拠を説明する。３個の入
力キャパシタンスＣ３４〜Ｃ３６が設けられており、初
期状態において、各々に蓄積されている電荷が０である
とする。それぞれの入力端に電圧Ｖ_in，ＬＶ１，ＬＶ２
を印加しても、各入力キャパシタンスＣ３４〜Ｃ３６に
蓄積される電荷の総量は０であるため、次の式（１）が
成立する。ここで、Ｖ３は閾値設定回路３８の出力電圧
である。

【００５０】

【数１】 したがって、出力電圧Ｖ３は、次の式（２）のようにな
る。

【００５１】

【数２】 このように、出力電圧Ｖ３は、各入力電圧Ｖ_in，ＬＶ
１，ＬＶ２をその入力キャパシタンスＣ３４〜Ｃ３６の
容量に対応する重みを付加して加算した値となる。閾値
設定回路３８においては、入力キャパシタンスＣ３４〜
Ｃ３６の容量比がＣ３４：Ｃ３５：Ｃ３６＝１６：８：
８となっている。したがって、この容量結合の出力電圧
Ｖ３は、次の式（３）に示すようになる。

【００５２】

【数３】 ここで、比較回路３９の閾値はＶ_dd／２であるから、比
較回路３９が反転するときには、次の式（４）が成立す
る。

【００５３】

【数４】 式（４）より、このときの入力電圧Ｖ_inについて次式
（５）が成立し、この入力電圧Ｖ_inをＡ７とする。

【００５４】

【数５】 したがって、アナログ入力電圧Ｖ_inが（Ｖ_dd−ＬＶ１）
≦Ｖ_in＜Ａ７のとき、比較回路３９の出力Ｖｂ３はロー
レベル、インバータ４０の出力Ｖｂ３’はハイレベルと
なり、マルチプレクサ４１からは第１のレベルの電圧Ｌ
Ｖ１が選択されて出力される。また、Ａ７≦Ｖｉｎ＜
（Ｖ_dd−ＬＶ２）のときは、比較回路３９の出力Ｖｂ３
はハイレベル、インバータ４０の出力Ｖｂ３’はローレ
ベルとなり、マルチプレクサ４１からは第２のレベルの
電圧ＬＶ２が選択されることとなる。便宜的に、アナロ
グ入力電圧Ｖ_inが電圧Ａ７に丁度一致するときには、比
較回路３９の出力はハイレベル側になるものとして説明
する。

【００５５】次に、第２ビットの閾値設定回路４７にお
いては、その入力キャパシタンスＣ４２〜Ｃ４５の容量
比がＣ４２：Ｃ４３：Ｃ４４：Ｃ４５＝１６：４：４：
８となっている。したがって、この容量結合の出力電圧
Ｖ２は、次の式（６）のようになる。

【００５６】

【数６】 ここで、Ｖｄ３はマルチプレクサ４１の出力であり、第
３ビットの比較回路３９の出力Ｖｂ３がローレベルのと
きには、インバータ４０の出力Ｖｂ３’がハイレベルと
なってＶｄ３＝ＬＶ１となり、第３ビットの比較回路３
９の出力Ｖｂ３がハイレベルのときにはＶｄ３＝ＬＶ２
となる。したがって、第２ビットの比較回路４８が反転
するときのアナログ入力電圧Ｖ_inは、次のようになる。

【００５７】まず、（Ｖ_dd−ＬＶ１）≦Ｖ_in＜Ａ７のと
きには、マルチプレクサ４１からＬＶ１が出力されて入
力キャパシタンスＣ４５に印加される。したがって、式
（６）より、次の式（７）が成立する。

【００５８】

【数７】 これにより、第２ビットの比較回路４８は、アナログ入
力電圧Ｖ_inが次の式（８）に示す電圧のときに反転し、
この入力電圧をＡ３とする。

【００５９】

【数８】 次に、Ａ７≦Ｖ_in＜（Ｖ_dd−ＬＶ２）のときには、マル
チプレクサ４１から第２のレベルの電圧ＬＶ２が選択さ
れて出力される。したがって、式（６）より、次の式
（９）が成立する。

【００６０】

【数９】 この式（９）より、比較回路４８は、入力電圧Ｖ_inが次
の式（１０）に示す電圧のときに反転する。この入力電
圧をＡ１１とする。

【００６１】

【数１０】 すなわち、第２ビットに対応する比較回路４８の出力Ｖ
ｂ２は、入力電圧Ｖｉｎが（Ｖ_dd−ＬＶ１）≦Ｖ_in＜Ａ
３，Ａ７≦Ｖ_in＜Ａ１１のときにローレベルとなる。こ
のとき、インバータ４９の出力Ｖｂ２’は、ハイレベル
となり、マルチプレクサＭＵＸ５０からは、第１のレベ
ルの電圧ＬＶ１が選択されて出力される。一方、比較回
路４８の出力Ｖｂ２は、Ａ３≦Ｖ_in＜Ａ７，Ａ１１≦Ｖ
_in＜（Ｖ _dd−ＬＶ２）のときにハイレベルとなる。この
とき、インバータ４９の出力Ｖｂ２’はローレベルとな
り、マルチプレクサ５０からは第２のレベルの電圧ＬＶ
２が出力される。

【００６２】次に、第１ビットの閾値設定回路５７にお
いては、その入力キャパシタンスＣ５１〜Ｃ５５の容量
比がＣ５１：Ｃ５２：Ｃ５３：Ｃ５４：Ｃ５５＝１６：
２：２：４：８となっている。したがって、この容量結
合の出力電圧Ｖ１は、次の式（１１）のようになる。

【００６３】

【数１１】 ここで、Ｖｄ２はマルチプレクサ５０の出力であり、第
２ビットの比較回路４８の出力Ｖｂ２がローレベルのと
きには、インバータ４９の出力Ｖｂ２’によりＶｄ２＝
ＬＶ１となり、第２ビットの比較回路４８の出力Ｖｂ２
がハイレベルのときにはＶｄ２＝ＬＶ２となる。

【００６４】したがって、第１ビットに対応する比較回
路５８が反転するときの入力電圧Ｖ _inは次のようにな
る。まず、Ｖ_in＜Ａ３のときは、第３ビットに対応する
比較回路３９の出力Ｖｂ３がローレベル、第２ビットに
対応する比較回路４８の出力Ｖｂ２がローレベルとな
り、マルチプレクサ４１，５０はいずれも第１の電圧レ
ベルＬＶ１を出力し、Ｖｄ３＝ＬＶ１，Ｖｄ２＝ＬＶ１
である。したがって、式（１１）より、次の式（１２）
が成立する。

【００６５】

【数１２】 したがって、この式（１２）より、比較回路５８は、入
力電圧Ｖ_inが次の式（１３）に示す電圧のときに反転す
る。この入力電圧をＡ１とする。

【００６６】

【数１３】 次に、Ａ３≦Ｖ_in＜Ａ７のときは、比較回路３９の出力
Ｖｂ３がローレベル、比較回路４８の出力Ｖｂ２がハイ
レベルとなる。したがって、マルチプレクサ４１の出力
Ｖｄ３＝ＬＶ１、マルチプレクサ５０の出力Ｖｄ２＝Ｌ
Ｖ２となり、式（１１）より、次の式（１４）が成立す
る。

【００６７】

【数１４】 この式（１４）より、比較回路５８は、入力電圧Ｖ_inが
次の式（１５）に示す電圧のときに反転する。この入力
電圧をＡ５とする。

【００６８】

【数１５】 次に、Ａ７≦Ｖ_in＜Ａ１１のときは、比較回路３９の出
力Ｖｂ３がハイレベル、比較回路４８の出力Ｖｂ２がロ
ーレベルとなる。したがって、マルチプレクサ４１の出
力Ｖｄ３＝ＬＶ２、マルチプレクサ５０の出力Ｖｄ２＝
ＬＶ１となり、式（１１）より、同様にして、次の式
（１６）に示す電圧のときに比較回路５８が反転する。
この入力電圧をＡ９とする。

【００６９】

【数１６】 次に、Ａ１１≦Ｖ_inのときは、比較回路３９の出力Ｖｄ
３がハイレベル、比較回路４８の出力Ｖｂ２がハイレベ
ルとなり、Ｖｄ３＝ＬＶ２，Ｖｄ２＝ＬＶ２となる。し
たがって、式（１１）にこれらの値を代入することによ
り、同様にして、次の式（１７）に示す比較回路５８が
反転する入力電圧を求めることができる。この電圧をＡ
１３とする。

【００７０】

【数１７】 同様にして、最下位ビット（第０ビット）に対応する比
較回路６９が反転する入力電圧についても、次の式（１
８）を用いて算出することができる。

【００７１】

【数１８】 このようにして算出された比較回路６９が反転する入力
電圧Ａ０，Ａ２，Ａ４，Ａ６，Ａ８，Ａ１０，Ａ１２，
Ａ１４を、次の式（１９）〜（２６）に示す。

【００７２】

【数１９】

【００７３】図６は、本発明のＡ／Ｄ変換回路の第２の
実施の形態の比較回路が反転する入力電圧を示す説明図
である。実質的な閾値となる入力電圧Ａ０〜Ａ１４は、
いずれも次の式（２７）で表わされる。

【００７４】

【数２０】 図６に示したように、この実施の形態のＡ／Ｄ変換回路
によれば、入力下限電圧（Ｖ_dd−ＬＶ１）〜入力上限電
圧（Ｖ_dd−ＬＶ２）の間を所定のビット数（図示の例で
は４ビット）のデジタルデータに変換することができ
る。上述した説明では、基準電圧Ｖ_ref を、Ｖ_ref ＝Ｖ
_dd／２に設定したが、基準電圧は、必ずしもこの値に設
定する必要はなく、電源電圧Ｖ_dd内であれば、任意の一
定電圧でよい。基準電圧Ｖ_ref に応じて、入力下限電圧
は（２Ｖ_ref −ＬＶ１）、入力上限電圧は（２Ｖ_ref −
ＬＶ２）となる。また、入力下限電圧，入力上限電圧に
応じて、例えば、Ｖ_ref ＝（ＬＶ１＋ＬＶ２）／２とし
てもよい。この場合、入力下限電圧はＬＶ２、入力上限
電圧はＬＶ１となる。

【００７５】なお、上述した回路においては、各入力キ
ャパシタンスに残留電荷が蓄積され、これにより正確な
重み付け加算が行われなくなって、Ａ／Ｄ変換の精度が
劣化することがある。そこで、各入力キャパシタンスの
両端に基準電圧Ｖ_ref を印加することにより、残留電荷
を解消してリフレッシュを行うようになされている。リ
フレッシュ信号ＲＥＦＲＥＳＨがハイレベルとされる
と、マルチプレクサ３１〜３３は、いずれも、基準電圧
Ｖ_ref を選択するように切り替えられ、スイッチ３７，
４６，５６，６７は導通する。その結果、すべての入力
キャパシタンスＣ３４〜Ｃ３６，Ｃ４２〜４５，Ｃ５１
〜Ｃ５５，Ｃ６１〜６６には、両端に基準電圧Ｖ_ref が
印加される。したがって、入力キャパシタンスに蓄積さ
れていた残留電荷を解消することができ、正確な変換を
行うことが可能となる。

【００７６】図７は、本発明のＡ／Ｄ変換回路の第３の
実施の形態のブロック構成図である。図中、１０１はマ
ルチプレクサ、Ｃ１０２は入力キャパシタンス、１０３
は反転増幅器、Ｃ１０４はフィードバックキャパシタン
ス、１０５はスイッチ、Ｃ１０６は入力キャパシタン
ス、１０７は比較回路、１０８はスイッチ、１０９は制
御回路、１１０〜１１４はマルチプレクサ、Ｃ１１５〜
Ｃ１１８は閾値制御用キャパシタンス、Ｃ１１９は閾値
調整用キャパシタンスである。

【００７７】この実施の形態のＡ／Ｄ変換回路は、アナ
ログ入力電圧Ａ_inの電圧を、ｄ_m 〜ｄ₀ のｍ＋１＝４ビ
ットのディジタルデータに変換する逐次比較型のＡ／Ｄ
変換回路である。１回のＡ／Ｄ変換が完了するまでは、
入力電圧を一定に保つ必要があるため、１回のＡ／Ｄ変
換に要する時間において電圧変化が無視できるようなア
ナログ入力電圧Ａ_in、または、あらかじめサンプルホー
ルドされたアナログ入力電圧Ａ_inが入力されるものとす
る。このアナログ入力電圧Ａ_inは、反転増幅器１０３に
おいて、基準電圧Ｖ_ref を中心にして一旦反転し、比較
回路１０７にアナログ入力電圧Ｖ_inとして印加される。

【００７８】比較回路１０７には、図１，図２に示した
比較回路を反転型比較回路として用い、所定の比較用タ
イミングＣＬＫＡにて所定の基準電圧Ｖ_ref との比較動
作をする。入力キャパシタンスＣ１０６は、反転増幅器
１０３の出力部のアナログ入力電圧Ｖ_inを比較回路１０
７の入力部に供給する。制御回路１０９は、ディジタル
値を保持する複数段の逐次近似レジスタ（ＳＡＲ：Succ
essive ApproximationRegistor）を有し、所定の逐次制
御用クロック信号ＣＬＫＢのタイミングで比較回路１０
７の出力を入力する。比較結果に応じて、逐次近似レジ
スタに保持されたディジタル値がアナログ入力電圧Ｖ_in
の近似値に対応するように逐次制御する。比較回路１０
７に印加する比較用クロック信号ＣＬＫＡと逐次制御用
クロック信号ＣＬＫＢとの位相同期関係を考慮する必要
がある。

【００７９】閾値制御用キャパシタンスＣ１１５〜Ｃ１
１８は、制御回路１０９の逐次近似レジスタの各段が出
力する電圧を、各比較回路１０７の入力側に供給する。
閾値調整用キャパシタンス１１９は、電源の接地電位０
を比較回路１０７の入力部に供給する。閾値制御用キャ
パシタンスＣ１１５〜Ｃ１１８および閾値調整用キャパ
シタンス１１９の容量結合により実質的な閾値が設定さ
れる。比較回路１０７自体の閾値は、基準電圧Ｖ_ref ＝
Ｖ_dd／２に設定しているが、制御回路１０９内の逐次近
似レジスタの電圧を、各段の重みに応じて静電容量が異
なる閾値制御用キャパシタンスＣ１１５〜Ｃ１１８に加
え、比較回路１０７の入力側に供給して、アナログ入力
電圧Ｖ_inをレベルシフトすることにより、比較回路１０
７に対し実質的に複数の異なる閾値を順次発生させると
ともに、この比較回路１０７の出力結果をディジタルデ
ータｄ_m 〜ｄ₀ として出力する。

【００８０】制御回路１０９の逐次近似レジスタは、最
上位ビットｄ_m から最下位ビットｄ ₀ まで、逐次に反
転，非反転を繰り返しながら、アナログ入力電圧Ｖ_inを
ｍ＋１＝４ビットのディジタルデータに変換する。実質
的な閾値を（２^m+1 −１）＝１５個作れば、アナログ入
力電圧Ｖ_inを２^m+1 ＝１６の電圧領域に振り分けてｎ＝
４ビットのディジタルデータに変換することができる。
ただ、この実施の形態では、回路構成上、図示のよう
に、Ｖ_ref ／８から１６Ｖ_ref ／８まで、２^m+1 ＝１６
個の実質的な閾値を作っている。

【００８１】この実施の形態のＡ／Ｄ変換回路は、容量
結合された比較回路１０７を基本構成とするものであ
り、小規模で低消費電力であるという特長がある。キャ
パシタンスを用いているため、最初にリフレッシュを行
い、リーク電流等によってキャパシタンスに蓄積される
不所望な蓄積電荷を放電させてから、比較動作を開始す
る。そのためにマルチプレクサ１０１，１１０〜１１
４、スイッチ１０５，１０８を備えている。これらは、
複数のＭＯＳＦＥＴの組み合わせで実現できる。

【００８２】アナログ入力電圧Ｖ_inと基準電圧Ｖ_ref と
は、マルチプレクサ１０１に入力される。マルチプレク
サ１０１は、リフレッシュ信号ＲＥＦＲＥＳＨが発生し
たときには、基準電圧Ｖ_ref を出力し、それ以外のとき
はアナログ入力電圧Ｖ_inを出力する。マルチプレクサ１
０１の出力は、入力キャパシタンスＣ１０２を介してＣ
ＭＯＳインバータによる反転増幅器１０３に入力され
る。この反転増幅器１０３の入出力間にはフィードバッ
クキャパシタンスＣ１０４とスイッチ１０５の並列回路
が接続される。入力キャパシタンスＣ１０２とフィード
バックキャパシタンスＣ１０４の静電容量の比は、 Ｃ１０２：Ｃ１０４＝１：１ （２８） である。反転増幅器１０３の出力は、入力キャパシタン
スＣ１０６を介して比較回路１０７に入力される。入力
キャパシタンスＣ１０６の出力側には、リフレッシュ信
号ＲＥＦＲＥＳＨが発生したときに基準電圧を印加する
スイッチ１０８が接続される。

【００８３】比較回路１０７の出力は、制御回路１０９
に入力される。制御回路１０９はクロック信号ＣＬＫＢ
によって逐次動作をする。制御回路１０９内の逐次近似
レジスタの出力は、ディジタルデータの並列出力となる
とともに、それぞれ、マルチプレクサＭＵＸ１１０〜１
１３の第１の入力部を介して閾値制御用キャパシタンス
Ｃ１１５〜Ｃ１１８に供給され、比較回路１０７の実質
的な閾値を可変設定する。マルチプレクサ１１０〜１１
３および、第１の入力部が接地側に接続されたマルチプ
レクサ１１４の出力は、閾値制御用キャパシタンスＣ１
１５〜Ｃ１１８を介して比較回路１０７の入力部に供給
される。マルチプレクサ１１０〜１１４は、リフレッシ
ュ信号ＲＥＦＲＥＳＨが発生したときには、基準電圧Ｖ
_ref を出力し、それ以外のときは、マルチプレクサ１１
０〜１１３は制御回路１０９内の逐次近似レジスタの出
力電圧を、マルチプレクサ１１４は接地電位０を出力す
る。

【００８４】入力キャパシタンスＣ１０６および閾値制
御用キャパシタンスＣ１１５〜Ｃ１１８および閾値調整
用キャパシタンスＣ１１９の静電容量の比は、 Ｃ１０６：Ｃ１１５：Ｃ１１６：Ｃ１１７：Ｃ１１８：
Ｃ１１９＝１６：８：４：２：１：１ （２９） としている。

【００８５】上述したブロック構成の動作について説明
する。Ａ／Ｄ変換回路としての動作を開始する前にキャ
パシタンスのリフレッシュ動作が行われる。マルチプレ
クサ１０１は、リフレシュ信号ＲＥＦＲＥＳＨを受ける
と、基準電圧Ｖ_ref を入力キャパシタンスＣ１０２に与
えるように切り替わり、反転増幅器１０３は、スイッチ
１０５により入出力間が短絡される。その結果、入力キ
ャパシタンスＣ１０２およびフィードバックキャパシタ
ンスＣ１０４の各蓄積電荷は０になる。また、入力キャ
パシタンスＣ１０６の入力端にも基準電圧Ｖ_ref を与え
ることになる。入力キャパシタンスＣ１０６は、リフレ
シュ信号ＲＥＦＲＥＳＨを受けると、スイッチ８により
短絡され、マルチプレクサ１１０〜１１４は、基準電圧
Ｖ_ref を閾値制御用キャパシタンスＣ１５〜Ｃ１１８お
よび閾値調整用キャパシタンスＣ１１９に与えるように
切り替わる。その結果、各キャパシタンスの蓄積電荷は
０になる。

【００８６】反転増幅器１０３の動作を説明する。この
反転増幅器１０３は、ＣＭＯＳインバータが３段縦続接
続されたもので、ＣＭＯＳインバータの増幅領域を用い
て反転増幅器として動作させるものである。反転増幅器
１０３の入力部の電圧は、この入力部が電源からフロー
ティングされた状態にあるとき、ほぼこの反転増幅器１
０３の論理閾値である基準電圧Ｖ_ref に等しく、この基
準電圧Ｖ_ref は電源電圧Ｖ_ddの１／２に設計されてい
る。

【００８７】アナログ入力電圧をＡ_in、反転増幅器１０
３の出力電圧をＡ_out とすると、ＣＭＯＳインバータ１
０３の入力部の電荷総量が０であるという条件で電荷保
存式を立てると次式のようになる。 Ｃ１０２（Ａ_in−Ｖ_ref ）＋Ｃ１０４（Ａ_out −Ｖ_ref ）＝０ （３０） ここで、上述した式（２８）により、次式のようにな
る。 （Ａ_out −Ｖ_ref ）＝−（Ａ_in−Ｖ_ref ） （３１）

【００８８】すなわち、Ｖ_in，Ｖ_out とも、基準電圧Ｖ
_ref を基準電位としてみれば絶対値が入力と同じで極性
が反転した出力が得られる。なお、この反転増幅器１０
３に代えて、演算増幅器を使用した反転増幅器を用いる
こともできる。また、容量結合の代わりに通常の演算増
幅器の使い方である抵抗入力、抵抗帰還型にしてもよ
い。しかし、ＣＭＯＳインバータを使用し、図示のよう
な容量結合型の方が消費電力が少ない。

【００８９】次に比較回路１０７の動作を説明する。こ
の比較回路１０７には、上述したように、図１，図２に
示す比較回路が反転型比較回路として用られる。比較回
路自体の閾値は基準電圧Ｖ_ref ＝Ｖ_dd／２に設定されて
いる。アナログ入力電圧をＶ_in，制御回路１０９の出力
端子Ｄ₃ 〜Ｄ₀ の出力電圧をＶ_d3〜Ｖ_d0とする。反転増
幅器１０３の入力部の電荷総量が０であるという条件で
電荷保存式を立てると次式のようになる。 Ｃ１０６（Ｖ_in−Ｖ_ref）＋Ｃ１１５（Ｖｄ３−Ｖ_ref）＋Ｃ１１６（Ｖｄ２ −Ｖ_ref）＋Ｃ１１７（Ｖｄ１−Ｖ_ref）＋Ｃ１１８（Ｖｄ０−Ｖ_ref）＋Ｃ１１ ９（０−Ｖ_ref）＝０ （３２） ここで、式（２９）により、式（３２）は次の式（３
３）のようになる。

【００９０】

【数２１】 アナログ入力電圧Ｖ_inが式（３３）で決まる電圧よりも
わずかでも高い状態で比較タイミングクロックＣＬＫＡ
が立ち下がると、比較回路１０７のゲインが高いため、
比較回路１０７の出力電圧は、基準電圧Ｖ_ref よりも低
くなり、ほぼ接地電位０となる。逆に、アナログ入力電
圧Ｖ_inが式（３３）で決まる電圧よりもわずかでも低い
状態で比較タイミングクロックＣＬＫＡが立ち下がる
と、比較回路１０７の出力電圧は、基準電圧Ｖ_ref より
も高くなり、ほぼ電源電圧Ｖ_dd＝２Ｖ_ref となる。した
がって、上述した式（３３）を満足するアナログ入力電
圧Ｖ _inは、アナログ入力電圧に対する比較器の実質的な
閾値Ｖ_thを表すことになる。式（３３）を整理し、実質
的な閾値Ｖ_thを左辺におくと次の式（３４）のようにな
る。

【００９１】

【数２２】 ここで、制御回路９の出力端子ｄ₃ ，ｄ₂ ，ｄ₁ ，ｄ₀
の各出力電圧Ｖ_d3，Ｖ _d2，Ｖ_d1，Ｖ_d0は、ディジタル値
が「１」のとき、電源電圧Ｖ_dd＝２Ｖ_ref となり、ディ
ジタル値が「０」のとき、接地電位０となるようにす
る。この２つの出力電圧レベルは、基準電圧Ｖ_ref を中
心として正負対称となる。

【００９２】図８は、図７に示した比較回路の実質的な
閾値Ｖ_thを表す説明図である。この図には、制御回路９
がｄ₃ ，ｄ₂ ，ｄ₁ ，ｄ₀ に出力する全てのディジタル
値について、式（３４）から得られる実質的な閾値Ｖ_th
を表している。ｄ₃ ，ｄ₂ ，ｄ₁ ，ｄ₀ ＝００００のと
き実質的な閾値Ｖ_thは１６Ｖ_ref ／８＝２Ｖ_ref ＝Ｖ _dd
であって最大値となり、ｄ₃ ，ｄ₂ ，ｄ₁ ，ｄ₀ ＝１１
１１のとき実質的な閾値Ｖ_thはＶ_ref ／８＝Ｖ_dd／１６
であって、この値が最小値であり、かつ、量子化間隔の
幅、いわゆる１ＬＳＢ（Least Significant Bit）に相
当する電圧となる。

【００９３】図１０を参照して後述するように、制御回
路１０９の出力ｄ₃ ，ｄ₂ ，ｄ₁ ，ｄ₀ の全てのビット
について逐次比較動作を終了したときに、ｄ₃ ，ｄ₂ ，
ｄ₁，ｄ₀ ＝００００である場合は、アナログ入力電圧
Ｖ_inは、１５Ｖ_ref ／８≦Ｖ _in＜１６Ｖ_ref ／８の範囲
内にある。また、ｄ₃ ，ｄ₂ ，ｄ₁ ，ｄ₀ ＝１１１１で
ある場合は、アナログ入力電圧Ｖ_inは、０≦Ｖ_in＜Ｖ
_ref ／８の範囲内にある。便宜的に、閾値に等しいアナ
ログ入力電圧Ｖ_inは、閾値を超える値として範囲を示し
ている。このように、アナログ入力電圧Ｖ_inが電源電圧
の全範囲０〜２Ｖ _ref を１６分割された各領域のどの領
域にあるかを４ビットのディジタル値で表すことができ
るとともに、基準電圧Ｖ_ref を中心に正負対称に変換す
ることができる。

【００９４】なお、アナログ入力電圧Ｖ_inは、アナログ
入力電圧Ａ_inが基準電圧Ｖ_ref を基準に極性反転したも
のであるから、アナログ入力電圧Ａ_inに対する実質的な
閾値Ｖ_thは、図８において、ｄ₃ ，ｄ₂ ，ｄ₁ ，ｄ₀ ＝
１０００，Ｖ_th＝８Ｖ_ref ／８の行を中心として、上下
の行を対称的に入れ替えたものとなる。このとき、第１
行目はＶ_th＝０となる。

【００９５】図７の例では、制御回路１０９の出力を４
ビットとしたが、一般にｍ＋１ビットの場合に、式（３
２）は、次のように表される。 Ｃ_in（Ｖ_in−Ｖ_ref ）＋Ｃ_m （Ｖｄ_m−Ｖ_ref ） ＋Ｃ_m-1 （Ｖｄ_m-1 −Ｖ_ref ）＋・・・＋Ｃ₁（Ｖｄ₁ −Ｖ_ref ） ＋Ｃ₀ （Ｖｄ₀ −Ｖ_ref ）＋Ｃ_g （−Ｖ_ref ）＝０ （３５ ） ここで、閾値制御用キャパシタンスの静電容量Ｃ_m 〜Ｃ
₀ を制御回路１０９の出力の重みに対応したものとし、
ｉを１〜ｍ＋１の整数として、 Ｃ_i-1＝２^i-1Ｃ₀， Ｃ_in＝２^m+1 Ｃ₀（＝Ｃ_m ＋Ｃ_m-1 ＋・・・＋Ｃ₁＋Ｃ₀＋Ｃ₀） （３６） さらに、閾値調整用キャパシタンスの静電容量をＣ_g と
し、Ｃ_g ＝Ｃ₀ とすると、次の式（３７）のようにな
る。

【００９６】

【数２３】 この場合、制御回路１０９の出力ｄ_m ，ｄ_m-1 ，・・
・，ｄ₁ ，ｄ₀ が全て０で、Ｖｄ_m ＝Ｖｄ_m-1 ＝Ｖ
ｄ_m-2 ＝・・・Ｖｄ₀ ＝０となるときのＶ_in、すなわ
ち、実質的な閾値Ｖ_thは、２Ｖ_ref ＝Ｖ_ddとなる。制御
回路１０９の出力ｄ_m ，ｄ_m-1 ，・・・，ｄ₁ ，ｄ₀
が全て１で、Ｖｄ_m ＝Ｖｄ_m-1 ＝Ｖｄ_m-2 ＝・・・Ｖｄ
₀ ＝２Ｖ_ref となるときのＶ_in、すなわち、実質的な閾
値Ｖ_thは、Ｖ_ref ／２^m ＝Ｖ_dd／２^m+1 となり、この値
が量子化間隔の幅になる。

【００９７】上述した説明では、入力キャパシタンスＣ
１０６，閾値制御用キャパシタンスＣ１１５〜Ｃ１１
８、閾値調整用キャパシタンスＣ１１９の静電容量の比
率を特定の比例関係に設定した。上述した設定では、０
ないし電源電圧Ｖ_ddの範囲内のアナログ入力電圧の電圧
と、これをＡ／Ｄ変換したディジタル値との関係が比例
関係になる。しかし、各キャパシタンス間の静電容量の
比率は上述した設定に限らず、所望のＡ／Ｄ変換特性に
応じて、任意に設定することができる。

【００９８】また、閾値調整用キャパシタンスＣ１１９
の値は任意に決めることができ、この値を調整すること
により、実質的な閾値Ｖ_thが直流的に変化し、アナログ
入力電圧とディジタル出力値との対応関係を電圧方向に
シフトさせることができる。閾値調整用キャパシタンス
Ｃ１１９の靜電容量を調整する代わりに、この閾値調整
用キャパシタンスＣ１１９に加える所定の電圧を変える
ことによっても調整することができる。この閾値調整用
キャパシタンスＣ１１９を取り除くことも可能である。
また、入力キャパシタンスＣ１０６の他の入力キャパシ
タンスに対する比率を式（３６）で決まる値から変える
ことによって、アナログ入力電圧に対する実質的な閾値
Ｖ_thの大きさを変えることができる。

【００９９】図９は、図７に示した逐次比較型Ａ／Ｄ変
換回路の一具体化例を示す回路図である。図７において
示した反転増幅器１０３等の前段部分は省略している。
図中、図７と同様な部分には同じ符号を付して説明を省
略する。１２１はインバータ、１２２〜１２５はＲＳフ
リップフロップ、１２６〜１２９はＤフリップフロッ
プ、１３０〜１３７はＤフリップフロップである。な
お、各フリップフロップは、所望の動作に必要な入出力
端子のみを図示しているが、入力電圧のない入力端子が
ある場合には、オープン状態とはせず、電源電圧を印加
するなどして誤動作のないようにする。

【０１００】まず、概要構成を説明する。ＲＳフリップ
フロップ１２２〜１２５は、マルチプレクサ１１０〜１
１３を制御して閾値制御用キャパシタンスＣ１１５〜Ｃ
１１８に基準電圧Ｖ_ref を供給してリフレッシュさせる
ためのものである。Ｄフリップフロップ１２６〜１２９
は、図７に示した制御回路１０９の主要部である逐次近
似レジスタであり、Ａ／Ｄ変換されたディジタルデータ
ｄ₃ ，ｄ₂ ，ｄ₁ ，ｄ ₀ を出力するとともに、マルチプ
レクサ１１０〜１１３を介して閾値制御用キャパシタン
スＣ１１５〜Ｃ１１８に電源電圧Ｖ_dd＝２Ｖ_ref または
接地電位０を与えるためのものである。Ｄフリップフロ
ップ１３０〜１３７は、リップルカウンタであり、クロ
ック信号ＣＬＫＢのタイミングにより時間軸に沿ってＲ
Ｓフリップフロップ１２２〜１２５，Ｄフリップフロッ
プ１２６〜１２９の動作を制御する。

【０１０１】次に個々の構成について説明する。ＲＳフ
リップフロップ１２２〜１２５のセット端子Ｓには、リ
フレッシュ信号ＲＥＦＲＥＳＨがインバータ１２１を介
して入力される。また、ＲＳフリップフロップ１２２〜
１２５のリセット端子Ｒは、Ｄフリップフロップ１３０
の反転Ｑ出力端子に接続される。ＲＳフリップフロップ
１２２〜１２５の出力端子は、それぞれ、マルチプレク
サ１１０〜１１３の制御端子に接続される。

【０１０２】Ｄフリップフロップ１２６は少なくともセ
ットＳ端子を有する。Ｄフリップフロップ１２７〜１２
９は、セットＳ端子およびリセットＲ端子を有する。Ｄ
フリップフロップ１２６のセット端子Ｓ，Ｄフリップフ
ロップ１２７〜１２９のリセット端子Ｒには、リセット
信号ＲＥＳＥＴが供給される。Ｄフリップフロップ１２
７〜１２９のセット端子Ｓは、それぞれ、Ｄフリップフ
ロップ１３２，１３４，１３６の各反転Ｑ出力端子に接
続され、これらの接続により、Ｄフリップフロップ１２
６〜１２９を、それぞれ異なる所定の時点で順次強制的
に１とする。Ｄフリップフロップ１２６〜１２９の各Ｄ
入力端子には、比較回路１０７の出力が共通に入力され
る。Ｄフリップフロップ１２６〜１２９のクロック入力
端子ＣＫは、それぞれ、Ｄフリップフロップ１３１，１
３３，１３５，１３７のＱ出力端子に接続され、それぞ
れ異なる所定の時点で順次比較回路１０７の出力を取り
込む。

【０１０３】Ｄフリップフロップ１３０〜１３６は、少
なくともリセット端子Ｒを有し、Ｄフリップフロップ１
３７は少なくともセット端子Ｓを有する。リセット信号
ＲＥＳＥＴにより、Ｄフリップフロップ１３０〜１３６
はリセットされるが、Ｄフリップフロップ１３７はセッ
トされる。Ｄフリップフロップ１３０〜１３６の各段の
Ｑ出力端子は次段のＤ入力端子に接続され、最終段のＤ
フリップフロップ１３７のＱ出力端子は、初段のＤフリ
ップフロップ１３０のＤ入力端子に接続される。クロッ
ク信号ＣＬＫＢは、Ｄフリップフロップ１３０〜１３７
に共通に入力される。リセット信号ＲＥＳＥＴによりセ
ットされたときのＤフリップフロップ１３７のＱ出力の
「１」は、クロック信号ＣＬＫＢによって、順次、Ｄフ
リップフロップ１３０からＤフリップフロップ１３７ま
で循環する。したがって、Ｄフリップフロップ１３０〜
１３７は、リップルカウンタとなり、各段のＱ出力，反
転Ｑ出力によって、上述したＲＳフリップフロップ１２
２〜１２５，Ｄフリップフロップ１２６〜１２９の動作
タイミングを制御する。

【０１０４】図１０は、図９に示した具体化回路の動作
説明図である。図中、上の部分は、アナログ入力電圧Ｖ
_inを縦軸とし、横軸を時間としたものである。比較回路
１０７の実質的な閾値Ｖ_thの変化過程を全ての場合につ
いて図示するとともに、１具体例を太線で示した。図
中、下の部分は、回路各部の波形図である。１４１は実
質的な閾値Ｖ_th、１４２は比較用クロック信号ＣＬＫ
Ａ，１４３は逐次制御用クロック信号ＣＬＫＢ、１４４
はリセット信号ＲＥＳＥＴ、１４５〜１４８は図１１に
示したＤフリップフロップ１３０〜１３２，１３７のＱ
端子の出力波形である。Ｄフリップフロップ１３３〜１
３６のＱ端子の出力波形については図示を省略した。ま
た、リフレッシュ時の動作状態は省略する。アナログ入
力電圧Ｖ_inが１０．５Ｖ_ref ／８であった場合を一例と
して動作を具体的に説明する。

【０１０５】逐次制御用クロック信号ＣＬＫＢの立ち上
がりタイミング，，，においては、逐次近似レ
ジスタであるＤフリップフロップ１２６〜１２９の出力
ｄ₃，ｄ₂ ，ｄ₁ ，ｄ₀ の値により閾値制御用キャパシ
タンスＣ１１５〜Ｃ１１８を介して実質的な閾値を設定
（セット）する。逐次制御用クロック信号ＣＬＫＢの立
ち上がりタイミング，，，においては、それぞ
れ、Ｄフリップフロップ１２６，１２７，１２８，１２
９が比較回路１０７の出力を取り込む（ラッチ）。した
がって、逐次制御用クロック信号ＣＬＫＢの立ち上がり
タイミング，，，における実質的な閾値の設定
後に実質的な閾値が安定状態になってから、比較用クロ
ック信号ＣＬＫＡがハイレベルからローレベルに変化し
て、比較回路１０７が比較動作を行うようにする。逐次
制御用クロック信号ＣＬＫＢによる次の立ち上がりタイ
ミング，，，において比較回路１０７の出力が
Ｄフリップフロップ１２６〜１２９に取り込まれれた
後、比較用クロック信号ＣＬＫＡは、ハイレベルに変化
して待機状態となる。

【０１０６】比較用クロック信号ＣＬＫＡとしては、逐
次制御用クロック信号ＣＬＫＢの立ち上がりタイミング
，，，の直前にハイレベルからローレベルに変
化して比較動作を行い、比較出力の取り込み完了後に再
びハイレベルに戻るようなクロック信号とすればよい。
より具体的には、図示のように、逐次制御用クロック信
号ＣＬＫＢを分周し、その立ち上がりタイミング、
の中間で立ち下がり、立ち上がりタイミング，の中
間で立ち上がり、立ち上がりタイミング，の中間で
再び立ち下がり、以後同じ周期を繰り返す信号を用いる
ことができる。また、クロック信号ＣＬＫの立ち上がり
タイミング，，・・・において比較してもこの比
較出力を取り込むことがないため、支障がない。したが
って、逐次制御用クロック信号ＣＬＫＢよりも位相を少
し進めたものを比較用クロック信号ＣＬＫＡとしてもよ
い。言い換えれば、比較用クロック信号ＣＬＫＡを遅延
手段で少し遅延させたものを逐次制御用クロック信号Ｃ
ＬＫＢとしてもよい。

【０１０７】リフレッシュ動作完了後、最初にリセット
信号ＲＥＳＥＴが「０」となる前では、閾値制御用キャ
パシタンスＣ１１５〜Ｃ１１８にはマルチプレクサ１１
０〜１１３を介して基準電圧Ｖ_ref が印加され、閾値調
整用キャパシタンスＣ１１９にはマルチプレクサ１１４
を介して接地電位０が印加されるため、式（３５）か
ら、実質的な閾値Ｖ_th１４１は、Ｖ_th＝１７Ｖ_ref ／１
６となっている。

【０１０８】最初にリセット信号ＲＥＳＥＴが「０」と
なったとき、Ｄフリップフロップ１２６はセットされ、
Ｄフリップフロップ１２７〜１２９はリセットされ、ｄ
₃ ，ｄ₂ ，ｄ₁ ，ｄ₀ は「１０００」となるが、マルチ
プレクサ１１０〜１１３が切り替えられないために実質
的な閾値Ｖ_th１４１は変化しない。

【０１０９】リセット信号ＲＥＳＥＴが「１」に戻った
後の、最初の逐次制御用クロック信号ＣＬＫＢの立ち上
がりタイミングでは、Ｄフリップフロップ１３０の反
転Ｑ出力が０となり、ＲＳフリップフロップ１２２〜１
２５をリセットし、マルチプレクサ１１０〜１１３が切
り替えられ、ｄ₃ ，ｄ₂ ，ｄ₁ ，ｄ₀ ＝１０００に応じ
て、閾値制御用キャパシタンスＣ１１５に電源電圧Ｖ_dd
＝２Ｖ_ref ，閾値制御用キャパシタンスＣ１１６〜１１
８に接地電位０が供給される。閾値制御用キャパシタン
スＣ１１９については、リフレッシュ以外は常に接地電
位０が供給される。したがって、実質的な閾値Ｖ_th１４
１は基準電圧Ｖ_ref となる。アナログ入力電圧Ｖ_inが１
０．５Ｖ_ref ／８である場合、比較回路１０７の出力
は、基準電圧Ｖ_ref 未満となる。その結果、Ｄフリップ
フロップ１２６〜１２９のＤ入力端子は「０」となる。

【０１１０】次のクロック信号ＣＬＫＢの立ち上がりタ
イミングでは、Ｄフリップフロップ１３０の反転Ｑ端
子出力が「１」になり、Ｄフリップフロップ１３１のＱ
出力端子が「１」に立ち上がる。したがって、Ｄフリッ
プフロップ１２６は、このときの比較動作完了後の比較
回路１０７の出力の値「０」を取り込む。その結果、Ｄ
フリップフロップ１２６〜１２９の出力は「００００」
となり、実質的な閾値Ｖ_th１４１は、図２に示したよう
に１６Ｖｒｅｆ／８＝Ｖ_ddとなり、アナログ入力電圧Ｖ
_inが１０．５Ｖ_ref ／８である場合、比較回路１０７の
出力は、基準電圧Ｖ_ref を超え、Ｄフリップフロップ１
２６〜１２９のＤ入力端子は「１」となる。

【０１１１】逐次制御用クロック信号ＣＬＫＢの立ち上
がりタイミングでは、Ｄフリップフロップ１３１のＱ
出力端子が「０」に戻り、代わって、Ｄフリップフロッ
プ１３２の反転Ｑ出力端子が「０」になる。したがっ
て、Ｄフリップフロップ１２７が新たにセットされ、Ｄ
フリップフロップ１２６〜１２９の出力は「０１００」
となり、実質的な閾値Ｖ_th１４１は、図８に示したよう
に、１２Ｖ_ref ／８となり、アナログ入力電圧Ｖ_inが１
０．５Ｖ_ref ／８である場合、比較回路１０７の出力
は、基準電圧Ｖ_ref を超え、Ｄフリップフロップ１２６
〜１２９のＤ入力端子は「１」を持続する。

【０１１２】逐次制御用クロック信号ＣＬＫＢの立ち上
がりタイミングでは、Ｄフリップフロップ１３２の反
転Ｑ出力端子が「１」に戻り、代わって、Ｄフリップフ
ロップ１３３のＱ出力端子が「１」に立ち上がる。した
がって、Ｄフリップフロップ１２７は、比較動作完了後
の比較回路１０７の出力の値「１」を取り込むが、これ
は前の状態と変わらない。その結果、Ｄフリップフロッ
プ１２６〜１２９の出力は「０１００」を維持し、実質
的な閾値Ｖ_th１４１は変化しない。

【０１１３】逐次制御用クロック信号ＣＬＫＢの立ち上
がりタイミングでは、Ｄフリップフロップ１３３のＱ
出力端子が「０」に戻り、代わって、Ｄフリップフロッ
プ１３４の反転Ｑ出力端子が「０」になる。したがっ
て、Ｄフリップフロップ１２８が新たにセットされ、Ｄ
フリップフロップ１２６〜１２９の出力は「０１１０」
となり、実質的な閾値Ｖ_th１４１は、１０Ｖ_ref ／８と
なり、アナログ入力電圧Ｖ_inが１０．５Ｖ_ref ／８であ
る場合、比較回路１０７の出力は、基準電圧Ｖ_{re f} 未満
となり、Ｄフリップフロップ１２６〜１２９のＤ入力端
子は「０」となる。

【０１１４】逐次制御用クロック信号ＣＬＫＢの立ち上
がりタイミングでは、Ｄフリップフロップ１３４の反
転Ｑ出力端子が「１」に戻り、代わって、Ｄフリップフ
ロップ１３５のＱ出力端子が「１」に立ち上がる。した
がって、Ｄフリップフロップ１２８は、比較動作完了後
の比較回路１０７の出力の値「０」を取り込む。その結
果、Ｄフリップフロップ１２６〜１２９の出力は「０１
００」に戻る。

【０１１５】逐次制御用クロック信号ＣＬＫＢの立ち上
がりタイミングでは、Ｄフリップフロップ１３５のＱ
出力端子が「０」に戻り、代わって、Ｄフリップフロッ
プ１３６の反転Ｑ出力端子が「０」になる。したがっ
て、Ｄフリップフロップ１２９が新たにセットされ、Ｄ
フリップフロップ１２６〜１２９の出力は「０１０１」
となり、実質的な閾値Ｖ_th１４１は、図８に示したよう
に、１１Ｖ_ref ／８となり、アナログ入力電圧Ｖ_inが１
０．５Ｖ_ref ／８である場合、比較回路１０７の出力
は、基準電圧Ｖ_ref を超え、Ｄフリップフロップ１２６
〜１２９のＤ入力端子は「１」となる。

【０１１６】クロック信号ＣＬＫＢの立ち上がりタイミ
ングでは、Ｄフリップフロップ１３６の反転Ｑ出力端
子が「１」に戻り、代わって、Ｄフリップフロップ１３
７のＱ出力端子が「１」に立ち上がる。したがって、Ｄ
フリップフロップ１２９は、比較動作完了後の比較回路
１０７の出力の値「１」を取り込む。その結果、Ｄフリ
ップフロップ１２６〜１２９の出力は「０１０１」を維
持する。

【０１１７】以上で１回のＡ／Ｄ変換動作が終了し、こ
のときのＤフリップフロップ１２６〜１２９の出力
ｄ₃ ，ｄ₂ ，ｄ₁ ,ｄ₀ がＡ／Ｄ変換出力となり、ディ
ジタルデータ「０１０１」が出力される。このディジタ
ル値は、アナログ入力電圧Ｖ_inが、１０Ｖ_ref ／８を超
え１１Ｖ_ref ／８未満であることを示す。アナログ入力
電圧Ｖ_inが、０電圧以上１６Ｖ_ref ／８未満の値をとる
ときに、実質的な閾値Ｖ_th１４１は、図示のように１６
通りの変化態様をとる。

【０１１８】再びリセット信号ＲＥＳＥＴによりリセッ
トし、クロック信号ＣＬＫＢのタイミングに応じて同様
の動作が繰り返される。アナログ入力電圧がサンプルホ
ールドされたものである場合には、次のサンプルホール
ドされたアナログ入力電圧Ａ _inが図７のマルチプレクサ
１０１に入力された後にリセット信号ＲＥＳＥＴにより
リセットされる。したがって、次のサンプルタイミング
でアナログ入力電圧Ａ _inを新たに入力してＡ／Ｄ変換す
ることができる。あるいは、一旦リフレッシュ動作をさ
せた後に、次のアナログ入力電圧Ａ_inを入力してＡ／Ｄ
変換するようにしてもよい。

【０１１９】なお、Ａ／Ｄ変換回路の出力端子となるｄ
₃ 〜ｄ₀ は、Ｄフリップフロップ１２６〜１２９のＱ出
力から取り出したが、マルチプレクサ１１０〜１１３か
ら取り出してもよい。反転Ｑ出力端子を設けてここから
取り出してもよい。

【０１２０】上述したように、図９に示した回路構成で
は、比較回路１０７による比較結果の逐次近似レジスタ
への取り込みと、次ビットの判定のための次段の強制
「１」セットとを交互に異なるタイミングで行うように
しており、１度のタイミングで、ｄ₃ ，ｄ₂ ，ｄ₁ ，ｄ
₀ の内、変化するとしても１ビットしか変化しない特長
を有しているが、４ビットのＡ／Ｄ変換のために、比較
的長い８クロックサイクルを要する。しかし、説明は省
略するが、従来の抵抗結合を用いて閾値を制御する逐次
比較回路で行われているように、比較結果の取り込み
（ラッチ）と、次の比較のための実質的な閾値の設定制
御（セット）とを同時に行うように制御回路（図７、符
号１０９）を変更することも可能である。

【０１２１】図７，図９に示した逐次比較型Ａ／Ｄ変換
回路においても、図５に示したＡ／Ｄ変換回路と同様
に、容量結合から安定した出力電圧が出力されるまでに
時間を要する。すなわち、マルチプレクサ１１０〜１１
４の内部抵抗と入力キャパシタンスＣ１０６，フィード
バックキャパシタンスＣ１１５〜Ｃ１１９等により、実
質的な閾値が変化して安定した状態に設定されるまでに
所定の遅延時間を要することになる。逐次比較型Ａ／Ｄ
変換回路の場合には、比較動作時間が終了する前に比較
出力の逐次近似レジスタへの取り込みを行なっても誤動
作する。

【０１２２】Ａ／Ｄ変換回路におけるＡ／Ｄ変換動作タ
イミング、図４においては、比較用クロック信号ＣＬＫ
_m 〜ＣＬＫ₀ の１周期Δは、比較動作時間、および、閾
値設定回路において安定した出力電圧が出力されるまで
の時間を考慮して決定する必要がある。しかし、これら
の時間は、製造時のばらつきの影響を受けやすい。しか
し、Ａ／Ｄ変換動作を高速化したい場合には、比較用ク
ロック信号ＣＬＫ，ＣＬＫＡは、できるだけ高速に設定
したいという要望がある。

【０１２３】図１１は、本発明のＡ／Ｄ変換回路のタイ
ミング設定方法およびＡ／Ｄ変換装置の実施の一形態を
説明するためのブロック構成図である。図中、１５１は
テスト電圧発生部、１５２はマルチプレクサ、１５３は
Ａ／Ｄ変換部、１５４は初期値記憶部，１５５はカウン
タ、１５６はセレクタ、１５７，１５９はレジスタ、１
５８はタイミング信号生成部、１６０は比較部、１６１
は制御ロジック部である。

【０１２４】このＡ／Ｄ変換装置は、図１，図２に示し
たような所定のタイミングで比較動作を行う比較回路を
使用したＡ／Ｄ変換部１５３に対し、比較用クロック等
のＡ／Ｄ変換の各種タイミングの周期を、このＡ／Ｄ変
換部１５３の動作特性に応じて短い値に設定することに
より、Ａ／Ｄ変換動作を高速化するものである。

【０１２５】アナログ入力電圧信号Ｖ_inおよびテスト電
圧発生部１５１からのテスト電圧は、マルチプレクサ１
５２において、一方が選択されてＡ／Ｄ変換部１５３に
入力される。テスト電圧は、制御ロジック部１６１から
のテストモード信号により選択される。カウンタ１５５
は、最初に、制御ロジック部１６１からの図示しないロ
ード信号により、初期値記憶部１５４から、基本クロッ
ク信号の最も長いクロック周期を与える初期値をロード
され、その後は、制御ロジック部１６１からのクロック
信号ＣＬＫＣによりカウントダウンして、そのカウント
値をデクリメントする。カウント値は基本クロック周期
の値としてセレクタ１５６の第１の入力となる。

【０１２６】レジスタ１５７は、カウンタ１５５がカウ
ントダウンされ、カウント出力を更新するときには、制
御ロジック部１６１からの図示しないロード信号により
更新前のカウント値を記憶する。レジスタ１５７の記憶
データは、基本クロック周期の更新前の値としてセレク
タ１５６の第２の入力となる。セレクタ１５６は、制御
ロジック部１６１からの図示しない制御信号により、２
入力の一方をタイミング信号生成部１５８に選択的に出
力する。後述するように、正常時にはカウンタ１５５の
出力が選択される。

【０１２７】タイミング信号生成部１５８は、入力され
た基本クロックの周期の値に応じて内部で基本クロック
信号を生成し、この基本クロック信号に基づいて１又は
複数の比較用クロック信号等を生成する。Ａ／Ｄ変換部
１５３が図３，図４に示したものである場合、比較用ク
ロック信号ＣＬＫ_m 〜ＣＬＫ₀ を生成し、Ａ／Ｄ変換部
１５３が図５に示したものである場合には、比較用クロ
ック信号ＣＬＫ３〜ＣＬＫ０を生成する。また、Ａ／Ｄ
変換部１５３が図７，図９に示した逐次比較型のＡ／Ｄ
変換回路の場合には、比較用クロック信号ＣＬＫＡ、逐
次制御用クロック信号ＣＬＫＢ、リセット信号ＲＥＳＥ
Ｔを生成する。

【０１２８】図５，図７，図９のＡ／Ｄ変換回路におい
て、リフレシュを比較用クロック信号に同期した所定間
隔のタイミングで行う場合には、リフレッシュ信号ＲＥ
ＦＲＥＳＨも生成する必要がある。サンプルホールド回
路を用い、かつ、Ａ／Ｄ変換回路に内蔵させる場合に
は、サンプルホールドのタイミング信号も発生させる必
要がある。信号生成部１５８は、また、制御ロジック部
１６１に１回のＡ／Ｄ変換動作（１サンプル分）の終了
を知らせるタイミング信号等も出力する。

【０１２９】タイミング信号生成部１５８は、基本クロ
ック信号の周期に比例した周期の比較用クロック信号等
を生成する。上述したように、複数のクロック信号を順
次遅延させて１回のＡ／Ｄ変換動作を行うものである場
合、あるいは、比較用クロック信号から遅延した逐次制
御用クロック信号ＣＬＫＢ等のタイミング信号が必要な
場合には、この遅延時間も基本クロック周期に比例させ
る。例えば、基本クロック周期を比較用クロック信号の
周期よりも十分短いものとし、基本クロックを分周し、
相互の位相関係を決めることによりこのような比較用ク
ロック信号等を生成することができる。

【０１３０】テストモードにおいて、Ａ／Ｄ変換部１５
３は、テスト電圧発生部１５１の電圧をマルチプレクサ
１５２から入力し、タイミング信号生成部１５８から出
力される比較用クロック信号のタイミングでＡ／Ｄ変換
動作を行う。レジスタ１５９は、制御ロジック部１６１
からの図示しないロード信号により、１回のＡ／Ｄ変換
動作を終了するごとに、Ａ／Ｄ変換部１５３の出力デー
タを、前回データとして一時記憶する。比較部１５９
は、Ａ／Ｄ変換部１５３の出力データとレジスタ１５９
に記憶された前回の出力データとを比較し、１ビットで
も一致していないときにはエラー信号を制御ロジック部
１６１に出力する。

【０１３１】制御ロジック部１６１は、エラー信号を受
けない間は、１回のＡ／Ｄ変換動作を終了するごとに設
定用クロック信号ＣＬＫＣを出力して、カウンタ１５５
をダウンカウントする。制御ロジック部１６１は、セレ
クタ１５６がこのカウンタ１５５の出力をタイミング信
号生成部１５８に出力するように制御する。このような
動作を繰り返して、タイミング信号生成部１５８が比較
用クロック信号等の周期および相互の遅延時間を徐々に
短くしていく。

【０１３２】図１、図２に示した比較回路は、比較動作
終了直後はその比較出力が保持されているが、待機状態
になると、内部回路構成によって決まる所定の出力状態
になる。図２に示したＡ／Ｄ変換回路の例では、出力が
ハイレベルになり、デジタル出力としては、「１」とな
った。したがって、図５に示すＡ／Ｄ変換回路において
は、待機状態では出力が「１１１１」となる。

【０１３３】マルチプレクサ３１〜３３，４１，５０，
６０の内部のトランスミッションゲートの内部抵抗と、
各マルチプレクサに接続された入力コンデンサとがＣＲ
時定数回路を構成するため、待機状態から比較動作を行
うときに、閾値設定回路３８，４７，５７，６８から安
定した出力電圧が出されるまでに遅延時間を要する。テ
スト信号のアナログ入力電圧が、待機状態の出力に相当
する大きさの電圧に一致しないようにすれば、待機状態
から比較状態になるときに、Ａ／Ｄ変換部１５３は、閾
値設定回路３８，４７，５７，６８に実質的な閾値変更
動作を引き起こす。そのため、比較用クロック信号ＣＬ
Ｋ３〜ＣＬＫ０のタイミング間隔が短縮されると、Ａ／
Ｄ変換部１５３内の実質的な閾値電圧が安定した状態に
設定される前に比較動作が行われることになり、Ａ／Ｄ
変換動作を誤ることとなる。

【０１３４】また、図７に示した逐次比較Ａ／Ｄ変換回
路の場合には、逐次近似レジスタがあるため、待機状態
から比較動作になっただけでは閾値変更動作が引き起こ
されない。しかし、逐次近似レジスタの出力を閾値制御
用キャパシタンスに印加するタイミングから比較回路１
０７による比較動作タイミングまでのタイミング間隔、
および、比較動作タイミングから比較出力をラッチする
タイミングまでのタイミング間隔が短縮化されるため
に、同様に、Ａ／Ｄ変換動作を誤ることとなる。

【０１３５】比較部１６０は、制御ロジック部１６１か
ら出力される図示しない制御信号により、１回のＡ／Ｄ
変換終了後、Ａ／Ｄ変換部１５３の出力とレジスタ１５
９に記憶された出力とを比較する。したがって、Ａ／Ｄ
変換動作を誤ると、Ａ／Ｄ変換出力データは、レジスタ
１５９に記憶された誤りがないときの前回データと一致
しなくなり、比較部１６０はエラー信号を出力する。制
御ロジック部１６１は、エラー信号を受けると、クロッ
ク信号ＣＬＫＣを出力しないようにするとともに、セレ
クタ１５６を制御して、レジスタ１５７に記憶されてい
た前回のカウンタ出力をタイミング信号生成部１５８に
出力するようにして、タイミング信号生成部１５８のク
ロック周期を固定的に設定してテストモードを終了す
る。

【０１３６】なお、レジスタ１５７は、必ずしも、前回
のＡ／Ｄ変換時のカウンタ１５５の出力に設定する必要
はなく、余裕を持たせるために、何回か以前のカウンタ
１５５の出力を記憶しておいて、この値に設定するよう
にしてもよい。通常動作モードにおいては、タイミング
信号生成部１５８は、テストモードにおいて設定され、
レジスタ１５７に記憶された周期の基本クロック信号に
応じて比較タイミング信号等を生成し、Ａ／Ｄ変換部１
５３に供給する。Ａ／Ｄ変換部１５３は、アナログ入力
電圧Ｖ_inをマルチプレクサ１５２から入力し、エラーの
発生しない程度の短い間隔の比較タイミングで高速のＡ
／Ｄ変換動作を行うことができる。

【０１３７】上述したテストモードは、Ａ／Ｄ変換部１
５３を含み、このＡ／Ｄ変換部を利用する応用回路全体
をリセットする際に行うことができる。なお、レジスタ
１５７としてＥＥＰＲＯＭ（electrical erasable prog
ramamable read only memory）を用いれば、設定固定さ
れた値を電源が供給されていないときにも保持すること
ができる。図１１に示した回路ブロック構成は、１個の
Ａ／Ｄ変換用集積回路チップ上に形成することができ
る。あるいは、Ａ／Ｄ変換部１５３、クロック生成分配
部１５８およびレジスタ１５７を形成したＡ／Ｄ変換用
集積回路を形成してもよい。これに外部の試験装置を接
続し、外部からテスト電圧を印加するとともに、徐々に
短くなる基本クロック周期の値をタイミング信号生成部
１５８に入力し、試験装置の側でＡ／Ｄ変換部１５３の
出力を同様に比較して、エラーの発生しない範囲の基本
クロック周期の値をレジスタ１５７に記憶させるように
する。

【０１３８】

【発明の効果】上述した説明から明らかなように、本発
明の比較回路およびＡ／Ｄ変換回路によれば、回路規模
が小さくても感度が高く、かつ、安定な動作をさせるこ
とができるという効果がある。本発明のＡ／Ｄ変換回路
によれば、閾値設定回路をキャパシタンスで実現するた
め回路規模が小さくてすむという効果がある。キャパシ
タンスは消費電力がほとんどなく、かつ、キャパシタン
スの静電容量の比精度は、半導体製造プロセスにおいて
高精度にコントロールできるため高変換精度を実現する
ことができるという効果がある。

【０１３９】本発明のＡ／Ｄ変換回路のタイミング設定
方法によれば、個々の製品の特性に応じてＡ／Ｄ変換動
作を高速化することができるという効果がある。本発明
のＡ／Ｄ変換装置によれば、Ａ／Ｄ変換部の動作特性に
応じて比較タイミングを容易に設定することができる。
したがって、本発明の比較回路、Ａ／Ｄ変換回路、Ａ／
Ｄ変換回路のタイミング設定方法、および、Ａ／Ｄ変換
装置は、高集積回路化が要求される、例えば、ディジタ
ル移動通信の携帯端末機のディジタル信号処理に必要な
Ａ／Ｄ変換に用いると好適である。

【図面の簡単な説明】

【図１】本発明の比較回路の第１の実施の形態の回路構
成図である。

【図２】本発明の比較回路の第２の実施の形態の回路構
成図である。

【図３】本発明のＡ／Ｄ変換回路の第１の実施の形態の
ブロック構成図である。

【図４】図３の比較回路２５〜２８に印加されるクロッ
ク信号のタイミングとＡ／Ｄ変換出力を示す説明図であ
る。

【図５】本発明のＡ／Ｄ変換回路の第２の実施の形態の
ブロック構成図である。

【図６】本発明のＡ／Ｄ変換回路の第２の実施の形態の
比較回路が反転する入力電圧を示す説明図である。

【図７】本発明のＡ／Ｄ変換回路の第３の実施の形態の
ブロック構成図である。

【図８】図７に示した比較回路の実質的な閾値Ｖ_thを表
す説明図である。

【図９】図７に示した逐次比較型Ａ／Ｄ変換回路の一具
体化例を示す回路図である。

【図１０】図９に示した具体化回路の動作説明図であ
る。

【図１１】本発明のＡ／Ｄ変換回路のタイミング設定方
法およびＡ／Ｄ変換装置の実施の一形態を説明するため
のブロック構成図である。

【符号の説明】

１，３，４，５，９ ＰＭＯＳＦＥＴ、２，６，７，
８，１０，１１，１２ＮＭＯＳＦＥＴ ＮＭＯＳＦＥ
Ｔ、２１〜２４ 閾値設定回路、２５〜２８ 比較回
路、３１〜３３，４１，５０，６０ マルチプレクサ、
３４〜３６，４２〜４５，５１〜５５，６１〜６６ 入
力キャパシタンス、３７，４６，５６，６７スイッチ、
３８，４７，５７，６８ 閾値設定回路、３９，４８，
５８，６９比較回路、４０，４９，５９，６９ インバ
ータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 周 長明 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 Ｆターム(参考） 2G035 AA20 AB01 AC01 AC19 AD03 AD13 AD17 AD23 AD25 AD46 AD48 AD56 AD65 2G036 AA28 BA40 5J022 AA02 BA01 BA06 CD02 CE01 CE05 CE08 CE09 CF01 CF08 CG01 5J039 DD02 KK10 KK28 KK29 MM16

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力電圧と基準電圧とが入力される差動
   入力部と、 該差動入力部の第１，第２の出力端に接続された正帰還
   部と、前記差動入力部の第１，第２の出力端をそれぞれ
   入力端とする第１，第２のバッファ段と、 前記差動入力部の第１，第２の出力端の間に接続され比
   較用クロック信号が印加されることにより短絡または開
   放状態となる第１のスイッチング部を有し、前記第１，
   第２のバッファ段の少なくとも一方の出力端を外部出力
   端とする比較回路であって、 前記差動入力部は、第１，第２，第３のＰＭＯＳＦＥＴ
   を有し、前記第１，第２のＰＭＯＳＦＥＴは、一方のゲ
   ート電極に前記入力電圧が、他方のゲート電極に前記基
   準電圧が入力され、出力電極の一方が相互に接続されて
   前記第３のＰＭＯＳＦＥＴを介し電源の一方端に接続さ
   れ、前記第３のＰＭＯＳＦＥＴのゲート電極に所定のバ
   イアス電圧が印加されるものであり、 前記正帰還部は、第１，第２のＮＭＯＳＦＥＴを有し、
   前記第１のＮＭＯＳＦＥＴの一方の出力電極が前記差動
   入力部の第１の出力端および前記第２のＮＭＯＳＦＥＴ
   のゲート電極に接続され、前記第２のＮＭＯＳＦＥＴの
   一方の出力電極が前記差動入力部の第２の出力端および
   前記第２のＮＭＯＳＦＥＴのゲート電極に接続され、前
   記第１，第２のＮＭＯＳＦＥＴのそれぞれ他方の出力電
   極が前記電源の他方端に接続されるものであり、 前記第１，第２のバッファ段はＣＭＯＳＦＥＴであり、 前記第１のスイッチング部はＮＭＯＳＦＥＴまたはＰＭ
   ＯＳＦＥＴであり、 前記比較用クロック信号により前記スイッチング部が短
   絡状態から開放状態に制御されるときに前記入力電圧と
   前記基準電圧との比較動作が行なわれることを特徴とす
   る比較回路。
2. 【請求項２】 第２，第３のスイッチング部を有し、該
   第２，第３のスイッチング部は、ＮＭＯＳＦＥＴまたは
   ＰＭＯＳＦＥＴであり、それぞれ前記差動入力部の第
   １，第２の出力端と前記電源の他方端との間に接続さ
   れ、前記比較タイミング用クロック信号が印加されるこ
   とにより前記第１のスイッチング部の短絡または開放状
   態に対応して短絡または開放状態となるものであること
   を特徴とする請求項１に記載の比較回路。
3. 【請求項３】 アナログ入力電圧をｍ＋１ビット（ｍは
   正の整数）のデジタルデータに変換するアナログデジタ
   ル変換回路であって、 前記デジタルデータの各ビットにそれぞれ対応して設け
   られたｍ＋１個の比較回路および該各比較回路の前段に
   それぞれ設けられたｍ＋１個の閾値設定回路を有し、 前記各比較回路は、請求項１または請求項２に記載の比
   較回路であって、前記各比較回路に対する前記比較用ク
   ロック信号を、前記各比較回路の最上位ビットのものか
   ら最下位ビットのものまでに対して順次遅延したものと
   し、前記各比較回路は、前記各閾値設定回路の出力電圧
   と前記基準電圧とを、前記比較用クロック信号の比較タ
   イミングで比較することにより前記デジタルデータの各
   ビットを出力するようになされており、 前記各閾値設定回路は、前記アナログ入力電圧、前記ア
   ナログ入力電圧の下限電圧に対応する第１の電圧、前記
   アナログ入力電圧の上限電圧に対応する第２の電圧、お
   よび、当該閾値設定回路よりも上位のビットの前記比較
   回路の出力に対応して選択される前記第１あるいは第２
   の電圧に等しい電圧が、それぞれ一方の端子に入力され
   他方の端子は共通に接続されて前記閾値設定回路の出力
   電圧となる複数の容量を少なくとも有する容量結合によ
   り構成され、 最下位ビットからｊ番目（ｊはｍ以下の０または正整
   数）のビットの前記各閾値設定回路における前記容量結
   合は、前記第１の電圧および前記第２の電圧に対する重
   みを２^j 、当該閾値設定回路よりも上位の最下位ビット
   からｋ番目（ｋはｍ以下の正整数）のビットに対応する
   前記比較回路の出力に対応して選択される前記第１ある
   いは第２の電圧に等しい電圧に対する重みを２^k 、前記
   アナログ入力電圧に対する重みを２^m+1 として、前記各
   入力電圧を加算するようになされていることを特徴とす
   るアナログデジタル変換回路。
4. 【請求項４】 入力電圧をｍ＋１ビット（ｍは正の整
   数）のデジタルデータに変換する逐次比較型アナログデ
   ジタル変換回路であって、 比較回路、該比較回路の前段に設けられた閾値設定回
   路、前記比較回路の後段に設けられた制御部を有し、 前記比較回路は、請求項１または請求項２に記載の比較
   回路であって、前記閾値設定回路の出力電圧と前記基準
   電圧とを、前記比較用クロック信号の比較タイミングで
   比較するようになされており、 前記制御部は、ｍ＋１ビットのディジタル値を保持し各
   ビットに応じた電圧レベルを出力するｍ＋１段の出力レ
   ジスタを有し、前記比較回路の出力を逐次制御用クロッ
   ク信号の入力タイミングで入力し前記出力レジスタに保
   持された前記ディジタル値が前記アナログ入力電圧の近
   似値に対応するように逐次制御するものであり、 前記閾値設定回路は容量結合を有し、 該容量結合は、前記アナログ入力電圧および前記出力レ
   ジスタの各段の出力電圧が、それぞれ一方の端子に入力
   され他方の端子は共通に接続されて前記閾値設定回路の
   出力となり、対応する前記アナログ入力電圧の重みおよ
   び前記出力レジスタの各段のビットの重みに対応する容
   量を有するものであり、 前記比較タイミングから所定の遅延時間経過後に前記入
   力タイミングとなるように設定されていることを特徴と
   する逐次比較型アナログデジタル変換回路。
5. 【請求項５】 比較用クロック信号により規定される比
   較タイミングで入力電圧と基準電圧との比較動作を行う
   １または複数の比較回路を用いたアナログデジタル変換
   回路のタイミング設定方法であって、 １または複数の前記比較用クロック信号を少なくとも含
   むアナログデジタル変換に要する複数のタイミング信号
   を生成するとともに、前記アナログデジタル変換回路に
   所定のテスト電圧および前記複数のタイミング信号を供
   給し、前記複数のタイミング信号の間隔を短くして行
   き、その間において、前記アナログデジタル変換回路の
   出力にエラーが発生したときに、前記複数のタイミング
   信号の間隔を前記エラーが発生する前の所定の値に設定
   保持することを特徴とするアナログデジタル変換回路の
   タイミング設定方法。
6. 【請求項６】 比較用クロック信号により規定されるタ
   イミングでアナログ入力電圧と基準電圧との比較を行う
   １または複数の比較回路を用いたアナログデジタル変換
   部およびタイミング設定部を有するアナログデジタル変
   換装置であって、 前記タイミング設定部は、 前記アナログデジタル変換部に所定のテスト電圧を供給
   する手段、 １または複数の前記比較用クロック信号を少なくとも含
   むアナログデジタル変換に要する複数のタイミング信号
   を生成し、前記アナログデジタル変換部に出力するタイ
   ミング信号生成手段、 前記アナログデジタル変換部の出力エラーを検出するエ
   ラー検出手段、および、 前記アナログデジタル変換部に前記所定のテスト用電圧
   を供給するとともに、前記複数のタイミング信号の間隔
   が徐々に短くなるように前記タイミング信号生成手段を
   制御する間において、前記エラー検出部が出力エラーを
   検出したときに、前記複数のタイミング信号の間隔を前
   記出力エラーが発生する前の所定の値に設定保持する制
   御手段、 を有することを特徴とするアナログデジタル変換装置。
7. 【請求項７】 前記テスト電圧は一定電圧であり、前記
   エラー検出手段は、前記アナログデジタル変換部の出力
   が変化したことを検出するものであることを特徴とする
   請求項６に記載のアナログデジタル変換装置。