JP3445412B2 - 周波数制御ループを備えたリング発振器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、正確にセットする
ことができる周波数において動作する発振器システム、
並びにその動作の方法に関するものである。

【０００２】

【発明が解決しようとする課題】正しい動作のために、
回路の一部の他との正確なタイミングないし同期を提供
することが必要である、多くの電子回路用途がある。こ
のようなタイミングは従来は、その周波数が時間調整さ
れまたは同期がとられる回路の要求に対して十分に正確
である局部発振器により提供されていた。要求される正
確の程度に依存して、発振器は、一方において周波数レ
ンジが広い許容範囲を持つ場合には非常に単純で安価と
できるが、周波数において高い正確の程度が要求される
場合には比較的複雑で高価である。単純で安価であると
ともに正確な周波数において動作する発振器が望まれて
いる。

【０００３】相補型金属酸化物半導体（ＣＭＯＳ）の製
造技術は、非常に進歩し、また多くの用途に対しては、
大規模集積回路を設計し実施する際の選択の技術であ
る。種々の種類の発振器がＣＭＯＳ集積回路（ＩＣ）上
の他の回路のオンボードタイミングのために使用されて
いる。ＣＭＯＳ技術により特に十分に役に立つのは発振
器の１つの種類はリング発振器である。この種の発振器
においては、他の発振器において動作周波数を正確にセ
ットするために使用されるインダクタ−キャパシタ同調
回路はない。同調回路の代わりに、リング発振器は奇数
同一で非常に単純な直列に接続された反転ステージ（ｉ
ｎｖｅｒｔｉｎｇ ｓｔａｇｅ）を有しており、各ステ
ージの出力は次のステージの入力に接続され、また最後
のステージの出力は最初のステージの入力に接続されて
いる。１つの実施例では、各ステージは、一対の直列に
接続された相補型金属酸化物半導体（ＣＭＯＳ）トラン
ジスタを有するインバータであり、トランジスタの出力
は、その入力にローレベル「０」が印加された時にはハ
イレベル「１」に切り換えられ、またその入力に「１」
が印加された時には「０」に切り換えられる。このタイ
プの発振器の動作周波数は、リングの回りの１つのステ
ージから他への「１」から「０」、および「０」から
「１」への切換えイベントの進行速度により、並びにス
テージの数により決定される。

【０００４】ＩＣチップの一部としてＣＭＯＳ技術にお
いて実施される従来のリング発振器は、非常に広い周波
数範囲内でその自身の動作周波数を有している。よっ
て、一例として、ＩＣチップの一部として現在製造され
ている１つのリング発振器においては、他の推定上同一
なチップの発振器の周波数からの１つのチップの発振器
の周波数の差は３から１の大きさとすることができる。
この広い動作周波数の範囲は、製造プロセスにおける固
有の物理的および寸法的な変化により、また規定温度と
供給電圧変化により生じる。明らかなように、回路の正
確なタイミングが必要な場合には（例えば、数パーセン
ト以内の周波数の正確さ）、このような広い周波数範囲
は受容できない。

【０００５】比較的安価であるその周波数が所望の正確
なレベルにセットすることができる、ＣＭＯＳリング発
振器が望まれている。本発明はこのリング発振器の動作
周波数における正確さの問題の有効で安価な解答を提供
することにある。

【０００６】

【課題を解決するための手段】本発明の１つの例示的な
実施例において、集積回路（ＩＣ）チップの一部として
のＣＭＯＳ技術において全体的に実施されている発振器
システムが提供される。発振器システムは、リング発振
器（ＲＯＳＣ）、論理カウンタコンパレータ（ＬＣＣ）
ユニット、バイアスユニット、マルチプレクサ、並びに
メモリから構成される。リング発振器の動作周波数は、
バイアスユニットにより印加されるセット可能なバイア
ス電流により非常に正確に自動的に制御される。後者は
逆に、ＲＯＳＣの周波数を外部の基準クロック信号（Ｒ
ＥＦ ＣＬＯＣＫ）と初期的に比較するように動作す
る、ＬＣＣユニットにより制御される。ＲＯＳＣの周波
数が基準クロック信号のものよりも低い場合には、ＬＣ
Ｃは自動的にバイアスユニットを、選択された数の小さ
なデジタル増分だけ増大するように制御し、これにより
ＲＯＳＣに印加された電流は増大してその周波数が基準
クロックのそれと合致するようになる。逆に、ＲＯＳＣ
の周波数が基準クロック信号のものよりも高い場合に
は、バイアスユニットは、選択された数の小さなステッ
プ状の増分だけ減らすように制御され、これにより発振
器（ＲＯＳＣ）の周波数は、それが基準クロックのそれ
と合致するようになる減少する。このように、リング発
振器に印加されるバイアス電流を小さい増分において増
大ないし減少することで、その周波数を正確に基準クロ
ックのそれと合致することができる。バイアス電流がそ
の値に一旦調節されたならば、リング発振器の動作の周
波数が基準クロック信号の周波数に正確に合致し、バイ
アス電流を制御するバイアスユニットのデジタル設定は
メモリ内に入り、基準クロック信号は切断される。その
後、ＩＣチップの主電力と発振器システムが切断された
場合でも、メモリはバイアスユニットのための適切なデ
ジタル設定値を保持し、これにより電力が回復したとき
にはバイアス電流の必要な値が再度リング発振器に印加
されて発振の必要とされる周波数を発生する。よって、
リング発振器はその後は、基準クロックにより先に決定
された主端数において、非常に近接した限度内で動作す
る。

【０００７】ＲＯＳＣはＩＣチップと一体であり、よっ
て非許可の人が容易にその動作の正確な周波数を決定す
ることに対する安全が付加される。周波数を知ること
は、有料ケーブルＴＶチャネルのような制限された情報
に対する非許可のアクセスができてしまう。

【０００８】本発明の発振器システムは、製造公差およ
び構成要素の変化がそれぞれの不正な周波数が著しく異
なる（例えば、一般的には２から１より多い）ことの原
因となる場合でも、自動的で、迅速で非常に正確なリン
グ発振器の周波数の設定を許容する。

【０００９】他の観点から、本発明は、発振器、基準ク
ロック手段、クロックカウンタおよび制御手段、論理手
段、並びにバイアス手段から構成される。発振器は、ｎ
の実質的に同じ複数の反転するステージを有し、各ステ
ージはそれぞれ入力と出力を有し、各ステージの出力が
次のステージの入力に接続され、また最後のステージの
出力は最初のステージの入力に接続されており、ｎは１
より大きい奇数である。ｎステージのそれぞれは、電荷
を選択的に蓄積するためのキャパシタ手段、キャパシタ
手段に接続された調節可能な電荷源、並びに発振器の出
力において動作中に発振器により発生される出力信号の
周波数および対応する時間周期を制御するべく、キャパ
シタ手段の充電／放電を選択的に促進するために、キャ
パシタ手段に接続されたスイッチ手段からなる。基準ク
ロック手段は、予め選択された周波数と対応する時間周
期を有する基準クロック信号を受信する。カウンタおよ
び制御手段は、多数の発振器の時間周期および多数の基
準クロック信号の時間周期を同じ時間の周期にわたって
別々にカウントし、また個々の時間周期のカウントの間
のカウント差を発生する。論理手段は、カウンタおよび
制御手段により発生されたカウント差に応答し、カウン
ト差に対応する制御信号を発生する。バイアス手段は、
論理手段により発生される制御信号に応答し、また電荷
源に接続されて、発振器の周波数が基準クロック信号の
周波数と近接して一致するように発振器の周波数がカウ
ント差にしたがって調節するべく発振器のステージのそ
れぞれの電荷源を制御する。

【００１０】さらに別の観点から、本発明は、リング発
振器（ＲＯＳＣ）、バイアス手段、並びに論理カウンタ
コンパレータ（ＬＣＣ）手段から構成される発振器シス
テムである。リング発振器（ＲＯＳＣ）は、奇数の複数
のｎステージからなり、各ステージは、制御電極付きの
定電流源トランジスタを有し、制御電極付きのスイッチ
トランジスタ対を有する。スイッチトランジスタ対の出
力は電流源トランジスタに直列に接続される。各ステー
ジは、次のステージのスイッチトランジスタ対の制御電
極に接続された出力を有し、最後のステージの出力は最
初のステージのスイッチトランジスタ対の制御電極に接
続される。バイアス手段は、ｎステージの電流源トラン
ジスタの制御電極に接続されて、各電流源トランジスタ
を通る電流を決定する。論理カウンタコンパレータ（Ｌ
ＣＣ）手段は、その出力によりバイアス手段の入力に接
続され、ＲＯＳＣの周波数を基準クロック信号のそれと
比較し、２つの周波数の間の数の差を決定し、また発振
器の周波数が基準クロック信号の周波数に近接して一致
するＲＯＳＣに接続されたバイアス手段が信号を発生す
るように、その出力においてこのような差を表す出力を
発生する。

【００１１】更に別の観点から、本発明は、奇数の複数
のｎの反転するステージを有する発振器を動作する方法
であって、各ステージは入力、出力、キャパシタ、次の
ステージにおけるキャパシタを充電するための調節可能
な電流源、並びに次のステージにおけるキャパシタを放
電するためのスイッチを有し、第１のステージの出力は
第２のステージの入力に接続され、またｎ番目のステー
ジはその出力が第１のステージの入力に戻し接続されて
いる。本方法は、第１のステージの負荷キャパシタを調
節可能な電流源から充電する第１のステップからなる。
第２のステップは、第１のステージの負荷キャパシタの
充電に応答して第２のステージの負荷キャパシタを放電
する。第３のステップは、第２のステージの負荷キャパ
シタの放電に応答して第３のステージの負荷キャパシタ
を調節可能な電流源から充電し、同様にしてｎステージ
のリングにおいて１つの連続するステージから次に連続
的に回る。第４のステップは、発振器と基準クロックの
発振の時間周期の数をいずれかのカウントにおいて予め
定められたカウントに達するまで別々に同時にカウント
し、次いでカウント動作を止めて、発振器の周波数を基
準クロック信号の周波数と比較する。第５のステップ
は、カウントの間のカウント差を決定する。第６のステ
ップは、複数のステージにおいて調節可能な電流源によ
り供給される電流におけるステップの数の増分的な変化
を提供し、また第７のステップは、決定されたカウント
差にしたがって調節可能な電流源により供給される電流
における変化を作って、発振器の発振の周波数が基準ク
ロック信号の周波数と近接して合致するように調節す
る。

【００１２】他の観点から、本発明は、発振器の動作の
周波数を制御するための方法に関する。本方法は、充電
電流源と放電スイッチを備えた複数のｎキャパシタをリ
ング形状に配置して発振器を形成する第１のステップか
ら構成される。第２のステップは、充電電流を使用して
ｎキャパシタの第１のキャパシタを選択的に充電してｎ
キャパシタの第２のキャパシタのスイッチを通して放電
し、また第２のキャパシタの放電がｎキャパシタの第３
のキャパシタを充電する充電電流を発生し、同様にして
ｎキャパシタまで順次行い次いで第１のキャパシタに戻
りキャパシタの充電と放電のイベントの連続的な順序に
より周波数および対応する時間周期を有する出力信号を
得る。第３のステップは、発振器の周波数を基準クロッ
ク信号の周波数と比較してその差を決定し、また第４の
ステップは、発振器の周波数と基準クロック信号の周波
数との決定された差にしたがってキャパシタ内への充電
電流の値を調節して、発振器の周波数が基準クロック信
号の周波数に近接するように調節する。

【００１３】本発明のより良い理解、およびその重要な
特徴のより十分な認識は、以下の説明を添付図面および
クレームとともに考察することで得られるものである。

【００１４】

【発明の実施の形態】図１を参照して、本発明による発
振器システム１２は、ブロックダイヤグラムの形で示さ
れており（実線の長四角形の内側に）、またこれは導線
１８を経て回路１４に接続された出力を有している。発
振器システム１２は導電１８上に、回路１４により必要
とされる周波数を有する信号を発生する。バッテリー３
２が図示したようにその陽極端子により発振器１２のメ
モリ２４に接続されている。

【００１５】発振器システム１２は、リング発振器（Ｒ
ＯＳＣ）１６、バイアスユニット３６、マルチプレクサ
（ＭＵＸ）２６、メモリ２４、並びに論理カウンタコン
パレータ（ＬＣＣ）２０から構成される。導線１８はま
た発振器１６の出力をＬＣＣ２０の入力に接続してい
る、ＬＣＣ２０の出力は共通の導線２２を経てメモリ２
４の入力およびマルチプレクサ（ＭＵＸ）２６の入力に
接続されている。メモリ２４は導線２８を経てＭＵＸ２
６の他の入力に接続されている。バッテリー３２は、発
振器システム１２への外部電力が切断されたときにメモ
リ２４内のデータを保持することを確保する。メモリ２
４は不揮発性のメモリであり、有用な時間の周期のため
に蓄積されたメモリを保持するためにバッテリー３２を
必要としない。ＭＵＸ２６の出力は多芯導線３４を経て
バイアスユニット３６に接続され、またこれは導線４０
を経てＲＯＳＣ１６に接続されている。発振器システム
１２の動作の間において、電流Ｉ−バイアスは、バイア
スユニット３６の出力から導線４０を経てＲＯＳＣ１６
の入力に流れる。電流Ｉ−バイアスはＲＯＳＣ１６の動
作の周波数を制御する。発振器システム１２は、＋ＶＤ
Ｄとグランドのような外部電圧がそれぞれ選択的に接続
される一対の電力供給端子４４と４５を有している。同
様に、発振器システム１２は、予め選択された周波数を
有する外部基準クロック信号（図示せず）が選択的に接
続される端子４６（ＲＥＦ ＣＬＯＣＫ）を有してい
る。端子４６は導線４８を経て、ＬＣＣ２０の入力に接
続されている。発振器システム１２はまた、導線５４を
経てＭＵＸ２６の設定を制御する外部「ＭＵＸ ＳＥＬ
ＥＣＴ」信号が選択的に印加される端子５２を有してい
る。一時的に１つの位置に設定されたときには、ＭＵＸ
２６はＬＣＣ２０からのデジタル制御データをバイアス
ユニット３６に印加する。他の（長期）位置にセットさ
れたときには、ＭＵＸ２６はメモリ２４の内容をバイア
スユニット３６に印加する。メモリ２４の内容は、校正
プロセス直後の（後述する）ＬＣＣ２０からのデジタル
制御データと同じである。校正プロセスは、端子（ＣＮ
ＴＲ ＳＴＡＲＴ）５５に、また導線５６を経てＬＣＣ
２０に印加される開始信号により開始される。端子１３
２は導線１３０を経てバイアスユニット３６に接続され
ている。発振器システム１２の動作中、電流Ｉ−ＯＳＣ
がバイアスユニット３６内に設定され、これは導線１３
０を経て端子１３２内に流れる。定電流源（図示せず）
が端子１３２に接続され、またこれは一般的には、有効
測定範囲における電源および温度の変動から実質的に独
立な定電流レベルを発生する、バンドギャップ電流発生
器である。

【００１６】発振器システム１２は一般的には集積回路
チップ内において形成される。回路１４は、発振器シス
テム１２と同じ集積回路上に自由に形成され、チップの
より大きな部分を構成しても良い。好ましい実施例で
は、発振器システム１２は、ＣＭＯＳコンポーネントを
使用した集積回路チップ内に形成され、また同様にＣＭ
ＯＳコンポーネントを使用した回路１４は、同様に同じ
集積回路チップ内に形成される。回路１４の動作は、そ
れが設計された用途により決定される。発振器システム
１２は導線１８を経て回路１４にタイミングないし同期
を供給する。

【００１７】発振器システム１２の動作の全体の概要は
次の通りである。外部電力（ＶＤＤおよびグランド）が
発振器システム１２の端子４４と４５にそれぞれ印加さ
れたときには、ＲＯＳＣ１６はその基本設計により決定
された周波数において発振する。この周波数は、電圧や
温度のような変数により、製造公差による物理的および
寸法的な差により、並びに導線４０を経てバイアスユニ
ット３６から印加される制御電流により、制御される。
これらの要因のためおよびバイアスユニット３６からの
電流の制御なしに、ＲＯＳＣ１６は回路１４の動作のた
めに所望の周波数から大きく異なる周波数において動作
する。

【００１８】ＲＯＳＣ１６の設計は、導線４０上の制御
電流を中央値ないし公称値より上または下に増分させる
ことにより、ＲＯＳＣ１６の周波数は所望の値に調節す
ることができる（数パーセント以内）ようにされるもの
である。この調節をするために、所望の周波数において
正確に動作する、基準クロック（図示せず）が「ＲＥＦ
ＣＬＯＣＫ」端子４６に接続されている。開始信号が
端子５５に印加されたときには、校正プロセスが開始
し、またＬＣＣユニット２０は自動的に基準クロックの
周波数をＲＯＳＣ１６の周波数と比較する。ＲＯＳＣ１
６の周波数が基準クロックのものよりも高い場合には、
与えられた時間において開始するＲＯＳＣ１６の発振の
時間周期のカウント（サイクル）が基準クロックの時間
周期のカウントよりいくらか早めに予め決定された数
（例えば「１」）に達する。他方、ＲＯＳＣ１６の周波
数が基準クロックのものよりも低い場合には、基準クロ
ックの時間周期のカウントがＲＯＳＣ１６の時間周期の
カウントよりいくらか早めに予め決定された数（例えば
「１」）に達する。いずれの場合でも、２つの周波数の
間でカウントされたサイクル数における差は、次いでＬ
ＣＣ２０内で検知され復号化される。ＬＣＣ２０は次い
で、予め選択されたアルゴリズムにしたがって、共通多
芯導線２２を経てＭＵＸ２６を通ってバイアスユニット
３６に分離したデジタルの「オン」ないし「オフ」信号
を印加する。同時にこれらのデジタル信号はまたメモリ
２４内に供給されまた蓄積される。

【００１９】ＬＣＣ２０からのデジタル信号は、バイア
スユニット３６内のそれぞれのスイッチ（ここでは図示
しないが図３に示し、また後で詳述する）の設定を制御
する。このようにして、導線４０を経てバイアスユニッ
ト３６からＲＯＳＣ１６に印加された制御電流は、ＲＯ
ＳＣ１６の動作の周波数が基準クロックの周波数に合致
する（数パーセント以内）ようにする値にセットされ
る。ＬＣＣ２０からのこれらの同じデジタル信号はメモ
リユニット２４内に蓄積され、これにより、発振器シス
テム１２への主電力が切断されまた基準クロックが取り
外された場合でも、電力が回復したときに、これらのデ
ジタル信号は自動的にメモリユニット２４からＭＵＸ２
６を通ってバイアスユニット３６に再度印加され、また
制御電流の正しい値が導線４０に再度印加される。ＲＯ
ＳＣ１６は、このようにして、所望の周波数（つまり、
存在しない場合でも基準クロックの周波数）において動
作する。発振器システム１２は、全自動であり、また非
常に正確である。ＬＣＣ２０内における周波数の比較お
よび導線４０上の制御電流をＲＯＳＣ１６に設定する動
作は、１秒の小さい部分だけがかかる。これは校正プロ
セスと呼ばれる。ＲＯＳＣ１６の周波数が一旦セットさ
れた場合には、それは、必要ならば、新しいＣＮＴＲ
ＳＴＡＲＴ信号を端子５５にまた基準クロック周波数を
端子４６に印加することにより上記した基準クロックと
の比較のプロセス（校正プロセス）を繰り返すことによ
りリセットされるまで、基準クロックの周波数において
セットされる。

【００２０】図２を参照して、図１のＲＯＳＣ１６の１
つの例示的な実施例の基本的な図式形態が示されてい
る。追加的な説明を以下に述べる。図示したように、Ｒ
ＯＳＣ１６は「ｎ」の実質的に等しいスイッチングステ
ージ６０を有している（ステージ１、ステージ２、並び
にステージ「ｎ」だけを示した）。各ステージ６０のそ
れぞれの要素は、同じ番号を付してある。バイアスユニ
ット３６からの導線４０を経てＲＯＳＣ１６に印加され
る入力制御電流は、ここでは「Ｉ−バイアス」と称す
る。各スイッチングステージ６０は定電流発生器６２か
らなり、これからの電流は「Ｉ−バイアス」により制御
される。発生器６２からの電流は矢印６５の向きに流れ
る。電流発生器６２は、電流発生器６２に接続された上
側端子６７を有し、またグランドに接続された下側端子
６８を有するスイッチ６６に直列に接続されている。キ
ャパシタ７０は、以下の（次の）ステージに属し、また
スイッチ６６に並列に接続されており、更に端子６７に
接続された電極７２を有し、また端子６８（グランド）
に接続された電極７４を有している。キャパシタ７９
は、時には「オン」でありまた別のときには「オフ」で
あるトランジスタ（ここには図示せず）のインピーダン
スを示すインピーダンス７８と並列である。「ｎ」ステ
ージのそれぞれの出力は、コンダクタ８６を経て次のス
テージの入力に接続されており、「ｎ」番目のステージ
の出力は第１（１）のステージの入力に接続されてい
る。ＲＯＳＣ１６のこれらおよび他の要素は以下に詳細
に説明する。

【００２１】スイッチングステージ６０のステージ１の
スイッチ６６を、実線８２の位置により示した「開」の
位置で、一例として図示した。以下に説明するように、
これらのスイッチ６６は実際にはトランジスタである
（ここでは図示せず）。ここで、ここに示した例におい
て、ステージ２のスイッチは「閉」の位置であり（実線
８２の位置により示した）、またステージ「ｎ」ではス
イッチ６６の位置が閉じている（線８２の位置により示
した）。ステージ６０の数字「ｎ」は常に「奇数」であ
る。

【００２２】好ましい実施例においては、各ステージ６
０のキャパシタ７０は、そのステージに関連したトラン
ジスタ（図示せず）の電極間寄生キャパシタンスを示
す。キャパシタ７０は、一般的には非常に小さい（例え
ば、フェムトファラッド）が、各ステージ６０の、「オ
フ」（デジタル「０」）から「オン」（デジタル
「１」）またはその逆になる際のスイッチング時間に影
響を及ぼす（放電時間は充電時間と同じく重要であ
る）。よって、ステージ１のスイッチ６６が最初に閉じ
た状態から開いた状態になったときには、ステージ２の
キャパシタ７０上の電荷および電圧は実質的にゼロ（デ
ジタル「０」）である。充電電流がステージ１お電流発
生器６２から非開のスイッチ６６の回りを矢印の向きに
流れ始めるとともに、ステージ２のキャパシタ７０の両
端の電荷と電圧はフル値（デジタル「１）になり、これ
はステージ１のスイッチが開いたままである限り維持さ
れる。

【００２３】短時間の後、ステージ２のキャパシタ７０
上の電荷が、ステージ２のそれぞれのスイッチ６が開い
た位置から閉じた位置に切替わるためのレベルに達す
る。ステージ２のスイッチ６６が閉じたときには、ステ
ージｎのキャパシタ７０がステージ２のそれぞれのスイ
ッチ６６を通って放電し、ステージｎのこのそれぞれの
キャパシタ７０上にデジタル「０」が蓄積される。ステ
ージｎのキャパシタ７０上の電圧が低い十分なレベル
（ゼロに近い）に低下したとき、ステージｎ（ここで
は、ステージ「ｎ」はステージ２の後、ステージ３は図
示しない）のそれぞれのスイッチ６６は閉じた状態から
開いた位置に駆動され、またその奇数番号付けされたス
テージ６０のそれぞれのキャパシタ７０はデジタル
「１」に充電される。このようなそれぞれのスイッチ６
６の連続的な駆動およびステージ６０のそれぞれのキャ
パシタ７０の充電と放電は、一連のステージ６０の最初
から最後（ステージ「１」からステージ「ｎ」まで）を
通る累積時間の間だけ進行する。

【００２４】ステージ「ｎ」は導線９０を経て、その出
力がＲＯＳＣ１６のクロック出力信号（ＣＬＫＯ）が生
成される導線１８に接続された（図１参照）緩衝増幅器
９２の入力に接続されている。ステージ「ｎ」からのス
イッチング信号はそれぞれのコンダクタ８６を経てステ
ージ１のスイッチ６６に印加される。ステージ「ｎ」の
スイッチ６６がデジタル「１」を蓄積するために「開」
に切替わったときには、ステージ１のスイッチ６６は、
短い遅延の後に、「閉」の位置に切替わり、ステージ１
においてデジタル「１」を効率的に蓄積する。ステージ
「ｎ」のスイッチ６６が閉じたときには、ステージ
「ｎ」において「０」が蓄積され、捨て±字１のスイッ
チ６６が「開」に切替わり、同様なことがリング状のス
テージ６０の回りで連続して継続的に起こる。

【００２５】当業者にはスイッチングステージ６０のそ
れぞれのキャパシタ７０が制御されたスイッチ６６を通
してデジタル「１」を充電しあるいはデジタル「０」を
放電するために要する時間は、そのステージのそれぞれ
の電流発振器６２によりそれに印加される充電電流の特
に振幅の関数であることが理解される。この発生器６２
からの電流はＩ−バイアス電流により制御される。本発
明の重要な特徴は、ＲＯＳＣ１６（出力信号ＣＬＫＯ）
の動作周波数がＩ−バイアス電流の振幅を制御すること
により正確に調節できることにある。これを以下により
詳細に説明する。このようにして、ＲＯＳＣ１６の出力
信号ＣＬＫＯは、回路構成要素の変化や供給電圧や温度
における公称動作変化に拘らず、基準クロックの周波数
に合致する（数パーセント以内）ように電子的に自動的
に制御される。

【００２６】図３を参照して、図１のバイアスユニット
３６が、例示的な、省略した図式態様で示されている。
バイアスユニット３６からの出力制御電流Ｉ−バイアス
は導線４０を経てＲＯＳＣ１６に印加される（図１と２
を同様に参照）。バイアスユニット３６は多数の電流ス
テージ「Ｉ−１」から「Ｉ−Ｎ」からなり、各電流ステ
ージは全体的に１００で示され、また電流ミラー（Ｃ
Ｍ）ユニット１０２が電流デバイダとして機能する。こ
れらの「Ｎ」電流ステージ１００（Ｉ−１，Ｉ−２，並
びにＩ−Ｎの３つだけを示した）は一般的には互いに等
しく、またステージ１００のそれぞれの対応する要素は
同じそれぞれの参照番号を付した。

【００２７】各電流ステージ１００は、第１の電流発生
器１０４、第１の（上側の）スイッチ１０６（開で示し
た）、第２の（下側の）スイッチ１０８（開で示した）
並びに第２の電流発生器１１０から構成される。スイッ
チ１０６は、発生器１０４に接続された上側端子１１
２、並びに導線４０と端子１３４に接続された下側端子
１１４を有している。電流は第１の発生器１０４から
（スイッチ１０６が閉じているとき）矢印１１６の向き
に流れる。下側のスイッチ１０８は、導線４０および端
子１３４に接続された上側端子１２０、並びに第２の発
生器１１０に接続された下側端子１２２を有している。
電流は発生器１１０から（スイッチ１０８が閉じている
とき）矢印１２４の向きにグランドに下側に流れる。ス
テージＩ−１からＩ−Ｎの全ての上側のスイッチ１０６
と下側のスイッチ１０８は同時に開く（ここで示したよ
うに）が、いずれかの上側のスイッチ１０６が閉じてい
るときには、下側のスイッチ１０８の全ては開き、また
この逆である。よって、いずれかの電流発生器１０４の
上側のスイッチ１０６が閉じているときには、それぞれ
の電流発生器１０４からの電流は矢印１１６の向きに導
線４０中に流れ、また下側のスイッチ１０８の全ては開
く。いずれかの電流ステージ１００の下側のスイッチ１
０８が閉じているときには、それぞれの下側の電流発生
器１１０は矢印１２４の向きに導線４０から出てグラン
ドに流れる。

【００２８】ＣＭユニット１０２は導線１３０を経て入
力端子１３２に接続されている。通常の電圧供給変化や
温度変化があるときでも非常に安定に維持される逆電流
「Ｉ−ＯＳＣ」は、電流源（図示せず）から入力端子１
３２に印加される。電流「Ｉ−ＯＳＣ」は矢印１３３の
向きに流れる。ＣＭユニット１０２は端子１３４に、矢
印１３６の向きに導線４０内に流れる定電流「Ｉ−Ｏ」
を印加する。電流「Ｉ−Ｏ」は、例えば、「Ｉ−ＯＳ
Ｃ」と等しい振幅を有し、また非常に安定である。ＣＭ
ユニット１０２は、それぞれの上側の発生器１０４には
上側の破線１０４により示したように、またそれぞれの
下側の発生器１１０には下側の破線１４２により示した
ように、上側の各電流発生器１０４から、ならびに下側
の各電流発生器１１０からのそれぞれの電流の振幅を制
御する（以下に詳細に説明する）。例えば、８つの電流
ステージ１００があり、それぞれの電流発生器１０４ま
たは１１０は、小さな、正確に決定され、ＣＭ１０２に
より導線４０に印加される電流の「Ｉ−Ｏ」の小部分を
生成する。

【００２９】１つまたはそれより多くの上側のスイッチ
１０６の制御された閉じ、あるいは選択的に電流ステー
ジ１００の１つまたはそれより多い下側のスイッチ１０
８の閉じに依存して、ＣＭユニット１０２からの電流
「Ｉ−Ｏ」に加えて電流が導線４０に増分的に付加さ
れ、あるいは導線４０上の電流から増分的に電流が引か
れる。導線４０上の出力電流「Ｉ−バイアス」は、この
ようにして「Ｉ−Ｏ」と小さな、電流ステージ１００に
より供給された電流の正確に決定された増分の付加（ま
たは減算）となる。上側のスイッチ１０６と下側のスイ
ッチ１０８の設定は、以下に詳細に説明するように、多
芯導線３４を経てスイッチにそれぞれ印加される独立の
「オン」または「オフ」デジタル信号により制御される
（図１参照）。ここで（図３）、図示した導線３４は多
コンダクタの上側部分１４６と多コンダクタの下側部分
１４８を有している。

【００３０】図４を参照して、図１のＬＣＣユニット２
０の例示的な実施例の機能部分がブロック形式で示され
ている。ＬＣＣ２０は、制御ロジック（ＣＬ）部分２０
０、発振器カウンタ（ＯＣ）２０２、基準クロックカウ
ンタ（ＲＣＣ）２０４、最小カウント検出器（ＭＣＤ）
２０６、並びにスイッチ論理および出力ラッチ（ＳＬＯ
Ｌ）部分２０８から構成される。ＳＬＯＬ２０８からの
独立した「オン」または「オフ」出力信号は導線２２に
印加され（図１を参照）、この導線２２はここでは上側
の、多コンダクタ部分２１０、および下側の多コンダク
タ部分２１２を有している。これらのデジタル信号はそ
れらのそれぞれの導線２２内のコンダクタを経てメモリ
ユニット２４とＭＵＸ２６に印加され（図１参照）、し
たがってＭＵＸ２６の出力において導線３４内の独立の
コンダクタを経てバイアスユニット３６に印加される。
ＳＬＯＬ２０８からのこれらのデジタル信号は、先に説
明したように、バイアスユニット３６の電流ステージＩ
−１からＩ−Ｎのスイッチ１０６と１０８のそれぞれの
設定を制御する。

【００３１】ＬＣＣ２０のＣＬ部分２００は導線１８を
経てＲＯＳＣ１６から信号を受信し、また導線４８を経
て端子４６に印加された基準クロック（図示せず）から
の信号を受信する。「開始」コマンド（端子５５に印加
されたＣＮＴＲ ＳＴＡＲＴ）により、ＣＬ部分２００
は導線２１６を経てＲＯＳＣからＯＣに信号を印加し、
また導線２１８を経て基準クロックからＲＣＣ２０４に
信号を印加する。カウンタＯＣ２０２とＲＣＣ２０４は
同一であり、それぞれのＲＯＳＣの開始の瞬間からカウ
ントされたサイクルの数の累積カウント、並びにカウン
トに印加された基準クロック信号をそれぞれ供給する。
一例として、カウンタ２０２と２０４は、それらに印加
された発振信号の２５６時間周期（サイクル）までカウ
ントアップすることができる、８ビットバイナリーカウ
ンタ（業界では公知）である。ＯＣ２０２の出力カウン
トは多コンダクタ共通導線２２０を経てＭＤＣ２０６に
またＳＬＯＬ２０８に印加される。ＲＣＣ２０６の出力
カウントは、多芯共通導線２２２を経てＭＣＤ２０６お
よびＳＬＯＬ２０８に印加されている。「開始」の際に
は（ＣＮＴＲ ＳＴＡＲＴが端子５５に印加されたと
き）、各カウンタは初期的に１０進法で２５５に等価な
２進値にセットされ、その後にゼロ（最小カウント）に
カウントダウンされる。カウンタＯＣ２０２あるいはＲ
ＣＣ２０４のいずれかが「ゼロ」カウントになるかこれ
に略なったときに（他のカウンタはまだゼロでないカウ
ント）、このゼロはＭＣＤ２０６により検出され、ＭＣ
Ｄ２０６は次いで導線２２４を経てＣＬ２００が導線２
１６と２１８上の入力信号を「停止」するためにそれぞ
れのカウンタＯＣ２０２とＲＣＣ２０４に信号出力す
る。ＣＬ２００がＭＣＤ２０６からのゼロカウント信号
上で「停止」を受信したときには、ＯＣＣ２０２とＲＣ
Ｃ２０４のそれぞれの出力カウントはよって「凍結」さ
れる。カウンタＯＣ２０２とＲＣ２０４はカウントして
いるが、これらのそれぞれの２進値出力カウントは飛ん
でＳＬＯＬ２０８に印加される。ＳＬＯＬ２０８は連続
的に２進値カウントを復号化し、また導線２３０を経て
ＣＬ２００からの続くコマンドを印加し、カウントが
「凍結」されたときには、選択されたデジタル列「オ
ン」または「オフ」が出力導線２２のそれぞれのコンダ
クタに信号を出力する。

【００３２】１つまたは他のカウンタＯＣ２００ないし
ＲＣＣ２０４から「ゼロ」カウントにおいてＭＣＤ２０
６からＣＬ２００に「停止」信号を受信したときには、
カウンタ内のゼロおよび非ゼロカウンタが「凍結され」
また復号化される。同時に、ＣＬ２００は導線２３０を
経てＳＬＯＬ２０８に別々の準備状態デジタル「オン」
または「オフ」信号を多コンダクタ出力導線２２上に
「ラッチ」するように信号を送る。これらのデジタル信
号「オン」および「オフ」の列は、後述するように予め
決定されたアルゴリズムにしたがって復号化された非ゼ
ロカウントに対応する。残りの非ゼロカウントがＯＣ２
０２内に残っている場合には、ＲＯＳＣ１６は基準クロ
ックのものよりも遅い周波数を有する。残りの非ゼロカ
ウントがＲＣＣ２０４内に残っている場合には、ＲＯＳ
Ｃ１６は基準クロックのものよりも早い周波数を有す
る。ＳＬＯＬ２０８はこのように、導線２２０上ないし
導線２２２上の「凍結された」非ゼロ２進値カウントか
ら、デジタル「オン」信号を印加するか、または出力導
線２２の上側部分内のそれぞれのコンダクタ、または導
線２２内の下側部分内のそれぞれのコンダクタへ信号出
力するかを、表すことができる。ＬＣＣ２０の上記の説
明は動作の機構とモードの概要である。ＬＣＣ２０の動
作の別の説明とその構成と機構の特定の詳細は以下に行
う。

【００３３】図５Ａと５Ｂを参照して、図１と２のＲＯ
ＳＣの好ましい実施例の特定の回路ダイヤグラムが示さ
れている。ＲＯＳＣ１６はここでは、破線のボックス３
００内で示された、５つの実質的に同じスイッチングス
テージ「１」から「５」（ステージの奇数番号）で構成
される。各ステージ３００はここでは図２に図式的に示
したスイッチングステージ６０を等価である。各ステー
ジ３００、例えばステージ１は、Ｎチャネル電界効果ト
ランジスタ３０４に電流直列に接続されたＰ−チャネル
電界効果トランジスタ３０２から構成される。Ｎ−チャ
ネル電界効果トランジスタ３０６は、そのドレインとゲ
ートが一緒に接続されてダイオードとして機能し、また
トランジスタ３０４と接続され、同じステージの内側に
位置している。トランジスタ３０４と３０６は、Ｎ−チ
ャネル電流ミラーは位置で接続され、それらの動作は後
述する。トランジスタ３０２、３０４および３０６のそ
れぞれは、ドレイン、ソース、並びにゲートを有する。
ドレインとソースは、第１および第２のないし第２ない
し第１のトランジスタの出力と称する。ステージ３００
のそれぞれにおける対応する要素は同じ参照番号を付し
てある。

【００３４】トランジスタ３０２は、供給電圧＋ＶＤＤ
が印加された共通電圧バス３１２に接続されたソース電
極３１０を有している。トランジスタ３０２は、制御電
圧バス３１６に接続されたゲート電極３１４を有し、ま
た端子（ノード）３２０に接続されたドレイン電極３１
８を有する。トランジスタ３０４は、端子３２０に接続
されたドレイン電極３２２を有し、直ぐ前の（駆動）ス
テージの端子３２０に接続されたゲート電極３２４を有
し、またグランドバス３２８に接続されたソース電極３
２６を有する。トランジスタ３０６は、共に駆動（直ぐ
前の）ステージの端子３２０に接続されまたグランドバ
ス３２８に接続されたソース電極３３４を有する、ドレ
イン電極３３０とゲート電極３３２を有している。トラ
ンジスタ３０６はダイオードとして形成され、また先の
駆動ステージの端子の電圧揺動を制限する電圧クランプ
として機能する。これにより、発振器システム１２にお
ける好ましくないスイッチングノイズが減じられる。駆
動ステージのトランジスタ３０２と３０４に関連した寄
生キャパシタンス、並びに次のステージのトランジスタ
３０６と３０４は、破線で示し、キャパシタ３２９は駆
動ステージの端子３２０に接続された第１のプレートと
グランドバス３２８に接続された第２のプレートを有す
る。ここで、ステージ２におけるトランジスタ３０４の
ゲート電極３２４はステージ１の端子３２０に戻し接続
され、ステージ３のトランジスタ３０４のゲート電極３
２４はステージ２の端子（ノード）３２０に戻し接続さ
れており、以下ステージ５まで同様である。ステップ５
の端子（ノード）３２０は導線３３６を経てステージ１
のトランジスタ３０４のゲート３２４に接続されてい
る。このようにして、ＲＩＳＣ１６の５つのステージ３
００は「リング状」に接続されている。

【００３５】図５Ｂの右側に示したのは、Ｐ−チャネル
電界効果トランジスタ３４６であり、これは電圧供給バ
ス３１２に接続されたドレイン電極３４８を有し、電圧
バス３１６に接続されたゲート電極３５０を有し、並び
にドレイン電極３５２を有している。Ｎ−チャネル電界
効果トランジスタ３５４は、トランジスタ３４６のドレ
イン電極３５２および導線３５８に共通に接続されたド
レイン電極３５６を有し、ステージ５のトランジスタ３
０４のゲート電極３２４に接続されたゲート電極３６０
を有し、またグランドバス３２８に接続されたソース電
極３６２を有している。導線３５８は第１の増幅器−イ
ンバータ３６４の入力に接続され、またその出力が出力
導線１８に接続されてＲＯＳＣ１６の出力信号ＣＬＫＯ
が得られる第２の増幅器−インバータ３６６の入力に接
続されている。

【００３６】図５Ａの左に示したのは、電圧バス３１２
に接続されたソース電極３７２を有し、また電圧バス３
１６にともに接続されたゲート電極３７４とドレイン電
極３７６を有するＰーチャネル電界効果トランジスタ３
７０である。Ｎ−チャネル電界効果トランジスタ３８０
は、トランジスタ３７０のドレイン電極３７６と電圧バ
ス３１６に共に接続されたドレイン電極３８２を有し、
Ｉ−バイアス電流導線４０に接続された（図２を参照）
ゲート電極３８４を有し、またグランドバス３２８に接
続されたソース電極３８６を有している。Ｎ−チャネル
電界効果トランジスタ３９０は、導線４０にともに接続
されたドレイン電極３９２とゲート電極３９４を有し、
またグランドバス３２８に接続されたソース電極３９６
を有する。

【００３７】制御電流Ｉ−バイアスは導線４０から矢印
３９８の向きに、ダイオード接続されたトランジスタ３
９０を通って流れ、またトランジスタ３８０のゲート３
８４上に制御電圧を生成し、またこれはトランジスタ３
８０を通ってグランドに流れる制御電流Ｉ−バイアスに
比例する電流を発生させる。ダイオード接続されたトラ
ンジスタ３８０を通って流れる電流は、逆に、制御電圧
バス３１６上の電圧を生成し、これはＩ−バイアス電流
に比例する電流を発生するために使用される。この電圧
はＩ−バイアス電流により正確に制御される。事実上、
この配置はＩ−バイアス制御電流を対応する電圧バス３
１６上の制御電圧に変換する。トランジスタ３７０は、
電流ミラー配列（業界では公知）内のステージ３００の
トランジスタ３０２に接続されて、トランジスタ３７０
を通る電流に比例する、ステージ３００のトランジスタ
３０２内のそれぞれの電流を生成する。電圧バス３１６
上の制御電圧は、Ｉ−バイアス電流に比例し、逆に、ト
ランジスタ３０２を通るそれぞれの電流を制御する、ト
ランジスタ３７０を通る電流により決定される。一例と
して、トランジスタ３７０を通る電流は、Ｎ−チャネル
トランジスタ３９０と３８０を構成する電流ミラーによ
りＩ−バイアス電流に等しくセットされ、またステージ
３００のトランジスタ３０２を通るそれぞれの電流はそ
れぞれトランジスタ３７０を通る電流に等しくされる。

【００３８】図２に関して説明したように、それぞれの
スイッチ６６が開いているときにステージ６０の負荷キ
ャパシタ７０を充電するために発生器６２から利用可能
な電流は、キャパシタ７０をフル値に充電するのに必要
な時間を決定する。スイッチが閉じたときの放電電流は
また、発生器６２から利用可能な電流に比例し（Ｎ−チ
ャネル電流ミラートランジスタ３０６と３０４の動作を
通して）、また放電時間を決定する。図５Ａと５Ｂにお
いて、キャパシタは示されておらず、またキャパシタ７
０（図２）の等価は、それぞれのステージ３００に対し
て端子（ノード）３２０からグランドの寄生キャパシタ
である。図５Ａと５Ｂのステージ３００のトランジスタ
３０４はスイッチ６６（図２）に対応し、また図５Ａと
５Ｂのトランジスタ３０６はインピーダンス（図２）に
対応する。図５Ａと５Ｂの各ステージ３００のトランジ
スタ３０２は電流発生器（図２）に対応する。各ステー
ジ３００のトランジスタ３０２から利用可能なそれぞれ
の電流は、制御電圧バス３１６上の電圧を通ってＩ−バ
イアス電流により制御される。

【００３９】好ましい実施例では、トランジスタ３０６
のサイズはトランジスタ３０４の半分であり、これによ
りトランジスタ３０４は、オンのときには、トランジス
タ３０６の２倍に等しい電流を導通する。トランジスタ
３０６を通る電流は先のステージのトランジスタ３０２
における電流に等しい。よって、トランジスタ３０４
は、オンしたときには、トランジスタ３０２からの電流
の全ておよびそれ以上を受け、これによりノード３２０
上の電位を迅速にゼロ（グランド電位）に近く引き下げ
ることができる。これによりキャパシタ３２９が放電さ
れ、またその特定のステージ３００においてデジタル
「０」が蓄積される。トランジスタ３０４がオフになっ
たときには、トランジスタ３０２からの制御電流を短時
間でこのステージ３００の負荷キャパシタンス（キャパ
シタ３２９）をデジタル「１」を示す電位まで充電す
る。この電位は、ダイオード接続されたトランジスタ３
０６により比較的低い値（通常は単にＮ−チャネルデバ
イスのしきい値よりやや大きい値）にクランプされる。
寄生キャパシタンス（つまり、キャパシタ３２９）の充
電と放電の時間は、先に説明したように、トランジスタ
３０２により供給される電流の振幅の関数である。

【００４０】図５Ａと５Ｂに示されたＲＯＳＣ１６の回
路から分かるように、ステージ３００のステージ１のト
ランジスタ３０４が「オン」したときには、電圧ノード
３２０のそれぞれの電圧は、制御された時間内にグラン
ド電位（デジタル「０」）近くまで引き下げられる。こ
れは、逆に、次のステージ３００である、ステージ２の
トランジスタ３０４と３０６のゲート３２４と３３２
を、グランド電位近くまで引き下げ、ステージ２のトラ
ンジスタ３０４が「オフ」になる。これが起きたときに
は、ステージ２の端子３２０（およびその寄生キャパシ
タンス）が次いで（制御された時間内で）、ステージ２
のトランジスタ３０２によりハイレベル（デジタル
「１」）に充電される。ステージ３００は電流ステアリ
ングインバータと呼ばれる。ＲＯＳＣ１６とその関連し
たバイアスユニット３６は電流ステアリング論理にした
がって動作する。ＲＯＳＣ１６の１つのステージ３００
から次のステージ３００への「１」から「０」へ、また
逆に「０」から「１」へのスイッチングは、各ステージ
３００が双安定であるものの、連続的である。１つのス
テージから次のステージへ進行するため（これは制御可
能である）のスイッチングイベントのために必要な時間
およびステージの数（これは予め定められる）は、ＲＯ
ＳＣ１６の動作の周波数を決定する。Ｐ−チャネルトラ
ンジスタ３４６とＮ−チャネルトランジスタ３５４の機
能は、電流−ステアリング論理のデジタルレベルを標準
のＣＭＯＳ論理のデジタルレベルに変換することであ
る。これは、これらのトランジスタのサイズを互いに適
切に設定することにより達成される。

【００４１】図６Ａと６Ｂを参照して、図３のバイアス
ユニット３６の好ましい実施例が示されている。図６Ａ
と６Ｂのバイアスユニット３６は、８つの電流−供給ス
テージ「Ｉ−１」から「Ｉ−８」から構成され、各ステ
ージは全体を４００で示した破線のボックス内にある。
ステージ４００は互いに実質的に同じであり、また各ス
テージの対応する要素はそれぞれ同じ番号を付してあ
る。各ステージ４００、例えばステージＩ−１は、Ｐ−
チャネル電界効果トランジスタ４０２、第１のＮ−チャ
ネル電界効果トランジスタ４０４、第２のＮ−チャネル
電界効果トランジスタ４０６並びにＮ−チャネル電界効
果トランジスタ４０８を有している。トランジスタ４０
２は、共通の供給電圧（＋ＶＤＤ）バス４１１が接続さ
れたソース電極４１０を有し、共通の制御電圧バス４１
１に接続されたゲート電極４１２を有し、またドレイン
電極４１６を有する。トランジスタ４０４は、トランジ
スタ４０２のドレイン電極４１６に接続されたドレイン
電極４１８を有し、入力制御端子「Ｐ−１」に接続され
たゲート電極４２０を有し、また共通の出力電流バス４
２４に接続されたソース電極４２２を有する。トランジ
スタ４０６は、出力電流バス４２４に接続されたゲート
電極４２８を有し、制御端子「Ｍ−１」に接続されたゲ
ート電極４２８を有し、またトランジスタ４０８のドレ
イン電極４３２に接続されたソース電極４３０を有す
る。トランジスタ４０８は、共通の制御電圧バス４３６
に接続されたゲート電極４３４を有し、また共通のグラ
ンドバス４４０に接続されたソース電極４３８を有す
る。ここで、入力端子「Ｐ−１」と「Ｍ−１」はそれぞ
れステージＩ−１だけにであり、端子「Ｐ−２」と「Ｍ
−２」はステージＩ−２に印加され、同様に、端子「Ｐ
−８」と「Ｍ−８」はステージＩ−８のためである。定
常状態のデジタル「オン」または「オフ」の制御電圧信
号は、電流Ｉ−バイアスのレベルをセットするために、
後述するように、端子Ｐ−１からＰ−８およびＭ−１か
らＭ−８のいずれか１つに印加される。

【００４２】図６Ａの左に示したのは、Ｐーチャネル電
界効果トランジスタ４４２、Ｐーチャネル電界効果トラ
ンジスタ４４４、Ｐーチャネル電界効果トランジスタ４
４６並びにＮーチャネル電界効果トランジスタ４４８で
ある。トランジスタ４４２は、供給電圧バス４１１に接
続されたソース電極を有し、またそれに接続された端子
１３２を有する共通導線１３０（図１と３を参照）に接
続されたゲート電極４５２と４５４を有している。発振
器システム１２の動作の間、図６Ａと６Ｂのバイアスユ
ニット３６内で電流Ｉ−ＯＳＣが設定され、これは導線
１３０ｗ経て端子１３２内に流れる。定電流源（図示せ
ず）は、端子１３２に接続され、また一般的には有効測
定範囲において実質的に電力と温度に独立な定電流レベ
ルを発生するバンドギャップ電流発生器である。トラン
ジスタ４４４は供給電圧（＋ＶＤＤ）端子４６０に接続
されたソース電極４５８を有し、共通導線１３０に接続
されたゲート電極４６２を有し、また出力電流バス４２
４に接続されたドレイン電極４６４を有する。図６Ａと
６Ｂのバイアスユニット３６の動作の間、電流Ｉ−Ｏは
導線５７０を通って流れ、また図示したように導線４０
中を流れるＩ−バイアスの一部を形成する。トランジス
タ４４６は電圧供給（＋ＶＤＤ）端子４６８に接続され
たソース電極４６６を有し、共通の導線１３０に接続さ
れたドレイン電極４７２を有し、またトランジスタ４４
９のドレイン電極４７４に接続されたドレイン電極４７
２を有する。トランジスタ４４８はそのドレイン電極４
７４に接続されたゲート電極４７６を有し、またグラン
ド端子４７９に接続されたソース電極４７８を有する。
同じ電圧＋ＶＤＤはバス４１１と端子４６０と４６８に
接続することができる。

【００４３】トランジスタ４４２の右側においては、ダ
イオード接続され、電流デバイダ電流ミラー構成であ
り、全体を破線ボックス４８０の内側に示した。この構
成４８０は４つのトランジスタ、Ｐ−チャネル電界効果
トランジスタ４８２、Ｎ−チャネル電界効果トランジス
タ４８４、Ｐ−チャネル電界効果トランジスタ４８６、
並びにＮ−チャネル電界効果トランジスタ４８８から構
成される。Ｎ−チャネルトランジスタ４４８の右には、
破線のボックス４９０内に示した、同様な（しかしなが
ら同一ではない）電流デバイダ電流−ミラー構成があ
る。構成４９０は４つのトランジスタ、Ｐ−チャネル電
界効果トランジスタ４９２と４９６、Ｎ−チャネル電界
効果トランジスタ４９４と４９８から構成される。

【００４４】構成４８０のトランジスタ４８２は、供給
電圧バス４１１に接続されたソース電極５０２を有し、
導線１３０に接続されたゲート電極５０４を有し、また
トランジスタ４８４のドレイン電極５０８に接続された
ドレイン電極５０６を有する。トランジスタ４８４は、
ドレイン電極５０８に接続されたゲート電極５１０を有
し、またグランドバス５１４に接続されたソース電極５
１２を有する。トランジスタ４８６は、供給電圧バス４
１１に接続されたソース電極５１６を有し、また電圧バ
ス４１４にともに接続されたゲート電極５１８とドレイ
ン電極５２０を有する。トランジスタ４８８は、トラン
ジスタ４８６のドレイン電極５２０と電圧バス４１４に
共に接続されたドレイン電極５２２を有し、トランジス
タ４８４のゲート５１０とドレイン５０８にともに接続
されたゲート電極５２１を有し、またグランドバス５１
４に接続されたソース電極５２６を有する。

【００４５】構成４９０のトランジスタ４９２は、供給
電圧（＋ＶＤＤ）バス５３２に接続されたソース電極５
３０を有し、またトランジスタ４９４のドレイン電極５
３８に共に接続されたゲート電極５３４とドレイン電極
５３６を有する。トランジスタ４９４は、トランジスタ
４４８のドレイン電極４７４とゲート電極４７６にとも
に接続されたゲート電極５４０を有し、またグランドバ
ス５４４に接続されたソース電極５４２を有する。トラ
ンジスタ４９６は、電圧供給バス５３２に接続されたソ
ース電極５４６を有し、トランジスタ４９２のゲート電
極５３４とドレイン電極５３８にともに接続されたゲー
ト電極５４８を有し、またトランジスタ４９８のドレイ
ン電極５５２と電圧バス４３６にともに接続されたドレ
イン電極５５０を有する。トランジスタ４９８は、ドレ
イン電極５５２に接続されたゲート電極５５４を有し、
またグランドバス５４４に接続されたソース電極５５６
を有する。

【００４６】バイアスユニット３６の出力電流バス４２
４は、導線４０（Ｉ−バイアス）が接続された端子５６
０の左において接続されている。電流は端子５６０に矢
印５６２により示した向きに流れる。共通の導線１３０
は、電流「Ｉ−ＯＳＣ」が印加される端子１３２に接続
されている。電流は端子１３２に矢印５６６の向きに流
れる。

【００４７】上記したように、電流「Ｉ−ＯＳＣ」は供
給電圧と温度の変化に関して安定である。この電流「Ｉ
−ＯＳＣ」の流れはトランジスタ４４２を通って共通の
導線１３０上に安定な電圧を設定し、これは電流「Ｉ−
ＯＳＣ」に比例する電流を発生するために使用される。
共通導線１３０は、電流−デバイダ電流−ミラー構成４
８０の一部を形成するトランジスタ４８２のゲート５０
４に接続される。導線１３０上の電圧は、ダイオード接
続されて電流源として機能するトランジスタ４８２とト
ランジスタ４８４を通って直列に流れるＩ−ＯＳＣに比
例する電流を発生する。トランジスタ４８を通る電流
は、トランジスタ４８２と４８４のドレイン５０６と５
０８にともにそれぞれ接続されたそのゲート電極５２１
により制御され、また電流Ｉ−ＯＳＣに比例する。トラ
ンジスタ４８８は、電流源としてダイオード接続された
トランジスタ４８６を直列に接続されている。トランジ
スタ４８６は電圧バス４１４を経て電流−ミラー構成内
部でステージＩ−１からＩ−８のそれぞれのトランジス
タ４０２に接続される。構成４８０のトランジスタ４８
２，４８４，４８６および４８８のサイズと、トランジ
スタ４０２のサイズは、トランジスタ４４２のサイズに
比例し、これによりトランジスタ４０２のそれぞれに供
給される電流の振幅は電流「Ｉ−ＯＳＣ」の振幅の予め
定められた小さい小部分である。これは以下にさらに詳
細に説明する。

【００４８】トランジスタ４４のゲートに接続された、
導線１３０上の電圧は、トランジスタ４４４を通る電流
により制御される。この電流は、「Ｉ−Ｏ」と呼ばれ、
制御電流バス４２４内へ矢印５７０の向きに流れる。ト
ランジスタ４４のトランジスタ４４２に対するサイズ
は、例えば、「Ｉ−Ｏ」の振幅が「Ｉ」の振幅と等しく
なるようなものである。

【００４９】導線１３０上の電圧は、トランジスタ４４
６のゲート４７０に接続され、電流Ｉ−ＯＳＣに比例
し、このトランジスタ４４６およびダイオード接続され
てこれと直列なトランジスタ４４８を通って流れる、電
流を発生する。これらのトランジスタは、電流「Ｉ−Ｏ
ＳＣ」にしたがって、電流−デバイダ電流−ミラー構成
４９０の動作を制御する。トランジスタ４９４のゲート
電極５４０はトランジスタ４４６と４４８のドレイン電
極４７２と４７４の共通接続に接続されている。トラン
ジスタ４９４は、トランジスタ４９２に直列に接続さ
れ、これはダイオード接続され、またこれらを通る電流
は電流Ｉ−ＯＳＣに比例する。トランジスタ４９２と４
９４のそれぞれのドレイン電極５３６と５３８は、とも
にそれぞれトランジスタ４９４と４９２のゲート電極５
４８と５３４に接続されている。ゲート電極５４８のバ
イアスレベルはトランジスタ４９６を通る電流を発生す
るために使用され、これはダイオード接続されたトラン
ジスタ４９２を通って流れる電流に比例し、この電流は
またトランジスタ４９８を流れる。トランジスタ４９８
は電流源としてダイオード接続されており、また制御電
圧バス４３を通ってステージＩ−１からＩ−８のそれぞ
れのトランジスタ４０８のための電流ミラーを形成す
る。各トランジスタ４０８により生成されたそれぞれの
電流は電流Ｉ−ＯＳＣの予め定められた小さな小部分で
ある。それぞれのトランジスタ４０２と４０８を通る別
々の電流の振幅は以下に説明する基準により決定され
る。これらの別々の電流は、先に説明したように（図
３）、新しい電流「Ｉ−バイアス」を生成するためにバ
イアス電流出力導線４２４上の電流「Ｉ−Ｏ」から増分
的に追加ないし減算される。

【００５０】以下の表１は、発振器時間周期（Ｔｐｏ）
のナノ秒（ｎｓｅｃ）、ＲＯＳＣ１６の周波数のメガヘ
ルツ（ＭＨｚ）、並びに電流Ｉ−バイアスのマイクロア
ンペア（μＡ）の間の値の関係を示したものである。典
型的な例示的な実施例では、高い電圧＋ＶＤ＝＋３．３
ボルト、温度＝５５℃、Ｔｐｏ＝３３．９９８ｎｓｅ
ｃ、並びにＩ−バイアス＝３２．４５６０８９６μＡで
ある。これらの値は、当行技術において公知な技術にし
たがってコンピュータシュミレーションして得たもので
あり、発振器システム１２のための基準は下記の通りで
ある。

【００５１】

【表１】

【００５２】表Ｉは、ａ）の部分が発振器がスピードア
ップした際のＴｐｏ、ｆｏ，並びにＩ−バイアスの関係
を示し、ｂ）の部分が発振器がスローダウンした時のこ
れらの関係を示している。部分ａ）から分かるように、
列８、Ｉ−バイアス電流が約５９．５８μＡで、ｆｏは
約４６．２７ＭＨｚ、あるいは２９．４１ＭＨｚの公称
ｆｏより５２．３２％大きい。列８のＩ−バイアス電流
は約５９．５８μＡであり、公称Ｉ−バイアス電流より
８３．５％大きく、またＴｐｏは約２１．６ｎｓｅｃで
公称Ｔｐｏより−３６．４３％小さい。同様に、部分
ｂ）から分かるように、Ｉ−バイアス電流は約１２μＡ
（公称Ｉ−バイアス電流よりも−６２．７％小さい）、
ｆｏは１３．３６７ＭＨｚ（公称ｆｏよりも−５４．５
５％小さい）、またＴｐｏは７４．８１２ｎｓｅｃ（公
称Ｔｐｏより１２０％大きい）である。

【００５３】ここで、周波数ｆｏが表Ｉのように調節さ
れる範囲は、Ｉ−バイアスの変化により、公称周波数の
約２９．４１ＭＨｚに対して＋５７．３２％（列８、部
分ａ）から−５４．５５％（列８、部分ｂ）に広がる。
よって、これらの生成グループから外れたいかなる与え
られた発振器の周波数のための調節範囲は約±５０％で
ある。この範囲は、所望の公称周波数の約２９．４１Ｍ
Ｈｚの両側上にある調節されない周波数を有した発振器
の密度により必要な長生を十分にカバーし、各発振器の
ためのそれぞれの調節はその動作周波数を公称周波数
（基準クロックに対して測定された）の数パーセント以
内に持っていく。

【００５４】また、表Ｉの部分ａ）の電流Ｉ−バイアス
の範囲は公称値（約３２．４５μＡ）から公称値（列
８）より＋８３．５％大きいところまで広がる。便宜
上、８つの電流ステージ４００が採用されるので（図６
Ａと６Ｂ）、列１−８として示したそれぞれの増大する
電流Ｉ−バイアスの増分は、Ｉ−バイアスの公称値の約
１０．５％（８３．５％／８）に等しい。同様に、部分
ｂ）から分かるように、電流Ｉ−バイアスの負の増分は
公称値の約−７．９％（−６２．７％／８）に等しい。
よって、負の増分ステップ、部分ｂ）における列１−８
は、互いにほぼ等しい（つまり、それぞれ約２．５μ
Ａ）。電流Ｉ−バイアスにおける正の増分ステップは、
部分ａ）の列１−８に示し、同様に互いに等しい（つま
り、それぞれ約３．４μＡ）が、部分ｂ）の負の増分ス
テップよりはやや大きい値を有する。

【００５５】以下の表ＩＩは、部分ａ）発振器カウンタ
におけるそれぞれの残りのカウントに対応する実際の発
振器時間周期Ｔｐｏ（ｖｓ．公称時間周期）の種々の値
の関係、および部分ｂ）ＲＯＳＣ１６の実際の周波数ｆ
ｏへの必要なパーセンテージ調節とともに、基準クロッ
クカウンタにおけるそれぞれの残りのカウントを示して
いる。表ＩＩは電流Ｉ−バイアスの値における調節をす
る際の残りのカウントを利用するためのアルゴリズムを
例示している。

【００５６】

【表２】

【００５７】表２の部分ａ）は、発振器システム１２が
ますます遅く動作する際の、列１−８におけるＴｐｏの
それぞれのパーセンテージ差（ｖｓ．３３．９９８ｎｓ
ｅｃの公称値）を示している。発振器システム１２が基
準クロック（図４参照）に対して遅く動作したときに
は、基準クロックカウンタ２０４がゼロ、または予めセ
ットされたゼロに近い最小カウントに到達した際に、発
振器カウンタ２０２における残りのカウントがあること
を思い出すべきである。表ＩＩの部分ａ）の列１−８に
おけるＴｐｏの選択された値に基づいて、発振器カウン
タ２０２における対応する残りのカウンタがそれぞれの
列１−８に与えられる。例えば、両方のカウンタが８ビ
ットダウンカウンタであり、最初に最大カウントの２５
５が負荷されている場合には、列１に示した＋７．９２
％のＴｐｏが残りの「１８」のカウント結果となる。こ
れは以下のように計算される。 残りのカウント＝〔１−１／（１．０７９２）〕×２５
５＝１８（整数に丸めた）。列８に示した＋５７．３２
％Ｔｐｏは、〔１−１／（１．５７３２）〕×２５５＝
９２（丸め）の残りのカウントの結果である。発振器カ
ウンタはここでは発振器カウンタ（ＯＣ）２０２（図
４）である。その８つの２進数ビットは次のように考え
られる。 ビット位 置 １番 ２番 ３番 ４番 ５番 ６番 ７番 ８番 重み付け１０進値 １ ２ ４ ８ １６ ３２ ６４ １２８ ８つの位置のそれぞれにセットされたビットは１０進カ
ウントの「２５５」となる。部分ａ）の列１のカウント
「１８」は、５番目の位置におけるビット（重みつけ１
０進値の１６）プラス２番目の位置におけるビット（重
み付け１０進値の２）により表され、つまり１６＋２＝
１８である。同様に、列８に示された５７．３２％のＴ
ｐｏは、６４（７番目のビット）＋１６（５番目のビッ
ト）＋８（４番目のビット）＋４（３番目のビット）に
より表される、残りのカウントの「９２」となる。

【００５８】同様にして、表ＩＩの部分ｂ）は列１−８
において、発振器がますます速く動作する際の、基準ク
ロックカウンタにおけるそれぞれの残りのカウントを示
す。よって、列１においては、Ｔｐｏは−６．１３％で
あり、残りのカウントは、（０．０６１３）×２５５＝
１６により計算されるように１６（丸め）である。同様
に列８において、−５４．５５％のＴｐｏに対して残り
のカウントは（０．５４５５）×２５５＝１３９（丸
め）である。これらのそれぞれのカウントの重みつけ２
進値は示した通りである（例えば、列８では、１３９＝
１２８＋８＋２＋１）。

【００５９】バイアスユニット３６の連続的な電流ステ
ージがいつオンしたかを決定するためのアルゴリズムが
ここで使用されて、それぞれ公称Ｉ−バイアス電流に付
加されまたはこれから減算される。これは以下に説明す
る。８ビットの残りのカウントの１番目と２番目のビッ
トは、これらがなんら正確さを増大するものでないの
で、無視される。表ＩＩの部分ａ）のように発振器が遅
く走行する際には、公称Ｉ−バイアスに増分の電流量を
付加するために、残りのカウントが「１８」（列１）に
達するまでは電流ステージ４００（図６）はオンするこ
とがない。２番目のビットは無視されるので、実際のタ
ーゲットカウントはここでは「１６」に減じられる。カ
ウントが１６に達したときには、バイアスユニット３６
（図６Ａと６Ｂ）１つのステージ４００内のトランジス
タ４０４がオンし、約３５．８５μＡのＩ−バイアスを
与えるためにＩ−バイアスの公称値に約＋１０．５％が
付加され、発振器周波数ｆｏが＋７．９２％だけ増加す
る（テーブルＩの部分ａ、列１に示したように）。テー
ブルＩＩの部分ａ）の残りのカウントが「３４」、実際
には２番目のビットが無視されるので３２に達したとき
に（列２）、第２のステージ４００のトランジスタ４０
４がオンし、また列１−８のそれぞれの残りのカウント
にしたがって８つのステップも同様となる。周波数ｆｏ
において得られた調節は、列１−８に示したように、＋
７．９２から＋５７．３２％に広がる。

【００６０】発振器が速く動作しており、また表ＩＩの
部分ｂ）の列１に示したように基準クロックカウンタ内
の残りのカウントが「１６」に達したときには、１つの
電流ステージ４００内のトランジスタ４０６がオンす
る。これは、表Ｉの部分ｂ）列１に示したように、発振
器周波数ｆｏを６．１３％だけ減少するべく約２９．９
μＡの調節されたＩ−バイアス電流を与えるために、公
称Ｉ−バイアス電流から−７．９％の増分を減算する。
別のステージ４００におけるトランジスタ４０４は、表
ＩＩの部分ｂ、列１のカウント１６において１つのステ
ージからオンし、カウント３１ないし１番目と２番目の
ビットが無視されるので（列２）実際には２８において
は２つがオンし、カウント４８においては３つがオン
し、すべての８つのステージがカウント１３９、実際に
は１番目と２番目のビットが無視されるので（列２）１
３６においてオンするまで、以下同様である。この結果
得られた周波数ｆｏにおける調節は、列１−８に示した
ように、−６．１３％から−５４．５５％である。以下
に、どのようにして、それぞれのカウントＯＣ２０２と
ＲＣＣ２０４の１つまたは他の残りのカウントにおける
それぞれの２進ビットが、バイアスユニット３６（ＺＵ
６）のそれぞれの電流ステージ４００を制御するため
の、定常状態のデジタル「オン」と「オフ」信号を発生
するためにＳＬＯＣ２０８（図４）に印加されるのかを
説明する。これらの定常状態の制御信号は、先に説明し
たように、バイアスユニット３６の端子「Ｐ−１」から
「Ｐ−８」および「Ｍ−１」から「Ｍ−８」にそれぞれ
印加される。

【００６１】図７を参照して、論理回路６００の詳細な
ダイヤグラムが示されている。論理回路６００は、それ
ぞれ図４に示した制御論理（ＣＬ）ユニット２００と最
小カウント検出器（ＭＣＤ）の機能を達成するのに有用
である。論理ユニット６００は、左側において、基準ク
ロック導線４８（図４を参照）が接続された端子６０２
と、ＲＯＳＣ１６からの導線１８が接続された端子６０
４（ＯＳＣ ＣＬＫＩＮ）を有している。論理ユニット
６００は、正の動作開始信号（ＣＮＴＲ ＳＴＡＲＴ）
が印加された端子６０５、および負のリセット信号（Ｒ
ＳＥＴＢ）が印加された端子６０６を有している。論理
回路６００は、図７の中央部付近において、発振器カウ
ンタクリア信号（ＯＳＣ ＣＬＥＡＲ）が印加された端
子６０８と、基準クロックカウンタクリア信号（ＲＥＦ
ＣＬＥＡＲ）が印加された端子６０９を有している。
論理回路６００は３つの「Ｄ」フリップ−フロップラッ
チ６１０，６１２および６１４から構成される。これら
のラッチは業界では公知であり、それぞれ従来設計のよ
うに「Ｄ」、「Ｑ」、「Ｑｂａｒ」、「ＣＬＲ」並びに
「ＣＬＫ」の端子を有している。論理回路６００はさら
に、インバータ６１６，６１８，６２０，６２２，６２
４，６２６，６２８，６３０，６３２，６３４，６３
６，６３８，６４０，６４２，６４４，６４６，６４
８，６５０，および６５４，並びにＮＡＮＤゲート６６
０，６６２，６６４，６６６，６６８，６７０，６７
２，６７４，６７６，および６７８から構成される。こ
れらのＮＡＮＤゲートは業界では公知であり、またそれ
ぞれ入力Ａ、入力Ｂ、並びに両方の入力ＡとＢがハイの
時にローとなる出力を有している。論理回路６００はさ
らにＮＯＲゲート６８０，６８２および６８４を有して
いる。これらのＮＯＲゲートは業界では公知であり、ま
たそれぞれＡ入力、Ｂ入力、並びに入力ＡまたはＢのい
ずれかがハイのときにローとなる出力を有している。

【００６２】ソース（図示せず）からの負のリセット信
号が端子６０６（ＲＥＳＥＴＢ）に印加されたとき、論
理回路６００は「初期化され」、つまり、回路６００は
動作準備状態となる。端子６０６におけるこの負の信号
は、導線６９０を経てＮＮＤゲート６６０の「Ｂ」入力
に印加され、またこれによりＮＡＮＤゲート６６０の出
力が、導線６９２を経てラッチ６１０の「Ｑｂａｒ」端
子に接続された、入力Ａがハイかローであるかに拘ら
ず、ハイになる。ＮＡＮＤゲート６６０の出力は導線６
９４を経て、その出力が導線６９６を経てラッチ６１０
のクリア（ＣＬＲ）端子に接続されたインバータ６１６
の入力に接続される。ＮＡＮＤゲート６６０の出力がハ
イになったとき、インバータ６１６の出力はローにな
る。これは、ラッチ６１０をリセットしてそのＱ出力が
ローである初期状態にする。同様に、端子６０６におけ
るリセット信号が導線６９８を経て、インバータ６４４
と６４６に直列に接続されたインバータ６４２の入力に
印加される。このように、インバータ６４２の入力がロ
ーになったときには、短時間後に、インバータ６４４の
入力がハイになり、またインバータ６４６の入力がロー
になってその出力がハイになる。インバータ６４６の出
力はインバータ６４８の入力に、また導線７００を経て
ＮＯＲゲート６８０の「Ｂ」入力に接続される。ＮＯＲ
ゲート６８０の入力Ｂがハイのときには、その出力はロ
ーとなり、このレベルが導線７０２を経てラッチ６１２
のＣＬＲ端子に印加される。ＣＬＲ端子がローに下がっ
たときには、ラッチ６１２はそのＱ出力がローになる初
期状態にリセットされる。これはＲＥＦ ＣＬＫ端子７
３０およびＯＳＣ ＣＬＫ端子７３２を、ＲＥＦ ＣＬ
ＫＩＮ端子６０２とＯＳＣ ＣＬＫＩＮ端子６０４の状
態に拘らずローにし、これによりカウント動作が可能に
なる。

【００６３】インバータ６４８の入力がハイになったと
き、その出力はローとなり、これは、導線７０４を経
て、ラッチ６１４のＣＬＲ端子をローに引き下げ、これ
によりラッチ６１４をリセットし、そのＱｂａｒ出力が
ハイとなり、結果的にＬＯＡＤ端子７６０がローにな
る。インバータ６４８の出力がローになったとき、イン
バータ６５０の入力も同様になり、その出力がハイにな
り、インバータ６５２が入力をハイになってその出力が
ローとなる。インバータ６５２の出力は、図４の発振器
カウンタ（ＯＣ）２０２と図４の基準クロックカウンタ
（ＲＣＣ）２０４におけるそれぞれの初期状態のリセッ
トのための負の信号を印加する（図示しない導線を経
て）ために、端子７０６（ＣＮＴＲ ＲＥＳＥＴＢ）に
接続されている。一例として、各カウンタはカウント
「２５５」にリセットされる。

【００６４】論理回路６００がカウンタＯＣ２０２とＲ
ＣＣ２０４をリセットした後に、正の開始信号（図示し
ないソースからの）が端子６０５（ＣＮＴＲ ＳＴＡＲ
Ｔ）に印加される。この信号は導線７０８を経て、ラッ
チ６１０のクロック（ＣＬＫ）端子に印加され、ラッチ
６１０がイネーブルとなる。これが発生したときには、
ラッチ６１０におけるその出力端子「Ｑ」の信号レベル
が入力端子「Ｄ」における信号レベルと実質的に同じと
なり、実際には出力「Ｑ」は入力「Ｄ」に「ラッチ」さ
れる。ラッチ６１０の入力端子「Ｄ」は導線７１０を経
て、供給電圧＋ＶＤＤが印加されている端子７１２に接
続される。同様に、ラッチ６１２の入力端子「Ｄ」は導
線７１４を経て端子７１２に接続され、ラッチ６１０の
クロック（ＣＬＫ）端子は導線７１６を経てラッチ６１
０の「Ｑ」端子に接続される。ラッチ６１０が開始信号
によりイネーブルとなった時には、ラッチ６１２のＣＬ
Ｋ端子への導線７１６上の正の信号がラッチ６１２をイ
ネーブルとし、またその端子「Ｄ」における電位をその
端子「Ｑ」に伝送する。その後、定常状態の正の信号が
ラッチ６１２の出力端子「Ｑ」に印加される（ラッチ６
１０がその出力端子「Ｑｂａｒ」、ＮＡＮＤゲート６６
０、並びにインバータ６１６を通って実質的にそれ自身
をリセットした場合でも）。

【００６５】ラッチ６１２の出力端子「Ｑ」は共通の導
線７２０を経てＮＡＮＤゲート６６２，６６４，６６６
および６６８の「Ｂ」入力に接続される。これらの
「Ｂ」入力は、ラッチ６１２がイネーブルになったとき
にハイになり、これにより共通の導線７２０がハイに保
持される。端子６０２（ＲＥＦ ＣＬＫＩＮ）における
発振信号は、共通の導線７２２を経て、ＮＡＮＤゲート
６６２の「Ａ」入力、並びにその出力がＮＡＮＤゲート
６６４の「Ａ」入力に接続されたインバータ６１８の入
力に接続される。端子６０２における発振信号がハイに
なったときに共通の導線７２０はハイに保持され（ラッ
チ６１２がイネーブルとなる）、ＮＡＮＤゲート６６２
の両入力ＡとＢはハイとなり、その出力はローとなり、
また、入力Ａにおける発振信号がローのときには、ＮＡ
ＮＤゲート６６２の出力がハイになり、これにより反転
発振信号が生成される。ＮＡＮＤゲート６６２の出力に
おけるこの反転信号は、インバータ６２６により再度反
転されて、端子（ＲＥＦ ＣＬＫ）７３０に、端子６０
２における入力信号に同位相の出力発振信号として印加
される。端子７３０（ＲＥＦＣＬＫ）における出力発振
信号は導線２１８（図４を参照）を経てＲＣＣ２０４に
印加され、上記したように、これは「２５５」から基準
クロックの発振の周期の数をカウントダウンすることを
開始する。同時に同じ態様で、端子６０４（ＯＳＣ Ｃ
ＬＫＩＮ）における発振信号が、導線７２４を経て、Ｎ
ＡＮＤゲート６６６とインバータ６３６を通って出力端
子７３２（ＯＳＣ ＣＬＫ）に印加される。端子７３２
における出力信号は、導線２１６（図４）を経てＯＣ２
０２に印加され、これは同様にＲＯＳＣ１６の時間周期
の数を「２５５」からカウントダウンすることを開始す
る。

【００６６】カウンタＯＣ２０２またはＲＣＣ２０４の
いずれかにおけるカウントがゼロまたはゼロに近い予め
セットされた最小カウントに達した場合には、その最小
カウントを持ったカウンタは、端子６０８（ＯＳＣ Ｃ
ＬＥＡＲ）あるいは６０９（ＲＥＦ ＣＬＥＡＲ）のい
ずれか１つに正の信号を印加する。この正の信号はＮＡ
ＮＤゲート６７１の「Ｂ」入力、あるいはＮＡＮＤゲー
ト６７２の「Ａ」入力のいずれかをハイにする。両方の
カウンタがカウントしているが、ＯＳＣ ＣＬＥＡＲ端
子６０８およびＲＥＦ ＣＬＥＡＲ端子６０９は両方、
ローであり、またＮＡＮＤゲート６７０と６７２の出力
が両方ともハイになる。例えば一例として、ＲＯＳＣ１
６が遅く走行し（基準クロックに対して）、またＲＣＣ
２０４がゼロにカウントダウンする場合を考える。ＲＣ
Ｃ２０４は次いで正の信号を端子６０９（ＲＥＦ ＣＬ
ＥＡＲ）に印加し、またＮＡＮＤゲート６７２の「Ａ」
入力をハイにする。使用されたカウンタが正−エッジト
リガされたものである場合には、ＲＥＦ ＣＬＥＡＲ端
子６０９は、端子６０２におけるＲＥＦ ＣＬＫＩＮお
よび端子７３０におけるＲＥＦ ＣＬＫの正エッジ上の
状態をローからハイに変更する。ＯＣ２０２は非ゼロカ
ウントを有し、またＮＡＮＤゲート６７０の出力がハイ
のままであるので、ＮＡＮＤゲート６７０の「Ｂ」入力
はローに維持される。

【００６７】ＮＡＮＤゲート６７２の「Ｂ」入力は導線
７３６を経てインバータ６２４の出力に接続される。適
当な遅延の後、またインバータ６１８、ＮＡＮＤゲート
６６４、およびインバータ６２０、６２２と６２４を通
る多くの相転換の後、基準クロック発振の信号の「ロ
ー」レベルが端子６０２（ＲＥＦ ＣＬＯＣＬＩＮ）に
印加されて導線７３６上で「ハイ」となる。ＮＡＮＤゲ
ート６７２の「Ｂ」入力に印加されたこのハイがその
「Ａ」入力上のハイ（検出された最小カウント）ととも
に、ＮＡＮＤゲート６７２の出力がローとなる結果とな
る。これはＲＥＦＣＥＬＡＲがＲＥＦ ＣＬＫＩＮおよ
びＲＥＦ ＣＬＫの正のエッジ上でローからハイに切替
わった半クロック周期後に起こり、全てのカウンタ論理
が伝搬し整定される。これは導線７３８を経てＮＡＮＤ
ゲート６７４のＢ入力をローに下げ、またその出力をハ
イにする、ＮＡＮＤゲート６７４の出力がローとなる一
方、入力ＡとＢの両方はハイに保持される。ＮＡＮＤゲ
ート６７４の出力は共通の導線７４０を経てインバータ
６３８の入力に、またＮＯＲゲート６８０の「Ａ」入力
に接続される。よって、共通の導線７４０がハイになっ
たときには、ＮＯＲゲート６８０の出力はローになり、
また導線７０２を経てラッチ６１２をリセットする。こ
れが起きたときには、ラッチ６１２の「Ｑ」出力に接続
された共通導線７２０上のレベルはハイからローにな
り、またこれは、発振信号ＲＥＦ ＣＬＫＩＮおよびＯ
ＳＣ ＣＬＫＩＮをＮＡＮＤゲート６６２、６６４、６
６６および６６８を通過させる。また残りのカウント、
この例ではＯＣ２１２内のものは、どのような値であっ
てもそこで凍結され、次いでＲＥＦ ＣＬＫとＯＳＣ
ＣＬＫとしてローに戻り、またラッチ６１２のロー出力
Ｑによりローに保持される。

【００６８】最小カウント信号がＯＣ２０２から受信さ
れた場合には（ＲＯＳＣ１６は基準クロックよりも速く
走行している）、端子６０８（ＯＳＣ ＣＬＥＡＲ）は
ハイになり、またＮＡＮＤゲート６７０をハイにする。
ＮＡＮＤゲート６７０の「Ａ」入力は導線７４２を経て
インバータ６３４の出力に接続される。よって、端子６
０４（ＯＳＣ ＣＬＫＩＮ）における発振器信号の「ロ
ー」が相変換と遅延されてインバータ６２８、ＮＡＮＤ
ゲート６６８、並びにインバータ６３０、６３２、およ
び６３４を通って導線７４２に伝送され、そこにおいて
端子６０４（ＯＳＣ ＣＬＫＩＮ）における入力レベル
がローのときにはレベルはハイとなる。ＮＡＮＤゲート
６７０の両方の入力ＡとＢがハイになるとき、これはＯ
ＳＣ ＣＬＥＡＲがＯＳＣ ＣＬＫＩＮとＯＳＣ ＣＬ
Ｋの正のエッジ上でローからハイになった半クロック周
期後に起こり、その出力はローになり、またこれは導線
７４４を経てＮＡＮＤゲート６７４の「Ａ」入力をロー
にする（「Ｂ」入力はこの時にハイに保持される）。こ
れが起きたときにはＮＡＮＤゲート６７４の出力は共通
の導線７４０をハイにする。また、先に説明したよう
に、ラッチ６１２がリセットされ、ＲＥＦ ＣＬＫとＯ
ＳＣ ＣＬＫの戻り、ＲＣＣ２０４を非ゼロの残りのカ
ウントとし、またＯＣ２０２を最小カウントとしたま
ま、これらをローに保持する。

【００６９】共通の導線７４０がハイになったときに
は、このレベルはまたインバータ６３８と６４０を経
て、インバータ６４０とラッチ６１４のＣＬＫ入力との
間に接続された導線７４６上にハイレベルを生成するた
めに印加される。これはラッチを可能にする。ラッチ６
１４の「Ｄ」入力は導線７４８を経て端子７５０に接続
され、これは正の供給電圧プラスＶＤＤに接続される。
ラッチ６１４の、出力「Ｑｂａｒ」（Ｑとしてラインの
上部に示した）は、導線７５２を経てＮＡＮＤゲート６
７６の「Ａ」入力に接続される。ラッチ６１４がイネー
ブルとなったとき、その出力「Ｑｂａｒ」はローになり
（「Ｑｂａｒ」は入力「ＣＬＫ」がハイになったときに
「Ｄ」における信号の補数を生成する）、これはＮＡＮ
Ｄゲート６７６の「Ａ」入力をローにする。ＮＡＮＤゲ
ート６７６の「Ｂ」入力およびＮＡＮＤゲート６７８の
「Ａ」入力は、正の供給電圧端子７５４と７５６（プラ
スＶＤＤ）のそれぞれの１つに接続される。ＮＯＲゲー
ト６８２と６８４の「Ｂ」入力はそれぞれグランドに接
続されている。よって、導線７５２上の「ロー」信号レ
ベルは、相転換および適切な遅延で、ＮＡＮＤゲート６
７６、ＮＯＲゲート６２、ＮＡＮＤゲート６７８、ＮＯ
Ｒゲート６８４およびインバータ６５４を直列に通っ
て、端子７６０（ＯＳＣ ＬＯＡＤ）に伝送される。ラ
ッチ６１４がリセットされず、また導線７５２上が「ロ
ー」維持される限り、端子７６０（ＯＳＣＬＯＡＤ）上
には「ロー」が維持される。端子７６０（ＯＳＣ ＬＯ
ＡＤ）におけるハイレベルは、導線２３０を経てＳＬＯ
Ｃ２０８（図４）に印加され、また後述するように回路
を駆動する。

【００７０】図８Ａと８Ｂを一緒に参照して、全体を８
００で示した、スイッチングおよび論理回路の詳細な回
路ダイヤグラムが示されている。図８は図８Ａと８Ｂが
どのように結合するかを示している。回路８００はＳＬ
ＯＬ２０８（図４参照）の機能を達成する。図８Ａから
分かるように、回路８００の上側部分は発振器カウンタ
（ＯＣ）２０２に関連し、また図８Ｂから分かるよう
に、回路８００の下側部分は基準クロックカウンタ（Ｒ
ＣＣ）２０４に関連している。回路８００の上側部分
（図８Ａ）は、ＯＣ２０２の対応するビット位置「３」
から「８」からの「ビット」を示す正の真の信号を受信
するための、それぞれ「ＯＱ３」から「ＯＱ８」で示し
た入力端子を有し、またＯＣ２０２からの補数のビット
を示す負の真の信号を受信するための、それぞれ「ＯＱ
３Ｂ」から「ＯＱ８Ｂ」で示した入力端子を有してい
る。ここで、上記したように、カウンタの１番目および
２番目の位置の「ビット」が使用される。同様に、回路
８００の下側部分（図８Ｂ）は、ＲＣＣ２０４の対応す
る位置の「ビット」を示す正の真の信号を受信するため
の、それぞれ「ＲＱ３」から「ＲＱ８」で示した入力端
子を有し、またＲＣＣ２０４からの補数のビットを示す
負の真の信号を受信するための、それぞれ「ＲＱ４Ｂ」
から「ＲＱ８Ｂ」（「ＲＱ３Ｂ」がないことに注意）で
示した入力端子を有している。これは以下に更に説明す
る。

【００７１】回路８００は第１の制御バス８０２（垂直
に整列され、また水平なブランチを備える）を有し、こ
れは論理回路６００（図７）の端子７０６（ＣＮＴＲ
ＲＥＳＥＴＢ）からの負のリセット信号を受信するよう
に適合するために、その上端において（図８Ａ）制御端
子８０４（ＣＮＴＲ ＲＥＳＥＴＢ）に接続されてい
る。回路８００は第２の制御バス８０６（垂直に整列さ
れ、また水平なブランチを備える）を有し、これは論理
回路６００の端子７６０（ＯＳＣ ＬＯＡＤ）からの正
の「ラッチ」信号を受信するように適合するために、そ
の上端に制御端子８０８（ＯＳＣ ＬＯＡＤ）を有して
いる。回路８００は、それぞれ「ＳＰ１Ｘ」から「ＳＰ
８Ｘ」（図８Ａ）で示された８つの出力端子を有し、ま
たそれぞれ「ＳＭ１Ｘ」から「ＳＭ８Ｘ」（図８Ｂ）で
示された８つの出力端子を有している。これらの出力端
子は正の真の出力信号を供給する。

【００７２】回路８００（図８Ａと８Ｂ）は互いに相互
接続されが複数のＮＯＲゲート、ＮＡＮＤゲートおよび
「Ｄ」フリップフリップラッチ、並びに表ＩＩに示した
アルゴリズムを実施するように設計された入力、出力お
よび制御端子から構成される。本発明の範囲内におい
て、スイッチング論理回路８００に他の等価な配線パタ
ーンおよびアルゴリズムを使用することもできる。回路
８００は７つのＮＯＲゲート８１０、８１１、８１２、
８１３、８１４、８１５、および８１６（図８Ａを参
照）および８つのＮＯＲゲート８１７、８１８、８１
９、８２０、８２１、８２２、８２３、および９２４
（図８Ｂに示したように）から構成される。回路８００
は更に、それぞれ８３０、８３１、８３２、８３３、８
３４、８３５、８３６、８３７、８３８、８３９、８４
０、８４１、８４１、８４２、８４３、８４４、８４
５、８４６、８４７、８４８、８４９、８５０、８５
１、８５２、および８５３が付けられた２４のＮＡＮＤ
ゲート（図８Ａを参照）、並びに１５のＮＡＮＤゲート
８５４、８５５、８５６、８５７、８５８、８５９、８
６０、８６１、８６１、８６２、８６５、８６４、８６
５、８６６、８６７、および８６８（図８Ｂを参照）か
ら構成される。各ＮＯＲゲートおよび各ＮＡＮＤゲート
はそれぞれ入力「Ａ」（上側）、および「Ｂ」（下
側）、並びにそれぞれの出力を有している。回路８００
はさらに、８７１、８７２、８７３、８７４、８７５、
８７６、８７７、および８７８（図８Ａを参照）、並び
に８７９、８８０、８８１、８８１、８８２、８８３、
８８４、８８５、８８６、８８７、および８８８（図８
Ｂを参照）が付けられた１６の「Ｄ」フリップフロップ
ラッチから構成される。これらのラッチ（それぞれは図
７のラッチ６１０と同じ）はそれぞれ「Ｄ」、「Ｑ」、
「Ｑｂａｒ」、「ＣＬＲ」および「ＣＬＫ」で示された
端子を有している。各ラッチ８７１から８７８の「Ｑ」
端子は、出力端子ＳＰ１ＸからＳＰ８Ｘのそれぞれの１
つに接続され、また各ラッチ８８１から８８８の「Ｑ」
端子は、出力端子ＳＭ１ＸからＳＭ８Ｘのそれぞれの１
つに接続されている。これらの全てのラッチ（図８Ａと
８Ｂ）の「ＣＬＫ」端子は、その一体のブランチにより
制御バス８０６に接続されており、またこれら全てのラ
ッチの「ＣＬＫ」端子はそのブランチにより制御バス８
０２に接続されている。

【００７３】図８Ａから分かるように、入力端子ＯＱ５
は共通の導線９０１を経て、ＮＯＲゲート８１０の
「Ａ」入力に、ＮＯＲゲート８１４の「Ａ」入力に、Ｎ
ＯＲゲート８１５の「Ａ」入力に、ＮＡＮＤゲート８４
６の「Ｂ」入力に、並びにＮＡＮＤゲート８５０の
「Ｂ」入力にそれぞれ接続されている。入力端子ＯＱ６
は共通の導線９０２を経て、ＮＯＲゲート８１０，８１
４および８１５の「Ｂ」入力に、またＮＡＮＤゲート８
３４と８３６の「Ｂ」入力に接続されている。入力端子
ＯＱ７は共通の導線９０３を経て、ＮＯＲゲート８１１
の「Ｂ」入力に、またＮＡＮＤゲート８３９、８４３、
８４８、および８５２の「Ｂ」入力に接続されている。
入力端子ＯＱ８は共通の導線９０４を経て、ＮＯＲゲー
ト８１１の「Ｂ」入力に接続されている。入力端子ＯＱ
６Ｂは共通の導線９０５を経て、ＮＡＮＤゲート８３
１，８４７、および８５１の「Ｂ」入力に接続されてい
る。入力端子ＯＱ３は共通の導線９０６を経て、ＮＡＮ
Ｄゲート８３２、および８４１の「Ａ」入力に、またＮ
ＯＲゲート８１３の「Ａ」入力に接続されている。入力
端子ＯＱ４は共通の導線９０７を経て、ＮＡＮＤゲート
８３２および８４１の「Ｂ」入力に、またＮＯＲゲート
８１３の「Ｂ」入力に接続されている。入力端子ＯＱ５
Ｂは共通の導線９０８を経て、ＮＡＮＤゲート８３３の
「Ｂ」入力に、またＮＯＲゲート８１２の「Ａ」入力に
接続されている。入力端子ＯＱ４Ｂは共通の導線９０９
を経て、ＮＯＲゲート８１２と８１６の「Ｂ」入力に、
またＮＡＮＤゲート８４５の「Ｂ」入力に、接続されて
いる。入力端子ＯＱ８Ｂは共通の導線９１０を経て、Ｎ
ＡＮＤゲート８４０、８４４、８４９、および８５３の
「Ｂ」入力に接続されている。入力端子ＯＱ３Ｂは共通
の導線９１１を経て、ＮＡＮＤゲート８４５の「Ａ」入
力に、またＮＯＲゲート８１６の「Ａ」入力に接続され
ている。

【００７４】更に図８Ａを参照して、ＮＯＲゲート８１
０の出力は導線９２０を経て、ＮＡＮＤゲート８３０の
Ａ入力に接続され、またＮＯＲゲート８１１の出力は共
通の導線９２１を経てＮＡＮＤゲート８３０と８３５の
Ｂ入力に、またＮＡＮＤゲート８３１と８３７のＡ入力
に接続される。ＮＡＮＤゲート８３２の出力は導線９２
２を経てＮＡＮＤゲート８３３のＡ入力に接続され、そ
の出力は導線９２３を経てＮＡＮＤゲート８３４の入力
に接続され、その出力は導線９２４を経てＮＡＮＤゲー
ト８３５のＡ入力に接続される。ＮＯＲゲート８１２の
出力は導線９２５を経てＮＡＮＤゲート８３６のＡ入力
に接続され、その出力は導線９２６を経てＮＡＮＤゲー
ト８３７のＢ入力に接続される。ＮＯＲゲート８１３の
出力は導線９２７を経てＮＡＮＤゲート８３８の出力に
接続される。ＮＯＲゲート８１４の出力は導線９２８を
経てＮＡＮＤゲート８３８のＢ入力に接続されている。
ＮＡＮＤゲート８３８の出力は導線９２９を経てＮＡＮ
Ｄゲート８３９のＡ入力に接続され、その出力は導線９
３０を経てＮＡＮＤゲート８４０のＡ入力に接続され
る。ＮＡＮＤゲート８４１の出力は導線９３２を経てＮ
ＡＮＤゲート８４２のＡ入力に接続され、またＮＯＲゲ
ート８１５の出力は導線９３３を経てＮＡＮＤゲート８
４２のＢ入力に接続される。ＮＡＮＤゲート８４５、８
４６、９４７、９４８および９４９はそれらのそれぞれ
の出力とＡ入力が導線９３６、９３７、９３８および９
３９の対応する１つにより直列接続されている。ＮＯＲ
ゲート８１６の出力は導線９４０を経てＮＡＮＤゲート
８５０のＡ入力に接続されている。ＮＡＮＤゲート８５
０、８５１、８５２、および８５３はそれらのそれぞれ
の出力とＡ入力が導線９４１、９４２および９４３の対
応する１つにより直列接続されている。８つのＮＡＮＤ
ゲート８３０、８３１、８３５、８３７、８４０、８４
４、９４９、および８５３は８つの導線９５１、９５
２、９５３、９５４、９５５、９５６、９５７、および
９５８のそれぞれの１つにより、ラッチ８７１から８７
８の対応する「Ｄ」端子に接続されている。例えば、Ｎ
ＡＮＤゲート８３５は導線９５３を経てラッチ８７３の
Ｄ端子に接続される。

【００７５】図８Ｂを参照して、ＲＱ５の入力端子は共
通の導線９６０を経てＮＯＲゲート８１７のＡ入力に、
またＮＡＮＤゲート８５６のＡ入力に接続されている。
入力端子ＲＱ６は共通の導線９６１を経てＮＯＲゲート
８１７のＢ入力に、またＮＡＮＤゲート８５６のＢ入力
に接続される。入力端子ＲＱ７は共通の導線９６２を経
てＮＯＲゲート８１８のＡ入力に、ＮＯＲゲート８１９
のＡ入力に、並びにＮＡＮＤゲート８６０のＢ入力に接
続される。入力端子ＲＱ８は共通の導線９６３を経てＮ
ＯＲゲート８１８と８１９のＢ入力に接続される。入力
端子ＲＱ６Ｂは共通の導線９６４を経て、ＮＡＮＤゲー
ト８５５と８５９のＢ入力に、またＮＯＲゲート８２１
のＡ入力とＮＡＮＤゲート８６８のＡ入力に接続され
る。入力端子ＲＱ７Ｂは共通の導線９６５を経て、ＮＡ
ＮＤゲート８５８のＢ入力に、ＮＯＲゲート８２１のＢ
入力に、またＮＡＮＤゲート８６８のＢ入力に接続され
る。入力端子ＲＱ８Ｂは共通の導線９６６を経て、ＮＡ
ＮＤゲート８５８、８６１、８６４、および８６６のＢ
入力に、またＮＯＲゲート８２４のＢ入力に接続され
る。入力端子ＲＱ５Ｂは共通の導線９６７を経て、ＮＡ
ＮＤゲート８５９のＡ入力に、ＮＡＮＤゲート８６２の
Ｂ入力に、ＮＯＲゲート８２２のＢ入力に、またＮＡＮ
Ｄゲート８６７のＢ入力に接続される。入力端子ＲＱ３
は共通の導線９６８を経て、ＮＯＲゲート８２０のＡ入
力に接続され、また入力端子ＲＱ４は共通の導線９６９
を経てＮＯＲゲート８２０のＢ入力に接続される。入力
端子ＲＱ４Ｂは共通の導線９７０を経てＮＡＮＤゲート
８６７のＡ入力に接続される。

【００７６】ＮＯＲゲート８１７の出力は導線９８０を
経てＮＡＮＤゲート８５４のＡ入力に接続される。ＮＯ
Ｒゲート８１８の出力は共通の導線９８１を経てＮＡＮ
Ｄゲート８５４のＢ入力に、またＮＡＮＤゲート８５５
のＡ入力に接続される。ＮＡＮＤゲート８５６出力は、
導線９８２を経てＮＡＮＤゲート８５７のＡ入力に接続
され、またＮＯＲゲート８１９の出力は導線９８３を経
てＮＡＮＤゲート８５７のＢ入力に接続される。ＮＡＮ
Ｄゲート８５９の出力は導線９８４を経てＮＡＮＤゲー
ト８６０のＡ入力に接続され、その出力は導線９８５を
経てＮＡＮＤゲート８６１のＡ入力に接続される。ＮＯ
Ｒゲート８２０の出力は共通の導線９８６を経てＮＡＮ
Ｄゲート８６２のＡ入力に、またＮＯＲゲートのＡ入力
に接続される。ＮＡＮＤゲート８６２の出力は導線９８
７を経てＮＡＮＤゲート８６３のＡ入力に接続され、こ
の出力は導線９８８を経てＮＡＮＤゲート８６４のＡ入
力に接続される。ＮＯＲゲート８２１の出力は共通の導
線９８９を経てＮＡＮＤゲート８６３のＢ入力に、また
ＮＡＮＤゲート８６５のＡ入力に接続される。ＮＯＲゲ
ート８２２の出力は導線９９０を経てＮＡＮＤゲート８
６５のＢ入力に接続され、その出力は導線９９１を経て
ＮＡＮＤゲート８６６のＡ入力に接続される。ＮＡＮＤ
ゲート８６７の出力は導線９９２を経てＮＯＲゲート８
２３のＡ入力に接続され、その出力は導線９９３を経て
ＮＯＲゲート８２４のＡ入力に接続される。ＮＡＮＤゲ
ート８６８の出力は導線９９４を経てＮＯＲゲート８２
３のＢ入力に接続されている。７つのＮＡＮＤゲート８
５４、８５５、８５７、８５８、８６１、８６４および
８６６とＮＯＲゲート８２４は、それらの出力が、ラッ
チ８８１から８８８の「Ｄ」端子に対応する導線１００
１から１００８のそれぞれの１つにより接続されてい
る。例えば、ＮＡＮＤゲート８５４はその出力が導線１
００１を経てラッチ８８１のＤ端子に接続され、またＮ
ＡＮＤゲート８５５はその出力が導線１００２を経てラ
ッチ８８２のＤ端子に接続されている。

【００７７】論理回路６００（図７を参照）における対
応する端子７０６から端子８０４（ＣＮＴＲ ＲＥＳＥ
ＴＢ）において制御バス８０２に負のリセット信号が印
加されたときには、回路８００の全ての１６のラッチが
リセットされ、またそれらのそれぞれの出力端子「Ｑ」
がローになる。論理回路６００（図７）によりカウンタ
ＯＣ２０２とＲＣＣ２０４はそれらのカウントが停止し
た後には、ＮＡＮＤゲート６７６と６７８、ＮＯＲゲー
ト６８２と６８４、並びにインバータ６５４により、論
理回路６００内には、ラッチ信号が端子７６０（ＯＳＣ
ＬＯＡＤ）に供給するまでには、短時間の遅延が提供
される。この遅延はカウンタ時間内において安定化し、
また図８のスイッチ論理を通って出力ラッチの入力端子
「Ｄ」に伝搬するために、それぞれの位置においてビッ
ト信号を与える。カウンタＯＣ２０２からのこれらのビ
ット信号およびそれらの補数のそれぞれの１つは、導線
２２０内（図４）の別々のコンダクタを経て、図８に示
したように入力端子ＯＱ３からＯＱ８までおよびＯＱ３
ＢからＯＱ８Ｂまでの対応する１つに印加される（参照
番号ＯＱ７Ｂは使用されないことを注意）。よって、カ
ウンタＯＣ２０２の３番目の部分における「ビット」が
端子ＯＱ３に印加され、４番目の位置にあるビットはＯ
Ｑ４に印加され、以下同様である。同様に、カウンタＲ
ＣＣ２０４からのビット信号とこれらの補数は導線２２
２内の別々のコンダクタ（図示せず）を経て、図８に示
したように入力端子ＲＱ３からＲＱ８までおよびＲＱ４
ＢからＲＱ８Ｂまでの対応する１つに印加される（ＲＱ
３Ｂがないことを注意）。２つのカウンタ内部の１と２
の位置のビットは、上記したように、使用されない。

【００７８】端子８０８（ＯＳＣ ＬＯＡＤ）において
制御バス８０６に正の信号が印加されたときには、１６
のラッチ８７１から８７８および８８１から８８８がデ
ータ伝送がイネーブルになる。これは次いでそれぞれの
出力端子「Ｑ」に印加され、信号レベルは次いでラッチ
のそれぞれの入力端子「Ｄ」上に現れる。これらの信号
レベルは、選択された順序で、定常状態「ハイ」または
「ロー」（「オン」または「オフ」）レベルとして、出
力端子ＳＰ１ＸからＳＰ８ＸおよびＳＭ１ＸからＳＭ８
Ｘに印加される。導線２２（図４）内の別々のコンダク
タを経てメモリ２４およびＭＵＸ２６に、また導線３４
内の別々のコンダクタ（図示せず）を経てバイアスユニ
ット３６（図１）に接続される。出力端子ＳＰ１Ｘから
ＳＰ８Ｘ上の信号（ハイまたはロー）は、よってバイア
スユニット３６（図６Ａと６Ｂ）の対応する入力端子Ｐ
−１からＰ−８に印加される。同様に、出力端子ＳＭ１
ＸからＳＭ８Ｘ上の信号（ハイまたはロー）は、バイア
スユニット３６の対応する入力端子Ｍ−１からＭ−８に
印加される。

【００７９】表ＩＩ、部分ａ）に与えられたアルゴリズ
ムに関して先に説明したように、発振器カウンタＯＣ２
０２におけるカウントの最後において少なくとも「１
８」のカウント（または２番目のビットが無視されるの
で実際には「１６」）が残っている場合には、バイアス
ユニット３６内の１つのステージ内のトランジスタ４０
４は、Ｉ−バイアス制御電流に単一の正の増分を加える
ためにオンになる。カウントがすくなくとも「１６」で
ある場合には、５番目のビット位置の少なくとも１つ、
６番目のビット位置、７番目のビット位置、８番目のビ
ット位置が、ハイである。例えば、５番目のビット位置
がハイである場合には、上記した順序を経て、入力端子
ＯＱ５（図８Ａ）が「ハイ」になる。これにより、ＮＯ
Ｒゲート８１０の出力とＮＡＮＤゲート８３０のＡ入力
が「ロー」になり、その出力がハイになる。これによっ
て導線９５１を経て、ラッチ８７１の入力端子「Ｄ」に
「ハイ」が印加され、またその出力端子「Ｑ」を通っ
て、出力端子ＳＰＩＸにハイが印加される。このハイに
より、バイアスユニット３６の入力端子Ｐ−１（図６Ａ
と６Ｂ）において、電流ステージ「Ｉ−１」のトランジ
スタ４０４がオンし、これによりバイアス導線４２４上
の電流Ｉ−バイアスへの電流の増分が加えられる。

【００８０】表ＩＩ、部分ａ）に例示した異なるカウン
タのためのアルゴリズムと同様な方法で、出力端子ＳＰ
１ＸからＳＰ８Ｘの１つまたはそれより多くが、バイア
スユニット３６の１つまたはそれより多い電流ステージ
「Ｉ−１」から「Ｉ−８」をオンにするために、「ハ
イ」にされる。アルゴリズムを適用する際の単純化のた
めに、これらのカウンタのいくつかは、１番目と２番目
のビットが無視されるので、上または下にやや丸められ
る。いずれかの端子ＳＰ１ＸからＳＰ８Ｘがハイであれ
ば、全ての端子ＳＭ１ＸからＳＭ８Ｘはローであり、ま
たこの逆である。

【００８１】表ＩＩの部分ｂ）において示したように、
ＲＣＣ２０４内部の残りのカウントがある場合には、列
１から８における種々の残りのカウントは論理およびス
イッチング回路８００に出力端子ＳＭ１ＸからＳＭ８Ｘ
の１つまたはそれより多くを「ハイ」にすることを教示
するために使用される。アルゴリズムを適用する際の単
純化のために、１番目と２番目のビットが無視されるの
で、これらのカウントのいくつかが上または下にやや丸
められる。列１におけるカウント「１６」は、ＲＣＣ２
０４（他の位置にビットはない）５番目の位置の１つの
ビットがあることを示す。これは次いで単一の入力端子
ＲＱ５（図８Ｂ）に翻訳され、「ハイ」にされる。端子
ＲＱ４Ｂ、ＲＱ６Ｂ，ＲＱ７ＢおよびＲＱ８Ｂ（ＲＱ５
Ｂはない）における補数信号は同様にハイである（端子
ＲＱ４Ｂ、ＲＱ６Ｂ，ＲＱ７ＢおよびＲＱ８Ｂはローで
ある）。よって、ＮＯＲゲート８１７のＡ入力上の「ハ
イ」によりその出力およびＮＡＮＤゲート８５４のＡ入
力はローになる。この結果、ＮＡＮＤゲート８５４の出
力はハイになり、また導線１００１を経てラッチ８８１
の入力端子「Ｄ」がハイになり、さらにこれにより出力
端子ＳＭ１Ｘはハイになる。残りの端子ＳＭ２ＸからＳ
Ｍ８Ｘは「ロー」のままである。端子ＳＭ１Ｘにおける
ハイは、バイアスユニット３６（図６）の電流ステージ
「Ｉ−１」のトランジスタ４０６をオンにするために端
子Ｍ−１に印加される。これにより先に説明したよう
に、電流Ｉ−バイアスからの電流の増分が減算される。
表１Ｉ、部分ｂ）に例示されたアルゴリズムと同様な態
様で、出力端子ＳＭ１ＸからＳＭ８Ｘの１つまたはそれ
より多くが、ＲＣＣ２０４内のカウントの増加とともに
ハイになる。いずれかの端子ＳＭ１ＸからＳＭ８Ｘがハ
イであれば、全ての端子ＳＰ１ＸからＳＰ８Ｘがローで
あり、またこの逆である。以上説明した発振器システム
において、当業者には請求の範囲に記載された本発明の
趣旨と範囲を逸脱することなしに種々の変更や変形が可
能であることは自明である。例えば、ここで与えられた
ＲＯＳＣ１６のための公称動作基準（周波数、バイアス
電流、レベル、調節範囲など）は、本発明の範囲内で変
更可能である。更に、発振器の周波数の調整における所
望の正確さの精度に応じて、バイアスユニット３６内に
１つまたは２、３の電流ステージを設けても良い。更
に、表ＩＩに例示したアルゴリズムは正確さあるいは周
波数調節の範囲の異なる程度を得るために変更すること
ができる。更に、電流Ｉ−バイアスから加減算する電流
の増分は等しいないし略等しい値とする必要はなく、ま
た図示したバッテリー付きのメモリよりもむしろ不揮発
性のメモリが使用される。さらに、図７、８Ａ、８Ｂに
示した論理要素の特定の構成は、所望の全体の機能を達
成するために異なる論理結合に変更できる。発振器シス
テムはＣＭＯＳ技術以外にも実施できる。さらに、バイ
アスユニットがその他の部分に制御信号を供給するよう
に発振器１２を変更して、発振器の周波数が基準クロッ
ク信号のものに近くなることを確保するように放電およ
び／または充電時間が調節されるようしても良い。

【図面の簡単な説明】

【図１】本発明により発振器システムをブロックダイヤ
グラムの形態で図式的に示した説明図である。

【図２】図１の発振器システムにおいて有用なリング発
振器（ＲＯＳＣ）の図式的な説明図である。

【図３】図１の発振器システムにおいて有用なバイアス
ユニットの図式的な説明図である。

【図４】図１の発振器システムにおいて有用な論理カウ
ンタコンパレータ（ＬＣＣ）の、ブロックダイヤグラム
の形態の、図式的な説明図である。

【図５】図５Ａと図５Ｂの接続関係を示す図である。

【図５Ａ】図５Ａは図１の発振器システムにおいて有用
なリング発振器（ＲＯＳＣ）の詳細な回路ダイヤグラム
を示した説明図である。

【図５Ｂ】図５Ｂは図１の発振器システムにおいて有用
なリング発振器（ＲＯＳＣ）の詳細な回路ダイヤグラム
を示した説明図である。

【図６】図６Ａと図６Ｂの接続関係を示す図である。

【図６Ａ】図６Ａは図１の発振器システムにおいて有用
なバイアスユニットの詳細な回路ダイヤグラムを示した
説明図である。

【図６Ｂ】図６Ｂは図１の発振器システムにおいて有用
なバイアスユニットの詳細な回路ダイヤグラムを示した
説明図である。

【図７】図４の制御論理ユニットおよび最小カウント検
出器の機能を達成するために有用な論理回路の詳細なダ
イヤグラムである。

【図８】図８Ａ及び図８Ｂの接続関係を示す図である。

【図８Ａ】図８Ａは論理カウンタコンパレータ（ＬＣ
Ｃ）の他の部分を形成する論理およびスイッチング回路
の詳細なダイヤグラムである。

【図８Ｂ】図８Ｂは論理カウンタコンパレータ（ＬＣ
Ｃ）の他の部分を形成する論理およびスイッチング回路
の詳細なダイヤグラムである。

【符号の説明】 １２ 発振器システム １４ 回路 １６ リング発振器（ＲＯＳＣ） ２０ 論理カウンタコンパレータ（ＬＣＣ） ２４ メモリ ２６ マルチプレクサ（ＭＵＸ） ３６ バイアスユニット

フロントページの続き (56)参考文献 特開 昭62−291229（ＪＰ，Ａ) 特開 昭51−29068（ＪＰ，Ａ) 特開 平５−259900（ＪＰ，Ａ) 特開 昭62−181523（ＪＰ，Ａ) 特開 平５−136693（ＪＰ，Ａ)

Claims (21)

(57)【特許請求の範囲】
1. 【請求項１】 それぞれ入力と出力を有するｎの実質的
   に同じ複数のステージを有する発振器であり、各ステー
   ジの出力は次のステージの入力に接続され、また最後の
   ステージの出力は最初のステージの入力に接続されてお
   り、ｎは１より大きい奇数である発振器、 ｎステージのそれぞれは、電荷を選択的に蓄積するため
   のキャパシタ手段、キャパシタ手段に接続された調節可
   能な電荷源、並びに発振器の出力において動作中に発振
   器により発生される出力信号の周波数および対応する時
   間周期を制御するべく、キャパシタ手段の充電／放電を
   選択的に促進するために、キャパシタ手段に接続され
   た、スイッチ手段からなり、 予め選択された周波数と対応する時間周期を有する基準
   クロック信号を受信するための基準クロック手段、 多数の発振器の時間周期および多数の基準クロック信号
   の時間周期を同じ時間の周期にわたって別々にカウント
   するための、また個々の時間周期のカウントの間のカウ
   ント差を発生するためのカウンタおよび制御手段、 カウント差に対応する制御信号を発生するために、カウ
   ンタおよび制御手段により発生されたカウント差に応答
   する、論理手段、並びに発振器の周波数が基準クロック
   信号の周波数と近接して一致するように発振器の周波数
   がカウント差にしたがって調節するべく発振器のステー
   ジのそれぞれの電荷源を制御するために、論理手段によ
   り発生される制御信号に応答する、電荷源に接続された
   バイアス手段、からなり、発振器ステージの調節可能な電荷源が調節可能な電流源
   として接続された第１のトランジスタであり、 各ステージのスイッチ手段が、その共通の制御電極がス
   テージの入力に接続され、その出力が電流源に直列に接
   続された電流ミラーとして接続された一対のトランジス
   タであり、キャパシタの充電が電流ミラーがオフのとき
   に有効となることを特徴とする 発振器システム。
2. 【請求項２】 論理手段により発生された制御信号を蓄
   積するために、論理手段に接続された、メモリ手段、並
   びに基準クロックが基準クロック手段に印加されたとき
   に論理手段からの制御信号をバイアス手段に接続するた
   め、および基準クロック信号がないときにメモリ手段に
   蓄積された制御信号をバイアス手段に接続するために、
   論理手段とメモリ手段に接続された、マルチプレクサ手
   段を更に有してなる、請求項１記載の発振器システム。
3. 【請求項３】 各ステージのキャパシタ手段がステージ
   と関連した寄生キャパシタンスにより形成されたキャパ
   シタであり、 キャパシタの放電が電流ミラーがオフのときに有効とな
   り、キャパシタの充電時間が電流源による電流供給の調
   節による制御され、キャパシタの放電時間が先のステー
   ジの電流源による電流供給の調節による制御される、請
   求項１記載の発振器システム。
4. 【請求項４】 発振器の周波数が基準クロック信号に一
   旦調節されたならば、発振器は電力の一時的な損失の後
   も、また基準クロック手段への基準クロック信号の印加
   なしでも、引き続いてこの周波数で動作すべく、論理手
   段からの制御信号を蓄積するための不揮発性メモリ手段
   を更に有してなる、請求項１記載の発振器システム。
5. 【請求項５】 バイアス手段が発振器のステージのそれ
   ぞれの第１のトランジスタを制御するための電流Ｉ−バ
   イアスを提供し、バイアス手段が、論理手段からの制御
   信号にしたがって電流Ｉ−バイアスを増加的に変化する
   ためにオンまたはオフされる複数の電流ステージからな
   る、請求項３記載の発振器システム。
6. 【請求項６】 発振器システムであって、該発振器シス
   テムは、 奇数の複数のｎステージからなるリング発振器（ＲＯＳ
   Ｃ）であって、各ステージは、制御電極付きの定電流源
   トランジスタを有し、制御電極付きのスイッチトランジ
   スタ対を有し、スイッチトランジスタ対の出力は電流源
   トランジスタに直列に接続され、各ステージは、次のス
   テージのスイッチトランジスタ対の制御電極に接続され
   た出力を有し、最後のステージの出力は最初のステージ
   のスイッチトランジスタ対の制御電極に接続されたリン
   グ発振器、及び各電流源トランジスタを通る電流を決定
   するために、ｎステージの電流源トランジスタの制御電
   極に接続されたバイアス手段を備え、該バイアス手段
   は、安定 な電流が供給され、また制御電流Ｉ−バイアス
   を発生し、バイアス手段は、Ｉ−バイアス電流を得るた
   めに、それぞれ選択的に電流の小さな増分を定電流に対
   して引いたり加えたりされる複数（Ｎ個）の電流ステー
   ジを有しており、前記発振器システムはさらに、 リング発振器の周波数を基準クロック信号の周波数と比
   較し、２つの周波数間の数の差を決定し、そしてかかる
   差を表わす信号を出力において発生する論理カウンタコ
   ンパレータ（ＬＣＣ）手段であって、バイアス手段は、
   発振器の周波数が基準クロック信号の周波数に近接して
   一致することを確実にする、リング発振器に結合される
   信号を発生するようにした、出力においてバイアス手段
   の入力へ接続された論理カウンタコンパレータ（ＬＣ
   Ｃ）手段からなることを特徴とする発振器システム。
7. 【請求項７】 ＬＣＣ手段が、 入力と出力を有する発振器カウンタ（ＯＣ）、 入力と出力を有する基準クロックカウンタ（ＲＣＣ）、 カウンタのいずれか一方が予めセットされたカウントか
   ら最小の回数にカウントダウンしたときを決定するため
   の最小カウント検出器（ＭＣＤ）手段、 カウンタからのカウントを復号化し、また一連の出力信
   号を発生するためのスイッチ論理および出力ラッチ（Ｓ
   ＬＯＬ）手段、 ＯＣおよびＲＣＣおよびＳＬＯＬを制御するための制御
   論理（ＣＬ）手段、並びにＣＬ手段はＯＣおよびＲＣＣ
   カウンタおよびＳＬＯＬのそれぞれの入力に接続された
   出力を有し、また中央制御システムからの初期化信号を
   受信する入力と同様にＲＯＳＣと基準クロックからの信
   号を受信するそれぞれの入力を有し、ＣＬ手段はＭＣＤ
   手段の出力に接続された４番目の入力を有し、ＳＬＯＬ
   手段はＯＣとＲＣＣのそれぞれの出力に接続された第１
   および第２の入力およびＣＬ手段の出力に接続された第
   ３の入力を有し、ＳＬＯＬ手段はバイアス手段に接続さ
   れた出力を有する、請求項６記載の発振器システム。
8. 【請求項８】 ＬＣＣ手段は、バイアス手段の１つまた
   はそれより多いＮ個の電流ステージを選択的にオンまた
   はオフするためのデジタル信号を発生する、請求項６記
   載の発振器システム。
9. 【請求項９】 バイアス手段に８つのステージｍがあ
   り、５つの発振器ステージｎがあり、リング発振器の公
   称周波数が約±５０％だけ調節可能である請求項８記載
   の発振器システム。
10. 【請求項１０】 不揮発性メモリを更に有してなり、Ｌ
    ＣＣ手段により発生されたデジタル信号がメモリ内に蓄
    積され、また基準クロックが存在しないときにはバイア
    ス手段に引き続いて印加される、請求項８記載の発振器
    システム。
11. 【請求項１１】 奇数の複数のｎステージのリング発振
    器（ＲＯＳＣ）であって、各ステージは、ゲートを有し
    調節可能な定電流源として接続されたＰ−チャネル電界
    効果トランジスタを有し、ゲートを有しＰ−チャネル電
    界効果トランジスタに直列に接続されたスイッチとして
    接続された第１のＮ−チャネル電界効果トランジスタを
    有し、ダイオード接続され、第１のＮ−チャネル電界効
    果トランジスタと共通の制御電極を共用する第２のＮ−
    チャネル電界効果トランジスタを有し、第１および第２
    のＮ−チャネル電界効果トランジスタは電流ミラーであ
    り、 各ステージは、第１および第２のＮ−チャネル電界効果
    トランジスタの共通制御電極に接続された入力を有し、
    第１のＮ−チャネル電界効果トランジスタとＰ−チャネ
    ル電界効果トランジスタとのそれぞれの出力に接続され
    た出力を有し、 各ステージの出力は次のステージの入力に接続され、ま
    たｎ番目のステージの出力は第１のステージの入力に接
    続されており、 リング発振器の動作の間に電流は電流源のＰ−チャネル
    電界効果トランジスタにより供給され、これは、現在の
    ステージの第１のＮ−チャネル電界効果トランジスタと
    Ｐ−チャネル電界効果トランジスタに、および第１のＮ
    −チャネル電界効果トランジスタがオフとなった時に次
    のステージの第１および第２のＮ−チャネル電界効果ト
    ランジスタに、並びに第１のＮ−チャネル電界効果トラ
    ンジスタがオンになった時に第１のＮ−チャネル電界効
    果トランジスタに関連した寄生キャパシタンスを充電
    し、 寄生キャパシタンスの充電の間に供給される電流の量は
    Ｐ−チャネル電界効果トランジスタのゲートに印加され
    たバイアスレベルにより決定され、寄生キャパシタンス
    を充電するのに必要な時間はそれに供給される電流の量
    により決定され、 寄生キャパシタンスの放電の間に供給される電流の量
    は、第１および第２のＮ−チャネル電界効果トランジス
    タにより形成される電流ミラーの動作を通して先のステ
    ージの充電電流に比例し、寄生キャパシタンスを放電す
    るための時間はこの放電電流により決定され、 ｎステージのＰ−チャネル電界効果トランジスタのゲー
    トへの調節可能なバイアスレベルを印加するためのバイ
    アス手段、並びにリング発振器の周波数を基準クロック
    信号のそれと比較し、２つの周波数の数の差を決定する
    論理カウンタコンパレータ（ＬＣＣ）であって、ＬＣＣ
    は数の差に対応するデジタル信号を発生し、デジタル信
    号は、リング発振器の周波数が基準クロック信号の周波
    数と近接して一致するようにバイアスレベルを調節する
    ためにバイアス手段に印加されるＬＣＣ、からなること
    を特徴とする発振器システム。
12. 【請求項１２】 デジタル信号を受信して蓄積するため
    に接続され、その後にこれらをバイアス手段に印加し、
    これにより基準クロックが発振器システムから取り除か
    れた後で、また発振器システムへの電力が妨害されて
    も、所望の周波数でリング発振器が動作する不揮発性メ
    モリを更に有してなる、請求項１１記載の発振器システ
    ム。
13. 【請求項１３】 全体の発振器システムが、集積回路チ
    ップの一部としての相補型金属酸化物半導体（ＣＭＯ
    Ｓ）技術において実施されている、請求項１１記載の発
    振器システム。
14. 【請求項１４】 発振器システムであって、該発振器シ
    ステムは、 複数のｎの実質的に同一のステージを有する発振器を備
    え、各ステージは入力、出力、キャパシタ、並びにその
    ステージにおけるキャパシタを充電するための調節可能
    な電荷源を有し、各ステージの出力は次のステージの入
    力に接続され、ｎステージの出力は最初のステージの入
    力に接続され、調節可能な電荷源は制御端子を有し、該
    発振器システムは、 各発振器ステージ内で、その入力に接続されたスイッチ
    手段を備え、該スイッ チ手段はそれぞれのキャパシタの
    そのステージの電荷源からの充電／放電を選択的に促進
    しており、ｎステージのキャパシタの一連の充電と放電
    とは発振器の発振の周波数および対応する時間周期を制
    御しており、そして該発振器システムは、 予め選択された周波数と対応する時間周期とを有する基
    準クロック信号を受信するための基準クロック手段と、 ある時間期間 にわたって発振器の時間周期の数および基
    準クロック信号の時間周期の数を別々にカウントするた
    め、並びに時間周期のそれぞれのカウントの間のカウン
    ト差を発生するためのカウンタおよび制御手段と、 ｎステージのそれぞれのキャパシタの充電および放電時
    間を制御するために、電荷源のそれぞれの制御端子に接
    続された出力を有する、バイアス手段とを備え、該バイ
    アス手段は、温度におよび電力供給変化に対して有用な
    範囲内において実質的に一定に維持される、供給された
    電流Ｉ−ＯＳＣから電流Ｉ−Ｏを発生しており、該バイ
    アス手段は、それぞれがＩ−バイアス電流を得るために
    電流Ｉ−Ｏの増加分を選択的に引いたり加えたりする複
    数のｍ電流ステージを有しており、該発振器システムは
    さらに、 カウント差に対応するデジタル制御信号を発生するため
    に、カウンタおよび制御手段により発生されるカウント
    差に応答する、論理手段を備え、該デジタル制御信号は
    その出力を調節するためにバイアス手段の入力に印加さ
    れ、これにより、発振器の周波数は基準クロック信号の
    周波数に近接して合致するように発振器の周波数のカウ
    ント差にしたがって調節されることを特徴とする発振器
    システム。
15. 【請求項１５】 論理手段は、発振器の周波数が基準ク
    ロック信号の周波数と近接して一致するために調節され
    るようにＩ−バイアスを調節するべく、バイアス手段の
    １つまたはそれより多いステージを選択的にオンまたは
    オフするために、デジタル信号を発生する、請求項１４
    記載の発振器システム。
16. 【請求項１６】 発振器が奇数の複数のｎステージから
    なり、各ステージはゲート電極を備えた調節可能な定電
    流源として接続されたＰ−チャネル電界効果トランジス
    タを有し、各ステージはゲート電極を備えまたＰ−チャ
    ネル電界効果トランジスタにグランドに直列に接続され
    たスイッチとして接続された第１のＮ−チャネル電界効
    果トランジスタを有し、各ステージはダイオード接続さ
    れまた第１のＮ−チャネル電界効果トランジスタと共通
    電極を共有する第２のＮ−チャネル電界効果トランジス
    タを有し、各ステージは、第１および第２のＮ−チャネ
    ル電界効果トランジスタの共通ゲート電極に接続された
    入力と、第１のＮ−チャネルおよびＰ−チャネル電界効
    果トランジスタに共通に接続された出力を有し、そのス
    テージにはキャパシタを形成する電極間容量があり、キ
    ャパシタは出力とグランドの間に接続され、第１のステ
    ージの出力は第２のステージの入力およびその出力が第
    １のステージの入力に接続されたｎ番目のステージに接
    続され、電流源のＰ−チャネル電界効果トランジスタに
    より供給される電流は第１のＮ−チャネル電界効果トラ
    ンジスタがオフのときにキャパシタを充電し、第１のＮ
    −チャネル電界効果トランジスタがオンのときには第１
    のＮ−チャネル電界効果トランジスタはキャパシタを放
    電し、並びにＰ−チャネル電界効果トランジスタのゲー
    ト電極に印加されたバイアスレベルは電流、よって各ス
    テージのキャパシタの充電時間、並びに同様に次のステ
    ージのキャパシタの放電時間を次のステージの第１およ
    び第２のＮ−チャネル電界効果トランジスタにより形成
    される電流ミラーを通して制御する請求項１４記載の発
    振器システム。
17. 【請求項１７】 カウンタおよび制御手段が、 入力と出力を有する発振器カウンタ（ＯＣ）、 入力と出力を有する基準クロックカウンタ（ＲＣＣ）、 カウンタのいずれか一方が予めセットされたカウントか
    ら最小の回数にカウントダウンしたときを決定するため
    の最小カウント検出器（ＭＣＤ）手段、 カウンタからのカウントを復号化し、また一連の出力信
    号を発生するためのスイッチ論理および出力ラッチ（Ｓ
    ＬＯＬ）手段、 ＯＣ、ＲＣＣおよびＳＬＯＬ手段を制御するための制御
    論理（ＣＬ）手段、 ＣＬ手段はＯＣおよびＲＣＣカウンタおよびＳＬＯＬ手
    段のそれぞれの入力に接続された出力を有し、また発振
    器と基準クロックからの信号を受信するためのそれぞれ
    の入力を有し、中央制御システムからの信号を初期化
    し、ＣＬ手段はＭＣＤ手段の出力に接続された４番目の
    入力を有し、ＳＬＯＬ手段はＯＣおよびＲＣＣカウンタ
    のそれぞれの出力に接続された第１および第２の入力お
    よびＣＬ手段の出力に接続された第３の入力を有し、Ｓ
    ＬＯＬ手段はバイアス手段に接続された出力を有する、
    請求項１４記載の発振器システム。
18. 【請求項１８】 奇数の複数のｎステージを有する発振
    器を動作する方法において、各ステージは入力、出力、
    キャパシタ、並びにステージにおいてキャパシタを充電
    するための調節可能な電流源を有し、第１のステージの
    出力は第２のステージの入力に接続され、またｎ番目の
    ステージはその出力が第１のステージの入力に接続され
    ており、該方法は、 第１のステージのキャパシタをその調節可能な電流源か
    ら充電するステップと、 第１のステージのキャパシタの充電に応答して第２のス
    テージのキャパシタを放電するステップと、 第２のステージのキャパシタの放電に応答して第３のス
    テージのキャパシタをその調節可能な電流源から充電す
    るステップとを備え、このようにしてｎステージのリン
    グにおいて１つの連続するステージから次に連続的に回
    しており、さらに該方法は、 発振器の発振及び基準クロック信号の時間周期の数をい
    ずれかのカウントにおいて予め定められたカウントに達
    するまで別々に同時にカウントし、次いでカウント動作
    を止めることで発振器の周波数を基準クロック信号の周
    波数と比較するステップと、 カウントの間のカウント差を決定するステップと、 複数のステージにおいて、調節可能な電流源により供給
    される電流に多数の階段状の増分的な変化を提供するス
    テップと、 決定されたカウント差にしたがって調節可能な電流源に
    より供給される電流に変化を作って、発振器の発振の周
    波数が基準クロック信号の周波数と近接して合致するよ
    うに調節するステップとからなることを特徴とする発振
    器の動作方法。
19. 【請求項１９】 請求項１８の方法において、前記多数
    の階段状の増分的な変化を提供するステップは、正負い
    ずれかの電流の階段状の増分の充電電流を生成してお
    り、該方法はさらに、 不揮発性メモリ内に充電電流の調節された値を蓄積する
    ステップを含む方法。
20. 【請求項２０】 充電電流が正または負のいずれかの電
    流の階段状の増分で調節され、充電電流に対して調節す
    る電流の増分が、発振器の周波数が基準クロック信号の
    周波数と近接して合致するように選択される、請求項１
    ９記載の方法。
21. 【請求項２１】 それぞれの電流の増分をそれぞれの２
    進カウント値により表すステップと、 ２進カウント値から電流の増分のどれがキャパシタ充電
    電流に付加されまたは引かれるかを決定するステップと
    を更に含む請求項２０記載の方法。