KR100352328B1

KR100352328B1 - 주파수제어루프를구비한링발진기

Info

Publication number: KR100352328B1
Application number: KR1019950020870A
Authority: KR
Inventors: 췬엘.호앙
Original assignee: 제너럴 인스트루먼트 코오포레이숀 오브 델라웨어
Priority date: 1994-07-12
Filing date: 1995-07-12
Publication date: 2002-12-28
Also published as: CA2153273C; EP0692879A1; US5406228A; DE69532257T2; CN1061189C; CN1135118A; CA2153273A1; DE69532257D1; JP3445412B2; HK1014093A1; KR960006245A; JPH0879072A; BR9503280A; EP0692879B1

Abstract

본 발명은 다단 링 발진기(ROSC)의 시간 주기(주파수의 역)가 각 단내의 각각의 커패시터(예컨대, 전극간 용량)의 충전 및 방전 시간을 제어하는 바이어스 전류에 의해 조정되는 발진기 시스템 및 방법을 제공하는데 있다. 비조정된 발진기의 시간 주기는 동일한 시간 주기에 걸쳐 기준 클럭의 시간 주기와 함께 카운트되고, 이 2개의 카운트간의 카운트 차이가 판정된다. 이 카운트 차이는 발진기의 주파수를 조정하기 위해 증분 바이어스 전류 레벨로 카운트 차이와 관련한 알고리즘에 따라 논리 회로에 의해 공급된다. 이 논리 회로는 그 카운트 차이에 대응하는 디지털 게이트 신호를 발생시키고, 이 신호는 발진기 주파수가 기준 클럭 주파수와 거의 일치하게 되는데 필요한 바이어스 전류 레벨을 자동적으로 선택한다. 이 디지털 게이트 신호는 비휘발성 메모리에 저장되어 기준 클록이 존재하지 않고 전원이 일시적으로 제거되는 경우에도 발진기가 조정된 주파수(즉, 기준 클럭의 주파수)에서 계속해서 동작되게 한다. 발진기 시스템은 집적 회로(IC)의 일부로서 상보형 금속 산화물 반도체(CMOS) 기술에 의해 적절히 실행될 수 있다.

Description

주파수 제어 루프를 구비한 링 발진기{omitted}

본 발명은 정확하게 설정 가능한 주파수로 동작하는 발진기 시스템 및 그의 동작 방법에 관한 것이다.

회로의 일부를 다른 부분과 정확하게 맞도록 타이밍 또는 동기화를 제공해야 동작이 적절해지는 다수의 전자 회로 용도들이 있다. 이와 같은 타이밍은 종래에는 주파수가 시간 조정되거나 또는 동기화되는 회로의 요건에 대하여 충분히 정확한 국부 발진기에 의해 제공되고 있었다. 요구되는 정확도에 따라 발진기는 한편으로는 주파수 범위 허용도가 넓은 경우에는 매우 간단하고 비용이 저렴하게 될 수 있고, 주파수에 높은 정확도(오차가 수 퍼센트 이하)가 요구되는 경우에는 비교적 복잡하고 고가이다. 간단하고 비용이 저렴하며 정확한 주파수로 동작하는 발진기를 얻는 것이 바람직하다.

상보형 금속 산화물 반도체(CMOS)의 제조 기술은 크게 발전되어 있으며, 많은 용도를 실현하기 위하여 대규모 집적 회로의 설계에 선택되는 기술이다.

여러 종류의 발진기들이 CMOS 집적 회로(IC) 위에 있는 다른 회로의 탑재(搭載) 타이밍을 위해 사용되고 있다. CMOS 기술에 의한 실행에 특히 충분히 도움이 되는 발진기의 한 가지 종류는 링 발진기이다. 이러한 종류의 발진기에는 다른 발진기에서 동작 주파수를 정확하게 설정하는 데 사용되는 인덕터-커패시터 동조 회로가 없다. 동조 회로 대신에, 링 발진기는 직렬로 접속된 홀수 개의 동일하고 매우 간단한 반전단(反轉段)을 구비하고 있는데, 각 반전단의 출력은 다음 단의 입력에 접속되고, 최종단의 출력은 최초단의 입력에 접속되어 있다. 한 가지 실시 형태에 있어서, 각 반전단은 직렬로 접속된 한 쌍의 상보형 금속 산화물 반도체(CMOS) 트랜지스터를 가진 인버터인데, 상기 트랜지스터의 출력은 그의 입력에 로우 레벨, 즉 "0"이 인가될 때에는 하이 레벨, 즉 "1"로 전환되고, 그의 입력에 하이 레벨, 즉 "1"이 인가될 때에는 로우 레벨 "0"로 전환된다. 이러한 형식의 발진기의 동작 주파수는 링 주위의 하나의 단에서 다른 단으로 "1"로부터 "0" 및 "0"으로부터 "1"로의 전환 이벤트의 진행 속도 및 단의 수에 의하여 결정된다.

IC 칩의 일부로서 CMOS 기술에서 실행되는 종래의 링 발진기는 매우 넓은 주파수 범위 내에서 그 자체의 동작 주파수를 가지고 있다. 따라서, 일례로서 CMOSIC 칩의 일부로서 현재 제조되고 있는 하나의 링 발진기에 있어서는, 하나의 칩의 발진기의 주파수와 다른 추정상의 동일한 칩의 발진기의 주파수간의 차이는 3 내지 1의 크기로 될 수 있다. 이러한 넓은 동작 주파수 범위는 제조 공정시의 고유한 물리적 변화 및 치수 변화에 의하여, 그리고 통상의 온도 및 전원 전압의 변화에 의하여 발생한다. 분명한 바와 같이, 회로가 정확한 타이밍(예컨대, 수 퍼센트 이내의 주파수의 정확도)을 요구하는 경우에는, 이러한 넓은 주파수 범위는 수용될 수 없다.

비교적 비용이 저렴하고 주파수가 희망하는 정확도의 레벨로 설정 가능한 CMOS 링 발진기를 얻는 것이 요구되고 있다. 본 발명은 이러한 링 발진기의 동작 주파수의 정확도의 문제에 있어서 효율적이고 저렴한 해결책을 제공하려는 것이다.

본 발명의 예시적인 하나의 실시 형태에서는, 집적 회로(IC) 칩의 일부로서의 CMOS 기술에 있어서 전체적으로 실행되는 발진기 시스템이 제공된다. 상기 발진기 시스템은 링 발진기(ROSC), 논리 계수기 및 비교기(LCC) 유닛, 바이어스 유닛, 멀티플렉서 및 메모리를 구비하고 있다. 상기 링 발진기의 동작 주파수는 바이어스 유닛에 의하여 인가되는 설정 가능한 바이어스 전류에 의하여 매우 정확하게 자동 제어된다. 반면, 바이어스 유닛은 ROSC의 주파수와 외부의 기준 클럭 신호(REF CLOCK)의 주파수를 비교하기 위하여 초기에 동작하는 LCC 유닛에 의하여 제어된다. ROSC의 주파수가 기준 클럭 신호의 주파수보다 낮을 경우, LCC는 바이어스 유닛을 자동 제어하여 ROSC에 인가된 전류를 선택된 수의 작은 디지털 증분만큼 증대시키고, 그에 따라 ROSC의 주파수를 기준 클록의 주파수와 일치하도록 ROSC에 인가된전류를 증가시킨다. 반대로, ROSC의 주파수가 기준 클럭의 주파수보다 높을 경우에는, 바이어스 유닛이 선택된 수의 작은 단계형의 증분만큼 감소하도록 제어되고, 그에 따라 발진기(ROSC)의 주파수가 감소하여 기준 클럭의 주파수와 일치하게 된다. 따라서, 링 발진기에 인가되는 바이어스 전류를 작은 증분으로 증가 또는 감소시킴으로써, 상기 링 발진기의 주파수를 기준 클럭의 주파수와 정확하게 일치시킬 수 있다. 일단 바이어스 전류가 기준 클럭 신호의 주파수와 정확하게 일치하는 링 발진기의 동작 주파수를 제공하는 값으로 조정되게 되면, 바이어스 전류를 제어하는 바이어스 유닛에 대한 디지털 설정 값은 메모리 내에 입력되고, 기준 클럭 신호는 분리된다. 그 후, IC 칩의 주전원(主電源)과 발진기 시스템이 분리되는 경우에도, 메모리는 바이어스 유닛에 대한 적절한 디지털 설정 값을 유지하므로, 전원의 복원시, 링 발진기에 필요한 바이어스 전류 값이 다시 링 발진기에 인가되어 발진에 필요한 주파수를 발생한다. 따라서, 링 발진기는 그 후 기준 클럭에 의하여 미리 결정된 주파수에 있어서, 매우 근접한 한도 내에서 동작한다.

ROSC는 IC 칩과 일체이므로, 인가받지 않은 사람이 그의 정확한 동작 주파수를 용이하게 결정하지 못하도록 하는 안전성이 추가된다. 주파수를 알게 되면, 유료 시청 케이블 TV 채널과 같은 제한된 정보에 대한 비인가 액세스가 가능하게 된다.

본 발명의 발진기 시스템은 제조 공차 및 구성 요소의 변화가 이들 각각의 정확하지 않은 주파수가 크게 달라지는(예컨대, 통상 2 내지 1이상) 원인이 될 경우에도, 각 IC 칩에 있는 링 발진기의 주파수를 자동적이고도 신속하게, 또 매우정확하게 설정할 수 있도록 해준다.

또 하나의 특징으로부터 보면, 본 발명의 발진기 시스템은 발진기, 기준 클럭 수단, 클럭 카운터 및 제어 수단, 논리 수단 및 바이어스 수단으로 구성된다. 발진기는, 각 단에는 입력 및 출력이 있고 그 각 단의 출력은 다음 단의 입력에 접속되며, 최종단의 출력은 최초단의 입력에 접속되는, n개(여기서, n은 1보다 큰 홀수 정수)의 실질적으로 동일한 복수개의 반전단을 구비하고 있다. 이러한 n개의 반전단의 각각은 전하를 선택적으로 축적하는 커패시터 수단과, 이 커패시터 수단에 접속된 조절 가능한 전하원과, 동작시 발진기의 출력에서 발진기에 의해 발생되는 출력 신호의 주파수 및 대응하는 시간 주기를 제어하도록 커패시터 수단의 충전/방전을 선택적으로 촉진하기 위하여 커패시터 수단에 접속시킨 스위치 수단을 구비하고 있다. 기준 클럭 수단은 미리 선택된 주파수와 대응하는 시간 주기를 갖는 기준 클럭 신호를 수신한다. 카운터 및 제어 수단은 다수의 발진기의 시간 주기 및 다수의 기준 클럭 신호의 시간 주기를 동일한 시간 주기에 걸쳐서 따로 따로 카운트하고, 각 시간 주기의 카운트 사이의 카운트 차를 발생한다. 논리 수단은, 카운터 및 제어 수단에 의해 발생되는 카운트 차에 응답하여, 카운트 차에 대응하는 제어 신호를 발생한다. 바이어스 수단은, 논리 수단에 의하여 발생되는 제어 신호에 응답하고 전하원에 접속되어, 발진기의 주파수와 기준 클럭 신호의 주파수를 근접하여 일치시키기 위하여 발진기의 주파수를 카운트 차에 따라서 조절하도록 발진기의 반전단의 각각의 전하원을 제어한다.

또 다른 특징으로부터 보면, 본 발명은 링 발진기(ROSC), 바이어스 수단, 및논리 카운터 비교기(LCC) 수단으로 구성되는 발진기 시스템에 관한 것이다. 링 발진기(ROSC)는 홀수의 복수개의 n개의 반전단으로 구성되는데, 각 단은 제어 전극을 가진 정전류원 트랜지스터와 제어 전극을 가진 스위치 트랜지스터쌍을 구비하고 있다. 스위치 트랜지스터쌍의 출력은 정전류원 트랜지스터와 직렬 접속되어 있다. 각 반전단은 다음 반전단의 스위치 트랜지스터쌍의 제어 전극에 접속되는 출력을 가지며, 최종단의 출력은 최초단의 스위치 트랜지스터 쌍의 제어 전극에 접속되어 있다. 바이어스 수단은 n개의 반전단의 전류원 트랜지스터의 제어 전극에 접속되어, 각 전류원 트랜지스터를 통과하는 전류를 결정한다. 논리 카운터 비교기(LCC) 수단은 그의 출력에 의해 바이어스 수단의 입력에 접속되어, ROSC의 주파수를 기준 클럭 신호의 주파수와 비교하고, 2개의 주파수 사이의 수의 차이를 결정하고, 발진기의 주파수를 기준 클럭 신호의 주파수에 근접하여 일치시켜주는 ROSC에 접속된 바이어스 수단이 신호를 발생하도록, 그 출력에서 그러한 차이를 나타내는 출력을 발생한다.

또 하나의 특징으로부터 보면, 본 발명은 홀수의 복수개의 n개의 반전단을 갖는 발진기의 동작 방법을 제공한다. 각각의 반전단은 입력, 출력, 커패시터, 다음 단에서 커패시터를 충전시키기 위한 조절 가능한 전류원, 및 다음 단에서 커패시터를 방전시키기 위한 스위치를 지니고, 제1 단의 출력은 제2 단의 입력에 접속되고, n번째 단의 출력은 제1 단의 입력으로 다시 접속된다. 본 방법은 이하 기재하는 각 단계를 포함한다. 제1 단계에서는 제1 단의 부하 커패시터를 조절 가능한 전류원으로부터 충전시킨다. 제2 단계에서는 제1 단의 부하 커패시터의 충전에 응답하여 제2 단의 스위치를 통하여 제2 단의 부하 커패시터를 방전시킨다. 제3 단계에서는 제2 단의 부하 커패시터의 방전에 응답하여 제3 단의 부하 커패시터를 조절가능한 전류원으로부터 충전시키고, 마찬가지 방법으로 n개 단의 링에서 하나의 연속하는 단에서 다음 단으로 연속적으로 회전한다. 제4 단계에서는 발진기와 기준 클럭의 발진의 시간 주기의 수를 그 중 어느 하나의 카운트에 있어서 미리 정해진 카운트에 도달할 때까지 따로 따로 동시에 카운트하고, 이어서 카운트 동작을 멈춘 다음, 발진기의 주파수를 기준 클럭 신호의 주파수와 비교한다. 제5 단계에서는 카운트 사이의 카운트 차이를 결정한다. 제6 단계에서는 복수개의 단에서 조절 가능한 전류원에 의해 공급되는 전류에 있어서 단계 수에 증분적인 변화를 제공한다. 제7 단계에서는 결정된 카운트 차이에 따라서 조절 가능한 전류원에 의해 공급되는 전류에 변화를 형성하여, 발진기의 발진 주파수가 기준 클럭 신호의 주파수와 근접하여 일치하도록 조절한다.

본 발명의 또 다른 특징으로부터 보면, 본 발명은 발진기의 동작 주파수를 제어하는 방법에 관한 것이다. 본 방법의 제1 단계에서는 충전 전류원과 방전 스위치를 구비한 홀수의 복수개의 n개의 커패시터를 링 형상으로 배치하여 발진기를 형성한다. 제2 단계에서는 충전 전류를 사용하여 n개의 커패시터 중 제1 커패시터를 선택적으로 충전시키고 n개의 커패시터 중 제2 커패시터의 스위치를 통해 방전시키며, 제2 커패시터의 방전이 n개의 커패시터 중 제3 커패시터를 충전시키는 충전 전류를 발생하고, 마찬가지 방법으로 해서 n번째 커패시터까지 순차적으로 행하고 그 다음에 제1 커패시터로 되돌아가서 연속적인 순서로 커패시터의 충전과 방전의 이벤트가 일어나도록 하나의 주파수 및 대응하는 시간 주기를 갖는 출력 신호를 발생한다. 제3 단계에서는 발진기의 주파수와 기준 클럭 신호의 주파수를 비교하여 그 차를 결정한다. 제4 단계에서는 발진기의 주파수와 기준 클럭 신호의 주파수 사이에서 결정된 차이에 따라서 커패시터 내의 충전 전류의 값을 조절하여, 발진기의 주파수가 기준 클럭 신호의 주파수에 근접하도록 조절한다.

본 발명에 따른 장점은 첨부한 도면과 특허 청구의 범위를 참조하여 이하의 상세한 설명으로부터 보다 명확히 이해될 수 있을 것이다.

제1도를 참조하면, 본 발명에 따른 발진기 시스템을 블록도의 형태로 도시하는데, 본 발명에 따른 발진기 시스템(12)(실선의 직사각형의 내측에 도시)은 도선(18)을 통해 회로(14)에 접속된 출력을 가지고 있다. 발진기 시스템(12)은 도선(18)상에서 회로(14)에 의해 필요로 하는 주파수를 갖는 신호를 생성한다. 배터리(32)는 도시된 바와 같이 배터리의 양극 단자에 의해 발진기(12)의 메모리(24)에 접속되어 있다.

발진기 시스템(12)은 링 발진기(ROSC)(16), 바이어스 유닛(36), 멀티플렉서(MUX)(26), 메모리(24), 논리 카운터 비교기(LCC)(20)를 포함한다. 도선(18)은 링 발진기(16)의 출력을 LCC(20)의 입력에 접속시킨다. LCC(20)의 출력은 공통의 도선(22)을 통하여 메모리(24)의 입력과 멀티플렉서(MUX)(26)의 입력에 접속된다. 메모리((24)는 도선(28)을 통하여 MUX(26)의 다른쪽 입력에 접속된다. 배터리(32)는 발진기 시스템(12)의 외부 전원이 차단될 경우에 메모리(24)에 저장된 데이타를 유지하는 것을 확보한다. 메모리(24)는 비휘발성 메모리가 될 수 있고, 유용한 시간 주기 동안 저장된 메모리를 유지하기 위해 배터리(32)를 필요로 하지 않는다. MUX(26)의 출력은 다중 도체의 도선(34)을 통해 바이어스 유닛(36)에 접속되고, 다시 바이어스 유닛(36)의 출력은 도선(40)을 통해 ROSC(16)에 접속된다. 발진기 시스템(12)의 동작 중에 전류 I-바이어스는 바이어스 유닛(36)의 출력으로부터 도선(40)을 통하여 ROSC(16)의 입력으로 흐른다. 전류 I-바이어스는 ROSC(16)의 동작주파수를 제어한다. 발진기 시스템(12)은 +VDD와 접지와 같은 외부 전압이 각각 선택적으로 접속되는 한 쌍의 전원 단자(44, 45)를 갖는다. 마찬가지로, 발진기 시스템(12)은 미리 선택된 주파수를 갖는 외부 기준 클럭 신호(도시 생략)가 선택적으로 접속되는 단자(46)(REF CLOCK)를 갖는다. 단자(46)는 도선(48)을 통하여 LCC(20)의 입력에 접속된다. 또한, 발진기 시스템(12)은 도선(54)을 통하여 MUX(26)의 설정을 제어하는 외부 "MUX SELECT" 신호가 선택적으로 인가될 수 있는 단자(52)를 갖는다. 하나의 위치로 일시적으로 설정되는 경우에, MUX(26)는 LCC(20)로부터의 디지털 제어 데이타를 바이어스 유닛(36)으로 직접 인가한다. 장기간 다른 위치에 설정되는 경우에, MUX(26)는 메모리(24)의 내용을 바이어스 유닛(36)에 인가한다. 메모리(24)의 내용은 후술하는 교정 프로세스 직후의 LCC(20)로부터 디지털 제어 데이타와 동일하다. 교정 프로세스는 단자(CNTR START)(55)에 도선(56)을 통하여 LCC(20)로 인가되는 개시 신호에 의하여 개시된다. 개시 신호를 발생하는 신호원은 도시되어 있지 않다. 단자(132)는 도선(130)을 통하여 바이어스 유닛(36)에 접속된다. 발진기 시스템(12)의 동작 중에 전류 I-OSC가 바이어스 유닛(36)내에 설정되고, 이것은 도선(130)을 통하여 단자(132) 내부로흐른다. 도시가 생략된 정전류원은 단자(132)에 접속되고, 또한, 이것은 일반적으로는 유효측정 범위에 있어서의 전원 및 온도의 변동으로부터 실질적으로 독립인 정전류 레벨을 발생하는 밴드 갭(bandgap) 전류 발생기이다.

통상적으로 발진기 시스템(12)은 집적 회로 칩 내에 형성된다. 회로(14)는 발진기 시스템(12)과 동일한 집적 회로 칩 상에 자유롭게 형성될 수 있고, 칩의 가장 넓은 부분을 포함할 수도 있다. 바람직한 실시예에서 발진기 시스템(12)은 CMOS 성분을 사용하는 집적 회로 칩 내에 형성되고, 또한 마찬가지로 CMOS 성분을 사용하는 회로(14)는 동일한 집적 회로 칩 내에 형성된다. 회로(14)의 동작은 그 회로가 설계된 용도에 의해 결정된다. 발진기 시스템(12)은 도선(18)을 통하여 회로(14)에 타이밍 및 동기화를 제공한다.

발진기 시스템(12)의 동작에 대한 전체의 개요는 다음과 같다. 외부 전원(+VDD 및 접지)이 발진기 시스템(12)의 각각의 단자(44, 45)에 인가되면, ROSC(16)는 그 기본 설계에 의해 결정된 주파수에서 발진한다. 이 주파수는 전압이나 온도와 같은 변수와 제조 공차에 의한 물리적 및 치수적인 차이 및 도선(40)을 통하여 바이어스 유닛(36)으로부터 ROSC(16)로 인가되는 제어 전류에 의해 제어된다. 이러한 요인 때문에 바이어스 유닛(36)으로부터의 전류를 제어하지 않으면 ROSC(16)는 회로(14)의 동작을 위해 원하는 소망의 주파수와 크게 상이한 주파수에서 동작할 수 있다.

ROSC(16)의 설계는, 도선(40)의 제어 전류를 중간값 또는 공칭값 이상 또는 이하로 증분시킴으로써, ROSC(16)의 주파수를 수 퍼센트 이내의 원하는 값으로 조절할 수 있다. 이러한 조절을 위하여 원하는 주파수로 정확하게 동작하는 기준 클럭(도시 생략)은 "REF CLOCK" 단자(46)에 접속된다. 개시 신호가 단자(55)에 인가되면, 교정 프로세스가 시작되고, LCC 유닛(20)은 자동적으로 기준 클럭의 주파수와 ROSC(16)의 주파수를 비교한다. ROSC(16)의 주파수가 기준 클럭의 주파수보다 높은 경우에, 주어진 시간에서 시작하는 ROSC(16)의 발진의 시간 주기(사이클)의 카운트는 기준 클럭의 시간 주기의 카운트보다 다소 일찍 미리 결정된 수 (예컨대, "1")에 도달한다. 한편, ROSC(16)의 주파수가 기준 클럭의 주파수 보다 낮은 경우에, 기준 클럭의 시간 주기의 카운트는 ROSC(16)의 시간 주기의 카운트보다 다소 일찍 미리 결정된 수 (예컨대, "1")에 도달한다. 어느 경우에 있어서도, 2개의 주파수 사이에서 카운트되는 사이클 수의 차이는 LCC(20) 내에서 검출되어 복호화된다. 이어서 LCC(20)는 미리 선택된 알고리즘에 따라서 공통 다중 컨덕터 도선(22)을 통하여 MUX(26)를 거쳐 바이어스 유닛(36)으로 분리된 다수의 디지털 "온" 또는 "오프" 신호를 공급한다. 동시에 이들 디지털 신호들은 또한 메모리(24)로 공급되어 저장된다.

LCC(20)로부터의 디지털 신호는 바이어스 유닛(36) 내의 각각의 스위치(여기에는 도시를 생략하였지만 제3도에 도시하고 아래에 상세히 기술한다)의 설정을 제어한다. 이와 같은 방법으로 도선(40)을 통하여 바이어스 유닛(36)으로부터 ROSC(16)로 인가되는 제어 전류는, ROSC(16)의 동작 주파수가 기준 클럭의 주파수와 수 퍼센트 이내로 일치시키는 값으로 설정된다. LCC(20)로부터의 이들의 동일한 디지털 신호는 메모리 유닛(24)내에 저장되고, 이에 따라 발진기 시스템(12)의 주전력이 차단되고 기준 클럭이 제거된 경우에도, 전력이 복구된 때에 이들 디지털 신호는 자동적으로 메모리 유닛(24)으로부터 MUX(26)를 통하여 바이어스 유닛(36)으로 재차 인가되며, 또한, 정확한 값을 가진 제어 전류가 도선(40)으로 재차 인가된다. 따라서, ROSC(16)는 기준 클럭의 주파수가 존재하지 않는 경우라도 원하는 주파수에서 동작한다.

발진기 시스템(12)은 완전 자동이고, 매우 정확하다. LCC(20)내의 주파수를 비교하여 도선(40)상의 제어 전류를 ROSC(16)로 설정하는 동작은 1초의 작은 부분만큼만 걸린다. 이것을 교정 프로세스라고 한다. 일단 ROSC(16)의 주파수가 설정되면, 필요하다면 새로운 CNTR START 신호를 단자(55)로, 기준 클럭 주파수를 단자(46)로 인가함으로써 상기한 기준 클럭과의 비교 프로세스(교정 프로세스)을 반복함으로서 리셋될 때까지, 기준 클럭의 주파수에서 세트된다.

제2도를 참조하면, 제1도의 ROSC(16)의 하나의 실시 형태를 개략적으로 도시하는데, 상세한 설명은 아래와 같다. 여기에서 도시하는 바와 같이, ROSC(16)는 "n"개의 실질적으로 동일한 스위칭 단(60)을 가지고 있다(단 "1", 단 "2", 및 단"n"만 도시함). 각 단(60)의 각각의 구성 요소는 동일한 참조 부호가 사용된다. 바이어스 유닛(36)에서 도선(40)을 통하여 ROSC(16)로 인가되는 입력 제어 전류를 여기에서는 "I-바이어스"라 한다. 각 스위칭 단(60)은 정전류 발생기(62)를 포함하는데, 이들 전류는 "I-바이어스"에 의해 제어된다. 정전류 발생기(62)로부터의 전류는 화살표(65)의 방향으로 흐른다. 정전류 발생기(62)는 정전류 발생기(62)에 접속된 상부 단자(67)와, 접지에 접속된 하부 단자(68)를 갖는 스위치(66)에 직렬로접속되어 있다. 이어지는 (다음) 단에 속하며 스위치(66)와 병렬 접속된 커패시터(70)는, 단자(67)에 접속된 상부 전극(72)과 단자(68)(접지)에 접속된 하부 전극(74)을 갖는다. 커패시터(70)는 어떤 경우에는 "온"이고, 다른 경우에는 "오프"되는 트랜지스터(도시 생략)의 임피던스를 나타내는 임피던스(78)와 병렬 접속되어 있다. "n"개의 단의 각각의 출력은 컨덕터(86)를 통하여 다음 단의 입력에 접속되고, "n번재" 단의 출력은 제1 단의 입력에 접속되어 있다. ROSC(16)의 이들 및 다른 구성 요소는 이하에 상세히 설명한다.

스위칭 단(60)의 단 1의 스위치(66)는 실선 (82)의 위치에 의해 나타낸 "개방" 위치에서 일예로서 도시한다. 이하에서 설명하는 바와 같이, 이들 스위치(66)는 실제로는 트랜지스터(도시 생략)이다. 여기에 도시된 예에서 단 2의 스위치(66)는 "폐쇄"위치(실선 (82)의 위치로 나타냄)에 있고, 단 n의 스위치(66)는 "폐쇄"위치(실선 82의 위치로 나타냄)에 있다. 스위칭 단(60)의 숫자 "n"은 항상 홀수이다(제2도 참조).

바람직한 실시예에 있어서, 각 단(60)의 커패시터(70)는 그 단과 관련된 트랜지스터(도시 생략)의 전극간 기생 커패시턴스를 나타낸다. 커패시터 (70)는 일반적으로 10^-15패럿 정도로 매우 작지만, 각 단(60)의 "오프"(디지털 "0")에서 "온"(디지털 "1")으로의 진행 및 그 역으로 진행될 때의 스위칭 시간에 영향을 주게 된다(방전 시간은 충전 시간만큼 중요하다). 따라서, 단 1의 스위치(66)가 최초에 폐쇄 위치에서 개방 위치로 전환된 경우에는 단 2의 커패시터(70)상의 전하 및 전압은 실질적으로 제로(디지털 "0")이다. 충전 전류가 단 1의 정전류 발생기(62)로부터 현재 개방되어 있는 스위치(66)의 주위를 화살표(65) 방향으로 흐르게 됨에 따라, 단 2의 커패시터(70)의 양단의 전하 및 전압은 전체 값 (디지털 "1")로 되고, 이 값은 단 1의 스위치(66)가 개방 상태를 유지하는 한 유지된다.

짧은 시간 이후에 단 2의 커패시터(70) 상의 전하는 단 2의 각 스위치(66)가 개방위치에서 폐쇄 위치로 전환하는 레벨에 도달한다. 단 2의 스위치(66)가 폐쇄되면, 단 n의 커패시터(70)는 단 2의 각 스위치(66)를 통하여 방전되고, 그에 따라 단 n의 각 커패시터(70)상에는 디지털 "0"이 저장된다. 단 n의 커패시터(70)상의 전압이 충분히 낮은 레벨(제로 부근)로 하강하면, 단 n(여기서, 단 "n"은 단 2 이후를 말하고, 단 3은 도시를 생략함)의 각 스위치(66)는 폐쇄 위치에서 개방위치로 동작되고, 또한, 그 홀수 단(60)의 각 커패시터(70)는 디지털 "1"로 충전된다. 이러한 각 스위치(66)의 연속동작 및 단(60)의 각 커패시터(70)의 충전 및 방전 동작은 일련의 단(60)의 제1 단에서 최종 단으로(단 "1"에서 단 "n"까지)을 통한 누적 시간 동안만 진행된다.

단 "n"은 도선(90)을 통하여 그 출력이 ROSC(16)의 클럭 출력 신호(CLKO)가 생성되는 도선(18)(제1도 참조)에 접속된 버퍼 증폭기(92)의 입력에 접속되어 있다. 단 "n"으로부터의 스위칭 신호는 각각의 컨덕터(86)를 통하여 단 1의 스위치(66)로 인가된다. 단 "n"의 스위치(66)가 디지털 "1"을 저장하기 위하여 "개방"위치로 전환되면, 단 1의 스위치(66)는 짧은 지연 이후에 "폐쇄"위치로 전환되고, 단 1에서 디지털 "0"을 효과적으로 저장한다, 단 "n"의 스위치(66)가 폐쇄 위치로 전환되면, 단 "n"에서 "0"을 저장하고, 단 1의 스위치(66)는 "개방"위치로 전환되고, 이후 동일한 방식으로 링형의 단 60의 주위에서 연속해서 실행된다.

스위칭 단(60)의 각 커패시터(70)가 제어된 스위치(66)를 통하여 디지털 "1"로 충전하거나 또는 디지털 "0"으로 방전시키기 위하여 요구되는 시간은, 다른 무엇보다도 상기 단의 각각의 정전류 발생기(62)에 의해 인가되는 충전 전류의 진폭에 관한 함수인 것을 당업자라면 명확히 이해할 수 있을 것이다. 정전류 발생기(62)로부터의 전류는 I-바이어스 전류에 의해 제어된다. 본 발명의 중요한 특징은, ROSC(16)(출력 신호(CLKO))의 동작 주파수가 I-바이어스 전류의 진폭을 제어함으로써 정확하게 조정된다는 점에 있다. 이것은 이후에 더욱 상세히 설명할 것이다. 이렇게 해서, ROSC(16)의 출력 신호(CLKO)의 주파수는 회로 구성 요소의 변화나 전원 전압이나 온도에 있어서 공칭 동작 변화에도 불구하고, 기준 클럭의 주파수에 수 퍼센트 이내로 일치하도록 자동적으로 전자 제어된다.

제3도를 참조하면, 제1도의 바이어스 유닛(36)의 개략적으로 예시된 형태를 도시하고 있다. 바이어스 유닛(36)으로부터의 출력 제어 전류(I-바이어스)는 도선(40)을 통하여 ROSC(16)(제1도 및 제2도 참조)로 인가된다. 바이어스 유닛(36)은 다수의 전류단("I-1" 내지 "I-N")으로 구성되고, 각 전류 단은 전체적으로 100으로 나타내며, 전류 미러(CM) 유닛(102)이 전류 디바이더로서 기능한다. 이들 "N" 전류 단(100)(여기에는 I-1, I-2 및 I-N의 3개의 단만을 도시함)은 통상적으로 서로 동일하고, 각 단(100)의 대응하는 구성 소자는 동일한 참조 부호로 나타낸다.

각각의 전류단(100)은 제1 전류 발생기(104)와, 제1 (상부) 스위치(106) (개방으로 도시됨)와, 제2 (하부) 스위치(108)(개방으로 도시됨) 및, 제2 전류 발생기(110)가 직렬 접속되어 있다. 스위치(106)는 전류 발생기(104)에 접속된 상부 단자(112)와, 도선(40) 및 단자(134)에 접속된 하부 단자(114)를 갖는다. 전류는 스위치(106)가 폐쇄된 경우에 제1 전류 발생기(104)로부터 화살표(116)의 방향으로 흐른다. 하부 스위치(108)는 도선(40) 및 단자(134)에 접속된 상부 단자(120)와, 제2 전류 발생기(110)에 접속된 하부 단자(122)를 갖는다. 전류는 스위치(108)가 폐쇄된 경우에 제2 전류 발생기(110)로부터 화살표(124)의 방향으로 접지를 향하여 아래쪽으로 흐른다. 단(I-1 내지 I-N)의 상부 스위치(106) 및 하부 스위치(108)의 모두는 여기서 도시한 바와 같이 동시에 개방되지만, 어느 하나의 상부 스위치(106)가 폐쇄될 때마다 모든 하부 스위치(108)가 개방되고, 또 그 역으로도 동작한다. 따라서, 어느 하나의 전류 단(100)의 상부 스위치(106)가 폐쇄된 경우에는, 각각의 전류 발생기(104)로부터의 전류는 도선(40)으로 화살표(116)의 방향으로 흐르고, 모든 하부 스위치(108)는 개방된다. 어느 하나의 전류단(100)의 하부 스위치(108)가 폐쇄된 경우에는, 각각의 하부 전류 발생기(110)로부터의 전류는 화살표(124)의 방향으로 도선(40)을 벗어나 접지쪽으로 흐른다. 이때 모든 상부 스위치(106)는 개방 상태에 있다.

CM 유닛(102)은 도선(130)을 통하여 입력 단자(132)에 접속된다. 통상의 전압 공급 변화 및 온도 변화가 있을 때라도 매우 안정하게 유지되는 역전류("I-OSC")는 전류원(도시 생략)으로부터 입력 단자(132)로 인가된다. 전류("I-OSC")는 화살표(133) 방향으로 흐른다. CM 유닛(102)은 화살표(136) 방향으로 도선(40)내에흐르는 정전류("I-O")를 단자(134)에 공급한다. 예컨대 전류("I-O")는 "I-OSC"와 동일한 진폭을 가지며, 매우 안정적이다. CM 유닛(102)은 각각의 상부 발생기(104)에는 상부 점선 화살표(140)로 나타내고 각각의 하부 발생기(110)에는 하부 점선 화살표(142)로 도면에 나타낸 바와 같이, 각각의 상부 전류 발생기(104)로부터의 각각의 전류와 각각의 하부 전류 발생기(110)로부터의 각각의 전류의 진폭을 제어한다(이하에서 상세히 설명한다). 예컨대, 8개의 전류 단(100)이 있고, 각각의 전류 발생기(104 또는 110)는 CM 유닛(102)에 의해 도선(40)에 인가되는 전류("I-O")의 작고 정확하게 결정된 부분을 제공할 수 있다.

하나 또는 그 이상의 상부 스위치(106)의 폐쇄 제어에 따라 또는 선택적으로 전류 단(100)의 하나 또는 그 이상의 하부 스위치(108)를 폐쇄시킴에 따라, CM 유닛(102)으로부터 전류("I-O")에 부가하여 전류가 도선(40)에 증분적으로 가산되거나 또는 도선(40)상의 전류로부터 전류가 증분적으로 감산된다. 따라서, 도선(40)상의 출력 전류 "I-바이어스"는 전류 단(100)에 의해 공급된 전류의 정확하게 결정된 소량의 증분의 가산치(또는 감산치)를 갖는 전류 "I-O"가 된다. 상부 스위치(106) 및 하부 스위치(108)의 설정은 이하에 상세히 설명하는 바와 같이, 다중 컨덕터 도선(34)(제1도 참조)을 통해 스위치에 각각 인가되는 독립적인 "온" 또는 "오프" 디지털 신호에 의해 제어된다. 여기서, 제3도에 도시된 도선(34)은 다중 컨덕터의 상부(146) 및 다중 컨덕터의 하부(148)를 가지고 있다.

제4도를 참조하면, 제1도의 LCC 유닛(20)의 기능 부분을 블록 형태로 나타낸 하나의 실시 형태이다. LCC(20)는 제어 논리부(CL; 200), 발진기 카운터(OC; 202),기준 클럭 카운터(RCC; 204), 최소 카운트 검출기(MCD; 206) 및, 스위치 논리 및 출력 래치부(SLOL; 208)로 구성된다. SLOL(208)로부터의 독립된 디지털 "온" 또는 "오프" 출력 신호는, 상부의 다중 컨덕터 부분(210) 및 하부의 다중 컨덕터 부분(212)을 갖는 도선(22)에 인가된다(제1도 참조). 이들의 디지털 신호는 그들 각각의 도선(22) 내의 각 컨덕터를 통해 메모리 유닛(24) 및 MUX(26)(제1도 참조)에 인가된 다음, MUX(26)의 출력부에서 도선(34)내의 독립된 컨덕터를 통해 바이어스 유닛(36)에 인가된다. SLOL(208)의 이들 디지털 신호는 전술한 바와 같이(제3도 참조) 바이어스 유닛(36)의 전류단 I-1에서 I-N까지의 스위치(106, 108)에 대한 각각의 설정을 제어한다.

LCC(20)의 CL부(200)는 도선(18)을 통해 ROSC(16)로부터의 신호를 수신하고, 도선(48)을 통해 단자(46)에 인가되는 기준 클럭(도시 생략)으로부터의 신호를 수신한다. "개시" 커맨드(단자(55)에 인가된 CNTR START)에 의해, CL부(200)는 도선(216)을 통해 ROSC로부터 OC(202)로 신호를 인가하고, 도선(218)을 통해 기준 클럭으로부터 RCC(204)로 신호를 인가한다. 카운터(OC; 202)와 RCC(204)는 동일하고, 각각의 ROSC의 개시의 순간에 카운트된 사이클 수의 누적 카운트 및 이들 카운트에 인가된 기준 클럭 신호를 각각 제공한다. 예컨대, 카운터(202, 204)는 이들 카운터에 인가된 발진 신호의 256 시간 주기(사이클)까지 카운트 업할 수 있는 8비트 2진 카운터이다. OC(202)의 출력 카운트는 다중 컨덕터 공통 도선(220)을 통해 MCD(206) 및 SLOL(208)에 인가된다. RCC(204)의 출력 카운트는 다중 컨덕터 공통도선(222)을 통해 MCD(206) 및 SLOL(208)에 인가된다. "개시" 시기에(CNTR START가단자(55)에 인가되었을 때), 각 카운터는 초기에 십진수 255와 등가인 2진수로 설정된 다음, 0(최소 카운트)까지 카운트 다운된다. 카운터 OC(202) 또는 RCC(204) 중 어느 것이 "0" 카운트에 도달하거나 거의 도달한 경우(다른 카운터는 아직 0에 도달하지 않음)에, 이 0은 MCD(206)에 의해 검출되고, MCD(206)는 다음으로 도선(224)을 통해 CL(200)이 도선(216)과 (218) 상의 입력 신호를 정지시킬 수 있도록 각각의 카운터 OC(202)와 RCC(204)로 신호를 출력한다. CL(200)이 MCD(206)로부터 0 카운트 신호 상에서 "정지" 신호를 수신할 때, OC(202)와 RCC(204)의 각 출력 카운트는 "동결"된다. 카운터 OC(202) 및 RCC(204)가 카운트하고 있지만, 그들 각각의 2진 출력 카운트는 SLOL(208)에 날아서 인가된다. SLOL(208)은 연속적으로 2진 카운트를 복호화하여, 도선(230)을 통해 CL(200)로부터 계속되는 커맨드를 인가하고, 카운트가 "동결"된 경우에, 선택된 디지털 열의 "온" 또는 "오프"가 출력 도선(22)의 각 컨덕터로 신호를 출력한다.

하나 또는 다른 카운터 OC(202) 또는 RCC(204)에서 "0"의 카운트에 도달하여 MCD(206)로부터 CL(200)이 "정지" 신호를 수신할 때, 카운터내의 0 및 0이 아닌 카운트 모두가 "동결"되고 복호화된다. 이와 동시에 CL(200)은 도선(230)을 통해 SLOL(208)로 분리된 정상 상태의 디지털 "온" 또는 "오프" 신호를 다중 컨덕터 출력 도선(22)상에 래치하도록 신호를 전송한다. 후술하는 바와 같이, 이들 디지털 신호 "온" 및 "오프"의 열은 소정의 알고리즘에 따라 복호화된 0이 아닌 카운트에 대응한다. 나머지의 0이 아닌 카운트가 OC(202)에 남아 있다면, ROSC(16)는 기준 클록의 주파수보다 느린 주파수를 갖는다. 만약 0이 아닌 카운트가 RCC(204)에 남아 있다면, ROSC(16)는 기준 클럭의 주파수보다 빠른 주파수를 갖는다. 따라서, SLOL(208)은 도선(220) 또는 도선(222)상의 "동결된" 0이 아닌 2진 카운트로부터, 디지털 "온" 신호를 인가하거나 또는 출력 도선(22)의 상부(210)의 각 컨덕터 또는 이 컨덕터들로 신호를 인가할 것인지 아니면 도선(22)내의 하부(212)의 각 컨덕터 또는 이 컨덕터들로 신호를 인가할 것인지를 표시할 수 있다. LCC(20)에 관한 상기 설명을 통해 그 구성 및 동작 모드의 개요를 알 수 있다. LCC(20)의 동작의 추가의 설명과 그 구성의 세부 사항에 대해서는 이하에서 설명한다.

제5A도 및 제5B도를 참조하면, 제1도 및 제2도의 ROSC(16)의 양호한 실시예에 대한 측정 회로도가 도시된다. ROSC(16)는 2점 쇄선의 박스(300)내에 도시된 5개의 실질적으로 동일한 스위칭 단 "1"∼"5"(단의 홀수 번호)으로 구성된다. 여기서 각 단(300)은 제2도에 개략적으로 도시된 스위칭 단(60)과 등가이다. 각 단(300), 예컨대 단1은 N채널 전계 효과 트랜지스터(304)와 직렬 접속되는 P채널 전계 효과 트랜지스터(302)를 포함한다. N채널 전계 효과 트랜지스터(306)는 그 드레인과 게이트가 함께 접속되어 다이오드로서 기능하고, 트랜지스터(304)와 접속되어, 동일 단의 내측에 위치한다. 트랜지스터(304, 306)는 N채널 전류 미러 장치내에 접속되고, 그 동작에 대해서는 후술한다. 각 트랜지스터(302, 304, 306)는 드레인, 소스 및 게이트를 갖는다. 드레인과 소스는 제1 및 제2 또는 제2 및 제1의 트랜지스터의 출력으로 지정될 수도 있다. 각 단(300)에서 대응하는 소자들에 대해서는 동일한 도면 부호를 병기한다.

트랜지스터(302)는 전원 전압 +VDD가 인가되는 공통 전압 버스(312)에 접속된 소스 전극(310)을 갖는다. 트랜지스터(302)는 제어 전압 버스(316)에 접속된 게이트 전극(314)과, 단자(노드)(320)에 접속된 드레인 전극(318)을 갖는다. 트랜지스터(304)는 단자(320)에 접속된 드레인 전극(322)과, 바로 이전의 (구동) 단의 단자(320)에 접속된 게이트 전극(324) 및 접지 버스(328)에 접속된 소스 전극(326)을 갖는다. 트랜지스터(306)는 바로 이전의 구동 단의 단자(320)에 접속된 드레인 전극(330) 및 게이트 전극(332), 접지 버스(328)에 접속된 소스 전극(334)을 갖는다. 트랜지스터(306)는 다이오드로서 구성되고, 이전의 구동 단의 단자(320)의 전압 요동을 제한하는 전압 클램프로서 동작한다. 이렇게 함으로써 발진기 시스템(12)의 바람직하지 않은 스위칭 노이즈가 감소한다. 구동 단의 트랜지스터(302, 304)와 관련한 기생 커패시턴스와 다음 단의 트랜지스터(306, 304)는 점선으로 표시하는 커패시터(329)이고, 구동 단의 단자(320)에 접속된 제1 플레이트 및 접지 버스(328)에 접속된 제2 플레이트를 갖는다. 단2에서의 트랜지스터(304)의 게이트 전극(324)은 단1의 단자(320)에 다시 접속되고, 단3에서의 트랜지스터(304)의 게이트 전극(324)은 단2의 단자(노드)(320)에 다시 접속되고 있고, 이하 단5까지 동일하다. 단(5)의 단자(노드)(320)는 도선(336)을 통해 단1의 트랜지스터(304)의 게이트(324)에 접속된다. 따라서, ROSC(16)의 5개의 단(300)은 "링형"으로 접속된다.

전압공급 버스(312)에 접속된 드레인 전극(348), 전압 버스(316)에 접속된 게이트 전극(350)및 드레인 전극(352)을 갖는 P채널 전계 효과 트랜지스터(346)가 제5B도의 우측부에 도시된다. N채널 전계 효과 트랜지스터(354)는 트랜지스터(346)의 드레인 전극(352) 및 도선(358)에 공통 접속되는 드레인 전극(356), 단5의 트랜지스터(304)의 게이트 전극(324)에 접속된 게이트 전극(360), 및 접지 버스(328)에 접속된 소스 전극(362)을 갖는다. 도선(358)은 제1 증폭기-인버터(364)의 입력에 접속되고, 또한 그 출력이 출력 도선(18)에 접속되어 ROSC(16)의 출력 신호CLKO가 얻어지는 제2 증폭기-인버터(366)의 입력에 접속된다.

제5A도의 좌측부에는 전압 버스(312)에 접속되는 소스 전극(372), 전압 버스(316)에 함께 접속되는 게이트 전극(374) 및 드레인 전극(376)을 갖는 P채널 전계 효과 트랜지스터(370)가 도시된다. N채널 전계 효과 트랜지스터(380)는 트랜지스터(370)의 드레인 전극(376)과 전압 버스(316)에 공통으로 접속되는 드레인 전극(382), I-바이어스 전류 도선(40)(제2도 참조)에 접속되는 게이트 전극(384), 및 접지 버스(328)에 접속되는 소스 전극(386)을 갖는다. N채널 전계 효과 트랜지스터(390)는 도선(40)에 공통으로 접속되는 드레인 전극(392)과 게이트 전극(394), 및 접지 버스(328)에 접속되는 소스 전극(396)을 갖는다.

제어 전류 I-바이어스는 도선(40)으로부터 화살표(398) 방향으로 다이오드 접속된 트랜지스터(390)를 통해 흐르고, 또한 트랜지스터(380)의 게이트(384) 상에 제어 전압을 생성하여, 트랜지스터(380)를 통해 접지로 흐르는 제어 전류 I-바이어스에 비례하는 전류를 발생시킨다. 다이오드 접속된 트랜지스터(370)로부터 트랜지스터(380)를 통해 흐르는 전류는 반대로 제어 전압 버스(316) 상의 전압을 생성하는데, 이것은 I-바이어스 전류에 비례하는 전류를 발생시키는데 사용된다. 이 전압은 I-바이어스 전류에 의해 정확히 제어된다. 사실상 이러한 배열은 I-바이어스 제어 전류를 전압 버스(316)상의 대응하는 제어 전압으로 변환시킨다. 트랜지스터(370)는 전류 미터 장치(공지되어 있음) 내의 단(300)의 트랜지스터(302)와 접속되어 트랜지스터(370)를 통과하는 전류에 비례하는 단(300)의 트랜지스터(302)내의 각각의 전류를 발생시킨다. 전압 버스(316)상의 제어 전압은 I-바이어스 전류에 비례하고 반대로 트랜지스터(302)를 통과하는 각각의 전류를 제어하는 트랜지스터(370)를 통과하는 전류에 의해 결정된다. 예컨대, 트랜지스터(370)를 통과하는 전류는 N채널 트랜지스터(390, 380)를 구성되는 전류 미러에 의해 I-바이어스 전류와 동일하게 설정될 수 있고, 단(300)의 트랜지스터(302)를 통과하는 각각의 전류는 각각 트랜지스터(370)를 통과하는 전류와 동일하게 된다.

제2도와 관련해서 설명한 바와 같이, 각 스위치(66)가 개방될 때 단(60)의 부하 커패시터(70)를 충전하기 위해 발생기(62)로부터 이용 가능한 전류는 커패시터(70)를 전체 값까지 충전하는데 필요한 시간을 결정한다. 스위치(66)가 폐쇄될 때의 방전 전류는 (N채널 전류 미러 트랜지스터(306, 304)의 동작을 통해) 발생기(62)로부터 이용 가능한 전류에 비례하고, 방전 시간을 결정한다. 제5A도 및 제5B도에서, 커패시터는 도시되어 있지 않으며 커패시터(70)(제2도)의 등가는 각 단(300)에 대해 단자(노드)(320)로부터 접지까지의 기생 커패시터이다. 제5A도 및 제5B도의 단(300)의 트랜지스터(304)는 스위치(66)(제2도)에 대응하고, 제5A도 및 제5B도의 트랜지스터(306)는 임피던스(78)(제2도)에 대응한다. 제 5A도 및 제5B도의 각 단(300)의 트랜지스터(302)는 전류 발생기(62)(제2도)에 대응한다. 각단(300)의 트랜지스터(302)로부터 이용 가능한 각각의 전류는 제어 전압 버스(316)상의 전압을 통해 I-바이어스 전류에 의해 제어된다.

양호한 실시예에서, 트랜지스터(306)의 크기는 트랜지스터(304)의 반이며, 이에 따라 트랜지스터(304)는 온인 경우 트랜지스터(306)의 2배의 전류를 도통시킨다. 트랜지스터(306)를 통과하는 전류는 이전 단의 트랜지스터(302)의 전류와 동일하다. 따라서, 트랜지스터(304)가 온 되면, 이 트랜지스터(304)는 트랜지스터(302)로부터의 전류의 전부 및 그 이상을 받아서, 노드(320) 상의 전위를 거의 0(접지 전위)까지 신속하게 다운시킬 수 있다. 이렇게 됨으로써, 커패시터(329)는 방전되고 그 특정 단(300)에서 디지털 "0"이 저장된다. 트랜지스터(304)가 오프되면, 트랜지스터(302)로부터의 제어 전류를 단시간 내에 이 단(300)의 부하 커패시턴스(커패시터(329))를 디지털 "1"을 나타내는 전위까지 충전시킨다. 이 전위는 다이오드 접속된 트랜지스터(306)에 의해 비교적 낮은 값(통상은 단지 N채널 디바이스의 임계치 전압보다 약간 큰 값)으로 클램프된다. 기생 커패시턴스(즉, 커패시터(329))의 충전 및 방전 시간은, 전술한 바와 같이, 트랜지스터(302)에 의해 공급되는 전류의 진폭의 함수이다.

제5A도 및 제5B도에 도시된 ROSC(16)의 회로로부터 알 수 있는 바와 같이, 단(300)중 단1의 트랜지스터(304)가 "온"으로 전환될 경우 전압 노드(320)의 각 전압은 제어된 시간내에 접지 전위(디지털 "0") 부근까지 다운된다. 이것은 반대로 다음 단(300)인 단2의 트랜지스터(304, 306)의 게이트(324, 332)를 접지 전위 부근까지 다운시키고, 단2의 트랜지스터(304)를 "오프"시킨다. 이렇게 되면, 단2의 단자(320)(및 그 기생 커패시턴스)은 다음으로 단2의 트랜지스터(302)에 의해 하이레벨(디지털 "1")로 제어된 시간 내에서 충전된다. 단(300)은 전류 스티어링 인버터라고 칭한다. ROSC(16)와 그 관련된 바이어스 유닛(36)은 전류 스티어링 논리에 따라서 동작한다. ROSC(16)의 하나의 단(300)에서 다음 단(300)으로의 "1"에서 "0"으로 및 그 역으로 "0"에서 "1"로의 전환은 각 단(300)이 쌍안정 상태임에도 불구하고 계속된다. 하나의 단에서 다음 단으로 진행(제어 가능함)하기 위해 스위칭 이벤트에 필요한 시간과 단의 수(미리 결정됨)는 ROSC(16)의 동작 주파수를 결정한다. P채널 트랜지스터(346) 및 N채널 트랜지스터(354)의 기능은 전류 스티어링 논리의 디지털 레벨을 표준 CMOS 논리의 디지털 레벨로 변환시키는 것이다. 이것은 이들 트랜지스터의 크기를 서로 적절하게 설정함으로써 달성된다.

제6A도 및 제6B도를 참조하면, 제3도의 바이어스 유닛(36)의 양호한 실시예가 도시된다. 제6A도 및 제6B도의 바이어스 유닛(36)은 8개의 전류 공급 단 "I-1"∼"I-8"로 구성되고, 각 단은 전체를 (400)으로 나타낸 2점 쇄선의 박스 내에 각각 도시된다. 단(400)은 서로 실질적으로 동일하며, 각 단의 대응하는 요소에 각각 동일한 도면 부호를 병기한다. 각 단(400), 예컨대 단 I-1은 P채널 전계 효과 트랜지스터(402), 제1의 N채널 전계 효과 스위치 트랜지스터(404), 제2의 N채널 전계 효과 스위치 트랜지스터(406) 및 N채널 전계 효과 트랜지스터(408)를 갖는다. 트랜지스터(402)는 공통 전원 전압(+VDD) 버스(411)가 접속된 소스 전극(410), 공통 제어 전압 버스(414)에 접속되는 게이트 전극(412), 및 드레인 전극(416)을 갖는다. 트렌지스터(404)는 트랜지스터(402)의 드레인 전극(416)에 접속된 드레인 전극(418), 입력 제어 단자 "P-1"에 접속된 게이트 전극(420), 및 공통의 출력 전류 버스(424)에 접속된 소스 전극(422)을 포함한다. 트랜지스터(406)는 출력 전류 버스(424)에 접속된 드레인 전극(426), 입력 제어 단자 "M-1"에 접속된 게이트 전극(428), 및 트랜지스터(408)의 드레인 전극(432)에 접속된 소스 전극(430)을 포함한다. 트랜지스터(408)는 공통 제어 전압 버스(436)에 접속된 게이트 전극(434) 및 공통 접지 버스(440)에 접속된 소스 전극(438)을 포함한다. 입력 단자 "P-1" 및 "M-1"은 단지 각각 I-1 단에 대한 것이고, 단자 "P-2" 및 "M-2"는 I-2 단에 인가하며, 마찬가지로 "P-8" 및 "M-8"은 I-8 단에 대한 것이다. 정상 상태의 디지털 "온" 또는 "오프"의 제어 전압 신호는 후술하는 바와 같이 전류 I-바이어스의 레벨을 설정하기 위해 단자 P-1 내지 P-8 과 M-1 내지 M-8 중 어느 하나에 각각 인가된다.

제6A도의 좌측에 도시하는 것은 P채널 전계 효과 트랜지스터(442), P채널 전계 효과 트랜지스터(444), P채널 전계 효과 트랜지스터(446) 및 N채널 전계 효과 트랜지스터(448)이다. 트랜지스터(442)는 공급 전압 버스(411)에 접속된 소스 전극(450)과, 그것에 접속된 단자(132)를 갖는 공통의 도선(130)(제1도 및 제3도 참조)에 접속된 게이트 전극(452) 및 드레인 전극(454)을 포함한다. 발진기 시스템(12)의 동작 중에, 전류 제6A도 및 제6B도의 바이어스 유닛(36)내에서 전류 I-OSC가 설정되어, 도선(130)을 통해 단자(132)로 흐른다. 정전류원(도시 생략)은 단자(132)에 접속되며, 일반적으로는 유효 측정 범위에서 실질적으로 전원 및 온도 변화에 상관없이 정전류 레벨을 발생하는 밴드 갭 전류 발생기이다. 트랜지스터(444)는 공급 전압(+VDD) 단자(460)에 접속된 소스 전극(458), 공통의도선(130)에 접속된 게이트 전극(462) 및 출력 전류 버스(424)에 접속된 드레인 전극(464)을 포함한다. 제6A도 및 제6B도의 바이어스 유닛(36)의 동작 중에, 전류 I-O는 도선(570)을 통하여 흐르며, 도선(40)내부로 흐르는 I-바이어스의 일부를 형성한다. 트랜지스터(446)는 공급 전압(+VDD) 단자(468)에 접속된 소스 전극(466), 공통의 도선(130)에 접속된 게이트 전극(470) 및 트랜지스터(448)의 드레인 전극(474)에 접속된 드레인 전극(472)을 포함한다. 트랜지스터(448)는 그 드레인 전극(474)에 접속된 게이트 전극(476) 및 접지 단자(479)에 접속된 소스 전극(478)을 포함한다. 동일한 전압 +VDD는 버스(411) 및 단자(460, 468)에 접속될 수 있다.

다이오드 접속된 트랜지스터(442)의 우측은 전체를 점선 박스(480)의 내측에 나타낸 전류 분할 전류 미러 회로이다. 이 회로(480)는 P채널 전계 효과 트랜지스터(482), N채널 전계 효과 트랜지스터(484), P채널 전계 효과 트랜지스터(486) 및 N채널 전계 효과 트랜지스터(488)의 4 개의 트랜지스터를 포함한다. N채널 트랜지스터 (448)의 우측은 점선 박스(490)내에 도시된 유사한(그러나 동일하지는 않음) 전류 디바이더 및 전류 미러 회로이다. 회로(490)는 P채널 전계 효과 트랜지스터(492, 496) 및 N채널 전계 효과 트랜지스터(494, 498)의 4개의 트랜지스터로 구성된다.

회로(480)의 트랜지스터 (482)는 공급 전압 버스(411)에 접속된 소스 전극(502), 도선(130)에 접속된 게이트 전극(504) 및 트랜지스터(484)의 드레인 전극(508)에 접속된 드레인 전극(506)을 포함한다. 트랜지스터(484)는 드레인 전극(508)에 접속된 게이트 전극(510) 및 접지 버스(514)에 접속된 소스 전극(512)을 포함한다. 트랜지스터(486)는 공급 전압 버스(411)에 접속된 소스 전극(516) 및 전압 버스(414)에 함께 접속된 게이트 전극(518)과 드레인 전극(520)을 포함한다. 트랜지스터(488)는 트랜지스터(486)의 드레인 전극(520)과 전압버스(414)에 공통으로 접속된 드레인 전극(522), 트랜지스터(484)의 드레인(508)과 게이트(510)에 공통으로 접속된 게이트 전극(521) 및 접지 버스(514)에 접속된 소스 전극(526)을 포함한다.

이 회로(490)의 트랜지스터(492)는 공급 전압(+VDD) 버스(532)에 접속된 소스 전극(530) 및 트랜지스터(494)의 드레인 전극(538)에 공통 접속된 게이트 전극(534)과 드레인 전극(536)을 포함한다. 트랜지스터(494)는 트랜지스터(448)의 드레인 전극(474)과 게이트 전극(476)에 공통 접속된 게이트 전극(540) 및 접지 버스(544)에 접속된 소스 전극(542)을 포함한다. 트랜지스터(496)는 전압 공급 버스(532)에 접속된 소스 전극(546), 트랜지스터(492)의 게이트 전극(534)과 드레인 전극(536)에 공통 접속된 게이트 전극(548) 및 트랜지스터(498)의 드레인 전극(552)과 전압 버스(436)에 공통 접속된 드레인 전극(550)을 포함한다. 트랜지스터(498)는 드레인 전극(552)에 접속된 게이트 전극(554) 및 접지 버스(544)에 접속된 소스 전극(556)을 포함한다.

바이어스 유닛(36)의 출력 전류 버스(424)는 도선(40)(I-바이어스)가 접속되는 단자(560)의 좌측에 접속된다. 전류는 화살표(562)로 표시된 방향으로 단자(560)에 흐른다. 공통의 도선(130)은 전류 "I-OSC"가 인가되는 단자(132)에 접속된다. 전류는 화살표(566) 방향으로 단자(132)에 흐른다.

전술된 바와 같이, 전류 "I-OSC"는 공급 전압 및 온도의 변화에 대해 안정하다. 트랜지스터 (442)를 통한 이러한 전류 "I-OSC"의 흐름은 전류 "I-OSC"에 비례하는 전류를 발생시키기 위해 사용될 수 있는 안정된 전압을 공통의 도선(130)상에 설정한다. 공통의 도선(130)은 전류 디바이더 전류 미러 회로(480)의 일부를 형성하는 트랜지스터(482)의 게이트(504)에 접속된다. 도선(130)상의 전압은 다이오드 접속되어 전류원으로 기능하는 트랜지스터(482, 484)를 통과하여 직렬로 흐르는 전류 "I-OSC"에 비례하는 전류를 발생한다. 트랜지스터(488)를 통과하는 전류는 트랜지스터(482, 484)의 드레인(506, 508)에 공통 접속된 그 게이트 전극(521)에 의해 각각 제어되며, 전류 "I-OSC"에 비례한다. 트랜지스터 (488)는 전류원으로서 다이오드 접속된 트랜지스터(486)와 직렬 접속된다. 트랜지스터(486)는 전압 버스(414)를 통해 전류 미러 회로의 내부에서 I-1 내지 I-8 단의 각각의 트랜지스터(402)에 접속된다. 이 회로(480)의 트랜지스터(482, 484, 486, 488)의 크기와 트랜지스터(402)의 크기는 트랜지스터(402)의 각각에 의해 제공된 전류의 진폭이 전류 "I-OSC"의 진폭의 미리 결정된 작은 부분이 되도록 트랜지스터(442)의 크기에 비례한다. 이에 대해서는 아래에서 더욱 상세히 설명한다.

트랜지스터(444)의 게이트(462)에 접속된 도선(130)상의 전압은 트랜지스터(444)를 통과하는 전류에 의해 제어된다. 이 전류는 "I-O"로 표시되고, 화살표(570)의 방향으로 제어 전류 버스(424)의 내부로 흐른다. 트랜지스터(442)의 크기에 대한 트랜지스터(444)의 크기는 예컨대, 전류 "I-O"의 진폭이 전류 "I-OSC"의 진폭과 동일하게 된다.

트랜지스터(446)의 게이트(470)에 접속된 도선(130)상의 전압은 전류 "I-OSC"에 비례하는 전류를 발생하는데, 이 전류는 직렬로 다이오드 접속된 트랜지스터(446, 448)를 통하여 흐른다. 이들 트랜지스터는 전류 "I-OSC"에 따라 전류 디바이더 전류 미러 회로(490)의 동작을 제어한다. 트랜지스터(494)의 게이트 전극(540)은 트랜지스터(446, 448)의 드레인 전극(472, 474)의 공통 접속에 접속된다. 트랜지스터(494)는 다이오드 접속된 트랜지스터(492)와 직렬 접속되며, 이들 트랜지스터를 통과하는 전류는 전류 "I-OSC"에 비례한다. 트랜지스터(492, 494)의 각각의 드레인 전극(536, 538)은 트랜지스터(496, 492)의 게이트 전극(548, 534)에 각각 공통 접속된다. 게이트 전극(548)의 바이어스 레벨은 다이오드 접속된 트랜지스터(492)를 통과하는 전류에 비례하는 트랜지스터(496)의 통과 전류를 발생하는데 사용되며, 이 전류는 트랜지스터(498)를 통하여 흐른다. 트랜지스터(498)는 전류원으로서 다이오드 접속되며, 제어 전압 버스(436)를 통해 I-1 내지 I-8 단의 각각의 트랜지스터(408)에 대한 전류 미러를 형성한다. 각각의 트랜지스터(408)에 의해 발생된 각각의 전류는 전류 I-OSC의 미리 결정된 작은 부분이다. 각각의 트랜지스터(402, 408)를 통과하는 개개의 전류의 진폭은 아래에 설명하는 기준에 의해 결정된다. 이러한 개개의 전류는 위에 설명한 바와 같이(제3도) 바이어스 전류 출력 도선(424)(및 도선 40)상의 전류 "I-O"로부터 증분적으로 가산되거나 감산되어 순(net) 전류 "I-바이어스"를 발생한다.

이하에 도시된 표 1은 나노초(nsec) 단위의 발진기 시간 주기(Tpo),ROSC(16)의 메가헤르쯔(MHz) 단위의 주파수(f₀) 및 마이크로 암페어(㎂) 단위의 전류 I-바이어스간의 값의 관계를 나타낸다. 대표적인 실시예에서, 고전압 +VDD는 +3.3 볼트, 온도는 55℃, Tpo는 33.998 nsec, 및 I-바이어스는 32.4560896 ㎂ 이다. 이들 값은 널리 공지된 종래 기술에 따라서 컴퓨터 시뮬레이션에 의해 구한 것이고, 발진기 시스템(12)에 대한 기준은 다음과 같다.

[표 1]

(a) 발진기 가속시 :

(b) 발진기 감속시 :

표 1에서 (a) 부분은 발진기가 가속될 때의 Tpo, f₀및 I-바이어스의 관계를 나타내고, (b) 부분은 발진기가 감속될 경우의 이들의 관계를 나타낸다. (a) 부분에서 알 수 있는 바와 같이, 8열의 약 59.58 ㎂의 I-바이어스의 경우, f₀는 약 46.27 MHz 또는 29.41 MHz의 공칭 f₀보다 약 57.32% 크다. 8열의 I-바이어스 전류는 약 59.98 ㎂이고, 공칭 I-바이어스 전류보다 약 83.5% 크며, Tpo는 21.6 nsec에서 공칭 Tpo 보다 약 -36.43% 작다. 마찬가지로, (b) 부분으로부터 알 수 있는 바와 같이, 8열의 약 12 ㎂의 I-바이어스 전류(공칭 I-바이어스 전류보다 -62.7% 낮음)의 경우, f₀는 13.367 MHz(공칭 f₀보다 -54.55% 작음)이고, Tpo는 74.812 nsec(공칭 Tpo 보다 120% 큼)이다.

주파수 f₀가 표 1에 나타내는 바와 같이 조절되는 범위는, I-바이어스의 변화에 의해 약 29.41 MHz의 공칭 주파수에 대해 +57.32%(부분 (a)의 열8)에서 -54.55%(부분(b)의 열8)까지 확장된다. 따라서, 이들 생성 그룹에서 벗어난 소정의 발진기의 주파수에 대한 조절 범위는 약 ±50%이다. 이 범위는 약 29.41 MHz의 원하는 공칭 주파수의 양측에 있는 조절되지 않은 주파수를 갖는 발진기의 밀도에 의해 필요한 조정을 충분히 커버하고, 각각의 발진기에 대한 각각의 조정을 그 동작 주파수를 공칭 주파수(기준 클록에 대하여 측정됨)의 수 퍼센트 이내로 가지고 간다.

표 1의 (a) 부분의 전류 I-바이어스의 범위는 공칭값(약 32.45 μ(a)에서 공칭값(열8)보다 +83.5% 크게 될 때까지 확장된다. 편의상, 8개의 전류단(400)이 사용되기 때문에(제6A도 및 제6B도), 열 1-8에 도시하는 각각의 증가하는 전류 I-바이어스의 증분은, I-바이어스의 공칭값의 약 10.5%(83.58%/8)와 동일하다. 마찬가지로, (b) 부분으로부터 알 수 있는 바와 같이, 전류 I-바이어스의 음의 증분은 공칭값의 약 -7.9%(-62.7%/8)와 동일하다. 따라서, (b) 부분의 열 1-8의 음의 증분단계는 서로 거의 동일(즉, 각각 약 2.5 ㎂)하다. (a) 부분의 열 1-8의 양의 증분 단계는 서로 거의 동일(즉, 각각 약 3.4 ㎂)하지만, (b) 부분의 음의 증분 단계보다는 다소 큰 값을 갖는다.

이하의 표 2에서 (a) 부분은 발진기 카운터에서 각각의 나머지 카운트에 대응하는 실제의 발진기 시간 주기 Tpo(대 공칭 시간 주기)의 여러 값의 관계를 나타내고, (b) 부분은 ROSC(16)의 실제의 주파수 fo에 필요한 퍼센트의 조정치와 함께 기준 클럭 카운터의 각각의 나머지의 카운트를 나타낸다. 표 2는 전류 I-BIAS의 값의 조정시에 나머지 카운트를 이용하기 위한 알고리즘을 나타낸다.

[표 2]

나머지 카운트의 검출 및 알고리즘

(a) 미리 선택된 공칭값 이하인 경우 발진기 주파수를 가속

(b) 미리 선택된 공칭값 이상인 경우 발진기 주파수를 감속

표 2의 (a) 부분은 발진기 시스템(12)이 점점 느리게 동작할 경우의, 열 1-8에 있어서 Tpo의 각각의 퍼센트차(vs. 33.998 nsec의 공칭값)를 나타낸다. 발진기 시스템(12)이 기준 클럭(제4도 참조)에 비해 느리게 동작할 경우에는, 기준 클럭 카운터(204)가 제로 또는 미리 설정된 제로에 가까운 최소 카운트에 도달했을 때, 발진기 카운터(202)에 나머지 카운트가 있다는 것을 염두에 두어야 할 것이다. 표 2의 (a) 부분의 열 1-8에서 Tpo의 선택된 값을 기초로 하여, 발진기 카운터(202)에서의 대응하는 나머지 카운트가 각각의 열 1-8에 주어진다. 예를 들어, 양쪽의 카운터가 8 비트 다운 카운터이고, 255의 최대 카운트로 초기에 로드되는 경우에는, 열1에 도시된 +7.92%의 Tpo는 "18"의 나머지 카운트를 결과로 도출한다. 이것은 아래와 같이 계산된다.

나머지 카운트=[1-1/(1.0792)]×255=18(정수로 반올림된다). 열8에 도시하는 +57.32%의 Tpo는 [1-1/(1.5732)]×255=92(반올림)의 나머지 카운트의 결과이다. 여기서 발진기 카운터는 발진기 카운터(OC; 202)(제4도)이다. 그 8개의 이진 비트들은 아래와 같이 가정할 수 있다.

8개의 위치의 각각에 설정된 비트는 십진 카운트의 "255"가 된다. (a) 부분의 열1의 카운트 "18"은 5번째 위치에서 비트(부가 십진값의 16)와 2번째 위치에서 비트(부가 십진값의 2)를 더하여 표시된다. 즉, 16+2=18이다. 마찬가지로, 열8에 도시된 +57.32%의 Tpo는 64(7번째의 비트)+16(5번째의 비트)+8(4번째의 비트)+4(3번째의 비트)로 표시되는 나머지 카운트의 "92"가 된다.

마찬가지 방식으로, 표 2의 (b) 부분의 열 1-8에 있어서, 발진기가 점점 빠르게 동작할 때 기준 클럭 카운터(RCC; 204)의 각각의 나머지 카운트를 도시한다. 따라서, 열 1에서, Tpo는 -6.13%이고, 나머지 카운트는 (0.0613)×255=16으로 계산되어서 16(반올림)이다. 마찬가지로 열8에서, -54.55%의 Tpo에 대하여 나머지 카운트는 (0.5455)×255=139(반올림)이다. 이들 각각의 카운트의 부가 이진값은 표 2에 도시하는 바와 같다(예컨대, 열8에서, 139=128+8+2+1).

바이어스 유닛(36)의 연속적인 전류 단이 언제 온이 될 것인지를 결정하기 위한 알고리즘이 여기에서 사용되고, 각각 공칭 I-바이어스 전류에 가산 또는 감산된다. 그 동작을 이하에서 설명한다. 8비트의 나머지 이진 카운트의 제1 및 제2 비트는 이들이 정확도를 거의 증가시키지 않기 때문에 무시된다. 표 2의 (a) 부분과 같이 발진기가 느리게 동작하는 경우에는, 공칭 I-디바이스에 증가분의 전류량을 부가하기 위해서, 나머지 카운트가 "18"(열1)에 도달할 때까지 어떤 전류단(400)(제6도)도 온이 되지 않는다. 제2 비트가 무시되기 때문에, 실제의 타겟 카운트는 여기에서 "16"으로 감소된다. 카운트가 16에 도달할 때, 바이어스 유닛(36)(제6A도 및 제6B도)의 하나의 단(400)의 트랜지스터(404)는 온이 되고, 약 35.85μA의 I-바이어스를 제공하기 위하여 I-바이어스의 공칭값에 약 +10.5%가 부가되고, 발진 주파수 fo를 +7.92%(표 1의 (a)부분의 열1에 도시하는 바와 같음)로 증가시킨다. 표 2의 (a) 부분의 나머지 카운트가 "34", 실제로는 제2 비트가 무시되기 때문에 32에 도달할 때(열2), 제2 단(400)의 트랜지스터(404)는 온이 되고, 열 1-8의 각각의 나머지 카운트에 따라서 8개의 단계도 동일하게 된다. 주파수 fo에서의 조정 결과는 열 1-8에 도시된 바와 같이 +7.92% 내지 +57.32% 범위이다.

발진기가 빠르게 동작하고 표 2의 (b) 부분의 열1에 도시하는 바와 같이, 기준 클럭 카운터 내의 나머지 카운트가 "16"에 도달할 때, 하나의 전류단(400)의 트랜지스터(406)가 온이 된다. 이것은 표 1의 (b) 부분의 열1에 도시하는 바와 같이, 발진기 주파수 fo를 6.13%로 감소시키기 위해 약 29.9μA의 조정된 I-바이어스 전류를 제공하도록 공칭 I-바이어스 전류로부터 -7.9%의 증분을 감산한다. 다른단(400)의 트랜지스터(404)는 표 2의 (b) 부분의 열1의 카운트 16은 하나의 단에서만 온된 것이고, 열2에서는 2개의 단이 온되어 카운트가 31이지만 제1 및 제2 비트가 무시되기 때문에 실제로는 카운트가 28이고, 열3에서는 3개의 단이 온되어 카운트가 48이고, 열8에서 모든 8개의 단(400)이 카운트 139이지만 실제로는 제1 및 제2 비트가 무시되기 때문에 카운트가 136이 될 때까지 동일하게 동작한다. 이 결과 얻어진 주파수 fo의 조정은 열 1-8에 도시하는 바와 같이, -6.13% 내지 -54.55% 범위이다. 아래에 어떻게 해서 각각의 카운터 OC(202) 및 RCC(204)의 하나 또는 다른 나머지 카운트의 각각의 이진 비트가 바이어스 유닛(36)(제6도)의 각각의 전류 단(400)을 제어하기 위하여 정상 상태의 디지털 "온" 및 "오프" 신호를 발생하도록 SLOL(208)(제4도)에 인가되는지를 설명할 것이다. 이들 정상 상태의 제어 신호는, 위에 설명한 바와 같이, 바이어스 유닛(36)의 단자 "P-1" 내지 "P-8" 및 단자 "M-1" 내지 "M-8"에 각각 인가된다.

제7도를 참조하면, 논리 회로(600)의 상세한 블록도가 도시된다. 논리 회로(600)는 제4도에 도시된 제어 논리(CL) 유닛(200)과 최소 카운트 검출기(MCD; 206)의 기능을 실행하는데 유용하다. 논리 유닛(600)의 좌측에는 기준 클럭 도선(48)(제4도에 도시)에 접속된 단자(602)(REF CLKIN)와, ROSC(16)로부터 도선(18)에 접속된 단자(604)(OSC CLKIN)를 갖는다. 논리 유닛(600)은 양의 동작 개시 신호(CNTR START)가 인가되는 단자(605)와, 음의 리셋 신호(RESET(b)가 인가되는 단자(606)를 갖는다. 제7도의 중앙 부근에 도시하는 바와 같이 논리 회로(600)는 발진기 카운터 클리어 신호(OSC CLEAR)가 인가되는 단자(608)과, 기준클럭 카운터 클리어 신호(REF CLEAR)가 인가되는 단자(609)를 갖는다. 논리 회로(600)는 3개의 "D" 플립플롭 래치(610, 612, 614)를 포함한다. 이들 래치는 업계에서 공지이며, 그 각각은 "D", "Q",, "CLR", 및 "CLK"와 같은 종래 방식에 따른 단자를 갖는다. 논리 회로(600)는 또한 인버터(616, 618, 620, 622, 624, 626, 628, 630, 632, 634, 636, 638, 640, 642, 644, 646, 648, 650, 652, 654)와, NAND 게이트(660, 662, 664, 666, 668, 670, 672, 674, 676, 678)를 포함한다. 이들 NAND 게이트는 업계에서 공지이며, 그 각각은 A입력, B입력 및 A입력과 B입력 모두가 하이일 때만 로우가 되는 출력을 갖는다. 또한, 논리 회로(600)는 NOR 게이트(680, 682, 684)를 포함한다. 이들 NOR 게이트는 업계에서 공지이며, 그 각각 A입력, B입력 및 A 또는 B입력 중 어느 하나의 입력이 하이일 경우에 로우로 진행하는 출력을 갖는다.

소스(도시를 생략함)로부터 음의 리셋 신호가 단자(606) (RESET(b)에 인가되었을 때, 논리 회로(600)는 "초기 상태"로 된다. 즉, 논리 회로(600)는 동작 준비상태가 된다. 단자(606)에 있어서 이 음의 신호는, 도선(690)을 통해 NAND 게이트(660)의 "B"입력에 인가되고, 이것에 의해 NAND 게이트(660)의 출력은 도선(692)을 통해 래치(610)의단자에 접속된 입력 A가 하이이거나 또는 로우에 관계없이 하이가 된다. NAND 게이트(660)의 출력은 도선(694)을 통해 그 출력이 도선(696)을 통해 래치(610)의 클리어(CLR) 단자에 접속된 인버터(616)의 입력에 접속된다. NAND 게이트(660)의 출력이 하이가 되었을 때, 인버터(616)의 출력은 로우로 된다. 이것은 래치(610)를 리셋해서 그 Q출력이 로우인 초기 상태로 한다. 마찬가지로, 단자(606)에서 리셋 신호는 도선(698)을 통해 인버터(644, 646)에 직렬로 접속된 인버터(642)의 입력에 인가된다. 따라서, 인버터(642)의 입력이 로우가 될 때에는, 단시간 후에 인버터(644)의 입력이 하이가 되고, 또한 인버터(646)의 입력은 로우로 되며, 그 출력은 하이가 된다. 인버터(646)의 출력은 인버터(648)의 입력에 접속되고, 도선(700)을 통해 NOR 게이트(680)의 "B"입력에 접속된다. NOR 게이트(680)의 입력 B가 하이가 될 때, 그 출력은 로우가 되고, 이 레벨이 도선(702)을 통해 래치(612)의 CLR 단자에 인가된다. 그 CLR 단자가 로우에 내려간 때, 래치(612)는 그 Q 출력이 로우가 되는 초기 상태로 리셋된다. 이것은 REF CLK 단자(730)와 OSC CLK 단자(732)를, REF CLKIN 단자(602)와 OSC CLKIN 단자(604)의 상태와 무관하게 로우로 하고, 이에 따라 카운트 동작이 가능하게 된다.

인버터(648)의 입력이 하이가 되었을 때, 그 출력은 로우로 되고, 이것은 도선(704)을 통해 래치(614)의 CLR 단자를 로우로 만들고, 그것에 의해 래치(614)를 리셋하여 그출력이 하이로 되게 하고, 그 결과 OSC LOAD 단자(760)는 로우로 된다. 인버터(648)의 출력이 로우가 되었을 때, 인버터(650)의 입력도 마찬가지로 로우가 되고, 인버터(650)의 출력은 하이가 되며, 인버터(652)의 입력이 하이가 되고 그 출력은 로우가 된다. 인버터 (652)의 출력은 제4도의 기준 클럭 카운터(RCC; 204)와 제4도의 발진기 카운터(OC; 202)의 각각의 초기 상태를 리셋시키기 위하여 음의 신호를 인가하도록(도시를 생략한 도선을 통해) 단자 (CNTR RESETB; 706)에 접속된다. 그 일 예로서, 각각의 카운터는 "255"의 카운트로 리셋된다.

논리 회로(600)가 카운터(OC; 202)와 RCC(204)를 리셋한 후에, 양의 개시 신호(도시를 생략한 소스로부터)는 단자(CNTR START; 605)에 인가된다. 이 신호는 도선(708)을 통해 래치(610)의 클럭(CLK)단자에 인가되고, 래치(610)를 인에이블한다. 이와 같이 래치가 인에이블 되는 경우에는, 래치(610)에 있어서 그 출력 단자 "Q"의 신호 레벨은 실질적으로 입력 단자 "D"에서의 신호 레벨과 동일하게 되고 그 결과 출력 "Q"는 입력 "D"에 "래치"된다. 래치(610)의 입력 단자 "D"는 도선(710)을 통해 공급된 전압 +VDD가 인가되어 있는 단자(712)에 접속된다. 마찬가지로, 래치(612)의 입력 단자 "D"는 도선(714)을 통해 단자(712)에 접속되고, 래치(610)의 클럭(CLK) 단자는 도선(716)을 통해 래치(610)의 "Q" 단자에 접속된다. 래치(610)가 개시 신호에 의해 인에이블될 때, 래치(612)의 CLK 단자로의 도선(716) 상의 양의 신호가 래치(612)를 인에이블하고, 또한 그 단자 "D"의 전위를 단자 "Q"로 전송한다. 그 후, 정상 상태의 양의 신호가 래치(612)의 출력 단자 "Q"에 인가된다(비록 래치(610)가 그 출력 단자, NAND 게이트(660) 및 인버터(616)를 통해 실질적으로 그 자신을 리셋한 경우에도).

래치(612)의 출력 단자 "Q"는 공통의 도선(720)을 통해 NAND 게이트(662, 664, 666, 668)의 "B" 입력에 접속된다. 이들 "B" 입력은 래치(612)가 인에이블된 때에 하이가 되고, 그에 따라 공통의 도선(720)을 하이로 유지한다.

단자(602)(REF CLKIN)에서 발진 신호는, 공통의 도선(722)을 통해 NAND 게이트(662)의 "A" 입력 및 인버터(618)의 입력에 접속되고, 인버터(618)의 출력은 NAND 게이트(664)의 "A" 입력에 접속된다. 단자(602)에서 발진 신호가 하이가 될때 공통의 도선(720)을 하이로 유지한 상태에서, NAND 게이트(662)의 양 입력 A 및 B는 하이가 되고, 그 출력은 로우가 되며, 입력 A에서 발진 신호가 로우가 될 때, NAND 게이트(662)의 출력은 하이로 되고, 그것에 의해 반전된 발진 신호를 생성한다. NAND 게이트(662)의 출력에 있어서 그 반전 신호는 인버터(626)에 의해 재차 반전되고, 단자(602)에서 입력 신호와 동 위상의 출력 발진 신호로서 단자(REF CLK; 730)에 인가된다. 단자(REF CLK; 730)에서의 출력 발진 신호는 도선(218)(제 4도에 도시)을 통해 RCC(204)에 인가되고, 이것은 상기한 바와 같이, 기준 클럭의 발진 주기의 수 "255"로부터 카운트 다운을 시작한다. 유사한 방식으로 단자(604; OSC CLKIN)에서의 발진 신호는 도선(724)을 통해 NAND 게이트(666) 및 인버터(636)를 통과하여 출력 단자(732; OSC CLK)에 인가된다. 단자(732)에서의 출력 신호는, 도선(216)(제4도)을 통해 OC(202)에 인가되고, 이것은 마찬가지로 ROSC(16)의 시간주기의 수 "255"로부터 카운트 다운하는 것을 시작한다.

카운터 OC(202) 또는 RCC(204) 중 어느 하나에서 카운트가 0에 도달하거나 또는 0에 가까운 미리 설정된 최소 카운트에 도달한 경우에, 그 최소 카운트를 갖는 카운터는 단자(608; OSC CLEAR) 또는 단자(609; REF CLEAR) 중 어느 하나에 양의 신호를 인가한다. 이 양의 신호는 NAND 게이트(670)의 "B" 입력 또는 NAND 게이트(672)의 "A" 입력 중 하나를 하이로 만든다. 카운터가 카운트하는 동안에도, OSC CLEAR 단자(608) 및 REF CLEAR 단자(609)는 양쪽 모두 로우이고, NAND 게이트(670, 672)의 출력은 양쪽 모두 하이가 된다. 예컨대 ROSC(16)가 느리게 동작하고(기준 클럭과 비교하여), 또한 RCC(204)가 0으로 카운트 다운되는 경우를 가정하자.RCC(204)는 양의 신호를 단자(609)(REF CLEAR)에 인가하고, NAND 게이트(672)의 "A" 입력을 하이로 한다. 플러스-엣지 트리거된 카운터를 사용한 경우에는, REF CLEAR 단자(609)는 단자(602)에서의 REF CLKIN 및 단자(730)에서의 REF CLK의 플러스 엣지 상의 상태를 로우에서 하이로 변경한다. OC(202)가 0이 아닌 카운트를 가지며 NAND 게이트(670)의 출력이 하이로 유지되기 때문에 NAND 게이트(670)의 "B" 입력은 로우로 유지된다.

NAND 게이트(672)의 "B" 입력은 도선(736)을 통해 인버터(624)의 출력에 접속된다. 적절한 지연 후 인버터(618), NAND 게이트(664) 및 인버터(620, 622, 624)를 통해 다수의 위상 반전이 있은 후, 단자(602)(REF CLOCKIN)에 인가된 기준클럭 발진의 신호의 "로우" 레벨은 도선(736)에서 "하이"로 된다. NAND 게이트(672)의 "A" 입력 상의 하이(검출된 최소 카운트)와 함께 NAND 게이트(672)의 "B" 입력에 인가된 하이는, NAND 게이트(672)의 출력이 로우가 되는 결과를 만든다. 이것은 REF CLEAR가 REF CLKIN 및 REF CLK의 플러스의 엣지 로우에서 하이로 전환된 1/2 클럭 주기 후에 발생하여, 모든 카운터 논리가 전파하여 정정되도록 시간을 준다. 이것은 도선(738)을 통해 NAND 게이트(674)의 B입력을 로우로 만들고, NAND 게이트(674)의 출력을 하이가 되게 하며, NAND 게이트(674)의 출력은 입력들 A 및 B가 하이로 유지되는 동안에 로우로 된다. NAND 게이트(674)의 출력은 공통의 도선(740)을 통해 인버터(638)의 입력 및 NOR 게이트(680)의 "A" 입력에 접속된다. 따라서, 공통의 도선(740)이 하이가 되었을 때, NOR 게이트(680)의 출력은 로우가 되고, 도선(702)을 통해 래치(612)를 리셋한다. 이것이 발생된 경우에는,래치(612)의 "Q" 출력에 접속된 공통의 도선(720)상의 레벨은 하이에서 로우가 되고, 이것은 발진 신호 REF CLKIN 및 OSC CLKIN을 NAND 게이트(662, 664, 666, 668)를 통과시킨다. 상기 예에서 OC(202)의 나머지 카운트는 임의의 값으로 동결되고, 계속해서 REF CLK 및 OSC CLK로서 로우로 복귀되고, 래치(612)의 로우 출력 Q에 의해 로우로 유지된다.

최소 카운트 신호가 OC(202)로부터 수신된 경우(ROSC(16)는 기준 클럭보다 빠르게 동작하고 있음)에는, 단자(608)(OSC CLEAR)는 하이가 되고, NAND 게이트(670)의 "B" 입력을 하이로 만든다. NAND 게이트(670)의 "A" 입력은 도선(742)을 통하여 인버터(634)의 출력에 접속된다. 따라서, 단자(604; OSC CLKIN)의 발진기 신호의 "로우"가 위상 변환 및 지연되어 인버터(628), NAND 게이트(668) 및 인버터(630, 632, 634)를 통하여 도선(742)으로 전송되고, 단자(604; OSC CLKIN)에서 입력 레벨이 로우일 때 레벨은 하이가 된다. NAND 게이트(670)의 양쪽의 입력A와 B가 하이일 때-이것은 OSC CLEAR가 OSC CLKIN 및 OSC CLK의 플러스 엣지 상에서 로우에서 하이로 전환된 1/2 클럭 주기 후에 발생함-, 그 출력은 로우가 되고, 이것은 도선(744)을 통하여 NAND 게이트(674)의 "A" 입력을 로우로 만든다("B" 입력은 이때 하이로 유지된다). 이것이 발생되면 NAND 게이트(674)의 출력은 공통의 도선(740)을 하이로 만든다. 그리고, 상기한 바와 같이, 래치(612)는 리셋되어 REF CLK와 OSC CLK를 로우로 복귀시키고 RCC(204)는 0이 아닌 나머지 카운트를 가지며 OC(202)는 최소 카운트를 갖게 하면서 이들을 로우로 유지시킨다.

공통의 도선(740)이 하이가 되면, 이 레벨은 또한 인버터(638 및 640)를 통하여 인버터(640)와 래치(614)의 CLK 입력과의 사이에 접속된 도선(746) 상으로 하이 레벨을 생성하기 위하여 인가된다. 이 하이 레벨은 래치를 인에이블 시킨다. 래치(614)의 "D" 입력은 도선(748)을 통하여 단자(750)에 접속되고, 이것은 양의 공급 전압(+VDD)에 접속된다. 래치(614)의 출력(문자 Q 위에 라인 -을 지님)는 도선(752)을 통하여 NAND 게이트(676)의 "A" 입력에 접속된다. 래치(614)가 인에이블되면, 래치 출력는 로우가 되고(는 래치 입력 "CLK"가 하이가 될 때 D의 상보 신호를 발생한다), 이것은 NAND 게이트(676)의 "A" 입력을 로우로 만든다. NAND 게이트(676)의 "B" 입력과 NAND 게이트(678)의 "A" 입력은 양의 공급 전압 단자(754)와 단자(756)(+VDD)에 각각 접속된다. NOR 게이트(682, 684)의 "B" 입력은 각각 접지에 접속된다. 이와 같이, 도선(752)의 "로우" 신호 레벨은 위상변환 및 적절한 지연으로 NAND 게이트(676), NOR 게이트(682), NAND 게이트(678), NOR 게이트(684) 및 인버터(654)를 직렬로 통과하여 단자(760)(OSC LOAD)로 전송된다. 래치(614)가 리셋되지 않고 도선(752)상에 "로우"를 유지하는 한, 단자(760)(OSC LOAD)상에는 "하이" 신호가 유지된다. 단자(760)(OSC LOAD)에서 하이레벨은 도선(230)을 통하여 SLOL (208)(제4도)에 인가되고, 후술하는 바와 같이 회로를 동작시킨다.

제8A도 및 제8B도를 참조하면, 전체를 800으로 나타낸 스위칭 및 논리 회로의 상세한 회로도가 도시되어 있다. 제8도는 제8A도와 제8B도의 결합 방법을 도시하고 있다. 회로(800)는 SLOL(208)(제4도 참조)의 기능을 실행한다. 제8A도에 도시하는 바와 같이, 회로(800)의 상부는 발진기 카운터(OC; 202)와 관련되고, 회로(800)의 하부는 제8B도에 도시하는 바와 같이 기준 클럭 카운터(RCC; 204)와 관련된다. 회로(800)(제8A도)의 상부는 OC(202)의 대응하는 비트 위치 "3"에서 "8"로부터의 비트를 나타내는 양의 참(true) 신호를 수신하기 위하여, 각각 "OQ3" 내지 "OQ8"로 표시한 입력 단자와, OC(202) 로부터 상보 비트를 나타내는 음의 참값의 신호를 수신하는, 각각 "OQ3B" 내지 "OQ6B" 및 "OQ8B"("OQ7B"는 제외된다)로 표시한 입력 단자를 갖는다. 상기한 바와 같이, 카운터의 제1 및 제2의 위치의 비트는 사용되지 않는다. 이와 유사하게, 회로(800)(제8B도 참조)의 하부는 RCC(204)의 대응하는 위치의 비트를 나타내는 양의 참값의 신호를 수신하는, 각각 "RQ3" 내지 "RQ8"로 표시한 입력 단자와, RCC(204)로부터의 상보 비트를 나타내는 음의 참값의 신호를 수신하는, 각각 RQ4B 내지 RQ8B("RQ3B"가 없는 것에 주의)로 표시한 입력단자를 갖는다. 이것은 아래에 더욱 상세히 기술한다.

회로(800)는 논리 회로(600)(제7도)의 단자(706; CNTR RESETB)로부터의 음의 리셋 신호를 수신하기에 적합하도록 그 상부 단자(제8A도)에서 제어 단자(804; CNTR RESETB)에 접속된 제1의 제어 버스(802)(수직으로 정렬되고, 수평인 브렌치를 구비함)를 갖는다. 회로(800)는 논리 회로(600)의 단자(760; OSC LOAD)로부터의 양의 "래치" 신호를 수신하기에 적합하도록 그 상부 단자에 제어 단자(808)(OSC LOAD)를 갖는 제2의 제어 버스(806)(수직으로 정렬되고, 수평인 브렌치를 구비함)을 갖는다. 회로(800)는 각각 SP1X 내지 SP8X(제8A도)로 표시한 8개의 출력 단자와, 각각 SM1X 내지 SM8X(제8B도)로 표시한 8개의 출력 단자를 갖는다. 이들 출력단자는 양의 참값의 출력 신호를 제공한다.

회로(800)(제8A도 및 제8B도)는 서로 상호 접속되어 있는 다수의 NOR 게이트, NAND 게이트 및 D 플립플롭 래치와, 표 2에 도시하는 알고리즘을 실행하도록 설계된 논리적 조합의 입력, 출력 및 제어 단자를 포함한다. 본 발명의 범위 내에서 스위칭 논리 회로(800)에 다른 등가의 배선 패턴과 알고리즘을 사용할 수 있다. 회로(800)는 7개의 NOR 게이트(810, 811, 812, 813, 814, 815, 816)(제8A도)와, 8개의 NOR 게이트 (817, 818, 819, 820, 821, 822, 823, 824)(제8B도)를 포함한다. 회로(800)는 24개의 NAND 게이트(830, 831, 832, 833, 834, 835, 836, 837, 838, 839, 840, 841, 842, 843, 844, 845, 846, 847, 848, 849, 850, 851, 852, 853)(제8A도)와, 15개의 NAND 게이트 (854, 855, 856, 857, 858, 859, 860, 861, 862, 863, 864, 865, 866, 967, 868)(제8B도)를 포함한다. 각 NOR 게이트와 각 NAND 게이트는 각각 입력 "A"(상부측) 및 입력 "B"(하부측)와 각각의 출력을 갖는다. 회로(800)는 16개의 "D" 플립 플롭 래치((871∼878)(제8A도), (881∼888)(제8B도))를 포함한다. 제7도의 래치 (610)와 같은 이들 래치는 "D", "Q",, "CLR", 및 "CLK"로 각각 표시한 단자를 갖는다. 래치(871∼878)의 각 "Q" 단자는 출력 단자 SP1X 내지 SP8X 중 하나의 단자에 각각 접속되며, 래치 (881∼888)의 각 "Q" 단자는 출력 단자 SM1X 내지 SM8X 중 하나의 단자에 각각 접속된다. 이들 모든 래치(제8A도 및 제8B도)의 "CLK" 단자는 그 일체의 브렌치에 의하여 제어 버스(806)에 접속되고, 이들 모든 래치의 "CLK" 단자는 그 브렌치에 의하여 제어 버스(802)에 접속된다.

제8도에 도시하는 바와 같이, 입력 단자 OQ5는 공통의 도선(901)을 통하여 NOR 게이트(810)의 "A" 입력, NOR 게이트(814)의 "A" 입력, NOR 게이트(815)의 "A" 입력, NAND 게이트(846)의 "B" 입력, 및 NAND 게이트(850)의 "B" 입력에 각각 접속된다. 입력 단자 OQ6은 공통의 도선(902)을 통하여 NOR 게이트(810,814 및 815)의 "B" 입력과 NAND 게이트(834, 836)의 "B" 입력에 접속된다. 입력 단자 OQ7은 공통의 도선(903)을 통하여 NOR 게이트(811)의 "A" 입력과 NAND 게이트(839, 943, 848, 852)의 "B" 입력에 접속된다. 입력 단자 OQ8은 공통의 도선(904)을 통하여 NOR 게이트(811)의 "B" 입력에 접속된다. 입력 단자 OQ6B는 공통의 도선(905)을 통하여 NAND 게이트(831, 847, 851)의 "B" 입력에 접속된다. 입력 단자 OQ3은 공통의 도선(906)을 통하여 NAND 게이트 (832, 841)의 "A" 입력과 NOR 게이트(813)의 "A" 입력에 접속된다. 입력 단자 OQ4는 공통의 도선(907)을 통하여 NAND 게이트(832, 841)의 "B" 입력과 NOR 게이트(813)의 "B" 입력에 접속된다. 입력 단자 OQ5B는 공통의 도선(908)을 통하여 NAND 게이트(833)의 "B" 입력과 NOR 게이트(812)의 "A" 입력에 접속된다. 입력 단자 OQ4B는 공통의 도선(909)을 통하여 NOR 게이트(812, 816)의 "B" 입력과 NAND 게이트(845)의 "B" 입력에 접속된다. 입력 단자 OQ8B는 공통의 도선(910)을 통하여 NAND 게이트(840, 844, 849, 853)의 "B" 입력에 접속된다. 입력 단자 OQ3B는 공통의 도선(911)을 통하여 NAND 게이트(845)의 "A" 입력과 NOR 게이트(816)의 "A" 입력에 접속된다.

제8A도와 관련하여, NOR 게이트(810)의 출력은 도선(920)을 통하여 NAND 게이트(830)의 A입력에 접속되고 NOR 게이트(811)의 출력은 공통의 도선 (921)을 통하여 NAND 게이트(830, 835)의 "B" 입력과 NAND 게이트(831, 837)의 A입력에 접속된다. NAND 게이트(832)의 출력은 도선(922)을 통하여 NAND 게이트(833)의 A입력에 접속되고, 그 출력은 도선(923)을 통하여 NAND 게이트(834)의 입력에 접속되며, 그 출력은 NAND 도선(924)을 통하여 NAND 게이트(835)의 A입력에 접속된다. NOR 게이트(812)의 출력은 도선(925)을 통하여 NAND 게이트(836)의 A입력에 접속되고, 그 출력은 도선(926)을 통하여 NAND 게이트 (837)의 B입력에 접속된다. NOR 게이트(813)의 출력은 도선(927)을 통하여 NAND 게이트(838)의 A입력에 접속된다. NOR 게이트(814)의 출력은 도선(928)을 통하여 NAND 게이트(838)의 B입력에 접속된다. NAND 게이트(838)의 출력은 도선(929)을 통하여 NAND 게이트 (839)의 "A" 입력에 접속되고, 그 출력은 도선(930)을 통하여 NAND 게이트(840)의 A입력에 접속된다. NAND 게이트(841)의 출력은 도선(932)을 통하여 NAND 게이트(842)이 A입력에 접속되고, NOR 게이트(815)의 출력은 도선 (933)을 통하여 NAND 게이트(842)의 B입력에 접속된다. NAND 게이트(845, 846, 847, 848, 849)는 이들 각각의 출력과 A입력이 도선(936, 937, 938, 939)의 대응하는 하나의 도선에 의하여 직렬 접속되어 있다. NOR 게이트(816)의 출력은 도선(940)을 통하여 NAND 게이트(850)의 A입력에 접속된다. NAND 게이트(850, 851, 852, 853)는 이들 각각의 출력과 A입력이 도선(941, 942, 943)의 대응하는 하나의 도선에 의하여 직렬 접속되어 있다. 8개의 NAND 게이트 (830, 831, 835, 837, 840, 844, 849, 853)의 출력은 8개의 도선(951, 951 ,953, 954, 955, 956, 957, 958)의 각각의 하나에 의하여 래치(871∼878)의 대응하는 "D" 단자에 접속된다. 예를 들면, NAND 게이트(835)는 도선(953)을 통하여래치(873)의 "D" 단자에 접속된다.

제8B도와 관련하여, 입력 단자 RQ5는 공통의 도선(960)을 통하여 NOR 게이트(817)의 A입력과, NAND 게이트(856)의 A입력에 접속된다. 입력 단자 RQ6은 공통의 도선(961)을 통하여 NOR 게이트(817)의 B입력과, NAND 게이트 (856)의 B입력에 접속된다. 입력 단자 RQ7은 공통의 도선(962)을 통하여 NOR 게이트(818)의 A입력과, NOR 게이트(819)의 A입력 및 NAND 게이트(860)의 B입력에 접속된다. 입력 단자 RQ8은 공통의 도선(963)을 통하여 NOR 게이트(818, 819)의 B입력에 접속된다. 입력 단자 RQ6B는 공통의 도선 (964)을 통하여 NAND 게이트(855, 859)의 B입력과, NOR 게이트(821)의 A입력 및 HAND 게이트(868)의 A입력에 접속된다. 입력 단자 RQ7B는 공통의 도선(965)을 통하여 NAND 게이트(858)의 A입력과, NOR 게이트(821)의 B입력 및 NAND 게이트(868)의 B입력에 접속된다. 입력 단자 RQ8B는 공통의 도선(966)을 통하여 NAND 게이트(858, 861, 864, 866)의 B입력과, NOR 게이트(824)의 B입력에 접속된다. 입력 단자 RQ5B는 공통의 도선(967)을 통하여 NAND 게이트(859)의 A입력, NAND 게이트(862)의 B입력, NOR 게이트 (822)의 B입력 및 NAND 게이트(867)의 B입력에 접속된다. 입력 단자 RQ3은 도선(968)을 통하여 NOR 게이트(820)의 A입력에 접속되고, 입력 단자 RQ4는 도선(969)을 통하여 NOR 게이트(820)의 B입력에 접속된다. 입력 단자 RQ4B는 도선(970)을 통하여 NAND 게이트(867)의 A입력에 접속된다.

NOR 게이트(817)의 출력은 도선(980)을 통하여 NAND 게이트(854)의 A입력에 접속된다. NOR 게이트(818)의 출력은 공통의 도선(981)을 통하여 NAND 게이트(854)의 B입력과, NAND 게이트(855)의 A입력에 접속된다. NAND 게이트(856)의 출력은 도선(982)을 통하여 NAND 게이트(857)의 A입력에 접속되고, NOR 게이트(819)의 출력은 도선(983)을 통하여 NAND 게이트(857)의 B입력에 접속된다. NAND 게이트(859)의 출력은 도선(984)을 통하여 NAND 게이트(860)의 A입력에 접속되고, 그 출력은 도선(985)을 통하여 NAND 게이트(861)의 A입력에 접속된다. NOR 게이트(820)의 출력은 공통의 도선(986)을 통하여 NAND 게이트(862)의 A입력과, NOR 게이트(822)의 A입력에 접속된다. NAND 게이트(862)의 출력은 도선 (987)을 통하여 NAND 게이트(863)의 A입력에 접속되고, 그 출력은 도선(988)을 통하여 NAND 게이트(864)의 A입력에 접속된다. NOR 게이트(821)의 출력은 공통의 도선(989)을 통하여 NAND 게이트(863)의 B입력과, NAND 게이트(865)의 A입력에 접속된다. NOR 게이트(822)의 출력은 도선(990)을 통하여 NAND 게이트(865)의 B입력에 접속되고, 그 출력은 도선(991)을 통하여 NAND 게이트(866)의 A입력에 접속된다. NAND 게이트(867)의 출력은 도선(992)을 통하여 NOR 게이트(823)의 A입력에 접속되고, 그 출력은 도선(993)을 통하여 NOR 게이트(824)의 A입력에 접속된다. NAND 게이트(868)의 출력은 도선(994)을 통하여 NOR 게이트(823)의 B입력에 접속된다. 7개의 NAND 게이트(854, 855, 857, 858, 861, 864, 866)와 NOR 게이트(824)는 이들의 출력이 래치(881∼888)의 "D" 단자에 대응하는 도선(1001∼1008)의 각각의 하나의 도선에 의하여 접속된다. 예를 들면, NAND 게이트(854)는 그 출력이 도선(1001)을 통하여 래치(881)의 D 단자에 접속되고, NAND 게이트(855)는 그 출력이 도선(1002)을 통하여 래치(882)의 D 단자에 접속된다.

논리 회로(600)(제7도)의 대응하는 단자(706∼804)(CNTR RESET(b)에서 제어버스(802)에 음의 리셋 신호가 인가되면, 회로(800)의 16개의 래치 모두는 리셋되고, 그들의 각 출력 단자 Q는 로우가 된다. 논리 회로(600)(제7도)에 의하여 카운터 OC(202)와 RCC(204)는 이들의 카운트 동작이 정지한 후, NAND 게이트(676, 678), NOR 게이트(682, 684) 및 인버터(654)에 의하여 논리 회로(600)내에는 래치 신호가 단자(760; OSC LOAD)에 공급할 때까지, 단시간의 지연이 제공된다. 이 지연은 카운터 시간내에서 안정화되고, 제8도의 스위치 논리를 통하여 출력 래치의 입력 단자 "D"로 전파하기 위해서 각각의 위치에서 비트 신호를 제공한다. 카운터 OC(202)로부터의 이들 비트 신호와 이들 상보의 각각의 하나는 도선(220)(제4도)의 분리된 컨덕터를 통하여 제8A도에 도시하는 바와 같이 입력 단자 OQ3 내지 OQ8, OQ3B 내지 OQ8B(OQ7B는 사용되지 않은 것에 주의)의 대응하는 하나에 인가된다. 따라서, 카운터 OC(202)의 3번째 부분에서 비트가 단자 OQ3에 인가되고, 4번째 위치에 있는 비트는 OQ4에 인가된다. 이와 마찬가지로, 카운터 RCC(204)로부터의 비트 신호와 이들 상보는 도선(222)의 분리된 컨덕터를 통하여 제8B도에 도시하는 바와 같이 입력 단자 RQ3 내지 RQ8 및 RQ4B 내지 RQ8B(RQ3B는 없는 것에 주의)의 대응하는 하나에 제공된다. 상기한 바와 같이, 2개의 내부의 1과 2의 위치의 비트는 사용되지 않는다.

단자(808)(OSC LOAD)에서 제어 버스(806)에 양의 신호가 제공될 때, 16개의 래치(871∼878, 881∼888)는 데이타 전송이 가능하게 된다. 그리고, 이 신호는 각 래치의 입력 단자 "D"상에 나타나는 신호 레벨을 각 출력 단자 "Q"에 인가하고, 이신호 레벨은 선택된 순서로 정상 상태 "하이" 또는 "로우"("온" 또는 "오프") 레벨로서 출력 단자 SP1X 내지 SP8X 및 SM1X 내지 SM8X에 인가된다. 출력 단자 SP1X 내지 SP8X 및 SM1X 내지 SM8X는 도선(22)(제4도)의 분리된 컨덕터를 통하여 메모리(24)와 MUX(26)에 접속되고, 도선(34)의 분리된 컨덕터를 통하여 비이어스 유닛(36)(제1도)에 접속된다. 출력 단자 SP1X 내지 SP8X 상의 하이 또는 로우 신호는 바이어스 유닛(36)(제6A도 및 제6B도)의 대응하는 입력 단자 P-1 내지 P-8에 인가된다. 마찬가지로, 출력 단자 SM1X 내지 SM8X 상의 하이 또는 로우 신호는 바이어스 유닛(36)의 대응하는 입력 단자 M-1 내지 M-8에 인가된다.

표 2의 (b) 부분에 나타낸 알고리즘과 관련하여 상기한 바와 같이, 발진기 카운터 OC(202)에 최종적인 카운트가 적어도 "18"(또는 제2 비트가 무시되기 때문에 실제로는 "16")이 남아 있는 경우(RCC(204)가 0 카운트를 가짐), 바이어스 유닛(36) 내의 하나의 단 내의 트랜지스터(404)는 I-바이어스 제어 전류에 단일의 양의 증가분을 가산하기 위해서 온이 된다. 카운트가 적어도 "16"이라면, 제5 비트 위치의 적어도 하나, 제6 비트 위치, 제7 비트 위치 및 제8 비트 위치는 하이가 된다. 예를 들면, 상기 순서를 통하여 제5 비트 위치가 하이라면, 입력 단자 OQ5(제8A도)는 "하이"가 된다. 이것은 NOR 게이트(810)의 출력 및 NAND 게이트(830)의 A입력을 "로우"로 만들어서 그 출력이 하이로 되게 한다. 이것에 의해 도선(951)을 통하여 래치(871)의 입력 단자 D에는 "하이"가 인가되고, 또한 그 출력 단자 Q를 통해 출력 단자 SP1X에 하이를 인가한다. 이 하이에 의해 바이어스 유닛(36)(제6A도, 제6B도)의 입력단자 P-1에서 전류 단 I-1의 트랜지스터(404)를온시켜서, 바이어스 도선(424) 상의 전류 I-바이어스로의 전류의 증분이 부가된다.

표 2의 (a) 부분에 예시한 다른 카운터에 대한 알고리즘과 마찬가지 방법으로, 출력 단자 SP1X∼SP8X 중 하나 또는 그 이상이 바이어스 유닛(36)의 하나 또는 그 이상의 전류단 I-1∼I-8을 온시키고 전류의 양의 증분을 I-바이어스 전류에 인가하기 위해서 하이가 된다. 알고리즘을 적용할 때의 간편함을 위해 상기 카운트들의 일부는 첫번째 및 두번째 비트가 무시되기 때문에 약간 올림 또는 버림할수 있다. 단자 SP1X∼SP8X 중 어느 것이 하이일 때 단자 SM1X∼SM8X는 모두 로우이고 단자 SP1X∼SP8X 중 어느 것이 로우일 때 단자 SM1X∼SM8X는 모두 하이이다.

표 2의 (b) 부분에 도시하는 바와 같이 RCC(204)에 나머지 카운트가 있으면, 열 1∼8의 여러가지 나머지 카운트는 논리 및 스위칭 회로(800)로 출력 단자 SM1X∼SM8X 중 하나 이상을 하이로 구성하기 위해 사용된다. 알고리즘을 적용할 때의 간편함을 위하여, 상기 카운트의 일부는 첫번째 및 두번째 비트가 무시되기 때문에 약간 올림 또는 버림할 수 있다. 열1에서 카운트 "16"은 RCC(204)의 5번째 위치에서의 하나의 비트를 나타낸다(다른 위치에는 비트가 없다). 그 후 이것은 단일의 입력 단자 RQ5(제8B도)로 변환되어, "하이"가 된다. 단자 RQ4B, RQ6B, RQ7B 및 RQ8B(RQ5B는 아님)의 상보 신호는 마찬가지로 하이이다(단자 RQ4B, RQ6B, RQ7B 및 RQ8B는 로우이다). 따라서, NOR 게이트(817)의 A입력상의 "하이"는 그 출력 및 NAND 게이트(854)의 A입력을 로우로 되게 한다. 그 결과, NAND 게이트(854)의 출력은 하이로 되고, 도선(1001)을 통하여 래치(881)의 입력 단자 D를 하이로 상승시키고, 그 다음에 출력 단자 SM1X를 하이로 상승시킨다. 나머지 단자 SM2X∼SM8X는 로우로 유지된다. 단자 SM1X의 하이는 바이어스 유닛(36)(제6도)의 전류단 "I-1"의 트랜지스터(406)를 온시키기 위해 단자 M-1에 인가된다. 이것은 앞에서 설명한 바와 같이 전류 I-바이어스로부터 전류의 증분을 감산한다. 표 2의 (b)부분에서 설명된 알고리즘과 유사한 형태로서 출력 단자 SM1X∼SM8X의 하나 또는 그 이상이 RCC(204) 내의 카운트가 증가함에 따라 하이로 된다. 반대로 단자 SM1X∼SM8X 중 어느 것이 하이이면, 단자 SP1X∼ SP8X는 모두 로우가 된다.

상기 설명한 발진기 시스템에 있어서, 당업자라면 특허청구의 범위에 기재되어 있는 본 발명의 기술적 사상 또는 범위로부터 벗어남이 없이 여러 가지 변경 및 수정이 가능함을 이해할 수 있을 것이다. 예를 들어 앞에서 설명한 ROSC(16)에 대한 공칭 동작 기준(주파수, 바이어스 전류, 레벨, 조정 범위 등)은 본 발명의 범위내에서 변경될 수 있다. 또한, 발진기 주파수의 조정에서 원하는 정확도에 따라서 바이어스 유닛(36)내에 보다 많거나 보다 적은 전류단을 설치할 수도 있다. 그리고 표 2에서 설명된 알고리즘은 정확도 및 주파수 조정의 범위가 상이한 정도를 얻기 위하여 변경될 수 있다. 또한, 전류 I-바이어스로부터가산되거나 감산된 전류의 증분은 동일하거나 또는 거의 같은 값으로 할 필요는 없고, 상기 설명한 배터리구동 메모리가 아닌 비휘발성 메모리를 사용할 수도 있다. 또한, 제7도, 제8A도 및 제8B도에 도시하는 특정 구조의 논리 소자들은 소망하는 전체적인 기능을 얻기 위해서 상이한 논리적 조합으로 변경될 수 있다. 발진기 시스템은 CMOS 기술 이외에도 다른 기술과 함께 실시될 수 있다. 더 나아가서, 바이어스 유닛(36)이 다른 부분에 제어 신호를 제공하도록 발진기(12)를 변경하여, 발진 주파수가 기준 클럭 신호의주파수와 근접하게 조정될 수 있도록 충전 시간 및/또는 방전 시간이 조절되도록 해도 좋다.

제1도는 본 발명에 따른 발진기 시스템을 나타내는 블록도.

제2도는 제1도의 발진기 시스템에서 링 발진기(ROSC)를 나타내는 도면.

제3도는 제1도의 발진기 시스템에서 바이어스 유닛을 나타내는 도면.

제4도는 제1도의 발진기 시스템에서 논리 계수기 및 비교기(LCC)를 나타내는 블록도.

제5A도 및 제5B도는 제1도의 발진기 시스템에서 링 발진기(ROSC)의 세부 회로도.

제6A도 및 제6B도는 제1도의 발진기 시스템에서 바이어스 유닛의 세부 회로도.

제7도는 제4도의 제어 논리 유닛과 최소 계수치 검출기의 기능을 실행하기 위한 논리 회로를 나타내는 블록도.

제8A도 및 제8B도는 논리 계수기 및 비교기(LCC)의 다른 부분을 형성하는 논리 및 스위칭 회로를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

12 : 발진기 시스템

16 : 링 발진기(ROSC)

20 : 논리 계수기 및 비교기(LCC)

24 : 메모리

26 : 멀티플렉서(MUX)

36 : 바이어스 유닛

102 : 전류 미러(CM) 유닛

200 : 제어 논리부(CL)

202 : 발진기 카운터(OC)

204 : 기준 클럭 카운터(RCC)

206 : 최소 계수치 검출기(MCD)

208 : 스위치 논리 및 출력 래치부(SLOL)

Claims

입력과 출력을 각각 갖는 n개(n은 1보다 큰 홀수)의 실질적으로 동일한 복수개의 단을 갖는 발진기로서, 각 단의 출력은 다음 단의 입력에 접속되고 최종 단의 출력은 최초의 단의 입력에 접속되며, 상기 n개의 단의 각각은 전하를 선택적으로 저장하기 위한 커패시터 수단과, 상기 커패시터 수단에 접속된 조절 가능한 전하원과, 발진기의 출력에 있어서 동작 중에 발진기에 의해 발생되는 출력 신호의 주파수 및 대응하는 시간 주기를 제어하도록 커패시터 수단의 충전/방전을 선택적으로 촉진시키기 위해서 커패시터 수단에 접속되어 있는 스위치 수단을 포함하는 발진기와;

미리 선택된 주파수 및 대응하는 시간 주기를 갖는 기준 클럭 신호를 수신하기 위한 기준 클럭 수단과;

동일한 시간의 주기에 걸쳐서 다수의 발진기의 시간 주기 및 다수의 기준 클럭 신호의 시간 주기를 개별적으로 카운트하고, 각각의 시간 주기의 카운트 사이의 카운트 차이를 발생시키는 카운터 및 제어 수단과;

상기 카운터 및 제어 수단에 의해 발생한 카운트 차이에 응답하여 상기 카우트 차이에 대응하는 제어 신호를 발생하는 논리 수단과;

상기 논리 수단에 의해 발생하는 제어 신호에 응답하여 발진기의 주파수가 기준 클럭 신호의 주파수와 근접해서 일치하도록 상기 발진기의 주파수를 상기 카운트 차이에 따라서 조정하도록 상기 발진기의 단들의 각각의 전하원을 제어하기위하여 상기 전하원에 접속되어 있는 바이어스 수단을 포함하는 발진기 시스템.
제1항에 있어서,

상기 논리 수단에 의해 발생된 제어 신호를 저장하기 위하여 상기 논리 수단에 접속되어 있는 메모리 수단과;

기준 클럭 신호가 상기 기준 클럭 수단에 인가될 때에 상기 논리 수단으로부터의 제어 신호를 상기 바이어스 수단에 접속하고 상기 기준 클럭 신호가 없을 때에 상기 메모리 수단에 저장된 제어 신호를 상기 바이어스 수단에 접속하기 위하여 상기 논리 수단 및 상기 메모리 수단에 결합되어 있는 멀티플렉서 수단을 추가로 포함하는 발진기 시스템.
제1항에 있어서,

상기 발진기 단의 조절 가능한 전하원은 조절 가능한 전류원으로서 접속되어 있는 제1 트랜지스터이고;

상기 각 단의 커패시터 수단은 그 단과 관련된 기생 커패시턴스에 의해 형성된 커패시터이며;

상기 각 단의 스위치 수단은 공통의 제어 전극이 단의 입력에 접속되고 그 출력이 전류원과 직렬 접속된 전류 미러로서 접속되어 있는 한 쌍의 트랜지스터이고, 상기 커패시터의 충전은 전류 미러가 오프일 때에 유효하게 되며, 상기 커패시터의 방전은 전류 미러가 온일 때에 유효하게 되고, 커패시터의 충전 시간은 전류원에 의해 공급되는 전류를 조정함으로써 제어되고, 커패시터의 방전 시간은 이전 단의 전류원에 의해 공급되는 전류를 조정함으로써 제어되는 발진기 시스템.
제1항에 있어서,

발진기의 주파수가 기준 클럭 신호의 주파수로 일단 조정되면 발진기는 전력이 일시적으로 손실된 다음에 기준 클럭 신호가 기준 클럭 수단으로 인가되지 않더라도 연속해서 그 주파수에서 동작하도록 상기 논리 수단으로부터의 제어 신호를 저장하는 비휘발성 메모리 수단을 추가로 포함하는 발진기 시스템.
제3항에 있어서,

상기 바이어스 수단은 발진기 단의 각각의 제1 트랜지스터를 제어하기 위한 전류 I-바이어스를 제공하고, 상기 바이어스 수단은 상기 논리 수단으로부터의 제어 신호에 따라 전류 I-바이어스를 증분적으로 변화시키기 위해 온 또는 오프되는 복수개의 전류 단을 포함하는 발진기 시스템.
홀수의 복수개의 n개의 단으로 구성되고, 각각의 단은 제어 전극을 가진 정전류원 트랜지스터와 제어 전극을 가진 스위치 트랜지스터 쌍을 가지며, 스위치 트랜지스터 쌍의 출력은 정전류원 트랜지스터와 직렬로 접속되고, 각각의 단은 다음 단의 스위치 트랜지스터 쌍의 제어 전극에 접속된 출력을 가지며, 최종 단의 출력은 최초의 단의 스위치 트랜지스터 쌍의 제어 전극에 접속된 링 발진기(ROSC)와;

n개의 단의 전류원 트랜지스터의 제어 전극에 접속되어 각 전류원 트랜지스터를 통과하는 전류를 결정하는 바이어스 수단과;

링 발진기(ROSC)의 주파수를 기준 클럭 신호의 주파수와 비교하고, 발진기의 주파수가 기준 클럭 신호의 주파수와 근접해서 일치하는 링 발진기(ROSC)에 접속된 바이어스 수단이 신호를 발생하도록 2개의 주파수 사이의 수의 차를 결정하며, 상기 차를 나타내는 신호를 그 출력에서 발생하기 위하여, 그 출력이 바이어스 수단의 입력에 접속되어 있는 논리 카운터 비교기(LCC) 수단을 포함하는 발진기 시스템.
제6항에 있어서,

상기 LCC 수단은,

입력과 출력을 갖는 발진기 카운터(OC)와;

입력과 출력을 갖는 기준 클럭 카운터(RCC)와;

상기 카운터들 중 어느 하나가 미리 설정된 카운트로부터 최소 카운트까지 카운트 다운되었을 때를 결정하기 위한 최소 카운트 검출기(MCD) 수단과;

상기 카운터들로부터의 카운트를 복호화하고 일련의 출력 신호를 발생하기 위한 스위치 논리 및 출력 래치(SLOL) 수단과;

OC, RCC 및 SLOL을 제어하기 위한 제어 논리(CL) 수단을 포함하고,

상기 CL 수단은 OC 및 RCC 카운터와 SLOL의 각각의 입력에 접속된 출력과,

중앙 제어 시스템으로부터의 초기화 신호를 수신하는 입력과, 동시에 ROSC와기준 클럭으로부터의 신호를 수신하기 위한 각각의 입력과, MCD 수단의 출력에 접속된 제4 입력을 가지며, 상기 SLOL 수단은 OC 및 RCC 카운터의 각각의 출력에 접속된 제1 및 제2 입력과, 상기 CL 수단의 출력에 접속된 제3 입력과, 상기 바이어스 수단에 접속된 출력을 갖는 발진기 시스템.
제6항에 있어서,

상기 바이어스 수단은 안정된 전류가 공급되어 제어 전류 I-바이어스를 발생하고, I-바이어스 전류를 얻기 위해 전류의 작은 증분을 안정된 전류에 대하여 선택적으로 가산되거나 또는 감산되는 복수개의 "N"의 전류 단을 구비하며;

상기 LCC 수단은 ROSC의 주파수가 기준 클럭의 주파수와 근접해서 일치하여 조정되도록 상기 바이어스 수단의 하나 또는 그 이상의 단을 선택적으로 온 또는 오프시키는 디지털 신호를 발생하는 발진기 시스템.
제8항에 있어서,

상기 바이어스 수단에는 8개의 단 m이 있고, 5개의 발진기 단 n이 있으며, ROSC의 공칭 주파수는 약 ±50% 만큼 조절 가능한 발진기 시스템.
제8항에 있어서,

비휘발성 메모리를 추가로 포함하고, 상기 LCC 수단에 의해 발생된 디지털 신호는 상기 메모리 내에 저장되어서 기준 클럭이 존재하지 않을 때 상기 바이어스수단에 연속적으로 인가하는 발진기 시스템.
홀수의 복수개의 n개의 단으로 구성되고, 각 단은, 게이트를 가지며 조절 가능한 정전류원으로서 접속된 P채널 전계 효과 트랜지스터와, 게이트를 가지며 상기 P채널 전계 효과 트랜지스터와 직렬로 스위치로서 접속된 제1의 N채널 전계 효과 트랜지스터와, 다이오드 접속되고 상기 제1의 N채널 전계 효과 트랜지스터와 공통의 제어 전극을 공유하는 제2의 N채널 전계 효과 트랜지스터를 구비하고, 상기 제1 및 제2의 N채널 전계 효과 트랜지스터는 전류 미러를 구비하는 링 발진기(ROSC)를 포함하고;

상기 각각의 단은 상기 제1 및 제2의 N채널 전계 효과 트랜지스터의 공통 제어 전극에 접속된 입력과, 상기 제1의 N채널 전계 효과 트랜지스터 및 상기 P채널 트랜지스터의 각각의 출력에 접속된 출력을 가지며;

상기 각 단의 출력은 다음 단의 입력에 접속되고, n번째 단의 출력은 제1 단의 입력에 접속되어 있고;

링 발진기의 동작 중에 전류원의 P채널 트랜지스터에 의해 공급되는 전류는 제1의 N채널 트랜지스터가 오프될 때에 현재 단의 제1의 N채널 트랜지스터 및 P채널 트랜지스터와 다음 단의 제1 및 제2의 N채널 전계 효과 트랜지스터와 관련된 기생 커패시턴스를 충전시키고, 상기 제1의 N채널 트랜지스터는 상기 제1의 N채널 트랜지스터가 온될 때에 상기 기생 커패시턴스를 방전시키며;

상기 기생 커패시턴스의 충전 중에 공급되는 전류의 양은 상기 P채널 트랜지스터의 게이트에 인가된 바이어스 레벨에 의해 결정되고, 상기 기생 커패시턴스를 충전시키는데 필요한 시간은 상기 공급된 전류의 양에 의해 결정되며;

상기 기생 커패시턴스의 방전 중에 공급되는 전류의 양은 상기 제1 및 제2의 N채널 트랜지스터에 의해 형성된 전류 미러의 동작을 통한 이전 단의 충전전류에 비례하고, 상기 기생 커패시턴스의 방전에 필요한 시간은 상기 방전 전류에 의해 결정되며;

상기 제1의 N채널 트랜지스터는 상기 제2의 N채널 트랜지스터보다 더 큰 폭/길이의 종횡비를 가지며;

상기 n 단의 P채널 트랜지스터의 게이트로의 조절 가능한 바이어스 레벨을 인가하기 위한 바이어스 수단과;

ROSC의 주파수를 기준 클럭 신호의 주파수와 비교하여 2개의 주파수간의 수의 차를 결정하고, 상기 수의 차에 대응하는 디지털 신호를 발생하며, 상기 디지털 신호를 상기 ROSC의 주파수가 기준 클럭 신호의 주파수와 근접해서 일치하도록 상기 바이어스 레벨을 조정하기 위해 상기 바이어스 수단에 인가하는 논리 카운터 비교기(LCC) 수단을 포함하는 발진기 시스템.
제11항에 있어서,

디지털 신호를 수신하여 저장한 후, 기준 클록 신호가 발진기 시스템으로부터 제거된 후에, 발진기 시스템으로의 전원이 차단된 경우에도 ROSC가 원하는 주파수에서 동작하도록 상기 디지털 신호를 바이어스 수단에 인가하도록 접속된 비휘발성 메모리를 추가로 포함하는 발진기 시스템.
제11항에 있어서,

전체적인 발진기 시스템은 집적 회로 칩의 일부로서 상보형 금속 산화물 반도체 (CMOS) 기술로 실행되는 발진기 시스템.
입력, 출력, 커패시터, 및 각 단의 커패시터를 충전시키는 조정 가능한 전하원을 각각 갖는 n개의 실질적으로 동일한 복수개의 단을 갖는 발진기로서, 각 단의 출력은 다음 단의 입력에 접속되고 n 번째 단의 출력은 최초의 단의 입력에 접속되며, 상기 조절 가능한 전하원은 제어 단자를 구비하는 발진기와;

각 발진기 단의 전하원으로부터 각각의 커패시터의 충전/방전을 선택적으로 촉진시키기 위해 각 발진기 단 내의 입력에 접속되어, n 번째 단의 커패시터의 일련의 충전과 방전이 발진기의 발진 주파수 및 대응하는 발진 시간 주기를 제어하는 스위치 수단과;

미리 선택된 주파수 및 대응하는 시간 주기를 갖는 기준 클럭 신호를 수신하기 위한 기준 클럭 수단과;

일정한 시간 주기에 걸쳐서 다수의 발진기의 시간 주기 및 다수의 기준 클럭 신호의 시간 주기를 별도로 카운트하고, 각각의 시간 주기의 카운트간의 카운트 차이를 발생시키는 카운터 및 제어 수단과;

상기 전하원의 각각의 제어 단자에 접속된 출력을 가지며, n 번째 단의 각각의 커패시터의 충전 및 방전 시간을 제어하는 바이어스 수단과;

상기 카운터 및 제어 수단에 의해 발생된 카운트 차이에 응답하여, 상기 카운트 차이에 대응하는 디지털 제어 신호를 발생하는 논리 수단을 포함하고, 상기 디지털 제어 신호는 상기 바이어스 수단의 입력에 공급되어 발진기의 주파수가 기준 클럭 신호의 주파수와 근접해서 일치시키기 위하여 상기 발진기의 주파수를 상기 카운트 차이에 따라서 조정되도록 바이어스 수단의 출력을 조정하는 발진기 시스템.
제14항에 있어서,

상기 바이어스 수단은 온도 및 전원 공급 변화에 대하여 유용한 범위 내에서 실질적으로 일정하게 유지시키는 공급된 전류 I-OSC로부터 전류 I-O를 발생시키고, 각각 I-바이어스 전류를 얻기 위해 전류의 I-O 전류 증가분을 선택적으로 가산하거나 감산하는 복수개의 m개의 전류단을 가지며,

상기 논리 수단은 발진기의 주파수가 기준 클럭 신호의 주파수와 근접해서 일치하여 조정되도록 I-바이어스를 조정하기 위해 상기 바이어스 수단의 하나 또는 그 이상의 단을 선택적으로 온 또는 오프시키는 디지털 신호를 발생시키는 발진기 시스템.
제14항에 있어서,

상기 발진기는 홀수의 복수개의 n개의 단으로 구성되고, 각각의 단은 조절가능한 정전류원으로서 게이트 전극에 접속된 P채널 전계 효과 트랜지스터와, 게이트 전극을 가지며 상기 P채널 전계 효과 트랜지스터와 접지에 직렬로 접속된 스위치로서 제1의 N채널 전계 효과 트랜지스터와, 다이오드 접속되고 상기 제1의 N채널 전계 효과 트랜지스터와 공통 전극을 공유하는 제2의 N채널 전계 효과 트랜지스터를 구비하고, 각 단은 상기 제1 및 제2의 N채널 전계 효과 트랜지스터의 공통 게이트 전극에 접속된 입력과, 상기 제1의 N채널 및 P채널 전계 효과 트랜지스터에 공통으로 접속된 출력을 가지며, 각 단에는 출력과 접지의 사이에 접속된 커패시터를 형성하는 전극간 용량이 존재하고, 제1 단의 출력은 제2 단의 입력 및 그 출력이 제1 단의 입력에 접속된 n번째 단에 접속되며, 전류원의 P채널 전계 효과 트랜지스터에 의해 공급되는 전류는 제1의 N채널 전계 효과 트랜지스터가 오프될 때에 커패시터를 충전시키고, 상기 트랜지스터가 온될 경우에 상기 제1의 N채널 전계 효과 트랜지스터는 커패시터를 방전시키며, 상기 제1의 N채널 전계 효과 트랜지스터의 폭/길이의 종횡비는 상기 제2의 N채널 전계 효과 트랜지스터의 종횡비보다 더 크고, 상기 P채널 전계 효과 트랜지스터의 게이트 전극에 인가된 바이어스 레벨은 전류, 각 단의 커패시터의 충전 시간 및 다음 단의 커패시터의 방전 시간을 다음 단의 제1 및 제2의 N채널 전계 효과 트랜지스터에 의해 형성되는 전류 미러를 통해 제어하는 발진기 시스템.
제14항에 있어서,

상기 카운터 및 제어 수단은,

입력과 출력을 갖는 발진기 카운터(OC)와;

입력과 출력을 갖는 기준 클럭 카운터(RCC)와;

상기 카운터들 중 어느 하나가 미리 설정된 카운트로부터 최소 카운트로 카운트 다운되었는지를 판정하는 최소 카운트 검출기(MCD) 수단과;

상기 카운터들로부터의 카운트를 복호화하고 일련의 출력 신호를 발생시키는 스위치 논리 및 출력 래치(SLOL) 수단과;

상기 OC, 상기 RCC 및 상기 SLOL 수단을 제어하는 제어 논리(CL) 수단을 포함하고,

상기 CL 수단은 상기 OC 및 RCC 카운터와 상기 SLOL 수단의 각각의 입력에 접속된 출력과, 상기 발진기 및 기준 클럭으로부터의 신호와 중앙 제어 시스템으로부터의 초기화 신호를 수신하기 위한 각각의 입력과, 상기 MCD 수단의 출력에 접속된 제4 입력을 가지며, 상기 SLOL 수단은 상기 OC 및 RCC 카운터의 각각의 출력에 접속된 제1 및 제2 입력과, 상기 CL 수단의 출력에 접속된 제3 입력과, 상기 바이어스 수단에 접속된 출력을 갖는 발진기 시스템.
입력 및 출력을 각각 갖는 n개(n은 1보다 큰 홀수)의 실질적으로 동일한 복수개의 단을 갖는 발진기로서, 각 단의 출력은 다음 단의 입력에 접속되고 최종 단의 출력은 최초의 단의 입력에 접속되며, 상기 n의 복수개의 단의 각각은 제1 및 제2 출력과 게이트를 갖는 제1 도전형의 전계 효과 트랜지스터(T1)와 반대 도전형의 전계 효과 트랜지스터(T2)를 포함하는 발진기를 포함하는데, 모든 T1의 제1 출력은 함께 접속되고, 모든 T2의 제1 출력은 함께 접속되며, 각 단의 T1의 제2 출력은 각 단의 T2의 제2 출력과 그 단의 출력에 접속되고, 각 단의 T2의 게이트는 그 단의 입력에 접속되고, 모든 T1의 게이트는 제어 단자에 함께 접속되며;

미리 선택된 주파수 및 대응하는 시간 주기를 갖는 기준 클럭 신호를 수신하기 위한 기준 클럭 수단과;

동일한 시간의 주기에 걸쳐서 다수의 발진기의 시간 주기 및 다수의 기준 클럭 신호의 시간 주기를 개별적으로 카운트하고, 각각의 시간 주기의 카운트 간의 카운트 차이를 발생시키는 카운터 및 제어 수단과;

상기 카운터 및 제어 수단에 의해 발생된 카운트 차이에 응답하여 상기 카운트 차이에 대응하는 제어 신호를 발생시키는 논리 수단과;

상기 논리 수단에 의해 발생된 제어 신호에 응답하여, 발진기의 주파수가 카운트 치이에 따라서 조정되어 발진기 주파수가 기준 클럭 신호의 주파수와 근접해서 일치되도록 각각의 발진기 단을 제어하는 바이어스 수단을 포함하는 발진기 시스템.
제18항에 있어서,

상기 바이어스 수단은 각각 제1 및 제2 입력과 출력을 갖는 m개의 실질적으로 동일한 복수개의 단을 포함하고,

상기 m개의 단의 각각은 제1 및 제2 출력과 게이트를 갖는 제1 도전형의 전계 효과 트랜지스터(T3)와 반대 도전형의 전계 효과 트랜지스터(T4, T5, T6)를 포함하는데, 모든 T3의 제1 출력은 함께 접속되고, 모든 T6의 제1 출력은 함께 접속되며, 모든 T4 및 T5의 제1 출력은 상기 바이어스 수단의 출력에 함께 접속되고, 하나의 단의 T3의 제2 출력은 그 단의 T4의 제2 출력에 접속되며, 하나의 단의 T5의 제2 출력은 그 단의 T6의 제2 출력에 접속되고, 모든 T3의 게이트는 제1 제어 단자에 함께 접속되며, 모든 T6의 게이트는 제2 제어 단자에 함께 접속되고, 각 단의 T4 및 T5의 게이트는 그 단의 제1 및 제2 입력에 각각 접속되는 발진기 시스템.
제19항에 있어서,

T1 및 T3은 P채널 전계 효과 트랜지스터이고, T2, T4, T5 및 T6은 N채널 전계 효과 트랜지스터인 발진기 시스템.
입력, 출력, 커패시터, 각 단의 커패시터를 충전시키는 조절 가능한 전하원, 및 상기 커패시터를 방전하는 스위치를 각각 복수개의 n개의 단을 갖는 발진기로서, 각 단의 출력은 다음 단의 입력에 접속되고 최종 단의 출력은 최초의 단의 입력에 접속되며, 상기 전하원은 제어 단자를 구비하는 발진기와;

각 발진기 단의 전하원으로부터 각 커패시터의 충전을 촉진시킴과 동시에 상기 커패시터의 방전을 촉진시키기 위해 각 발진기 단내의 입력에 접속되어, n 번째 단의 커패시터의 일련의 충전과 방전이 발진기의 발진 주파수 및 대응하는 발진 시간 주기를 제어하는 스위치 수단과;

미리 선택된 주파수 및 대응하는 시간 주기를 갖는 기준 클럭 신호를 수신하기 위한 기준 클럭 수단과;

동일한 시간 주기에 걸쳐서 다수의 발진기의 시간 주기 및 다수의 기준 클럭 신호의 시간 주기를 별도로 카운트하고, 각각의 시간 주기의 카운트 간의 카운트 차이를 발생시키는 제어 및 카운터 수단과;

상기 전하원의 각각의 제어 단자에 접속된 입력과, 결합되는 출력을 가지며, "n" 번째 단의 각각의 커패시터의 충전 및 방전 시간을 제어하는 바이어스 수단과;

상기 제어 및 카운터 수단에 의해 발생하는 카운트 차이에 응답하는 출력을 가지며, 상기 카운트 차이에 따라서 그 출력을 조정하기 위해 상기 바이어스 수단의 입력에 인가되는 제어 신호를 발생시키는 논리 수단과;

상기 논리 수단으로부터의 제어 신호를 저장하며 비휘발성이고 출력을 갖는 메모리 수단과;

기준 클럭 신호가 상기 기준 클럭 수단에 인가될 때에 상기 논리 수단으로부터의 제어 신호를 상기 바이어스 수단의 입력에 선택적으로 인가하고, 상기 기준 클럭 신호가 없을 때에 상기 메모리 수단에 저장된 제어 신호를 상기 바이어스 수단의 입력에 선택적으로 인가하는 멀티플렉서 수단을 포함하는 발진기 시스템.
입력 및 출력을 각각 갖는 n개(n 은 1보다 큰 홀수)의 실질적으로 동일한 복수개의 단을 갖는 발진기로서, 각 단의 출력은 다음 단의 입력에 접속되고 최종 단의 출력은 최초의 단의 입력에 접속되며, 상기 n의 복수개의 단의 각각은 전하를 선택적으로 저장하기 위한 커패시터 수단과, 상기 커패시터 수단에 접속되어 커패시터 수단을 충전/방전시키며 발진기의 발진 주파수 및 대응하는 발진 시간 주기를 제어하는 충전/방전 수단을 포함하는 발진기와;

미리 선택된 주파수 및 대응하는 시간 주기를 갖는 기준 클럭 신호를 수신하기 위한 기준 클럭 수단과;

동일한 시간 주기에 걸쳐서 다수의 발진기의 시간 주기 및 다수의 기준 클록 신호의 시간 주기를 별도로 카운트하고, 각각의 시간 주기의 카운트 간의 카운트 차이를 발생시키는 카운터 및 제어 수단과;

상기 카운터 및 제어 수단에 의해 발생하는 카운트 차이에 응답하여 상기 카운트 차이에 대응하는 제어 신호를 발생하는 논리 수단과;

상기 논리 수단에 의해 발생된 제어 신호에 응답하고 상기 발진기에 접속되어 상기 발진기의 주파수가 기준 클럭 신호의 주파수와 근접해서 일치되도록 상기 발진기의 주파수를 상기 카운트 차이에 따라서 조정되도록 상기 커패시터 수단의 충전/방전의 속도를 제어하는 바이어스 수단을 포함하는 발진기 시스템.
입력, 출력, 커패시터 및 각 단의 커패시터를 충전시키는 조절 가능한 전류원을 각각 갖는 홀수의 복수개의 n 단을 가지며, 제1 단의 출력은 제2 단의 입력에 접속되고 n 번째 단의 출력은 제1 단의 입력에 다시 접속되는 발진기를 동작시키는 방법에 있어서,

제1 단의 커패시터를 그 조절 가능한 전류원으로부터 충전시키는 단계와;

제1 단의 커패시터의 충전에 따라 제2 단의 커패시터를 방전시키는 단계와;

제2 단의 커패시터의 방전에 따라 제3 단의 커패시터를 그 조절 가능한 전류원으로부터 충전시키고, n 단의 링에서 1개의 연속하는 단으로부터 다음에 연속적으로 충전시키는 단계와;

소정의 카운트가 어느 하나의 카운트에 도달할 때까지 발진기와 기준 클럭 신호의 발진의 시간 주기의 수를 별도로 동시에 카운트하고, 이어서 카운트동작을 정지시킴으로써, 발진기의 주파수를 기준 클럭 신호의 주파수와 비교하는 단계와;

상기 카운트 간의 카운트 차이를 결정하는 단계와;

복수개의 단에서의 조절 가능한 전류원에 의해 제공되는 전류의 단계의 수의 증분적인 변화를 제공하는 단계와;

발진기의 발진 주파수가 기준 클럭 신호의 주파수와 근접해서 일치하여 조정되도록 결정된 카운트 차이에 따라서 조절 가능한 전류원에 의해 제공되는 전류의 변화를 형성하는 단계를 포함하는 발진기의 동작 방법.
발진기의 동작 주파수를 제어하는 방법에 있어서,

충전 전류원과 방전 스위치를 구비한 복수의 n개의 커패시터를 링 형상으로 배치하여 발진기를 형성하는 단계와;

n개의 커패시터 중 제1 커패시터를 선택적으로 충전시키고 n개의 커패시터중 제2 커패시터의 스위치를 통해 방전시키며, 제2 커패시터의 방전이 n개의 커패시터 중 제3 커패시터를 충전하는 충전 전류를 발생하고 이와 같은 순서로 n번째 커패시터까지 순차적으로 행하고 그 다음에 제1 커패시터로 복귀하여 커패시터의 충전 및방전 동작을 연속적인 순서로 계속하여 일정 주파수 및 대응하는 시간 주기를 갖는 출력 신호를 발생시키도록 충전 전류를 사용하는 단계와;

발진기의 주파수와 기준 클럭 신호의 주파수를 비교하여 그 차를 결정하는 단계와;

상기 발진기의 주파수가 기준 클럭 신호의 주파수에 근접하도록 조정하기 위하여 발진기의 주파수와 기준 클럭 신호의 주파수 간의 상기 결정된 차에 따라서 커패시터의 내부의 충전 전류의 값을 조정하는 단계와;

조정된 충전 전류의 값을 비휘발성 메모리에 저장하는 단계를 포함하는 발진기 동작 주파수의 제어 방법.
제24항에 있어서,

상기 충전 전류는 양 또는 음 중 어느 하나의 단계별 전류의 증가분 형태로 조정되고, 충전 전류로 조정하는 전류의 증분은 발진기의 주파수가 기준 클럭의 주파수와 근접해서 일치하도록 선택되는 발진기 동작 주파수의 제어 방법.
제25항에 있어서,

각각의 전류의 증분을 각각의 2진 카운트 값으로 나타내는 단계와;

상기 2진 카운트 값으로부터 하나 또는 그 이상의 전류 증분치를 커패시터 충전 전류에 가산할 것인지 또는 감산할 것인지를 판정하는 단계를 추가로 포함하는 발진기 동작 주파수의 제어 방법.