KR960015678B1 - 전압 제어형 발진 회로 및 위상 동기 회로 - Google Patents

전압 제어형 발진 회로 및 위상 동기 회로 Download PDF

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내용없음

Description

전압 제어형 발진 회로 및 위상 동기 회로
종래, 자기 디스크 장치 등의 데이타 세퍼레이터에 폭 넓게 이용되는 위상 동기 회로는, 특개소 59-28209호 공보에 개시되어 있는 것처럼, 데이타 펄스 열에 동기하는 제1위상 고정 루프와, 기준 클럭에 동기하는 제2위상 고정 루프를 가지고 있으며, 데이타 전송 레이트가 변환하여도 고속으로 록크-인하도록 구성되어있다. 상기 위상 동기 회로는 제4도에 나타낸 회로 구성을 나타내고 있다. 즉, 제1위상 고정 루프(10)는 데이타 펄스 열(SIN)과 발진 출력(V1)의 위상을 비교하고, 그 위상차 검출 신호를 출력하는 위상 비교기(PC)(12)와, 그 검출 신호에 의하여 다음 단의 저역 필터인 루프 필터(LPF)(16)에 대하여 충방전할 전류를 흐르게 하는 챠지 펌프(14)와, 루프 필터(16)의 출력인 제어 전압(VF1)의 값에 의하여 발진 주파수(fos1)가 제어되는 전압 제어형 발진 회로(VCO1)(18)를 가지고 있다. 또한, 제2위상 고정 루프(20)는 기준 클럭(CLK)과 발진 출력(V2)의 위상을 비교하고, 그 위상차 검출 신호를 출력하는 위상 비교기(PC)(22)와, 그 검출 신호에 의하여 다음 단의 저역 필터인 루프 필터(LPF)(26)에 대하여 충방전할 전류를 흐르게 하는 챠지 펌프(24)과, 루프 필터(16)의 출력인 제어 전압(VF2)의 값에 의하여 발진 주파수(fos2)가 제어되는 전압 제어형 발진 회로(VCO2)(28)를 가지고 있다. 전압 제어형 발진 회로(18,28)는 서로 같은 특성 정수를 갖는 회로이고, 제어 입력 단가(a)와 오프세트 전압(참조 전압) 단자(b)를 가지고 있으며, 제1위상 고정 루프(10)의 전압 제어형 발진 회로(18)의 제어 입력 단자(a)에는 루프 필터(16)의 출력(VF1)이 인가됨과 동시에, 그 오프셋트 전압(참조 전압) 단자(b)에는 제2위상 고정 루프(20)의 루프 필터(26)의 출력(VF2)이 인가된다.
한편, 제2위상 고정 루프(20)의 전압 제어형 발진 회로(28)의 제어 입력 단자(a)에는 전원 전압(VDD)의 중간 전압 VDD/2(직류 전압)이 인가되고, 그 오프세트 전압 단자(b)에는 루프 필터(26)의 출력(VF2)이 인가된다. 전압 제어형 발진 회로(18,28)는 제5도에 도시된 것처럼, 전압 전류 변환 회로(V/1)(32)와 전류 주파수 변환 회로(I/F)회로(34)로 구성된다. 전압 전류 변환 회로(32)는 제어 입력 단자(a)로의 인가 전압에서 전류 제어되는 MOS 트랜지스터(Tr1)와 오프셋트 전압 단자(b)로의 인가 전압에서 전류 제어되는 MOS트랜지스터(Tr2)를 갖는 병렬 전류 회로와, 이것에 직렬 접속된 부하 MOS 트랜지스터(Tr3)와, 부하 MOS 트랜지스터(Tr3)를 입력측 트랜지스터로 하여 전류 미러 회로를 구성하는 출력측의 트랜지스터(Tr4)와, 이 트랜지스터(Tr4)에 직렬로 접속된 부하 MOS 트랜지스터(Tr5)로 구성된다. 전류 주파수 변환 회로(I/F)(34)는 공지된 링 오실레이터이고, 3단의 인버터(INV1내지 INV3)를 갖는다.
제1위상 고정 루프(10)만으로는 데이타 펄스열의 입출력 개시에서 록이 걸리고, 루프 필터(16)의 출력인 제어 전압(VF1)이 약 VDD/2의 값으로 되기까지는 상당의 시간이 필요하지만, 제2위상 고정 루프(20)에 미리 기준 클럭(CLK)을 가하고, 이전의 록 상태로 하여 두고, 그 루프 필터(26)의 출력(VF2)을 제1위상 고정루프(10)에 있어서 전압 제어형 발진 회로(18)의 오프셋트 전압 단자(b)에 가하여, 제1위상 고정 루프(10)는 데이타 전송 레이트가 변화하여도 고속으로 록-인한다.
그러나, 상술된 것과 같은 구성의 위상 동기 회로에서는 다음과 같은 문제점이 있다.
① 지금, 제1위상 고정 루프(10)에 있어서 루프 필터(16)의 출력인 제어 전압(VF1)이 VDD/2이면(제1위상 고정 루프(10)의 록상태), 제어 전압(VF1)에서 제어되어 트랜지스터(TF1)에 흐르는 전류(제어 전류(I1)와 오프셋트 전압(VF2)에서 제어되어 트랜지스터(TF2)에 흐르는 전류(오프셋트 진류)(I2)의 가산 전류(합전류)(I)가 발생하고, 이 가산 전류(I)에 비례한 전류가 전류 주파수 변환 회로(34)에 공급된다. 즉, 전압 제어형 발진 회로(18)의 발진 주파수(fos1)는 제어 전류(I1)와 오프셋트 전류(I2)의 조화로서 결정된다. 제어 전압(VF1)은 전원 전압(VDD)의 1/2를 기준으로서 상하로 흔들리므로, 위상 차이가 없는(록 상태) 경우에서도, 중심 주파수는 VDD/2로서 결정하는 제어 전류(I1)와 오프셋트 전류(I2)의 조화로서 결정되고 있다. 이 때문에 오프셋트 전압의 값을 변화하여도 중심 주파수의 대역은 나머지 확대하지 않는다. 이것은 중심 주파수를 내리므로 오프셋트 전류를 좁혀도 록-인 상태에서는 VDD/2로서 결정하는 제어 전류(I1)가 이미 흐르고 있는 것에 기인한다.
그런데, 하드디스크 시스템 등에 있어서 존 비트 레코딩에서는, 예를들면, 4존(f1=8MHz, f2=10MHz, f3=12MHz, f4=14MHz)의 데이타 전송 레이트로서 데이타 펄스열(SIN)이 발생하고, 데이타 전송 레이트가 절환 변화한다. 이러한 폭넓은 데이타 진송 레이트를 필요로 하는 시스템에서는 상술과 같은 위상 동기 회로를 그대로 적용할 수 없다. 중심 주파수의 대역폭이 너무 좁기 때문이며 중심 주파수단을 자유롭게 가변할 수 있는 제어 방식이 아니기 때문이다. 따라서, 데이타 펄스열의 폭넓은 데이타 전송 레이트에 추종 가능의 위상 동기 회로가 요망되고 있었다.
② 일반적으로, 루프 필터를 저항(R)과 캐패시터(C)의 직렬 회로인 래그-리드 필터(lag-lead filter)로 했을 때, 위상 동기 회로의 기본 특성을 나타내는 식으로서, 아래의 2 식이 중요하다.
ωn=(Kv·Kc/C)1/2(1)
ζ =CRωn/2 (2)
여기서,ωn는 자연 진동수(고유 진동수), ζ는 댐핑 계수(감쇠율), Kv는 전압 제어형 발진 회로의 전압주파수 변환 계수, Kc는 위상 비교기와 챠지 펌프를 포함한 변환 계수이다. 위상 동기 회로를 자기 기억 장치 등의 데이타 세퍼레이터 회로에 응용하는 경우등, 데이타 진송 레이트가 변화할 때에는 이 데이타 전송레이트에 비례되어 자연 진동수(ωm)를 변화시킬 필요가 있다. 한편, 댐핑 계수(ζ)는 데이터 전송 레이트의 여하에도 불구하고 일정치로서 둘 필요가 있다. 이것은 위상 동기 회로의 위상 스텝 응답과 피크 시프트 마진 특성의 관점에서 중요하다. 따라서, 데이타 전송 레이트가 낮을 때(중심주파수가 낮을 때)에는 전압 제어형 발진 회로(18)의 전압 주파수 변환 계수(Kv)를 내리고, 데이타 전송 레이트가 높을 때(중심 주파수가 높을 때)에는 전압 주파수 변한 계수(Kv)를 올리지 않으면 안된다. 그러나, 상술의 위상 동기 회로에 있어서 전압 제어형 발진 회로(18,28)에서는 그 전압 주파수 변환 계수(Kv)가 제어 전류용의 트랜지스터(Tr1)의 오프셋트 전류용의 트랜지스터(Tr2)의 물리적 치수비에 의하여 고정적이므로, 전압 주파수 변환 계수(Kv)를 데이타 전송 레이트에 연동시킬 수 없다.
③ 상술의 위상 동기 회로는 데이타 펄스열의 들어오는 개시에 고속으로 시키므로, 제2위상 고정 루프(20)를 부가한 구성을 채용하고 있으며, 제1위상 고정 루프(10)의 전압 제어형 발진 회로(18)의 제어 입력전압(VF1)이 제2위상 고정 루프(20)의 전압 제어형 발진 회로(28)의 제어 입력 전압 VDD/2와 같으면, 발진주파수는 공히 같게 된다. 그런데, 존 비트 레코딩에서는, 대응하는 데이타 전송 레이트에 따라 제2위상 고정 루프(20)의 위상 비교기(22)에 입력하는 기준 클럭(CLK)의 주파수를 변화하지 않으면 안되지만, 이러한 경우, 전압 제어형 발진 회로(28)의 발진 주파수는 그 기준 클럭(CLK)의 주파수에 동기하게 되고, 루프 필터(26)의 출력 전압(VF2), 즉, 전압 제어형 발진 회로(18)의 오프셋트 입력 전압의 값이 그것 이전의 존일 때와 다르게 된다. 그러나, 오프셋트 입력 전압(VF2)은, 제6도에 나타나듯이, 루프 필터(26)의 적분 작용에 대응하는 직류 전압 성분(VD)에 충방전 기간에 대응하는 교류 전압 성분(펄스)(Vc)을 중첩한 파형을 가지고 있으므로, 그 직류 전압 성분(VD)을 전원 전압의 전범위(0∼VDD)에 걸쳐 제한 없이 자유롭게 변화시킬수 없다. 왜냐하면, 챠지 점프(24)에 의한 충방전에 의하여 생기는 교류 전압 성분(펄스)(Vc)는 위상차 검출 신호에 대응한 것이므로 직류 진압 성분(VD)을 VDD/2의 값에서 벗어난 VDD또는 VSS(접지 전의)측에 가까우면, 그 교류 전압 성분(펄스)(Vc)는 상한 또는 하한에서 클립되고, 위상 동기의 제어 정보가 혼란하게 되어 버리기 때문이다. 따라서, 루프 필터(26)의 출력의 직류 성분(VD)의 변화 영역은 VDD/2를 기준으로서 상하 근방 범위에 한정되어 있으며, 그러므로, 폭 넓은 데이타 전송 레이트에 대응시키는 것이 불가능하였다
또한, 루프 필터(26)의 출력은 간단히 다른 데이타 전송 레이트에 대응시킬 뿐만 아니라, 환언하면, 전원전압 변동이나 주위 온도 변동 등에 대한 보상 및 제조 불균형 등의 오차 요인에 대한 자동 보정으로서, 전압 제어 발진 회로(18)의 오프셋트 입력(b)에 공급되어 있다. 이 때문에 루프 필터(26) 출력의 자동 보정을 위하여 그 가변 범위를 이느 정도 여유를 가져 둘 필요가 있지만, 상술과 같이 직류 전압 성분(VD)의 가변범위는 VDD/2 부근에 한정되어 있으므로, 온도 보상이나 제조 뷸균형 등에 의한 오차 보정이 충분하지 않았다.
그래서, 본 발명은 상기 문제점에 감안하여, 데이타 전송 레이트가 대폭 변화하여도 기준 클럭을 변화함으로서 발진 주파수를 그 데이타 전송 레이트에 대응시킬 수 있는 전압 제어형 발진 회로 및 위상 동기 회로를 제공하는데 있다.
발명의 개시
본 발명이 강구한 수단은, 입력 전압의 값에 따른 전류로 변환하는 전압 전류 변환 수단과, 그 변환 전류에 값에 따른 발진 주파수의 출력을 생성하는 전류 주파수 변환 수단을 가지는 전압 제어형 발진 회로에 있어서, 그 전압 전류 변환 수단의 구성으로서, 그 입력 전압을 제1입력 전압으로 하여 해당 입력 전압과 기준전압의 전압차에 따른 전류로 변환하는 전압차 전류 변환 수단과, 제2입력 전압에 따른 제2전류로 변환하고, 전압차 전류 변환 수단에 의한 전류에 기초하여 제1전류와 제2전류의 가감산에 의하여 그 변환 전류를 생성하는 전류 가감산 수단을 설치한 것이다. 이러한 구성에 의하면, 제1입력 전압의 변동분에 대응한 전류가 생기므로, 중심 주파수는 제1입력 전압의 계수로 되지 않고, 제2입력 전압만으로 제어된다. 이 때문에, 제2입력전압을 변화함으로서 중심 주파수롤 독립으로 설정할 수 있다. 이것은 넓은 주파수 대역을 필요로 하는 존비트 레코딩에서는 특히 유의하다. 또한, 전압-주파수 특성을 선형으로 하는 것도 가능함으로, 설게치와 실제의 동작치를 합하는 것이 용이하다.
전압 전류 변환 수단의 회로 설계로도 좋지만, 전압가 전류 변환 수단의 후단에 전류 주파수 변환 수단을 직접 설치하지 않고, 전압차 전류 변환 수단과 전류 주파수 변환 수단 사이에, 전압차 전류 변환 수단에 의한 전류에 비례하는 제1전류를 생성한 전류 변환 수단을 개재시켜도 좋다.
상술의 구성에 가하여, 제1입력 전압을 기준 전압과 비교하여 그 차를 적분하는 적분 수단을 설치하고, 그 적분 수단의 출력을 제2입력 전압으로서 공급되도록 구성하여도 좋다. 이러한 경우에는 제2입력 전압이 포화하는 것이 없으므로, 폭넓은 주파수 범위에 동기 추종하는 위상 동기 회로를 실현할 수 있다.
상술의 전압 제어형 발진 회로는 데이타 펄스열에 동기하는 제1위상 고정 루프와 기준 클럭에 동기하는 제2위상 고정 루프를 가지는 위상 동기 회로에 있어서 전압 제어형 발진 회로에 응용하는데 적합하다. 이러한 경우에는 제2위상 고정 루프에서 제1입력 전압을 기준 전압과 비교하여 그 차이를 적분하는 적분 수단을 설치하는 것이 좋다.
본 발명은, 예를 들어 하드 디스크 시스템 등에 있어서, 존 비트 레코딩(Zone Bit Recording)에 적용 가능한 위상 동기 회로(PLL)에 관한 것으로, 특히, 그 위상 동기 회로를 구성하는 전압 제어형 발진 회로(VCO)의 개량에 관한 것이다.
제1도는 본 발명에 관한 위상 동기 회로의 제1실시예를 나타내는 전체 구성도.
제2도는 상기 실시예에 있어서 전압 제어형 발진 회로를 나타내는 회로도.
제3도는 본 발명에 관한 위상 동기 회로의 제1실시예를 나타내는 전체 구성도.
제4도는 종래의 위상 동기 회로를 나타내는 블럭도.
제5도는 상기 종래의 예에 있어서 전압 제어형 발진 회로의 구성을 나타내는 회로도.
제6도는 상기 종래의 예에 있어서 제2위상 고정 루프 필터의 출력을 나타내는 파형도.
제1도는 본 발명의 실시예(1)에 관한 위상 동기 회로를 나타내는 회로도이다.
상기 위상 동기 회로는 종래와 마찬가지로, 데이타 펄스열(SIN)에 동기하는 제1위상 고정 루프(40)와, 기준 클럭(CLK)에 동기하는 제2위상 고정 루프(50)를 가지고 있다,
제1위상 고정 루프(40)는 데이타 펄스열(SIN)과 발진 출력(V1)의 위상을 비교하고, 그 위상차 검출 신호를 출력하는 위상 비교기(PC)(12)와, 그 검출 신호에 의하여 다음 단의 저역 필터인 루프 필터(LPF)(16)에 대하여 충방전할 전류를 흐르게 하는 챠지 펌프(14)와, 콘덴서(C)와 이것에 대하여 저항(R1) 또는 저항(R2)을 존 절환 신호(Z)에 의하여 직렬적으로 절환 접속하는 절환 스위치(SW1)로 형성되는 루프 필터(16)(LPF)와, 루프 필터(16)의 출력 전압을 입력으로서 이것과 같은 전압을 출력하는 전압-폴로워의 버퍼 회로(42)와, 버퍼 회로(42)가 출력하는 제어 전압(VB1)에 의하여 발진 주파수(fos1)가 제어되는 전압 제어형 발진 회로(VCO1)(60)를 가지고 있다. 제2위상 고정 루프(50)는 기준 클럭(CLK)과 발진 출력(V2)의 위상을 비교하고, 그 위상차 검출 신호를 출력하는 위상 비교기(PC)(22)와, 그 검출 신호에 의하여 다음 단의 저역 필터인 루프 필터(LPF)(26)에 대하여 충방전할 전류를 흐르게 하는 챠지 펌프(24)와, 콘덴서와 저항의 직렬 회로에서 되는 공지된 루프 필터(LPF)(24)와, 루프 필터(26)의 출력 전압을 입력으로서 이것과 같은 전압을 출력하는 전압 폴로워의 버퍼 회로(52)와, 전원 전압(VDD)의 중간 전압 1/VDD에 의하여 발진 주파수(fos2)가 제어되는 전압 제어형 발진 회로(VCO2)(70)를 가지고 있다.
전압 제어형 발진 회로(60,70)는 서로 같은 특성 정수를 가지는 회로이고, 제어 입력 단자(a)와 오프셋트전압(참조 전압) 단자(b)를 가지고 있으며, 제1위상 고정 루프(40)의 전압 제어형 발진 회로(60)의 제어 입력 단자(a)에는 버퍼 회로의 출력(VB1)이 인가되고, 그 오프셋트 전압(참조 전압) 단자(b)에는 제2위상 고정 루프(50)의 버퍼 회로의 출력(VB2)이 인가된다. 한편, 제2위상 고정 루프(50)의 전압 제어형 발진 회로(70)의 제어 입력 단자(a) 및 오프셋트 전압 단자(b)에는 전원 전압(VDD)의 중간 전압 VDD(직류 전압)이 인가되고 있다. 또한, 제2고정 루프(50)에 있어서 버퍼 회로(52)는 제외하여도 좋다. 루프 필터(26)를 받는 전압 제어형 발진 회로(70) 측이 고임피던스이기 때문이다.
상기 위상 동기 회로에서 종래와 다른 점은 전압 제어형 발진 회로(60,70)의 구성에 있다. 전압 제어형 발진 (60,70)는 저항(r1,r2) 및 절환 스위치(SW2)를 제외하면 서로 같은 구성이다. 전압 제어형 발진 회로(60)만에 대하여 제2도를 참조하먼서 그 구성을 설명한다. 이 전압 제어형 발진 회로(60)는 전압 전류 변환 회로(V/I)(62)와 전류 주파수 변환 회로(I/F)(34)에서 구성되어 있다. 전류 주파수 변환 회로(34)는 종래와 같은 공지된 링 오실레이터이고, 후술하듯이, 3단의 인버터(INV1내지 INV3)를 가지고 있다.
전압 전류 변환 회로(62)는 전압 차분 전류 변환 회로(64)와 전류 변환 회로(66)와 전류 가감산 회로(68)를 가지고 있다. 전압 차분 전류 변환 회로(64)는 버퍼 출력 전압(VB1)과 전원 전압(VDD)의 1/2 전압의 전압 차분치에 따른 전류로 변환하는 것이고, 버퍼 출력 전압(VB1)을 저항(r)(절환 저항 r1또는 r2)을 거쳐 입력으로 하는 비반전 입력 단자와 전원 전압(VDD)의 1/2(피비교 전압)로 직류 접속된 반전 입력 단자를 가지는 연산 증폭 회로(OP)와, 이 연산 증폭 회로(OP)의 출력을 입력으로 하여 출력을 연산 증폭 회로(OP)의 비반전 입력 단자에 귀환시키는 반전 회로(64a)를 가지고 있다. 이 반전 회로(64a)는 CMOS 인버터(INV)와, 그 P형 MOS 트랜지스터(F1)에 대하여, 부하 MOS 트랜지스터(F2)와, CMOS 인버터(INV)의 N형 MOS 트랜지스터(F3)에 대하여, 부하 MOS 트랜지스터(F4)로 구성되어 있다.
전류 변환 회로(66)는 전압 차분 변환 회로(64)의 변환 전류를 추출하는 회로이고, 부하 MOS 트랜지스터(F2)에 대하여 치수적으로 유사하고, 전류 미러를 구성할 P형 MOS 트랜지스터(F5)와, 부하 MOS 트랜지스터(F4)에 대하여 치수적으로 유사하고, 전류 미러를 구성할 N형 MOS 트랜지스터(F6)로 구성된 직렬 회로이다. 전원 가감산 회로(68)는 전류 변환 회로(66)의 출력점(P)과 전원 전압(접지 전위) 사이에 개재하고, 오프셋트 제어 단자(b)에 인가되는 오프셋트 전압(VB2)에서 전류 제어되는 오프셋트 제어 트랜지스터(F7)와, 출력점(P)과 전원 진압(VDD전위) 사아에 개재하는 부하 MOS 트랜지스터(F3)로 구성된 직렬 회로이다.
전류 주파수 변환 회로(34)는 전류 가감산 회로(68)의 트랜지스터(F8)와 전류 미러를 구성할 트랜지스터(Tr4)와, 이 트랜지스터(Tr4)에 직렬 접속된 부하 MOS 트랜지스터(Tr5)와, 3개의 인버터(INV1내지 INV3)가 링 형태로 접속된 링 오실레이터(34a)와, 트랜지스터(F8)와 서로 병렬로 전류 미러를 구성하고, 각각의 인버터(INV1내지 INV3)에 소정의 충전 전류를 공급하는 트랜지스터(Tr6내지 Tr8)와, 트랜지스터(F8)와 전류 미러를 구성하고, 각각의 인버터(INV1내지 INV3)로부터 소정의 방전 전류를 흡출하는 Tr9내지 Tr11로 구성되어 있다.
상기와 같은 구성에 관한 위상 동기 회로에서는 루프 필터(16)의 출력 전압(VB1)과 같은 버퍼 출력 전압(VCN)이 제어 단자(a)에 공급되고 있지만, 연산증폭 회로(OP)의 비반전 입력 단자에는 다음 단의 반전 회로(64)의 출력이 귀환 인가되어 있으므로, 연산 증폭 회로(OP)는 부귀한 회로를 구성하고 있다. 이 때문에 이메지너리 쇼트에 의하여 연산 증폭 회로(OP)의 비반전 입력 전압이 반전 입력 전압(VDD/2)과 같게 되도록 동작한다. 여기서 저항(r)에 흐르는 제어 전류를 ICN으로 하면,
ICN,=(VCN,-VDD/2) /r (1)
가 성립한다. 제어 전압(VCN)은 VDD/2를 기준으로 음 및 양으로 변동함으로, VCN은,
VCN,=VDD/2±│△VCN│ (2)
로 나타낼 수 있다. 단, △VCN은 전압 변동분이다. (2)식을 (1)식에 대입하면,
ICN,=±│△VCN│/r (3)
로 된다. 즉, 전압 차분 전류 변환 회로(64)에서는, 제어 전압(VCN)의 절대치는 아니고, 그 VDD/2에 대한 변화분 내지 차분 (△VCN)만이 제어 전류(ICN)로서 전류 변환된다. 연산 증폭 회로(O)와 입력 임피던스는 매우 높으므로, 제어 전류(OCN)는 귀환 루프 및 반전 회로(64)를 거쳐 전원으로 복귀한다. 제어 전압(VCN)이 VDD/2보다 △VCN만큼 높은 경우, 반전 회로(64a)의 N형 MOS 트랜지스터(F3)에 흐르는 전류가 많게 되고, 제어 전류(ICN)는 제어 단자(a)에서 입력 저항(R), 귀환 루프, 트랜지스터(F3)를 거쳐 접지 전원측으로 흐른다. 이에, 트랜지스터(F6)에는 미러 전류가 흐른다. 한편, 제어 전압(VCN)이 VDD/2 보다 △V만큼 낮은 경우, 반전 회로(64a)의 P형 MOS 트랜지스터(F1)에 흐르는 전류가 많게 되고, 제어 전류(ICN)는 전원 전압(VDD)에서 트랜지스터(F1), 귀환 루프, 입력 저항(r)을 거쳐 제어 단차(a) 축으로 흐른다. 이때 트랜지스터(F5)에는 그 미러 전류가 흐른다. 여기서, 트랜지스터(F5,F6)의 전류 능력(치수)을 트랜지스터(F2,F4)의 k배로 하면, 전류 변환 회로(66)에 있어서. 출력점(P)에 흐르는 출력 전류(ICNT)는,
ICNT=k·ICN=±k│△VCN│/r (4)
로서 부여된다. 단, k는 전류 변환 계수이다.
상기 변환 전류(ICNT)는 다음 단의 전류 가감산 회로(68)에 입력되어 있다. 지금, 위상 동기가 걸리고 변환 전류(ICNT)가 제로인 경우(제어 전압 VCN=VDD/2인 경우)에는, 전류 변환 회로(66)측에서의 오프셋트 제어 트랜지스터(F7)로의 전류 가산이나 부하 MOS 트랜지스터(F8)에서 전류 변환 회로(66)측으로의 전류 인입은 발생하지 않으므로, 부하 MOS 트랜지스터(F8)에 흐르는 전류와 오프셋트 제어 트랜지스터(F7)에 흐르는 전류의 값은 서로 같다. 이 전류치는 오프셋트 전압(VB2)의 값으로 결정된다. 즉, 발진 출력(V1)의 중간 주파수가 오프셋트 전압(VB2)의 값으로 결정된다. 다음에, 위상 동기 회로에서, 위상 차이가 발생한 경우에는 상술했듯이 제어 전류(ICN)가 발생한다.
그때, 부하 MOS 트랜지스터(F8)에 흐르는 전류는 오프셋트제어 트랜지스터(F7)에 흐르는 전류(IOF)를 기준으로 제어 전류(ICN)에 비례한 전류(ICNT)분만큼 음 및 양으로 변화한다. 즉, 제어 전압이 VDD/2보다 △VCN만큼 높으면, 전류 변환 회로(66)측으로 전류치│VCNT│만큼 인입 됨으로, 고 만큼, 부하 MOS 트랜지서터(F8)에 흐르는 전류(I)는 전류치 │ICNT│만큼 증가한다. 역으로 제어 전압이 VDD/2보다 VCNO만큼 낮으면, 전류 변환 회로(66)측으로 전류치 ICNT│만큼 공급됨으로, 그 만큼, 부하 MOS 트랜지스터(F8)에 흐르는 전류(I)는 전류치 │ICNT│만큼 감소한다. 여기서, 오프셋트 제어 트랜지스터(F7)에 흐르는 오프셋트 전류를 IOF로 하면, 변환 전류(I)는,
I=IOF±k│VCN│ /r (5)
로서 부여된다. 변환 전류 중, 오프셋트 전류(IOF)는 오프셋트 전압(VB2)으로 결정되고, 변환 전류 중, 변동전류는 제어 전압(VCN)의 변동분(△VCN)으로 결정된다.
전류 주파수 변환 회로(34)의 트랜지스터(Tr4)는 부하 MOS 트랜지스터(F8)와 전류 미러를 구성하고 있으며, 그 미러 전류(IM)는 전류(I)에 비례한다. 단, 그 비례 정수는 부하 MOS 트랜지스터(F8)와 트랜지스터(Tr4)의 치수 비로서 결정된다. 이 전류 주파수 변환 회로(34)는 공지된 링 오실레이터를 기본으로 하여 구성되어 있으므로, 그 발진 주파수는 미러 전류(IM)에 비례한다. 지금 상술의 비례 정수를 m, 발진 주파수를 f로 두면, 발진 주파수(f)는 식(5)에서 다음의 식으로 나타낸다.
f=n·m(IOF±k│VCN│/r) (6)
단, n은 전류 주파수 비례 정수를 나타낸다. 식(6)에서 알 수 있듯이, 각각 트랜지스터의 치수 형태는 고정적이므로, k, m은 일정하여도, 중심 주파수(fo=n·m·IOF)를 변환시킬 때는 오프셋트 전류(IOF)(오프셋트전압 VB2)를 변화하면 좋다. 제어 진압(VCN)에 대하여는 없고, 제어 전압(VCN)으 변동분(△VCN)에 대하여 중심 주파수를 기준으로서 음 및 양으로 주파수가 변화한다. 이 때문에, 제어 전압(VCN)의 변동분(△VCN)에 대한 전압 주파수 변환 계수(Kv)는 다음식으로 나타낸다.
Kv=n·m k/r (7)
이 전압 주파수 변환 계수(Kv)를 변화할 때에는, 입력 저항(r)의 값을 변화하면 좋다. 본 실시예에서는 2존의 데이타 전송 레이트에 대응시켜 절환 저항(r1,r2)을 설치하고 있다. 단, r1<r2이다. 데이타 전송 레이트가 빠르게 될 때는 자연 진동수(ωn)를 크게 시킬 필요가 있지만, 식(1)에서 알 수 있듯이 그 때에는 전압주파수 변환 계수(Kv)를 크게 하면 양호함으로, 식(7)에서 알 수 있듯이, 저항(r)의 값을 내리므로, 존 절환신호(Z)에 의하여 스위치(SW2)를 저항(r2)측에서 저항(r1)측으로 절환 접속된다. 데이타 전송 레이트가 변화하여도 댐핑 계수(∽)를 일정하게 유지할 필요가 있으므로, 루프 필터(16)의 저항(R)값을 조정한다. 즉 데이타 전송 레이트가 빠르게 되면, 식(2)에서 알 수 있듯이, 저항(R)의 값을 내린다. 여기서 R1<R2로 하면, 존 절환신호(Z)에 의하여 스위치(SW1)를 저항(R2)측에서 저항(R1)측으로 절환접속된다.
식(7)에서 알 수 있듯이, 저항(r)이 고정되면, 전압 주파수 변환 계수(Kv)는 일정하다. 이것은 전압-주파수 특성이 선형으로 되어 있는 것을 의미한다. 한편, 종래의 전압 제어형 발진 회로에서는 전압 전류 변환 회로는 비선형 특성(2승 커브)을 가지고 있으므로, 제조 불균형을 흡수하기 위하여 오프셋트 전압을 변화하면, 전압 주파수 변환 계수가 변동하여 버린다. 따라서, 설계치와 동작치 사이에 오차가 존재하기 쉽고, 위상 동기 특성의 실제의 벗어남은 크다. 그러나, 상기 실시예에 있어서 전압 주파수 변환 계수(K)는 일정하므로, 실제의 벗어남을 작게 할 수 있다.
또한, 3존이나 4존 이상의 데이타 전송 레이트로서 데이타 펄스(SIN)가 발생하는 시스템에서는 루프 필터(16)의 저항 및 연산 증폭기(OP)의 입력 저항의 개수는 다른 데이타 전송 레이트에 대응시킨 만큼 필요하게 된다. 그런데, 본 실시예에 있어서, 루프 필터(16)(제1도)는 저항을 필요로 하고 있지만, 특허 출원 평3-68115호에 있어서 제6도에 나타나듯이, 스위치와 콘덴서만으로 구성할 수 있고, 동일한 적기적 기능을 갖는 능동 소자를 사용하여도 상관없다.
상술의 전압 제어형 발진 회로(60)의 전압 전류 변환 회로(60)에서는 제어 전압(VCN)의 변동분(△VCN)에 대응한 변환 전류(ICN)가 생기므로, 중심 주파수(fo)는 제어 전압(VCN)의 계수로 되지 않고, 오프셋트 전압(VB2)만으로 제어된다. 이 때문에, 오프셋트 전압(VB2)을 변화함으로서 중심 주파수(fo)를 독립으로 설정할 수 있다.
이것은 넓은 주파수 대역을 필요로 하는 존·비트·레코딩에서는 틱히 유의하다.
또한, 데이타 전송 레이트가 변화하는데 따라 이것에 전압 주파수 변환 계수(Kv)의 값을 연동시킬 필요가 있지만, 그 값의 절환 수단으로서 복수의 외부 저항(r1,r2)이 설치되어 있으며, 존 절환 신호(Z)에 의하여 저항(r1,r2)이 절환 접속된다. 이 때문에, 전압 주파수 변환 계수(Kv)도 독립적으로 설정하는 것이 가능하게 되었다. 댑핑 계수(∽)는 데이타 전송 레이트가 변화하여도 위상 스텝 응답이나 피크 시프트 마진 특성의 점에서 일정하게 유지할 필요가 있지만, 존 절환 신호(Z)에 의하여 루프 필터(16)의 시정수를 가변 제어하는 수단이 설치되어 있으므로, 위상 동기 특성을 손상하는 것도 없다.
또한, 상기 실시예에 과한 위상 동기 회로 COMS 직접 회로에서 구성되어 있지만 바이폴러 트랜지스터 등의 다른 능동 소자로서 구성하여도 상관없다. 전원 주파수 변환 회로로서는 공지된 링 오실레이터 회로로서 구성되어 있지만, 다른 방식의 회로 구성을 채용하여 좋다.
(실시예 2)
제3도는 본 발명의 실시예(2)에 관한 위상 동기 회로를 나타내는 회로 구성도이다. 또한, 상기 도면에서 제1도에 나타내는 부분과 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다. 이 위상 동기 회로(80)에서 실시예(1)와 다른 것은 제2위상 고정 루프(50)의 버퍼 회로(52)의 출력(VB2)을 적분하는 적분회로(80)와, 그 적분 출력의 극성을 변화하는 극성 변환 회로(82)를 새롭게 설치하고, 극성 변환 회로(82)의 출력을 제1 및 제2위상 고정 루프(40,50)에 있어서 전류 가산 회로(68.68)의 오프셋트 제어 트랜지스터(F7,F7)의 게이트에 공급한 점에 있다.
적분 회로(780)는, 비반전 입력 단자가 기준 전압(VDD/2)에 접속된 연산증폭기(OPo)와, 버퍼 회로(52)의 출력(VB2)을 연산 증폭기(OPo)의 반전 입력 단자에 도입하는 입력 저항(Ro)과, 연산 증폭기(OPo)의 반전 입력 단자와 그 출력 단자 사이에 개재하는 귀환 콘덴서(Co)에서 구성되어 있다. 극성 변환 회로(82)는 P형 MOS 트랜지스터(F9)와 N형 MOS 트랜지스터(F10)의 직렬 회로에서 되고 트랜지스터(F10)의 게이트 및 드레인이 접속되어 있다.
극성 변환 회로(82)의 극성 변환 작용도 고려하면, 버퍼 회로(52)의 출력 전압(VB2)을 입력 전압으로 하는 적분 회로(80)의 출력에 의한 오프셋트 전압(VOF)은 기준 전압 VDD/2을 베이스 라인으로 하면, 입력 전압(VB2)과 기준 전압(VDD/2)의 전압차를 적분한 값에 비례한다. 그 비레 정수는 1/CoRo로서 부여된다. 버퍼 회로(52)의 출력 전압(VB2)이 기준 전압(VDD/2) 보다도 큰 경우는 VDD/2에 그 전압차의 전분치(평균치)를 VDD/2로 가산한 값이 오프셋트 전압으로 되므로, 오프셋트 트랜지스터(F7)에 흐르는 전류도 크게 되도록 제어된다. 버퍼 회로(52)의 출력 전압(VB2)이 기준 전압(VDD/2)보다도 작은 경우는 VDD/2에서 그 전압차의 적분치(평균치)를 VDD/2로 감산한 값이 오프셋트 전압으로 되므로, 오프셋트 트랜지스터(F7)에 흐르는 전류도 작게 되도록 제어된다.
실시예(1)와 마찬가지로 트랜지스터(F8)에 흐르는 전류(I)는 트랜지스터(F7)에 흐르는 오프셋트 전류(IOF)와 출력 점(P)에 흐르는 변환 전류 ±k│△VCN│/r의 조화이다. 그리고, 이 전류(1)에 비례한 주파수로서 전류 주파수 변환 회로(34)가 발진한다. 버퍼 회로(52)의 출력 전압(VB2)의 평균치가 기준 전압(VDD/2)보다도 큰 경우, 즉, 발진 주파수(fos2)의 위상이 기준 클럭(CLK)의 위상보다도 느린 경우는 트랜지스터(F7)의 오프셋트 전류가 크게 되고, 그 결과 전류 주파수 변환 회로(34)의 출력의 위상이 진행하도록 제어됨으로, 출력 전압(VB2)의 평균치는 적게 된다. 역으로 버퍼 회로(52)의 출력 전압(Vn)의 평균치가 기준전압(VDD/2)보다도 작은 경우, 즉, 발진 주파수(fos2)의 위상이 기준 클럭(CLK)의 그것보다도 진행하여 있는 경우는, 트랜지스터(F7)의 오프셋트 전류가 작게 되고, 그 결과, 전류 주파수 변환 회로(34)의 출력 위상이 느리도록 제어됨으로, 출력 전압(VB2)의 평균치는 크게 된다. 이와 같이 버퍼 회로(52)의 출력 전압(VB2)의 평균치가 항시 기준 전압(VDD/2)과 같게 되도록 연속 제어된다. 이 때문에, 교류 성분을 가진 루프필터의 출력을 포화시키지 않고, 오프셋트 단자(b)에 인가하는 오프셋트 전압을 직선적으로 가변할 수 있으므로 폭넓은 주파수 범위로 동기 추종하는 위상 동기 회로를 실현할 수 있다. 따라서 폭넓은 데이타 전송레이트를 사용하는 하드 디스크 장치의 위상 동기 회로에 적용하는데 유리하다.

Claims (7)

  1. 입력 전압값에 따른 전류로 변환하는 전압 전류 변환 수단과, 상기 변환 전류의 값에 따라 발진 주파수의 출력을 생성하는 전류 주파수 변환 수단을 갖는 전압 제어형 발진 회로에 있어서, 상기 전압 전류 변환수단은, 상기 입력 전압을 제1입력 전압으로 하여 해당 입력 전압과 기준 전압의 전압차에 따른 전류로 변환하는 전압차 전류 변환 수단과, 제2입력 전압에 따른 제2전류로 변환하고, 그 전압차 전류 변환 수단에 의한 전류에 기초하여 제1전류와 제2전류의 가감산에 의해 변환 전류를 생성하는 전류 가감산수단을 포함하는 것을 특징으로 하는 전압 제어형 발진 회로.
  2. 제1항에 있어서, 상기 전압 전류 변환 수단은, 상기 전압차 전류 변환 수단에 의한 전류에 비례하는 제1전류를 생성하는 전류 변환 수단을 포함하는 것을 특징으로 하는 전압 제어형 발진 회로.
  3. 제1항 또는 제2항에 있어서, 제1입력 전압을 기준 전압과 비교하여 그 차이를 적분하는 적분 수단을 포함하고, 상기 적분 수단의 출력이 제2입력 전압으로서 공급되는 것을 특징으로 하는 전압 제어형 발진 회로.
  4. 데이타 펄스열에 동기하는 제1위상 고정 루프와 기준 클럭에 동기하는 제2위상 고정 루프를 갖는 위상 동기 회로에 있어서, 제1 및 제2위상 고정 루프에 있어서 전압 제어형 발진 회로는, 입력 전압값에 따른 전류로 변환하는 전압 전류 변환 수단과, 그 변환 전류의 값에 따른 발진 주파수의 출력을 생성하는 전류 주파수 변환 수단을 구비하고, 상기 전압 전류 변환 수단은, 그 입력 전압을 제1입력 전압으로 하여 해당 입력전압과 기준 전압의 전압차에 따른 전류로 변환하는 전압차 전류 변환 수단과, 제2입력 전압에 따른 제2전류로 변환하고, 그 전압차 전류 변환 수단에 의한 전류에 의한 제1전류와 제2전류의 가감산에 의해 그 변환전류를 생성할 수 있는 전류 가감산 수단을 포함하는 것을 특징으로 하는 위상 동기 회로.
  5. 제4항에 있어서, 상기 전압 전류 변환 수단은, 상기 전압차 전류 변환 수단에 의하여 전류에 비례하는 제1전류를 생성하는 전류 변한 수단을 포함하는 것을 특징으로 하는 위상 동기 회로.
  6. 제4항 또는 제5항에 있어서, 제2위상 고정 루프에서 제1입력 전압을 기준 전압과 비교하여 그 차이를 적분하는 적분 수단을 구비하고, 그 적분 수단의 출력이 제2입력 전압으로서 공급되는 것을 특징으로 하는 위상 동기 회로.
  7. 제1신호 및 외부로부터 입력하는 제2신호의 위상을 비교하는 위상 비교 회로와, 상기 위상 비교 회로로부터의 출력 신호에 기초하여 제1전압을 발생하는 전압 출력 회로와, 상기 제1전압에 기초하여 제1전류와 외부로부터 입력하는 제2전압에 기초하여 제2전류를 가감산하는 전류 가감산 수단과, 상기 전류 가감산 수단으로부터의 전류값을 기초로 하여 발진 주파수의 출력을 생성하는 전류 주파수 변환 회로를 포함하고, 상기 전류 주파수 변환 회로로부터의 상기 발진 주파수의 출력을 상기 제1신호로서 상기 위상 비교 회로는 입력하는 것을 특징으로 하는 위상 동기 회로.
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