JPH06112817A - Ｐｌｌ 周波数シンセサイザ回路 - Google Patents

Ｐｌｌ 周波数シンセサイザ回路

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JPH06112817A
JPH06112817A JP4257010A JP25701092A JPH06112817A JP H06112817 A JPH06112817 A JP H06112817A JP 4257010 A JP4257010 A JP 4257010A JP 25701092 A JP25701092 A JP 25701092A JP H06112817 A JPH06112817 A JP H06112817A
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Masayuki Yonekawa
正之 米川
Takehiro Akiyama
岳洋 秋山
Shinji Saito
伸二 斎藤
Tetsuya Aisaka
哲也 相坂
Minoru Takagi
稔 高木
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Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】ＰＬＬ周波数シンセサイザ回路に関し、位相比
較器からの位相差信号を用いることなくロック検出する
ことができることを目的とする。 【構成】基準分周器１は発振信号CLK を分周して基準信
号LDR を出力する。比較分周回路２は出力周波数信号fv
を分周して比較信号LDP を出力する。位相比較器３は基
準信号LDR と比較信号LDP の位相差を検出し、位相差信
号φＲ，φＰを出力する。チャージポンプ４は位相差信
号φＲ，φＰに基づいた電圧信号D0を出力する。ローパ
スフィルタ５は電圧信号D0を平滑し高周波成分を除去し
た制御電圧信号VTを出力する。電圧制御発振器６は制御
電圧信号VTの電圧値に応じた出力周波数信号fvを出力す
る。周波数比較判定回路７は基準信号LDR と比較信号LD
P の周波数を比較し、その周波数差が規定値以内のとき
ロック状態を示す信号LDを出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＰＬＬ周波数シンセサイ
ザ回路に関する。近年、携帯電話、自動車電話等の移動
体通信機器はその使用形態が広がり、利用者数が増大の
一途をたどっている。この利用者数の増大に対応すべ
く、移動体通信システムにおいては、周波数の時間的有
効利用のための時分割処理の強化が図られている。その
対策の１つとして移動体通信機器のチューニングスピー
ドの高速化が求められている。これを解決するために、
移動体通信機器に多く採用されているＰＬＬ周波数シン
セサイザ回路において、精度の高いロック検出及びロッ
クアップタイムの短縮化が図られる必要がある。
【０００２】
【従来の技術】移動体通信機器に内蔵されている従来の
ＰＬＬ周波数シンセサイザ回路は図１６に示す。ＰＬＬ
周波数シンセサイザ回路は基準分周器９１、プリスケー
ラ９２、比較分周回路９３、位相比較器９４、チャージ
ポンプ９５、ローパスフィルタ（以下、ＬＰＦという）
９６及び電圧制御発振器（以下、ＶＣＯという）９７を
備えている。
【０００３】基準分周器９１は水晶発振器９８からの所
定周波数の発振信号ＣＬＫを分周して基準信号ＬＤＲを
位相比較器９４に出力する。比較分周回路９３は外部回
路からの周波数設定データＤＡ及びチャネル切換信号Ｌ
Ｅが入力される。比較分周回路９３はプログラム・カウ
ンタよりなり、チャネル切換信号ＬＥに基づいて周波数
設定データＤＡを書き込む。そして、比較分周回路９３
はプリスケーラ９２を介してＶＣＯ９７から入力される
出力周波数信号ｆｖを設定周波数データＤＡに基づいて
分周して比較信号ＬＤＰを位相比較器９４に出力する。
【０００４】位相比較器９４は基準信号ＬＤＲと比較信
号ＬＤＰとの位相を比較する。位相比較器９４は基準信
号ＬＤＲの位相が比較信号ＬＤＰの位相より進んでいる
とき、その位相差に相対した位相差信号φＲをチャージ
ポンプ９５に出力する。反対に、比較信号ＬＤＰの位相
が基準信号ＬＤＲの位相より進んでいるとき、位相比較
器９４はその位相差に相対した位相差信号φＰをチャー
ジポンプ９５に出力する。チャージポンプ９５は位相差
信号φＲ，φＰに基づいた電圧信号ＤｏをＬＰＦ９６に
出力する。
【０００５】ＬＦＰ９６は電圧信号Ｄｏを平滑にし高周
波成分を除去した制御電圧信号ＶＴにする。ＬＦＰ９６
はこの制御電圧信号ＶＴを発振周波数の補正値としてＶ
ＣＯ９７に出力する。ＶＣＯ９７はこの制御電圧信号Ｖ
Ｔの電圧値に応じた周波数信号ｆｖを出力する。この周
波数信号ｆｖはプリスケーラ９２において所定の分周比
で分周され比較分周回路９３に帰還される。
【０００６】このような動作が繰り返されることによっ
て、ＶＣＯ９７の周波数信号ｆｖは最終的に周波数設定
データＤＡに基づく周波数にロックされることになる。
すなわち、周波数信号ｆｖがある周波数にロックされて
いる状態から、チャネル切換信号ＬＥが出力されて新た
な周波数設定データＤＡが比較分周回路９３に書き込ま
れる。この新たな周波数設定データＤＡに基づく周波数
の周波数信号ｆｖを生成すべく、比較分周回路９３はそ
の分周比を変え、新たな周波数の比較信号ＬＤＰを出力
する。その結果、基準信号ＬＤＲとこの新たな比較信号
ＬＤＰの位相がずれたアンロック状態となる。そして、
前記した動作が繰り返されることによって、ＶＣＯ９７
の周波数信号ｆｖは新たな周波数設定データＤＡに基づ
く周波数に収束しロックされることになる。
【０００７】このとき、ＶＣＯ９７の周波数信号ｆｖが
このように周波数設定データＤＡに基づく周波数にロッ
クされ、チューニングが精度よく行われたかを知る必要
がある。そのために、ＰＬＬ周波数シンセサイザ回路に
はロック検出回路が設けられている。図１８はそのＰＬ
Ｌ周波数シンセサイザ回路に設けられたロック検出回路
８０を示す。図１８に示すようにロック検出回路８０は
データフリップフロップ（以下ＦＦという）８１，８
２，８３、アンド回路８４及びインバータ８５から構成
されている。
【０００８】ＦＦ８１はデータ入力端子に位相比較器９
４の両位相差信号φＲ，φＰを反転させた位相差信号ａ
を入力する。ＦＦ８１のクロック入力端子は基準分周器
１１から所定の分周比で分周されたクロック信号ｉを入
力する。そして、図１９に示すようにＦＦ８１はクロッ
ク信号ｉの立上りに応答して、その時の位相差信号ａを
保持し出力信号ｂとしてセット側出力端子からアンド回
路８４に出力する。
【０００９】アンド回路８４は出力信号ｂを入力すると
ともに、位相差信号ａを入力する。従って、アンド回路
８４は位相差信号ａが出力されている間でかつ該位相差
信号ａに基づく出力信号ｂが出力されている時に図１９
に示すようにＨレベルの出力信号ｃを次段のＦＦ８２に
出力される。
【００１０】ＦＦ８２はのデータ入力端子に出力信号ｃ
を入力するとともに、クロック入力端子にクロック信号
ｉを入力する。そして、図１９に示すようにＦＦ８２は
クロック信号ｉの立上りに応答して、その時の出力信号
ｃを保持する。そして、ＦＦ８２はそのＨレベルの出力
信号ｃを反転させたＬレベルの信号を出力信号ｄとして
リセット側出力端子から次段のＦＦ８３に出力する。
【００１１】すなわち、ＦＦ８２はＨレベルの位相差信
号ａがクロック信号ｉの立上りエッジが２回以上続く長
いものである時、Ｌレベルの信号を出力信号ｄをリセッ
ト側出力端子から出力することになる。反対に、Ｈレベ
ルの位相差信号ａがクロック信号ｉの立上りエッジが２
回未満の短いものである時、Ｈレベルの信号を出力信号
ｄをリセット側出力端子から出力することになる。
【００１２】ＦＦ８３はデータ入力端子に出力信号ｄを
入力するとともに、クロック入力端子にインバータ８５
を介して位相差信号ａを入力する。そして、図１９に示
すようにＦＦ８３は位相差信号ａの立下りに応答して、
その時の出力信号ｄを保持する。そして、ＦＦ８３はそ
の出力信号ｄを出力信号ＬＤ１としてセット側出力端子
から出力する。
【００１３】従って、出力信号ｄがＬレベルのとき、位
相差信号ａがＬレベルに立下ると、ＦＦ８３はＬレベル
の出力信号ＬＤ１を出力する。すなわち、クロック信号
ｉの立上りエッジが２回以上続く位相差信号ａが発生し
たとき、アンロック状態を示すＬレベルの出力信号ＬＤ
１を出力する。
【００１４】一方、出力信号ｄがＨレベルのとき、位相
差信号ａがＬレベルに立下ると、ＦＦ８３はＨレベルの
出力信号ＬＤ１として出力する。すなわち、クロック信
号ｉの立上りエッジが２回未満の短いＨレベルの位相差
信号ａが発生したとき、ロック状態を示すＨレベルの出
力信号ＬＤ１を出力する。
【００１５】そして、ＰＬＬ周波数シンセサイザ回路は
ロック検出回路８０からＬレベルの出力信号ＬＤ１が出
力されたときアンロック状態あると判断し、Ｈレベルの
出力信号ＬＤ１が出力されたときロック状態あると判断
することになる。また、ＰＬＬ周波数シンセサイザ回路
はＨレベルからＬレベルなった時、ロック状態からアン
ロック状態になったことを判断する。さらに、ＰＬＬ周
波数シンセサイザ回路はＬレベルからＨレベルなった
時、アンロック状態からロック状態になったことを判断
する。
【００１６】
【発明が解決しようとする課題】とろこで、従来のロッ
ク検出回路８０はロック及びアンロック状態の判断をＨ
レベルの位相差信号ａが発生している時間に基づいて行
われている。そして、そのＨレベルの位相差信号ａが発
生している時間はその間に出力されるクロック信号ｉの
立上りエッジの回数に基づいて判定されている。
【００１７】従って、ロック及びアンロック状態の検出
精度を上げるには、クロック信号ｉのクロック幅をより
細かくすればよいことになる。しかしながら、位相差信
号ａ（φＲ，φＰ）はロック状態においても存在する。
従って、クロック信号ｉのクロック幅を細かくしすぎる
と、ロック状態にあるにもかかわらずアンロック状態と
して検出してしまうという問題があった。すなわち、位
相差信号φＲ，φＰを用いるがぎり精度の高いロック検
出を行うには限界があった。
【００１８】本発明は上記問題点を解決するためになさ
れたものであって、その目的はＰＬＬ周波数シンセサイ
ザ回路において、位相比較器からの位相差信号を用いる
ことなくロック検出することができ、しかも精度の高い
ロック検出が行うことができるＰＬＬ周波数シンセサイ
ザ回路を提供することにある。
【００１９】第２の目的はロックアップタイムを短くし
チューニングスピードの高速化を図ることができるＰＬ
Ｌ周波数シンセサイザ回路を提供することにある。
【００２０】
【課題を解決するための手段】図１は本発明の原理説明
図である。基準分周器１は発振信号ＣＬＫを基準周波数
に分周して基準信号ＬＤＲを出力する。比較分周回路２
は出力周波数信号ｆｖを分周して比較信号ＬＤＰを出力
する。位相比較器３は基準信号ＬＤＲと比較信号ＬＤＰ
を入力する。そして、位相比較器３は両信号ＬＤＲ，Ｌ
ＤＰの位相差を検出し、比較信号ＬＤＰの位相が基準信
号ＬＤＲの位相よりも遅れているとき位相差信号φＲを
出力する。また、位相比較器３は比較信号ＬＤＰの位相
が基準信号ＬＤＲの位相よりも進んでいるとき位相差信
号φＰを出力する。
【００２１】チャージポンプ４は位相比較器３から出力
された位相差信号φＲ，φＰに基づいた電圧信号Ｄｏを
出力する。ローパスフィルタ５はチャージポンプ４から
出力された電圧信号Ｄｏを入力する。そして、ローパス
フィルタ５はこの電圧信号Ｄｏを平滑し高周波成分を除
去した制御電圧信号ＶＴを出力する。電圧制御発振器６
はローパスフィルタ５から出力された制御電圧信号ＶＴ
を入力する。そして、電圧制御発振器６はこの制御電圧
信号ＶＴの電圧値に応じた出力周波数信号ｆｖを出力す
る。
【００２２】周波数比較判定回路７は基準分周器１の基
準信号ＬＤＲと比較分周回路２の比較信号ＬＤＰを入力
し、その両信号ＬＤＲ，ＬＤＰの周波数を比較する。そ
して、周波数比較判定回路７はその両信号ＬＤＲ，ＬＤ
Ｐの周波数の差が規定値以内のときロック状態を示す信
号ＬＤを出力し、周波数の差が規定値をこえるときアン
ロック状態を示す信号ＬＤを出力する。
【００２３】第２の発明は、図１の破線で示すように、
第１の発明に加えて第２のチャージポンプ８を備えてい
る。そして、第２のチャージポンプ８は周波数比較判定
回路７がロック状態を示す信号ＬＤを出力するとき動作
を休止する。反対に、第２のチャージポンプ８は、周波
数比較判定回路７がアンロック状態を示す信号ＬＤを出
力するとき、チャージポンプ４と協働して電圧信号Ｄｏ
を生成する。
【００２４】第３の発明は、図１の破線で示すように、
第１の発明に加えてローパスフィルタ５に対してアナロ
グスイッチ９が並列に接続される。アナログスイッチ９
は周波数比較判定回路７がロック状態を示す信号ＬＤを
出力するとき開路し、周波数比較判定回路７がアンロッ
ク状態を示す信号ＬＤを出力するとき閉路する。
【００２５】第４の発明は、第２の発明の第２のチャー
ジポンプ８と第３の発明のアナログスイッチ９を加えた
ものである。第５の発明は、図１の破線で示すように周
波数比較判定回路７を比較信号ＬＤＰの周波数が基準信
号ＬＤＲの周波数より高いことを検出する第１の周波数
比較器７Ａと、基準信号ＬＤＲの周波数が比較信号ＬＤ
Ｒの周波数より高いことを検出する第２の周波数比較器
７Ｂと、第１及び第２の周波数比較器７Ａ，７Ｂの検出
信号ＸＣＴＰ，ＸＣＴＲの少なくとも一方が出力されて
いるとき、アンロック状態を示す信号ＬＤを出力する判
定回路７Ｃとから構成した。
【００２６】
【作用】比較信号ＬＤＰの位相が基準信号ＬＤＲの位相
よりも遅れているとき、位相比較器３から比較信号ＬＤ
Ｐの位相を速めて基準信号ＬＤＲの位相と一致させるよ
うな位相差信号φＲが出力される。比較信号ＬＤＰの位
相が基準信号ＬＤＲの位相よりも進んでいるとき、位相
比較器３から比較信号ＬＤＰの位相を遅らせて基準信号
ＬＤＲの位相と一致させるような位相差信号φＰが出力
される。
【００２７】この位相差信号φＲ，φＰに基づいてチャ
ージポンプ４の電圧信号Ｄｏは変化する。変化する電圧
信号Ｄｏに対応してローパスフィルタ５の制御電圧信号
ＶＴも変化し、その変化した制御電圧信号ＶＴの電圧値
に応じて電圧制御発振器６から出力される周波数信号ｆ
ｖの周波数が増減する。
【００２８】すなわち、比較信号ＬＤＰの位相が基準信
号ＬＤＲの位相よりも遅れるとき、周波数信号ｆｖの周
波数は増加する。反対に、比較信号ＬＤＰの位相が基準
信号ＬＤＲの位相よりも進んでいるとき、周波数信号ｆ
ｖの周波数は低下する。
【００２９】そして、この動作を繰り返すことにより、
周波数信号ｆｖは最終的に所定の周波数にロックされ
る。上記のロックされる前までは、基準信号ＬＤＲの周
波数と比較信号ＬＤＰの周波数は互いに異なる。そし
て、その周波数の差が規定値を超えるとき、周波数比較
判定回路７はアンロック状態を示す信号ＬＤを出力す
る。反対に、周波数の差が規定値以内になったとき。周
波数比較判定回路７はロック状態を示す信号ＬＤを出力
する。すなわち、ロック検出は直接基準信号ＬＤＲの周
波数と比較信号ＬＤＰの周波数を比較して行うようにし
ている。
【００３０】また、第２の発明は、アンロック状態のと
き、第２のチャージポンプ８は動作する。従って、電圧
信号Ｄｏは第２のチャージポンプ８と第１のチャージポ
ンプ４と協働して生成されることになる。
【００３１】また、第３の発明は、アンロック状態のと
き、アナログスイッチ９は閉路する。従って、電圧信号
Ｄｏは直接制御電圧信号ＶＴとなって電圧制御発振器６
に入力される。
【００３２】また、第４の発明は、アンロック状態のと
き、電圧信号Ｄｏは第２のチャージポンプ８と第１のチ
ャージポンプ４と協働して生成される。そして、その電
圧信号Ｄｏは直接制御電圧信号ＶＴとなって電圧制御発
振器６に入力される。
【００３３】また、第５の発明は、第１の周波数比較器
７Ａによって、比較信号ＬＤＰの周波数が基準信号ＬＤ
Ｒの周波数より高い場合が検出される。第２の周波数比
較器７Ｂによって、基準信号ＬＤＲの周波数が比較信号
ＬＤＲの周波数より高い場合が検出される。そして、判
定回路７Ｃは、第１及び第２の周波数比較器７Ａ，７Ｂ
の検出信号ＸＴＣＰ，ＸＴＣＲの少なくとも一方が出力
されているとき、比較信号ＬＤＰと基準信号ＬＤＲの周
波数が異なるとしてアンロック状態を示す信号ＬＤを出
力する。
【００３４】
【実施例】以下、本発明を具体化した実施例について図
面に従って詳細に説明する。図２は本実施例のＰＬＬ周
波数シンセサイザ回路２０を示す。
【００３５】基準分周器２１は水晶発振器２２から所定
の周波数のパルス信号よりなる発振信号ＣＬＫを入力す
る。基準分周器２１はこの発振信号ＣＬＫを予め定めた
基準周波数に分周して図１４に示す基準信号ＬＤＲを出
力する。また、基準分周器２１は図１４に示すように基
準信号ＬＤＲの他に第２の基準信号ＤＬＤＲ１を生成し
て出力する。第２の基準信号ＤＬＤＲ１は基準信号ＬＤ
Ｒと同じ周波数であって、基準信号ＬＤＲより発振信号
ＣＬＫの１クロック分だけ速く出力される。そして、第
２の基準信号ＤＬＤＲ１は基準分周器２１に設けられた
発振信号ＣＬＫに同期して動作するシフトレジスタに基
づいて生成される。
【００３６】比較分周回路２３はプリスケーラ２４と比
較分周器２５とから構成されている。プリスケーラ２４
は電圧制御発振器（以下、ＶＣＯという）２６の出力周
波数信号ｆｖを予め定めた分周比で分周して分周信号Ｓ
Ｇ２２を生成する。比較分周器２５は分周信号ＳＧ２２
を入力するとともに、比較分周器２５はプログラム・カ
ウンタよりなり、プリスケーラ２４からの分周信号ＳＧ
２２をさらに分周して比較信号ＬＤＰを出力する。
【００３７】また、図１４に示すように比較分周器２７
は比較信号ＬＤＰの他に第２の比較信号ＤＬＤＰ１を生
成して出力する。第２の比較信号ＤＬＤＰ１は比較信号
ＬＤＰと同じ周波数であって、比較信号ＬＤＰより発振
信号ＣＬＫの１クロック分だけ速く出力される。そし
て、第２の比較信号ＤＬＤＰ１は比較分周器２５に設け
られたシフトレジスタに基づいて生成される。
【００３８】位相比較器２７は基準信号ＬＤＲ及び比較
信号ＬＤＰを入力し、両信号ＬＤＲ，ＬＤＰの位相を比
較する。位相比較器２７は基準信号ＬＤＲの位相が比較
信号ＬＤＰの位相より進むとき、図１４に示すようにそ
の位相差に相対した幅を有したＬレベルの位相差信号φ
Ｒを出力する。反対に、基準信号ＬＤＲの位相が比較信
号ＬＤＰの位相より遅れるとき、位相比較器２７は図１
５に示すようにその位相差に相対した幅を有したＬレベ
ルの位相差信号φＰを出力する。
【００３９】チャージポンプ２８は位相差信号φＲ，φ
Ｐを入力する。図１３に示すように、チャージポンプ２
８はＰＮＰトランジスタＴｒ１、ＮＰＮトランジスタＴ
ｒ２、抵抗Ｒ１〜Ｒ４及びインバータ２９を備えてい
る。ＰＮＰ及びＮＰＮトランジスタＴｒ１，Ｔｒ２のコ
レクタは互いに接続されている。ＰＮＰトランジスタＴ
ｒ１のエミッタは高電位側電源Ｖｃｃに接続されてい
る。また、ＮＰＮトランジスタＴｒ２のエミッタは低電
位側電源ＧＮＤに接続されている。
【００４０】ＰＮＰトランジスタＴｒ１のベースは抵抗
Ｒ２を介して位相差信号φＲが入力される。また、ＰＮ
ＰトランジスタＴｒ１のベースは抵抗Ｒ１を介して高電
位側電源Ｖｃｃに接続されている。従って、Ｈレベルの
位相差信号φＲが出力されたとき、ＰＮＰトランジスタ
Ｔｒ１はオフする。
【００４１】ＮＰＮトランジスタＴｒ２のベースは抵抗
Ｒ４及びインバータ２９を介して位相差信号φＰが入力
される。また、ＮＰＮトランジスタＴｒ２のベースは抵
抗Ｒ３を介して低電位側電源ＧＮＤに接続されている。
従って、Ｈレベルの位相差信号φＰが出力されると、Ｎ
ＰＮトランジスタＴｒ２はオフする。
【００４２】すなわち、図１４に示すように基準信号Ｌ
ＤＲの位相が比較信号ＬＤＰの位相より進むと、その位
相差に相対した幅を有したＬレベルの位相差信号φＲを
断続的に出力する。この時、位相差信号φＰはＨレベル
である。ＮＰＮトランジスタＴｒ２はＨレベルの位相差
信号φＰが反転した信号を入力してオフし、ＰＮＰトラ
ンジスタＴｒ１は位相差信号φＲに基づいて断続的にオ
ンする。その結果、ＮＰＮトランジスタＴｒ２から出力
される電圧信号Ｄｏの電圧は高くなる方向に制御され
る。
【００４３】反対に、図１５に示すように基準信号ＬＤ
Ｒの位相が比較信号ＬＤＰの位相より遅れるとき、位相
比較器２７は図１５に示すようにその位相差に相対した
幅を有したＬレベルの位相差信号φＰを断続的に出力す
る。この時、位相差信号φＲはＨレベルである。ＰＮＰ
トランジスタＴｒ１は位相差信号φＲに基づいてオフ
し、ＮＰＮトランジスタＴｒ２は位相差信号φＲに基づ
いて断続的にオンする。その結果、ＮＰＮトランジスタ
Ｔｒ２から出力される電圧信号Ｄｏの電圧は低くなる方
向に制御される。
【００４４】ローパスフィルタ（以下、ＬＰＦという）
３０は電圧信号Ｄｏを入力し、この電圧信号Ｄｏを平滑
にし高周波成分を除去した制御電圧信号ＶＴにする。そ
して、ＬＰＦ３０は制御電圧信号ＶＴを発振周波数を補
正値としてＶＣＯ２６に出力する。ＶＣＯ２６はこの制
御電圧信号ＶＴの電圧値に応じた周波数信号ｆｖを出力
する。そして、この周波数信号ｆｖはプリスケーラ２４
を介して比較分周器２５に帰還される。
【００４５】周波数比較回路３１は第１の周波数比較器
３１Ａと第２の周波数比較器３１Ｂとからなる。第１の
周波数比較器３１Ａは周波数比較部３２と周波数差検出
部３３とから構成されている。第２の周波数比較器３１
Ｂは周波数比較部３４と周波数差検出部３５とから構成
されている。
【００４６】図３に示す第１の周波数比較器３１Ａの周
波数比較部３２はインバータ３６〜３８、ナンド回路３
９及び比較分周器カウンタ部４０を備えている。ナンド
回路３９の一方の入力端子にはインバータ３６を介して
基準分周器２１からの基準信号ＬＤＲを反転させた基準
信号ＸＬＤＲが入力される。ナンド回路３９の他方の入
力端子には比較分周器カウンタ部４０の出力信号ＬＤＰ
０が入力される。
【００４７】ナンド回路３９は基準信号ＸＬＤＲと出力
信号ＬＤＰ０との論理積をとり、その論理積に基づいて
出力信号ＳＧ３６をインバータ３７，３８を介して周波
数比較信号ＬＤＰ１として出力する。従って、図５に示
すように、基準信号ＸＬＤＲと出力信号ＬＤＰ０が共に
Ｈレベルのとき、周波数比較信号ＬＤＰ１はＬレベルと
なる。また、基準信号ＸＬＤＲ又は出力信号ＬＤＰ０の
少なくともいずれか一方がＬレベルのとき、周波数比較
信号ＬＤＰ１はＨレベルとなる。
【００４８】比較分周器カウンタ部４０はプリスケーラ
２４の分周信号ＳＧ２２を分周し、その分周比は比較分
周器２５の分周比と等しく設定されている。また、比較
分周器カウンタ部４０はインバータ３７の出力信号ＳＧ
３４を入力している。そして、比較分周器カウンタ部４
０は分周信号ＳＧ２２のパルスを分周比分カウントする
毎にＬレベルのパルス信号を出力信号ＬＤＰ０として出
力する。また、比較分周器カウンタ部４０はこのＬレベ
ルの出力信号ＬＤＰ０が出力、即ち、基準信号ＸＬＤＲ
のＬレベルのパルスが出力される毎にリセットされ、Ｌ
レベルのパルス信号を出力信号ＬＤＰ０として出力す
る。
【００４９】従って、図５に示すように、出力信号ＬＤ
Ｐ０のＬレベルのパルスが基準信号ＸＬＤＲのパルスと
同期して出力されている場合には、比較分周器カウンタ
部４０のリセットは基準信号ＸＬＤＲの各パルスに基づ
く出力信号ＳＧ３４にて行われる。この場合には出力信
号ＬＤＰ０の周波数が基準信号ＸＬＤＲの周波数以下、
すなわち比較信号ＬＤＰの周波数は基準信号ＬＤＲ以下
であることが検出される。そして、周波数比較信号ＬＤ
Ｐ１には基準信号ＸＬＤＲの各パルスに同期したＨレベ
ルのパルスのみが出力される。
【００５０】また、図５に示すように、基準信号ＸＬＤ
Ｒのパルスに同期しない出力信号ＬＤＰ０のパルスが出
力されている場合には、比較分周器カウンタ４０のリセ
ットは分周信号ＳＧ２２のパルスが分周比カウントされ
て行われる。この場合には出力信号ＬＤＰ０の周波数は
基準信号ＸＬＤＲの周波数よりも高いことが検出され
る。
【００５１】そして、出力信号ＬＤＰ０において、基準
信号ＸＬＤＲのパルスに同期しないパルスの立下りエッ
ジから基準信号ＸＬＤＲのパルスに同期した次のパルス
の立下りエッジまでの間隔Δｔ１が周波数の差情報とな
る。従って、間隔Δｔ１が長いほど、比較信号ＬＤＰの
周波数が基準信号ＬＤＲの周波数よりもより高いことに
なる。
【００５２】図４において、第２の周波数比較器３１Ｂ
の周波数比較部３４はインバータ４１〜４３、ナンド回
路４４及び基準分周器カウンタ部４５を備えている。ナ
ンド回路４４の一方の入力端子にはインバータ４１を介
して比較信号ＬＤＰを反転させた比較信号ＸＬＤＰが入
力される。ナンド回路４４の他方の入力端子には基準分
周器カウンタ部４５の出力信号ＬＤＲ０が入力される。
【００５３】ナンド回路４４は比較信号ＸＬＤＰと出力
信号ＬＤＲ０との論理積をとり、その論理積に基づいて
出力信号ＳＧ４１をインバータ４２，４３を介して周波
数比較信号ＬＤＲ１として出力する。従って、図６に示
すように、比較信号ＸＬＤＰと出力信号ＬＤＲ０が共に
Ｈレベルのとき、周波数比較信号ＬＤＲ１はＬレベルと
なる。また、比較信号ＸＬＤＰ又は出力信号ＬＤＲ０の
少なくともいずれか一方がＬレベルのとき、周波数比較
信号ＬＤＲ１はＨレベルとなる。
【００５４】基準分周器カウンタ部４５は水晶発振器２
２の発振信号ＣＬＫを分周し、その基準分周比は基準分
周器２１の分周比と等しく設定されている。また、基準
分周器カウンタ部４５はインバータ４２の出力信号ＳＧ
３９を入力している。そして、基準分周器カウンタ部４
５は発振信号ＣＬＫのパルスを基準分周比分カウントす
る毎にＬレベルのパルス信号を出力信号ＬＤＲ０として
出力する。また、基準分周器カウンタ部４５は出力信号
ＳＧ３９がＬレベルになる、すなわち比較信号ＸＬＤＰ
のパルスが出力される毎にリセットされ、出力信号ＬＤ
Ｒ０にＬレベルのパルスを出力する。
【００５５】従って、図６に示すように、出力信号ＬＤ
Ｒ０のＬレベルのパルスが比較信号ＸＬＤＰのパルスに
同期して出力されている状態では、基準分周器カウンタ
部４５のリセットは比較信号ＸＬＤＰの各パルスに基づ
く出力信号ＳＧ３９にて行われる。この場合には比較信
号ＸＬＤＰの周波数は出力信号ＬＤＲ０の周波数以上で
あることが検出される。すなわち、比較信号ＬＤＰの周
波数は基準信号ＬＤＲ以上であることが検出される。そ
して、周波数比較信号ＬＤＲ１には比較信号ＸＬＤＰの
各パルスに同期したＨレベルのパルスのみが出力され
る。
【００５６】また、図６に示すように、比較信号ＸＬＤ
のパルスに同期しない出力信号ＬＤＲ０のパルスが出力
されている状態では、基準分周器カウンタ部４５のリセ
ットは発振信号ＣＬＫのパルスが基準分周比分カウント
されて行われる。この場合には比較信号ＸＬＤＰの周波
数は出力信号ＬＤＲ０の周波数よりも低いことが検出さ
れる。すなわち、比較信号ＬＤＰの周波数は基準信号Ｌ
ＤＲの周波数よりも低いことが検出される。
【００５７】そして、出力信号ＬＤＲ０において、比較
信号ＸＬＤＰのパルスに同期しないパルスの立下りエッ
ジから比較信号ＸＬＤＰのパルスに同期した次のパルス
の立下りエッジまでの間隔Δｔ２の周波数の差情報とな
る。従って、間隔Δｔ２が長いほど、比較信号ＬＤＰの
周波数が基準信号ＬＤＲの周波数よりもより低いことが
周波数比較信号ＬＤＲ１によってわかる。
【００５８】図７は第１の周波数比較器３１Ａの周波数
差検出部３３が示されている。周波数差検出部３３はデ
ータフリップ（以下データＦＦという）４６及び同ＦＦ
４６の反転出力端子ＸＱに接続されたインバータ４７と
で構成されている。データＦＦ４６のデータ端子Ｄには
反転出力端子ＸＱの出力信号が入力され、クロック端子
ＣＫには周波数比較部３２の周波数比較信号ＬＤＰ１が
入力される。また、データＦＦ４６のセット端子ＳＥＴ
には図２に示すインバータ４８を介して基準信号ＬＤＲ
を反転した基準信号ＸＬＤＲが入力される。
【００５９】データＦＦ４６は基準信号ＸＬＤＲがＬレ
ベルのときには強制的にセットされる。また、データＦ
Ｆ４６は基準信号ＸＬＤＲがＨレベルのときには周波数
比較信号ＬＤＰ１のパルスが入力される毎に反転出力端
子ＸＱの出力信号をラッチする。そして、データＦＦ４
６は反転出力端子ＸＱの出力信号をインバータ４７を介
して第２の周波数差信号ＸＴＣＰとして出力する。
【００６０】従って、図９に示すように、基準信号ＸＬ
ＤＲがＬレベルのとき、データＦＦ４６はセットされ、
反転出力端子ＸＱの出力信号はＬレベルとなり、第２の
周波数差信号ＸＴＣＰはＨレベルとなる。また、基準信
号ＸＬＤＲがＨレベルのとき、基準信号ＸＬＤＲのパル
スに同期しない周波数比較信号ＬＤＰ１のパルスαが入
力されると、データＦＦ４６にＬレベルがラッチされ
る。その結果、第２の周波数差信号ＸＴＣＰはパルスα
の立下りエッジから次の基準信号ＸＬＤＲの立下りエッ
ジまでのΔｔ１の間、Ｌレベルの信号を出力する。そし
て、このＬレベルの第２の周波数差信号ＸＴＣＰは比較
信号ＬＤＰの周波数が基準信号ＬＤＲの周波数よりもよ
り高いことを示し、判定回路５２に出力される。
【００６１】図８は第２の周波数比較器３１Ｂの周波数
差検出部３５が示されている。周波数差検出部３５はデ
ータフリップフロップ（以下データＦＦという）４９及
び同ＦＦ４９の反転出力端子ＸＱに接続されたインバー
タ５０とで構成されている。データＦＦ４９のデータ端
子Ｄには反転出力端子ＸＱの出力信号が入力され、クロ
ック端子ＣＫには周波数比較部３４の周波数比較信号Ｌ
ＤＰ１が入力される。また、データＦＦ４９のセット端
子ＳＥＴには図２に示すインバータ５１を介して比較信
号ＬＤＰを反転した基準信号ＸＬＤＰが入力される。
【００６２】データＦＦ４９は比較信号ＸＬＤＰがＬレ
ベルのときには強制的にセットされる。また、データＦ
Ｆ４９は比較信号ＸＬＤＰがＨレベルのときには周波数
比較信号ＬＤＲ１のパルスが入力される毎に反転出力端
子ＸＱの出力信号をラッチする。そして、データＦＦ４
９は反転出力端子ＸＱの出力信号をインバータ５０を介
して第１の周波数差信号ＸＴＣＲとして出力する。
【００６３】従って、図１０に示すように、比較信号Ｘ
ＬＤＰがＬレベルのとき、データＦＦ４９は強制的にセ
ットされて反転出力端子ＸＱの出力信号はＬレベルとな
り、第１の周波数差信号ＸＴＣＲはＨレベルとなる。ま
た、比較信号ＸＬＤＰがＨレベルのとき、比較信号ＸＬ
ＤＰのパルスに同期しない周波数比較信号ＬＤＲ１のパ
ルスβが入力されると、データＦＦ４９にＬレベルがラ
ッチされる。その結果、反転出力端子ＸＱの出力信号は
Ｈレベルとなる。このため、第１の周波数差信号ＸＴＣ
Ｒはパルスβの立上りエッジから次の比較信号ＸＬＤＰ
の立下りエッジまでのΔｔ２の間、Ｌレベルの信号を出
力する。そして、このＬレベルの第１の周波数差信号Ｘ
ＴＣＲは比較信号ＬＤＰの周波数が基準信号ＬＤＲの周
波数よりも低いことを示し、判定回路５２に出力され
る。
【００６４】図１１は判定回路５２が示されている。判
定回路５２はデータフリップフロップ（以下、データＦ
Ｆという）５３〜５６、ナンド回路５７，５８、ノア回
路５９及びインバータ６１〜６６とから構成されてい
る。
【００６５】データＦＦ５３のデータ端子Ｄには第１の
周波数差信号ＸＴＣＲが入力される。クロック端子ＣＫ
には図２に示す比較分周器２５の第２の比較信号ＤＬＤ
Ｐ１がインバータ６１，６２を介して入力される。従っ
て、データＦＦ５３は第２の比較信号ＤＬＤＰ１のパル
スが入力される毎に第１の周波数差信号ＸＴＣＲのレベ
ルをラッチし、出力端子Ｑから出力する。その結果、第
１の周波数差信号ＸＴＣＲのレベルがＬレベルのときに
第２の比較信号ＤＬＤＰ１のパルスが入力されると、デ
ータＦＦ５３は出力端子ＱからＬレベルの出力信号を出
力する。
【００６６】次段のデータＦＦ５４はそのデータ端子Ｄ
が前段のデータＦＦ５３の出力端子に接続されている。
また、データＦＦ５４はそのクロック端子ＣＫが第２の
比較信号ＤＬＤＰ１がインバータ６１，６２を介して入
力される。従って、データＦＦ５４は第２の比較信号Ｄ
ＬＤＰ１のパルスが入力される毎に前段のデータＦＦ５
３の出力端子Ｑからの出力信号を入力する。その結果、
データＦＦ５４は前段のデータＦＦ５３がラッチしたＬ
レベルの第１の周波数差信号ＸＴＣＲを次の第２の比較
信号ＤＬＤＰ１のパルスが入力された時、ラッチするこ
とになる。すなわち、データＦＦ５３，５４は両ＦＦ５
３，５４と協働して第１の周波数差信号ＸＴＣＲのレベ
ルを第２の比較信号ＤＬＤＰ１のパルスが２個出力され
る間ラッチする。
【００６７】ナンド回路５７は両データＦＦ５３，５４
の出力端子Ｑからの出力信号を入力する。ナンド回路５
７はかデータＦＦ５３，５４の少なくともいずれか一方
の出力端子ＱからのＬレベル出力信号が出力されるとＨ
レベルの出力信号ＬＯＣＫＲを出力する。
【００６８】データＦＦ５５のデータ端子Ｄには第２の
周波数差信号ＸＴＣＰが入力される。クロック端子ＣＫ
には図２に示す基準分周器２１の第２の基準信号ＤＬＤ
Ｒ１がインバータ６３，６４を介して入力される。従っ
て、データＦＦ５５は第２の基準信号ＤＬＤＲ１のパル
スが入力される毎に第２の周波数差信号ＸＴＣＰのレベ
ルをラッチし、出力端子Ｑから出力する。その結果、第
２の周波数差信号ＸＴＣＰのレベルがＬレベルのときに
第２の基準信号ＤＬＤＲ１のパルスが入力されると、デ
ータＦＦ５５は出力端子ＱからＬレベルの出力信号を出
力する。
【００６９】次段のデータＦＦ５６はそのデータ端子Ｄ
が前段のデータＦＦ５５の出力端子に接続されている。
また、データＦＦ５６はそのクロック端子ＣＫが第２の
基準信号ＤＬＤＲ１がインバータ６３，６４を介して入
力される。従って、データＦＦ５６は第２の基準信号Ｄ
ＬＤＲ１のパルスが入力される毎に前段のデータＦＦ５
５の出力端子Ｑからの出力信号を入力する。その結果、
データＦＦ５６は前段のデータＦＦ５５がラッチしたＬ
レベルの第２の周波数差信号ＴＣＰを次の第２の基準信
号ＤＬＤＲ１のパルスが入力された時、ラッチすること
になる。すなわち、データＦＦ５５，５６は両ＦＦ５
５，５６と協働して第２の周波数差信号ＸＴＣＰのレベ
ルを第２の基準信号ＤＬＤＲ１のパルスが２個出力され
る間ラッチする。
【００７０】ナンド回路５８は両データＦＦ５５，５６
の出力端子Ｑからの出力信号を入力する。ナンド回路５
８はデータＦＦ５５，５６の少なくともいずれか一方の
出力端子ＱからのＬレベル出力信号が出力されるとＨレ
ベルの出力信号ＬＯＣＫＰを出力する。
【００７１】ノア回路５９は両ナンド回路５７，５８か
らの出力信号ＬＯＣＫＲ，ＬＯＣＫＰが入力される。ノ
ア回路５９は出力信号ＬＯＣＫＲ，ＬＯＣＫＰのうち少
なくともいずれか一方がＨレベルのとき、Ｌレベルの出
力信号を信号を出力する。ノア回路５９の出力信号はイ
ンバータ６５，６６を介してロック検出信号ＬＤとして
出力される。
【００７２】従って、出力信号ＬＯＣＫＲ，ＬＯＣＫＰ
のうち少なくともいずれか一方がＨレベルのとき、Ｌレ
ベルのロック検出信号ＬＤが出力され、出力信号ＬＯＣ
ＫＲ，ＬＯＣＫＰが共にＬレベルのとき、Ｈレベルのロ
ック検出信号ＬＤが出力される。すなわち、第１の周波
数差信号ＸＴＣＲまたは第２の周波数差信号ＸＴＣＰの
少なくともいずれか一方からＬレベルの信号が出力され
ているとき、ロック検出信号ＬＤはＬレベルとなる。反
対に、第１の周波数差信号ＸＴＣＲと第２の周波数差信
号ＸＴＣＰが共にＨレベルの信号が出力されていると
き、ロック検出信号ＬＤはＨレベルとなる。
【００７３】つまり、比較信号ＬＤＰと基準信号ＬＤＲ
との間に周波数の差が生じた時、ロック検出信号ＬＤは
Ｌレベルとなり、比較信号ＬＤＰと基準信号ＬＤＲとの
間に周波数の差が生じない時、ロック検出信号ＬＤはＨ
レベルとなる。従って、ロック検出信号ＬＤがＨレベル
からＬレベルになると、ロック状態からアンロック状態
になったことがわかる。反対に、ロック検出信号ＬＤが
ＬレベルからＨレベルになると、アンロック状態からロ
ック状態になったことがわかる。
【００７４】ロック検出信号ＬＤは第２のチャージポン
プ６８に出力される。第２のチャージポンプ６８は図１
３に示す。チャージポンプ６８はＰＮＰトランジスタＴ
ｒ３、ＮＰＮトランジスタＴｒ４、抵抗Ｒ５〜Ｒ８、ナ
ンド回路６９、ノア回路７０及びインバータ７１，７
２，７３を備えている。ＰＮＰ及びＮＰＮトランジスタ
Ｔｒ３，Ｔｒ４のコレクタは互いに接続されている。ま
た、ＰＮＰ及びＮＰＮトランジスタＴｒ３，Ｔｒ４のコ
レクタはチャージポンプ２８のＰＮＰ及びＮＰＮトラン
ジスタＴｒ１，Ｔｒ２のコレクタに接続されている。Ｐ
ＮＰトランジスタＴｒ３のエミッタは高電位側電源Ｖｃ
ｃに接続されている。また、ＮＰＮトランジスタＴｒ４
のエミッタは低電位側電源ＧＮＤに接続されている。
【００７５】ＰＮＰトランジスタＴｒ３のベースは抵抗
Ｒ６を介してナンド回路６９に接続されている。ナンド
回路６９はインバータ７１を介して位相差信号φＲが入
力されるとともに、インバータ７２を介してロック検出
信号ＬＤが入力される。また、ＰＮＰトランジスタＴｒ
３のベースは抵抗Ｒ５を介して高電位側電源Ｖｃｃに接
続されている。従って、ナンド回路６９からＨレベルの
出力信号が出力されたとき、ＰＮＰトランジスタＴｒ３
はオフする。
【００７６】ＮＰＮトランジスタＴｒ４のベースは抵抗
Ｒ８を介してノア回路７０に接続されている。ノア回路
７０はインバータ７３，２９を介して位相差信号φＰが
入力されるとともに、ロック検出信号ＬＤが入力され
る。また、ＮＰＮトランジスタＴｒ４のベースは抵抗Ｒ
７を介して低電位側電源ＧＮＤに接続されている。従っ
て、ノア回路７０からＬレベルの出力信号が出力される
と、ＮＰＮトランジスタＴｒ４はオフする。
【００７７】すなわち、ロック検出信号ＬＤがＨレベル
となると、ナンド回路６９にＬレベルの信号が入力さ
れ、ノア回路７０にＨレベルの信号が入力される。その
結果、ナンド回路６９はインバータ７１を介して入力さ
れる位相差信号φＲに関係なくＨレベルの信号を出力し
ＰＮＰトランジスタＴｒ３をオフ状態にする。また、ノ
ア回路７０はインバータ７３，２９を介して入力される
位相差信号φＰに関係なくＬレベルの出力信号を出力
し、ＮＰＮトランジスタＴｒ４をオフ状態にする。従っ
て、ロック検出信号ＬＤに基づくロック状態において
は、第２のチャージポンプ６８は動作しない休止状態に
ある。
【００７８】一方、ロック検出信号ＬＤがＬレベルとな
ると、ナンド回路６９にＨレベルの信号が入力され、ノ
ア回路７０にＬレベルの信号が入力される。従って、図
１４に示すように基準信号ＬＤＲの位相が比較信号ＬＤ
Ｐの位相より進むと、その位相差に相対した幅を有した
Ｌレベルの位相差信号φＲを断続的に出力する。この
時、位相差信号φＰはＨレベルである。ナンド回路６９
にはＨレベルの信号が断続的に入力されるとともに、ノ
ア回路７０にインバータ２９，７３を介してＨレベルの
位相差信号φＰが入力される。
【００７９】従って、ナンド回路６９は断続的なＬレベ
ルの出力信号を出力し、ノア回路７０はＬレベルの出力
信号を出力する。その結果、ＮＰＮトランジスタＴｒ４
はノア回路７０のＬレベルの出力信号に基づいてオフ
し、ＰＮＰトランジスタＴｒ３はナンド回路６９の出力
信号に基づいて断続的にオンする。このＰＮＰトランジ
スタＴｒ３のオン・オフ動作はチャージポンプ２８のＰ
ＮＰトランジスタＴｒ１と同期する動作となっている。
すなわち、ＰＮＰトランジスタＴｒ３がオンのとき、Ｐ
ＮＰトランジスタＴｒ１はオンし、反対にＰＮＰトラン
ジスタＴｒ３がオフのとき、ＰＮＰトランジスタＴｒ１
はオフする。
【００８０】従って、アンロック状態にあって、基準信
号ＬＤＲの位相が比較信号ＬＤＰの位相より進んでいる
場合、チャージポンプ２８とともに第２のチャージポン
プ６８が動作することになり、その分だけループゲイン
を上げることができる。その結果、電圧信号Ｄｏの電圧
は高くなる方向に速く収束制御される。
【００８１】また、ロック検出信号ＬＤがＬレベルにお
いて、図１５に示すように基準信号ＬＤＲの位相が比較
信号ＬＤＰの位相より遅れるとき、位相比較器２７は図
１５に示すようにその位相差に相対した幅を有したＬレ
ベルの位相差信号φＰを断続的に出力する。この時、位
相差信号φＲはＨレベルである。ナンド回路６９にはＬ
レベルの信号が入力されるとともに、ノア回路７０にイ
ンバータ２９，７３を介してＬレベルの位相差信号φＰ
が断続的に入力される。
【００８２】従って、ナンド回路６９はＨレベルの出力
信号を出力し、ノア回路７０はＨレベルの出力信号を断
続的に出力する。その結果、ＮＰＮトランジスタＴｒ４
はノア回路７０は断続的なＨレベルの出力信号に基づい
て断続的にオンし、ＰＮＰトランジスタＴｒ３はナンド
回路６９の出力信号に基づいてオフする。このＮＰＮト
ランジスタＴｒ４のオン・オフ動作はチャージポンプ２
８のＮＰＮトランジスタＴｒ２と同期する動作となって
いる。すなわち、ＮＰＮトランジスタＴｒ４がオンのと
き、ＮＰＮトランジスタＴｒ２はオンし、反対にＮＰＮ
トランジスタＴｒ４がオフのとき、ＮＰＮトランジスタ
Ｔｒ２はオフする。
【００８３】従って、アンロック状態にあって、基準信
号ＬＤＲの位相が比較信号ＬＤＰの位相より遅れている
場合、チャージポンプ２８とともに第２のチャージポン
プ６８が動作することになり、その分だけループゲイン
を上げることができる。その結果、電圧信号Ｄｏの電圧
は低くなる方向に速く収束制御される。
【００８４】次に、上記のように構成されたＰＬＬ周波
数シンセサイザ回路の作用を図１４，図１５に従って説
明する。いま、図１７に示すように出力周波数信号ｆｖ
の設定周波数をｆｖ１からｆｖ２に上げる変更すべくプ
リスケーラ２４の分周比が変更される。この変更によっ
て、図１４に示すように比較信号ＬＤＰは基準信号ＬＤ
Ｒの周波数に対して低くなる方向に変化し、比較信号Ｌ
ＤＰの各パルスは基準信号ＬＤＲの各パルスに対して位
相が遅れる。そして、位相比較器２７は基準信号ＬＤＲ
の各パルスに対する比較信号ＬＤＰの各パルスの位相が
遅れることから、Ｌレベルの位相差信号φＲが断続的に
出力される。
【００８５】一方、この比較信号ＬＤＰが基準信号ＬＤ
Ｒに対して周波数が低いと、第２の周波数比較器３１Ｂ
の周波数比較部３４において、２個のパルスが間隔Δｔ
２で出力される周波数差情報を含む周波数比較信号ＬＤ
Ｒ１が出力される。そして、周波数差検出部３５にてＬ
レベルの第１の周波数差信号ＸＴＣＲを出力する。従っ
て、次段の判定回路５２はＬレベルの第１の周波数差信
号ＸＴＣＲを第２の比較信号ＤＬＤＰ１に同期してラッ
チし、アンロック状態にあると判定してＬレベルのロッ
ク信号ＬＤを出力する。
【００８６】また、この時点では基準信号ＬＤＲに対し
て比較信号ＬＤＰの周波数が低いので、第１の周波数比
較器３１Ａの周波数差検出部３３の第２の周波数差信号
ＸＴＣＰはＨレベルである。
【００８７】このロック信号ＬＤは第２のチャージポン
プ６８に出力される。第２のチャージポンプ６８はチャ
ージポンプ２８と同期をとって動作可能を開始する。そ
して、チャージポンプ２８，６８のＰＮＰトランジスタ
Ｔｒ１，Ｔｒ３が位相差信号φＲのパルスに基づいてオ
ン・オフする。従って、ＬＦＰ３０に出力する電圧信号
Ｄ０の電圧は高くなる方向に、すなわち周波数がｆｖ２
に速く収束するように制御される。
【００８８】そして、電圧信号Ｄ０の電圧の上昇（制御
電圧信号ＶＴの上昇）に基づいて出力周波数信号ｆｖの
設定周波数をｆｖ１からｆｖ２に近づき、やがてオーバ
シュートして設定周波数がｆｖ２を超える。すると、比
較信号ＬＤＰは基準信号ＬＤＲの周波数に対して高くな
る方向に変化し、やがて、比較信号ＬＤＰの各パルスは
基準信号ＬＤＲの各パルスに対して位相が進む。そし
て、位相比較器２７は基準信号ＬＤＲの各パルスに対す
る比較信号ＬＤＰの各パルスの位相が進むことから、Ｌ
レベルの位相差信号φＰが断続的に出力される。
【００８９】一方、この基準信号ＬＤＲに対して比較信
号ＬＤＰの周波数が高いと、第２の周波数比較器３１Ａ
の周波数比較部３２において、２個のパルスが間隔Δｔ
１で出力される周波数差情報を含む周波数比較信号ＬＤ
Ｐ１が出力される。そして、周波数差検出部３３にてＬ
レベルの第２の周波数差信号ＸＴＣＰを出力する。従っ
て、次段の判定回路５２はＬレベルの第２の周波数差信
号ＸＴＣＰを第２の基準信号ＤＬＤＲ１に同期してラッ
チし、アンロック状態にあると判定してＬレベルのロッ
ク信号ＬＤを出力する。
【００９０】このロック信号ＬＤは第２のチャージポン
プ６８に出力される。第２のチャージポンプ６８はチャ
ージポンプ２８と同期をとって引き続き動作を続行す
る。そして、チャージポンプ２８，６８のＮＰＮトラン
ジスタＴｒ２，Ｔｒ４が位相差信号φＰのパルスに基づ
いてオン・オフする。従って、ＬＦＰ３０に出力する電
圧信号Ｄ０の電圧は低くなる方向に、すなわちオーバシ
ュートをおさえ周波数ｆｖ２に速く収束するように制御
される。
【００９１】以後、設定周波数がｆｖ２を中心にアンダ
ーシュート及びオーバーシュートを繰り返し設定周波数
がｆｖに収束されるまで、Ｌレベルのロック信号ＬＤが
出力される。なお、設定周波数がｆｖ２の付近では、第
１及び第２の周波数差信号ＸＴＣＲ，ＸＴＣＰがともに
Ｈレベルとなるが、判定回路５２はアンダーシュート及
びオーバーシュートを見越してアンロック状態と判定し
ている。
【００９２】従って、図１４に示すように、従来のロッ
ク検出回路８０に比べてアンダーシュート及びオーバー
シュートしながら位相差が小さくなっても、直接に周波
数を比較しているので、アンロック・ロックを正確に検
出することができる。
【００９３】同様に、図１７に示すように出力周波数信
号ｆｖの設定周波数をｆｖ２からｆｖ１に下げる場合に
も、図１５に示すように正確にアンロック・ロックを検
出することができる。
【００９４】このように本実施例では、第１及び第２の
周波数比較器３１Ａ，３１Ｂで比較信号ＬＤＰの周波数
に対して基準信号ＬＤＲの周波数を比較する。そして、
第１の周波数比較器３１Ａは基準信号ＬＤＲの周波数に
対して比較信号ＬＤＰの周波数が高いことを検出する。
第２の周波数比較器３１Ｂは基準信号ＬＤＲの周波数に
対して比較信号ＬＤＰの周波数の低いことを検出する。
そして、判定回路５２は比較信号ＬＤＰの周波数と基準
信号ＬＤＲの周波数がそのいずれかの状態で周波数が異
なるとき、アンロックとしてＬレベルのロック検出信号
ＬＤを出力する。また、判定回路５２は比較信号ＬＤＰ
の周波数と基準信号ＬＤＲの周波数がともに等しい判定
したとき、Ｈレベルのロック検出信号ＬＤを出力する。
【００９５】従って、従来のように比較信号ＬＤＰの位
相と基準信号ＬＤＲの位相とを比較してロック・アンロ
ックを検出するのと異なり、両信号ＬＤＰ，ＬＤＲの周
波数を直接比較してロック・アンロックを検出したの
で、精度の高いロック検出ができる。
【００９６】また、このロック信号ＬＤに基づいて第２
のチャージポンプ６８をアンロック状態の時に動作させ
るようにしたので、電圧信号Ｄｏの電圧を収束する電圧
に速く制御させることができる。その結果、ロックアッ
プタイムを短くすることができ、ＰＬＬ周波数シンセサ
イザ回路を内蔵した移動体通信機器のチューニングスピ
ードの高速化が図れる。
【００９７】なお、本発明は前記実施例において、第２
のチャージポンプ６８において、ナンド回路６９，ノア
回路７０でアンロック状態の時のみ動作可能にした。こ
れを、ロック検出信号ＬＤがＬレベルのときのみ、位相
差信号φＲ，φＰを各トランジスタＴｒ３，Ｔｒ４のベ
ースに入力するトランスファーゲートのようなゲート回
路で実施してもよい。
【００９８】また、ＬＰＦ３０に対して図１に示すよう
にアナログスイッチ９を並列に接続してもよい。そし
て、アナログスイッチ９はロック検出信号ＬＤがＬレベ
ルのとき閉路し、Ｈレベルのとき開路させるようにす
る。このように構成することにより、アンロック時には
電圧信号Ｄ０が制御電圧信号ＶＴとして直接にＶＣＯ２
６に入力されるため、ＶＣＯ２６は新たな設定周波数に
速やかに移行することができ、ロックアップタイムを短
くすることができる。勿論、アナログスイッチ９と第２
のチャージポンプ６８を併用してもよい。この場合より
ロックアップタイムが短縮される。
【００９９】また、ロック検出信号ＬＤは第２のチャー
ジポンプ６８やアナログスイッチ９の制御信号にした
が、例えば、ロックかアンロック状態を視認するための
表示装置に利用したりしてもよい。
【０１００】
【発明の効果】以上詳述したように、本発明によれば、
位相比較器からの位相差信号を用いることなく、直接周
波数を比較してロック検出することができ、精度の高い
ロック検出を行うことでき、しかもロックアップタイム
を短縮できチューニングスピードの高速化を図ることが
できる優れた効果がある。
【図面の簡単な説明】
【図１】本発明のＰＬＬ周波数シンセサイザ回路の原理
説明図である。
【図２】一実施例におけるＰＬＬ周波数シンセサイザ回
路を示す回路図である。
【図３】第１の周波数比較器における周波数比較部を示
す回路図である。
【図４】第２の周波数比較器における周波数比較部を示
す回路図である。
【図５】図３に示す周波数比較部の作用を示すタイミン
グチャートである。
【図６】図４に示す周波数比較部の作用を示すタイミン
グチャートである。
【図７】第１の周波数比較器における周波数差検出部を
示す回路図である。
【図８】第２の周波数比較器における周波数差検出部を
示す回路図である。
【図９】図７に示す周波数差検出部の作用を示すタイミ
ングチャートである。
【図１０】図８に示す周波数差検出部の作用を示すタイ
ミングチャートである。
【図１１】判定回路を示す回路図である。
【図１２】図１１に示す判定回路の作用を示すタイミン
グチャートである。
【図１３】チャージポンプを示す回路図である。
【図１４】出力周波数信号の周波数を増加させた場合の
作用を示すタイミングチャートである。
【図１５】出力周波数信号の周波数を低下させた場合の
作用を示すタイミングチャートである。
【図１６】従来のＰＬＬ周波数シンセサイザ回路を示す
回路図である。
【図１７】ロック状態とアンロック状態を説明する波形
図である。
【図１８】従来のロック検出回路を示す回路図である。
【図１９】従来のロック検出回路の作用を示すタイミン
グチャートである。
【符号の説明】
１ 基準分周器 ２ 比較分周回路 ３ 位相比較器 ４ チャージポンプ ５ ローパスフィルタ ６ 電圧制御発振器 ７ 周波数比較判定回路 ７Ａ 第１の周波数比較回路 ７Ｂ 第２の周波数比較回路 ７Ｃ 判定回路 ８ 第２のチャージポンプ ＣＬＫ 発振信号 ｆｖ 出力周波数信号 ＬＤＲ 基準信号 ＬＤＰ 比較信号 φＲ 位相差信号 φＰ 位相差信号 Ｄｏ 電圧信号 ＶＴ 制御電圧信号 ＬＤ ロック検出信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 伸二 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 相坂 哲也 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 高木 稔 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 発振信号（ＣＬＫ）を基準周波数に分周
    して基準信号（ＬＤＲ）を出力する基準分周器（１）
    と、 出力周波数信号（ｆｖ）を分周して比較信号（ＬＤＰ）
    を出力する比較分周回路（２）と、 基準信号（ＬＤＲ）と比較信号（ＬＤＰ）を入力し、両
    信号（ＬＤＲ，ＬＤＰ）の位相差を検出し、位相差信号
    （φＲ，φＰ）を出力する位相比較器（３）と、 位相比較器（３）から出力された位相差信号（φＲ，φ
    Ｐ）に基づいた電圧信号（Ｄｏ）を出力するチャージポ
    ンプ（４）と、 チャージポンプ（４）から出力された電圧信号（Ｄｏ）
    を平滑し高周波成分を除去した制御電圧信号（ＶＴ）を
    出力するローパスフィルタ（５）と、 ローパスフィルタ（５）から出力された制御電圧信号
    （ＶＴ）の電圧値に応じた出力周波数信号（ｆｖ）を出
    力する電圧制御発振器（６）と、 基準分周器（１）の基準信号（ＬＤＲ）と比較分周回路
    （２）の比較信号（ＬＤＰ）を入力し、その両信号（Ｌ
    ＤＲ，ＬＤＰ）の周波数を比較し、その周波数差が規定
    値以内のときロック状態を示す信号（ＬＤ）を出力する
    周波数比較判定回路（７）とからなるＰＬＬ周波数シン
    セサイザ回路。
  2. 【請求項２】 請求項１に記載のＰＬＬ周波数シンセサ
    イザ回路は、第２のチャージポンプ（８）を有し、第２
    のチャージポンプ（８）は周波数比較判定回路（７）が
    ロック状態を示す信号（ＬＤ）を出力するとき休止し、
    周波数比較判定回路（７）がアンロック状態を示す信号
    （ＬＤ）を出力するとき、第１のチャージポンプ（４）
    と協働して電圧信号（Ｄｏ）を生成するＰＬＬ周波数シ
    ンセサイザ回路。
  3. 【請求項３】 請求項１に記載のＰＬＬ周波数シンセサ
    イザ回路は、ローパスフィルタ（５）に対してアナログ
    スイッチ（９）が並列に接続され、そのアナログスイッ
    チ（９）は周波数比較判定回路（７）がロック状態を示
    す信号（ＬＤ）を出力するとき開路し、周波数比較判定
    回路（７）がアンロック状態を示す信号（ＬＤ）を出力
    するとき閉路するＰＬＬ周波数シンセサイザ回路。
  4. 【請求項４】 請求項１に記載のＰＬＬ周波数シンセサ
    イザ回路は、第２のチャージポンプ（８）を有するとと
    もに、ローパスフィルタ（５）に対してアナログスイッ
    チ（９）が並列に接続され、第２のチャージポンプ
    （８）は周波数比較判定回路（７）がロック状態を示す
    信号（ＬＤ）を出力するとき休止し、周波数比較判定回
    路（７）がアンロック状態を示す信号（ＬＤ）を出力す
    るとき、第１のチャージポンプ（４）と協働して電圧信
    号（Ｄｏ）を生成し、アナログスイッチ（９）は周波数
    比較判定回路（７）がロック状態を示す信号（ＬＤ）を
    出力するとき開路し、周波数比較判定回路（７）がアン
    ロック状態を示す信号（ＬＤ）を出力するとき閉路する
    ＰＬＬ周波数シンセサイザ回路。
  5. 【請求項５】 請求項１から４のいずれかに記載のＰＬ
    Ｌ周波数シンセサイザ回路において、周波数比較判定回
    路（７）は、基準信号（ＬＤＲ）と比較信号（ＬＤＰ）
    とを入力し、比較信号（ＬＤＰ）の周波数が基準信号
    （ＬＤＲ）の周波数より高いことを検出する第１の周波
    数比較器（７Ａ）と、 基準信号（ＬＤＲ）と比較信号（ＬＤＰ）とを入力し、
    基準信号（ＬＤＲ）の周波数が比較信号（ＬＤＰ）の周
    波数より高いことを検出する第２の周波数比較器（７
    Ｂ）と、 第１の周波数比較器（７Ａ）の検出信号（ＸＴＣＰ）と
    第２の周波数比較器（７Ｂ）の検出信号（ＸＴＣＲ）の
    少なくとも一方が出力されているとき、アンロック状態
    を示す信号（ＬＤ）を出力する判定回路（７Ｃ）とから
    なるＰＬＬ周波数シンセサイザ回路。
  6. 【請求項６】 請求項５に記載のＰＬＬ周波数シンセサ
    イザ回路において、第１の周波数比較器（７Ａ）は、比
    較分周回路（２）に設けられ出力周波数信号（ｆｖ）を
    分周するプリスケーラ（２４）からの出力信号（ＳＧ２
    ２）と基準分周器（２１）からの基準信号（ＬＤＲ）と
    を入力し、基準信号（ＬＤＲ）の次のパルスが出力され
    る前に出力信号（ＳＧ２２）のパルスが所定のパルス数
    だけ出力されたかどうかを検出し、その時間差を周波数
    差とする周波数比較部（３２）と、周波数比較部（３
    ２）の検出した基準信号（ＬＤＲ）の周波数と出力信号
    （ＳＧ２２）の周波数との周波数差をパルス幅に変換し
    て出力する周波数差検出部（３３）とから構成し、 第２の周波数比較器（７Ｂ）は、水晶発振器（２２）か
    ら発振信号（ＣＬＫ）と、比較分周回路（２）に設けら
    れをプリスケーラ（２４）からの出力信号（ＳＧ２２）
    を分周する比較分周器（２５）からの比較信号（ＬＤ
    Ｐ）を入力し、比較信号（ＬＤＰ）の次のパルスが出力
    される前に発振信号（ＣＬＫ）のパルスが所定のパルス
    数だけ出力されたかどうか検出し、その時間差を周波数
    差とする周波数比較部（３４）と、周波数比較部（３
    ４）の検出した比較信号（ＬＤＰ）の周波数と発振信号
    （ＣＬＫ）の周波数との周波数差をパルス幅に変換して
    出力する周波数差検出部（３５）とから構成したＰＬＬ
    周波数シンセサイザ回路。
JP4257010A 1992-09-25 1992-09-25 Ｐｌｌ 周波数シンセサイザ回路 Withdrawn JPH06112817A (ja)

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