JP2008035048A

JP2008035048A - 周波数比較回路、ｐｌｌ周波数シンセサイザテスト回路及びそのテスト方法

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Publication number: JP2008035048A
Application number: JP2006204524A
Authority: JP
Inventors: Kazushi Seiyama; 一志清山
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2006-07-27
Filing date: 2006-07-27
Publication date: 2008-02-14
Anticipated expiration: 2026-07-27
Also published as: JP4718387B2

Abstract

【課題】周波数比較回路を少ない素子数で構成できるようにすると共に、ＮＣＬＫ信号およびＭＣＬＫ信号等の周波数が一致しているか否かを正しく判定できるようにする。
【解決手段】ＮＣＬＰ信号の分周信号であるＮＣＬＰ２信号と、ＭＣＬＰ信号の分周信号であるＭＣＬＰ２信号とを生成する。次に、ＭＣＬＰ２信号がＨレベルのときはＮＣＬＰ信号をアップ信号としてカウントし、ＭＣＬＰ２信号がＬレベルのときはＮＣＬＰ信号をダウン信号としてカウントし、そのカウント値をＱＮ_１、ＱＮ_０信号で出力する。また、ＮＣＬＰ２信号がＨレベルのときはＭＣＬＰ信号をアップ信号としてカウントし、ＮＣＬＰ２信号がＬレベルのときはＭＣＬＰ信号をダウン信号としてカウントし、そのカウント値をＱＭ_１、ＱＭ_０信号で出力する。そして、ＱＮ_１、ＱＮ_０、ＱＭ_１、ＱＭ_０の各信号に基づいて、ＮＣＬＰ信号とＭＣＬＰ信号の各周波数が一致しているか否かを判定する。
【選択図】図２

Description

本発明は、周波数比較回路、ＰＬＬ周波数シンセサイザテスト回路及びそのテスト方法に関するものである。

図６は、第１従来例を示す図である。集積化されたＰＬＬ周波数シンセサイザをテストするための方法としては、例えば図６に示すような構成が従来から知られている。なお、図６に示す構成としては、例えば特開２００２−３０００２９号公報が参照される。
図６を参照すると、ＰＬＬ回路２０の入力信号Ｘ１の所定サイクル期間にわたり、アップダウンカウンタ２４で前記出力信号Φのサイクル数を計数した計数結果が、ＰＬＬ回路２０の逓倍数と前記計数期間とで定められる値（逓倍数保持レジスタ２２の値）と一致するか否か比較し、前記計数結果から、前記入力信号Ｘ１の次の前記計数期間にわたり、前記出力信号Φを１サイクル計数する毎に減算していった結果が、零値（“０”値保持レジスタ２１の値）と一致するか否か比較し、両方の結果が共に一致する時、ロック状態であることを示す判定信号が比較回路２３より出力される。

一方、図７は、第２従来例を示す図である。少ない素子数で、２系統の入力信号の周波数比較を簡単に行う周波数比較回路としては、例えば、図７に示すような構成が従来から知られている。図８は、図７に示した回路の動作を説明するためのタイミイグ図である。なお、図７に示す構成としては、例えば特公平７−９５０８３号公報が参照される。
図７を参照すると、第１の入力端子Ａと第２の入力端子Ｂにはそれぞれ周波数を比較するための基準入力信号と被比較入力信号が印加される。第１の入力端子Ａに基準入力信号のリーディングエッジ（即ち、パルスの立ち上がり）が到来し、第２の入力端子Ｂに印加される被比較入力信号のレベルが‘１’に移行しないうちに、基準入力信号のリーディングエッジが再び到来する場合は、ＳＲフリップフロップ３０がセットされ端子Ｇは‘１’のレベルとなる（図８の実線）。また、図８の破線で示すように、基準入力信号のリーディングエッジが到来して、さらに次のリーディングエッジが到来するまでの間に被比較入力信号のリーディングエッジが到来する場合は、ＳＲフリップフロップ３０がセットされることはなく、端子Ｇは‘０’のレベルとなる。
特開２００２−３０００２９号公報特公平７−９５０８３号公報

ところで、第１の従来例では、逓倍数が大きくなるに従い回路規模が大きくなるという問題点を有している。集積化された回路においては、より少ない素子数で実現されることが望まれている（第１の問題点）。
また、第２の従来例では、図９に示すように、被比較入力信号が‘１’のレベルとなった後で基準入力信号のリーディングエッジが到達し、被比較入力信号が‘０’のレベルとなる前に基準入力信号のトレーリングエッジ（即ち、パルスの立下り）が到達するようなタイミングで、基準入力信号及び被比較入力信号が入力端子Ａ及びＢにそれぞれ入力されると、これら各信号の周波数が一致しているにも関わらず出力がセットされる（即ち、‘１’のレベルを出力する）期間が発生し、周波数を正しく比較できないおそれがあった（問題点２）。

そこで本発明は、上記の問題点１、２に鑑みてなされたものであって、周波数比較回路を少ない素子数で構成できるようにすると共に、第１、第２の信号（例えば、ＮＣＬＫ信号およびＭＣＬＫ信号）の周波数が一致しているか否かを正しく判定できるようにした周波数比較回路、ＰＬＬ周波数シンセサイザテスト回路及びそのテスト方法の提供を目的とする。

上記課題を解決するために、発明１の周波数比較回路は、第１の信号と第２の信号とを比較してその周波数が一致しているか否かを判定する周波数比較回路であって、前記第１の信号を分周し、第１の分周信号を生成する第１の分周手段と、前記第２の信号を分周し、第２の分周信号を生成する第２の分周手段と、前記第１の信号が入力され、前記第２の分周信号が論理値レベルの一方のときは前記第１の信号をアップ信号としてカウントし、前記第２の分周信号が論理値レベルの他方のときは前記第１の信号をダウン信号としてカウントし、そのカウント値を第１のカウント信号として出力する第１のカウント信号出力手段と、前記第２の信号が入力され、前記第１の分周信号が論理値レベルの一方のときは前記第２の信号をアップ信号としてカウントし、前記第１の分周信号が論理値レベルの他方のときは前記第２の信号をダウン信号としてカウントし、そのカウント値を第２のカウント信号として出力する第２のカウント信号出力手段と、前記第１のカウント信号と前記第２のカウント信号とに基づいて、前記第１の信号の周波数と前記第２の信号の周波数とが一致しているか否かを判定する判定手段と、を有することを特徴とするものである。

発明２の周波数比較回路は、発明１の周波数比較回路において、前記判定手段によって得られた判定結果を信号として外部に出力する出力手段、をさらに有することを特徴とするものである。
発明３のＰＬＬ周波数シンセサイザテスト回路は、ＰＬＬ周波数シンセサイザに付随してＰＬＬループの引き込み状態をテストするテスト回路であって、発明１または発明２に記載の周波数比較回路、を有することを特徴とするものである。

発明４のＰＬＬ周波数シンセサイザのテスト方法は、ＰＬＬ周波数シンセサイザに付随してＰＬＬループの引き込み状態をテストする方法であって、前記ＰＬＬ周波数シンセサイザによって周波数が制御される第１の信号を分周し、第１の分周信号を生成するステップと、前記ＰＬＬ周波数シンセサイザの電圧制御発信器から出力された第２の信号を分周し、第２の分周信号を生成するステップと、前記第２の分周信号が論理値レベルの一方のときは前記第１の信号をアップ信号としてカウントし、前記第２の分周信号が論理値レベルの他方のときは前記第１の信号をダウン信号としてカウントし、そのカウント値を第１のカウント信号として出力するステップと、前記第１の分周信号が論理値レベルの一方のときは前記第２の信号をアップ信号としてカウントし、前記第１の分周信号が論理値レベルの他方のときは前記第２の信号をダウン信号としてカウントし、そのカウント値を第２のカウント信号として出力するステップと、前記第１のカウント信号と前記第２のカウント信号とに基づいて、前記第１の信号の周波数と前記第２の信号の周波数とが一致しているか否かを判定するステップと、を有することを特徴とするものである。

本発明よれば、周波数比較回路側（即ち、ＰＬＬ周波数シンセサイザをテストする側）で、信号の立ち上がりエッジを検出するためのエッジ検出手段や、アップダウンカウンタのアップ信号とアップダウンカウンタのダウン信号とを同期化し、アップダウンカウンタを動作させるための同期クロックの入力を省略することが可能であり、周波数比較回路を少ない素子数で構成することができる。また、第１、第２の信号の周波数が一致しているか否かを正しく判定することもできる。

以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明に係るＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄｌｏｏｐ）周波数シンセサイザ１０の構成例を示す図である。
図１に示すように、ＰＬＬ周波数シンセサイザ１０は、第１の分周期（ＤＩＶ１）１０１と、第２の分周期（ＤＩＶ２）１０２と、位層周波数比較器（ＰＦＣ）１０３と、チャージポンプ（ｃｈａｒｇｅｐｕｍｐ）１０４と、ループフィルタ（ＬＰＦ）１０５と、電圧制御発振器（ＶＣＯ）１０６とを含んだ構成となっている。このＰＬＬ周波数シンセサイザ１０は、基準クロック（基準信号）を分周器（ＤＩＶ１）１０１で分周することによってＮＣＬＫ信号を生成すると共に、電圧制御発振器（ＶＣＯ）１０６の出力Φを分周器（ＤＩＶ２）１０２で分周することによってＭＣＬＫ信号を生成する。そして、これらＮＣＬＫ信号とＭＣＬＫ信号とを位層周波数比較器（ＰＦＣ）１０３で比較し、この比較の結果に基づいて前記ＮＣＬＫ信号と前記ＭＣＬＫ信号との位相及び周波数が一致するように出力Φを制御する。
また、この実施形態では、ＰＬＬ周波数シンセサイザ１０から周波数比較回路１２にＮＣＬＫ信号及びＭＣＬＫ信号が入力されるようになっており、これらＮＣＬＫ信号及びＭＣＬＫ信号の周波数が一致しているか否かの判定信号が周波数比較回路１２から出力されるようになっている。

図２は、周波数比較回路１２の構成例を示す図である。図２に示すように、周波数比較回路１２は、２分周回路１２１と、２ビットアップダウンカウンタ１２２、１２３と、検出回路１２４、１２５と、ＮＯＴ回路１２７、１２８やＯＲ回路１２９等の論理回路と、を含んだ構成となっている。２分周回路１２１は、ＰＬＬ周波数シンセサイザ１０に接続されており、初期化信号と、ＮＣＬＫ信号及びＭＣＬＫ信号がそれぞれ入力可能となっている。２分周回路１２１は、例えば（比較するそれぞれの信号である）ＮＣＬＫ信号とＭＣＬＫ信号のそれぞれの立ち上がりエッジで動作し、それぞれの２分周信号であるＮＣＬＫ２信号とＭＣＬＫ２信号とを生成する。

また、図２に示すように、第１の２ビットアップダウンカウンタ１２２は、ＰＬＬ周波数シンセサイザ１０と２分周回路１２１とに接続されており、初期化信号と、ＮＣＬＫ＿Ｂ（即ち、ＮＣＬＫの反転信号）や、ＭＣＬＫ信号の２分周信号であるＭＣＬＫ２信号がそれぞれ入力可能となっている。ＮＣＬＫ＿Ｂは、ＮＯＴ回路１２７で生成される。第２の２ビットアップダウンカウンタ１２３は、ＰＬＬ周波数シンセサイザ１０と２分周回路１２１とに接続されており、初期化信号と、ＭＣＬＫ＿Ｂ（ＭＣＬＫの反転信号）や、ＮＣＬＫ信号の２分周信号であるＮＣＬＫ２信号がそれぞれ入力可能となっている。ＭＣＬＫ＿ＢはＮＯＴ回路１２８で生成される。

さらに、第１の検出回路１２４は、ＰＬＬ周波数シンセサイザ１０と、第１の２ビットアップダウンカウンタ１２２とに接続されており、初期化信号と、ＮＣＬＫ＿Ｂ、２ビットアップダウンカウンタ１２２からの２出力ＱＮ_１、ＱＮ_０がそれぞれ入力可能となっている。第２の検出回路１２５は、ＰＬＬ周波数シンセサイザ１０と、第２の２ビットアップダウンカウンタ１２３とに接続されており、初期化信号と、ＭＣＬＫ＿Ｂ、２ビットアップダウンカウンタ１２２からの２出力ＱＭ_１、ＱＭ_０がそれぞれ入力可能となっている。そして、検出回路１２４、１２５の後段にはＯＲ回路１２９が配置されており、検出回路１２４から出力されるＥＲＲ１信号と、検出回路１２５から出力されるＥＲＲ２信号とがＯＲ回路１２９に入力するようになっている。
このような構成を有する周波数比較回路１２では、一方の信号の分周信号を、（他方の信号で動作する）２ビットアップダウンカウンタのアップダウン制御信号に用いることで、周波数を比較する動作が実現される。

例えば、図２において、（比較するそれぞれの信号である）ＮＣＬＫ信号とＭＣＬＫ信号のそれぞれの立ち上がりエッジで動作する２分周回路１２１によって、それぞれの２分周信号であるＮＣＬＫ２信号とＭＣＬＫ２信号とが生成される。第１の２ビットアップダウンカウンタ１２２は、ＮＣＬＫ信号の立ち下がりエッジでカウント動作を行い、ＭＣＬＫ２信号の状態によってアップ、ダウン動作を行う。例えば、ＭＣＬＫ信号が‘０’状態の場合、２ビットアップダウンカウンタ１２２はＮＣＬＫ信号の立ち下がりでカウントダウンを行う。また、ＭＣＬＫ２信号が‘１’状態の場合、２ビットアップダウンカウンタ１２２はＮＣＬＫ信号の立ち下がりでカウントアップを行う。

同様に、第２の２ビットアップダウンカウンタ１２３はＭＣＬＫ信号の立ち下がりエッジでカウント動作を行い、ＮＣＬＫ２信号の状態によってアップ、ダウン動作を行う。例えば、ＮＣＬＫ２信号が‘０’状態の場合、２ビットアップダウンカウンタ１２３はＭＣＬＫ信号の立ち下がりでカウントダウンを行う。また、ＮＣＬＫ２信号が‘１’状態の場合、２ビットアップダウンカウンタ１２３はＭＣＬＫ信号の立ち下がりでカウントアップを行う。

第１の検出回路１２４は、２ビットアップダウンカウンタ１２２の出力ＱＮ_１、ＱＮ_０が共に‘１’となった時、ＮＣＬＫの立ち下がりに同期して ‘１’レベルとなるＥＲＲ１信号を出力する。また、第２の検出回路１２５は、２ビットアップダウンカウンタ１２３の出力ＱＭ_１、ＱＭ_０が共に‘１’となった時、ＭＣＬＫ信号の立ち下がりに同期して‘１’レベルとなるＥＲＲ２信号を出力する。図２に示すように、判定信号はＥＲＲ１信号とＥＲＲ２信号のＯＲ論理により生成される。

図３（ａ）及び（ｂ）は検出回路１２４、１２５の構成例を示す図である。図３（ａ）に示すように、検出回路１２４は、２ビットアップダウンカウンタ１２２の出力ＱＮ_１、ＱＮ_０が共に‘１’となったとき、ＮＣＬＫ＿Ｂ（ＮＣＬＫの反転信号）に同期して信号‘１’を出力し保持するようになっている。また、図３（ｂ）に示すように、検出回路１２５は、２ビットアップダウンカウンタ１２３の出力ＱＭ_１、ＱＭ_０が共に‘１’となったとき、ＭＣＬＫ＿Ｂ（ＭＣＬＫの反転信号）に同期して信号‘１’を出力し保持するようになっている。

次に、上述した周波数比較回路１２の動作例を説明する。
図４は、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致しているときの、周波数比較回路１２の回路動作例を示すタイミング図である。図４に示すように、各信号の周波数が一致している場合、ＭＣＬＫ２信号のＮＣＬＫ信号の立ち下がりエッジにおける状態は、‘１’、‘０’を交互に繰り返す。つまり、２ビットアップダウンカウンタ１２２の出力ＱＮ_１、ＱＮ_０は初期値（ＱＮ_１＝‘０’、ＱＮ_０＝‘１’）の±１の値で変化することになり、ＱＮ_１＝‘１’かつＱＮ_０＝‘１’の状態に遷移することはない。そのため、図３（ａ）に示した検出回路１２４の出力信号ＥＲＲ１は常に‘０’出力となる。

また、ＮＣＬＫ２信号のＭＣＬＫ信号の立ち下がりエッジにおける状態も、‘１’、‘０’を交互に繰り返す。２ビットアップダウンカウンタ１２３の出力ＱＭは初期値（ＱＭ_１＝‘０’、ＱＭ_０＝‘１’）の±１の値で変化することになり、ＱＭ_１＝‘１’かつＱＭ_０＝‘１’の状態に遷移することはない。そのため、図３（ｂ）に示した検出回路２（１２５）の出力信号ＥＲＲ２は常に‘０’出力となる。それゆえ、ＥＲＲ１信号とＥＲＲ２信号のＯＲ出力である判定信号は常に‘０’が出力されることになる。

次に、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが異なる場合を説明する。
図５は、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致していない（即ち、異なる）ときの、周波数比較回路１２の回路動作例を示すタイミング図である。図５に示すように、ＮＣＬＫ信号の周波数がＭＣＬＫ信号の周波数よりも高い場合、ＭＣＬＫ２信号のＮＣＬＫ信号の立ち下がりエッジにおける状態は、‘１’あるいは‘０’が連続する状態が存在することになり、２ビットアップダウンカウンタ１２２はアップ動作あるいはダウン動作を連続して行うことになる。つまり、２ビットアップダウンカウンタ１２２はＱＮ_１＝‘１’かつＱＮ_０＝‘１’を出力することになり、これを受けて検出回路１２４は出力信号ＥＲＲ１＝‘１’を出力し保持することとなる。これにより、検出回路１２４の後段に配置されているＯＲ回路１２９は判定信号‘１’を出力することになるので、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致していないことが検知可能となる。

このように、本発明の実施の形態によれば、周波数比較回路１２側（即ち、ＰＬＬ周波数シンセサイザ１０をテストする側）で、パルスの立ち上がりエッジを検出するためのエッジ検出手段や、アップダウンカウンタのアップ信号とアップダウンカウンタのダウン信号とを同期化し、アップダウンカウンタを動作させるための同期クロックの入力を省略することが可能であり、周波数比較回路１２を少ない素子数で構成することができる。周波数比較回路１２にエッジ検出手段や、同期クロックを必要としないため、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致しているか否かを正しく判定することができる。

つまり、周波数比較回路１２では、一方の信号の分周信号を、（他方の信号で動作する）２ビットアップダウンカウンタのアップダウン制御信号に用いることで、周波数比較動作が実現される。エッジ検出回路および同期クロックを必要とせず、ＮＣＬＫ２信号、ＭＣＬＫ２信号がＨｉｇｈかＬｏｗかを検出するだけでよいため、回路規模の縮小、および、同期クロックの省略といった効果を実現することが可能である。

この実施の形態では、ＮＣＬＫ信号が本発明の「第１の信号」に対応し、ＭＣＬＫ信号が本発明の「第２の信号」に対応している。また、ＮＣＬＫ２信号が本発明の「第１の分周信号」に対応し、ＭＣＬＫ２信号が本発明の「第２の分周信号」に対応している。さらに、‘１’状態（即ち、Ｈｉｇｈレベル）が本発明の「論理値レベルの一方」に対応し、‘０’状態（即ち、Ｌｏｗレベル）が本発明の「論理値レベルの他方」に対応している。また、ＱＮ_１、ＱＮ_０が本発明の「第１のカウント信号」に対応し、ＱＭ_１、ＱＭ_０が本発明の「第２のカウント信号」に対応している。また、２分周回路１２１が本発明の「第１の分周手段」および「第２の分周手段」に対応し、２ビットアップダウンカウンタ１２２及びＮＯＴ回路１２７が本発明の「第１のカウント信号出力手段」に対応し、２ビットアップダウンカウンタ１２３及びＮＯＴ回路１２８が本発明の「第２のカウント信号出力手段」に対応している。また、検出回路１２４、１２５およびＯＲ回路１２９が、本発明の「判定手段」と「出力手段」の両方に対応している。さらに、周波数比較回路１２が、本発明の「周波数比較回路」と「ＰＬＬ周波数シンセサイザテスト回路」の両方に対応している。

ＰＬＬ周波数シンセサイザ１０の構成例を示す図。周波数比較回路１２の構成例を示す図。検出回路１２４、１２５の構成例を示す図。ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致しているときの、周波数比較回路１２の回路動作例を示すタイミング図。ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致していない（即ち、異なる）ときの、周波数比較回路１２の回路動作例を示すタイミング図。第１従来例を示す図。第２従来例を示す図。図７に示した回路の動作を説明するためのタイミイグ図。第２従来例の問題点を示すタイミング図。

符号の説明

１０ＰＬＬ周波数シンセサイザ
１２周波数比較回路
２０ＰＬＬ回路
２１ “０”値保持レジスタ
２２逓倍数保持レジスタ
２３比較回路
２４アップダウンカウンタ
３０ＳＲフリップフロップ
１０１分周器（ＤＩＶ１）
１０２分周器（ＤＩＶ２）
１０３位相周波数比較器（ＰＦＣ）
１０４チャージポンプ（ＣｈａｒｇｅＰｕｍｐ）
１０５ループフィルタ（ＬＰＦ）
１０６電圧制御発振器（ＶＣＯ）
１２１２分周回路
１２２（第１の）２ビットアップダウンカウンタ１
１２３（第２の）２ビットアップダウンカウンタ２
１２４（第１の）検出回路
１２５（第２の）検出回路
１２７、１２８ＮＯＴ回路
１２９ＯＲ回路

Claims

第１の信号と第２の信号とを比較してその周波数が一致しているか否かを判定する周波数比較回路であって、
前記第１の信号を分周し、第１の分周信号を生成する第１の分周手段と、
前記第２の信号を分周し、第２の分周信号を生成する第２の分周手段と、
前記第１の信号が入力され、前記第２の分周信号が論理値レベルの一方のときは前記第１の信号をアップ信号としてカウントし、前記第２の分周信号が論理値レベルの他方のときは前記第１の信号をダウン信号としてカウントし、そのカウント値を第１のカウント信号として出力する第１のカウント信号出力手段と、
前記第２の信号が入力され、前記第１の分周信号が論理値レベルの一方のときは前記第２の信号をアップ信号としてカウントし、前記第１の分周信号が論理値レベルの他方のときは前記第２の信号をダウン信号としてカウントし、そのカウント値を第２のカウント信号として出力する第２のカウント信号出力手段と、
前記第１のカウント信号と前記第２のカウント信号とに基づいて、前記第１の信号の周波数と前記第２の信号の周波数とが一致しているか否かを判定する判定手段と、を有することを特徴とする周波数比較回路。
前記判定手段によって得られた判定結果を信号として外部に出力する出力手段、をさらに有することを特徴とする請求項１に記載の周波数比較回路。
ＰＬＬ周波数シンセサイザに付随してＰＬＬループの引き込み状態をテストするテスト回路であって、
請求項１または請求項２に記載の周波数比較回路、を有することを特徴とするＰＬＬ周波数シンセサイザテスト回路。
ＰＬＬ周波数シンセサイザに付随してＰＬＬループの引き込み状態をテストする方法であって、
前記ＰＬＬ周波数シンセサイザによって周波数が制御される第１の信号を分周し、第１の分周信号を生成するステップと、
前記ＰＬＬ周波数シンセサイザの電圧制御発信器から出力された第２の信号を分周し、第２の分周信号を生成するステップと、
前記第２の分周信号が論理値レベルの一方のときは前記第１の信号をアップ信号としてカウントし、前記第２の分周信号が論理値レベルの他方のときは前記第１の信号をダウン信号としてカウントし、そのカウント値を第１のカウント信号として出力するステップと、
前記第１の分周信号が論理値レベルの一方のときは前記第２の信号をアップ信号としてカウントし、前記第１の分周信号が論理値レベルの他方のときは前記第２の信号をダウン信号としてカウントし、そのカウント値を第２のカウント信号として出力するステップと、
前記第１のカウント信号と前記第２のカウント信号とに基づいて、前記第１の信号の周波数と前記第２の信号の周波数とが一致しているか否かを判定するステップと、を有することを特徴とするＰＬＬ周波数シンセサイザのテスト方法。