JP2012039296A - カウンタ回路 - Google Patents

Abstract

【課題】 ジッタが同期型カウンタと同等であり、出力信号の出力波のパルス幅を変えることを可能にするカウンタ回路を提供する。
【解決手段】 分周設定データＤＢを生成するシフトレジスタ１１_１〜１１_１０と、信号ＣＯＵＴのパルス幅を決めるためのデータＤＣを生成するシフトレジスタ１_１〜１_１０と、信号ＬＳが入力されるとデータＤＢをロードし、このデータを基にダウンカウントをするレジスタ部と、ダウンカウントの値が所定値になったときなどに、信号ＬＳを出力する第１の信号作成部と、信号ＣＯＵＴを出力するとき、信号ＬＳが出力されるタイミングで、信号ＣＯＵＴのパルスの始めとする出力作成回路３と、データＤＣとカウント値Ｑ_Ｄとの比較結果から、カウント値Ｑ_Ｄが所定値になった後から現時点の値Ｑ_Ｄを得るまでの期間が、決められたパルス幅に該当すると、パルス信号を出力する比較回路２とを備え、出力作成回路３は、パルス信号の変化を検出すると、出力信号ＣＯＵＴのパルスの終わりとする。
【選択図】 図１

Description

この発明は、カウンタ回路に関し、詳しくは、非同期式カウンタ回路に関する。

カウンタはパルス数を計測する回路であるが、見方を変えればカウンタの動作クロックの分周を行っているとも言える。カウンタにはクロックに同期して動作する同期式カウンタがある。同期式カウンタは、例えばＡＤ／ＤＡコンバータの動作クロック生成に用いられている。同期式カウンタの動作クロックの立上り、立下りの両エッジを用いて動作する場合は、Ｄｕｔｙ５０％（デュティ比５０％）が最も高速にＡＤ／ＤＡコンバータを動作できる。一般的に、高機能な回路に用いる場合は、同期式カウンタを用いる。一方、カウンタには、クロックとは非同期で動作する非同期式カウンタがある（例えば、特許文献１参照。）。非同期式カウンタは同期式カウンタに比べて消費電力が少ない、という特徴がある。

こうした非同期式カウンタの一例を図４に示す。このカウンタは、データ設定付き非同期式１０ｂｉｔダウンカウンタである。ダウンカウンタは１ｂｉｔシフトレジスタ（ＳＲＥＧ）１１_１〜１１_１０（以下、「シフトレジスタ１１_１〜１１_１０」という）を備えている。前段の１ｂｉｔシフトレジスタのＱ端子と、次段の１ｂｉｔシフトレジスタのＤ端子とが接続されている。つまり、シフトレジスタ１１_１〜１１_１０がシリアルに接続されている。これにより、１０段のシフトレジスタ１１_１〜１１_１０で１０ｂｉｔ（ビット）のシフトレジスタが構成されている。

シフトレジスタ１１_１〜１１_１０は、ＣＫ端子に入力されるシフトレジスタ用クロックＳＣの立上りエッジで、Ｄ端子に入力される設定データＤＴをＱ端子からデータＳＤ１〜ＳＤ１０として出力する。シフトレジスタ１１_１〜１１_１０は、Ｌ端子に入力されるロード信号ＬＰが「Ｈ」（ハイレベル）のとき、Ｑ端子のデータＳＤ１〜ＳＤ１０をＯ端子にそれぞれ出力する。なお、ロード信号ＬＰは、「Ｈ」でＯ端子にデータを出力するための信号である。シフトレジスタ１１_１〜１１_１０のＬ端子が「Ｌ」（ローレベル）のとき、シフトレジスタ１１_１〜１１_１０はＯ端子から出力されるデータを保持する。

ここで、１０段のシフトレジスタ１１_１〜１１_１０で構成される１０ｂｉｔのシフトレジスタの動作について、図５を用いて説明する。設定データＤＴはシリアルデータであり、シフトレジスタ用クロックＳＣの立上りエッジで、シフトレジスタ１１_１〜１１_１０はシリアルデータをシフトする。シフトレジスタ１１_１〜１１_１０にデータが揃ったところで、シフトレジスタ１１_１〜１１_１０はロード信号ＬＰにより分周データＤＢ１〜ＤＢ１０を出力する。図５のチャートでは、分周データＤＢ１〜ＤＢ１０は２進数の「０００００００１１０」（２進数が分周データＤＢ１〜ＤＢ１０と一致するが、分周データＤＢ１が最下位ｂｉｔ）であり、分周設定データＤＢは分周データＤＢ１〜ＤＢ１０で表される値「６」である。そして、図５は、これらの値による動作例を示す。

シフトレジスタ１１_１〜１１_１０では、シフトレジスタ用クロックＳＣの立上りエッジで、設定データＤＴがデータＳＤ１として送られる。つまり、データの送りは、
設定データＤＴ→データＳＤ１→データＳＤ２→データＳＤ３→…→データＳＤ１０
である。ロード信号ＬＰが「Ｈ」のとき、シフトレジスタ１１_１〜１１_１０のＯ端子からは、データＳＤ１が分周データＤＢ１として出力され、データＳＤ２が分周データＤＢ２として出力され、データＳＤ３が分周データＤＢ３として出力され、というようになる。

非同期式１０ｂｉｔダウンカウンタはデータロード付きＴフリップフロップ（ＴＦＦＬ）１２_１〜１２_１０（以下、「Ｔフリップフロップ１２_１〜１２_１０」という）を備えている。前段のＴフリップフロップのＱ端子およびＱＸ端子が次段のＴフリップフロップのＣ端子およびＣＸ端子にそれぞれ接続されている。これにより、１０段のＴフリップフロップ１２_１〜１２_１０がシリアルに接続されている。Ｔフリップフロップ１２_１〜１２_１０のそれぞれは、カウンタの１ｂｉｔに相当し（左が下位ｂｉｔ）、初段のＴフリップフロップ１２_１のＣ端子（ＣＸ端子はＣ端子の反転）はクロックＣＬＫの入力用である。つまり、Ｔフリップフロップ１２_１〜１２_１０は、クロックＣＬＫを入力とし、クロックＣＬＫをダウンカウント（分周）する。

Ｔフリップフロップ１２_１〜１２_１０は、クロックＣＬＫの立上りエッジにより、Ｑ端子（ＱＸ端子はＱ端子の反転）から出力されるデータが反転する。Ｔフリップフロップ１２_１〜１２_１０のＰＩ端子は分周データＤＢ１〜ＤＢ１０の入力用である。そして、Ｌ端子が「Ｈ」のとき、Ｔフリップフロップ１２_１〜１２_１０はＰＩ端子のデータをロードする。Ｌ端子が「Ｌ」のときは、Ｔフリップフロップ１２_１〜１２_１０は通常のＴフリップフロップ（ＴＦＦ）としての動作を行う。

非同期式１０ｂｉｔダウンカウンタは、８入力ＮＯＲ回路（ＮＲ８）１３_１（以下、「ＮＯＲ回路１３_１」という）と、２入力ＮＡＮＤ回路（ＮＤ２）１３_２（以下、「ＮＡＮＤ回路１３_２」という）とを備えている。ＮＯＲ回路１３_１のＩ１端子〜Ｉ８端子には、Ｔフリップフロップ１２_１０〜１２_３のＱ端子からのカウントデータＱ１０〜データＱ３が入力される。ＮＡＮＤ回路１３_２のＩ１端子には、ＮＯＲ回路１３_１の演算結果を表す、Ｏ端子からの出力が入力され、Ｉ２端子には、Ｔフリップフロップ１２_１のＱＸ端子の出力が入力される。ＮＯＲ回路１３_１とＮＡＮＤ回路１３_２とは、ダウンカウンタのカウント値Ｑ_Ｄ（２進数がカウントデータＱ１〜Ｑ１０と一致するがカウントデータＱ１が最下位ｂｉｔ）が値「２」（２進数で「００００００００１０」）になることを検出する。そして、このときに、ＮＡＮＤ回路１３_２はＯ端子から出力するデータを「Ｌ」にする。

非同期式１０ｂｉｔダウンカウンタはリセット付Ｄフリップフロップ（ＤＦＦ）１４_１（以下、「Ｄフリップフロップ１４_１」という）を備えている。Ｄフリップフロップ１４_１は、入力端子としてＤ端子、Ｃ端子、ＣＸ端子およびＩ端子を備え、出力端子としてＱ端子とＱＸ端子とを備えている。そして、クロックＣＬＫがＣ端子に入力され、クロックＣＬＫの反転がＣＸ端子に入力されている。また、ＮＡＮＤ回路１３_２のＯ端子からの出力がＤ端子に入力され、クリア信号ＣＬＲがＩ端子に入力されている。

Ｄフリップフロップ１４_１はクロックＣＬＫに同期して動作し、Ｄフリップフロップ１４_１のＩ端子に入力されるクリア信号ＣＬＲが「Ｈ」のときに、Ｄフリップフロップ１４_１のＱ端子（ＱＸ端子はＱ端子の反転）の出力が「Ｌ」になる。Ｄフリップフロップ１４_１のＣ端子（ＣＸ端子はＣ端子の反転）はクロックＣＬＫの入力用であり、クロックＣＬＫの立上りエッジにより、Ｄフリップフロップ１４_１はＤ端子からデータをＱ端子に出力する。クリア信号ＣＬＲが「Ｌ」であるときに、ＮＡＮＤ回路１３_２のＯ端子からの出力の「Ｌ」により、Ｄフリップフロップ１４_１は、Ｔフリップフロップ１２_１〜１２_１０にデータロードをするための、「Ｈ」のデータロード信号ＬＳを生成して、ＱＸ端子から出力する。

非同期式１０ｂｉｔダウンカウンタはＮＯＴ回路（ＩＮＶ）１５_１、１５_２を備えている。ＮＯＴ回路１５_１はクロックＣＬＫを反転して出力し、ＮＯＴ回路１５_２はＮＡＮＤ回路１３_２のＯ端子からの出力を反転し、出力信号ＣＯＵＴとする。

次に、データ設定付き非同期式１０ｂｉｔダウンカウンタの動作について説明する。このダウンカウンタの分周設定データＤＢは、図６に示すように、分周データＤＢ１〜ＤＢ１０の「０００００００１１０」により値「６」である。クリア信号ＣＬＲが「Ｈ」のときは、Ｔフリップフロップ１２_１〜１２_１０にデータロードをするための、Ｄフリップフロップ１４_１から出力されるデータロード信号ＬＳが「Ｈ」である。これにより、Ｔフリップフロップ１２_１〜１２_１０から成るカウンタは、シフトレジスタ１１_１〜１１_１０からのデータを得るデータロード状態になっているため、入力信号であるクロックＣＬＫが入ってきても動作しない。この状態のときのＮＯＴ回路１５_２からの出力信号ＣＯＵＴは「Ｌ」を保持する。

クリア信号ＣＬＲが「Ｌ」になると、クロックＣＬＫの立上りエッジでデータロード信号ＬＳは「Ｌ」となる。これにより、次のクロックＣＬＫの立上りエッジから、カウンタは分周動作を開始する。Ｔフリップフロップ１２_１〜１２_１０がクロックＣＬＫによりダウンカウントを行い、カウント結果を２進のカウントデータＱ１〜Ｑ１０（カウントデータＱ４〜Ｑ１０は常に「０」）として出力する。２進のカウントデータＱ１〜Ｑ１０で表されるカウント値Ｑ_Ｄが値「２」になったとき、ＮＡＮＤ回路１３_２の端子Ｏの出力が「Ｌ」となり、ＮＯＴ回路１５_２がこの出力を反転し、出力信号ＣＯＵＴが「Ｈ」になる。

次のクロックＣＬＫ（番号「１」のパルス）の立上りエッジで、カウント値Ｑ_Ｄが値「１」となり、出力信号ＣＯＵＴは「Ｌ」となる。さらに、Ｔフリップフロップ１２_１〜１２_１０にデータロードをするためのデータロード信号ＬＳを、Ｄフリップフロップ１４_１が「Ｈ」にするために、Ｔフリップフロップ１２_１〜１２_１０はデータＤＢをロードし（カウント値Ｑ_Ｄは値「６」）、次のクロックＣＬＫ（番号「２」のパルス）の立上りエッジでＤフリップフロップ１４_１がデータロード信号ＬＳを「Ｌ」とする。さらに、次のクロックＣＬＫ（番号「３」のパルス）の立上りエッジから、カウンタは分周動作（ダウンカウント）を繰り返す。出力信号ＣＯＵＴのパルスの１周期は、クロックＣＬＫのパルス６個（番号「１」〜「６」のパルス）であり、分周設定データＤＢの値「６」でクロックＣＬＫが分周されている。

しかし、データ設定付き非同期式１０ｂｉｔダウンカウンタには、次の問題点がある。つまり、クロックＣＬＫに対して、カウントデータＱ１はＴフリップフロップ_１の１段分として時間ａ２１だけ遅延する。１段分の遅延には、波形の揺らぎ（ジッタ）がある。カウントデータＱ１をクロックとして動作する次段のＴフリップフロップ１２_２が出力するカウントデータＱ２は、さらに時間ａ２２だけ遅延し、ジッタが加算される。同様にして、カウントデータＱ２をクロックとして動作する次段のＴフリップフロップ１２_３のカウントデータＱ３は、さらに時間ａ２３だけ遅延し、ジッタが加算される。

この結果、出力信号ＣＯＵＴは、分周動作するＴフリップフロップ（ＴＦＦＬ）の段数分だけ、つまり時間ａ２０だけ遅延し、ジッタが加算される、という問題がデータ設定付き非同期式１０ｂｉｔダウンカウンタにはある。

こうした問題点に対して、ジッタ対応型のデータ設定付き非同期１０ｂｉｔダウンカウンタがある。このダウンカウンタを図７に示す。図７では、１０段のシフトレジスタ１１_１〜１１_１０と、１０段のＴフリップフロップ１２_１〜１２_１０と、ＮＯＲ回路１３_１と、ＮＡＮＤ回路１３_２と、Ｄフリップフロップ１４_１と、ＮＯＴ回路１５_１、１５_２とは、図４の非同期カウンタと同じ構成であり、動作も同じであるので、これらの説明を省略する。

図７のダウンカウンタには、リセット付Ｄフリップフロップ（ＤＦＦ）１６_１（以下、「Ｄフリップフロップ１６_１」という）と、ＮＯＴ回路（ＩＮＶ）１６_２と、２入力ＮＡＮＤ回路（ＮＤ２）１６_３（以下、「ＮＡＮＤ回路１６_３」という）が付け加えられている。

また、図７のダウンカウンタでは、Ｄフリップフロップ１４_１を次のようにして用いている。Ｄフリップフロップ１４_１のＩ端子が「Ｈ」のときに、Ｑ端子（ＱＸ端子はＱ端子の反転）の出力が「Ｌ」になる。この出力は、ＮＯＴ回路１６_２を経て、Ｄフリップフロップ１６_１のＤ端子に加えられている。なお、図４と同様に、クリア信号ＣＬＲが「Ｌ」であるときに、ＮＡＮＤ回路１３_２のＯ端子から出力されるデータＣ４１の「Ｌ」により、Ｄフリップフロップ１４_１は、Ｔフリップフロップ１２_１〜１２_１０にデータロードをするための、「Ｈ」のデータロード信号ＬＳを生成する。

Ｄフリップフロップ１６_１は、リセット付Ｄフリップフロップ（ＤＦＦ）であり、入力端子としてＤ端子、Ｃ端子、ＣＸ端子およびＩ端子を備え、出力端子としてＱ端子とＱＸ端子とを備えている。Ｄフリップフロップ１６_１はクロックＣＬＫに同期して動作し、Ｉ端子に入力されるクリア信号ＣＬＲが「Ｈ」のときに、Ｑ端子（ＱＸ端子はＱ端子の反転）の出力が「Ｌ」になる。Ｃ端子（ＣＸ端子はＣ端子の反転）は、クロックＣＬＫの入力用であり、クロックＣＬＫの立上りエッジにより、Ｄ端子に入力されるデータＣ４２をＱ端子から出力する。Ｄフリップフロップ１６_１は、Ｄフリップフロップ１４_１のＱ端子の出力をＮＯＴ回路１６_２で反転して得たデータＣ４２を、Ｄ端子に入力するデータとしている。そして、Ｄフリップフロップ１６_１は、このデータＣ４２をＱＸ端子からデータＣ４３として出力する。

ＮＡＮＤ回路１６_３はＮＯＴ回路１５_２と共に、データＣ４２とデータＣ４３とのＡＮＤ論理の演算で得たデータを、出力信号ＣＯＵＴとして生成する。

次に、ジッタ対応型のデータ設定付き非同期式１０ｂｉｔダウンカウンタの動作について説明する。このダウンカウンタの分周設定データＤＢは、図８に示すように、「０００００００１１０」の分周データＤＢ１〜ＤＢ１０により値「６」である。クリア信号ＣＬＲが「Ｈ」のときは、Ｔフリップフロップ１２_１〜１２_１０にデータロードをするための、Ｄフリップフロップ１４_１から出力されるデータロード信号ＬＳが「Ｈ」である。これにより、Ｔフリップフロップ１２_１〜１２_１０から成るカウンタは、シフトレジスタ１１_１〜１１_１０からデータを得るデータロード状態になっているため、入力信号であるクロックＣＬＫが入ってきても動作しない。この状態のときの、ＮＯＴ回路１５_２からの出力信号ＣＯＵＴは「Ｌ」を保持する。

クリア信号ＣＬＲが「Ｌ」になると、クロックＣＬＫの立上りエッジでデータロード信号ＬＳは「Ｌ」となる。これにより、次のクロックＣＬＫの立上りエッジから、カウンタは分周動作を開始する。Ｔフリップフロップ１２_１〜１２_１０がクロックＣＬＫによりダウンカウントを行い、カウント値Ｑ_ＤをカウントデータＱ１〜Ｑ１０（カウントデータＱ４〜Ｑ１０は常に「０」）として出力する。カウント値Ｑ_Ｄが値「２」になったとき、ＮＡＮＤ回路１３_２の端子Ｏの出力つまりデータＣ４１が「Ｌ」となる。

次のクロックＣＬＫ（番号「１」のパルス）の立上りエッジで、カウント値Ｑ_Ｄが値「１」となり、ＮＡＮＤ回路１３_２からのデータＣ４１は「Ｌ」である。これにより、Ｄフリップフロップ１４_１が、データロードをするためのデータロード信号ＬＳを「Ｈ」とするため、Ｔフリップフロップ１２_１〜１２_１０はデータ分周データＤＢ１〜ＤＢ１０（カウント値Ｑ_Ｄの値「６」）をロードし、ＮＡＮＤ回路１６_２はデータＣ４２を「Ｈ」とする。Ｄフリップフロップ１６_１は、データＣ４２を基に出力するデータＣ４３を「Ｈ」にする。そして、データＣ４２とデータＣ４３とを基にした、ＮＡＮＤ回路１６_３とＮＯＴ回路１５_２とによるＡＮＤ論理の演算で、データＣ４２の立上りで「Ｈ」となる出力信号ＣＯＵＴが生成される。

次のクロックＣＬＫ（番号「２」のパルス）の立上りエッジで、ＮＡＮＤ回路１３_２が出力するデータＣ４１が「Ｈ」であるので、Ｄフリップフロップ１４_１はデータロードをするためのデータロード信号ＬＳを「Ｌ」とし、ＮＯＴ回路１６_２は出力するデータＣ４２を「Ｌ」とする。Ｄフリップフロップ１６_１は、データＣ４２を基に出力するデータＣ４３を「Ｌ」にする。そして、データＣ４２とデータＣ４３とを基にした、ＮＡＮＤ回路１６_３とＮＯＴ回路１５_２とによるＡＮＤ論理の演算で、データＣ４３の立下りで「Ｌ」となる出力信号ＣＯＵＴが生成される。

こうして生成される出力信号ＣＯＵＴの１周期は、クロックＣＬＫの６パルス（例えば番号「１」〜「６」のパルス）であり、分周設定データＤＢの値「６」に分周されている。

同時に、クロックＣＬＫに対して、分周動作するＴフリップフロップ１２_１〜１２_１０の段数分だけ遅延しているが、データＣ４１を入力するＤフリップフロップ１４_１のＱ端子から出力されて反転されるデータＣ４２は、クロックＣＬＫに対して、Ｄフリップフロップ１４_１の１段分の遅延（ジッタ）つまり時間ａ１の遅延になる。同じように、データＣ４２を入力するＤフリップフロップ１６_１のＱＸ端子から出力されるデータＣ４３は、クロックＣＬＫに対して、Ｄフリップフロップ１６_１の１段分の遅延（ジッタ）つまり時間ａ１の遅延になる。出力信号ＣＯＵＴは、ＮＡＮＤ回路１６_３により、データＣ４２の立上りでのジッタａ１と、データＣ４３での立下りでのジッタａ１とが加算され、同期型のダウンカウンタと同等のジッタになる。

特開平８−８４０７０号公報

先に述べたジッタ対応型のデータ設定付き非同期式１０ｂｉｔダウンカウンタには、次の課題がある。つまり、先の図４に示すダウンカウンタに比べて、先の図７に示すジッタ対応型のダウンカウンタではジッタが大幅に改善されている。しかし、先の図８に示すように、ジッタ対応型のダウンカウンタには、出力信号ＣＯＵＴのパルス幅ＴＰが、ダウンカウンタに入力されるクロックＣＬＫの１パルス分の出力となる欠点がある。

例えば、先に述べたように、ＡＤ／ＤＡコンバータは動作クロックとしてカウンタ出力信号ＣＯＵＴのＤｕｔｙ５０％（デュティ比５０％）が最も高速で動作をする。これに対して、ジッタ対応型のデータ設定付き非同期式１０ｂｉｔダウンカウンタの出力信号ＣＯＵＴは入力クロックＣＬＫ１クロック分のパルス幅「Ｈ」であり、Ｄｕｔｙは分周データによって変わる。分周データ「６」の場合、Ｄｕｔｙは１７％となり、設定する分周データが大きくなると、ＤＵＴＹはさらに小さくなる。そのため、このカウンタはＡＤ／ＤＡコンバータでの使用には不向きである。

この発明の目的は、前記の課題を解決し、ジッタが同期型カウンタと同等であり、出力信号の出力波のパルス幅を変えることを可能にするカウンタ回路を提供することにある。

前記の課題を解決するために、請求項１の発明は、入力されたパルスをダウンカウントするときの分周数を設定するための第１の設定データを生成する第１の設定部と、分周結果を表す出力信号のパルス幅を設定するための第２の設定データを生成する第２の設定部と、ロード信号が入力されると、前記第１の設定部から第１の設定データをロードし、この第１の設定データを基に、入力されたパルスのダウンカウントをするレジスタ部と、クリア信号が入力されたとき、または、前記レジスタ部でのダウンカウントの値が所定値になったとき、前記第１の設定データをロードするための前記ロード信号を前記レジスタ部に出力する第１の信号作成部と、分周結果を表す前記出力信号を出力するとき、前記第１の信号作成部がロード信号を出力するタイミングで、この出力信号のパルスの始めとする出力作成部と、前記第２の設定部が生成した第２の設定データと前記レジスタ部によるダウンカウントの値との比較結果から、このダウンカウントの値が所定値になった後から現時点のダウンカウントの値を得るまでの期間が、この第２の設定データで設定されたパルス幅に該当すると判定すると、レベルが変化するパルス信号を出力する第２の信号作成部と、を備え、前記出力作成部は、第２の信号作成部が出力するパルス信号の変化を検出したタイミングで、前記出力信号のパルスの終わりとすることを特徴とするカウンタ回路である。

請求項１の発明では、入力されたパルスをダウンカウントするときの分周数を設定するための第１の設定データを第１の設定部が生成し、分周結果を表す出力信号のパルス幅を設定するための第２の設定データを第２の設定部が生成する。レジスタ部は、ロード信号が入力されると、第１の設定部から第１の設定データをロードし、この第１の設定データを基に、入力されたパルスのダウンカウントをする。

また、請求項１の発明では、第１の信号作成部は、クリア信号が入力されたとき、または、レジスタ部でのダウンカウントの値が所定値になったとき、第１の設定データをロードするためのロード信号をレジスタ部に出力する。第２の信号作成部は、第２の設定部が生成した第２の設定データとレジスタ部によるダウンカウントの値との比較結果から、このダウンカウントの値が所定値になった後から現時点のダウンカウントの値を得るまでの期間が、この第２の設定データで設定されたパルス幅に該当すると判定すると、レベルが変化するパルス信号を出力する。

そして、請求項１の発明では、出力作成部は、分周結果を表す出力信号を出力するとき、第１の信号作成部がロード信号を出力するタイミングで、この出力信号のパルスの始めとする。また、出力作成部は、第２の信号作成部が出力するパルス信号の変化を検出したタイミングで、出力信号のパルスの終わりとする。

請求項２の発明は、請求項１に記載のカウンタ回路において、前記入力されたパルスはクロックであり、前記出力作成部は、前記第１の信号作成部がロード信号を出力するタイミングで、かつ、前記クロックの立上りで、この出力信号のパルスの始めとし、第２の信号作成部が出力するパルス信号の変化を検出したタイミングで、かつ、前記クロックの立上りで、前記出力信号のパルスの終わりとする、ことを特徴とする。

請求項３の発明は、請求項２に記載のカウンタ回路において、前記出力作成部は、前記出力信号のパルスの立上りを始めとし、前記出力信号のパルスの立下りを終わりとする、ことを特徴とする。

請求項１の発明によれば、第２の設定データを変更することにより、出力信号のパルスの終わりの位置が変わるので、出力信号のパルス幅を変えることを可能にする。

請求項２の発明によれば、クロックに同期した出力信号を出力することができる。この結果、クロックの立上りで、出力信号のパルスを生成するので、レジスタ部によるダウンカウントの遅延の影響を除いて、出力信号におけるジッタを低減することが可能である。

請求項３の発明によれば、第２の設定部の設定データで設定された幅に対応してハイレベルとなり、残りがローレベルであるパルス周期の出力信号を生成することができ、例えばＡＤ／ＤＡコンバータでの使用を可能にする。

この発明の一実施の形態によるカウンタ回路を示す回路図である。 実施の形態１によるシフトレジスタの動作を説明するためのチャートである。 実施の形態１によるカウンタの動作を説明するためのチャートである。 従来のデータ設定付き非同期式１０ｂｉｔダウンカウンタの一例を示す回路図である。 シフトレジスタの動作を説明するためのチャートである。 データ設定付き非同期式１０ｂｉｔダウンカウンタの動作を説明するためのチャートである。 従来のジッタ対応型のデータ設定付き非同期式１０ｂｉｔダウンカウンタの一例を示す回路図である。 ジッタ対応型のデータ設定付き非同期式１０ｂｉｔダウンカウンタの動作を説明するためのチャートである。

次に、この発明の実施の形態について、図面を用いて詳しく説明する。

（実施の形態１）
この実施の形態によるカウンタ回路を図１に示す。この実施の形態によるカウンタ回路は、データ設定付き非同期１０ｂｉｔダウンカウンタである。このカウンタ回路は、シフトレジスタ（ＳＲＥＧ）１１_１〜１１_１０、Ｔフリップフロップ（ＴＦＦＬ）１２_１〜１２_１０、ＮＯＲ回路（ＮＲ８）１３_１、ＮＡＮＤ回路（ＮＤ２）１３_２、Ｄフリップフロップ（ＤＦＦ）１４_１およびＮＯＴ回路（ＩＮＶ）１５_１を備えている。さらに、カウンタ回路は、シフトレジスタ（ＳＲＥＧ）１_１〜１_１０と、カウントデータ比較回路（ＣＯＭＰ）２と、出力作成回路（ＰＧ）３とを備えている。なお、この実施の形態では、先に説明した図４および図７のデータ設定付き非同期式１０ｂｉｔダウンカウンタと同一もしくは同一と見なされる構成要素には、それと同じ参照符号を付けて、その説明を省略する。

カウンタ回路のシフトレジスタ１_１〜１_１０は、１ｂｉｔシフトレジスタである。前段の１ｂｉｔシフトレジスタのＱ端子と、次段の１ｂｉｔシフトレジスタのＤ端子とが接続されている。さらに、シフトレジスタ１_１のＤ端子がシフトレジスタ１_１０のＱ端子に接続されている。こうした接続により、シフトレジスタ１_１〜１_１０とシフトレジスタ１１_１〜１１_１０とは、２０ｂｉｔのシフトレジスタを構成している。なお、シフトレジスタの接続方法はシリーズに接続されていればよく、図１はその一例である。シフトレジスタ１_１〜１_１０は、シフトレジスタ１１_１〜１１_１０と同様に、ＣＫ端子に入力されるシフトレジスタ用クロックＳＣの立上りエッジで、Ｄ端子に入力されるデータをＱ端子から出力する。シフトレジスタ１_１〜１_１０のＬ端子に入力されるロード信号ＬＰが「Ｈ」（ハイレベル）のとき、シフトレジスタ１_１〜１_１０はＱ端子のデータをＯ端子に出力する。Ｌ端子が「Ｌ」（ローレベル）であるとき、シフトレジスタ１_１〜１_１０はＯ端子から出力されるデータを保持する。

ここで、シフトレジスタ１１_１〜１１_１０とシフトレジスタ１_１〜１_１０とで構成される２０ｂｉｔのシフトレジスタの動作について、図２を用いて説明する。設定データＤＴは、シリアルデータであり、所定の間隔で「Ｈ」になる。設定データＤＴにより、分周設定データＤＢの値とハイレベル設定データＤＣの値とが変化する。つまり、設定データＤＴが「Ｈ」である期間と、設定データＤＴの「Ｈ」と次ぎの「Ｈ」までの期間とを調整することで、分周設定データＤＢの値とハイレベル設定データＤＣの値とを変えることができる。こうした設定データＤＴがシフトレジスタに入力されると、２０ｂｉｔシフトレジスタは、シフトレジスタ用クロックＳＣの立上りエッジで、シリアルデータをシフトしていく。この様子については、先の図５に示されている。なお、図２では、データＳＤ１とデータＳＤ１９とを例示し、他のデータは省略している。

２０ｂｉｔシフトレジスタにデータが揃ったところで、このシフトレジスタは、ロード信号ＬＰにより、シフトレジスタ１１_１〜１１_１０のＯ端子から分周データＤＢ１〜ＤＢ１０を出力し、シフトレジスタ１_１０〜１_１のＯ端子からデータＤＣ１〜ＤＣ１０を出力する。分周データＤＢ１〜ＤＢ１０により、分周数が分周設定データＤＢとして表され、データＤＣ１〜ＤＣ１０により、出力信号ＣＯＵＴの「Ｈ」部分の検出数がハイレベル設定データＤＣとして表される。図２では、分周設定データＤＢは、分周データＤＢ１〜ＤＢ１０の「０００００００１１０」で表される値「６」である。また、ハイレベル設定データＤＣは、データＤＣ１〜ＤＣ１０の「００００００００１１」で表される値「３」である。以下では、値「６」の分周設定データＤＢと、値「３」のハイレベル設定データＤＣとを用いた場合を例として説明する。なお、２進数「０００００００１１０」が分周データＤＢ１〜ＤＢ１０と一致し、分周データＤＢ１が最下位ｂｉｔである。また、２進数「００００００００１１」がデータＤＣ１〜ＤＣ１０と一致し、データＤＣ１が最下位ｂｉｔである。

具体的に、２０ｂｉｔシフトレジスタでは、シフトレジスタ用クロックＳＣの立上りエッジで、設定データＤＴがデータＳＤ１に送られる。そして、データの送りは、
設定データＤＴ→データＳＤ１→データＳＤ２→データＳＤ３→・・・→データＳＤ１０→データＳＤ１１→データＳＤ１２→・・・→データＳＤ１９
である。ロード信号ＬＰが「Ｈ」であるとき、データＳＤ１が分周データＤＢ１として出力され、データＳＤ２が分周データＤＢ２として出力され、データＳＤ３が分周データＤＢ３として出力され、というようにデータＳＤ１０が分周データＤＢ１０として出力されるまで同様である。さらに、２０ｂｉｔシフトレジスタでは、ロード信号ＬＰに応じて、データＳＤ１０がデータＤＣ１０として出力され、データＳＤ１１がデータＤＣ９として出力され、というようにデータＳＤ１９がデータＤＣ１として出力されるまで同様である。

カウンタ回路では、先に述べたように、Ｔフリップフロップ（ＴＦＦＬ）１２_１〜１２_１０、ＮＡＮＤ回路（ＮＤ２）１３_２、ＮＯＲ回路（ＮＲ８）１３_１、Ｄフリップフロップ（ＤＦＦ）１４_１は、図７と同じ構成であり、動作も同じである。

カウンタ回路のカウントデータ比較回路（ＣＯＭＰ）２は、入力端子としてＣ１〜Ｃ１０端子とＤ１〜Ｄ１０端子とを備え、出力端子としてＯ端子を備えている。カウントデータ比較回路２は、シフトレジスタ１_１０〜１_１からのデータＤＣ１〜ＤＣ１０をＤ１〜Ｄ１０端子から得る。データＤＣ１〜ＤＣ１０で表されるハイレベル設定データＤＣは、出力信号ＣＯＵＴの「Ｈ」部分の数に相当する。この場合の「Ｈ」部分の数は、クロックＣＬＫの１周期を基準としたものであり、値「３」のハイレベル設定データＤＣはクロックＣＬＫの３周期に相当する。この実施の形態では、回路を小規模にするため、各値の関係は、ハイレベル設定データＤＣの値＝分周設定データＤＢの値−出力信号ＣＯＵＴの「Ｈ」部分の数とする。

カウントデータ比較回路２は、Ｔフリップフロップ１２_１〜１２_１０のＱ端子から出力される、２進のカウントデータＱ１〜Ｑ１０を、Ｃ１〜Ｃ１０端子から得る。なお、カウントデータＱ１〜Ｑ１０は先の図６に示されている。そして、この実施の形態では、カウントデータ比較回路２は、２進のカウントデータＱ１〜Ｑ１０で表されるカウント値Ｑ_Ｄが生成されたときの「Ｈ」部分の数と、Ｄ１〜Ｄ１０端子のデータＤＣ１〜ＤＣ１０で表されるハイレベル設定データＤＣの値「３」とが一致したところで、Ｏ端子に「Ｌ」を出力する。こうした動作をするカウントデータ比較回路２には、例えば次のものがある。このカウントデータ比較回路では、２進のカウントデータＱ１〜Ｑ１０で表されるカウント値Ｑ_Ｄが値「１」になってからの経過時間とクロックＣＬＫの周期とを比較して、この経過時間に含まれるクロックＣＬＫの数を調べる。そして、経過時間に含まれるクロックＣＬＫの数が「３」である時間は、カウントデータ比較回路２はＯ端子から「Ｌ」のデータＣ３を出力する。また、カウント値Ｑ_Ｄと、この経過時間に含まれるクロックＣＬＫの数とが不一致であると、カウントデータ比較回路２は「Ｈ」のデータＣ３を出力する。

また、カウントデータ比較回路２としては、カウント値Ｑ_Ｄが変化した数がハイレベル設定データＤＣの値「３」と一致したときに、カウントデータ比較回路２はＯ端子から「Ｌ」のデータＣ３を出力する。この場合、カウント値Ｑ_Ｄが「１」に変化して、「６」に変化し、この後、「５」に変化した時点で、つまり、カウント値Ｑ_Ｄの変化が３つになった時点で、カウントデータ比較回路２は、「Ｌ」のデータＣ３を出力する。そして、カウント値Ｑ_Ｄが「４」に変化した時点で、カウントデータ比較回路２は「Ｈ」のデータＣ３を出力する。この他にも、カウントデータ比較回路２には各種のものがある。

カウンタ回路の出力作成回路（ＰＧ）３は、入力端子としてＣ端子およびＣＸ端子と、Ｉ１端子およびＩ２端子と、Ｒ端子とを備え、出力端子としてＱ端子を備えている。出力作成回路３では、Ｄフリップフロップ１４_１から出力されるデータＣ２がＩ１端子に入力され、カウントデータ比較回路２のＯ端子から出力されるデータＣ３がＩ２端子に入力される。また、出力作成回路３では、クロックＣＬＫがＣ端子に入力され、ＮＯＴ回路１５_１によるクロックＣＬＫの反転がＣＸ端子に入力される。さらに、出力作成回路３では、クリア信号ＣＬＲがＲ端子に入力される。

出力作成回路３は、クロックＣＬＫに同期して動作し、データＣ２、Ｃ３と、クロックＣＬＫと、クリア信号ＣＬＲとにより、出力信号ＣＯＵＴを生成する。つまり、出力作成回路３は、Ｒ端子に入力されるクリア信号ＣＬＲが「Ｈ」であるときに、この他の入力端子に対する入力によらず、常に、Ｑ端子からの出力信号ＣＯＵＴを「Ｌ」にする。

また、出力作成回路３は、Ｒ端子に入力されるクリア信号ＣＬＲが「Ｌ」であるときには、次の動作を行う。出力作成回路３は、Ｄフリップフロップ１４_１から出力されるデータＣ２の立下りを検出し、この立下りのタイミングつまり立下り時点を出力信号ＣＯＵＴの立上りとする。さらに、出力作成回路３は、カウントデータ比較回路２のＯ端子から出力されるデータＣ３の「Ｌ」を、クロックＣＬＫの立上りエッジで検出し、この立上りのタイミングつまり立上り時点を出力信号ＣＯＵＴの立下りとする。こうして、出力作成回路３は出力信号ＣＯＵＴを生成する。

次に、この実施の形態によるカウンタ回路の動作について、カウンタ回路の分周設定データＤＢが値「６」（２進数では「０００００００１１０」）であり、ハイレベル設定データＤＣが値「３」（２進数では「００００００００１１」）である場合を例として説明する。これは、出力信号ＣＯＵＴにおいて、「Ｈ」期間がクロックＣＬＫの３クロック（３周期）に相当し、「Ｌ」期間がクロックＣＬＫの３クロックに相当する。

図３に示すように、クリア信号ＣＬＲが「Ｈ」のときは、Ｔフリップフロップ１２_１〜１２_１０にデータロードをするためのデータロード信号ＬＳが「Ｈ」となり、カウンタ回路はシフトレジスタ１１_１〜１１_１０からのデータをロードする状態になっている。このため、入力信号としてクロックＣＬＫが入ってきても、カウンタ回路は動作しない。出力信号ＣＯＵＴは「Ｌ」を保持する。クリア信号ＣＬＲが「Ｌ」になると、クロックＣＬＫの立上りエッジで、Ｔフリップフロップ１２_１〜１２_１０にデータロードをするためのデータロード信号ＬＳは「Ｌ」となり、次のクロックＣＬＫの立上りエッジから、カウンタ回路は分周動作を開始する。

Ｔフリップフロップ１２_１〜１２_１０がクロックＣＬＫによりダウンカウントを行い、カウント値Ｑ_ＤをカウントデータＱ１〜Ｑ１０（カウントデータＱ４〜Ｑ１０は常に「０」）として出力する。カウント値Ｑ_Ｄが値「２」になったとき、ＮＡＮＤ回路１３_２の端子Ｏの出力つまりデータＣ１が「Ｌ」となる。

次のクロックＣＬＫ（番号「１」のパルス）の立上りエッジで、カウント値Ｑ_Ｄが「１」となる。さらに、ＮＡＮＤ回路１３_２が出力する、「Ｌ」のデータＣ１がＤフリップフロップ１４_１のＤ端子に加えられている。この結果、クロックＣＬＫ（番号「１」のパルス）の立上りエッジで、Ｔフリップフロップ１２_１〜１２_１０にデータロードをするためのデータロード信号ＬＳ、つまり、ＱＸ端子からの出力を、Ｄフリップフロップ１４_１が「Ｈ」にする。これにより、Ｔフリップフロップ１２_１〜１２_１０は、分周データＤＢ１〜ＤＢ１０をロードする。

さらに、クロックＣＬＫ（番号「１」のパルス）の立上りエッジで、「Ｌ」のデータＣ１がＤフリップフロップ１４_１のＤ端子に加えられているので、Ｄフリップフロップ１４_１は、Ｑ端子からの出力、つまり、データＣ２を「Ｌ」にする。これにより、出力作成回路３は、データＣ２の立下りを検出し、データＣ２の立下りを出力信号ＣＯＵＴの立上りとする。

次のクロックＣＬＫ（番号「２」のパルス）の立ち上がりエッジで、カウント値Ｑ_Ｄが値「６」になっているので、ＮＯＲ回路１３_１と共にカウント値Ｑ_Ｄの値「２」を検出するＮＡＮＤ回路１３_２が「Ｈ」のデータＣ１を出力する。これにより、Ｄフリップフロップ１４_１は、Ｑ端子からの出力、つまり、データＣ２を「Ｈ」とする。

この後、クロックＣＬＫ（番号「３」のパルス）で、カウントデータ比較回路２は次ぎの動作を行う。カウント値Ｑ_Ｄが値「１」になってからの経過時間に含まれるクロックＣＬＫの数が「３」になると、カウントデータ比較回路２は、データＤＣ１〜ＤＣ１０で表されるハイレベル設定データＤＣの値「３」にクロックＣＬＫの数が同じになったことを検出し、Ｏ端子から「Ｌ」のデータＣ３を出力する。カウントデータ比較回路２は、経過時間に含まれるクロックＣＬＫの数が「３」である間、Ｏ端子から「Ｌ」のデータＣ３を出力する。

次のクロックＣＬＫ（番号「４」のパルス）の立上りエッジで、カウントデータ比較回路２は、経過時間に含まれるクロックＣＬＫの数が「４」であるので、Ｏ端子から「Ｈ」のデータＣ３を出力する。出力作成回路３は、データＣ３の立上りを検出し、出力信号ＣＯＵＴの立下りとする。

この後、Ｔフリップフロップ１２_１〜１２_１０はダウンカウントを続け、カウントデータＱ１〜Ｑ１０が表すカウント値Ｑ_Ｄが「２」になったとき、ＮＡＮＤ回路１３_２はデータＣ１を「Ｌ」にする。このときの動作については、先に説明した通りである。

このように、カウンタ回路は、分周設定データＤＢの値「６」に応じて、カウント値Ｑ_Ｄを「１」、「６」、「５」、…、「２」のようなダウンカウントを行い、出力信号ＣＯＵＴを生成する。このとき、クロックＣＬＫに対して、分周動作するＴフリップフロップ１２_１〜１２_１０の段数分だけ遅延が発生するが、データＣ１を入力とするＤフリップフロップ１４_１のＱ端子から出力されるデータＣ２は、クロックＣＬＫに対して、このＤフリップフロップ１４_１の１段分の遅延時間ａ１（ジッタ）になる。つまり、データＣ２の立下りエッジを出力信号ＣＯＵＴの立上りエッジに用いることで、出力信号ＣＯＵＴは、Ｄフリップフロップ１４_１の１段分の遅延時間ａ１（ジッタ）となる。また、データＣ３の立上りエッジとクロックＣＬＫで作る出力信号ＣＯＵＴの立下りエッジは、Ｄフリップフロップ１４_１の１段分の遅延時間ａ１（ジッタ）になる。これらの遅延時間ａ１（ジッタ）は同期型カウンタと同等のジッタとなる。

また、この実施の形態では、出力信号ＣＯＵＴは、「Ｈ」の期間がクロックＣＬＫの３クロック（３周期）であり、「Ｌ」の期間がクロックＣＬＫの３クロックである波形、つまり、ｄｕｔｙ５０％の波形であり、非同期型（低消費電力）で同期型と同等な分周波形を生成することができる。また、シリアルデータ（設定データ）の設定によって、出力信号ＣＯＵＴのｄｕｔｙ比を変えることもできる。

さらに、この実施の形態によれば、カウンタ回路に対する入力は、
ａ．シフトレジスタ用クロックＳＣ
ｂ．ロード信号ＬＰ
ｃ．設定データＤＴ
ｄ．クロックＣＬＫ
ｅ．クリア信号ＣＬＲ
の５種類である。これらのａ〜ｅの入力は、図４や図７に示す、従来のカウンタと同じである。つまり、この実施の形態によれば、カウンタ回路を各種回路に実装する際に、上記ａ〜ｅの入力以外は用いないので、各種回路の変更を不要にすることができる。

（実施の形態２）
実施の形態１では、Ｔフリップフロップ１２_１〜１２_１０の出力カウントデータＱ１〜Ｑ１０を、カウントデータ比較回路２のＣ１〜Ｃ１０端子に入力し、Ｄ１〜Ｄ１０端子に入力される値と一致したところで、Ｏ端子に「Ｌ」を出力する。この実施の形態では、分周設定データＤＢを表す分周データＤＢ１〜ＤＢ１０と、ハイレベル設定データＤＣを表すデータＤＣ１〜ＤＣ１０の両方を、カウントデータ比較回路２に入力する。つまり、分周設定データＤＢが分周数を表し、ハイレベル設定データＤＣが出力信号ＣＯＵＴの「Ｈ」部分の数を表すので、ユーザに対する利便性を向上することができる。なお、この場合はカウントデータ比較回路２に対しては、分周設定データＤＢとハイレベル設定データＤＣとカウント値Ｑ_Ｄとを基にデータＣ３を生成する演算回路が追加されることになる。

１_１〜１_１０ シフトレジスタ（第２の設定部）
１１_１〜１１_１０ シフトレジスタ（第１の設定部）
２ カウントデータ比較回路（第２の信号作成部）
３ 出力作成回路（出力作成部）
１２_１〜１２_１０ Ｔフリップフロップ（レジスタ部）
１３_１ ＮＯＲ回路（第１の信号作成部）
１３_２ ＮＡＮＤ回路（第１の信号作成部）
１４_１ Ｄフリップフロップ（第１の信号作成部）
１５_１ ＮＯＴ回路

Claims (3)

1. 入力されたパルスをダウンカウントするときの分周数を設定するための第１の設定データを生成する第１の設定部と、
   分周結果を表す出力信号のパルス幅を設定するための第２の設定データを生成する第２の設定部と、
   ロード信号が入力されると、前記第１の設定部から第１の設定データをロードし、この第１の設定データを基に、入力されたパルスのダウンカウントをするレジスタ部と、
   クリア信号が入力されたとき、または、前記レジスタ部でのダウンカウントの値が所定値になったとき、前記第１の設定データをロードするための前記ロード信号を前記レジスタ部に出力する第１の信号作成部と、
   分周結果を表す前記出力信号を出力するとき、前記第１の信号作成部がロード信号を出力するタイミングで、この出力信号のパルスの始めとする出力作成部と、
   前記第２の設定部が生成した第２の設定データと前記レジスタ部によるダウンカウントの値との比較結果から、このダウンカウントの値が所定値になった後から現時点のダウンカウントの値を得るまでの期間が、この第２の設定データで設定されたパルス幅に該当すると判定すると、レベルが変化するパルス信号を出力する第２の信号作成部と、
   を備え、
   前記出力作成部は、第２の信号作成部が出力するパルス信号の変化を検出したタイミングで、前記出力信号のパルスの終わりとすることを特徴とするカウンタ回路。
2. 前記入力されたパルスはクロックであり、
   前記出力作成部は、前記第１の信号作成部がロード信号を出力するタイミングで、かつ、前記クロックの立上りで、この出力信号のパルスの始めとし、第２の信号作成部が出力するパルス信号の変化を検出したタイミングで、かつ、前記クロックの立上りで、前記出力信号のパルスの終わりとする、
   ことを特徴とする請求項１に記載のカウンタ回路。
3. 前記出力作成部は、前記出力信号のパルスの立上りを始めとし、前記出力信号のパルスの立下りを終わりとする、
   ことを特徴とする請求項２に記載のカウンタ回路。