WO2010004747A1 - 多相クロック分周回路 - Google Patents
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Definitions
- FIG. 13 shows the configuration of the frequency dividing circuit described in Patent Document 1.
- the frequency dividing circuit 900 receives the multiphase clock signals CLK ⁇ 0> to CLK ⁇ 7> and outputs the multiphase frequency divided clock signals FCK ⁇ 0> to FCK ⁇ 7>.
- the reference clock signal SIGA of the latch circuit DFFA may be any one of the clock signals CLK ⁇ 3> to CLK ⁇ 7>, and the clock signals CLK ⁇ 3> to CLK ⁇ 7> are operated. It is also possible to use a clock signal after calculation generated in this manner, or a clock signal obtained by delaying these clock signals.
- the number of reference clock signals is M (M is an integer value of 1 or more), M latch circuits are provided as main latch circuits 10 corresponding thereto, and M latch circuits output from the M latch circuits of the main latch circuit 10 are provided.
- M sub latch circuits 20 corresponding to these M inverted data signals It is also possible to provide a latch circuit.
- FIG. 8A, FIG. 8B, and FIG. 8C are modified examples of the main latch circuit 10.
- NR ⁇ 0> in FIGS. 8B and 8C is a logic element.
- the main latch circuit 10 does not depend on the number of multiphase clocks, and only one or two reference clock signals are input to the main latch circuit 10.
- the reference clock signals SIGA and SIGB can ensure a phase difference of 180 degrees. Therefore, even if the output signal (output Q or inverted output NQ) of the latch circuit DFFA is used as the data signal of the latch circuit DFFB, as shown in FIGS. A sufficient data latch time can be secured.
- the oscillator circuit 510 can be used in common, and an increase in circuit area and output voltage fluctuation are suppressed. Is possible.
- the frequency dividing ratio in the multiphase clock frequency dividing circuit 520 is not limited to the frequency dividing by 2, and as described in the fifth embodiment, the frequency dividing circuit 100 of the first embodiment and the frequency dividing circuit of the second embodiment. By dividing the frequency divider circuit 300 or the like in multiple stages, it is possible to divide the frequency by 4 or 8 or the like.
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Abstract
高い周波数を持つ多相クロック信号においてもデータラッチ時間が十分確保できる多相クロック信号用の分周回路を提供するように、例えば８相クロック信号のうち２本のクロック信号を用いて反転データ信号を生成するメインラッチ回路（１０）と、８相クロック信号をトリガとし前記反転データ信号を共通のデータ信号として取り込むサブラッチ回路（２０）とを設ける。
Description
本発明は、高い周波数で発振されている多相クロック信号の位相関係を保持しつつ正確に分周することができる多相クロック分周回路に関するものである。
近年、不揮発性半導体記憶装置であるフラッシュメモリにおいては、単一電源電圧あるいは低い電源電圧でのデータの読み出し、データの書き換えが要求されており、各動作を実施する際にオンチップで昇圧電圧、あるいは負昇圧電圧を供給する昇圧回路が必要とされている。
昇圧回路の回路面積削減の一手法として、より高い周波数を持つ昇圧クロック信号で昇圧回路を動作させる手法があるが、一方、昇圧電圧として所定の電圧を出力した後には、ノイズ対策や消費電流削減等のために昇圧クロック信号を低い周波数で動作させる技術が必要となる。更に、昇圧回路においては多相クロック信号が用いられ、その位相関係が昇圧動作において非常に重要な役割を果たす。したがって、高い周波数で発振されている多相クロック信号の位相関係を保持しつつ正確に分周することができる多相クロック分周回路が必要となる。
図１３は、特許文献１に記載の分周回路の構成を示す。分周回路９００は多相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜７＞が入力されて多相分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜７＞を出力するラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜７＞と、ラッチ回路ＤＦＦ＜Ｉ＞（０≦Ｉ≦６）の反転出力ＮＱとラッチ回路ＤＦＦ＜Ｉ＋１＞の出力Ｑとを受けてラッチ回路ＤＦＦ＜Ｉ＋１＞のデータ信号を生成する論理素子ＮＲ＜０＞～ＮＲ＜６＞とを備える。ラッチ回路ＤＦＦ＜０＞のみ、当該ラッチ回路ＤＦＦ＜０＞自身の反転出力ＮＱをデータ信号として入力する。
次に、図１４を参照しつつ、図１３に示した分周回路９００の動作について簡単に説明する。
〔時刻Ｔ０：初期状態〕
まず時刻Ｔ０においては、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜７＞の出力Ｑ（多相分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜７＞）は“Ｌ”（論理ローレベル）、反転出力ＮＱは“Ｈ”（論理ハイレベル）である。したがって、論理素子ＮＲ＜０＞～ＮＲ＜６＞のデータ信号ＤＴ０～ＤＴ６は“Ｌ”に固定される。データ信号ＤＴ０～ＤＴ６が“Ｌ”の期間は、クロック信号ＣＬＫ＜１＞～ＣＬＫ＜７＞の入力にかかわらずラッチ回路ＤＦＦ＜１＞～ＤＦＦ＜７＞の出力Ｑ（多相分周クロック信号ＦＣＫ＜１＞～ＦＣＫ＜７＞）は“Ｌ”に固定される。一方、ラッチ回路ＤＦＦ＜０＞の入力データ信号は、当該ラッチ回路ＤＦＦ＜０＞自身の反転出力ＮＱであるので“Ｈ”である。
まず時刻Ｔ０においては、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜７＞の出力Ｑ（多相分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜７＞）は“Ｌ”（論理ローレベル）、反転出力ＮＱは“Ｈ”（論理ハイレベル）である。したがって、論理素子ＮＲ＜０＞～ＮＲ＜６＞のデータ信号ＤＴ０～ＤＴ６は“Ｌ”に固定される。データ信号ＤＴ０～ＤＴ６が“Ｌ”の期間は、クロック信号ＣＬＫ＜１＞～ＣＬＫ＜７＞の入力にかかわらずラッチ回路ＤＦＦ＜１＞～ＤＦＦ＜７＞の出力Ｑ（多相分周クロック信号ＦＣＫ＜１＞～ＦＣＫ＜７＞）は“Ｌ”に固定される。一方、ラッチ回路ＤＦＦ＜０＞の入力データ信号は、当該ラッチ回路ＤＦＦ＜０＞自身の反転出力ＮＱであるので“Ｈ”である。
〔時刻Ｔ１〕
時刻Ｔ１において、クロック信号ＣＬＫ＜０＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜０＞の出力Ｑが“Ｈ”、反転出力ＮＱが“Ｌ”となる。これにより、多相分周クロック信号ＦＣＫ＜０＞が“Ｈ”となり、またデータ信号ＤＴ０が“Ｈ”になってラッチ回路ＤＦＦ＜１＞に入力され、Ｈデータラッチ時間Ｔｌａｔｒ以内で取り込まれる。ここで、Ｈデータラッチ時間Ｔｌａｔｒは、（１／クロック周波数ｆｏｓｃ）／多相クロック信号数であり、例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚ、多相クロック信号数＝８相とすると、Ｈデータラッチ時間Ｔｌａｔｒ＝１．２５ｎｓとなる。
時刻Ｔ１において、クロック信号ＣＬＫ＜０＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜０＞の出力Ｑが“Ｈ”、反転出力ＮＱが“Ｌ”となる。これにより、多相分周クロック信号ＦＣＫ＜０＞が“Ｈ”となり、またデータ信号ＤＴ０が“Ｈ”になってラッチ回路ＤＦＦ＜１＞に入力され、Ｈデータラッチ時間Ｔｌａｔｒ以内で取り込まれる。ここで、Ｈデータラッチ時間Ｔｌａｔｒは、（１／クロック周波数ｆｏｓｃ）／多相クロック信号数であり、例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚ、多相クロック信号数＝８相とすると、Ｈデータラッチ時間Ｔｌａｔｒ＝１．２５ｎｓとなる。
〔時刻Ｔ２〕
時刻Ｔ２において、クロック信号ＣＬＫ＜１＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜１＞に取り込まれているデータ（ＤＴ０＝“Ｈ”）が出力されて出力Ｑが“Ｈ”、反転出力ＮＱが“Ｌ”となる。これにより、多相分周クロック信号ＦＣＫ＜１＞が“Ｈ”となり、またデータ信号ＤＴ１が“Ｈ”になって、ラッチ回路ＤＦＦ＜２＞に入力され、Ｈデータラッチ時間Ｔｌａｔｒ以内で取り込まれる。同時に、データ信号ＤＴ０が“Ｌ”となる。
時刻Ｔ２において、クロック信号ＣＬＫ＜１＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜１＞に取り込まれているデータ（ＤＴ０＝“Ｈ”）が出力されて出力Ｑが“Ｈ”、反転出力ＮＱが“Ｌ”となる。これにより、多相分周クロック信号ＦＣＫ＜１＞が“Ｈ”となり、またデータ信号ＤＴ１が“Ｈ”になって、ラッチ回路ＤＦＦ＜２＞に入力され、Ｈデータラッチ時間Ｔｌａｔｒ以内で取り込まれる。同時に、データ信号ＤＴ０が“Ｌ”となる。
以下、時刻Ｔ３～Ｔ８においても同様にして、ラッチ回路ＤＦＦ＜２＞～ＤＦＦ＜７＞による分周が行われる。この間、時刻Ｔ６にてクロック信号ＣＬＫ＜１＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜１＞はデータ端子Ｄに入力されているデータ信号ＤＴ０＝“Ｌ”をＬデータラッチ時間Ｔｌａｔｆ以内で取り込む。ここで、Ｌデータラッチ時間Ｔｌａｔｆは、多相クロック信号数に関係なく、クロック周波数に大きく依存し、ほぼ（１／クロック周波数ｆｏｓｃ）／２であり、例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚの時、データラッチ時間Ｔｌａｔｆ＝５ｎｓとなる。以下、時刻Ｔ９～Ｔ１７においても、同様である。
特許文献１の分周回路では、クロック周波数が高くなった場合、あるいは多相クロック信号数が多くなった場合には、十分なＨデータラッチ時間Ｔｌａｔｒを確保することができず、正確なクロック信号の分周ができない課題があった。
本発明の１つの局面に従うと、Ｍを１以上の整数とし、ＮをＭ以上の整数とするとき、Ｍ本の第１の信号を受けるＭ個の第１の分周器と、Ｎ本の第２の信号を受けるＮ個の第２の分周器とを備えた分周回路において、Ｉ個目（１≦Ｉ≦Ｍ）の前記第１の分周器は、当該第１の分周器に入力される前記第１の信号に応じて、当該第１の信号を分周した第３の信号を出力し、Ｋ個目（１≦Ｋ≦Ｎ）の前記第２の分周器は、当該第２の分周器に入力される前記第２の信号に応じて、当該第２の分周器に入力される前記第３の信号と同等の周波数を持つ第４の信号を出力することを特徴とする。
また、本発明の他の１つの局面に従うと、Ｍを１以上の整数とし、ＮをＭ以上の整数とするとき、Ｍ本の第１の信号を受けるＭ個の第１の分周器と、Ｎ本の第２の信号を受けるＮ個の第２の分周器とを備えた分周回路において、Ｉ個目（２≦Ｉ≦Ｍ）の前記第１の分周器は、前記第１の信号を入力する第１の入力端子と、前記第１の信号を分周して第３の信号を出力する第１の出力端子と、（Ｉ－１）個目の前記第１の分周器の前記第３の信号を入力する第２の入力端子とを有し、Ｋ個目（１≦Ｋ≦Ｎ）の前記第２の分周器は、前記第２の信号を入力する第３の入力端子と、前記第３の信号を入力する第４の入力端子と、前記第３の信号と同等の周波数を持つ第４の信号を出力する第２の出力端子とを有することを特徴とする。
本発明によれば、分周回路に用いる全てのラッチ回路のデータラッチ時間を十分に確保することができ、かつ位相関係を維持することができる。これによって、高い周波数における多相クロック信号においても正確な分周クロック信号を生成することができる。
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付しその説明は繰り返さない。
（第１の実施形態）
＜構成＞
図１に示す分周回路１００は、周波数ｆｏｓｃを持つ多相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜７＞のうち、ＣＬＫ＜３＞を基準クロック信号ＳＩＧＡとし、ＣＬＫ＜７＞を基準クロック信号ＳＩＧＢとし、これらの基準クロック信号ＳＩＧＡ（＝ＣＬＫ＜３＞）及びＳＩＧＢ（＝ＣＬＫ＜７＞）をトリガとして、これらの基準クロック信号ＳＩＧＡ及びＳＩＧＢを分周し、反転データ信号ＮＤＴＡ及びＮＤＴＢを出力するメインラッチ回路１０と、反転データ信号ＮＤＴＡ及びＮＤＴＢをそれぞれデータ端子Ｄに入力し、多相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜７＞（以下、単にクロック信号と記載する）を分周して多相分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜７＞（以下、単に分周クロック信号と記載する）を出力するサブラッチ回路２０とを備える。
＜構成＞
図１に示す分周回路１００は、周波数ｆｏｓｃを持つ多相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜７＞のうち、ＣＬＫ＜３＞を基準クロック信号ＳＩＧＡとし、ＣＬＫ＜７＞を基準クロック信号ＳＩＧＢとし、これらの基準クロック信号ＳＩＧＡ（＝ＣＬＫ＜３＞）及びＳＩＧＢ（＝ＣＬＫ＜７＞）をトリガとして、これらの基準クロック信号ＳＩＧＡ及びＳＩＧＢを分周し、反転データ信号ＮＤＴＡ及びＮＤＴＢを出力するメインラッチ回路１０と、反転データ信号ＮＤＴＡ及びＮＤＴＢをそれぞれデータ端子Ｄに入力し、多相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜７＞（以下、単にクロック信号と記載する）を分周して多相分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜７＞（以下、単に分周クロック信号と記載する）を出力するサブラッチ回路２０とを備える。
更に具体的には、メインラッチ回路１０は、基準クロック信号ＳＩＧＡをトリガとして、ｆｏｓｃ／２の周波数を持つ分周クロック信号をデータ信号ＤＴＡ及び反転データ信号ＮＤＴＡとして出力するラッチ回路ＤＦＦＡと、基準クロック信号ＳＩＧＢをトリガとして、ｆｏｓｃ／２の周波数を持つ分周クロック信号をデータ信号ＤＴＢ及び反転データ信号ＮＤＴＢとして出力するラッチ回路ＤＦＦＢとを備え、反転データ信号ＮＤＴＢをラッチ回路ＤＦＦＡのデータ端子Ｄに入力し、データ信号ＤＴＡをラッチ回路ＤＦＦＢのデータ端子Ｄに入力する。
一方、サブラッチ回路２０は、反転データ信号ＮＤＴＡを取り込み、クロック信号ＣＬＫ＜０＞～ＣＬＫ＜３＞をトリガとして、分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜３＞を出力するラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞と、反転データ信号ＮＤＴＢを取り込み、クロック信号ＣＬＫ＜４＞～ＣＬＫ＜７＞をトリガとして、分周クロック信号ＦＣＫ＜４＞～ＦＣＫ＜７＞を出力するラッチ回路ＤＦＦ＜４＞～ＤＦＦ＜７＞とを備える。
次に、図２を参照しつつ、図１に示した分周回路１００の動作を簡単に説明する。
〔時刻Ｔ０：初期状態〕
まず時刻Ｔ０において、ラッチ回路ＤＦＦＡの出力Ｑは“Ｌ”（ＤＴＡ＝“Ｌ”）であり、反転出力ＮＱは“Ｈ”（ＮＤＴＡ＝“Ｈ”）、一方、ラッチ回路ＤＦＦＢの出力Ｑも“Ｌ”（ＤＴＢ＝“Ｌ”）であり、反転出力ＮＱは“Ｈ”（ＮＤＴＢ＝“Ｈ”）である。したがって、基準クロック信号ＳＩＧＡが“Ｌ”であるラッチ回路ＤＦＦＡでは、ラッチ回路ＤＦＦＡに反転データ信号ＮＤＴＢ＝“Ｈ”が取り込まれる。また、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞のデータ端子Ｄには反転データ信号ＮＤＴＡ＝“Ｈ”が、ラッチ回路ＤＦＦ＜４＞～ＤＦＦ＜７＞のデータ端子Ｄには反転データ信号ＮＤＴＢ＝“Ｈ”がそれぞれ入力されており、クロック信号ＣＬＫ＜０＞～ＣＬＫ＜３＞が“Ｌ”であるラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞では、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞に反転データ信号ＮＤＴＡ＝“Ｈ”が取り込まれる。また、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜７＞の出力Ｑ（分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜７＞）は、全て“Ｌ”に固定されている。
まず時刻Ｔ０において、ラッチ回路ＤＦＦＡの出力Ｑは“Ｌ”（ＤＴＡ＝“Ｌ”）であり、反転出力ＮＱは“Ｈ”（ＮＤＴＡ＝“Ｈ”）、一方、ラッチ回路ＤＦＦＢの出力Ｑも“Ｌ”（ＤＴＢ＝“Ｌ”）であり、反転出力ＮＱは“Ｈ”（ＮＤＴＢ＝“Ｈ”）である。したがって、基準クロック信号ＳＩＧＡが“Ｌ”であるラッチ回路ＤＦＦＡでは、ラッチ回路ＤＦＦＡに反転データ信号ＮＤＴＢ＝“Ｈ”が取り込まれる。また、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞のデータ端子Ｄには反転データ信号ＮＤＴＡ＝“Ｈ”が、ラッチ回路ＤＦＦ＜４＞～ＤＦＦ＜７＞のデータ端子Ｄには反転データ信号ＮＤＴＢ＝“Ｈ”がそれぞれ入力されており、クロック信号ＣＬＫ＜０＞～ＣＬＫ＜３＞が“Ｌ”であるラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞では、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞に反転データ信号ＮＤＴＡ＝“Ｈ”が取り込まれる。また、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜７＞の出力Ｑ（分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜７＞）は、全て“Ｌ”に固定されている。
〔時刻Ｔ１〕
時刻Ｔ１において、クロック信号ＣＬＫ＜０＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜０＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜０＞が“Ｈ”となる。また、クロック信号ＣＬＫ＜４＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜４＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｈ”を取り込む。
時刻Ｔ１において、クロック信号ＣＬＫ＜０＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜０＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜０＞が“Ｈ”となる。また、クロック信号ＣＬＫ＜４＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜４＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｈ”を取り込む。
以下、時刻Ｔ２～Ｔ３においても同様にして、ラッチ回路ＤＦＦ＜１＞～ＤＦＦ＜２＞の出力Ｑが“Ｈ”となり、一方ラッチ回路ＤＦＦ＜５＞～ＤＦＦ＜６＞は反転データ信号ＮＤＴＢ＝“Ｈ”を取り込む。
〔時刻Ｔ４〕
時刻Ｔ４において、クロック信号ＣＬＫ＜３＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜３＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜３＞が“Ｈ”となる。一方、クロック信号ＣＬＫ＜７＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜７＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｈ”を取り込む。ここで、反転データ信号ＮＤＴＡを使用する最後のラッチ回路ＤＦＦ＜３＞へのトリガ信号であるクロック信号ＣＬＫ＜３＞が“Ｈ”となったことで、反転データ信号ＮＤＴＡを論理変更してもミスラッチが発生することはなく、ラッチ回路ＤＦＦＡは、基準クロック信号ＳＩＧＡ（ＣＬＫ＜３＞）が“Ｈ”になることで出力Ｑ（ＤＴＡ）＝“Ｈ”、反転出力ＮＱ（ＮＤＴＡ）＝“Ｌ”を出力する。これにより、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞のデータ端子Ｄに入力される反転データ信号ＮＤＴＡが“Ｈ”から“Ｌ”に変更される。また、基準クロック信号ＳＩＧＢ（＝ＣＬＫ＜７＞）が“Ｌ”であるため、ラッチ回路ＤＦＦＢにはデータ端子Ｄに入力されているデータＤＴＡ＝“Ｈ”がＬデータラッチ時間Ｔｌａｔｆｍ以内で取り込まれる。ここで、Ｌデータデータラッチ時間Ｔｌａｔｆｍは、多相クロック信号数に関係なく、クロック周波数に大きく依存し、ほぼ（１／クロック周波数ｆｏｓｃ）／２であり、例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚの時、Ｌデータラッチ時間Ｔｌａｔｆｍ＝５ｎｓとなる。
時刻Ｔ４において、クロック信号ＣＬＫ＜３＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜３＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜３＞が“Ｈ”となる。一方、クロック信号ＣＬＫ＜７＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜７＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｈ”を取り込む。ここで、反転データ信号ＮＤＴＡを使用する最後のラッチ回路ＤＦＦ＜３＞へのトリガ信号であるクロック信号ＣＬＫ＜３＞が“Ｈ”となったことで、反転データ信号ＮＤＴＡを論理変更してもミスラッチが発生することはなく、ラッチ回路ＤＦＦＡは、基準クロック信号ＳＩＧＡ（ＣＬＫ＜３＞）が“Ｈ”になることで出力Ｑ（ＤＴＡ）＝“Ｈ”、反転出力ＮＱ（ＮＤＴＡ）＝“Ｌ”を出力する。これにより、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞のデータ端子Ｄに入力される反転データ信号ＮＤＴＡが“Ｈ”から“Ｌ”に変更される。また、基準クロック信号ＳＩＧＢ（＝ＣＬＫ＜７＞）が“Ｌ”であるため、ラッチ回路ＤＦＦＢにはデータ端子Ｄに入力されているデータＤＴＡ＝“Ｈ”がＬデータラッチ時間Ｔｌａｔｆｍ以内で取り込まれる。ここで、Ｌデータデータラッチ時間Ｔｌａｔｆｍは、多相クロック信号数に関係なく、クロック周波数に大きく依存し、ほぼ（１／クロック周波数ｆｏｓｃ）／２であり、例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚの時、Ｌデータラッチ時間Ｔｌａｔｆｍ＝５ｎｓとなる。
〔時刻Ｔ５〕
時刻Ｔ５において、クロック信号ＣＬＫ＜４＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜４＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜４＞が“Ｈ”となる。一方、クロック信号ＣＬＫ＜０＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜０＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＡ＝“Ｌ”をＬデータラッチ時間Ｔｌａｔｆ以内で取り込む。ここで、Ｌデータラッチ時間Ｔｌａｔｆは、多相クロック信号数に関係なく、クロック周波数に大きく依存し、ほぼ（１／クロック周波数ｆｏｓｃ）／２であり、例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚの時、Ｌデータラッチ時間Ｔｌａｔｆ＝５ｎｓとなる。
時刻Ｔ５において、クロック信号ＣＬＫ＜４＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜４＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜４＞が“Ｈ”となる。一方、クロック信号ＣＬＫ＜０＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜０＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＡ＝“Ｌ”をＬデータラッチ時間Ｔｌａｔｆ以内で取り込む。ここで、Ｌデータラッチ時間Ｔｌａｔｆは、多相クロック信号数に関係なく、クロック周波数に大きく依存し、ほぼ（１／クロック周波数ｆｏｓｃ）／２であり、例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚの時、Ｌデータラッチ時間Ｔｌａｔｆ＝５ｎｓとなる。
以下、時刻Ｔ６～Ｔ７においても同様にして、ラッチ回路ＤＦＦ＜５＞～ＤＦＦ＜６＞の出力Ｑが“Ｈ”となり、一方ラッチ回路ＤＦＦ＜１＞～ＤＦＦ＜２＞は反転データ信号ＮＤＴＡ＝“Ｌ”をＬデータラッチ時間Ｔｌａｔｆ以内で取り込む。
〔時刻Ｔ８〕
時刻Ｔ８において、クロック信号ＣＬＫ＜７＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜７＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜７＞が“Ｈ”となる。一方、クロック信号ＣＬＫ＜３＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜３＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＡ＝“Ｌ”をＬデータラッチ時間Ｔｌａｔｆ以内で取り込む。ここで、反転データ信号ＮＤＴＢを使用する最後のラッチ回路ＤＦＦ＜７＞へのトリガ信号であるクロック信号ＣＬＫ＜７＞が“Ｈ”となったことで、反転データ信号ＮＤＴＢを論理変更してもミスラッチが発生することはなく、ラッチ回路ＤＦＦＢは、基準クロック信号ＳＩＧＢが“Ｈ”になることで出力Ｑ（ＤＴＢ）＝“Ｈ”、反転出力ＮＱ（ＮＤＴＢ）＝“Ｌ”を出力する。これにより、ラッチ回路ＤＦＦ＜４＞～ＤＦＦ＜７＞のデータ端子Ｄに入力される反転データ信号ＮＤＴＢが“Ｈ”から“Ｌ”に変更される。また、基準クロック信号ＳＩＧＡ（＝ＣＬＫ＜３＞）が“Ｌ”であるため、ラッチ回路ＤＦＦＡにはデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｌ”がＨデータラッチ時間Ｔｌａｔｒｍ以内で取り込まれる。ここで、Ｈデータラッチ時間Ｔｌａｔｒｍは、多相クロック信号数に関係なく、クロック周波数に大きく依存し、ほぼ（１／クロック周波数ｆｏｓｃ）／２であり、例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚの時、Ｈデータラッチ時間Ｔｌａｔｒｍ＝５ｎｓとなる。
時刻Ｔ８において、クロック信号ＣＬＫ＜７＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜７＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜７＞が“Ｈ”となる。一方、クロック信号ＣＬＫ＜３＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜３＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＡ＝“Ｌ”をＬデータラッチ時間Ｔｌａｔｆ以内で取り込む。ここで、反転データ信号ＮＤＴＢを使用する最後のラッチ回路ＤＦＦ＜７＞へのトリガ信号であるクロック信号ＣＬＫ＜７＞が“Ｈ”となったことで、反転データ信号ＮＤＴＢを論理変更してもミスラッチが発生することはなく、ラッチ回路ＤＦＦＢは、基準クロック信号ＳＩＧＢが“Ｈ”になることで出力Ｑ（ＤＴＢ）＝“Ｈ”、反転出力ＮＱ（ＮＤＴＢ）＝“Ｌ”を出力する。これにより、ラッチ回路ＤＦＦ＜４＞～ＤＦＦ＜７＞のデータ端子Ｄに入力される反転データ信号ＮＤＴＢが“Ｈ”から“Ｌ”に変更される。また、基準クロック信号ＳＩＧＡ（＝ＣＬＫ＜３＞）が“Ｌ”であるため、ラッチ回路ＤＦＦＡにはデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｌ”がＨデータラッチ時間Ｔｌａｔｒｍ以内で取り込まれる。ここで、Ｈデータラッチ時間Ｔｌａｔｒｍは、多相クロック信号数に関係なく、クロック周波数に大きく依存し、ほぼ（１／クロック周波数ｆｏｓｃ）／２であり、例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚの時、Ｈデータラッチ時間Ｔｌａｔｒｍ＝５ｎｓとなる。
〔時刻Ｔ９〕
時刻Ｔ９において、クロック信号ＣＬＫ＜０＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜０＞の出力Ｑが“Ｌ”となる。これにより、分周クロック信号ＦＣＫ＜０＞が“Ｌ”となる。一方、クロック信号ＣＬＫ＜４＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜４＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｌ”をＬデータラッチ時間Ｔｌａｔｆ以内で取り込む。
時刻Ｔ９において、クロック信号ＣＬＫ＜０＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜０＞の出力Ｑが“Ｌ”となる。これにより、分周クロック信号ＦＣＫ＜０＞が“Ｌ”となる。一方、クロック信号ＣＬＫ＜４＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜４＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｌ”をＬデータラッチ時間Ｔｌａｔｆ以内で取り込む。
以下、時刻Ｔ１０～Ｔ１１においても同様にして、ラッチ回路ＤＦＦ＜１＞～ＤＦＦ＜２＞の出力Ｑが“Ｌ”となり、一方ラッチ回路ＤＦＦ＜５＞～ＤＦＦ＜６＞は反転データ信号ＮＤＴＢ＝“Ｌ”をＬデータラッチ時間Ｔｌａｔｆ以内で取り込む。
〔時刻Ｔ１２〕
時刻Ｔ１２において、クロック信号ＣＬＫ＜３＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜３＞の出力Ｑが“Ｌ”となる。これにより、分周クロック信号ＦＣＫ＜３＞が“Ｌ”となる。一方、クロック信号ＣＬＫ＜７＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜７＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｌ”をＬデータラッチ時間Ｔｌａｔｆ以内で取り込む。ここで、反転データ信号ＮＤＴＡを使用する最後のラッチ回路ＤＦＦ＜３＞へのトリガ信号であるクロック信号ＣＬＫ＜３＞が“Ｈ”となったことで、反転データ信号ＮＤＴＡを論理変更してもミスラッチが発生することはなく、ラッチ回路ＤＦＦＡは基準クロック信号ＳＩＧＡが“Ｈ”になることで出力Ｑ（ＤＴＡ）＝“Ｌ”、反転出力ＮＱ（ＮＤＴＡ）＝“Ｈ”として出力する。これにより、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞のデータ端子Ｄである反転データ信号ＮＤＴＡが“Ｌ”から“Ｈ”に変更される。また、基準クロック信号ＳＩＧＢ（＝ＣＬＫ＜７＞）が“Ｌ”であるため、ラッチ回路ＤＦＦＢにはデータ端子Ｄに入力されているデータＤＴＡ＝“Ｌ”がラッチ時間Ｔｌａｔｒｍ以内に取り込まれる。
時刻Ｔ１２において、クロック信号ＣＬＫ＜３＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜３＞の出力Ｑが“Ｌ”となる。これにより、分周クロック信号ＦＣＫ＜３＞が“Ｌ”となる。一方、クロック信号ＣＬＫ＜７＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜７＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｌ”をＬデータラッチ時間Ｔｌａｔｆ以内で取り込む。ここで、反転データ信号ＮＤＴＡを使用する最後のラッチ回路ＤＦＦ＜３＞へのトリガ信号であるクロック信号ＣＬＫ＜３＞が“Ｈ”となったことで、反転データ信号ＮＤＴＡを論理変更してもミスラッチが発生することはなく、ラッチ回路ＤＦＦＡは基準クロック信号ＳＩＧＡが“Ｈ”になることで出力Ｑ（ＤＴＡ）＝“Ｌ”、反転出力ＮＱ（ＮＤＴＡ）＝“Ｈ”として出力する。これにより、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞のデータ端子Ｄである反転データ信号ＮＤＴＡが“Ｌ”から“Ｈ”に変更される。また、基準クロック信号ＳＩＧＢ（＝ＣＬＫ＜７＞）が“Ｌ”であるため、ラッチ回路ＤＦＦＢにはデータ端子Ｄに入力されているデータＤＴＡ＝“Ｌ”がラッチ時間Ｔｌａｔｒｍ以内に取り込まれる。
〔時刻Ｔ１３〕
時刻Ｔ１３において、クロック信号ＣＬＫ＜４＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜４＞の出力Ｑが“Ｌ”となる。これにより、分周クロック信号ＦＣＫ＜４＞が“Ｌ”となる。一方、クロック信号ＣＬＫ＜０＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜０＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＡ＝“Ｈ”をＨデータラッチ時間Ｔｌａｔｒ以内で取り込む。ここで、Ｈデータラッチ時間Ｔｌａｔｒは、多相クロック信号数に関係なく、ほぼ（１／クロック周波数ｆｏｓｃ）／２であり、例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚの時、Ｈデータラッチ時間Ｔｌａｔｒ＝５ｎｓとなる。
時刻Ｔ１３において、クロック信号ＣＬＫ＜４＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜４＞の出力Ｑが“Ｌ”となる。これにより、分周クロック信号ＦＣＫ＜４＞が“Ｌ”となる。一方、クロック信号ＣＬＫ＜０＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜０＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＡ＝“Ｈ”をＨデータラッチ時間Ｔｌａｔｒ以内で取り込む。ここで、Ｈデータラッチ時間Ｔｌａｔｒは、多相クロック信号数に関係なく、ほぼ（１／クロック周波数ｆｏｓｃ）／２であり、例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚの時、Ｈデータラッチ時間Ｔｌａｔｒ＝５ｎｓとなる。
以下、時刻Ｔ１４～Ｔ１５においても同様にして、ラッチ回路ＤＦＦ＜５＞～ＤＦＦ＜６＞の出力Ｑが“Ｌ”となり、一方ラッチ回路ＤＦＦ＜１＞～ＤＦＦ＜２＞は反転データ信号ＮＤＴＡ＝“Ｈ”をＨデータラッチ時間Ｔｌａｔｒ以内で取り込む。
〔時刻Ｔ１６〕
時刻Ｔ１６において、クロック信号ＣＬＫ＜７＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜７＞の出力Ｑが“Ｌ”となる。これにより、分周クロック信号ＦＣＫ＜７＞が“Ｌ”となる。一方、クロック信号ＣＬＫ＜３＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜３＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＡ＝“Ｈ”をＨデータラッチ時間Ｔｌａｔｒ以内で取り込む。ここで、反転データ信号ＮＤＴＢを使用する最後のラッチ回路ＤＦＦ＜７＞へのトリガ信号であるクロック信号ＣＬＫ＜７＞が“Ｈ”となったことで、反転データ信号ＮＤＴＢを論理変更してもミスラッチが発生することはなく、ラッチ回路ＤＦＦＢは基準クロック信号ＳＩＧＢが“Ｈ”になることで出力Ｑ（ＤＴＢ）＝“Ｌ”、反転出力ＮＱ（ＮＤＴＢ）＝“Ｈ”を出力する。これにより、ラッチ回路ＤＦＦ＜４＞～ＤＦＦ＜７＞のデータ端子Ｄである反転データ信号ＮＤＴＢが“Ｌ”から“Ｈ”に変更される。また、基準クロック信号ＳＩＧＡ（＝ＣＬＫ＜３＞）が“Ｌ”であるため、ラッチ回路ＤＦＦＡにはデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｈ”がラッチ時間Ｔｌａｔｆｍ以内で取り込まれる。
時刻Ｔ１６において、クロック信号ＣＬＫ＜７＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜７＞の出力Ｑが“Ｌ”となる。これにより、分周クロック信号ＦＣＫ＜７＞が“Ｌ”となる。一方、クロック信号ＣＬＫ＜３＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜３＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＡ＝“Ｈ”をＨデータラッチ時間Ｔｌａｔｒ以内で取り込む。ここで、反転データ信号ＮＤＴＢを使用する最後のラッチ回路ＤＦＦ＜７＞へのトリガ信号であるクロック信号ＣＬＫ＜７＞が“Ｈ”となったことで、反転データ信号ＮＤＴＢを論理変更してもミスラッチが発生することはなく、ラッチ回路ＤＦＦＢは基準クロック信号ＳＩＧＢが“Ｈ”になることで出力Ｑ（ＤＴＢ）＝“Ｌ”、反転出力ＮＱ（ＮＤＴＢ）＝“Ｈ”を出力する。これにより、ラッチ回路ＤＦＦ＜４＞～ＤＦＦ＜７＞のデータ端子Ｄである反転データ信号ＮＤＴＢが“Ｌ”から“Ｈ”に変更される。また、基準クロック信号ＳＩＧＡ（＝ＣＬＫ＜３＞）が“Ｌ”であるため、ラッチ回路ＤＦＦＡにはデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｈ”がラッチ時間Ｔｌａｔｆｍ以内で取り込まれる。
〔時刻Ｔ１７〕
時刻Ｔ１７において、クロック信号ＣＬＫ＜０＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜０＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜０＞が“Ｈ”となり、クロック信号ＣＬＫ＜０＞の周波数ｆｏｓｃに対して１／２の周波数を持つ分周クロック信号ＦＣＫ＜０＞が生成される。一方、クロック信号ＣＬＫ＜４＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜４＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｈ”をＨデータラッチ時間Ｔｌａｔｒ以内で取り込む。
時刻Ｔ１７において、クロック信号ＣＬＫ＜０＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜０＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜０＞が“Ｈ”となり、クロック信号ＣＬＫ＜０＞の周波数ｆｏｓｃに対して１／２の周波数を持つ分周クロック信号ＦＣＫ＜０＞が生成される。一方、クロック信号ＣＬＫ＜４＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜４＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｈ”をＨデータラッチ時間Ｔｌａｔｒ以内で取り込む。
以下、時刻Ｔ１８～Ｔ１９においても同様にして、ラッチ回路ＤＦＦ＜１＞～ＤＦＦ＜２＞の出力Ｑが“Ｈ”となって、クロック信号ＣＬＫ＜１＞～ＣＬＫ＜２＞の１／２の周波数を持つ分周クロック信号ＦＣＫ＜１＞～ＦＣＫ＜２＞が生成される。一方、ラッチ回路ＤＦＦ＜５＞～ＤＦＦ＜６＞は反転データ信号ＮＤＴＢ＝“Ｈ”をＨデータラッチ時間Ｔｌａｔｒ以内で取り込む。
〔時刻Ｔ２０〕
時刻Ｔ２０において、クロック信号ＣＬＫ＜３＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜３＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜３＞が“Ｈ”となる。一方、クロック信号ＣＬＫ＜７＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜７＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｈ”をＨデータラッチ時間Ｔｌａｔｒ以内で取り込む。ここで、反転データ信号ＮＤＴＡを使用する最後のラッチ回路ＤＦＦ＜３＞の出力Ｑ（ＦＣＫ＜３＞）が“Ｈ”となったことで、反転データ信号ＮＤＴＡを論理変更してもミスラッチが発生することはなく、ラッチ回路ＤＦＦＡは基準クロック信号ＳＩＧＡが“Ｈ”になることで出力Ｑ（ＤＴＡ）＝“Ｈ”、反転出力ＮＱ（ＮＤＴＡ）＝“Ｌ”を出力する。これにより、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞のデータ端子Ｄである反転データ信号ＮＤＴＡが“Ｈ”から“Ｌ”に変更される。また、基準クロック信号ＳＩＧＢ（＝ＣＬＫ＜７＞）が“Ｌ”であるため、ラッチ回路ＤＦＦＢにはデータ端子Ｄに入力されているデータＤＴＡ＝“Ｈ”が取り込まれる。
時刻Ｔ２０において、クロック信号ＣＬＫ＜３＞が“Ｈ”になると、ラッチ回路ＤＦＦ＜３＞の出力Ｑが“Ｈ”となる。これにより、分周クロック信号ＦＣＫ＜３＞が“Ｈ”となる。一方、クロック信号ＣＬＫ＜７＞が“Ｌ”になると、ラッチ回路ＤＦＦ＜７＞はデータ端子Ｄに入力されている反転データ信号ＮＤＴＢ＝“Ｈ”をＨデータラッチ時間Ｔｌａｔｒ以内で取り込む。ここで、反転データ信号ＮＤＴＡを使用する最後のラッチ回路ＤＦＦ＜３＞の出力Ｑ（ＦＣＫ＜３＞）が“Ｈ”となったことで、反転データ信号ＮＤＴＡを論理変更してもミスラッチが発生することはなく、ラッチ回路ＤＦＦＡは基準クロック信号ＳＩＧＡが“Ｈ”になることで出力Ｑ（ＤＴＡ）＝“Ｈ”、反転出力ＮＱ（ＮＤＴＡ）＝“Ｌ”を出力する。これにより、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞のデータ端子Ｄである反転データ信号ＮＤＴＡが“Ｈ”から“Ｌ”に変更される。また、基準クロック信号ＳＩＧＢ（＝ＣＬＫ＜７＞）が“Ｌ”であるため、ラッチ回路ＤＦＦＢにはデータ端子Ｄに入力されているデータＤＴＡ＝“Ｈ”が取り込まれる。
以降、時刻Ｔ２１にて時刻Ｔ５と同じ状態となった後、時刻Ｔ２２、Ｔ２３、Ｔ２４と推移する。以上の結果、クロック信号ＣＬＫ＜０＞～ＣＬＫ＜７＞の位相関係を維持しつつ正確な分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜７＞が繰り返し生成される。
なお、反転データ信号ＮＤＴＡの論理変更タイミングは、反転データ信号ＮＤＴＡを使用する最後のラッチ回路（例えばラッチ回路ＤＦＦ＜３＞）へのトリガ信号（クロック信号ＣＬＫ＜３＞）が“Ｈ”となった後、反転データ信号ＮＤＴＡを使用する最初のラッチ回路（例えばラッチ回路ＤＦＦ＜０＞）のトリガ信号（例えばクロック信号ＣＬＫ＜０＞）が“Ｌ”から“Ｈ”となるまでであればよい。
今、各相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜Ｎ＞からなる多相クロック信号（Ｎ≧３）を備えた場合、最後のラッチ回路はＤＦＦ＜Ｋ＞（１≦Ｋ≦Ｎ－１）の範囲で選択することができる。
反転データ信号ＮＤＴＡを使用する最後のラッチ回路をＤＦＦ＜Ｋ＞、最初のラッチ回路をＤＦＦ＜０＞とすると、ラッチ回路ＤＦＦＡの基準クロック信号ＳＩＧＡは、クロック信号ＣＬＫ＜Ｋ＞～ＣＬＫ＜Ｎ＞のいずれかでよく、更には、クロック信号ＣＬＫ＜Ｋ＞～ＣＬＫ＜Ｎ＞を演算させて生成した演算後のクロック信号、また、これらのクロック信号を遅延させたクロック信号を用いてもよい。図示の例では、各相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜７＞からなる多相クロック信号を備え、反転データ信号ＮＤＴＡを使用する最後のラッチ回路をＤＦＦ＜３＞、最初のラッチ回路をＤＦＦ＜０＞とすると、ラッチ回路ＤＦＦＡの基準クロック信号ＳＩＧＡは、クロック信号ＣＬＫ＜３＞～ＣＬＫ＜７＞のいずれかでよく、更には、クロック信号ＣＬＫ＜３＞～ＣＬＫ＜７＞を演算させて生成した演算後のクロック信号、また、これらのクロック信号を遅延させたクロック信号を用いてもよい。
また、反転データ信号ＮＤＴＢの論理変更タイミングは、反転データ信号ＮＤＴＢを使用する最後のラッチ回路（例えばラッチ回路ＤＦＦ＜７＞）へのトリガ信号（クロック信号ＣＬＫ＜７＞）が“Ｈ”となった後、反転データ信号ＮＤＴＢを使用する最初のラッチ回路（例えばラッチ回路ＤＦＦ＜４＞）のトリガ信号（例えばクロック信号ＣＬＫ＜４＞）が“Ｌ”から“Ｈ”となるまでであればよい。
今、各相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜Ｎ＞からなる多相クロック信号（Ｎ≧３）を備えた場合、反転データ信号ＮＤＴＡを使用するラッチ回路をＤＦＦ＜０＞～ＤＦＦ＜Ｋ＞とすると、反転データ信号ＮＤＴＢを使用する最初のラッチ回路はＤＦＦ＜Ｋ＋１＞（１≦Ｋ≦Ｎ－１）となり、反転データ信号ＮＤＴＢを使用する最後のラッチ回路はＤＦＦ＜Ｎ＞となる。ラッチ回路ＤＦＦＢの基準クロック信号ＳＩＧＢは、クロック信号ＣＬＫ＜Ｎ＞、ＣＬＫ＜０＞～ＣＬＫ＜Ｋ＞のいずれかでよく、更には、クロック信号ＣＬＫ＜Ｎ＞、ＣＬＫ＜０＞～ＣＬＫ＜Ｋ＞を演算させて生成した演算後のクロック信号、また、これらのクロック信号を遅延させたクロック信号を用いてもよい。図示の例では、各相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜７＞からなる多相クロック信号を備え、反転データ信号ＮＤＴＢを使用する最後のラッチ回路をＤＦＦ＜７＞、最初のラッチ回路をＤＦＦ＜４＞とすると、ラッチ回路ＤＦＦＢの基準クロック信号ＳＩＧＢは、クロック信号ＣＬＫ＜７＞、ＣＬＫ＜０＞～ＣＬＫ＜３＞のいずれかでよく、更には、クロック信号ＣＬＫ＜７＞、ＣＬＫ＜０＞～ＣＬＫ＜３＞を演算させて生成した演算後のクロック信号、また、これらのクロック信号を遅延させたクロック信号を用いてもよい。
なお、各相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜７＞からなる８相クロック信号を用いた例を取り上げて説明を行ったが、図３の分周回路２００に示す構成でも同様の動作及び効果を得ることが可能であり、偶数相からなる多相クロック信号であればよい。
また、多相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜７＞において基準クロック信号をＳＩＧＡ及びＳＩＧＢとし、メインラッチ回路１０としてラッチ回路ＤＦＦＡ及びＤＦＦＢを用いた例を取り上げて説明を行ったが、図３の変形例である図４の分周回路２５０の構成のように、０～１８０度のクロック信号のみを分周する場合、基準クロック信号ＳＩＧＡ、メインラッチ回路１０としてラッチ回路ＤＦＦＡのみを用いた構成を使用することが可能であり、同様の動作と効果を得ることが可能である。当然、設計マージンによって、１８０度をそれ以上に設定してもよい。同様に基準クロック信号ＳＩＧＢ、メインラッチ回路１０としてラッチ回路ＤＦＦＢのみを用いた構成も可能である。
更に、基準クロック信号をＳＩＧＡ及びＳＩＧＢの２本とし、それに対応するメインラッチ回路１０として２個のラッチ回路ＤＦＦＡ及びＤＦＦＢを設け、これらラッチ回路ＤＦＦＡ及びＤＦＦＢが出力する２本の反転データ信号ＮＤＴＡ及びＮＤＴＢを利用し、これら２本の反転データ信号ＮＤＴＡ及びＮＤＴＢに対応するサブラッチ回路２０としてラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞及びラッチ回路ＤＦＦ＜４＞～ＤＦＦ＜７＞を設けたが、基準クロック信号をＭ本（Ｍは１以上の整数値）とし、それに対応するメインラッチ回路１０としてＭ個のラッチ回路を設け、このメインラッチ回路１０のＭ個のラッチ回路が出力するＭ本の反転データ信号を利用し、これらＭ本の反転データ信号に対応するサブラッチ回路２０としてＭ個のラッチ回路部を設けることも可能である。
＜効果＞
以上のように、同一周波数の多相クロック信号をトリガとして動作し、反転データ信号生成用に分周クロックを生成するメインラッチ回路１０と、反転データ信号を用いて多相クロック信号から分周クロック信号を生成するサブラッチ回路２０とを備えたことで、分周回路に用いる全てのラッチ回路のデータラッチ時間を十分に確保することができ、かつ位相関係を維持することができる。これによって、高い周波数における多相クロック信号においても正確な分周クロック信号を生成することができる。
以上のように、同一周波数の多相クロック信号をトリガとして動作し、反転データ信号生成用に分周クロックを生成するメインラッチ回路１０と、反転データ信号を用いて多相クロック信号から分周クロック信号を生成するサブラッチ回路２０とを備えたことで、分周回路に用いる全てのラッチ回路のデータラッチ時間を十分に確保することができ、かつ位相関係を維持することができる。これによって、高い周波数における多相クロック信号においても正確な分周クロック信号を生成することができる。
また、反転データ信号の生成タイミングを多相クロック信号及び遅延回路を用いて任意に生成できるため、回路動作マージンを十分に確保することができる。
（第２の実施形態）
＜構成＞
図５に示す分周回路３００は、クロック信号ＣＬＫ＜０＞～ＣＬＫ＜Ｎ＞（Ｎは１以上の奇数値）を分周する第２の実施形態の分周回路であり、第１の実施形態に対して、サブラッチ回路２０において、ラッチ回路ＤＦＦ＜２×Ｉ＞（０≦Ｉ≦（Ｎ－１）／２）のみを用いたものである。
＜構成＞
図５に示す分周回路３００は、クロック信号ＣＬＫ＜０＞～ＣＬＫ＜Ｎ＞（Ｎは１以上の奇数値）を分周する第２の実施形態の分周回路であり、第１の実施形態に対して、サブラッチ回路２０において、ラッチ回路ＤＦＦ＜２×Ｉ＞（０≦Ｉ≦（Ｎ－１）／２）のみを用いたものである。
ラッチ回路ＤＦＦ＜２×Ｉ＞に入力されるクロック信号と出力される分周クロック信号との関係は、次のとおりである。すなわち、クロック信号ＣＬＫ＜０＞～ＣＬＫ＜Ｎ＞のうち、クロック信号ＣＬＫ＜２×Ｉ＞がラッチ回路ＤＦＦ＜２×Ｉ＞に入力され、出力Ｑより分周クロック信号ＦＣＫ＜Ｉ＞が、反転出力ＮＱより分周クロック信号ＦＣＫ＜Ｉ＋（Ｎ＋１）／２＞がそれぞれ出力される。もちろん、分周クロック信号ＦＣＫ＜Ｉ＋（Ｎ＋１）／２＞は、分周クロック信号ＦＣＫ＜Ｉ＞から生成してもよい。
これによって、図６に示すとおり、Ｌデータラッチ時間Ｔｌａｔｆ及びＨデータラッチ時間Ｔｌａｔｒは、第１の実施形態と同様、多相クロック信号数に関係なく、ほぼ（１／クロック周波数ｆｏｓｃ）／２である。例えば、クロック周波数ｆｏｓｃ＝１００ＭＨｚの時、Ｈデータラッチ時間Ｔｌａｔｒ、Ｌデータラッチ時間Ｔｌａｔｆは、いずれも５ｎｓとなる。また、それぞれの分周クロック信号の位相差を分周クロック信号の周期に対して均等に分割することができる。つまり、分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜Ｎ＞の立ち上がり又は立ち下がりの遅延時間Ｔｄｅｌｔは、Ｔｄｅｌｔ＝（１／ｆｏｓｃ）／２／（Ｎ＋１）に設定することができる。
なお、第１の実施形態に対して、サブラッチ回路２０のラッチ回路ＤＦＦ＜（２×Ｉ＋１）＞（０≦Ｉ≦（Ｎ－１）／２）のみを用いて構成してもよく、ラッチ回路ＤＦＦ＜（２×Ｉ＋１）＞に入力されるクロック信号と出力される分周クロック信号との関係は、次のようになる。すなわち、クロック信号ＣＬＫ＜０＞～ＣＬＫ＜Ｎ＞のうち、クロック信号ＣＬＫ＜（２×Ｉ＋１）＞がラッチ回路ＤＦＦ＜（２×Ｉ＋１）＞に入力され、出力Ｑより分周クロック信号ＦＣＫ＜Ｉ＞が、反転出力ＮＱより分周クロック信号ＦＣＫ＜Ｉ＋（Ｎ＋１）／２＞がそれぞれ出力される。もちろん、分周クロック信号ＦＣＫ＜Ｉ＋（Ｎ＋１）／２＞は、分周クロック信号ＦＣＫ＜Ｉ＞から生成してもよい。
また、ラッチ回路に関して、ラッチ回路ＤＦＦ＜２×Ｉ＞を用いた場合においても、ラッチ回路ＤＦＦ＜２×Ｉ＋１＞を用いた場合においても、ラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜Ｎ＞のうち、反転データ信号ＮＤＴＡに対してはラッチ回路ＤＦＦ＜Ｋ＞（Ｋ＝０～（Ｎ－１）／２）を接続し、反転データ信号ＮＤＴＢに対してはラッチ回路ＤＦＦ＜Ｋ＞（Ｋ＝（Ｎ＋１）／２～Ｎ）を接続した場合、Ｌデータラッチ時間Ｔｌａｔｆ及びＨデータラッチ時間Ｔｌａｔｒを最も長く設定できるが、これに限らず、反転データ信号ＮＤＴＡに対してはラッチ回路ＤＦＦ＜Ｋ＞（０～（Ｎ－２））を接続し、反転データ信号ＮＤＴＢに対してはラッチ回路ＤＦＦ＜Ｋ＞（（Ｎ－１）～Ｎ）を接続、あるいは、反転データ信号ＮＤＴＡに対してはラッチ回路ＤＦＦ＜Ｋ＞（０～１）を接続し、反転データ信号ＮＤＴＢに対してはラッチ回路ＤＦＦ＜Ｋ＞（２～Ｎ）を接続してもよい。
また、各相クロック信号ＣＬＫ＜０＞～ＣＬＫ＜７＞からなる８相クロック信号を用いた例を取り上げて説明を行ったが、図７の分周回路３５０に示す構成でも同様の動作及び効果を得ることが可能であり、偶数相からなる多相クロック信号であればよい。
＜効果＞
以上のように、クロック信号ＣＬＫ＜２×Ｉ＞とラッチ回路ＤＦＦ＜２×Ｉ＞、又は、クロック信号ＣＬＫ＜（２×Ｉ＋１）＞とラッチ回路ＤＦＦ＜２×Ｉ＋１＞を用いて、各ラッチ回路の出力Ｑより分周クロック信号ＦＣＫ＜Ｉ＞、反転出力ＮＱより分周クロック信号ＦＣＫ＜Ｉ＋（Ｎ＋１）／２＞を出力することで、それぞれの分周クロック信号の位相差を分周クロック信号の周期に対して均等に分割して、一定の遅延時間Ｔｄｅｌｔを設定することができる。また、サブラッチ回路２０の個数を削減することができ、回路面積を削減することが可能となる。
以上のように、クロック信号ＣＬＫ＜２×Ｉ＞とラッチ回路ＤＦＦ＜２×Ｉ＞、又は、クロック信号ＣＬＫ＜（２×Ｉ＋１）＞とラッチ回路ＤＦＦ＜２×Ｉ＋１＞を用いて、各ラッチ回路の出力Ｑより分周クロック信号ＦＣＫ＜Ｉ＞、反転出力ＮＱより分周クロック信号ＦＣＫ＜Ｉ＋（Ｎ＋１）／２＞を出力することで、それぞれの分周クロック信号の位相差を分周クロック信号の周期に対して均等に分割して、一定の遅延時間Ｔｄｅｌｔを設定することができる。また、サブラッチ回路２０の個数を削減することができ、回路面積を削減することが可能となる。
（第３の実施形態）
図８（ａ）、図８（ｂ）及び図８（ｃ）は、メインラッチ回路１０の変形例である。図８（ｂ）及び図８（ｃ）中のＮＲ＜０＞は論理素子である。第１の実施形態の図１で示されているように、メインラッチ回路１０は多相クロック数に依存せず１本又は２本の基準クロック信号のみが入力され、かつメインラッチ回路１０に入力される基準クロック信号ＳＩＧＡ及びＳＩＧＢは、理想的には１８０度の位相差を確保することができる。したがって、図８（ａ）、図８（ｂ）及び図８（ｃ）に示すとおり、ラッチ回路ＤＦＦＡの出力信号（出力Ｑ又は反転出力ＮＱ）をラッチ回路ＤＦＦＢのデータ信号として使用したとしても、データラッチ時間を十分に確保することができる。同様にラッチ回路ＤＦＦＢの出力信号（出力Ｑ又は反転出力ＮＱ）をラッチ回路ＤＦＦＡのデータ信号として使用したとしても、データラッチ時間を十分に確保することができる。本構成により、基準クロック信号ＳＩＧＡ及びＳＩＧＢの位相関係を保持しつつ分周クロック信号を生成し、当該分周クロック信号を次段のサブラッチ回路２０のデータ信号として供給することが可能である。
図８（ａ）、図８（ｂ）及び図８（ｃ）は、メインラッチ回路１０の変形例である。図８（ｂ）及び図８（ｃ）中のＮＲ＜０＞は論理素子である。第１の実施形態の図１で示されているように、メインラッチ回路１０は多相クロック数に依存せず１本又は２本の基準クロック信号のみが入力され、かつメインラッチ回路１０に入力される基準クロック信号ＳＩＧＡ及びＳＩＧＢは、理想的には１８０度の位相差を確保することができる。したがって、図８（ａ）、図８（ｂ）及び図８（ｃ）に示すとおり、ラッチ回路ＤＦＦＡの出力信号（出力Ｑ又は反転出力ＮＱ）をラッチ回路ＤＦＦＢのデータ信号として使用したとしても、データラッチ時間を十分に確保することができる。同様にラッチ回路ＤＦＦＢの出力信号（出力Ｑ又は反転出力ＮＱ）をラッチ回路ＤＦＦＡのデータ信号として使用したとしても、データラッチ時間を十分に確保することができる。本構成により、基準クロック信号ＳＩＧＡ及びＳＩＧＢの位相関係を保持しつつ分周クロック信号を生成し、当該分周クロック信号を次段のサブラッチ回路２０のデータ信号として供給することが可能である。
（第４の実施形態）
図９に示す分周回路３７０は、図１の分周回路１００におけるメインラッチ回路１０とサブラッチ回路２０との間に論理素子３０を介在させたものである。この論理素子３０は、ラッチ回路ＤＦＦＡのデータ信号ＤＴＡを反転させることにより反転データ信号ＮＤＴＡを生成し、この反転データ信号ＮＤＴＡをラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞の各々のデータ端子Ｄへ供給するものである。図９の分周回路３７０に示す構成でも、図１の場合と同様の動作及び効果を得ることが可能である。
図９に示す分周回路３７０は、図１の分周回路１００におけるメインラッチ回路１０とサブラッチ回路２０との間に論理素子３０を介在させたものである。この論理素子３０は、ラッチ回路ＤＦＦＡのデータ信号ＤＴＡを反転させることにより反転データ信号ＮＤＴＡを生成し、この反転データ信号ＮＤＴＡをラッチ回路ＤＦＦ＜０＞～ＤＦＦ＜３＞の各々のデータ端子Ｄへ供給するものである。図９の分周回路３７０に示す構成でも、図１の場合と同様の動作及び効果を得ることが可能である。
図９の変形例である図１０の分周回路３８０の構成のように、ラッチ回路ＤＦＦＢの反転データ信号ＮＤＴＢとラッチ回路ＤＦＦ＜４＞～ＤＦＦ＜７＞の各々のデータ端子Ｄとの間にバッファ機能を持つ論理素子３１を更に介在させることも可能である。
（第５の実施形態）
図１１は、実施の形態１の分周回路１００や、実施の形態２の分周回路３００において、多相クロック信号をＮ分周するものである。
図１１は、実施の形態１の分周回路１００や、実施の形態２の分周回路３００において、多相クロック信号をＮ分周するものである。
図１１の分周回路４００は、メインラッチ回路１０をＮ段接続してなる多段メインラッチ回路１５を有することで、Ｎ分周が可能である。図１１では、８分周するためメインラッチ回路１０を３段直列に接続して構成している。それぞれのメインラッチ回路１０は、図１又は図８（ａ）～図８（ｃ）に示されるように、他のラッチ回路の出力信号を入力して分周信号を出力する構成であればよく、図１又は図８（ａ）～図８（ｃ）と同等の機能を有するものであれば、これに限らなくてよい。また、当然、段数も任意の段数を直列に接続することが可能であり、それぞれのメインラッチ回路１０を構成するラッチ回路もＤＦＦＡ及びＤＦＦＢの２つでなくてもよい。例えば、図４に１つのラッチ回路ＤＦＦＡの構成を示しているが、任意の数で構成することが可能である。
以上により、多相クロック信号をＮ分周するとき、ラッチ回路の個数が少ないメインラッチ回路１０のみを任意の段数直列に接続すればよく、面積の増大を抑制することが可能である。
（第６の実施形態）
図１２の５００は、多相分周回路を使用した内部電圧発生回路の例である。図１２において、５１０は多相クロック信号ＣＫ＜０＞～ＣＫ＜Ｎ＞を発生するオシレータ回路（ＯＳＣ）、５２０は多相クロック信号ＣＫ＜０＞～ＣＫ＜Ｎ＞を分周して多相分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜Ｎ＞を生成する多相クロック分周回路、５３０は多相クロック信号ＣＫ＜０＞～ＣＫ＜Ｎ＞に同期して昇圧動作を行い、昇圧電圧ＶＰＵＭＰ１を発生する第１の昇圧回路（ＰＵＭＰ１）、５４０は多相分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜Ｎ＞に同期して昇圧動作を行い、昇圧電圧ＶＰＵＭＰ２を発生する第２の昇圧回路（ＰＵＭＰ２）である。
図１２の５００は、多相分周回路を使用した内部電圧発生回路の例である。図１２において、５１０は多相クロック信号ＣＫ＜０＞～ＣＫ＜Ｎ＞を発生するオシレータ回路（ＯＳＣ）、５２０は多相クロック信号ＣＫ＜０＞～ＣＫ＜Ｎ＞を分周して多相分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜Ｎ＞を生成する多相クロック分周回路、５３０は多相クロック信号ＣＫ＜０＞～ＣＫ＜Ｎ＞に同期して昇圧動作を行い、昇圧電圧ＶＰＵＭＰ１を発生する第１の昇圧回路（ＰＵＭＰ１）、５４０は多相分周クロック信号ＦＣＫ＜０＞～ＦＣＫ＜Ｎ＞に同期して昇圧動作を行い、昇圧電圧ＶＰＵＭＰ２を発生する第２の昇圧回路（ＰＵＭＰ２）である。
図１２の内部電圧発生回路５００に示すように、多相クロック分周回路５２０を用いることで、オシレータ回路５１０を共通に使用することが可能となり、回路面積の増大及び出力電圧変動を抑制することが可能となる。当然、多相クロック分周回路５２０における分周比は、２分周に限らず、第５の実施形態で説明したように、第１の実施形態の分周回路１００、第２の実施形態の分周回路３００等を多段に接続することで４分周、８分周等も可能である。
本発明に係る分周回路は、位相関係を保持又は等分配しつつ高い周波数の多相クロック信号を分周することが可能であり、不揮発性半導体記憶装置に用いられる昇圧回路やＣＭＯＳプロセスで用いられる多相クロック信号を分周する機能を必要とする様々な部品用途に応用できる。
１０ メインラッチ回路
１５ 多段メインラッチ回路
２０ サブラッチ回路
３０，３１ 論理素子
１００，２００，２５０，３００，３５０，３７０，３８０，４００ 分周回路
５００ 内部電圧発生回路
５１０ オシレータ回路
５２０ 多相クロック分周回路
５３０ 第１の昇圧回路
５４０ 第２の昇圧回路
９００ 分周回路
ＣＬＫ＜０＞～ＣＬＫ＜７＞ 多相クロック信号（第２の信号）
ＤＦＦ＜０＞～ＤＦＦ＜７＞ ラッチ回路（第２の分周器）
ＤＦＦＡ，ＤＦＦＢ ラッチ回路（第１の分周器）
ＤＴ０～ＤＴ６ データ信号
ＤＴＡ，ＤＴＢ データ信号（第３の信号）
ＦＣＫ＜０＞～ＦＣＫ＜７＞ 多相分周クロック信号（第４の信号）
ＮＤＴＡ，ＮＤＴＢ 反転データ信号（第３の信号）
ＮＲ＜０＞～ＮＲ＜６＞ 論理素子
ＳＩＧＡ，ＳＩＧＢ 基準クロック信号（第１の信号）
１５ 多段メインラッチ回路
２０ サブラッチ回路
３０，３１ 論理素子
１００，２００，２５０，３００，３５０，３７０，３８０，４００ 分周回路
５００ 内部電圧発生回路
５１０ オシレータ回路
５２０ 多相クロック分周回路
５３０ 第１の昇圧回路
５４０ 第２の昇圧回路
９００ 分周回路
ＣＬＫ＜０＞～ＣＬＫ＜７＞ 多相クロック信号（第２の信号）
ＤＦＦ＜０＞～ＤＦＦ＜７＞ ラッチ回路（第２の分周器）
ＤＦＦＡ，ＤＦＦＢ ラッチ回路（第１の分周器）
ＤＴ０～ＤＴ６ データ信号
ＤＴＡ，ＤＴＢ データ信号（第３の信号）
ＦＣＫ＜０＞～ＦＣＫ＜７＞ 多相分周クロック信号（第４の信号）
ＮＤＴＡ，ＮＤＴＢ 反転データ信号（第３の信号）
ＮＲ＜０＞～ＮＲ＜６＞ 論理素子
ＳＩＧＡ，ＳＩＧＢ 基準クロック信号（第１の信号）
Claims (17)
- Ｍを１以上の整数とし、ＮをＭ以上の整数とするとき、Ｍ本の第１の信号を受けるＭ個の第１の分周器と、Ｎ本の第２の信号を受けるＮ個の第２の分周器とを備えた分周回路であって、
Ｉ個目（１≦Ｉ≦Ｍ）の前記第１の分周器は、当該第１の分周器に入力される前記第１の信号に応じて、当該第１の信号を分周した第３の信号を出力し、
Ｋ個目（１≦Ｋ≦Ｎ）の前記第２の分周器は、当該第２の分周器に入力される前記第２の信号に応じて、当該第２の分周器に入力される前記第３の信号と同等の周波数を持つ第４の信号を出力することを特徴とする分周回路。 - 請求項１記載の分周回路において、
Ｉ個目の前記第１の分周器は、他の前記第１の分周器のいずれかが出力する前記第３の信号を入力することを特徴とする分周回路。 - 請求項１記載の分周回路において、
Ｍ本の前記第１の信号は、各々Ｎ本の前記第２の信号のいずれかと同一であることを特徴とする分周回路。 - 請求項１記載の分周回路において、
Ｍ本の前記第１の信号の周波数は、Ｎ本の前記第２の信号の周波数と同一であることを特徴とする分周回路。 - 請求項１記載の分周回路において、
Ｍ本の前記第１の信号とＮ本の前記第２の信号とは、それぞれ位相が異なる多相クロック信号であることを特徴とする分周回路。 - 請求項１記載の分周回路において、
Ｌを２以上の整数とするとき、Ｍ個の前記第１の分周器が直列にＬ段接続され、
Ｌ段接続されたＭ個の前記第１の分周器は、２Ｌ分周した前記第３の信号を出力することを特徴とする分周回路。 - 請求項６記載の分周回路において、
Ｌ段接続されたＭ個の前記第１の分周器は、同一段の他の前記第１の分周器のいずれかが出力する前記第３の信号を入力することを特徴とする分周回路。 - 請求項１記載の分周回路が前記第４の信号として出力した分周クロック信号に応じて昇圧動作を行うことを特徴とする昇圧回路。
- Ｍを１以上の整数とし、ＮをＭ以上の整数とするとき、Ｍ本の第１の信号を受けるＭ個の第１の分周器と、Ｎ本の第２の信号を受けるＮ個の第２の分周器とを備えた分周回路であって、
Ｉ個目（２≦Ｉ≦Ｍ）の前記第１の分周器は、前記第１の信号を入力する第１の入力端子と、前記第１の信号を分周して第３の信号を出力する第１の出力端子と、（Ｉ－１）個目の前記第１の分周器の前記第３の信号を入力する第２の入力端子とを有し、
Ｋ個目（１≦Ｋ≦Ｎ）の前記第２の分周器は、前記第２の信号を入力する第３の入力端子と、前記第３の信号を入力する第４の入力端子と、前記第３の信号と同等の周波数を持つ第４の信号を出力する第２の出力端子とを有することを特徴とする分周回路。 - 請求項９記載の分周回路において、
Ｍ本の前記第１の信号は、各々Ｎ本の前記第２の信号のいずれかと同一であることを特徴とする分周回路。 - 請求項９記載の分周回路において、
Ｉ＝１個目の前記第１の分周器の第２の入力端子には、Ｉ＝１個目又はＩ＝Ｍ個目の前記第１の分周器の前記第３の信号が入力されることを特徴とする分周回路。 - 請求項９記載の分周回路において、
Ｉ個目（１≦Ｉ≦Ｍ）の前記第１の分周器の第２の入力端子には、論理素子を介して前記第３の信号が入力されることを特徴とする分周回路。 - 請求項９記載の分周回路において、
Ｋ個目（１≦Ｋ≦Ｎ）の前記第２の分周器の前記第４の入力端子には、論理素子を介して前記第３の信号が入力されることを特徴とする分周回路。 - 請求項９記載の分周回路において、
Ｍ本の前記第１の信号とＮ本の前記第２の信号とは、それぞれ位相が異なる多相クロック信号であることを特徴とする分周回路。 - 請求項９記載の分周回路において、
Ｌを２以上の整数とするとき、Ｍ個の前記第１の分周器が直列にＬ段接続され、
Ｌ段接続されたＭ個の前記第１の分周器は、２Ｌ分周した前記第３の信号を出力することを特徴とする分周回路。 - 請求項１５記載の分周回路において、
Ｌ段接続されたＭ個の前記第１の分周器は、同一段の他の前記第１の分周器のいずれかが出力する前記第３の信号を入力することを特徴とする分周回路。 - 請求項９記載の分周回路が前記第４の信号として出力した分周クロック信号に応じて昇圧動作を行うことを特徴とする昇圧回路。
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