WO2010004747A1 - 多相クロック分周回路 - Google Patents
多相クロック分周回路 Download PDFInfo
- Publication number
- WO2010004747A1 WO2010004747A1 PCT/JP2009/003191 JP2009003191W WO2010004747A1 WO 2010004747 A1 WO2010004747 A1 WO 2010004747A1 JP 2009003191 W JP2009003191 W JP 2009003191W WO 2010004747 A1 WO2010004747 A1 WO 2010004747A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- frequency
- signal
- dff
- circuit
- frequency divider
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
- H03K23/425—Out-of-phase gating or clocking signals applied to counter stages using bistables
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
Definitions
- FIG. 13 shows the configuration of the frequency dividing circuit described in Patent Document 1.
- the frequency dividing circuit 900 receives the multiphase clock signals CLK ⁇ 0> to CLK ⁇ 7> and outputs the multiphase frequency divided clock signals FCK ⁇ 0> to FCK ⁇ 7>.
- the reference clock signal SIGA of the latch circuit DFFA may be any one of the clock signals CLK ⁇ 3> to CLK ⁇ 7>, and the clock signals CLK ⁇ 3> to CLK ⁇ 7> are operated. It is also possible to use a clock signal after calculation generated in this manner, or a clock signal obtained by delaying these clock signals.
- the number of reference clock signals is M (M is an integer value of 1 or more), M latch circuits are provided as main latch circuits 10 corresponding thereto, and M latch circuits output from the M latch circuits of the main latch circuit 10 are provided.
- M sub latch circuits 20 corresponding to these M inverted data signals It is also possible to provide a latch circuit.
- FIG. 8A, FIG. 8B, and FIG. 8C are modified examples of the main latch circuit 10.
- NR ⁇ 0> in FIGS. 8B and 8C is a logic element.
- the main latch circuit 10 does not depend on the number of multiphase clocks, and only one or two reference clock signals are input to the main latch circuit 10.
- the reference clock signals SIGA and SIGB can ensure a phase difference of 180 degrees. Therefore, even if the output signal (output Q or inverted output NQ) of the latch circuit DFFA is used as the data signal of the latch circuit DFFB, as shown in FIGS. A sufficient data latch time can be secured.
- the oscillator circuit 510 can be used in common, and an increase in circuit area and output voltage fluctuation are suppressed. Is possible.
- the frequency dividing ratio in the multiphase clock frequency dividing circuit 520 is not limited to the frequency dividing by 2, and as described in the fifth embodiment, the frequency dividing circuit 100 of the first embodiment and the frequency dividing circuit of the second embodiment. By dividing the frequency divider circuit 300 or the like in multiple stages, it is possible to divide the frequency by 4 or 8 or the like.
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
まず時刻T0においては、ラッチ回路DFF<0>~DFF<7>の出力Q(多相分周クロック信号FCK<0>~FCK<7>)は“L”(論理ローレベル)、反転出力NQは“H”(論理ハイレベル)である。したがって、論理素子NR<0>~NR<6>のデータ信号DT0~DT6は“L”に固定される。データ信号DT0~DT6が“L”の期間は、クロック信号CLK<1>~CLK<7>の入力にかかわらずラッチ回路DFF<1>~DFF<7>の出力Q(多相分周クロック信号FCK<1>~FCK<7>)は“L”に固定される。一方、ラッチ回路DFF<0>の入力データ信号は、当該ラッチ回路DFF<0>自身の反転出力NQであるので“H”である。
時刻T1において、クロック信号CLK<0>が“H”になると、ラッチ回路DFF<0>の出力Qが“H”、反転出力NQが“L”となる。これにより、多相分周クロック信号FCK<0>が“H”となり、またデータ信号DT0が“H”になってラッチ回路DFF<1>に入力され、Hデータラッチ時間Tlatr以内で取り込まれる。ここで、Hデータラッチ時間Tlatrは、(1/クロック周波数fosc)/多相クロック信号数であり、例えば、クロック周波数fosc=100MHz、多相クロック信号数=8相とすると、Hデータラッチ時間Tlatr=1.25nsとなる。
時刻T2において、クロック信号CLK<1>が“H”になると、ラッチ回路DFF<1>に取り込まれているデータ(DT0=“H”)が出力されて出力Qが“H”、反転出力NQが“L”となる。これにより、多相分周クロック信号FCK<1>が“H”となり、またデータ信号DT1が“H”になって、ラッチ回路DFF<2>に入力され、Hデータラッチ時間Tlatr以内で取り込まれる。同時に、データ信号DT0が“L”となる。
<構成>
図1に示す分周回路100は、周波数foscを持つ多相クロック信号CLK<0>~CLK<7>のうち、CLK<3>を基準クロック信号SIGAとし、CLK<7>を基準クロック信号SIGBとし、これらの基準クロック信号SIGA(=CLK<3>)及びSIGB(=CLK<7>)をトリガとして、これらの基準クロック信号SIGA及びSIGBを分周し、反転データ信号NDTA及びNDTBを出力するメインラッチ回路10と、反転データ信号NDTA及びNDTBをそれぞれデータ端子Dに入力し、多相クロック信号CLK<0>~CLK<7>(以下、単にクロック信号と記載する)を分周して多相分周クロック信号FCK<0>~FCK<7>(以下、単に分周クロック信号と記載する)を出力するサブラッチ回路20とを備える。
まず時刻T0において、ラッチ回路DFFAの出力Qは“L”(DTA=“L”)であり、反転出力NQは“H”(NDTA=“H”)、一方、ラッチ回路DFFBの出力Qも“L”(DTB=“L”)であり、反転出力NQは“H”(NDTB=“H”)である。したがって、基準クロック信号SIGAが“L”であるラッチ回路DFFAでは、ラッチ回路DFFAに反転データ信号NDTB=“H”が取り込まれる。また、ラッチ回路DFF<0>~DFF<3>のデータ端子Dには反転データ信号NDTA=“H”が、ラッチ回路DFF<4>~DFF<7>のデータ端子Dには反転データ信号NDTB=“H”がそれぞれ入力されており、クロック信号CLK<0>~CLK<3>が“L”であるラッチ回路DFF<0>~DFF<3>では、ラッチ回路DFF<0>~DFF<3>に反転データ信号NDTA=“H”が取り込まれる。また、ラッチ回路DFF<0>~DFF<7>の出力Q(分周クロック信号FCK<0>~FCK<7>)は、全て“L”に固定されている。
時刻T1において、クロック信号CLK<0>が“H”になると、ラッチ回路DFF<0>の出力Qが“H”となる。これにより、分周クロック信号FCK<0>が“H”となる。また、クロック信号CLK<4>が“L”になると、ラッチ回路DFF<4>はデータ端子Dに入力されている反転データ信号NDTB=“H”を取り込む。
時刻T4において、クロック信号CLK<3>が“H”になると、ラッチ回路DFF<3>の出力Qが“H”となる。これにより、分周クロック信号FCK<3>が“H”となる。一方、クロック信号CLK<7>が“L”になると、ラッチ回路DFF<7>はデータ端子Dに入力されている反転データ信号NDTB=“H”を取り込む。ここで、反転データ信号NDTAを使用する最後のラッチ回路DFF<3>へのトリガ信号であるクロック信号CLK<3>が“H”となったことで、反転データ信号NDTAを論理変更してもミスラッチが発生することはなく、ラッチ回路DFFAは、基準クロック信号SIGA(CLK<3>)が“H”になることで出力Q(DTA)=“H”、反転出力NQ(NDTA)=“L”を出力する。これにより、ラッチ回路DFF<0>~DFF<3>のデータ端子Dに入力される反転データ信号NDTAが“H”から“L”に変更される。また、基準クロック信号SIGB(=CLK<7>)が“L”であるため、ラッチ回路DFFBにはデータ端子Dに入力されているデータDTA=“H”がLデータラッチ時間Tlatfm以内で取り込まれる。ここで、Lデータデータラッチ時間Tlatfmは、多相クロック信号数に関係なく、クロック周波数に大きく依存し、ほぼ(1/クロック周波数fosc)/2であり、例えば、クロック周波数fosc=100MHzの時、Lデータラッチ時間Tlatfm=5nsとなる。
時刻T5において、クロック信号CLK<4>が“H”になると、ラッチ回路DFF<4>の出力Qが“H”となる。これにより、分周クロック信号FCK<4>が“H”となる。一方、クロック信号CLK<0>が“L”になると、ラッチ回路DFF<0>はデータ端子Dに入力されている反転データ信号NDTA=“L”をLデータラッチ時間Tlatf以内で取り込む。ここで、Lデータラッチ時間Tlatfは、多相クロック信号数に関係なく、クロック周波数に大きく依存し、ほぼ(1/クロック周波数fosc)/2であり、例えば、クロック周波数fosc=100MHzの時、Lデータラッチ時間Tlatf=5nsとなる。
時刻T8において、クロック信号CLK<7>が“H”になると、ラッチ回路DFF<7>の出力Qが“H”となる。これにより、分周クロック信号FCK<7>が“H”となる。一方、クロック信号CLK<3>が“L”になると、ラッチ回路DFF<3>はデータ端子Dに入力されている反転データ信号NDTA=“L”をLデータラッチ時間Tlatf以内で取り込む。ここで、反転データ信号NDTBを使用する最後のラッチ回路DFF<7>へのトリガ信号であるクロック信号CLK<7>が“H”となったことで、反転データ信号NDTBを論理変更してもミスラッチが発生することはなく、ラッチ回路DFFBは、基準クロック信号SIGBが“H”になることで出力Q(DTB)=“H”、反転出力NQ(NDTB)=“L”を出力する。これにより、ラッチ回路DFF<4>~DFF<7>のデータ端子Dに入力される反転データ信号NDTBが“H”から“L”に変更される。また、基準クロック信号SIGA(=CLK<3>)が“L”であるため、ラッチ回路DFFAにはデータ端子Dに入力されている反転データ信号NDTB=“L”がHデータラッチ時間Tlatrm以内で取り込まれる。ここで、Hデータラッチ時間Tlatrmは、多相クロック信号数に関係なく、クロック周波数に大きく依存し、ほぼ(1/クロック周波数fosc)/2であり、例えば、クロック周波数fosc=100MHzの時、Hデータラッチ時間Tlatrm=5nsとなる。
時刻T9において、クロック信号CLK<0>が“H”になると、ラッチ回路DFF<0>の出力Qが“L”となる。これにより、分周クロック信号FCK<0>が“L”となる。一方、クロック信号CLK<4>が“L”になると、ラッチ回路DFF<4>はデータ端子Dに入力されている反転データ信号NDTB=“L”をLデータラッチ時間Tlatf以内で取り込む。
時刻T12において、クロック信号CLK<3>が“H”になると、ラッチ回路DFF<3>の出力Qが“L”となる。これにより、分周クロック信号FCK<3>が“L”となる。一方、クロック信号CLK<7>が“L”になると、ラッチ回路DFF<7>はデータ端子Dに入力されている反転データ信号NDTB=“L”をLデータラッチ時間Tlatf以内で取り込む。ここで、反転データ信号NDTAを使用する最後のラッチ回路DFF<3>へのトリガ信号であるクロック信号CLK<3>が“H”となったことで、反転データ信号NDTAを論理変更してもミスラッチが発生することはなく、ラッチ回路DFFAは基準クロック信号SIGAが“H”になることで出力Q(DTA)=“L”、反転出力NQ(NDTA)=“H”として出力する。これにより、ラッチ回路DFF<0>~DFF<3>のデータ端子Dである反転データ信号NDTAが“L”から“H”に変更される。また、基準クロック信号SIGB(=CLK<7>)が“L”であるため、ラッチ回路DFFBにはデータ端子Dに入力されているデータDTA=“L”がラッチ時間Tlatrm以内に取り込まれる。
時刻T13において、クロック信号CLK<4>が“H”になると、ラッチ回路DFF<4>の出力Qが“L”となる。これにより、分周クロック信号FCK<4>が“L”となる。一方、クロック信号CLK<0>が“L”になると、ラッチ回路DFF<0>はデータ端子Dに入力されている反転データ信号NDTA=“H”をHデータラッチ時間Tlatr以内で取り込む。ここで、Hデータラッチ時間Tlatrは、多相クロック信号数に関係なく、ほぼ(1/クロック周波数fosc)/2であり、例えば、クロック周波数fosc=100MHzの時、Hデータラッチ時間Tlatr=5nsとなる。
時刻T16において、クロック信号CLK<7>が“H”になると、ラッチ回路DFF<7>の出力Qが“L”となる。これにより、分周クロック信号FCK<7>が“L”となる。一方、クロック信号CLK<3>が“L”になると、ラッチ回路DFF<3>はデータ端子Dに入力されている反転データ信号NDTA=“H”をHデータラッチ時間Tlatr以内で取り込む。ここで、反転データ信号NDTBを使用する最後のラッチ回路DFF<7>へのトリガ信号であるクロック信号CLK<7>が“H”となったことで、反転データ信号NDTBを論理変更してもミスラッチが発生することはなく、ラッチ回路DFFBは基準クロック信号SIGBが“H”になることで出力Q(DTB)=“L”、反転出力NQ(NDTB)=“H”を出力する。これにより、ラッチ回路DFF<4>~DFF<7>のデータ端子Dである反転データ信号NDTBが“L”から“H”に変更される。また、基準クロック信号SIGA(=CLK<3>)が“L”であるため、ラッチ回路DFFAにはデータ端子Dに入力されている反転データ信号NDTB=“H”がラッチ時間Tlatfm以内で取り込まれる。
時刻T17において、クロック信号CLK<0>が“H”になると、ラッチ回路DFF<0>の出力Qが“H”となる。これにより、分周クロック信号FCK<0>が“H”となり、クロック信号CLK<0>の周波数foscに対して1/2の周波数を持つ分周クロック信号FCK<0>が生成される。一方、クロック信号CLK<4>が“L”になると、ラッチ回路DFF<4>はデータ端子Dに入力されている反転データ信号NDTB=“H”をHデータラッチ時間Tlatr以内で取り込む。
時刻T20において、クロック信号CLK<3>が“H”になると、ラッチ回路DFF<3>の出力Qが“H”となる。これにより、分周クロック信号FCK<3>が“H”となる。一方、クロック信号CLK<7>が“L”になると、ラッチ回路DFF<7>はデータ端子Dに入力されている反転データ信号NDTB=“H”をHデータラッチ時間Tlatr以内で取り込む。ここで、反転データ信号NDTAを使用する最後のラッチ回路DFF<3>の出力Q(FCK<3>)が“H”となったことで、反転データ信号NDTAを論理変更してもミスラッチが発生することはなく、ラッチ回路DFFAは基準クロック信号SIGAが“H”になることで出力Q(DTA)=“H”、反転出力NQ(NDTA)=“L”を出力する。これにより、ラッチ回路DFF<0>~DFF<3>のデータ端子Dである反転データ信号NDTAが“H”から“L”に変更される。また、基準クロック信号SIGB(=CLK<7>)が“L”であるため、ラッチ回路DFFBにはデータ端子Dに入力されているデータDTA=“H”が取り込まれる。
以上のように、同一周波数の多相クロック信号をトリガとして動作し、反転データ信号生成用に分周クロックを生成するメインラッチ回路10と、反転データ信号を用いて多相クロック信号から分周クロック信号を生成するサブラッチ回路20とを備えたことで、分周回路に用いる全てのラッチ回路のデータラッチ時間を十分に確保することができ、かつ位相関係を維持することができる。これによって、高い周波数における多相クロック信号においても正確な分周クロック信号を生成することができる。
<構成>
図5に示す分周回路300は、クロック信号CLK<0>~CLK<N>(Nは1以上の奇数値)を分周する第2の実施形態の分周回路であり、第1の実施形態に対して、サブラッチ回路20において、ラッチ回路DFF<2×I>(0≦I≦(N-1)/2)のみを用いたものである。
以上のように、クロック信号CLK<2×I>とラッチ回路DFF<2×I>、又は、クロック信号CLK<(2×I+1)>とラッチ回路DFF<2×I+1>を用いて、各ラッチ回路の出力Qより分周クロック信号FCK<I>、反転出力NQより分周クロック信号FCK<I+(N+1)/2>を出力することで、それぞれの分周クロック信号の位相差を分周クロック信号の周期に対して均等に分割して、一定の遅延時間Tdeltを設定することができる。また、サブラッチ回路20の個数を削減することができ、回路面積を削減することが可能となる。
図8(a)、図8(b)及び図8(c)は、メインラッチ回路10の変形例である。図8(b)及び図8(c)中のNR<0>は論理素子である。第1の実施形態の図1で示されているように、メインラッチ回路10は多相クロック数に依存せず1本又は2本の基準クロック信号のみが入力され、かつメインラッチ回路10に入力される基準クロック信号SIGA及びSIGBは、理想的には180度の位相差を確保することができる。したがって、図8(a)、図8(b)及び図8(c)に示すとおり、ラッチ回路DFFAの出力信号(出力Q又は反転出力NQ)をラッチ回路DFFBのデータ信号として使用したとしても、データラッチ時間を十分に確保することができる。同様にラッチ回路DFFBの出力信号(出力Q又は反転出力NQ)をラッチ回路DFFAのデータ信号として使用したとしても、データラッチ時間を十分に確保することができる。本構成により、基準クロック信号SIGA及びSIGBの位相関係を保持しつつ分周クロック信号を生成し、当該分周クロック信号を次段のサブラッチ回路20のデータ信号として供給することが可能である。
図9に示す分周回路370は、図1の分周回路100におけるメインラッチ回路10とサブラッチ回路20との間に論理素子30を介在させたものである。この論理素子30は、ラッチ回路DFFAのデータ信号DTAを反転させることにより反転データ信号NDTAを生成し、この反転データ信号NDTAをラッチ回路DFF<0>~DFF<3>の各々のデータ端子Dへ供給するものである。図9の分周回路370に示す構成でも、図1の場合と同様の動作及び効果を得ることが可能である。
図11は、実施の形態1の分周回路100や、実施の形態2の分周回路300において、多相クロック信号をN分周するものである。
図12の500は、多相分周回路を使用した内部電圧発生回路の例である。図12において、510は多相クロック信号CK<0>~CK<N>を発生するオシレータ回路(OSC)、520は多相クロック信号CK<0>~CK<N>を分周して多相分周クロック信号FCK<0>~FCK<N>を生成する多相クロック分周回路、530は多相クロック信号CK<0>~CK<N>に同期して昇圧動作を行い、昇圧電圧VPUMP1を発生する第1の昇圧回路(PUMP1)、540は多相分周クロック信号FCK<0>~FCK<N>に同期して昇圧動作を行い、昇圧電圧VPUMP2を発生する第2の昇圧回路(PUMP2)である。
15 多段メインラッチ回路
20 サブラッチ回路
30,31 論理素子
100,200,250,300,350,370,380,400 分周回路
500 内部電圧発生回路
510 オシレータ回路
520 多相クロック分周回路
530 第1の昇圧回路
540 第2の昇圧回路
900 分周回路
CLK<0>~CLK<7> 多相クロック信号(第2の信号)
DFF<0>~DFF<7> ラッチ回路(第2の分周器)
DFFA,DFFB ラッチ回路(第1の分周器)
DT0~DT6 データ信号
DTA,DTB データ信号(第3の信号)
FCK<0>~FCK<7> 多相分周クロック信号(第4の信号)
NDTA,NDTB 反転データ信号(第3の信号)
NR<0>~NR<6> 論理素子
SIGA,SIGB 基準クロック信号(第1の信号)
Claims (17)
- Mを1以上の整数とし、NをM以上の整数とするとき、M本の第1の信号を受けるM個の第1の分周器と、N本の第2の信号を受けるN個の第2の分周器とを備えた分周回路であって、
I個目(1≦I≦M)の前記第1の分周器は、当該第1の分周器に入力される前記第1の信号に応じて、当該第1の信号を分周した第3の信号を出力し、
K個目(1≦K≦N)の前記第2の分周器は、当該第2の分周器に入力される前記第2の信号に応じて、当該第2の分周器に入力される前記第3の信号と同等の周波数を持つ第4の信号を出力することを特徴とする分周回路。 - 請求項1記載の分周回路において、
I個目の前記第1の分周器は、他の前記第1の分周器のいずれかが出力する前記第3の信号を入力することを特徴とする分周回路。 - 請求項1記載の分周回路において、
M本の前記第1の信号は、各々N本の前記第2の信号のいずれかと同一であることを特徴とする分周回路。 - 請求項1記載の分周回路において、
M本の前記第1の信号の周波数は、N本の前記第2の信号の周波数と同一であることを特徴とする分周回路。 - 請求項1記載の分周回路において、
M本の前記第1の信号とN本の前記第2の信号とは、それぞれ位相が異なる多相クロック信号であることを特徴とする分周回路。 - 請求項1記載の分周回路において、
Lを2以上の整数とするとき、M個の前記第1の分周器が直列にL段接続され、
L段接続されたM個の前記第1の分周器は、2L分周した前記第3の信号を出力することを特徴とする分周回路。 - 請求項6記載の分周回路において、
L段接続されたM個の前記第1の分周器は、同一段の他の前記第1の分周器のいずれかが出力する前記第3の信号を入力することを特徴とする分周回路。 - 請求項1記載の分周回路が前記第4の信号として出力した分周クロック信号に応じて昇圧動作を行うことを特徴とする昇圧回路。
- Mを1以上の整数とし、NをM以上の整数とするとき、M本の第1の信号を受けるM個の第1の分周器と、N本の第2の信号を受けるN個の第2の分周器とを備えた分周回路であって、
I個目(2≦I≦M)の前記第1の分周器は、前記第1の信号を入力する第1の入力端子と、前記第1の信号を分周して第3の信号を出力する第1の出力端子と、(I-1)個目の前記第1の分周器の前記第3の信号を入力する第2の入力端子とを有し、
K個目(1≦K≦N)の前記第2の分周器は、前記第2の信号を入力する第3の入力端子と、前記第3の信号を入力する第4の入力端子と、前記第3の信号と同等の周波数を持つ第4の信号を出力する第2の出力端子とを有することを特徴とする分周回路。 - 請求項9記載の分周回路において、
M本の前記第1の信号は、各々N本の前記第2の信号のいずれかと同一であることを特徴とする分周回路。 - 請求項9記載の分周回路において、
I=1個目の前記第1の分周器の第2の入力端子には、I=1個目又はI=M個目の前記第1の分周器の前記第3の信号が入力されることを特徴とする分周回路。 - 請求項9記載の分周回路において、
I個目(1≦I≦M)の前記第1の分周器の第2の入力端子には、論理素子を介して前記第3の信号が入力されることを特徴とする分周回路。 - 請求項9記載の分周回路において、
K個目(1≦K≦N)の前記第2の分周器の前記第4の入力端子には、論理素子を介して前記第3の信号が入力されることを特徴とする分周回路。 - 請求項9記載の分周回路において、
M本の前記第1の信号とN本の前記第2の信号とは、それぞれ位相が異なる多相クロック信号であることを特徴とする分周回路。 - 請求項9記載の分周回路において、
Lを2以上の整数とするとき、M個の前記第1の分周器が直列にL段接続され、
L段接続されたM個の前記第1の分周器は、2L分周した前記第3の信号を出力することを特徴とする分周回路。 - 請求項15記載の分周回路において、
L段接続されたM個の前記第1の分周器は、同一段の他の前記第1の分周器のいずれかが出力する前記第3の信号を入力することを特徴とする分周回路。 - 請求項9記載の分周回路が前記第4の信号として出力した分周クロック信号に応じて昇圧動作を行うことを特徴とする昇圧回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2009801266851A CN102089978A (zh) | 2008-07-09 | 2009-07-08 | 多相时钟分频电路 |
JP2010519647A JPWO2010004747A1 (ja) | 2008-07-09 | 2009-07-08 | 多相クロック分周回路 |
US12/902,904 US8319531B2 (en) | 2008-07-09 | 2010-10-12 | Multi-phase clock divider circuit |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008-179565 | 2008-07-09 | ||
JP2008179565 | 2008-07-09 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
US12/902,904 Continuation US8319531B2 (en) | 2008-07-09 | 2010-10-12 | Multi-phase clock divider circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2010004747A1 true WO2010004747A1 (ja) | 2010-01-14 |
Family
ID=41506872
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2009/003191 WO2010004747A1 (ja) | 2008-07-09 | 2009-07-08 | 多相クロック分周回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8319531B2 (ja) |
JP (1) | JPWO2010004747A1 (ja) |
CN (1) | CN102089978A (ja) |
WO (1) | WO2010004747A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018522472A (ja) * | 2015-06-16 | 2018-08-09 | テレフオンアクチーボラゲット エルエム エリクソン(パブル) | 電子回路、位相ロックループ、送受信機回路、無線局、及び周波数分割の方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8884665B2 (en) * | 2011-04-12 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-phase clock generator |
KR101943087B1 (ko) | 2012-11-29 | 2019-01-28 | 에스케이하이닉스 주식회사 | 다중위상클럭생성회로 |
KR102618514B1 (ko) * | 2016-10-31 | 2023-12-29 | 에스케이하이닉스 주식회사 | 클럭 생성 회로, 이를 이용하는 반도체 장치 및 시스템 |
KR20210020584A (ko) * | 2019-08-16 | 2021-02-24 | 에스케이하이닉스 주식회사 | 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치 |
US11923849B1 (en) * | 2022-08-30 | 2024-03-05 | Qualcomm Incorporated | Frequency divider for non-overlapping clock signals |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH042216A (ja) * | 1990-04-19 | 1992-01-07 | Nec Corp | 周波数変換回路 |
JPH08154044A (ja) * | 1994-11-28 | 1996-06-11 | Nippon Telegr & Teleph Corp <Ntt> | 90度移相器 |
JPH08321753A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | 遅延クロック生成回路 |
JPH0951255A (ja) * | 1995-05-29 | 1997-02-18 | Nec Corp | 遅延クロック生成回路 |
JP2004537188A (ja) * | 2001-04-09 | 2004-12-09 | シリコン・イメージ,インコーポレーテッド | 多相クロックを生成するためのシステム及び方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5150364A (en) * | 1990-08-24 | 1992-09-22 | Hewlett-Packard Company | Interleaved time-division demultiplexor |
US5534808A (en) * | 1992-01-31 | 1996-07-09 | Konica Corporation | Signal delay method, signal delay device and circuit for use in the apparatus |
US5774023A (en) * | 1997-04-30 | 1998-06-30 | Motorola, Inc. | Adaptive phase locked loop system with charge pump having dual current output |
JP2001209454A (ja) * | 2000-01-27 | 2001-08-03 | Sony Corp | クロック生成回路 |
JP3519693B2 (ja) | 2000-04-04 | 2004-04-19 | 松下電器産業株式会社 | 多相クロック信号発生回路 |
US6392462B2 (en) * | 2000-04-04 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Multiphase clock generator and selector circuit |
US6573775B2 (en) * | 2001-10-30 | 2003-06-03 | Integrated Device Technology, Inc. | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers |
JP5097573B2 (ja) * | 2008-02-25 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 分周回路 |
TW201115297A (en) * | 2009-10-16 | 2011-05-01 | Novatek Microelectronics Corp | Multi-phase signals generator |
-
2009
- 2009-07-08 JP JP2010519647A patent/JPWO2010004747A1/ja active Pending
- 2009-07-08 CN CN2009801266851A patent/CN102089978A/zh active Pending
- 2009-07-08 WO PCT/JP2009/003191 patent/WO2010004747A1/ja active Application Filing
-
2010
- 2010-10-12 US US12/902,904 patent/US8319531B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH042216A (ja) * | 1990-04-19 | 1992-01-07 | Nec Corp | 周波数変換回路 |
JPH08154044A (ja) * | 1994-11-28 | 1996-06-11 | Nippon Telegr & Teleph Corp <Ntt> | 90度移相器 |
JPH08321753A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | 遅延クロック生成回路 |
JPH0951255A (ja) * | 1995-05-29 | 1997-02-18 | Nec Corp | 遅延クロック生成回路 |
JP2004537188A (ja) * | 2001-04-09 | 2004-12-09 | シリコン・イメージ,インコーポレーテッド | 多相クロックを生成するためのシステム及び方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018522472A (ja) * | 2015-06-16 | 2018-08-09 | テレフオンアクチーボラゲット エルエム エリクソン(パブル) | 電子回路、位相ロックループ、送受信機回路、無線局、及び周波数分割の方法 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2010004747A1 (ja) | 2011-12-22 |
US8319531B2 (en) | 2012-11-27 |
CN102089978A (zh) | 2011-06-08 |
US20110025381A1 (en) | 2011-02-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2010004747A1 (ja) | 多相クロック分周回路 | |
JP5011182B2 (ja) | チャージポンプ回路 | |
JPH11110065A (ja) | 内部クロック信号発生回路 | |
JP2002025259A (ja) | リング遅延とカウンタを利用したレジスタ制御遅延固定ループ | |
TWI392209B (zh) | 電荷泵電路以及其相關方法 | |
US20090238017A1 (en) | Digital dll circuit | |
JP2006319966A (ja) | 位相補間回路及び位相補間信号の発生方法 | |
US7680238B2 (en) | Frequency divider circuit | |
JP4111932B2 (ja) | クロック分周器とそのトリガ信号発生回路 | |
US20070040589A1 (en) | Signal generating circuit | |
KR101998293B1 (ko) | 주파수 체배기 | |
US7642865B2 (en) | System and method for multiple-phase clock generation | |
WO2019239984A1 (ja) | 半導体装置 | |
JP4554688B2 (ja) | A/d変換器 | |
CN107888166B (zh) | 多相位不交叠时钟信号产生电路及相应的方法 | |
JP2005045507A (ja) | 非整数分周器 | |
JP5157461B2 (ja) | 分周回路及び分周方法 | |
JPH10322174A (ja) | 周波数逓倍回路 | |
US11238910B2 (en) | Control signal generator and driving method thereof | |
JP2024503833A (ja) | デジタル較正されたプログラマブルクロック位相発生回路 | |
WO2020246092A1 (ja) | 位相同期回路、電子装置、および、位相同期回路の制御方法 | |
JP4666462B2 (ja) | カウンタ回路と、それを含む半導体装置 | |
US20040085140A1 (en) | Clock signal generating circuit | |
US8446189B2 (en) | Power-on reset circuit | |
JP2001177404A (ja) | 周波数シンセサイザ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WWE | Wipo information: entry into national phase |
Ref document number: 200980126685.1 Country of ref document: CN |
|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 09794195 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 2010519647 Country of ref document: JP |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 09794195 Country of ref document: EP Kind code of ref document: A1 |