KR20210020584A - 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치 - Google Patents

클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치 Download PDF

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KR20210020584A
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Abstract

신호 생성 회로는 온 펄스 생성 회로, 오프 펄스 생성 회로 및 출력 신호 생성 회로를 포함할 수 있다. 상기 온 펄스 생성 회로는 입력 신호를 제 1 및 제 2 분주 클럭 신호에 동기하여 지연시켜 이븐 온 펄스 신호 및 오드 온 펄스 신호를 생성할 수 있다. 상기 오프 펄스 생성 회로는 상기 이븐 온 펄스 신호 및 상기 오드 온 펄스 신호를 상기 제 1 및 제 2 분주 클럭 신호에 동기하여 지연시켜 복수의 지연 신호를 생성할 수 있다. 상기 출력 신호 생성 회로는 상기 제 1 분주 클럭 신호에 동기하여 지연된 지연 신호들에 기초하여 제 1 예비 출력 신호를 생성하고, 상기 제 2 분주 클럭 신호에 동기하여 지연된 지연 신호 들에 기초하여 제 2 예비 출력 신호를 생성하며, 상기 제 1 및 제 2 예비 출력에 기초하여 출력 신호를 생성할 수 있다.

Description

클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치 {SIGNAL GENERATION CIRCUIT SYNCHRONIZED WITH CLOCK SIGNAL AND SEMICONDUCTOR APPARATUS USING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 클럭 신호에 동기되어 동작할 수 있는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기되어 동작할 수 있다. 상기 반도체 장치들은 외부 장치로부터 전송된 신호에 기초하여 내부적으로 다양한 신호들을 생성할 수 있다. 상기 다양한 신호들은 상기 반도체 장치들의 내부 회로에 의해 지연되어 생성될 수 있다. 상기 지연은 동기화된 지연 (synchronous delay) 과 비동기화된 지연 (asynchronous delay)을 포함할 수 있다. 예를 들어, DRAM (Dynamic Random Access Memory)과 같은 메모리 장치는 데이터 및 상기 데이터와 관련된 클럭 신호들에 대해서는 동기화된 지연을 사용하여 내부 신호를 생성하고, 커맨드 신호 및 어드레스 신호 등과 같은 데이터 이외의 제어 신호들에 대해서는 비동기화된 지연을 사용하여 내부 신호를 생성할 수 있다. 하지만, 데이터를 수신하거나 데이터를 출력할 때, 상기 반도체 장치들은 비동기화된 지연을 사용하여 생성된 내부 신호를 다시 클럭 신호에 동기시키는 동작을 수행할 필요가 있다. 위와 같은 동작은 도메인 크로싱 (domain crossing)으로 언급될 수 있다. 컴퓨터 시스템 또는 반도체 시스템의 동작 속도가 증가하면서, 클럭 신호의 주파수는 계속 증가하고 있다. 반도체 장치들은 내부적으로 신호를 처리하는데 필요한 마진을 확보하기 위해 상기 높은 주파수를 갖는 클럭 신호를 분주하여 낮은 주파수를 갖는 분주 클럭 신호를 생성하여 사용하고 있다. 분주 클럭 신호를 사용하여 도메인 크로싱 동작이 수행될 때 일정한 지연량 및 펄스 폭을 갖는 신호를 생성할 수 있는 회로가 필요하다.
본 발명의 실시예는 입력 신호를 적어도 2개의 클럭 신호에 동기하여 지연시키고, 동기된 클럭 신호의 종류에 따라 지연 신호를 합산하여 일정한 펄스 폭을 갖는 출력 신호를 생성할 수 있는 신호 생성 회로 및 이를 이용하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 신호 생성 회로는 클럭 신호에 기초하여 제 1 분주 클럭 신호, 제 2 분주 클럭 신호, 제 3 분주 클럭 신호 및 제 4 분주 클럭 신호를 생성하는 클럭 분주 회로; 제 1 지연 정보에 기초하여 입력 신호를 상기 제 1 및 제 2 분주 클럭 신호에 동기하여 지연시켜 이븐 온 펄스 신호 및 오드 온 펄스 신호를 생성하는 온 펄스 생성 회로; 제 2 지연 정보에 기초하여 상기 이븐 온 펄스 신호를 상기 제 2 분주 클럭 신호 및 상기 제 1 분주 클럭 신호에 교대로 동기하여 순차적으로 지연시켜 복수의 지연 신호를 생성하고, 상기 제 2 지연 정보에 기초하여 상기 오드 온 펄스 신호를 상기 제 1 분주 클럭 신호 및 상기 제 2 분주 클럭 신호에 교대로 동기하여 순차적으로 지연시켜 복수의 지연 신호를 생성하는 오프 펄스 생성 회로; 및 상기 복수의 지연 신호 중에서 상기 제 2 분주 클럭 신호에 동기하여 지연된 지연 신호들과 상기 이븐 온 펄스 신호에 기초하여 제 1 예비 출력 신호를 생성하고, 상기 복수의 지연 신호 중에서 제 1 분주 클럭 신호에 동기하여 지연된 지연 신호들과 상기 오드 온 펄스 신호에 기초하여 제 2 예비 출력 신호를 생성하고, 상기 제 1 예비 출력 신호를 제 4 분주 클럭 신호에 동기시키고, 상기 제 2 예비 출력 신호를 상기 제 3 분주 클럭 신호에 동기시켜 출력 신호를 생성하는 출력 신호 생성 회로를 포함할 수 있다.
본 발명의 실시예에 따른 신호 생성 회로는 클럭 신호에 기초하여 제 1 분주 클럭 신호, 제 2 분주 클럭 신호, 제 3 분주 클럭 신호 및 제 4 분주 클럭 신호를 생성하는 클럭 분주 회로; 제 1 정보에 기초하여 입력 신호를 상기 제 1 분주 클럭 신호 및 상기 제 2 분주 클럭 신호에 동기하여 지연시켜 이븐 온 펄스 신호 및 오드 온 펄스 신호를 생성하는 온 펄스 생성 회로; 제 2 지연 정보에 기초하여 상기 이븐 온 펄스 신호를 상기 제 3 분주 클럭 신호 및 상기 제 4 분주 클럭 신호에 교대로 동기하여 지연시켜 복수의 지연 신호를 생성하고, 상기 제 2 지연 정보에 기초하여 상기 오드 온 펄스 신호를 상기 제 4 분주 클럭 신호 및 상기 제 3 분주 클럭 신호에 교대로 동기하여 지연시켜 복수의 지연 신호를 생성하는 오프 펄스 생성 회로; 및 상기 제 3 분주 클럭 신호에 동기하여 지연된 지연 신호들에 기초하여 제 1 예비 출력 신호를 생성하고, 상기 제 4 분주 클럭 신호에 동기하여 지연된 지연 신호들에 기초하여 제 2 예비 출력 신호를 생성하며, 상기 제 1 예비 출력 신호를 상기 제 3 분주 클럭 신호로 리타이밍하고, 상기 제 2 예비 출력 신호를 상기 제 4 분주 클럭 신호로 리타이밍하여 출력 신호를 생성하는 출력 신호 생성 회로를 포함할 수 있다.
본 발명의 실시예는 분주 클럭 신호를 사용하여 내부 신호를 생성하는 반도체 장치에서 정확한 펄스 폭을 갖는 출력 신호를 생성할 수 있도록 하여 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 신호 생성 회로의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 온 펄스 생성 회로의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 오프 펄스 생성 회로의 구성을 보여주는 도면이다.
도 4는 도 1에 도시된 출력 신호 생성 회로의 구성을 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 대칭적 낸드 게이트의 구성을 보여주는 도면이다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 신호 생성 회로의 동작을 보여주는 타이밍도이다.
도 7은 본 발명의 실시예에 따른 신호 생성 회로의 구성을 보여주는 도면이다.
도 8은 도 7에 도시된 오프 펄스 생성 회로의 구성을 보여주는 도면이다.
도 9는 도 7에 도시된 출력 신호 생성 회로의 구성을 보여주는 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 장치(1000)의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 신호 생성 회로(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 신호 생성 회로(100)는 입력 신호(IN)를 수신하여 임의의 시점에 인에이블되고 임의의 시간 동안 인에이블되는 펄스를 갖는 출력 신호(OUT)를 생성할 수 있다. 예를 들어, 상기 신호 생성 회로(100)는 상기 입력 신호(IN)가 입력된 시점부터 제 1 시간이 경과한 후에 상기 출력 신호(OUT)를 인에이블시키고, 제 2 시간 동안 인에이블되는 출력 신호(OUT)를 생성할 수 있다. 상기 제 1 시간은 제 1 지연 정보(LT1)에 기초하여 결정될 수 있고, 상기 제 2 시간은 제 2 지연 정보(LT2)에 기초하여 결정될 수 있다. 상기 신호 생성 회로(100)는 상기 입력 신호(IN)를 제 1 지연 정보(LT1)로부터 결정된 시간만큼 지연시키고 지연된 신호에 기초하여 상기 출력 신호(OUT)를 인에이블시킬 수 있다. 상기 신호 생성 회로(100)는 상기 제 2 지연 정보(LT2)로부터 결정된 시간 동안 상기 출력 신호(OUT)의 인에이블 구간을 유지시킬 수 있다. 상기 신호 생성 회로(100)는 상기 입력 신호(IN)가 입력된 시점부터 상기 제 1 지연 정보로부터 결정된 시간 이후에 인에이블되고, 상기 제 2 지연 정보로부터 결정된 시간 동안 인에이블되는 펄스 폭을 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 1 및 제 2 지연 정보(LT1, LT2)로부터 결정되는 시간은 클럭 신호(CLK)의 주기의 배수에 대응하는 시간일 수 있다. 상기 신호 생성 회로(100)는 상기 클럭 신호(CLK)의 주파수가 높을 때, 상기 클럭 신호(CLK)의 주파수를 분주하고, 분주된 클럭 신호에 기초하여 상기 출력 신호(OUT)를 생성할 수 있다.
상기 신호 생성 회로(100)는 클럭 분주 회로(110), 온 펄스 생성 회로(120), 오프 펄스 생성 회로(130) 및 출력 신호 생성 회로(140)를 포함할 수 있다. 상기 클럭 분주 회로(110)는 상기 클럭 신호(CLK)를 수신하고 복수의 분주 클럭 신호를 생성할 수 있다. 상기 클럭 분주 회로(110)는 상기 클럭 신호(CLK)의 주파수를 m 배로 분주하여 복수의 분주 클럭 신호를 생성할 수 있다. 여기서, m은 2 이상의 정수일 수 있다. 상기 복수의 분주 클럭 신호는 제 1 분주 클럭 신호(ICLK), 제 2 분주 클럭 신호(ICLKB), 제 3 분주 클럭 신호(QCLK) 및 제 4 분주 클럭 신호(QCLKB)를 포함할 수 있다. 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)는 서로 90도의 위상 차이를 가질 수 있다. 예를 들어, 상기 클럭 분주 회로(110)는 상기 클럭 신호(CLK)의 주파수를 2 분주하여 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 생성할 수 있다. 상기 제 1 분주 클럭 신호(ICLK)는 상기 제 3 분주 클럭 신호(QCLK)보다 90도만큼 앞선 위상을 가질 수 있다. 상기 제 3 분주 클럭 신호(QCLK)는 상기 제 2 분주 클럭 신호(ICLKB)보다 90도만큼 앞선 위상을 가질 수 있다. 상기 제 2 분주 클럭 신호(ICLKB)는 상기 제 4 분주 클럭 신호(QCLKB)보다 90도만큼 앞선 위상을 가질 수 있다. 상기 제 2 분주 클럭 신호(ICLKB)는 상기 제 1 분주 클럭 신호(ICLK)의 상보 클럭 신호일 수 있고, 상기 제 4 분주 클럭 신호(QCLKB)는 상기 제 3 분주 클럭 신호(QCLK)의 상보 클럭 신호일 수 있다.
상기 온 펄스 생성 회로(120)는 상기 입력 신호(IN), 상기 제 1 지연 정보(LT1), 상기 제 1 분주 클럭 신호(ICLK) 및 상기 제 2 분주 클럭 신호(ICLKB)를 수신할 수 있다. 상기 온 펄스 생성 회로(120)는 상기 제 1 지연 정보(LT1)에 기초하여 상기 입력 신호(IN)를 상기 제 1 및 제 2 분주 클럭 신호(ICLK, ICLKB)에 동기하여 지연시켜 이븐 온 펄스 신호(ONA) 및 오드 온 펄스 신호(ONB)를 생성할 수 있다. 상기 온 펄스 생성 회로(120)는 상기 제 1 및 제 2 분주 클럭 신호(ICLK, ICLKB)에 동기하여 상기 입력 신호(IN)를 상기 제 1 지연 정보(LT1)로부터 결정된 시간만큼 지연시켜 이븐 온 펄스 신호(ONA) 및 오드 온 펄스 신호(ONB)를 생성할 수 있다. 상기 입력 신호(IN)는 상기 클럭 신호(CLK)에 동기하여 입력될 수 있고, 상기 클럭 신호(CLK)의 1주기에 대응하는 펄스 폭을 가질 수 있다. 상기 제 1 및 제 2 분주 클럭 신호(ICLK, ICLKB)는 상기 클럭 신호(CLK)를 분주시켜 생성되기 때문에, 상기 클럭 신호(CLK)에 동기되어 입력되는 상기 입력 신호(IN)는 상기 제 1 및 제 2 분주 클럭 신호(ICLK, ICLKB) 중 어느 하나에 동기될 수 있다. 따라서, 상기 온 펄스 생성 회로(120)는 상기 제 1 분주 클럭 신호(ICLK) 및 상기 제 2 분주 클럭 신호(ICLKB) 중 하나에 기초하여 상기 입력 신호(IN)를 샘플링할 수 있다. 상기 온 펄스 생성 회로(120)는 상기 샘플링된 신호를 상기 제 1 지연 정보(LT1)로부터 결정된 시간만큼 지연시켜 상기 이븐 온 펄스 신호(ONA) 및 상기 오드 온 펄스 신호(ONB) 중 하나를 생성할 수 있다.
상기 제 1 지연 정보(LT1)로부터 결정된 시간은 상기 클럭 신호(CLK)의 배수에 대응할 수 있다. 상기 제 1 지연 정보(LT1)로부터 결정된 시간은 상기 클럭 신호(CLK)의 주기의 짝수 배일 수도 있고, 상기 클럭 신호(CLK)의 주기의 홀수 배일 수도 있다. 상기 입력 신호(IN)가 상기 제 1 분주 클럭 신호(ICLK)에 동기되어 입력되고 상기 제 1 지연 정보(LT1)로부터 결정된 시간이 상기 클럭 신호(CLK)의 주기의 짝수 배일 때, 상기 온 펄스 생성 회로(120)는 상기 입력 신호(IN)를 상기 제 1 지연 정보(LT1)로부터 결정된 시간만큼 지연시켜 상기 이븐 온 펄스 신호(ONA)를 생성할 수 있다. 상기 입력 신호(IN)가 상기 제 1 분주 클럭 신호(ICLK)에 동기되어 입력되고 상기 제 1 지연 정보(LT1)로부터 결정된 시간이 상기 클럭 신호(CLK)의 주기의 홀수 배일 때, 상기 온 펄스 생성 회로(120)는 상기 입력 신호(IN)를 상기 제 1 지연 정보(LT1)로부터 결정된 시간만큼 지연시켜 상기 오드 온 펄스 신호(ONB)를 생성할 수 있다. 상기 입력 신호(IN)가 상기 제 2 분주 클럭 신호(ICLKB)에 동기되어 입력되고 상기 제 1 지연 정보(LT1)로부터 결정된 시간이 상기 클럭 신호(CLK)의 주기의 짝수 배일 때, 상기 온 펄스 생성 회로(120)는 상기 입력 신호(IN)를 상기 제 1 지연 정보(LT1)로부터 결정된 시간만큼 지연시켜 상기 오드 온 펄스 신호(ONB)를 생성할 수 있다. 상기 입력 신호(IN)가 상기 제 2 분주 클럭 신호(ICLKB)에 동기되어 입력되고 상기 제 1 지연 정보(LT1)로부터 결정된 시간이 상기 클럭 신호(CLK)의 주기의 홀수 배일 때, 상기 온 펄스 생성 회로(120)는 상기 입력 신호(IN)를 상기 제 1 지연 정보(LT1)로부터 결정된 시간만큼 지연시켜 상기 이븐 온 펄스 신호(ONA)를 생성할 수 있다.
상기 오프 펄스 생성 회로(130)는 상기 이븐 온 펄스 신호(ONA), 상기 오드 온 펄스 신호(ONB), 상기 제 2 지연 정보(LT2), 상기 제 1 분주 클럭 신호(ICLK) 및 상기 제 2 분주 클럭 신호(ICLKB)를 수신할 수 있다. 상기 오프 펄스 생성 회로(130)는 상기 제 2 지연 정보(LT2)에 기초하여 상기 이븐 온 펄스 신호(ONA) 및 상기 오드 온 펄스 신호(ONB)를 상기 제 1 분주 클럭 신호(ICLK) 및 제 2 분주 클럭 신호(ICLKB)에 동기하여 복수의 지연 신호를 생성할 수 있다. 상기 오프 펄스 생성 회로(130)는 상기 제 2 지연 정보(LT2)에 기초하여 상기 이븐 온 펄스 신호(ONA)를 상기 제 1 분주 클럭 신호(ICLK) 및 상기 제 2 분주 클럭 신호(ICLKB)에 교대로 동기하여 순차적으로 지연시켜 복수의 이븐 지연 신호(DA)를 생성할 수 있다. 상기 복수의 이븐 지연 신호(DA)는 순차적으로 상기 클럭 신호(CLK)의 1주기에 대응하는 위상 차이를 가질 수 있다. 상기 이븐 온 펄스 신호(ONA)와 상기 제 2 지연 정보(LT2)에 기초하여 마지막으로 생성된 이븐 지연 신호(DA) 사이의 위상 차이는 상기 제 2 지연 정보(LT2)로부터 결정된 시간에 대응할 수 있다.
상기 오프 펄스 생성 회로(130)는 상기 제 2 지연 정보(LT2)에 기초하여 상기 오드 온 펄스 신호(ONB)를 상기 제 2 분주 클럭 신호(ICLKB) 및 상기 제 1 분주 클럭 신호(ICLK)에 교대로 동기하여 순차적으로 지연시켜 복수의 오드 지연 신호(DB)를 생성할 수 있다. 상기 복수의 오드 지연 신호(DB)는 순차적으로 상기 클럭 신호(CLK)의 1주기에 대응하는 위상 차이를 가질 수 있다. 상기 오드 온 펄스 신호(ONB)와 상기 제 2 지연 정보(LT2)에 기초하여 마지막으로 생성된 오드 지연 신호(DB) 사이의 위상 차이는 상기 제 2 지연 정보(LT2)로부터 결정된 시간에 대응할 수 있다.
상기 출력 신호 생성 회로(140)는 상기 복수의 이븐 지연 신호(DA), 상기 이븐 온 펄스 신호(ONA), 상기 복수의 오드 지연 신호(DB), 상기 오드 온 펄스 신호(ONB), 상기 제 3 분주 클럭 신호(QCLK) 및 상기 제 4 분주 클럭 신호(QCLKB)를 수신하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 출력 신호 생성 회로(140)는 상기 복수의 이븐 지연 신호(DA) 및 상기 복수의 오드 지연 신호(DB) 중에서 상기 제 2 분주 클럭 신호(ICLKB)에 동기하여 지연된 지연 신호들과 상기 이븐 온 펄스 신호(ONA)에 기초하여 제 1 예비 출력 신호를 생성할 수 있다. 상기 출력 신호 생성 회로(140)는 상기 제 2 분주 클럭 신호(ICLKB)에 동기하여 지연된 지연 신호들과 상기 이븐 온 펄스 신호(ONA)의 펄스를 합산하여 상기 제 1 예비 출력 신호를 생성할 수 있다. 상기 출력 신호 생성 회로(140)는 상기 복수의 이븐 지연 신호(DA) 및 상기 복수의 오드 지연 신호(DB) 중에서 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 지연된 지연 신호들과 상기 오드 온 펄스 신호(ONB)에 기초하여 제 2 예비 출력 신호를 생성할 수 있다. 상기 출력 신호 생성 회로(140)는 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 지연된 지연 신호들과 상기 오드 온 펄스 신호(ONB)의 펄스를 합산하여 상기 제 2 예비 출력 신호를 생성할 수 있다. 상기 출력 신호 생성 회로(140)는 상기 제 1 및 제 2 예비 출력 신호의 클럭 도메인(clock domain)을 변경하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 출력 신호 생성 회로(140)는 상기 제 1 및 제 2 예비 출력 신호의 클럭 도메인을 제 1 및 제 2 분주 클럭 신호(ICLK, ICLKB)로부터 상기 제 3 및 제 4 분주 클럭 신호(QCLK, QCLKB)로 변경하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 출력 신호 생성 회로(140)는 상기 제 1 예비 출력 신호를 제 4 분주 클럭 신호(QCLKB)에 동기시켜 생성된 신호와 상기 제 2 예비 출력 신호를 상기 제 3 분주 클럭 신호(QCLK)에 동기시켜 생성된 신호에 기초하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 1 및 제 2 예비 출력 신호에 대해서는 후술하기로 한다.
도 2는 도 1에 도시된 온 펄스 생성 회로(120)의 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 온 펄스 생성 회로(120)는 이븐 쉬프팅 회로(210), 오드 쉬프팅 회로(220) 및 스위칭 회로(230)를 포함할 수 있다. 상기 이븐 쉬프팅 회로(210)는 상기 입력 신호(IN), 상기 제 1 분주 클럭 신호(ICLK) 및 상기 제 1 지연 정보(LT1)를 수신할 수 있다. 상기 이븐 쉬프팅 회로(210)는 상기 입력 신호(IN)를 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 상기 제 1 지연 정보(LT1)로부터 결정된 시간 중에서 적어도 일부만큼 지연시켜 이븐 동기 신호(SEV)를 생성할 수 있다. 상기 이븐 쉬프팅 회로(210)는 상기 클럭 신호(CLK)의 2주기 및/또는 상기 제 1 분주 클럭 신호(ICLK)의 1주기 단위로 상기 입력 신호(IN)를 지연시킬 수 있다. 예를 들어, 상기 이븐 쉬프팅 회로(210)는 상기 제 1 지연 정보(LT1)에 대응하는 시간이 상기 클럭 신호(CLK)의 짝수 배일 때, 상기 입력 신호(IN)를 상기 제 1 지연 정보(LT1)에 대응하는 시간만큼 지연시켜 상기 이븐 동기 신호(SEV)를 생성할 수 있다. 상기 이븐 쉬프팅 회로(210)는 상기 제 1 지연 정보(LT1)에 대응하는 시간이 상기 클럭 신호(CLK)의 홀수 배에 대응할 때, 상기 이븐 쉬프팅 회로(210)는 상기 입력 신호(IN)를 상기 제 1 지연 정보(LT1)에 대응하는 시간보다 상기 클럭 신호(CLK)의 1주기만큼 적은 시간 동안 상기 입력 신호(IN)를 지연시켜 상기 이븐 동기 신호(SEV)를 생성할 수 있다. 상기 이븐 쉬프팅 회로(210)는 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 상기 입력 신호(IN)를 순차적으로 래치하는 복수의 래치 회로를 포함할 수 있다. 상기 이븐 쉬프팅 회로(210)는 상기 입력 신호(IN)와 반대되는 레벨을 갖는 상기 이븐 동기 신호(SEV)를 출력할 수 있다.
상기 오드 쉬프팅 회로(220)는 상기 입력 신호(IN), 상기 제 2 분주 클럭 신호(ICLKB) 및 상기 제 1 지연 정보(LT1)를 수신할 수 있다. 상기 오드 쉬프팅 회로(220)는 상기 입력 신호(IN)를 상기 제 2 분주 클럭 신호(ICLKB)에 동기하여 상기 제 1 지연 정보(LT1)로부터 결정된 시간 중에서 적어도 일부만큼 지연시켜 오드 동기 신호(SOD)를 생성할 수 있다. 상기 이븐 쉬프팅 회로(210)는 상기 클럭 신호(CLK)의 2주기 및/또는 상기 제 1 분주 클럭 신호(ICLK)의 1주기 단위로 상기 입력 신호(IN)를 지연시킬 수 있다. 예를 들어, 상기 오드 쉬프팅 회로(220)는 상기 제 1 지연 정보(LT1)에 대응하는 시간이 상기 클럭 신호(CLK)의 짝수 배일 때, 상기 입력 신호(IN)를 상기 제 1 지연 정보(LT1)에 대응하는 시간만큼 지연시켜 상기 오드 동기 신호(SOD)를 생성할 수 있다. 상기 오드 쉬프팅 회로(220)는 상기 제 1 지연 정보(LT1)에 대응하는 시간이 상기 클럭 신호(CLK)의 홀수 배일 때, 상기 오드 쉬프팅 회로(220)는 상기 입력 신호(IN)를 상기 제 1 지연 정보(LT1)에 대응하는 시간보다 상기 클럭 신호(CLK)의 1주기만큼 적은 시간 동안 상기 입력 신호(IN)를 지연시켜 상기 오드 동기 신호(SOD)를 생성할 수 있다. 상기 오드 쉬프팅 회로(220)는 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지에 동기하여 상기 입력 신호(IN)를 순차적으로 래치하는 복수의 래치 회로를 포함할 수 있다. 상기 오드 쉬프팅 회로(220)는 상기 입력 신호(IN)와 반대되는 레벨을 갖는 상기 오드 동기 신호(SOD)를 출력할 수 있다.
상기 스위칭 회로(230)는 상기 이븐 동기 신호(SEV), 상기 오드 동기 신호(SOD), 상기 제 1 분주 클럭 신호(ICLK) 및 상기 제 2 분주 클럭 신호(ICLKB)를 수신하고, 상기 이븐 온 펄스 신호(ONA) 및 상기 오드 온 펄스 신호(ONB)를 출력할 수 있다. 상기 스위칭 회로(230)는 상기 제 1 지연 정보(LT1)의 적어도 일부에 기초하여 상기 이븐 동기 신호(SEV)를 상기 오드 온 펄스 신호(ONB)로 출력할 수 있고, 상기 이븐 동기 신호(SEV)를 추가적으로 지연시켜 지연된 신호를 상기 이븐 온 펄스 신호(ONA)로 출력할 수 있다. 상기 스위칭 회로(230)는 상기 제 2 분주 클럭 신호(ICLKB)에 동기하여 상기 이븐 동기 신호(SEV)를 추가적으로 지연시켜 상기 이븐 온 펄스 신호(ONA)를 생성할 수 있다. 상기 추가적으로 지연되는 시간은 상기 제 1 지연 정보(LT1)에 대응하는 시간 중에서 상기 이븐 쉬프팅 회로(210)에서 지연되지 않은 시간에 대응할 수 있다. 상기 제 1 지연 정보(LT1)에 대응하는 시간이 상기 클럭 신호(CLK)의 짝수 배일 때, 상기 스위칭 회로(230)는 상기 이븐 동기 신호(SEV)를 상기 오드 온 펄스 신호(ONB)로 출력할 수 있다. 상기 제 1 지연 정보(LT1)에 대응하는 시간이 상기 클럭 신호(CLK)의 홀수 배일 때, 상기 스위칭 회로(230)는 상기 이븐 동기 신호(SEV)를 상기 제 2 분주 클럭 신호(ICLKB)에 동기하여 상기 클럭 신호(CLK)의 1주기에 대응하는 시간만큼 지연시켜 상기 이븐 온 펄스 신호(ONA)를 생성할 수 있다.
상기 스위칭 회로(230)는 상기 제 1 지연 정보(LT1)의 적어도 일부에 기초하여 상기 오드 동기 신호(SOD)를 상기 이븐 온 펄스 신호(ONA)로 출력할 수 있고, 상기 오드 동기 신호(SOD)를 추가적으로 지연시켜 지연된 신호를 상기 오드 온 펄스 신호(ONB)로 출력할 수 있다. 상기 스위칭 회로(230)는 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 상기 오드 동기 신호(SOD)를 추가적으로 지연시켜 상기 오드 온 펄스 신호(ONB)를 생성할 수 있다. 상기 추가적으로 지연되는 시간은 상기 제 1 지연 정보(LT1)에 대응하는 시간 중에서 상기 오드 쉬프팅 회로(220)에서 지연되지 않은 시간에 대응할 수 있다. 상기 제 1 지연 정보(LT1)에 대응하는 시간이 상기 클럭 신호(CLK)의 짝수 배일 때, 상기 스위칭 회로(230)는 상기 오드 동기 신호(SOD)를 상기 이븐 온 펄스 신호(ONA)로 출력할 수 있다. 상기 제 1 지연 정보(LT1)에 대응하는 시간이 상기 클럭 신호(CLK)의 홀수 배일 때, 상기 스위칭 회로(230)는 상기 오드 동기 신호(SOD)를 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 상기 클럭 신호(CLK)의 1주기에 대응하는 시간만큼 지연시켜 상기 오드 온 펄스 신호(ONB)를 생성할 수 있다.
상기 제 1 지연 정보(LT1)의 적어도 일부는 상기 제 1 지연 정보(LT1)에 대응하는 시간이 상기 클럭 신호(CLK)의 홀수 배인지 또는 짝수 배인지 여부에 관한 정보를 포함할 수 있다. 상기 제 1 지연 정보(LT1)의 적어도 일부는 오드 지연 신호(LTO)일 수 있다. 상기 제 1 지연 정보(LT1)에 대응하는 시간이 상기 클럭 신호(CLK)의 홀수 배일 때 상기 오드 지연 신호(LTO)는 인에이블될 수 있다. 상기 제 1 지연 정보(LT1)에 대응하는 시간이 상기 클럭 신호(CLK)의 짝수 배일 때 상기 오드 지연 신호(LTO)는 디스에이블될 수 있다. 상기 스위칭 회로(230)는 상기 오드 지연 신호(LTO)가 인에이블되었을 때, 상기 이븐 동기 신호(SEV)를 추가적으로 지연시켜 상기 이븐 온 펄스 신호(ONA)를 생성하거나 상기 오드 동기 신호(SOD)를 추가적으로 지연시켜 상기 오드 온 펄스 신호(ONB)를 생성할 수 있다. 상기 스위칭 회로(230)는 상기 오드 지연 신호(LTO)가 디스에이블되었을 때, 상기 오드 동기 신호(SOD)를 상기 이븐 온 펄스 신호(ONA)로 출력하거나 상기 이븐 동기 신호(SEV)를 상기 오드 온 펄스 신호(ONA)로 출력할 수 있다.
상기 스위칭 회로(230)는 제 1 래치 회로(231), 제 2 래치 회로(232), 제 1 게이트 회로(233), 제 2 게이트 회로(234), 제 3 게이트 회로(235) 및 제 4 게이트 회로(236)를 포함할 수 있다. 상기 제 1 래치 회로(231)는 상기 이븐 동기 신호(SEV), 상기 제 2 분주 클럭 신호(ICLKB) 및 상기 오드 지연 신호(LTO)를 수신할 수 있다. 상기 제 1 래치 회로(231)는 상기 오드 지연 신호(LTO)가 인에이블되었을 때, 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지에 동기하여 상기 이븐 동기 신호(SEV)를 반전 래치할 수 있다. 상기 이븐 동기 신호(SEV)는 상기 이븐 쉬프팅 회로(210)에 의해 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 지연된 신호일 수 있다. 상기 제 1 래치 회로(231)는 상기 이븐 동기 신호(SEV)를 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지에 동기하여 래치하므로, 상기 제 1 래치 회로(231)는 상기 이븐 동기 신호(SEV)를 상기 클럭 신호(CLK)의 1주기만큼 추가적으로 지연시킬 수 있다. 상기 제 1 래치 회로(231)는 상기 오드 지연 신호(LTO)가 디스에이블되었을 때, 비활성화될 수 있다. 상기 제 2 래치 회로(232)는 상기 오드 동기 신호(SOD), 상기 제 1 분주 클럭 신호(ICLK) 및 상기 오드 지연 신호(LTO)를 수신할 수 있다. 상기 제 2 래치 회로(232)는 상기 오드 지연 신호(LTO)가 인에이블되었을 때, 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 상기 오드 동기 신호(SOD)를 반전 래치할 수 있다. 상기 오드 동기 신호(SOD)는 상기 오드 쉬프팅 회로(220)에 의해 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지에 동기하여 지연된 신호일 수 있다. 상기 제 2 래치 회로(232)는 상기 오드 동기 신호(SOD)를 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 래치하므로, 상기 제 2 래치 회로(232)는 상기 오드 동기 신호(SOD)를 상기 클럭 신호(CLK)의 1주기만큼 추가적으로 지연시킬 수 있다. 상기 제 2 래치 회로(232)는 상기 오드 지연 신호(LTO)가 디스에이블되었을 때, 비활성화될 수 있다.
상기 제 1 게이트 회로(233)는 상기 오드 지연 신호의 상보 신호(LTOB)와 상기 오드 동기 신호(SOD)를 수신할 수 있다. 상기 제 1 게이트 회로(233)는 상기 오드 동기 신호(SOD)를 상기 오드 지연 신호의 상보 신호(LTOB)로 게이팅할 수 있다. 상기 제 1 게이트 회로(233)는 상기 오드 지연 신호의 상보 신호(LTOB)가 디스에이블되었을 때, 로직 하이 레벨로 고정된 출력을 생성할 수 있다. 상기 제 1 게이트 회로(233)는 상기 오드 지연 신호의 상보 신호(LTOB)가 인에이블되었을 때, 상기 오드 동기 신호(SOD)를 반전시켜 출력할 수 있다. 상기 제 1 게이트 회로(233)는 낸드 게이트를 포함할 수 있다. 상기 게이트 회로(234)는 상기 오드 지연 신호의 상보 신호(LTOB)와 상기 이븐 동기 신호(SEV)를 수신할 수 있다. 상기 제 2 게이트 회로(234)는 상기 이븐 동기 신호(SEV)를 상기 오드 지연 신호의 상보 신호(LTOB)로 게이팅할 수 있다. 상기 제 2 게이트 회로(234)는 상기 오드 지연 신호의 상보 신호(LTOB) 디스에이블되었을 때, 로직 하이 레벨로 고정된 출력을 생성할 수 있다. 상기 제 2 게이트 회로(234)는 상기 오드 지연 신호의 상보 신호(LTOB)가 인에이블되었을 때, 상기 이븐 동기 신호(SEV)를 반전시켜 출력할 수 있다. 상기 제 2 게이트 회로(234)는 낸드 게이트를 포함할 수 있다.
상기 제 3 게이트 회로(235)는 상기 제 1 래치 회로(231)의 출력 및 상기 제 1 게이트 회로(233)의 출력을 수신할 수 있다. 상기 제 3 게이트 회로(235)는 상기 제 1 래치 회로(231) 및 상기 제 1 게이트 회로(233)의 출력을 게이팅하여 상기 이븐 온 펄스 신호(ONA)를 출력할 수 있다. 상기 제 3 게이트 회로(235)는 상기 제 1 게이트 회로(233)의 출력이 로직 하이 레벨로 고정되었을 때, 상기 제 1 래치 회로(231)의 출력(231)을 반전시켜 반전된 신호를 상기 이븐 온 펄스 신호(ONA)로 출력할 수 있다. 상기 제 3 게이트 회로(235)는 상기 제 1 래치 회로(231)가 비활성화되어 상기 제 1 래치 회로(231)의 출력이 로직 하이 레벨로 고정되었을 때, 상기 제 1 게이트 회로(233)의 출력을 반전시켜 반전된 신호를 상기 이븐 온 펄스 신호(ONA)로 출력할 수 있다. 상기 제 3 게이트 회로(235)는 낸드 게이트를 포함할 수 있다. 상기 제 4 게이트 회로(236)는 상기 제 2 래치 회로(232)의 출력 및 상기 제 2 게이트 회로(234)의 출력을 수신할 수 있다. 상기 제 4 게이트 회로(236)는 상기 제 2 래치 회로(232) 및 상기 제 2 게이트 회로(234)의 출력을 게이팅하여 상기 오드 온 펄스 신호(ONB)를 출력할 수 있다. 상기 제 4 게이트 회로(236)는 상기 제 2 게이트 회로(234)의 출력이 로직 하이 레벨로 고정되었을 때, 상기 제 2 래치 회로(232)의 출력을 반전시켜 반전된 신호를 상기 오드 온 펄스 신호(ONB)로 출력할 수 있다. 상기 제 4 게이트 회로(236)는 상기 제 2 래치 회로(232)가 비활성화되어 상기 제 2 래치 회로(232)의 출력이 로직 하이 레벨로 고정되었을 때, 상기 제 2 게이트 회로(234)의 출력을 반전시켜 반전된 신호를 상기 오드 온 펄스 신호(ONB)로 출력할 수 있다. 상기 제 4 게이트 회로(236)는 낸드 게이트 회로를 포함할 수 있다.
도 3은 도 1에 도시된 오프 펄스 생성 회로(130)의 구성을 보여주는 도면이다. 도 3을 참조하면, 상기 오프 펄스 생성 회로(130)는 제 1 플립플롭(310), 복수의 이븐 래치 회로(311-314), 제 2 플립플롭(320) 및 복수의 오드 래치 회로(321-324)를 포함할 수 있다. 상기 제 1 플립플롭(310)은 상기 이븐 온 펄스 신호(ONA) 및 상기 제 2 분주 클럭 신호(ICLKB)를 수신하여 제 1 지연 바 신호(D1B)를 출력할 수 있다. 상기 제 1 플립플롭(310)은 상기 제 2 분주 클럭 신호(ICLKB)에 동기하여 상기 이븐 온 펄스 신호(ONA)를 반전 지연시켜 상기 제 1 지연 바 신호(D1B)를 생성할 수 있다. 상기 이븐 온 펄스 신호(ONA)는 상기 온 펄스 생성 회로(120)에서 상기 제 2 분주 클럭 신호(ICLKB)에 동기되어 출력되므로, 상기 제 1 지연 바 신호(D1B)는 상기 이븐 온 펄스 신호(ONA)보다 상기 제 2 분주 클럭 신호(ICLKB)의 1주기만큼 늦은 위상을 가질 수 있다.
상기 복수의 이븐 래치 회로(311-314)는 상기 제 1 지연 바 신호(D1B), 지연 제어 신호(C1<1:4>), 상기 제 1 분주 클럭 신호(ICLK) 및 상기 제 2 분주 클럭 신호(ICLKB)를 수신하여 출력 지연 바 신호를 생성할 수 있다. 상기 복수의 이븐 래치 회로(311-314)는 상기 지연 제어 신호(C1<1:4>)에 기초하여 상기 제 1 분주 클럭 신호(ICLK) 및 제 2 분주 클럭 신호(ICLKB)에 교대로 동기하여 상기 제 1 지연 바 신호(D1B)를 지연시켜 상기 출력 지연 바 신호를 생성할 수 있다. 상기 지연 제어 신호(C1<1:4>)는 상기 제 2 지연 정보(LT2)에 기초하여 생성될 수 있다. 상기 지연 제어 신호(C1<1:4>)의 비트 수는 상기 복수의 이븐 래치 회로가 포함하는 래치 회로의 개수에 대응할 수 있다. 상기 지연 제어 신호(C1<1:4>)는 예를 들어 4비트 신호일 수 있다. 상기 복수의 이븐 래치 회로는 제 1 이븐 래치 회로(311), 제 2 이븐 래치 회로(312), 제 3 이븐 래치 회로(313) 및 제 4 이븐 래치 회로(314)를 포함할 수 있다. 상기 제 1 이븐 래치 회로(311)는 상기 지연 제어 신호의 제 1 비트(C1<1>)가 로직 하이 레벨일 때, 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 상기 제 1 지연 바 신호(D1B)를 래치하고, 제 2 지연 신호(D2)를 출력할 수 있다. 상기 제 2 이븐 래치 회로(312)는 상기 지연 제어 신호의 제 2 비트(C1<2>)가 로직 하이 레벨일 때, 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지에 동기하여 상기 제 2 지연 신호(D2)를 래치하고, 제 3 지연 바 신호(D3B)를 출력할 수 있다. 상기 제 3 이븐 래치 회로(313)는 상기 지연 제어 신호의 제 3 비트(C1<3>)가 로직 하이 레벨일 때, 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 상기 제 3 지연 바 신호(D3B)를 래치하고, 제 4 지연 신호(D4)를 출력할 수 있다. 상기 제 4 이븐 래치 회로(314)는 상기 제 4 지연 제어 신호의 제 4 비트(C1<4>)가 로직 하이 레벨일 때, 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지에 동기하여 상기 제 4 지연 신호(D4)를 래치하고, 제 5 지연 바 신호(D5B)를 출력할 수 있다. 상기 제 1 지연 바 신호(D1B), 상기 제 2 지연 신호(D2), 상기 제 3 지연 바 신호(D3B), 상기 제 4 지연 신호(D4) 및 상기 제 5 지연 바 신호(D5B)는 상기 복수의 이븐 지연 신호(DA)에 대응할 수 있다. 상기 지연 제어 신호(C1<1:4>)에 따라 상기 제 1 지연 바 신호(D1B), 상기 제 2 지연 신호(D2), 상기 제 3 지연 바 신호(D3B), 상기 제 4 지연 신호(D4) 및 상기 제 5 지연 바 신호(D5B) 중에서 마지막으로 생성되는 신호는 상기 출력 지연 바 신호에 대응할 수 있다.
상기 제 2 플립플롭(320)은 상기 오드 온 펄스 신호(ONB) 및 상기 제 1 분주 클럭 신호(ICLK)를 수신하여 제 1 지연 신호(D1)를 출력할 수 있다. 상기 제 2 플립플롭(320)은 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 상기 오드 온 펄스 신호(ONB)를 반전 지연시켜 상기 제 1 지연 신호(D1)를 생성할 수 있다. 상기 오드 온 펄스 신호(ONB)는 상기 온 펄스 생성 회로(120)에서 상기 제 1 분주 클럭 신호(ICLK)에 동기되어 출력되므로, 상기 제 1 지연 신호(D1)는 상기 오드 온 펄스 신호(ONB)보다 상기 제 1 분주 클럭 신호(ICLK)의 1주기만큼 늦은 위상을 가질 수 있다.
상기 복수의 오드 래치 회로(321-324)는 상기 제 1 지연 신호(D1), 상기 지연 제어 신호(C1<1:4>), 상기 제 2 분주 클럭 신호(ICLKB) 및 상기 제 1 분주 클럭 신호(ICLK)를 수신하여 출력 지연 신호를 생성할 수 있다. 상기 복수의 오드 래치 회로(321-324)는 상기 지연 제어 신호(C1<1:4>)에 기초하여 상기 제 2 분주 클럭 신호(ICLKB) 및 제 1 분주 클럭 신호(ICLK)에 교대로 동기하여 상기 제 1 지연 신호(D1)를 지연시켜 상기 출력 지연 신호를 생성할 수 있다. 상기 복수의 오드 래치 회로는 제 1 오드 래치 회로(321), 제 2 오드 래치 회로(322), 제 3 오드 래치 회로(323) 및 제 4 오드 래치 회로(324)를 포함할 수 있다. 상기 제 1 오드 래치 회로(321)는 상기 지연 제어 신호의 제 1 비트(C1<1>)가 로직 하이 레벨일 때, 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지에 동기하여 상기 제 1 지연 신호(D1)를 래치하고, 제 2 지연 바 신호(D2B)를 출력할 수 있다. 상기 제 2 오드 래치 회로(322)는 상기 지연 제어 신호의 제 2 비트(C1<2>)가 로직 하이 레벨일 때, 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 상기 제 2 지연 바 신호(D2B)를 래치하고, 제 3 지연 신호(D3)를 출력할 수 있다. 상기 제 3 오드 래치 회로(323)는 상기 지연 제어 신호의 제 3 비트(C1<3>)가 로직 하이 레벨일 때, 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지에 동기하여 상기 제 3 지연 신호(D3)를 래치하고, 제 4 지연 바 신호(D4B)를 출력할 수 있다. 상기 제 4 오드 래치 회로(324)는 상기 지연 제어 신호의 제 4 비트(C1<4>)가 로직 하이 레벨일 때, 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 상기 제 4 지연 바 신호(D4B)를 래치하고, 제 5 지연 신호(D5)를 출력할 수 있다. 상기 제 1 지연 신호(D1), 상기 제 2 지연 바 신호(D2B), 상기 제 3 지연 신호(D3), 상기 제 4 지연 바 신호(D4B) 및 상기 제 5 지연 신호(D5)는 상기 복수의 오드 지연 신호(DB)에 대응할 수 있다. 상기 지연 제어 신호(C1<1:4>)에 따라 상기 제 1 지연 신호(D1), 상기 제 2 지연 바 신호(D2B), 상기 제 3 지연 신호(D3), 상기 제 4 지연 바 신호(D4B) 및 상기 제 5 지연 신호(D5) 중에서 마지막으로 생성되는 신호는 상기 출력 지연 신호에 대응할 수 있다.
도 4는 도 1에 도시된 출력 신호 생성 회로(140)의 구성을 보여주는 도면이다. 도 4에서, 상기 출력 신호 생성 회로(140)는 신호 합산 회로(410) 및 클럭 도메인 변환 회로(450)를 포함할 수 있다. 상기 신호 합산 회로(410)는 상기 오프 펄스 생성 회로(130)로부터 생성된 복수의 지연 신호, 상기 이븐 온 펄스 신호(ONA) 및 상기 오드 온 펄스 신호(ONB)를 수신할 수 있다. 상기 신호 합산 회로(410)는 상기 오프 펄스 생성 회로(130)로부터 생성된 복수의 지연 신호 중 상기 제 2 분주 클럭 신호(ICLKB)에 동기하여 지연된 지연 신호들과 상기 이븐 온 펄스 신호(ONA)를 합산하여 제 1 예비 출력 신호(OUTPA)를 생성할 수 있다. 상기 신호 합산 회로(410)는 상기 오프 펄스 생성 회로(130)로부터 생성된 복수의 지연 신호 중 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 지연된 지연 신호들과 상기 오드 온 펄스 신호(ONB)를 합산하여 상기 제 2 예비 출력 신호(OUTPB)를 생성할 수 있다.
상기 클럭 도메인 변환 회로(450)는 상기 제 1 예비 출력 신호(OUTPA) 및 상기 제 2 예비 출력 신호(OUTPB)를 수신하고, 상기 제 1 및 제 2 예비 출력 신호(OUTPA, OUTPB)의 클럭 도메인을 변환하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 1 및 제 2 예비 출력 신호(OUTPA, OUTPB)는 상기 제 1 및 제 2 분주 클럭 신호(ICLK, ICLKB)에 동기하여 생성된 신호들이 합산된 신호이므로 상기 제 1 및 제 2 예비 출력 신호(OUTPA, OUTPB)의 클럭 도메인은 제 1 및 제 2 분주 클럭 신호(ICLK, ICLKB)일 수 있다. 상기 클럭 도메인 변환 회로(450)는 제 3 및 제 4 분주 클럭 신호(QCLK, QCLKB)를 수신하고, 상기 제 1 및 제 2 예비 출력 신호(OUTPA, OUTPB)의 클럭 도메인을 변환시켜 제 3 및 제 4 분주 클럭 신호(QCLK, QCLKB)를 클럭 도메인으로 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 클럭 도메인 변환 회로(450)는 상기 제 1 예비 출력 신호(OUTPA)를 상기 제 4 분주 클럭 신호(QCLKB)에 동기하여 래치할 수 있다. 상기 클럭 도메인 변환 회로(450)는 상기 제 2 예비 출력 신호(OUTPB)를 상기 제 3 분주 클럭 신호(QCLK)에 동기하여 래치할 수 있다. 상기 클럭 도메인 변화 회로(450)는 상기 제 3 및 제 4 분주 클럭 신호(QCLK, QCLKB)에 동기하여 래치된 신호들을 합산하여 상기 출력 신호(OUT)를 생성할 수 있다.
상기 신호 합산 회로(410)는 제 1 낸드 게이트(411), 제 2 낸드 게이트(412), 제 3 낸드 게이트(413), 제 4 낸드 게이트(414), 제 1 인버터(421), 제 2 인버터(422), 제 3 인버터(423), 제 4 인버터(424), 제 5 인버터(425), 제 6 인버터(426), 제 5 낸드 게이트(415) 및 제 6 낸드 게이트(416)를 포함할 수 있다. 도 3을 함께 참조하면, 상기 제 1 낸드 게이트(411)는 상기 제 1 플립플롭(310) 및 상기 복수의 이븐 래치 회로(311-314)로부터 지연된 지연 신호 중에서 상기 제 2 분주 클럭 신호(ICLKB)에 동기하여 지연된 지연 신호들을 수신할 수 있다. 상기 제 1 낸드 게이트(411)는 제 1 지연 바 신호(D1B), 제 3 지연 바 신호(D3B) 및 상기 제 5 지연 바 신호(D5B)를 수신할 수 있다. 상기 제 2 낸드 게이트(412)는 상기 제 1 플립플롭(310) 및 상기 복수의 이븐 래치 회로(311-314)로부터 지연된 지연 신호 중에서 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 지연된 지연 신호들을 수신할 수 있다. 상기 제 2 낸드 게이트(412)는 상기 제 2 지연 신호(D2) 및 상기 제 4 지연 신호(D4)를 수신할 수 있다. 상기 제 3 낸드 게이트(413)는 상기 제 2 플립플롭(320) 및 상기 복수의 오드 래치 회로(321-324)로부터 지연된 지연 신호 중에서 상기 제 2 분주 클럭 신호(ICLKB)에 동기하여 지연된 지연 신호들을 수신할 수 있다. 상기 제 3 낸드 게이트(413)는 상기 제 2 지연 바 신호(D2B) 및 상기 제 4 지연 바 신호(D4B)를 수신할 수 있다. 상기 제 4 낸드 게이트(414)는 상기 제 2 플립플롭(320) 및 상기 복수의 오드 래치 회로(321-324)로부터 지연된 지연 신호 중에서 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 지연된 지연 신호들을 수신할 수 있다. 상기 제 4 낸드 게이트(414)는 제 1 지연 신호(D1), 제 3 지연 신호(D3) 및 상기 제 5 지연 신호(D5)를 수신할 수 있다. 상기 제 1 내지 제 5 지연 신호(D1, D2, D3, D4, D5)와 상기 제 1 내지 제 5 지연 바 신호(D1B, D2B, D3B, D4B, D5B)는 로우 레벨로 인에이블되는 펄스를 갖는 신호일 수 있다. 상기 제 1 낸드 게이트(411)는 상기 제 1 지연 바 신호(D1B), 제 3 지연 바 신호(D3B) 및 상기 제 5 지연 바 신호(D5B)의 펄스 폭을 합쳐 하이 레벨로 인에이블되는 펄스를 갖는 제 1 합산 신호(S1)를 출력할 수 있다. 상기 제 2 낸드 게이트(412)는 상기 제 2 지연 신호(D2) 및 상기 제 4 지연 신호(D4)의 펄스 폭을 합쳐 하이 레벨로 인에이블되는 펄스를 갖는 제 2 합산 신호(S2)를 생성할 수 있다. 상기 제 3 낸드 게이트(413)는 상기 제 2 지연 바 신호(D2B) 및 상기 제 4 지연 바 신호(D4B)의 펄스 폭을 합쳐 하이 레벨로 인에이블되는 펄스를 갖는 제 3 합산 신호(S3)를 생성할 수 있다. 상기 제 4 낸드 게이트(414)는 상기 제 1 지연 신호(D1), 상기 제 3 지연 신호(D3) 및 상기 제 5 지연 신호(D5)의 펄스 폭을 합쳐 하이 레벨로 인에이블되는 펄스를 갖는 제 4 합산 신호(S4)를 생성할 수 있다.
상기 제 1 인버터(421)는 상기 제 1 합산 신호(S1)를 반전시켜 반전된 제 1 합산 신호(IS1)를 출력할 수 있다. 상기 제 2 인버터(422)는 상기 제 2 합산 신호(S2)를 반전시켜 반전된 제 2 합산 신호(IS2)를 출력할 수 있다. 상기 제 3 인버터(423)는 상기 제 3 합산 신호(S3)를 반전시켜 반전된 제 3 합산 신호(IS3)를 출력할 수 있다. 상기 제 4 인버터(424)는 상기 제 4 합산 신호(S4)를 반전시켜 반전된 제 4 합산 신호(IS4)를 출력할 수 있다. 상기 제 5 인버터(425)는 상기 이븐 온 펄스 신호(ONA)를 반전시켜 반전된 이븐 온 펄스 신호(IONA)를 출력할 수 있다. 상기 제 6 인버터(426)는 상기 오드 온 펄스 신호(ONB)를 반전시켜 반전된 오드 온 펄스 신호(IONB)를 출력할 수 있다.
상기 제 5 낸드 게이트(415)는 상기 반전된 이븐 온 펄스 신호(IONA), 상기 반전된 제 1 합산 신호(IS1) 및 상기 반전된 제 3 합산 신호(IS3)를 수신할 수 있다. 상기 제 5 낸드 게이트(415)는 상기 반전된 이븐 온 펄스 신호(IONA), 상기 반전된 제 1 합산 신호(IS1) 및 상기 반전된 제 3 합산 신호(IS3)의 펄스 폭을 합산하여 상기 제 1 예비 출력 신호(OUTPA)를 출력할 수 있다. 상기 제 1 예비 출력 신호(OUTPA)는 상기 이븐 온 펄스 신호(ONA)가 인에이블되는 시점부터 상기 제 1 내지 제 5 지연 바 신호(D1B-D5B) 중에서 상기 제 2 지연 정보(LT2) 및/또는 상기 지연 제어 신호(C1<1:4>)에 따라 마지막으로 생성되는 지연 바 신호가 디스에이블되는 시점까지 유지되는 펄스 폭을 가질 수 있다. 상기 제 6 낸드 게이트(416)는 상기 반전된 오드 온 펄스 신호(IONB), 상기 반전된 제 2 합산 신호(IS2), 상기 반전된 제 4 합산 신호(IS4)를 수신할 수 있다. 상기 제 6 낸드 게이트(416)는 상기 반전된 오드 온 펄스 신호(IONB), 상기 반전된 제 2 합산 신호(IS2) 및 상기 반전된 제 4 합산 신호(IS4)의 펄스 폭을 합산하여 상기 제 2 예비 출력 신호(OUTPB)를 출력할 수 있다. 상기 제 2 예비 출력 신호(OUTPB)는 상기 오드 온 펄스 신호(ONB)가 인에이블되는 시점부터 상기 제 1 내지 제 5 지연 신호(D1-D5) 중에서 상기 제 2 지연 정보(LT2) 및/또는 상기 지연 제어 신호(C1<1:4>)에 따라 마지막으로 생성되는 지연 신호가 디스에이블되는 시점까지 유지되는 펄스 폭을 가질 수 있다.
상기 클럭 도메인 변환 회로(450)는 제 1 래치 회로(451), 제 2 래치 회로(452), 제 7 낸드 게이트(461), 제 7 인버터(462) 및 제 8 인버터(463)를 포함할 수 있다. 상기 제 1 래치 회로(451)는 상기 제 1 예비 출력 신호(OUTPA) 및 상기 제 4 분주 클럭 신호(QCLKB)를 수신할 수 있다. 상기 제 1 래치 회로(451)는 상기 제 4 분주 클럭 신호(QCLKB)의 라이징 에지에 동기하여 상기 제 1 예비 출력 신호(OUTPA)를 반전 래치하고, 래치된 신호(LATQB)를 출력할 수 있다. 상기 제 2 래치 회로(452)는 상기 제 2 예비 출력 신호(OUTPB) 및 상기 제 3 분주 클럭 신호(QCLK)를 수신할 수 있다. 상기 제 2 래치 회로(452)는 상기 제 3 분주 클럭 신호(QCLK)의 라이징 에지에 동기하여 상기 제 2 예비 출력 신호(OUTPB)를 반전 래치하고, 래치된 신호(LATQ)를 출력할 수 있다. 상기 제 7 낸드 게이트(461)는 상기 제 1 및 제 2 래치 회로(451, 452)로부터 상기 래치된 신호들(LATQB, LATQ)을 수신할 수 있다. 상기 제 7 인버터(462)는 상기 제 7 낸드 게이트(461)의 출력을 수신하고, 상기 제 7 낸드 게이트(461)의 출력을 반전시켜 반전된 신호를 출력할 수 있다. 상기 제 8 인버터(463)는 상기 제 7 인버터(462)의 출력을 수신하고, 상기 제 7 인버터(462)의 출력을 반전시켜 반전된 신호를 상기 출력 신호(OUT)로 출력할 수 있다. 본 발명의 실시예에서, 상기 제 7 낸드 게이트(461)는 대칭적 낸드 게이트일 수 있다. 상기 제 7 낸드 게이트(461)는 대칭적 낸드 게이트로 구성되어, 상기 래치된 신호들(LATQB, LATQ)의 펄스 폭과 무관하게 동일한 지연 조건에서 상기 출력 신호(OUT)가 생성될 수 있도록 한다.
도 5는 본 발명의 실시예에 따른 대칭적 낸드 게이트(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 대칭적 낸드 게이트(500)는 도 4에 도시된 제 7 낸드 게이트(461)로 적용될 수 있다. 상기 대칭적 낸드 게이트(500)는 제 1 트랜지스터(T1), 제 2 트랜지스터(T2), 제 3 트랜지스터(T3), 제 4 트랜지스터(T4), 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(T1, T2)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 3 내지 제 6 트랜지스터(T3-T6)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 제 1 전원전압 단자(V1)와 출력 노드(ON) 사이에 연결되고, 게이트로 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 출력 노드(ON)를 통해 출력 신호(NOUT)가 출력될 수 있다. 제 1 전원전압(VDD)은 상기 제 1 전원전압 단자(V1)를 통해 상기 대칭적 낸드 게이트(500)로 공급될 수 있다. 상기 제 2 트랜지스터(T2)는 상기 제 1 전원전압 단자(V1)와 상기 출력 노드(ON) 사이에 연결되고, 게이트로 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 3 트랜지스터(T3)는 일 단이 상기 출력 노드(ON)와 연결되고, 게이트로 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 4 트랜지스터(T4)는 일 단이 상기 출력 노드(ON)와 연결되고, 게이트로 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 5 트랜지스터(T5)는 상기 제 3 트랜지스터(T3)의 타 단과 제 2 전원전압 단자(V2) 사이에 연결되고, 게이트로 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 제 2 전원전압(VSS)은 상기 제 2 전원전압 단자(V2)를 통해 상기 대칭적 낸드 게이트(500)로 공급될 수 있다. 상기 제 2 전원전압(VSS)은 상기 제 1 전원전압(VDD)보다 낮은 전압 레벨을 가질 수 있다. 상기 제 1 전원전압(VDD)은 상기 출력 신호(NOUT)가 로직 하이 레벨로 판정될 수 있도록 충분히 높은 전압 레벨을 가질 수 있다. 상기 제 2 전원전압(VSS)은 상기 출력 신호(NOUT)가 로직 로우 레벨로 판정될 수 있도록 충분히 낮은 전압 레벨을 가질 수 있다. 상기 제 6 트랜지스터(T6)는 상기 제 4 트랜지스터(T4)의 타 단과 상기 제 2 전원전압 단자(V2) 사이에 연결되고, 게이트로 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 대칭적 낸드 게이트(500)가 도 4에 도시된 제 7 낸드 게이트(461)로 적용되었을 때, 상기 제 1 입력 신호(IN1)는 상기 제 4 분주 클럭 신호(QCLKB)에 동기하여 래치된 신호(LATQB)에 대응할 수 있고, 상기 제 2 입력 신호(IN2)는 상기 제 3 분주 클럭 신호(QCLK)에 동기하여 래치된 신호(LATQ)에 대응할 수 있다. 상기 출력 신호(NOUT)는 상기 제 7 낸드 게이트(461)의 출력에 대응할 수 있다.
상기 제 1 및 제 2 입력 신호(IN1, IN2)가 모두 로직 로우 레벨일 때, 상기 제 1 및 제 2 트랜지스터(T1, T2)는 턴온될 수 있고, 상기 제 3 내지 제 6 트랜지스터(T3-T6)는 턴오프될 수 있다. 상기 출력 노드(ON)는 상기 제 1 및 제 2 트랜지스터(T1, T2)를 통해 상기 제 1 전원전압(VDD)으로 구동될 수 있고, 상기 출력 노드(ON)를 통해 로직 하이 레벨을 갖는 상기 출력 신호(NOUT)가 생성될 수 있다. 상기 제 1 입력 신호(IN1)가 로직 하이 레벨이고, 상기 제 2 입력 신호(IN2)가 로직 로우 레벨일 때, 상기 제 2 트랜지스터(T2), 상기 제 3 트랜지스터(T3) 및 상기 제 6 트랜지스터(T6)가 턴온될 수 있고, 상기 제 1 트랜지스터(T1), 상기 제 4 트랜지스터(T4) 및 상기 제 5 트랜지스터(T5)는 턴오프될 수 있다. 상기 출력 노드(ON)는 상기 제 2 트랜지스터(T2)를 통해 상기 제 1 전원전압(VDD)으로 구동될 수 있고, 상기 출력 노드(ON)를 통해 로직 하이 레벨을 갖는 상기 출력 신호(NOUT)가 생성될 수 있다. 상기 제 1 입력 신호(IN1)가 로직 로우 레벨이고, 상기 제 2 입력 신호(IN2)가 로직 하이 레벨일 때, 상기 제 1 트랜지스터(T1), 상기 제 4 트랜지스터(T4) 및 상기 제 5 트랜지스터(T5)가 턴온될 수 있고, 상기 제 2 트랜지스터(T2), 상기 제 3 트랜지스터(T3) 및 상기 제 6 트랜지스터(T6)는 턴오프될 수 있다. 상기 출력 노드(ON)는 상기 제 1 트랜지스터(T1)를 통해 상기 제 1 전원전압(VDD)으로 구동될 수 있고, 상기 출력 노드(ON)를 통해 로직 하이 레벨을 갖는 상기 출력 신호(NOUT)가 생성될 수 있다. 상기 제 1 및 제 2 입력 신호(IN1, IN2)가 모두 하이 레벨일 때, 상기 제 1 및 제 2 트랜지스터(T1, T2)는 턴오프될 수 있고, 상기 제 3 내지 제 6 트랜지스터(T3-T6)는 턴온될 수 있다. 상기 제 1 출력 노드(ON)는 상기 제 3 내지 제 6 트랜지스터(T3-T6)를 통해 상기 제 2 전원전압(VSS)으로 구동될 수 있고, 상기 출력 노드(ON)를 통해 로직 로우 레벨을 갖는 상기 출력 신호(NOUT)가 생성될 수 있다. 도 5에서, 상기 대칭적 낸드 게이트(500)는 2-input 1-output 구조의 낸드 게이트인 것을 예시하였으나, 3개 이상의 입력 신호를 수신하여 낸드 연산을 수행할 수 있도록 수정될 수 있을 것이다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 신호 생성 회로(100)의 동작을 보여주는 타이밍도이다. 도 1 내지 도 6b를 참조하여 본 발명의 실시예에 따른 신호 생성 회로(100)의 동작을 설명하면 다음과 같다. 도 6a는 상기 제 1 지연 정보(LT1)가 8이고, 상기 제 2 지연 정보(LT2)가 6인 경우를 예시한다. 상기 제 1 지연 정보(LT1)가 8인 것은 상기 제 1 지연 정보(LT1)로부터 결정된 시간이 상기 클럭 신호(CLK)의 8주기에 대응하는 것을 의미할 수 있고, 상기 제 2 지연 정보(LT2)가 6인 것은 상기 제 2 지연 정보(LT2)로부터 결정된 시간이 상기 클럭 주기(CLK)의 6주기에 대응하는 것을 의미할 수 있다. 상기 제 2 지연 정보가 6일 때 상기 지연 제어 신호의 제 1 및 제 2 비트(C1<1>, C<2>)가 로직 하이 레벨로 인에이블될 수 있다. 상기 입력 신호(IN)는 상기 클럭 신호의 1주기 동안 로직 로우 레벨로 인에이블되고, 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 상기 온 펄스 생성 회로(120)로 입력될 수 있다. 상기 제 1 지연 정보(LT1)로부터 결정된 시간이 상기 클럭 신호(CLK)의 주기의 짝수 배이므로, 상기 이븐 쉬프팅 회로(210)는 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 상기 입력 신호(IN)를 상기 제 1 지연 정보(LT1)에 대응하는 시간 동안 지연시켜 상기 이븐 동기 신호(SEV)를 생성할 수 있다. 상기 이븐 쉬프팅 회로(210)는 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지마다 상기 입력 신호(IN)를 순차적으로 4회 지연시킬 수 있고, 상기 이븐 동기 신호(SEV)의 펄스 폭은 상기 제 1 분주 클럭 신호(ICLK)의 1주기에 대응할 수 있다. 상기 오드 지연 신호(LTO)는 디스에이블 상태를 유지하고, 상기 스위칭 회로(230)의 상기 제 1 래치 회로(231)는 비활성화되고, 상기 스위칭 회로(230)의 상기 제 1 게이트 회로(233)는 상기 이븐 동기 신호(SEV)를 제 4 게이트 회로(236)로 출력할 수 있다. 상기 제 4 게이트 회로(236)는 상기 제 1 게이트 회로(233)의 출력을 반전시켜 상기 오드 온 펄스 신호(ONB)를 생성할 수 있다. 상기 입력 신호(IN)는 상기 이븐 쉬프팅 회로(210), 상기 제 1 게이트 회로(233) 및 상기 제 4 게이트 회로(236)를 통해 반전되므로, 상기 오드 온 펄스 신호(ONB)는 로직 하이 레벨로 인에이블되는 펄스를 포함할 수 있다. 상기 오드 온 펄스 신호(ONB)는 상기 입력 신호(IN)가 인에이블된 시점부터 상기 제 1 지연 정보(LT1)에 대응하는 시간인 상기 클럭 신호(CLK)의 8주기 및/또는 상기 제 1 분주 클럭 신호(ICLK)의 4주기가 경과한 후에 인에이블될 수 있다.
상기 지연 제어 신호의 제 1 및 제 2 비트(C1<1>, C<2>)가 로직 하이 레벨이므로, 상기 오프 펄스 생성 회로(130)의 제 2 플립 플롭(320)은 상기 오드 온 펄스 신호(ONB)를 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 반전 지연시켜 제 1 지연 신호(D1)를 출력하고, 상기 제 1 및 제 2 오드 래치 회로(321, 322)는 각각 제 2 분주 클럭 신호(ICLKB) 및 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 제 1 지연 신호(D1)를 순차적으로 지연시켜 제 2 지연 바 신호(D2B) 및 제 3 지연 신호(D3)를 생성할 수 있다.
상기 신호 합산 회로(410)의 상기 제 3 낸드 게이트(413)는 상기 제 2 지연 바 신호(D2B)를 상기 제 3 합산 신호(S3)로 출력할 수 있고, 제 4 낸드 게이트(414)는 상기 제 1 지연 신호(D1) 및 제 3 지연 신호(D3)의 펄스 폭을 합산하여 제 4 합산 신호(S4)를 출력할 수 있다. 상기 제 5 낸드 게이트(415)는 반전된 제 3 합산 신호(IS3)를 반전시켜 상기 제 1 예비 출력 신호(OUTPA)로 출력할 수 있다. 상기 제 6 낸드 게이트(416)는 반전된 오드 온 펄스 신호(ONB) 및 반전된 제 4 합산 신호(IS4)의 펄스 폭을 합산하여 제 2 예비 출력 신호(OUTPB)를 출력할 수 있다. 상기 클럭 도메인 변환 회로(450)의 상기 제 1 래치 회로(451)는 상기 제 4 분주 클럭 신호(QCLKB)의 라이징 에지 (즉, 제 3 분주 클럭 신호(QCLK)의 폴링 에지)에 동기하여 상기 제 1 예비 출력 신호(OUTPA)를 반전 래치하여, 래치된 신호(LATQB)를 출력할 수 있다. 상기 제 2 래치 회로(452)는 상기 제 3 분주 클럭 신호(QCLK)의 라이징 에지에 동기하여 상기 제 2 예비 출력 신호(OUTPB)를 반전 래치하고, 래치된 신호(LATQ)를 출력할 수 있다. 상기 제 7 낸드 게이트(461)에 의해 상기 래치된 신호들(LATQB, LATQ)의 펄스 폭이 합산되고, 상기 제 7 낸드 게이트(461)의 출력은 상기 제 7 및 제 8 인버터(462, 463)를 통해 순차적으로 반전될 수 있다. 따라서, 상기 클럭 신호(CLK)의 6주기 및/또는 상기 제 1 분주 클럭 신호(QCLK)의 3주기에 대응하는 시간 동안 로직 로우 레벨로 인에이블되는 펄스를 갖는 상기 출력 신호(OUT)가 생성될 수 있다.
도 6b는 상기 제 1 지연 정보(LT1)가 9이고, 상기 제 2 지연 정보(LT2)가 8인 경우를 예시한다. 상기 제 1 지연 정보(LT1)가 9인 것은 상기 제 1 지연 정보(LT1)로부터 결정된 시간이 상기 클럭 신호(CLK)의 9주기에 대응하는 것을 의미할 수 있고, 상기 제 2 지연 정보(LT2)가 8인 것은 상기 제 2 지연 정보(LT2)로부터 결정된 시간이 상기 클럭 주기(CLK)의 8주기에 대응하는 것을 의미할 수 있다. 상기 제 2 지연 정보가 8일 때 상기 지연 제어 신호의 제 1 내지 제 4 비트(C1<1:4>)가 모두 로직 하이 레벨로 인에이블될 수 있다. 상기 입력 신호(IN)는 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지 (즉, 제 1 분주 클럭 신호(ICLK)의 폴링 에지)에 동기하여 상기 온 펄스 생성 회로(120)로 입력될 수 있다. 상기 제 1 지연 정보(LT1)로부터 결정된 시간이 상기 클럭 신호(CLK)의 주기의 홀수 배이므로, 상기 오드 쉬프팅 회로(220)는 상기 제 2 분주 클럭 신호(ICLKB)에 동기하여 상기 입력 신호(IN)를 상기 제 1 지연 정보(LT1)에 대응하는 시간 중 상기 클럭 신호(CLK)의 8주기에 대응하는 시간 동안 지연시켜 상기 오드 동기 신호(SOD)를 생성할 수 있다. 상기 오드 쉬프팅 회로(220)는 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지마다 상기 입력 신호(IN)를 순차적으로 4회 지연시킬 수 있고, 상기 오드 동기 신호(SOD)의 펄스 폭은 상기 제 2 분주 클럭 신호(ICLKB)의 1주기에 대응할 수 있다. 상기 오드 지연 신호(LTO)는 인에이블되고, 상기 스위칭 회로(230)의 상기 제 2 래치 회로(232)가 활성화될 수 있다. 상기 제 2 래치 회로(232)는 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 상기 오드 동기 신호(SOD)를 상기 클럭 신호(CLK)의 1주기만큼 더 지연시킬 수 있다. 상기 제 4 게이트 회로(236)는 상기 제 2 래치 회로(232)의 출력을 반전시켜 상기 오드 온 펄스 신호(ONB)를 생성할 수 있다. 상기 입력 신호(IN)는 상기 오드 쉬프팅 회로(220), 상기 제 2 래치 회로(232) 및 상기 제 4 게이트 회로(236)를 통해 반전되므로, 상기 오드 온 펄스 신호(ONB)는 로직 하이 레벨로 인에이블되는 펄스를 포함할 수 있다. 상기 오드 온 펄스 신호(ONB)는 상기 입력 신호(IN)가 인에이블된 시점부터 상기 제 1 지연 정보(LT1)에 대응하는 시간인 상기 클럭 신호(CLK)의 9주기가 경과한 후에 인에이블될 수 있다.
상기 지연 제어 신호의 제 1 내지 제 4 비트(C1<1:4>)가 모두 로직 하이 레벨이므로, 상기 오프 펄스 생성 회로(130)의 제 2 플립 플롭(320)은 상기 오드 온 펄스 신호(ONB)를 상기 제 1 분주 클럭 신호(ICLK)에 동기하여 반전 지연시켜 제 1 지연 신호(D1)를 출력하고, 상기 제 1 오드 래치 회로(321)는 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지에 동기하여 상기 제 1 지연 신호(D1)를 지연시켜 제 2 지연 바 신호(D2B)를 출력할 수 있다. 상기 제 2 오드 래치 회로(322)는 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 상기 제 2 지연 바 신호(D2B)를 지연시켜 제 3 지연 신호(D3)를 출력할 수 있다. 상기 제 3 오드 래치 회로(323)는 상기 제 2 분주 클럭 신호(ICLKB)의 라이징 에지에 동기하여 상기 제 3 지연 신호(D3)를 지연시켜 제 4 지연 바 신호(D4B)를 출력할 수 있다. 상기 제 4 오드 래치 회로(324)는 상기 제 1 분주 클럭 신호(ICLK)의 라이징 에지에 동기하여 상기 제 4 지연 바 신호(D4B)를 지연시켜 제 5 지연 신호(D5)를 출력할 수 있다.
상기 신호 합산 회로(410)의 상기 제 3 낸드 게이트(413)는 상기 제 2 지연 바 신호(D2B) 및 상기 제 4 지연 바 신호(D4B)의 펄스 폭을 합산하여 상기 제 3 합산 신호(S3)를 출력할 수 있고, 제 4 낸드 게이트(414)는 상기 제 1 지연 신호(D1), 상기 제 3 지연 신호(D3) 및 상기 제 5 지연 신호(D5)의 펄스 폭을 합산하여 제 4 합산 신호(S4)를 출력할 수 있다. 상기 제 5 낸드 게이트(415)는 반전된 제 3 합산 신호(IS3)를 반전시켜 상기 제 1 예비 출력 신호(OUTPA)로 출력할 수 있다. 상기 제 6 낸드 게이트(416)는 반전된 오드 온 펄스 신호(IONB) 및 반전된 제 4 합산 신호(IS4)의 펄스 폭을 합산하여 제 2 예비 출력 신호(OUTPB)를 출력할 수 있다. 상기 클럭 도메인 변환 회로(450)의 상기 제 1 래치 회로(451)는 상기 제 4 분주 클럭 신호(QCLKB)의 라이징 에지 (즉, 제 3 분주 클럭 신호(QCLK)의 폴링 에지)에 동기하여 상기 제 1 예비 출력 신호(OUTPA)를 반전 래치하고, 래치된 신호(LATQB)를 출력할 수 있다. 상기 제 2 래치 회로(452)는 상기 제 3 분주 클럭 신호(QCLK)의 라이징 에지에 동기하여 상기 제 2 예비 출력 신호(OUTPB)를 반전 래치하고, 래치된 신호(LATQ)를 출력할 수 있다. 상기 제 7 낸드 게이트(461)에 의해 상기 래치된 신호들(LATQB, LATQ)의 펄스 폭이 합산되고, 상기 제 7 낸드 게이트(461)의 출력은 상기 제 7 및 제 8 인버터(462, 463)를 통해 순차적으로 반전될 수 있다. 따라서, 상기 클럭 신호(CLK)의 8주기 및/또는 상기 제 3 분주 클럭 신호(QCLK)의 4주기에 대응하는 시간 동안 로직 로우 레벨로 인에이블되는 펄스를 갖는 상기 출력 신호(OUT)가 생성될 수 있다.
도 7은 본 발명의 실시예에 따른 신호 생성 회로(700)의 구성을 보여주는 도면이다. 도 7을 참조하면, 상기 신호 생성 회로(700)는 클럭 분주 회로(710), 온 펄스 생성 회로(720), 오프 펄스 생성 회로(730) 및 출력 신호 생성 회로(740)를 포함할 수 있다. 상기 클럭 분주 회로(710)는 클럭 신호(CLK)를 수신하여 제 1 분주 클럭 신호(ICLK), 제 2 분주 클럭 신호(ICLKB), 제 3 분주 클럭 신호(QCLK) 및 제 4 분주 클럭 신호(QCLKB)를 생성할 수 있다. 상기 온 펄스 생성 회로(720)는 입력 신호(IN), 상기 제 1 분주 클럭 신호(ICLK), 상기 제 2 분주 클럭 신호(ICLKB) 및 제 1 지연 정보(LT1)를 수신하여 이븐 온 펄스 신호(ONA) 및 오드 온 펄스 신호(ONB)를 생성할 수 있다. 상기 클럭 분주 회로(710) 및 상기 온 펄스 생성 회로(720)는 도 1에 도시된 클럭 분주 회로(110) 및 온 펄스 생성 회로(120)와 실질적으로 동일한 구성을 갖고 동일한 기능을 수행할 수 있다. 동일한 구성요소에 대한 중복되는 설명은 하지 않기로 한다.
상기 오프 펄스 생성 회로(730)는 이븐 온 펄스 신호(ONA), 오드 온 펄스 신호(ONB), 제 2 지연 정보(LT2), 상기 제 3 분주 클럭 신호(QCLK) 및 상기 제 4 분주 클럭 신호(QCLKB)를 수신할 수 있다. 상기 오프 펄스 생성 회로(730)는 상기 제 2 지연 정보(LT2)에 기초하여 상기 이븐 온 펄스 신호(ONA) 및 상기 오드 온 펄스 신호(ONB)를 상기 제 3 및 제 4 분주 클럭 신호(QCLK, QCLKB)에 동기하여 지연시켜 복수의 지연 신호를 생성할 수 있다. 상기 오프 펄스 생성 회로(730)는 상기 제 2 지연 정보(LT2)에 기초하여 상기 이븐 온 펄스 신호(ONA)를 상기 제 3 분주 클럭 신호(QCLK) 및 상기 제 4 분주 클럭 신호(QCLK)에 교대로 동기하여 순차적으로 지연시켜 복수의 이븐 지연 신호(DA)를 생성할 수 있다. 상기 복수의 이븐 지연 신호(DA)는 순차적으로 상기 클럭 신호(CLK)의 1주기에 대응하는 위상 차이를 가질 수 있다. 상기 오프 펄스 생성 회로(730)는 상기 제 2 지연 정보(LT2)에 기초하여 상기 오드 온 펄스 신호(ONB)를 상기 제 4 분주 클럭 신호(QCLKB) 및 상기 제 3 분주 클럭 신호(QCLK)에 교대로 동기하여 순차적으로 지연시켜 복수의 오드 지연 신호(OB)를 생성할 수 있다. 상기 복수의 오드 지연 신호(OB)는 순차적으로 상기 클럭 신호(CLK)의 1주기에 대응하는 위상 차이를 가질 수 있다. 상기 오프 펄스 생성 회로(730)는 클럭 도메인 변환 동작을 수행할 수 있다. 상기 이븐 온 펄스 신호(ONA) 및 상기 오드 온 펄스 신호(ONB)는 상기 온 펄스 생성 회로(720)에 의해 상기 제 1 및 제 2 분주 클럭 신호(ICLK, ICLKB)에 동기하여 생성되기 때문에 상기 이븐 온 펄스 신호(ONA) 및 상기 오드 온 펄스 신호(ONB)의 클럭 도메인은 제 1 및 제 2 분주 클럭 신호(ICLK, ICLKB)일 수 있다. 상기 오프 펄스 생성 회로(730)는 상기 이븐 온 펄스 신호(ONA) 및 상기 오드 온 펄스 신호(ONB)의 클럭 도메인을 변환시켜 상기 복수의 이븐 지연 신호(DA) 및 상기 복수의 오드 지연 신호(DB)를 생성할 수 있다. 상기 복수의 이븐 지연 신호(DA) 및 상기 복수의 오드 지연 신호(DB)는 상기 제 3 및 제 4 분주 클럭 신호(QCLK, QCLKB)에 동기하여 지연되기 때문에, 상기 복수의 이븐 지연 신호(DA) 및 상기 복수의 오드 지연 신호(DB)의 클럭 도메인은 제 3 및 제 4 분주 클럭 신호(QCLK, QCLKB)로 변환될 수 있다.
상기 출력 신호 생성 회로(740)는 상기 복수의 이븐 지연 신호(DA), 상기 복수의 오드 지연 신호(DB), 상기 제 3 분주 클럭 신호(QCLK) 및 상기 제 4 분주 클럭 신호(QBCLK)를 수신하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 출력 신호 생성 회로(740)는 상기 복수의 이븐 지연 신호(DA) 및 상기 복수의 오드 지연 신호(DB) 중에서 상기 제 3 분주 클럭 신호(QCLK)에 동기하여 지연된 지연 신호들에 기초하여 제 1 예비 출력 신호를 생성할 수 있다. 상기 출력 신호 생성 회로(740)는 상기 제 3 분주 클럭 신호(QCLK)에 동기하여 지연된 지연 신호들의 펄스 폭을 합산하여 상기 제 1 예비 출력 신호를 생성할 수 있다. 상기 출력 신호 생성 회로(740)는 상기 복수의 이븐 지연 신호(DA) 및 상기 복수의 오드 지연 신호(DB) 중에서 상기 제 4 분주 클럭 신호(QCLKB)에 동기하여 지연된 지연 신호들에 기초하여 제 2 예비 출력 신호를 생성할 수 있다. 상기 출력 신호 생성 회로(740)는 상기 제 4 분주 클럭 신호(QCLKB)에 동기하여 지연된 지연 신호들의 펄스 폭을 합산하여 상기 제 2 예비 출력 신호를 생성할 수 있다. 상기 출력 신호 생성 회로(740)는 상기 제 1 예비 출력 신호 및 상기 제 2 예비 출력 신호를 각각 상기 제 3 및 제 4 분주 클럭 신호(QCLK, QCLKB)로 리타이밍하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 출력 신호 생성 회로(740)는 상기 제 1 예비 출력 신호를 상기 제 3 분주 클럭 신호(QCLK)로 리타이밍할 수 있다. 상기 출력 신호 생성 회로(740)는 상기 제 2 예비 출력 신호를 상기 제 4 분주 클럭 신호(QCLKB)로 리타이밍할 수 있다. 상기 출력 신호 생성 회로(740)는 상기 리타이밍된 신호들을 합산하여 상기 출력 신호(OUT)를 생성할 수 있다.
도 8은 도 7에 도시된 오프 펄스 생성 회로(730)의 구성을 보여주는 도면이다. 도 8을 참조하면, 상기 오프 펄스 생성 회로(730)는 복수의 이븐 래치 회로 및 복수의 오드 래치 회로를 포함할 수 있다. 상기 복수의 이븐 래치 회로는 상기 이븐 온 펄스 신호(ONA), 상기 지연 제어 신호(C2<1:4>), 상기 제 3 분주 클럭 신호(QCLK) 및 상기 제 4 분주 클럭 신호(QCLKB)를 수신하여 출력 지연 신호를 생성할 수 있다. 상기 지연 제어 신호(C2<1:4>)는 상기 제 2 지연 정보(LT2)에 기초하여 생성될 수 있다. 상기 지연 제어 신호(C2<1:4>)는 상기 복수의 이븐 래치 회로 또는 상기 복수의 오드 래치 회로가 포함하는 래치 회로의 개수에 대응하는 비트 수를 가질 수 있다. 예를 들어, 상기 지연 제어 신호(C2<1:4>)의 비트 수는 상기 복수의 이븐 래치 회로 또는 복수의 오드 래치 회로가 포함하는 래치 회로의 개수보다 1개 적을 수 있다. 도 8에서, 복수의 이븐 래치 회로 및 복수의 오드 래치 회로는 각각 5개의 래치 회로를 포함하는 것을 예시하였으나, 상기 복수의 이븐 래치 회로 및 상기 복수의 오드 래치 회로는 각각 5개보다 적거나 5개보다 많은 래치 회로를 포함할 수 있다. 상기 지연 제어 신호(C2<1:4>)의 비트 수는 4개보다 적어나 4개보다 많을 수 있다.
상기 복수의 이븐 래치 회로는 상기 지연 제어 신호(C2<1:4>)에 기초하여 상기 제 3 분주 클럭 신호(QCLK) 및 제 4 분주 클럭 신호(QCLKB)에 교대로 동기하여 상기 이븐 온 펄스 신호(ONA)를 지연시켜 상기 출력 지연 신호를 생성할 수 있다. 도 8에서, 상기 상기 복수의 이븐 래치 회로는 제 1 내지 제 5 이븐 래치 회로(811, 812, 813, 814, 815)를 포함할 수 있다. 상기 제 1 이븐 래치 회로(811)는 상기 제 3 분주 클럭 신호(QCLK)의 라이징 에지에 동기하여 상기 이븐 온 펄스 신호(ONA)를 래치하고, 래치된 신호를 제 1 지연 신호(D1)로 출력할 수 있다. 상기 제 2 이븐 래치 회로(812)는 상기 제 2 지연 제어 신호의 제 1 비트(C2<1>)가 로직 하이 레벨일 때, 상기 제 4 분주 클럭 신호(QCLKB)의 라이징 에지에 동기하여 상기 제 1 지연 신호(D1)를 래치하고, 래치된 신호를 제 2 지연 바 신호(D2B)로 출력할 수 있다. 상기 제 3 이븐 래치 회로(813)는 상기 제 2 지연 제어 신호의 제 2 비트(C2<2>)가 로직 하이 레벨일 때, 상기 제 3 분주 클럭 신호(QCLK)의 라이징 에지에 동기하여 상기 제 2 지연 바 신호(D2B)를 래치하고, 래치된 신호를 제 3 지연 신호(D3)로 출력할 수 있다. 상기 제 4 이븐 래치 회로(814)는 상기 제 2 지연 제어 신호의 제 3 비트(C2<3>)가 로직 하이 레벨일 때, 상기 제 4 분주 클럭 신호(QCLKB)의 라이징 에지에 동기하여 상기 제 3 지연 신호(D3)를 래치하고, 래치된 신호를 제 4 지연 바 신호(D4B)로 출력할 수 있다. 상기 제 5 이븐 래치 회로(815)는 상기 제 2 지연 제어 신호의 제 4 비트(C2<4>)가 로직 하이 레벨일 때, 상기 제 3 분주 클럭 신호(QCLK)의 라이징 에지에 동기하여 상기 제 4 지연 바 신호(D4B)를 래치하고, 래치된 신호를 제 5 지연 신호(D5)로 출력할 수 있다. 상기 제 1 지연 신호(D1), 상기 제 2 지연 바 신호(D2B), 상기 제 3 지연 신호(D3), 상기 제 4 지연 바 신호(D4B) 및 상기 제 5 지연 신호(D5)는 복수의 이븐 지연 신호에 대응할 수 있다. 상기 제 1 지연 신호(D1), 상기 제 2 지연 바 신호(D2B), 상기 제 3 지연 신호(D3), 상기 제 4 지연 바 신호(D4B) 및 상기 제 5 지연 신호(D5) 중에서 상기 지연 제어 신호(C2<1:4>)에 기초하여 마지막으로 생성되는 신호는 상기 출력 지연 신호에 대응할 수 있다.
상기 복수의 오드 래치 회로는 상기 오드 온 펄스 신호(ONB), 상기 지연 제어 신호(C2<1:4>), 상기 제 4 분주 클럭 신호(QCLKB) 및 상기 제 3 분주 클럭 신호(QCLK)를 수신하여 출력 지연 바 신호를 생성할 수 있다. 상기 복수의 오드 래치 회로는 상기 지연 제어 신호(C2<1:4>)에 기초하여 상기 제 4 분주 클럭 신호(QCLKB) 및 제 3 분주 클럭 신호(QCLK)에 교대로 동기하여 상기 오드 온 펄스 신호(ONB)를 지연시켜 상기 출력 지연 바 신호를 생성할 수 있다. 상기 복수의 오드 래치 회로는 제 1 내지 제 5 오드 래치 회로(821, 822, 823, 824, 825)를 포함할 수 있다. 상기 제 1 오드 래치 회로(821)는 상기 제 4 분주 클럭 신호(QCLKB)의 라이징 에지에 동기하여 상기 오드 온 펄스 신호(ONB)를 래치하고, 래치된 신호를 제 1 지연 바 신호(D1B)로 출력할 수 있다. 상기 제 2 오드 래치 회로(822)는 상기 지연 제어 신호의 제 1 비트(C2<1>)가 로직 하이 레벨일 때, 상기 제 3 분주 클럭 신호(QCLK)의 라이징 에지에 동기하여 상기 제 1 지연 바 신호(D1B)를 래치하고, 래치된 신호를 제 2 지연 신호(D2)로 출력할 수 있다. 상기 제 3 오드 래치 회로(823)는 상기 지연 제어 신호의 제 2 비트(C2<2>)가 로직 하이 레벨일 때, 상기 제 4 분주 클럭 신호(QCLKB)의 라이징 에지에 동기하여 상기 제 2 지연 신호(D2)를 래치하고, 래치된 신호를 제 3 지연 바 신호(D3B)로 출력할 수 있다. 상기 제 4 오드 래치 회로(824)는 상기 지연 제어 신호의 제 3 비트(C2<3>)가 로직 하이 레벨일 때, 상기 제 3 분주 클럭 신호(QCLK)의 라이징 에지에 동기하여 상기 제 3 지연 바 신호(D3B)를 래치하고, 래치된 신호를 제 4 지연 신호(D4)로 출력할 수 있다. 상기 제 5 오드 래치 회로(825)는 상기 지연 제어 신호의 제 4 비트(C2<4>)가 로직 하이 레벨일 때, 상기 제 4 분주 클럭 신호(QCLKB)의 라이징 에지에 동기하여 상기 제 4 지연 신호(D4)를 래치하고, 래치된 신호를 제 5 지연 바 신호(D5B)로 출력할 수 있다. 상기 제 1 지연 바 신호(D1B), 상기 제 2 지연 신호(D2), 상기 제 3 지연 바 신호(D3B), 상기 제 4 지연 신호(D4) 및 상기 제 5 지연 바 신호(D5B)는 상기 복수의 오드 지연 신호에 대응할 수 있다. 상기 제 1 지연 바 신호(D1B), 상기 제 2 지연 신호(D2), 상기 제 3 지연 바 신호(D3B), 상기 제 4 지연 신호(D4) 및 상기 제 5 지연 바 신호(D5B) 중에서 상기 지연 제어 신호(C2<1:4>)에 기초하여 마지막으로 생성되는 신호는 상기 출력 지연 바 신호에 대응할 수 있다.
도 9는 도 7에 도시된 출력 신호 생성 회로(740)의 구성을 보여주는 도면이다. 도 9에서, 상기 출력 신호 생성 회로(740)는 신호 합산 회로(910) 및 리타이밍 회로(920)를 포함할 수 있다. 상기 신호 합산 회로(910)는 상기 오프 펄스 생성 회로(730)로부터 생성된 복수의 이븐 지연 신호 및 상기 복수의 오드 지연 신호 중에서 상기 제 3 분주 클럭 신호(QCLK)에 동기하여 지연된 지연 신호들을 합산하여 상기 제 1 예비 출력 신호(OUTPA)를 생성할 수 있다. 상기 신호 합산 회로(910)는 상기 오프 펄스 생성 회로(730)로부터 생성된 상기 복수의 이븐 지연 신호 및 상기 복수의 오드 지연 신호 중에서 상기 제 4 분주 클럭 신호(QCLKB)에 동기하여 지연된 지연 신호들을 합산하여 상기 제 2 예비 출력 신호(OUTPB)를 생성할 수 있다. 도 8을 함께 참조하면, 상기 신호 합산 회로(910)는 상기 제 1 지연 신호(D1), 상기 제 2 지연 신호(D2), 상기 제 3 지연 신호(D3), 상기 제 4 지연 신호(D4) 및 상기 제 5 지연 신호(D5)의 펄스 폭을 합산하여 상기 제 1 예비 출력 신호(OUTPA)를 생성할 수 있다. 상기 신호 합산 회로(910)는 상기 제 1 지연 바 신호(D1B), 상기 제 2 지연 바 신호(D2B), 상기 제 3 지연 바 신호(D3B), 상기 제 4 지연 바 신호(D4B) 및 상기 제 5 지연 바 신호(D5B)의 펄스 폭을 합산하여 상기 제 2 예비 출력 신호(OUTPB)를 생성할 수 있다.
상기 신호 합산 회로(910)는 제 1 오어 게이트(911) 및 제 2 오어 게이트(912)를 포함할 수 있다. 상기 제 1 오어 게이트(911)는 상기 제 1 지연 신호(D1), 상기 제 2 지연 신호(D2), 상기 제 3 지연 신호(D3), 상기 제 4 지연 신호(D4) 및 상기 제 5 지연 신호(D5)를 수신하여 상기 제 1 예비 출력 신호(OUTA)를 출력할 수 있다. 상기 제 2 오어 게이트(912)는 상기 제 1 지연 바 신호(D1B), 상기 제 2 지연 바 신호(D2B), 상기 제 3 지연 바 신호(D3B), 상기 제 4 지연 바 신호(D4B) 및 상기 제 5 지연 바 신호(D5B)를 수신하여 상기 제 2 예비 출력 신호(OUTPB)를 출력할 수 있다.
상기 리타이밍 회로(920)는 상기 제 1 예비 출력 신호(OUTPA)를 상기 제 3 분주 클럭 신호(QCLK)로 리타이밍하고, 상기 제 2 예비 출력 신호(OUTPB)를 상기 제 4 분주 클럭 신호(QCLKB)로 리타이밍할 수 있다. 상기 리타이밍 회로(920)는 상기 리타이밍된 신호들을 합산하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 리타이밍 회로(920)는 제 1 리타이머(921), 제 2 리타이머(922) 및 게이팅 회로(923)를 포함할 수 있다. 상기 제 1 리타이머(921)는 상기 제 3 분주 클럭 신호(QCLK), 제 1 지연 클럭 신호(QCLKD1) 및 제 2 지연 클럭 신호(QCLKD2)에 기초하여 상기 제 1 예비 출력 신호(OUTPA)를 리타이밍할 수 있다. 상기 제 1 및 제 2 지연 클럭 신호(QCLKD1, QCLKD2)는 상기 제 3 분주 클럭 신호(QCLK)를 지연시켜 생성될 수 있다. 상기 제 1 지연 클럭 신호(QCLKD1)는 상기 제 3 분주 클럭 신호(QCLK)보다 늦은 위상을 가질 수 있고, 상기 제 2 지연 클럭 신호(QCLKD2)는 상기 제 1 지연 클럭 신호(QCLKD1)보다 늦은 위상을 가질 수 있다. 상기 제 3 분주 클럭 신호(QCLK)와 상기 제 1 지연 클럭 신호(QCLKD1) 사이의 위상 차이는 상기 제 1 지연 클럭 신호(QCLKD1)와 상기 제 2 지연 클럭 신호(QCLKD2) 사이의 위상 차이와 실질적으로 동일할 수 있다. 상기 제 1 리타이머(921)는 상기 제 2 지연 클럭 신호(QCLKD2), 상기 제 1 지연 클럭 신호(QCLKD1) 및 상기 제 3 분주 클럭 신호(QCLK)에 순차적으로 동기하여 상기 제 1 예비 출력 신호(OUTPA)를 지연시킬 수 있다.
상기 제 2 리타이머(922)는 상기 제 4 분주 클럭 신호(QCLKB), 제 3 지연 클럭 신호(QCLKBD1) 및 제 4 지연 클럭 신호(QCLKBD2)에 기초하여 상기 제 2 예비 출력 신호(OUTPB)를 리타이밍하여 출력할 수 있다. 상기 제 3 및 제 4 지연 클럭 신호(QCLKBD1, QCLKBD2)는 상기 제 4 분주 클럭 신호(QCLKB)를 지연시켜 생성될 수 있다. 상기 제 3 지연 클럭 신호(QCLKBD1)는 상기 제 4 분주 클럭 신호(QCLKB)보다 늦은 위상을 가질 수 있고, 상기 제 4 지연 클럭 신호(QCLKBD2)는 상기 제 3 지연 클럭 신호(QCLKBD1)보다 늦은 위상을 가질 수 있다. 상기 제 4 분주 클럭 신호(QCLKB)와 상기 제 3 지연 클럭 신호(QCLKBD1) 사이의 위상 차이는 상기 제 3 지연 클럭 신호(QCLKBD1)와 상기 제 4 지연 클럭 신호(QCLKBD2) 사이의 위상 차이와 실질적으로 동일할 수 있다. 상기 제 2 리타이머(922)는 상기 제 4 지연 클럭 신호(QCLKBD2), 상기 제 3 지연 클럭 신호(QCLKBD1) 및 상기 제 4 분주 클럭 신호(QCLKB)에 순차적으로 동기하여 상기 제 2 예비 출력 신호(OUTPB)를 지연시킬 수 있다.
상기 게이팅 회로(923)는 상기 제 1 리타이머(921)의 출력 및 상기 제 2 리타이머(922)의 출력을 수신할 수 있다. 상기 게이팅 회로(923)는 상기 제 1 및 제 2 리타이머(921, 922)의 출력을 게이팅하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 게이팅 회로(923)는 상기 제 1 및 제 2 리타이머(921, 922)의 출력을 합산하여 상기 출력 신호(OUT)를 생성할 수 있다. 상기 게이팅 회로(923)는 상기 제 1 및 제 2 리타이머(921. 922)의 출력의 펄스 폭을 합산할 수 있다.
상기 신호 생성 회로(700)는 상기 오프 펄스 생성 회로(730)에서 클럭 도메인 변환을 수행하고, 상기 출력 신호 생성 회로(740)는 클럭 도메인 변환이 완료된 신호들을 합산하여 출력 신호(OUT)를 생성할 수 있다. 상기 출력 신호 생성 회로(740)는 상기 오프 펄스 생성 회로(730)에서 생성된 지연 신호 중에서 상기 제 3 분주 클럭 신호(QCLK)에 동기하여 지연된 지연 신호들을 합산하여 제 1 예비 출력 신호(OUTPA)를 생성하고, 상기 제 1 예비 출력 신호(OUTPA)를 상기 제 3 분주 클럭 신호(QCLK)에 기초하여 리타이밍할 수 있다. 따라서, 출력 신호 생성 회로(740)는 상기 제 1 예비 출력 신호(OUTPA)를 리타이밍할 때 상기 제 3 분주 클럭 신호(QCLK)의 1주기 및/또는 상기 클럭 신호(CLK)의 2주기에 대응하는 마진을 가질 수 있고, 충분한 마진을 갖고 리타이밍 동작을 수행하여 상기 출력 신호(OUT)를 보다 정확하게 생성할 수 있다. 상기 출력 신호 생성 회로(740)는 상기 오프 펄스 생성 회로(730)에서 생성된 지연 신호 중에서 상기 제 4 분주 클럭 신호(QCLKB)에 동기하여 지연된 지연 신호들을 합산하여 제 2 예비 출력 신호(OUTPB)를 생성하고, 상기 제 2 예비 출력 신호(OUTPB)를 상기 제 4 분주 클럭 신호(QCLKB)에 기초하여 리타이밍할 수 있다. 따라서, 출력 신호 생성 회로(740)는 상기 제 2 예비 출력 신호(OUTPB)를 리타이밍할 때 상기 제 4 분주 클럭 신호(QCLKB)의 1주기 및/또는 상기 클럭 신호(CLK)의 2주기에 대응하는 마진을 가질 수 있고, 충분한 마진을 갖고 리타이밍 동작을 수행하여 상기 출력 신호(OUT)를 보다 정확하게 생성할 수 있다.
상기 제 1 리타이머(921)는 제 1 플립플롭(931), 제 2 플립플롭(932) 및 제 3 플립플롭(933)을 포함할 수 있다. 상기 제 1 플립플롭(931)은 상기 제 1 예비 출력 신호(OUTPA)를 상기 제 2 지연 클럭 신호(QCLKD2)에 동기시켜 출력할 수 있다. 상기 제 2 플립플롭(932)은 상기 제 1 플립플롭(931)의 출력을 상기 제 1 지연 클럭 신호(QCLKD1)에 동기시켜 출력할 수 있다. 상기 제 3 플립플롭(933)은 상기 제 2 플립플롭(932)의 출력을 상기 제 3 분주 클럭 신호(QCLK)에 동기시켜 출력할 수 있다. 상기 제 1 리타이머(920)는 상기 제 3 분주 클럭 신호(QCLK)를 소정의 시간만큼 지연시켜 상기 제 1 및 제 2 지연 클럭 신호(QCLKD1, QCLKD2)를 생성하는 지연기(934, 935)를 더 포함할 수 있다. 상기 제 2 리타이머(922)는 제 4 플립플롭(941), 제 5 플립플롭(942) 및 제 6 플립플롭(943)을 포함할 수 있다. 상기 제 4 플립플롭(941)은 상기 제 2 예비 출력 신호(OUTPB)를 상기 제 4 지연 클럭 신호(QCLKBD2)에 동기시켜 출력할 수 있다. 상기 제 5 플립플롭(942)은 상기 제 4 플립플롭(941)의 출력을 상기 제 3 지연 클럭 신호(QCLKBD1)에 동기시켜 출력할 수 있다. 상기 제 6 플립플롭(943)은 상기 제 5 플립플롭(942)의 출력을 상기 제 4 분주 클럭 신호(QCLKB)에 동기시켜 출력할 수 있다. 상기 제 2 리타이머(922)는 상기 제 4 분주 클럭 신호(QCLKB)를 소정의 시간만큼 지연시켜 상기 제 3 및 제 4 지연 클럭 신호(QCLKBD1, QCLKBD2)를 생성하는 지연기(944, 945)를 더 포함할 수 있다. 상기 게이팅 회로(923)는 제 3 오어 게이트(951)를 포함할 수 있다. 상기 제 3 오어 게이트(951)는 상기 제 3 플립플롭(933)의 출력 및 상기 제 6 플립플롭(943)의 출력을 합산하여 상기 출력 신호(OUT)를 출력할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 장치(1000)의 구성을 보여주는 도면이다. 도 10에서, 상기 반도체 장치(1000)는 클럭 수신기(1110, RX), 클럭 지연 회로(1120), 클럭 트리(1130), 스트로브 전송기(1140), 커맨드 수신기(1210, RX), 커맨드 디코더(1220), 온 다이 터미네이션 (ODT) 신호 생성 회로(1230), 온 다이 터미네이션 (ODT) 트리(1240), 데이터 전송기(1250) 및 모드 레지스터 셋(1310)을 포함할 수 있다. 상기 클럭 수신기(1110)는 외부 장치로부터 전송된 외부 클럭 신호(CLKE)를 수신할 수 있다. 상기 외부 클럭 신호(CLKE)는 싱글 엔디드 신호로 전송될 수도 있고, 상보 신호(CLKEB)와 함께 차동 신호로 전송될 수도 있다. 일 실시예에서, 상기 클럭 수신기(1110)는 상기 차동 신호로 전송된 외부 클럭 신호(CLKE, CLKEB)를 차동 증폭하여 기준 클럭 신호(RCLK)를 생성할 수 있다. 일 실시예에서, 상기 클럭 수신기(1110)는 상기 싱글 엔디드 신호로 전송된 외부 클럭 신호(CLKE)를 기준전압(VREF)과 차동 증폭하여 상기 기준 클럭 신호(RCLK)를 생성할 수 있다. 상기 기준전압(VREF)은 상기 외부 클럭 신호(CLKE)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 외부 클럭 신호(CLKE) 및/또는 상기 기준 클럭 신호(RCLK)는 도 1에 도시된 클럭 신호(CLK)에 대응될 수 있다.
상기 클럭 지연 회로(1120)는 상기 외부 클럭 신호(CLKE)가 상기 반도체 장치(1000)의 내부 회로에 의해 지연되는 지연량을 보상할 수 있다. 상기 클럭 지연 회로(1120)는 상기 기준 클럭 신호(RCLK)를 지연시켜 상기 외부 클럭 신호(CLKE)와 동기되는 지연 고정 클럭 신호를 생성할 수 있다. 상기 클럭 지연 회로(1120)는 상기 기준 클럭 신호(RCLK)를 지연시켜 상기 지연 고정 클럭 신호를 생성하는 지연 고정 루프 (delayed locked loop) 회로를 포함할 수 있다. 상기 클럭 지연 회로(1120)는 클럭 분주 회로(1121)를 포함할 수 있다. 상기 클럭 분주 회로(1121)는 상기 지연 고정 클럭 신호의 주파수를 분주하여 복수의 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 생성할 수 있다. 예를 들어, 상기 클럭 분주 회로(1121)는 상기 지연 고정 클럭 신호의 주파수를 2분주하여 제 1 분주 클럭 신호(ICLK), 제 2 분주 클럭 신호(ICLKB), 제 3 분주 클럭 신호(QCLK) 및 제 4 분주 클럭 신호(QCLKB)를 생성할 수 있다. 상기 제 1 분주 클럭 신호(ICLK)는 상기 제 3 분주 클럭 신호(QCLK)보다 90도만큼 앞선 위상을 가질 수 있고, 상기 제 3 분주 클럭 신호(QCLK)는 상기 제 2 분주 클럭 신호(ICLKB)보다 90도만큼 앞선 위상을 가질 수 있다. 상기 제 2 분주 클럭 신호(ICLKB)는 상기 제 4 분주 클럭 신호(QCLKB)보다 90도만큼 앞선 위상을 가질 수 있고, 상기 제 4 분주 클럭 신호(QCLKB)는 상기 제 1 분주 클럭 신호(ICLK)보다 90도만큼 앞선 위상을 가질 수 있다. 상기 외부 클럭 신호(CLKE)는 상대적으로 높은 주파수를 갖기 때문에, 상기 반도체 장치(1000)는 내부 회로의 동작 타이밍 마진을 증가시키기 위해 상기 외부 클럭 신호(CLKE)의 주파수를 분주하여 생성된 상기 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 사용하여 동작할 수 있다. 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)는 도 1에 도시된 제 1 내지 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)에 각각 대응될 수 있다. 도시되지는 않았지만 상기 클럭 지연 회로(1120)는 듀티 사이클 보정 회로를 더 포함할 수 있다. 상기 듀티 사이클 보정 회로는 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)가 50%의 듀티 비를 가질 수 있도록 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)의 듀티비를 보정할 수 있다.
상기 클럭 트리(1130)는 상기 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 지연시켜 출력할 수 있다. 상기 클럭 지연 회로(1120)로부터 생성된 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)는 상기 클럭 트리(1130)를 경유하여 상기 스트로브 전송기(1140)로 출력될 수 있다. 상기 스트로브 전송기(1140)는 상기 클럭 트리(1130)로부터 출력된 신호를 데이터 스트로브 신호(DQS)로서 외부 장치로 출력할 수 있다. 상기 데이터 스트로브 신호(DQS/DQSB)는 상기 반도체 장치(1000)로부터 출력되는 데이터(DQ)에 동기되어 상기 외부 장치로 출력될 수 있다. 상기 데이터 스트로브 신호(DQS)는 버스를 통해 상기 외부 장치로 전송될 수 있다.
상기 커맨드 수신기(1210)는 상기 외부 장치로부터 전송된 커맨드 신호(CMD)를 수신할 수 있다. 상기 커맨드 신호(CMD)는 복수의 신호를 포함할 수 있다. 상기 커맨드 신호(CMD)는 상기 반도체 장치(1000)가 다양한 동작을 수행할 수 있도록 다양한 정보를 포함할 수 있다. 예를 들어, 상기 커맨드 신호(CMD)는 상기 반도체 장치(1000)가 터미네이션 동작을 수행하도록 하는 정보를 포함할 수 있다. 상기 터미네이션 동작은 상기 반도체 장치(1000)가 데이터 또는 데이터 스트로브 신호가 전송되는 버스의 터미네이션 저항 값을 설정하는 동작을 의미할 수 있다. 예를 들어, 상기 터미네이션 동작이 수행되면 상기 데이터 전송기(1250)는 터미네이션 저항 값을 갖도록 설정될 수 있다.
상기 커맨드 디코더(1220)는 상기 기준 클럭 신호(RCLK)에 기초하여 상기 커맨드 수신기(1210)를 통해 수신된 커맨드 신호(CMD)를 래치하고, 래치된 신호를 디코딩하여 내부 커맨드 신호(ICMD)로 출력할 수 있다. 상기 커맨드 디코더(1220)는 상기 커맨드 신호(CMD)가 포함하는 정보에 따라 다양한 내부 커맨드 신호(ICMD)를 생성할 수 있다. 상기 내부 커맨드 신호(ICMD)는 터미네이션 커맨드 신호(ODTC)를 포함할 수 있다.
상기 ODT 신호 생성 회로(1230)는 상기 커맨드 디코더(1220)로부터 생성된 터미네이션 커맨드 신호(ODTC)를 수신할 수 있다. 도 1 및 도 7에 도시된 신호 생성 회로(100, 700)는 상기 ODT 신호 생성 회로(1230)로 적용될 수 있다. 상기 터미네이션 커맨드 신호(ODTC)는 도 1 및 도 7에 도시된 입력 신호(IN)에 대응하는 신호일 수 있다. 상기 ODT 신호 생성 회로(1230)는 상기 터미네이션 커맨드 신호(ODTC)에 대한 도메인 크로싱 동작을 수행하고, 상기 터미네이션 커맨드 신호(ODTC)에 기초하여 온 다이 터미네이션 신호(ODT)를 생성할 수 있다. 상기 온 다이 터미네이션 신호(ODT)는 도 1 및 도 7에 도시된 출력 신호(OUT)에 대응하는 신호일 수 있다. 상기 터미네이션 커맨드 신호(ODTC)는 상기 기준 클럭 신호(RCLK)에 비동기적으로 지연된 신호이기 때문에, 상기 ODT 신호 생성 회로는 (1230)는 상기 터미네이션 커맨드 신호(ODTC)를 상기 제 1 내지 제 4 분주 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)에 동기시켜 상기 온 다이 터미네이션 신호(ODT)를 생성할 수 있다. 상기 ODT 신호 생성 회로(1230)는 제 1 시간 정보 및 제 2 시간 정보에 기초하여 상기 온 다이 터미네이션 신호(ODT)를 생성할 수 있다. 예를 들어, 상기 ODT 신호 생성 회로(1230)는 상기 터미네이션 커맨드 신호(ODTC)가 인에이블된 시점부터 상기 제 1 시간 정보에 기초하여 소정 시간만큼 경과된 후 인에이블되고, 상기 제 2 시간 정보에 대응하는 시간 동안 인에이블 상태를 유지하는 상기 온 다이 터미네이션 신호(ODT)를 생성할 수 있다.
상기 모드 레지스터 셋(1310)은 상기 제 1 및 제 2 시간 정보를 상기 ODT 신호 생성 회로(1230)로 제공할 수 있다. 상기 모드 레지스터 셋(1310)은 상기 반도체 장치(1000)의 다양한 동작과 관련된 다양한 동작 설정 정보를 포함할 수 있다. 상기 제 1 시간 정보는 예를 들어, 컬럼 어드레스 스트로브 레이턴시(column address strobe latency, CL) 및/또는 컬럼 어드레스 스트로브 라이트 레이턴시(column address strobe write latency, CWL)를 포함할 수 있다. 상기 ODT 신호 생성 회로(1230)는 상기 컬럼 어드레스 스트로브 레이턴시(CL) 및/또는 컬럼 어드레스 스트로브 레이턴시(CWL)를 수신하고, 상기 컬럼 어드레스 스트로브 레이턴시(CL) 및/또는 상기 컬럼 어드레스 스트로브 레이턴시(CWL)로부터 쉬프팅 레이턴시 (shifting latency)를 결정하며, 상기 쉬프팅 레이턴시에 기초하여 상기 터미네이션 커맨드 신호(ODTC)를 지연시킬 수 있다. 상기 쉬프팅 레이턴시는 상기 컬럼 어드레스 스트로브 레이턴시(CL) 및/또는 상기 컬럼 어드레스 스트로브 레이턴시(CWL)보다 작은 값을 가질 수 있다. 상기 쉬프팅 레이턴시는 도 1 및 도 7에 도시된 제 1 지연 정보(LT1)에 대응할 수 있다. 상기 제 2 시간 정보는 BL4 신호, BL8 신호, 2PRE 신호, CRC 신호 중 적어도 하나를 포함할 수 있다. 상기 BL4 신호는 버스트 렝쓰 (burst length)가 4인 것을 의미하며 4개의 데이터가 연속으로 출력되는 동작을 설정하는 정보일 수 있다. 상기 BL8 신호는 버스트 렝쓰 (burst length)가 8인 것을 의미하며 8개의 데이터가 연속으로 출력되는 동작을 설정하는 정보일 수 있다. 상기 2PRE 신호는 데이터를 전송하는데 사용되는 데이터 스트로브 신호의 프리앰블(pre-amble)이 상기 외부 클럭 신호(CLKE)의 2주기 동안 생성되는 동작을 설정하는 정보일 수 있다. 상기 CRC 신호는 상기 버스트 렝쓰에 대응하는 시간 동안 데이터가 출력된 후 계속해서 CRC (Cyclic Redundancy Check) 정보가 출력되는 동작을 설정하는 정보일 수 있다. 상기 BL4 신호, 상기 BL8 신호, 상기 2PRE 신호 및 상기 CRC 신호는 도 1 및 도 7에 도시된 제 2 지연 정보(LT2)에 대응할 수 있다. 예를 들어, 상기 BL4 신호는 상기 지연 제어 신호의 제 1 비트(C1<1>, C2<1>)에 대응할 수 있고, 상기 BL8 신호는 상기 지연 제어 신호의 제 2 비트(C1<2>, C2<2>)에 대응할 수 있으며, 상기 2PRE 신호는 상기 지연 제어 신호의 제 3 비트(C1<3>, C2<3>)에 대응할 수 있고, 상기 CRC 신호는 상기 지연 제어 신호의 제 4 비트(C1<4>, C2<4>)에 대응할 수 있다. 상기 ODT 신호 생성 회로(1230)는 상기 터미네이션 커맨드 신호(ODTC)가 입력되고 상기 쉬프팅 레이턴시에 대응하는 시간이 경과된 후, 상기 온 다이 터미네이션 신호(ODT)를 인에이블시킬 수 있고, 상기 온 다이 터미네이션 신호(ODT)의 펄스는 상기 BL4 신호, 상기 BL8 신호, 상기 2PRE 신호 및 상기 CRC 신호 중 적어도 하나에 기초하여 결정된 시간 동안 유지될 수 있다.
상기 ODT 트리(1240)는 상기 온 다이 터미네이션 신호(ODT)를 지연시켜 온 다인 터미네이션 인에이블 신호(ODTEN)를 생성할 수 있다. 상기 온 다이 터미네이션 신호(ODT)는 상기 ODT 트리(1240)를 경유하여 상기 데이터 전송기(1250)로 입력될 수 있다. 상기 데이터 전송기(1250)는 상기 온 다이 터미네이션 인에이블 신호(ODTEN)를 수신하였을 때, 터미네이션 저항 값을 갖도록 설정될 수 있다. 상기 데이터 전송기(1250)는 상기 온 다이 터미네이션 인에이블 신호(ODTEN)에 기초하여 상기 터미네이션 저항 값을 갖도록 설정된 후, 상기 반도체 장치(1000)의 내부 데이터(DATA)에 기초하여 데이터(DQ)를 외부 장치로 출력할 수 있다. 상기 터미네이션 저항 값은 상기 버스의 수신 단 (즉, 상기 외부 장치)의 임피던스와 매칭되는 저항 값을 가질 수 있다.
상기 클럭 지연 회로(1120) 및 상기 클럭 트리(1130)를 포함하는 클럭 경로에 의한 지연량은 설계적으로 쉽게 감소될 수 있는 반면, ODT 신호 생성 회로(1230)는 온 다이 터미네이션 커맨드 신호(ODTC)를 클럭 신호에 동기되는 신호로 변환해야 하기 때문에 상기 커맨드 디코더(1220) 및 상기 ODT 신호 생성 회로(1230)를 포함하는 커맨드 경로의 지연량은 감소되기 어렵다. 따라서, 상기 분주 클럭 신호(ICLK, QCLK, IBCLK, QBCLK)가 상기 스트로브 전송기(1140)로 도달하는 시간과 상기 온 다이 터미네이션 커맨드 신호(ODTC)가 상기 전송기(1150)에 도달하는 시간 사이에는 미스매치가 발생될 수 있다. 또한, 상기 ODT 신호 생성 회로(1230)는 상기 반도체 장치(1000)의 동작 신뢰성을 위해 일정한 타이밍에 인에이블되고 일정한 펄스 폭을 갖는 온 다이 터미네이션 신호(ODTEN)를 생성해야 한다. 따라서, 상기 ODT 신호 생성 회로(1230)는 도 1 및 도 7에 도시된 신호 생성 회로(100, 700)를 포함할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 클럭 신호에 기초하여 제 1 분주 클럭 신호, 제 2 분주 클럭 신호, 제 3 분주 클럭 신호 및 제 4 분주 클럭 신호를 생성하는 클럭 분주 회로;
    제 1 지연 정보에 기초하여 입력 신호를 상기 제 1 및 제 2 분주 클럭 신호에 동기하여 지연시켜 이븐 온 펄스 신호 및 오드 온 펄스 신호를 생성하는 온 펄스 생성 회로;
    제 2 지연 정보에 기초하여 상기 이븐 온 펄스 신호를 상기 제 2 분주 클럭 신호 및 상기 제 1 분주 클럭 신호에 교대로 동기하여 순차적으로 지연시켜 복수의 지연 신호를 생성하고, 상기 제 2 지연 정보에 기초하여 상기 오드 온 펄스 신호를 상기 제 1 분주 클럭 신호 및 상기 제 2 분주 클럭 신호에 교대로 동기하여 순차적으로 지연시켜 복수의 지연 신호를 생성하는 오프 펄스 생성 회로; 및
    상기 복수의 지연 신호 중에서 상기 제 2 분주 클럭 신호에 동기하여 지연된 지연 신호들과 상기 이븐 온 펄스 신호에 기초하여 제 1 예비 출력 신호를 생성하고, 상기 복수의 지연 신호 중에서 제 1 분주 클럭 신호에 동기하여 지연된 지연 신호들과 상기 오드 온 펄스 신호에 기초하여 제 2 예비 출력 신호를 생성하고, 상기 제 1 예비 출력 신호를 제 4 분주 클럭 신호에 동기시키고, 상기 제 2 예비 출력 신호를 상기 제 3 분주 클럭 신호에 동기시켜 출력 신호를 생성하는 출력 신호 생성 회로를 포함하는 신호 생성 회로.
  2. 제 1 항에 있어서,
    상기 클럭 분주 회로는 상기 클럭 신호의 주파수를 m 배 분주시켜 상기 제 1 내지 제 4 분주 클럭 신호를 생성하고, 상기 제 1 내지 제 4 분주 클럭 신호는 서로 90도의 위상 차이를 갖는 신호 생성 회로.
  3. 제 1 항에 있어서,
    상기 온 펄스 생성 회로는, 상기 제 1 지연 정보로부터 결정된 시간 중에서 적어도 일부만큼 상기 입력 신호를 지연시켜 이븐 동기 신호를 생성하는 이븐 쉬프팅 회로;
    상기 제 1 지연 정보로부터 결정된 시간 중에서 적어도 일부만큼 상기 입력 신호를 지연시켜 오드 동기 신호를 생성하는 오드 쉬프팅 회로; 및
    상기 제 1 지연 정보의 적어도 일부에 기초하여 상기 이븐 동기 신호를 상기 오드 온 펄스 신호로 출력하거나 상기 이븐 동기 신호를 추가적으로 지연시켜 상기 이븐 온 펄스 신호를 생성하고, 상기 제 1 지연 정보의 적어도 일부에 기초하여 상기 오드 동기 신호를 상기 이븐 온 펄스 신호로 출력하거나 상기 오드 동기 신호를 추가적으로 지연시켜 상기 오드 온 펄스 신호를 생성하는 스위칭 회로를 포함하는 신호 생성 회로.
  4. 제 3 항에 있어서,
    상기 스위칭 회로는, 오드 지연 신호에 기초하여 상기 이븐 동기 신호를 상기 제 2 분주 클럭 신호에 동기하여 래치하는 제 1 래치 회로;
    상기 오드 지연 신호에 기초하여 상기 오드 동기 신호를 상기 제 1 분주 클럭 신호에 동기하여 래치하는 제 2 래치 회로;
    상기 오드 동기 신호를 상기 오드 지연 신호의 상보 신호로 게이팅하는 제 1 게이트 회로;
    상기 이븐 동기 신호를 상기 오드 지연 신호의 상보 신호로 게이팅하는 제 2 게이트 회로;
    상기 제 1 래치 회로 및 상기 제 1 게이트 회로의 출력을 게이팅하여 상기 이븐 온 펄스 신호를 출력하는 제 3 게이트 회로; 및
    상기 제 2 래치 회로 및 상기 제 2 게이트 회로의 출력을 게이팅하여 상기 오드 온 펄스 신호를 출력하는 제 4 게이트 회로를 포함하는 신호 생성 회로.
  5. 제 1 항에 있어서,
    상기 오프 펄스 생성 회로는, 상기 이븐 온 펄스 신호를 상기 제 2 분주 클럭 신호에 동기하여 반전 지연시키는 제 1 플립플롭;
    상기 제 2 지연 정보에 기초하여 상기 제 1 플립플롭의 출력을 상기 제 1 분주 클럭 신호 및 제 2 분주 클럭 신호에 교대로 동기하여 순차적으로 지연시켜 복수의 지연 신호를 출력하는 복수의 이븐 래치 회로;
    상기 오드 온 펄스 신호를 상기 제 1 분주 클럭 신호에 동기하여 반전 지연시키는 제 2 플립플롭; 및
    상기 제 2 지연 정보에 기초하여 상기 제 2 분주 클럭 신호 및 상기 제 1 분주 클럭 신호에 교대로 동기하여 상기 제 2 플립플롭의 출력을 순차적으로 지연시켜 출력하는 복수의 오드 래치 회로를 포함하는 신호 생성 회로.
  6. 제 1 항에 있어서,
    상기 출력 신호 생성 회로는, 상기 제 2 분주 클럭 신호에 동기하여 지연된 지연 신호들과 상기 이븐 온 펄스 신호를 합산하여 상기 제 1 예비 출력 신호를 생성하고, 상기 제 1 분주 클럭 신호에 동기하여 지연된 지연 신호들과 상기 오드 온 펄스 신호를 합산하여 상기 제 2 예비 출력 신호를 생성하는 신호 합산 회로; 및
    상기 제 1 예비 출력 신호를 상기 제 4 분주 클럭 신호에 동기하여 래치하고, 상기 제 2 예비 출력 신호를 상기 제 3 분주 클럭 신호에 동기하여 래치하며, 래치된 신호들을 합산하여 상기 출력 신호를 생성하는 클럭 도메인 변환 회로를 포함하는 신호 생성 회로.
  7. 제 6 항에 있어서,
    상기 클럭 도메인 변환 회로는 상기 래치된 신호들을 낸드 게이팅하는 대칭적 낸드 게이트를 포함하는 신호 생성 회로.
  8. 제 7 항에 있어서,
    상기 대칭적 낸드 게이트 회로는, 제 1 전원전압 단자와 출력 노드 사이에 연결되고, 게이트로 상기 제 4 분주 클럭 신호에 동기하여 래치된 신호를 수신하는 제 1 트랜지스터;
    상기 제 1 전원전압이 단자와 상기 출력 노드 사이에 연결되고, 게이트로 상기 제 3 분주 클럭 신호에 동기하여 래치된 신호를 수신하는 제 2 트랜지스터;
    일 단이 상기 출력 노드와 연결되고, 게이트로 상기 제 4 분주 클럭 신호에 동기하여 래치된 신호를 수신하는 제 3 트랜지스터;
    일 단이 상기 출력 노드와 연결되고, 게이트로 상기 제 3 분주 클럭 신호에 동기하여 래치된 신호를 수신하는 제 4 트랜지스터;
    제 2 전원전압 단자와 상기 제 3 트랜지스터의 타 단 사이에 연결되고, 게이트로 상기 제 3 분주 클럭 신호에 동기하여 래치된 신호를 수신하는 제 5 트랜지스터; 및
    상기 제 2 전원전압 단자와 상기 제 4 트랜지스터의 타 단 사이에 연결되고, 게이트로 상기 제 4 분주 클럭 신호에 동기하여 래치된 신호를 수신하는 제 6 트랜지스터를 포함하는 신호 생성 회로.
  9. 클럭 신호에 기초하여 제 1 분주 클럭 신호, 제 2 분주 클럭 신호, 제 3 분주 클럭 신호 및 제 4 분주 클럭 신호를 생성하는 클럭 분주 회로;
    제 1 정보에 기초하여 입력 신호를 상기 제 1 분주 클럭 신호 및 상기 제 2 분주 클럭 신호에 동기하여 지연시켜 이븐 온 펄스 신호 및 오드 온 펄스 신호를 생성하는 온 펄스 생성 회로;
    제 2 지연 정보에 기초하여 상기 이븐 온 펄스 신호를 상기 제 3 분주 클럭 신호 및 상기 제 4 분주 클럭 신호에 교대로 동기하여 지연시켜 복수의 지연 신호를 생성하고, 상기 제 2 지연 정보에 기초하여 상기 오드 온 펄스 신호를 상기 제 4 분주 클럭 신호 및 상기 제 3 분주 클럭 신호에 교대로 동기하여 지연시켜 복수의 지연 신호를 생성하는 오프 펄스 생성 회로; 및
    상기 제 3 분주 클럭 신호에 동기하여 지연된 지연 신호들에 기초하여 제 1 예비 출력 신호를 생성하고, 상기 제 4 분주 클럭 신호에 동기하여 지연된 지연 신호들에 기초하여 제 2 예비 출력 신호를 생성하며, 상기 제 1 예비 출력 신호를 상기 제 3 분주 클럭 신호로 리타이밍하고, 상기 제 2 예비 출력 신호를 상기 제 4 분주 클럭 신호로 리타이밍하여 출력 신호를 생성하는 출력 신호 생성 회로를 포함하는 신호 생성 회로.
  10. 제 9 항에 있어서,
    상기 클럭 분주 회로는, 상기 클럭 신호의 주파수를 m 배 분주시켜 상기 제 1 내지 제 4 분주 클럭 신호를 생성하고, 상기 제 1 내지 제 4 분주 클럭 신호는 서로 90도의 위상 차이를 갖는 신호 생성 회로.
  11. 제 9 항에 있어서,
    상기 온 펄스 생성 회로는, 상기 제 1 지연 정보로부터 결정된 시간 중에서 적어도 일부만큼 상기 입력 신호를 지연시켜 이븐 동기 신호를 생성하는 이븐 쉬프팅 회로;
    상기 제 1 지연 정보로부터 결정된 시간 중에서 적어도 일부만큼 상기 입력 신호를 지연시켜 오드 동기 신호를 생성하는 오드 쉬프팅 회로; 및
    상기 제 1 지연 정보의 적어도 일부에 기초하여 상기 이븐 동기 신호를 상기 오드 온 펄스 신호로 출력하거나 상기 이븐 동기 신호를 추가적으로 지연시켜 상기 이븐 온 펄스 신호를 생성하고, 상기 제 1 지연 정보의 적어도 일부에 기초하여 상기 오드 동기 신호를 상기 이븐 온 펄스 신호로 출력하거나 상기 오드 동기 신호를 추가적으로 지연시켜 상기 오드 온 펄스 신호를 생성하는 스위칭 회로를 포함하는
  12. 제 11 항에 있어서,
    상기 스위칭 회로는, 오드 지연 신호에 기초하여 상기 이븐 동기 신호를 상기 제 2 분주 클럭 신호에 동기하여 래치하는 제 1 래치 회로;
    상기 오드 지연 신호에 기초하여 상기 오드 동기 신호를 상기 제 1 분주 클럭 신호에 동기하여 래치하는 제 2 래치 회로;
    상기 오드 동기 신호를 상기 오드 지연 신호의 상보 신호로 게이팅하는 제 1 게이트 회로;
    상기 이븐 동기 신호를 상기 오드 지연 신호의 상보 신호로 게이팅하는 제 2 게이트 회로;
    상기 제 1 래치 회로 및 상기 제 1 게이트 회로의 출력을 게이팅하여 상기 이븐 온 펄스 신호를 출력하는 제 3 게이트 회로; 및
    상기 제 2 래치 회로 및 상기 제 2 게이트 회로의 출력을 게이팅하여 상기 오드 온 펄스 신호를 출력하는 제 4 게이트 회로를 포함하는 신호 생성 회로.
  13. 제 11 항에 있어서,
    상기 오프 펄스 생성 회로는, 상기 이븐 온 펄스 신호를 상기 제 3 분주 클럭 신호에 동기하여 래치하는 제 1 래치;
    상기 제 2 지연 정보에 기초하여 상기 제 4 분주 클럭 신호 및 제 3 분주 클럭 신호에 교대로 동기하여 상기 제 1 래치의 출력을 순차적으로 래치하여 복수의 지연 신호를 생성하는 이븐 래치 회로;
    상기 오드 온 펄스 신호를 상기 제 4 분주 클럭 신호에 동기하여 래치하는 제 2 래치; 및
    상기 제 2 지연 정보에 기초하여 상기 제 3 및 제 4 분주 클럭 신호에 교대로 동기하여 상기 제 2 래치로부터 출력된 신호를 순차적으로 래치하는 복수의 오드 래치 회로를 포함하는 신호 생성 회로.
  14. 제 11 항에 있어서,
    상기 출력 신호 생성 회로는, 상기 제 3 분주 클럭 신호에 동기하여 지연된 지연 신호들을 합산하여 상기 제 1 예비 출력 신호를 생성하고, 상기 제 4 분주 클럭 신호 동기하여 지연된 지연 신호들을 합산하여 상기 제 2 예비 출력 신호를 생성하는 신호 합산 회로; 및
    상기 제 1 예비 출력 신호를 상기 제 3 분주 클럭 신호에 기초하여 리타이밍하고, 상기 제 2 예비 출력 신호를 상기 제 4 분주 클럭 신호에 기초하여 리타이밍하여 상기 출력 신호를 생성하는 리타이밍 회로를 포함하는 신호 생성 회로.
  15. 제 14 항에 있어서,
    상기 리타이밍 회로는, 상기 제 3 분주 클럭 신호, 제 1 지연 클럭 신호 및 제 2 지연 클럭 신호에 기초하여 상기 제 1 예비 출력 신호를 리타이밍하는 제 1 리타이머;
    상기 제 4 분주 클럭 신호, 제 3 지연 클럭 신호 및 제 4 지연 클럭 신호에 기초하여 상기 제 2 예비 출력 신호를 리타이밍 하는 제 2 리타이머; 및
    상기 제 1 및 제 2 리타이머의 출력을 게이팅하여 상기 출력 신호를 출력하는 게이팅 회로를 포함하는 신호 생성 회로.
  16. 제 15 항에 있어서,
    제 1 리타이머는, 상기 제 2 지연 클럭 신호에 동기하여 상기 제 1 예비 출력 신호를 라티이밍하는 제 1 플립플롭;
    상기 제 1 지연 클럭 신호에 동기하여 상기 제 1 플립플롭으로부터 출력된 신호를 리타이밍하는 제 2 플립플롭; 및
    상기 제 3 분주 클럭 신호에 동기하여 상기 제 2 플립플롭으로부터 출력된 신호를 리타이밍하고, 리타이밍된 신호를 상기 게이팅 회로로 출력하는 제 3 플립플롭을 포함하고,
    상기 제 1 지연 클럭 신호는 상기 제 3 분주 클럭 신호보다 늦은 위상을 갖고, 상기 제 2 지연 클럭 신호는 상기 제 1 지연 클럭 신호보다 늦은 위상을 갖는 신호 생성 회로.
  17. 제 15 항에 있어서,
    제 2 리타이머는, 상기 제 4 지연 클럭 신호에 동기하여 상기 제 2 예비 출력 신호를 라티이밍하는 제 1 플립플롭;
    상기 제 3 지연 클럭 신호에 동기하여 상기 제 1 플립플롭으로부터 출력된 신호를 리타이밍하는 제 2 플립플롭; 및
    상기 제 4 분주 클럭 신호에 동기하여 상기 제 2 플립플롭으로부터 출력된 신호를 리타이밍하고, 리타이밍된 신호를 상기 게이팅 회로로 출력하는 제 3 플립플롭을 포함하고,
    상기 제 3 지연 클럭 신호는 상기 제 4 분주 클럭 신호보다 늦은 위상을 갖고, 상기 제 4 지연 클럭 신호는 상기 제 3 지연 클럭 신호보다 늦은 위상을 갖는 신호 생성 회로.
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