KR101212760B1 - 반도체 장치의 입출력 회로 및 방법 및 이를 포함하는 시스템 - Google Patents
반도체 장치의 입출력 회로 및 방법 및 이를 포함하는 시스템 Download PDFInfo
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Abstract
본 발명에 따른 시스템은 제 1 속도 또는 제 1 속도보다 느린 제 2 속도로 동작하는 컨트롤러, 제 1 속도로 동작하는 반도체 메모리 장치 및 컨트롤러 및 반도체 메모리 장치 간의 신호 입출력을 관장하는 입출력 장치를 포함하고, 입출력 장치는 제 1 속도로 동작하는 컨트롤러 및 반도체 메모리 장치 간의 신호 입출력에 해당하는 노멀 모드 또는 제 2 속도로 동작하는 컨트롤러 및 반도체 메모리 장치 간의 신호 입출력에 해당하는 테스트 모드로 동작한다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 입출력 회로를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 제품의 정상 동작 여부 및 동작 특성을 확인하기 위하여 테스트 장비에 로딩되어 각종 테스트를 수행한다.
전자 시스템의 동작 속도 및 계산 능력은 점차 증가하고 있다. 따라서 더 고속으로 동작하는 반도체 장치에 대한 요구도 증가하고 있는 추세이다. 반도체 장치가 점차 고속화 됨에 따라 반도체 장치의 동작 속도가 테스트 장비의 지원 가능 한계 속도를 넘어서게 되고, 고속으로 동작하는 반도체 장치는 해당 테스트 장비에서 고속 동작 시의 테스트를 진행 할 수가 없다. 다시 말해서, 고속으로 동작하기 위해 제작된 반도체 장치(이하 고속 반도체 장치)는 저속으로 동작하는 반도체 장치를 테스트하는 장비(이하 저속 테스트 장비)에서 해당 테스트 장비의 지원 한계 속도까지의 동작 특성만을 확인할 수 있다. 따라서 고속 반도체 장치에 대해 고속 동작의 테스트를 수행할 수 있는 신규 고속 테스트 장비에 대한 투자가 필요하다. 하지만 신규 고속 테스트 장비의 투자 및 도입은 고가의 투자 비용을 초래하게 되고, 이러한 점은 반도체 장치의 생산 원가 및 생산량에 악영향을 끼치게 된다.
저속 테스트 장비에 고속 반도체 장치를 로딩하여 테스트를 수행할 수 있다면, 신규 고속 테스트 장비에 대한 투자 필요를 줄일 수 있어, 반도체 장치의 생산 비용 절감에 큰 도움이 된다. 또한 고속 반도체 장치를 저속 테스트 장비 및 고속 테스트 장비 모두에 로딩할 수 있다는 것은, 반도체 장치의 생산량 증가에도 도움이 된다. 이에 따라 저속 테스트 장비 및 고속 테스트 장비 모두 에서 테스트가 수행될 수 있는 고속 반도체 장치에 대한 필요가 도출되었다.
DRAM과 같은 반도체 메모리 장치에서, 저속 테스트 장비에 고속 반도체 메모리 장치를 로딩하여 고속 동작 테스트를 수행하는 데에는 다음과 같은 문제점이 존재한다.
첫째로, 저속 테스트 장비는 고속 동작의 기본이 되는 고속의 외부 클럭을 고속 반도체 메모리 장치에 제공할 수 없다. 외부 클럭은 내부의 지연 고정 루프(Delay Locked Loop, 이하 DLL) 회로에 입력되어 데이터 출력 타이밍을 관장하는 DLL 클럭(CLK_DLL)을 생성하는 데에 쓰이고, 또한 내부 커맨드 생성 회로에 입력되어 내부 액티브, 리드 및 라이트 커맨드 생성 및 내부 커맨드에 응답하는 각종 타이밍 신호를 생성하는 데에 쓰인다.
둘째로, 저속 테스트 장비는 고속 반도체 메모리 장치로 데이터를 고속으로 제공할 수 없다. 저속 테스트 장비는 고속 반도체 메모리 장치로 제공할 수 있는 외부 클럭의 속도가 저속일 뿐만 아니라, 고속 반도체 메모리 장치의 데이터 패드로 입력하는 데이터의 입력 속도도 또한 저속이다.
셋째로, 저속 테스트 장비는 고속 반도체 메모리 장치가 고속으로 출력하는 데이터들을 정상적으로 수신할 수 없다. 테스트 장비 및 반도체 메모리 장치의 데이터 교환은 데이터 및 데이터 스트로브 신호(DQS) 사이에 정상적인 타이밍 매치가 이루어져야 가능하다. 일반적으로 테스트 장비가 수신하는 데이터의 논리 값 천이 속도는 테스트 장비가 반도체 메모리 장치로 입력하는 외부 클럭의 속도에 매치되도록 설정되기 때문에, 저속 테스트 장비는 반도체 메모리 장치로 입력하는 외부 클럭의 속도보다 고속으로 동작하는 고속 반도체 메모리 장치가 출력하는 데이터의 논리값 천이를 정상적으로 감지할 수 없다.
넷째로, 저속 테스트 장비는 고속 반도체 메모리 장치가 고속으로 출력하는 데이터 스트로브 신호를 정상적으로 수신할 수 없다. 위의 저속 테스트 장비가 고속 반도체 메모리 장치를 로딩하여 고속 테스트를 수행할 수 없는 세 번째 이유와 같이, 저속 테스트 장비는 반도체 메모리 장치로 입력하는 외부 클럭의 속도보다 고속으로 동작하는 고속 반도체 메모리 장치가 출력하는 데이터 스트로브 신호의 논리 값 천이를 정상적으로 감지할 수 없다.
본 발명은 저속 테스트 장비 및 고속 테스트 장비 모두 에서 테스트가 수행될 수 있는 고속 반도체 장치를 제공하는 데에 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 시스템은 제 1 속도 또는 상기 제 1 속도보다 느린 제 2 속도로 동작하는 컨트롤러, 상기 제 1 속도로 동작하는 반도체 메모리 장치 및 상기 컨트롤러 및 상기 반도체 메모리 장치 간의 신호 입출력을 관장하는 입출력 장치를 포함하고, 상기 입출력 장치는 상기 제 1 속도로 동작하는 상기 컨트롤러 및 상기 반도체 메모리 장치 간의 신호 입출력에 해당하는 노멀 모드 또는 상기 제 2 속도로 동작하는 상기 컨트롤러 및 상기 반도체 메모리 장치 간의 신호 입출력에 해당하는 테스트 모드로 동작한다.
또한 본 발명의 일 실시예에 따른 반도체 장치의 입력 방법은 2 이상의 자연수인 n 개의 입력 단자에 n 비트의 데이터가 인가되는 단계, 테스트 인에이블 신호에 응답하여 제 1 및 제 2 펄스를 동시에 생성하는 단계, 상기 제 1 및 제 2 펄스에 응답하여 상기 n 비트의 데이터를 수신하고, 상기 n 비트의 데이터를 기반으로 n 비트의 제 1 입력 래치 데이터 및 n 비트의 제 2 입력 래치 데이터를 생성하고 래치하는 단계 및 인에이블 신호에 응답하여 상기 n 비트의 제 1 입력 래치 데이터 및 상기 n 비트의 제 2 입력 래치 데이터를 2n 개의 출력 라인에 각각 인가하는 단계를 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 장치의 출력 방법은 복수의 입력 라인에 인가된 데이터를 기반으로 제 1 데이터 그룹을 생성하는 단계, 상기 복수의 입력 라인에 인가된 상기 데이터를 기반으로 제 2 데이터 그룹을 상기 제 1 데이터 그룹과 동일하게 생성하는 단계, 제 1 타이밍에서 상기 제 1 데이터 그룹의 적어도 일부분을 출력하는 단계 및 상기 제 1 타이밍 이후의 제 2 타이밍에서 상기 제 2 데이터 그룹의 적어도 일부분을 출력하는 단계를 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 장치의 출력 회로는 테스트 인에이블 신호에 따라 제 1 선택 신호를 제 1 입력 라인 선택 신호로서 출력하고 제 2 선택 신호를 제 2 입력 라인 선택 신호로서 출력하거나, 상기 제 1 선택 신호를 상기 제 2 입력 라인 선택 신호로서 출력하고 상기 제 2 선택 신호를 상기 제 1 입력 라인 선택 신호로서 출력하는 선택 신호 조절부, 상기 제 1 선택 신호 및 상기 제 2 선택 신호에 따라 입력 라인에 인가되는 데이터 중 절반을 제 1 먹스 데이터로서 출력하는 제 1 먹스부 및 상기 제 1 입력 라인 선택 신호 및 상기 제 2 입력 라인 선택 신호에 따라 상기 입력 라인에 인가되는 데이터 중 절반을 제 2 먹스 데이터로서 출력하는 제 2 먹스부를 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 장치의 입출력 회로는 노멀 모드에서 제 1 속도로 입력되는 외부 데이터 스트로브 신호에 응답하여 입력 데이터를 2n 비트 수신하고, 상기 2n 비트의 입력 데이터를 기반으로 2n 비트의 데이터 그룹을 생성하고, 테스트 모드에서, 제 2 속도로 입력되는 상기 외부 데이터 스트로브 신호에 응답하여 상기 입력 데이터를 n 비트 수신하고, 상기 n비트의 입력 데이터를 기반으로 상기 2n 비트의 데이터 그룹을 생성하는 입력부, 상기 노멀 모드에서 상기 제 1 속도로 노멀 출력 데이터를 2n 회 출력하고, 상기 테스트 모드에서 상기 제 2 속도로 테스트 출력 데이터를 n 회 출력하는 출력부, 상기 노멀 모드에서 상기 제 1 속도로 스윙하는 데이터 스트로브 신호를 생성하고, 상기 테스트 모드에서 상기 제 2 속도로 스윙하는 상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 생성부를 포함하고 상기 n은 1 이상의 정수이다.
본 발명은 고속 반도체 장치가 저속 테스트 장비 및 고속 테스트 장비 모두에서 로딩되어 동작 특성을 확인할 수 있도록 한다.
따라서 고속 반도체 장치를 테스트 하기 위한 고속 테스트 장비에 따른 추가 비용을 발생시키지 않을 수 있고, 고속 반도체 장치를 저속 테스트 장비에도 로딩할 수 있게 됨에 따라 반도체 장치의 생산량 증가에도 도움이 된다.
도 1은 본 발명의 일 실시예에 따른 고속 반도체 장치가 고속 테스트 장비에 로딩 되어 데이터를 수신하는 경우의 타이밍도,
도 2는 본 발명의 일 실시예에 따른 고속 반도체 장치가 저속 테스트 장비에 로딩 되어 데이터를 수신하는 경우의 타이밍도,
도 3은 도 1 및 도 2에서 언급된 반도체 장치의 데이터 수신 방법을 수행할 수 있는 반도체 장치의 일 실시예에 따른 개략적인 블록도,
도 4는 도 3에 도시된 상기 수신 펄스 생성부(310)의 일 실시예에 따른 회로도,
도 5는 도 3에 도시된 상기 제 1 데이터 수신 래치부(320) 및 상기 제 2 데이터 수신 래치부(330)의 일 실시예에 따른 회로도,
도 6은 도 3에 도시된 상기 제 1 인가부(340) 및 상기 제 2 인가부(350)의 일 실시예에 따른 회로도,
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 고속 데이터 출력 방법을 도시하는 타이밍도,
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 저속 데이터 출력 방법을 도시하는 타이밍 도,
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 출력 회로의 개략적인 블록도,
도 10은 도 9에 도시된 상기 선택 신호 조절부(910) 및 상기 제 2 먹스부(930)의 일 실시예에 따른 상세한 회로도,
도 11a는 도 9에 도시된 상기 제 1 먹스부(920)의 일 실시예에 따른 상세한 회로도,
도 11b는 도 9에 도시된 상기 제 1 먹스부(920)의 다른 실시예에 따른 상세한 회로도,
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 고속 데이터 스트로브 신호 출력 방법(12a) 및 저속 데이터 스트로브 신호 출력 방법(12b)을 도시하는 타이밍 도,
도 13은 도 12b에 도시된 저속 데이터 스트로브 신호 출력 방법을 사용하도록 구성된 데이터 스트로브 신호 생성 장치의 일 실시예에 따른 개략적인 블록도,
도 14는 도 13에 도시된 상기 DQS 생성 장치의 동작을 보여주는 타이밍도,
도 15는 도 13에 도시된 상기 신호 조합부(1312)의 일 실시예에 따른 회로도,
도 16은 본 발명의 일 실시예에 따른 시스템의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 고속 반도체 장치가 저속 테스트 장비에 로딩 되어 데이터를 수신하는 경우의 타이밍도,
도 3은 도 1 및 도 2에서 언급된 반도체 장치의 데이터 수신 방법을 수행할 수 있는 반도체 장치의 일 실시예에 따른 개략적인 블록도,
도 4는 도 3에 도시된 상기 수신 펄스 생성부(310)의 일 실시예에 따른 회로도,
도 5는 도 3에 도시된 상기 제 1 데이터 수신 래치부(320) 및 상기 제 2 데이터 수신 래치부(330)의 일 실시예에 따른 회로도,
도 6은 도 3에 도시된 상기 제 1 인가부(340) 및 상기 제 2 인가부(350)의 일 실시예에 따른 회로도,
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 고속 데이터 출력 방법을 도시하는 타이밍도,
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 저속 데이터 출력 방법을 도시하는 타이밍 도,
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 출력 회로의 개략적인 블록도,
도 10은 도 9에 도시된 상기 선택 신호 조절부(910) 및 상기 제 2 먹스부(930)의 일 실시예에 따른 상세한 회로도,
도 11a는 도 9에 도시된 상기 제 1 먹스부(920)의 일 실시예에 따른 상세한 회로도,
도 11b는 도 9에 도시된 상기 제 1 먹스부(920)의 다른 실시예에 따른 상세한 회로도,
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 고속 데이터 스트로브 신호 출력 방법(12a) 및 저속 데이터 스트로브 신호 출력 방법(12b)을 도시하는 타이밍 도,
도 13은 도 12b에 도시된 저속 데이터 스트로브 신호 출력 방법을 사용하도록 구성된 데이터 스트로브 신호 생성 장치의 일 실시예에 따른 개략적인 블록도,
도 14는 도 13에 도시된 상기 DQS 생성 장치의 동작을 보여주는 타이밍도,
도 15는 도 13에 도시된 상기 신호 조합부(1312)의 일 실시예에 따른 회로도,
도 16은 본 발명의 일 실시예에 따른 시스템의 개략적인 블록도이다.
본 발명의 일 실시예에 따른 반도체 장치의 입출력 회로 및 방법은 위에서 언급한 저속 테스트 장비에서 고속 반도체 장치를 로딩하여 고속 동작 테스트를 수행하는 데에 발생하는 문제점들을 다음과 같이 해결함으로써 상기 저속 테스트 장비에서 상기 고속 반도체 장치를 로딩하여 고속 동작 테스트를 수행할 수 있도록 한다.
본 발명의 일 실시예에 따른 반도체 장치의 입출력 회로 및 방법은 상기 테스트 장비 및 상기 반도체 장치 사이의 입출력 신호들 중 적어도 일부분을 저속으로 동작 시켜서 고속으로 입출력 되어야 하는 신호를 줄이고, 저속의 신호들을 입력 받는 상기 반도체 장치가 고속으로 동작할 수 있도록 한다. 이에 따라 본 발명의 일 실시예에 따른 반도체 장치의 입출력 회로 및 방법은 고속 반도체 장치가 저속 테스트 장비에 로딩되어 테스트를 수행할 수 있는 효과를 창출한다.
본 발명의 일 실시예에 따른 반도체 장치의 입출력 회로 및 방법은 상기 외부 클럭을 고속으로 입력 받거나, 또는 저속으로 입력받아 내부에서 고속으로 변환한다. 위에서 언급한 것처럼, 상기 저속 테스트 장비는 상기 외부 클럭을 저속으로 출력한다. 따라서 본 발명의 일 실시예에 따른 반도체 장치가 상기 외부 클럭을 고속으로 입력 받기 위해서는, 상기 저속 테스트 장비의 개조가 필요하다. 상기 저속 테스트 장비가 출력하는 상기 외부 클럭을 저속 및 고속으로 출력할 수 있도록(예를 들어 상기 외부 클럭의 주기를 반으로 줄여 출력하도록) 개조하는 것은 매우 용이하게 실시 될 수 있으므로 상세한 설명은 생략한다.
또는 본 발명의 다른 실시예에 따른 반도체 장치의 입출력 회로 및 방법은 저속으로 입력되는 상기 외부 클럭을 내부에서 고속으로 변환할 수 있다. 이러한 설정은 상기 반도체 장치가 클럭 더블러 회로(Clock doubler Circuit)와 같은 클럭 분주기를 포함하여 구성됨으로써 실시 가능하다.
본 발명의 일 실시예에 따른 반도체 장치의 입출력 회로 및 방법은 상기 저속 테스트 장비로부터 저속으로 입력되는 데이터를 기반으로 고속 테스트를 수행하기에 충분한 양의 테스트 데이터를 생성하여 상기 고속 반도체 장치가 상기 저속 테스트 장비에 로딩되어 테스트를 수행하도록 할 수 있다. 예를 들어, 고속 테스트를 수행하기 위해 단위 시간당 8 비트의 테스트 데이터가 필요한 경우, 본 발명의 일 실시예에 따른 반도체 장치의 입출력 회로 및 방법은 상기 단위 시간당 4 비트의 테스트 데이터를 저속 수신하고, 수신된 상기 4 비트의 테스트 데이터를 기반으로 8 비트의 테스트 데이터를 생성한다. 도 1을 참조하여 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 고속 반도체 장치가 고속 테스트 장비에 로딩 되어 데이터를 수신하는 경우의 타이밍도이다. 도 1은 고속으로 입력되는 외부 클럭(CLK_ex)을 도시하고 상기 외부 클럭(CLK_ex)과 동일한 주기를 갖는 상기 외부 데이터 스트로브 신호(DQS_ex)를 도시한다. 라이트 커맨드(WL)에 따라 상기 외부 데이터 스트로브 신호(DQS_ex)의 상승 시점 및 하락 시점에 응답하여 데이터 패드(DQ)에 8 비트의 데이터(d0~d7)가 직렬 입력된다. 제 1 입력 단자(in0)로 상기 제 1 데이터(d0), 상기 제 3 데이터(d2), 상기 제 5 데이터(d4) 및 상기 제 7 데이터(d6)가 직렬 입력된다. 상기 제 1 입력 단자(in0)에 데이터들이 입력되는 시점과 동일하게 제 2 입력 단자(in1)로 상기 제 2 데이터(d1), 상기 제 4 데이터(d3), 상기 제 6 데이터(d5) 및 상기 제 8 데이터(d7)가 직렬 입력된다. 상기 8 비트의 데이터(d0~d7)의 각 비트가 상기 제 1 및 상기 제 2 입력 단자(in0, in1)에 인가되는 시간은 상기 외부 데이터 스트로브 신호(DQS_ex)의 한 주기에 해당한다. 상기 제 3 입력 단자(in2) 및 상기 제 4 입력 단자(in3)에는 각각 상기 제 1 및 상기 제 2 입력 단자(in0, in1)에 인가된 데이터가 상기 클럭 신호(CLK_ex)의 한 주기씩 지연되어 인가된다. 다음으로 상기 반도체 장치는 제 1 펄스(rec1)에 응답하여 상기 제 1 내지 제 4 입력 단자(in0~in3)에 인가된 데이터를 동시에 수신하고 래치한다. 이에 따라 상기 제 1 내지 제 4 데이터(d0~d3)가 수신되어 래치된다. 다음으로 상기 반도체 장치는 제 2 펄스(rec2)에 응답하여 상기 제 1 내지 제 4 입력 단자(in0~in3)에 인가된 데이터를 동시에 수신하고 래치한다. 이에 따라 상기 제 5 내지 제 8 데이터(d4~d7)가 수신되어 래치된다. 상기 제 1 펄스(rec1)에 응답하여 수신 및 래치되는 상기 제 1 내지 제 4 데이터(d0~d3)는 인에이블 신호(en)에 응답하여 제 1 출력 라인(예를 들어 제 1 내지 제 4 글로벌 입출력 라인, GIO0~GIO3)에 인가되고, 상기 제 2 펄스(rec2)에 응답하여 수신 및 래치되는 상기 제 5 내지 제 8 데이터(d4~d7)는 상기 인에이블 신호(en)에 응답하여 제 2 출력 라인(예를 들어 제 5 내지 제 8 글로벌 입출력 라인(GIO4~GIO7)에 인가된다. 상기 라이트 커맨드(WL)가 활성화되고 상기 외부 클럭(CLK_ex) 기준 4 클럭이 경과하면(WL+4) 상기 데이터 수신 방법은 한 싸이클을 완료하게 된다. 위의 동작을 다시 설명하면, 위에서 언급된 고속 반도체 장치가 고속 테스트 장비에 로딩 되어 데이터를 수신하는 경우의 반도체 장치의 데이터 수신 방법은, 4 개의 입력 단자(in0~in3)에 연속적으로 입력되는 4 개의 제 1 차 데이터(d0~d3) 및 4 개의 제 2 차 데이터(d4~d7)를 조합하여 8 비트의 데이터(d0~d7)를 생성한다. 이때 상기 반도체 장치는 상기 4 개의 입력 단자(in0~in3)를 공유하여 상기 제 1 차 데이터(d0~d3) 및 상기 제 2 차 데이터(d4~d7)를 수신하기 때문에 상기 4 개의 입력 단자(in0~in3)로부터 데이터를 수신하는 시점을 결정하는 신호인 상기 제 1 펄스(rec1) 및 상기 제 2 펄스(rec2)는 서로 다른 시점에 활성화되는 신호이다. 도 1에 도시된 것처럼, 상기 제 1 펄스(rec1) 및 상기 제 2 펄스(rec2)는 상기 외부 클럭(CLK_ex) 기준 두 주기의 간격을 두고 활성화된다.
도 2는 본 발명의 일 실시예에 따른 고속 반도체 장치가 저속 테스트 장비에 로딩 되어 데이터를 수신하는 경우의 타이밍도이다. 도 2는 고속으로 입력되는 외부 클럭(CLK_ex)을 도시하고 있다. 상기 고속 반도체 장치는 상기 저속 테스트 장비로부터 외부 데이터 스트로브 신호(DQS_ex)를 저속으로 입력받는다. 도 2에서 상기 외부 데이터 스트로브 신호(DQS_ex)는 도 1에 도시된 상기 외부 데이터 스트로브 신호(DQS_ex)의 2 배에 해당하는 주기를 갖는다. 도 1에 도시된 상기 외부 데이터 스트로브 신호(DQS_ex)는 상기 외부 클럭(CLK_ex)과 같은 주기를 가지므로, 도 2 에 도시된 상기 외부 데이터 스트로브 신호(DQS_ex)는 상기 외부 클럭(CLK_ex)의 2 배에 해당하는 주기를 갖는다. 상기 라이트 커맨드(WL)에 따라 상기 외부 데이터 스트로브 신호(DQS_ex)의 상승 시점 및 하락 시점에 응답하여 데이터 패드(DQ)에 4 비트의 데이터(d0~d3)가 직렬 입력된다. 도 2는 고속 반도체 장치가 저속 테스트 장비에 로딩 되는 경우의 타이밍도이므로, 도 1의 타이밍도에서, 상기 데이터 패드(DQ)로 상기 8 비트의 데이터(d0~d7)가 입력되었던 것과 달리 도 2의 타이밍도에는 상기 데이터 패드(DQ)로 상기 4 비트의 데이터(d0~d3)가 입력된다. 제 1 입력 단자(in0)로 상기 제 1 데이터(d0) 및 상기 제 3 데이터(d2) 가 직렬 입력된다. 상기 제 1 입력 단자(in0)에 데이터들이 입력되는 시점에 맞추어 제 2 입력 단자(in1)로 상기 제 2 데이터(d1) 및 상기 제 4 데이터(d3)가 직렬 입력된다. 상기 4 비트의 데이터(d0~d3)의 각 비트가 상기 제 1 및 상기 제 2 입력 단자(in0, in1)에 인가되는 시간은 상기 외부 데이터 스트로브 신호(DQS_ex)의 한 주기에 해당한다. 상기 제 3 입력 단자(in2) 및 상기 제 4 입력 단자(in3)에는 각각 상기 제 1 및 상기 제 2 입력 단자(in0, in1)에 인가된 데이터가 상기 클럭 신호(CLK_ex)의 한 주기씩 지연되어 인가된다. 다음으로 상기 반도체 장치는 동시에 활성화되는 상기 제 1 펄스(rec1) 및 상기 제 2 펄스에 응답하여 상기 제 1 내지 제 4 입력 단자(in0~in3)를 동시에 수신하여 래치한다. 이에 따라 상기 제 1 내지 제 4 데이터(d0~d3)가 수신되어 래치된다. 상기 제 1 펄스(rec1)에 응답하여 수신 및 래치되는 상기 제 1 내지 제 4 데이터(d0~d3)는 인에이블 신호(en)에 응답하여 상기 제 1 출력 라인(예를 들어 제 1 내지 제 4 글로벌 입출력 라인, GIO0~GIO3)에 인가되고, 상기 제 2 펄스(rec2)에 응답하여 수신 및 래치되는 상기 제 1 내지 제 4 데이터(d0~d3)는 상기 인에이블 신호(en)에 응답하여 상기 제 2 출력 라인(예를 들어 제 5 내지 제 8 글로벌 입출력 라인(GIO4~GIO7)에 인가된다. 상기 라이트 커맨드(WL)가 활성화되고 상기 외부 클럭(CLK_ex) 기준 4 클럭이 경과하면(WL+4) 상기 데이터 수신 방법은 한 싸이클을 완료하게 된다. 위의 동작을 다시 설명하면, 위에서 언급된 본 발명의 일 실시예에 따른 반도체 장치의 데이터 수신 방법은, 4 개의 입력 단자(in0~in3)에 입력되는 4개의 제 1 차 데이터(d0~d3)를 기반으로 8 비트의 데이터(d0~d3, d0~d3)를 생성한다. 이때 상기 4 개의 입력 단자(in0~in3)로 입력되는 상기 제 1 차 데이터(d0~d3)를 동시에 수신하여 상기 8 비트의 데이터(d0~d3, d0~d3)를 생성하기 때문에 상기 4 개의 입력 단자(in0~in3)로부터 데이터를 수신하는 시점을 결정하는 신호인 상기 제 1 펄스(rec1) 및 상기 제 2 펄스(rec2)는 서로 동시에 활성화되는 신호이다. 도 2에 도시된 것처럼, 상기 제 1 펄스(rec1) 및 상기 제 2 펄스(rec2)는 동시에 활성화된다. 상기 4 개의 입력 단자(in0~in3)에 입력되는 상기 4 개의 제 1 차 데이터(d0~d3)를 기반으로 8 비트의 데이터(d0~d3, d0~d3)를 생성하는 방법은 위에서 언급한 방법 이외에도 보다 다양한 방식으로 사용될 수 있다. 좀더 자세히 설명하면, 위에서 언급한 방식처럼 상기 제 1 차 데이터(d0~d3)를 단순히 두 번 나열하여 상기 8 비트의 데이터(d0~d3, d0~d3)를 생성하는 것이 아닌, 상기 제 1 차 데이터(d0~d3) 및 상기 제 1 차 데이터의 반전된 값(d0b~d3b)을 조합하여 상기 8 비트의 데이터(d0~d3, d0b~d3b)를 생성할 수도 있다. 또는 상기 제 1 차 데이터(d0~d3)의 순서를 변경하여 조합함으로써 상기 8 비트의 데이터(예를 들어, (d0, d1, d2, d3, d3, d1, d2, d0))를 생성할 수도 있다. 또는 상기 제 1 차 데이터(d0~d3)의 반전된 값 및 순서를 조합한 데이터를 재 조합하여 상기 8 비트의 데이터를 생성할 수도 있다. 이러한 설정은 설계자의 의도에 따라 변경될 수 있으며, 위에서 언급된 데이터 조합 방식의 예시는 본 발명의 실시 범위를 제한하려는 의도가 아님을 명시한다. 상기 제 1 차 데이터(d0~d3) 및 상기 제 1 차 데이터의 반전된 값(d0b~d3b)을 조합하여 상기 8 비트의 데이터(d0~d3, d0b~d3b)를 생성하는 것은 아래에서 도 6을 참조하여 설명하기로 한다.
도 3은 도 1 및 도 2에서 언급된 반도체 장치의 데이터 수신 방법을 수행할 수 있는 반도체 장치의 일 실시예에 따른 개략적인 블록도이다. 상기 반도체 장치는 테스트 인에이블 신호(ten)에 응답하여 도 1 및 도 2에서 설명된 반도체 장치의 데이터 수신 방법을 선택적으로 사용할 수 있도록 구성되었다. 상기 테스트 인에이블 신호(ten)는 상기 반도체 장치가 도 1 및 도 2에서 설명된 데이터 수신 방법 중 어느 것을 사용할 지를 결정하는 신호로서, 상기 반도체 장치에 입력되는 테스트 모드 신호를 할당하여 사용될 수 있다.
도 3에 도시된 것처럼, 상기 반도체 장치는 수신 펄스 생성부(310), 제 1 데이터 수신 래치부(320), 제 2 데이터 수신 래치부(330), 제 1 인가부(340) 및 제 2 인가부(350)를 포함하여 구성될 수 있다.
상기 수신 펄스 생성부(310)는 상기 테스트 인에이블 신호(ten)에 응답하여 상기 제 1 및 제 2 펄스(rec1, rec2)를 소정 간격을 두고 순차적으로 생성하거나 상기 제 1 및 제 2 펄스(rec1, rec2)를 동시에 생성한다. 도 3에 도시된 상기 수신 펄스 생성부(310)는 서로 다른 활성화 타이밍을 가지는 제 1 및 제 2 펄스 소스 신호(pWL10, pWL30)를 수신하고, 상기 테스트 인에이블 신호(ten)에 따라 상기 제 1 및 제 2 펄스 소스 신호(pWL10, pWL30)를 상기 제 1 및 제 2 펄스(rec1, rec2)로 출력하는 방식으로 구성되었다. 상기 수신 펄스 생성부(310)의 상세한 구성 및 동작 원리는 아래에서 구술하기로 한다.
상기 제 1 데이터 수신 래치부(320)는 복수 개의 입력 단자에 인가되는 직렬 데이터를 상기 제 1 펄스(rec1)에 응답하여 입력받아 제 1 입력 래치 데이터로서 래치한다. 도 3에서 상기 복수 개의 입력 단자는 4 개의 입력 단자(in0~in3)로 예시되고, 상기 제 1 입력 래치 데이터는 4 개의 데이터(IL0~IL3)로 예시되었다.
상기 제 2 데이터 수신 래치부(330)는 상기 4 개의 입력 단자(in0~in3)에 인가되는 상기 직렬 데이터를 상기 제 2 펄스(rec2)에 응답하여 입력받아 제 2 입력 래치 데이터(IL4~IL7)로서 래치한다.
상기 제 1 인가부(340)는 상기 제 1 입력 래치 데이터(IL0~IL3)를 기반으로 제 1 인가 데이터(AD0~AD3)를 생성하고, 인에이블 신호(en)에 응답하여 상기 제 1 인가 데이터(AD0~AD3)를 제 1 출력 라인(GIO0~GIO3)에 인가한다.
상기 제 2 인가부(350)는 상기 제 2 입력 래치 데이터(IL4~IL7)를 기반으로 제 2인가 데이터(AD4~AD7)를 생성하고, 상기 인에이블 신호(en)에 응답하여 상기 제 2 인가 데이터(AD4~AD7)를 제 2 출력 라인(GIO4~GIO7)에 인가한다.
도 3에 도시된 것처럼 구성된 상기 반도체 장치는 상기 테스트 인에이블 신호(ten)에 따라 상기 제 1 및 제 2 펄스(rec1, rec2)를 소정 간격을 두고 순차적으로 생성하는 경우 도 1에 도시된 데이터 수신 방법을 사용하여 데이터를 수신하고, 상기 제 1 및 제 2 펄스(rec1, rec2)를 동시에 생성하는 경우 도 2에 도시된 데이터 수신 방법을 사용하여 데이터를 수신한다. 따라서, 상기 수신 펄스 생성부(310)가 상기 제 1 펄스(rec1) 및 상기 제 2 펄스(rec2)를 동시에 활성화되도록 생성한 경우, 상기 제 1 입력 래치 데이터(IL0~IL3) 및 상기 제 2 입력 래치 데이터(IL4~IL7)는 서로 같은 값을 가질 수 있다.
도 4는 도 3에 도시된 상기 수신 펄스 생성부(310)의 일 실시예에 따른 회로도이다.
상기 수신 펄스 생성부(310)는 인버터(401) 및 제 1 내지 제 3 낸드 게이트 (402~404) 를 포함하여 구성될 수 있다. 상기 인버터(401)는 상기 테스트 인에이블 신호(ten)를 반전한다. 상기 제 1 낸드 게이트(402)는 상기 제 1 펄스 소스 신호(pWL10) 및 상기 인버터(401)의 출력 신호를 입력 단자로 입력받는다. 상기 제 2 낸드 게이트(403)는 상기 제 2 펄스 소스 신호(pWL30) 및 상기 테스트 인에이블 신호(ten)를 입력 단자로 입력받는다. 상기 제 3 낸드 게이트(404)는 상기 제 1 낸드 게이트(402) 및 상기 제 2 낸드 게이트(403)로부터 출력된 신호를 낸드 연산하여, 그 결과를 상기 제 1 펄스(rec1)로서 출력한다. 또한 상기 제 2 펄스 소스 신호(pWL30)는 상기 제 2 펄스 소스 신호(rec2)로서 출력된다. 상기 제 1 펄스 소스 신호(pWL10) 및 상기 제 2 펄스 소스 신호(pWL30)는 상기 라이트 커맨드(WL)가 발생되면 소정 시간 이후 순차적으로 발생하는 펄스 신호로서 상기 제 1 및 제 2 펄스(rec1, rec2)의 소스가 된다. 도 4에 도시된 상기 수신 펄스 생성부(310)의 구성에 따라, 상기 테스트 인에이블 신호(ten)가 로우 레벨로 비활성화되면 상기 제 1 펄스(rec1)로서 상기 제 1 펄스 소스 신호(pWL10)가 출력되고, 상기 제 2 펄스(rec2)로서 상기 제 2 펄스 소스 신호(pWL30)가 출력된다. 즉, 상기 제 1 및 제 2 펄스(rec1, rec2)는 소정 간격을 두고 순차적으로 생성된다. 반대로, 상기 테스트 인에이블 신호(ten)가 하이 레벨로 활성화되면 상기 제 1 펄스(rec1) 및 상기 제 2 펄스(rec2)로서 상기 제 2 펄스 소스 신호(pWL30)가 출력된다. 즉, 상기 제 1 및 제 2 펄스(rec1, rec2)는 동시에 생성된다.
도 5는 도 3에 도시된 상기 제 1 데이터 수신 래치부(320) 및 상기 제 2 데이터 수신 래치부(330)의 일 실시예에 따른 회로도이다.
상기 제 1 데이터 수신 래치부(320) 및 상기 제 2 데이터 수신 래치부(330)는 인버터(501), 제 1 패스 게이트(502) 및 제 1 래치(503)를 포함하여 구성될 수 있다. 도 5에 도시된 회로는 하나의 입력 단자(예를 들어, in2)로부터 데이터를 수신하여 하나의 입력 래치 데이터(예를 들어, IL2)를 생성하는 회로로서, 도 5에 도시된 회로를 포함하여 도 3에 도시된 제 1 데이터 수신 래치부(320)를 구성할 경우, 도 5에 도시된 회로를 각각의 입력 단자(in0~3) 마다 하나씩, 총 4 개를 구비하여 구성하는 것이 바람직하다. 설명을 용이하게 하기 위해, 도 5에 도시된 회로는 상기 제 3 입력 단자(in2)로부터 데이터를 수신하여 상기 제 1 입력 래치 데이터의 세 번째 데이터(IL2)를 생성하는 상기 제 1 데이터 수신 래치부(320)의 일부분으로 가정하여 설명한다. 상기 인버터(501)는 상기 제 1 펄스(rec1)를 반전한다. 상기 제 1 패스 게이트(502)는 상기 제 1 펄스(rec1) 및 상기 인버터(501)의 출력 값을 각각 엔모스 입력단 및 피모스 입력단으로 입력받아 상기 제 1 펄스(rec1)에 따라 활성화 및 비활성화된다. 또한 상기 제 1 패스 게이트(502)의 입력 단자는 상기 제 3 입력 단자(in2)와 연결되어있고 출력 단자는 상기 제 1 래치(503)와 연결되어 있다. 상기 제 1 래치(503)는 상기 패스 게이트(502)로부터 입력되는 데이터를 상기 제 1 입력 래치 데이터의 세 번째 데이터(IL2)로서 래치한다. 도 5에 도시된 구성에 따라, 상기 제 1 데이터 수신 래치부(320)는 상기 제 3 입력 단자(in2)에 인가된 데이터를 상기 제 1 펄스(rec1)가 활성화되는 시점에 수신하여, 상기 제 1 입력 래치 데이터의 세 번째 데이터(IL2)로서 래치하는 동작을 수행한다. 상기 제 2 데이터 수신 래치부(330)는 신호의 입출력을 제외하고 도 5에 도시된 상기 제 1 데이터 수신 래치부(320)와 동일하게 구성되어 위에서 언급한 상기 제 1 데이터 수신 래치부(320)와 동일하게 동작할 수 있다. 따라서 상세한 설명은 생략한다.
도 6은 도 3에 도시된 상기 제 1 인가부(340) 및 상기 제 2 인가부(350)의 일 실시예에 따른 회로도이다. 아래에서는 상기 제 2 인가부(350)를 기준으로 설명하기로 한다.
상기 제 2 인가부(350)는 데이터 처리부(610) 및 드라이버부(620)를 포함하여 구성될 수 있다.
상기 데이터 처리부(610)는 상기 제 2 입력 래치 데이터(IL4~IL7)를 수신하고, 테스트 변경 신호(tc)에 따라 상기 제 2 입력 래치 데이터(IL4~IL7)를 반전하여 상기 제 2 인가 데이터(AD4~AD7)로서 출력한다. 도 6에 도시된 상기 제 2 인가부(350)에서, 상기 테스트 변경 신호(tc)는 상기 제 2 인가 데이터(AD4~AD7)를 변경하기 위한 신호로서, 상기 반도체 장치에 입력되는 테스트 모드 신호를 할당하여 사용될 수 있다.
도 6에 도시된 회로는 상기 하나의 제 2 입력 래치 데이터(예를 들어, IL5)를 수신하여 상기 하나의 제 2 인가 데이터(예를 들어, AD5)를 생성하고, 상기 하나의 제 2 인가 데이터(AD5)를 상기 하나의 제 2 출력 라인(예를 들어 GIO5)로 데이터를 인가하는 회로로서, 도 6에 도시된 회로를 포함하여 도 3에 도시된 상기 제 2 인가부(350)를 구성할 경우 도 6에 도시된 회로를 각각의 상기 제 2 입력 래치 데이터(IL4~7) 마다 하나씩, 총 4 개를 구비하여 구성하는 것이 바람직하다. 설명을 용이하게 하기 위해, 도 6에 도시된 회로는 상기 제 2 입력 래치 데이터(IL5)를 수신하여 상기 제 2 인가 데이터(AD5)를 생성하고, 상기 제 2 인가 데이터(AD5)를 상기 제 2 출력 라인(GIO5)에 인가하는 상기 제 2 인가부(350)의 일부분으로 가정한다.
상기 데이터 처리부(610)는 도 6에 도시된 것처럼, 삼상 인버터(611) 및 패스 게이트(612)를 포함하여 구성될 수 있다. 상기 삼상 인버터(611)는 상기 테스트 변경 신호(tc) 및 상기 테스트 변경 신호(tc)의 반전된 신호에 의해 활성화되도록 구성된다. 또한 상기 삼상 인버터(611)는 상기 테스트 변경 신호(tc)에 의해 활성화되면, 상기 제 2 입력 래치 데이터(IL5)를 입력 단자로 입력 받아 반전하여 상기 제 2 입력 래치 데이터(IL5)로서 출력한다. 상기 패스 게이트(612)는 상기 테스트 변경 신호(tc) 및 상기 테스트 변경 신호(tc)의 반전된 신호에 의해 활성화되도록 구성된다. 또한 상기 패스 게이트(612)는 상기 테스트 변경 신호(tc)에 의해 활성화되면, 상기 제 2 입력 래치 데이터(IL5)를 입력 단자로 입력받아 상기 제 2 입력 래치 데이터로서 출력한다. 상기 삼상 인버터(611) 및 상기 패스 게이트(612)는 출력 단자가 서로 연결되어 있으며, 상기 삼상 인버터(611) 및 상기 패스 게이트(612)의 출력 단자로 상기 제 2 인가 데이터(AD5)가 출력된다. 여기서 상기 삼상 인버터(611) 및 상기 패스게이트(612)는 서로 활성화 구간을 달리한다. 좀더 자세히 설명하면, 상기 테스트 변경 신호(tc)가 하이 레벨로 활성화 되면, 상기 패스 게이트(612)는 비활성화되고 상기 삼상 인버터(611)는 활성화된다. 반대로, 상기 테스트 변경 신호(tc)가 로우 레벨로 비활성화되면, 상기 패스 게이트(612)는 활성화되고, 상기 삼상 인버터(611)는 비활성화된다. 이러한 구성에 따라 상기 데이터 처리부(610)는 상기 테스트 변경 신호(tc)가 하이 레벨로 활성화되면 상기 제 2 입력 래치 데이터(IL5)를 반전하여 상기 제 2 인가 데이터(AD5)로서 생성하고, 반대로 상기 테스트 변경 신호(tc)가 로우 레벨로 비활성화되면, 상기 제 2 입력 래치 데이터(IL5)를 반전하지 않고 그대로 상기 제 2 인가 데이터(AD5)로서 생성한다.
상기 드라이버부(620)는 상기 인에이블 신호(en)에 응답하여 상기 데이터 처리부(610)에서 출력된 상기 제 2 인가 데이터(AD5)를 상기 제 2 출력 라인(GIO5)에 인가한다. 상기 드라이버부(620)는 상기 인에이블 신호(en)에 응답하여 활성화되는 일반적인 드라이버 회로를 포함하여 구성될 수 있다.
도 6에 도시된 것처럼 상기 제 2 인가부(350)를 상기 데이터 처리부(610) 및 상기 드라이버부(620)를 포함하여 구성하게 되면, 상기 제 2 출력 라인(GIO4~GIO7)에 인가되는 데이터가 상기 제 2 입력 래치 데이터(IL4~IL7) 또는 상기 제 2 입력 래치 데이터(IL4~IL7)의 반전된 데이터가 되도록 조절할 수 있다. 이를 통해, 상기 제 2 출력 라인(GIO4~GIO7)에 인가되는 데이터를 상기 4 개의 입력 단자(in0~in3)에 인가되는 데이터의 반전된 값이 되도록 할 수 있다. 하지만, 이러한 반전 동작은 반드시 도 6에 도시된 상기 제 2 인가부(350)에서 수행될 필요는 없다. 상기 반전 동작은 상기 제 2 데이터 수신 래치부(330)에서도 수행될 수 있다. 상기 제 2 데이터 수신 래치부(330)는 상기 4 개의 입력 단자(in0~in3)에 인가되는 직렬 데이터를 상기 제 2 펄스(rec2)에 응답하여 입력받아 상기 제 2 입력 래치 데이터(IL4~IL7)로서 래치하는데, 상기 제 2 데이터 수신 래치부(330)를 상기 4 개의 입력 단자(in0~in4)로부터 입력 받은 데이터를 반전하여 상기 제 2 입력 래치 데이터(IL4~IL7)로서 래치하도록 설정하는 경우, 도 6에서 도시된 상기 제 2 인가부(350)의 상기 반전 동작과 동일하게 상기 제 2 출력 라인(GIO4~GIO7)에 인가되는 데이터를 상기 4 개의 입력 단자(in0~in3)에 인가되는 데이터의 반전된 값이 되도록 할 수 있다. 상기 반전 동작을 수행하는 상기 제 2 데이터 수신 래치부(330)는 도 4에서 도시된 상기 제 2 데이터 수신 래치부(330)의 일 실시예에 따른 회로에 상기 테스트 조절 신호(tc)를 입력 받는 삼상 인버터 및 패스 게이트를 추가로 포함하여 용이하게 실시될 수 있으므로 상세한 설명은 생략한다.
상기 제 1 인가부(340)는 신호의 입출력을 제외하고 도 6에 도시된 상기 제 2 인가부(350)와 동일하게 구성되어 위에서 언급한 상기 제 2 인가부(350)와 동일하게 동작할 수 있다. 따라서 상세한 설명은 생략한다.
상기 테스트 조절 신호(tc)에 응답하여 상기 제 1 출력 라인(GIO0~GIO3) 및 제 2 출력 라인(GIO4~GIO7)에 인가되는 데이터를 조절하는 기능은 위에서 언급된 데이터 조합 방식의 일 실시예로 예시된 것으로 본 발명의 실시에 반드시 포함될 필요는 없다. 설계자의 요구에 따라 상기 제 1 인가부(340) 및 상기 제 2 인가부(350)를 상기 데이터 처리부(610)를 포함하지 않고 상기 드라이버부(620)만을 포함하여 구성할 수도 있다.
위에서 설명한 실시예에 따라, 도 1 내지 도 6을 통해 설명된 본 발명의 일 실시예에 따른 반도체 장치는 반도체 장치로 데이터를 고속으로 입력하는 고속 테스트 장비 및 반도체 장치로 데이터를 저속으로 입력하는 저속 테스트 장비 모두에 로딩되어 테스트를 수행할 수 있다.
본 발명의 일 실시예에 따른 고속 반도체 장치는, 고속 테스트 장비에 로딩되었을 때(노멀 모드) 상기 고속 테스트 장비로 데이터를 고속 출력하고, 저속 테스트 장비에 로딩되었을 때(테스트 모드) 상기 저속 테스트 장비로 데이터를 저속 출력함으로써, 상기 고속 및 저속 테스트 장비 모두에 로딩되어 테스트를 수행할 수 있다. 상기 고속 반도체 장치가 데이터를 출력 하는 속도를 조절 하는 것은 다음과 같은 방법으로 실시될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 고속 데이터 출력 방법을 도시하는 타이밍도이고, 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 저속 데이터 출력 방법을 도시하는 타이밍 도이다.
도 7을 참조하면, 8 개의 입력 라인(GIO0~GIO7)에 제 1 내지 제 8 입력 데이터(O0~O7)가 인가되는 것이 도시된다. 상기 8 개의 입력 라인(GIO0~GIO7)에 인가되는 상기 제 1 내지 제 8 입력 데이터(O0~O7)의 순서는 시드 어드레스(Seed Address)에 따라 다르다. 상기 시드 어드레스는 어드레스의 특정 비트 값으로서, 상기 시드 어드레스 값에 따라 상기 제 8 개의 입력 라인(GIO0~GIO7)에 인가되는 상기 제 1 내지 제 8 입력 데이터(O0~O7)의 순서가 달라지고 이에 따라 상기 데이터 패드(DQ)로 출력되는 데이터의 순서가 달라진다. 일반적으로 시드 어드레스는 어드레스의 첫 번째 비트를 사용한다. 도 7에 도시된 것처럼, 상기 시드 어드레스(A0)가 0인 경우 상기 8개의 입력 라인(GIO0~GIO7)에 상기 8 개의 입력 데이터(O1~O8)가 O0, O1, O2, O3, O4, O5, O6, O7로 대응되어 인가되고, 상기 시드 어드레스 (A0)가 1인 경우 상기 8개의 입력 라인(GIO0~GIO7)에 상기 8 개의 입력 데이터(O1~O8)가 O1, O0, O3, O2, O5, O4, O7, O6로 대응되어 인가된다. 또한 이에 따라 상기 데이터 패드(DQ)로 출력되는 순서가 상기 시드 어드레스(A0)가 0인 경우 O0, O1, O2, O3, O4, O5, O6, O7의 순서로 출력되고, 상기 시드 어드레스(A0)가 1인 경우 O1, O0, O3, O2, O5, O4, O7, O6의 순서로 출력된다. 설명을 용이하게 하기 위해, 도 7 및 도 8에 도시된 본 발명의 일 실시예에 따른 반도체 장치의 고속 및 저속 데이터 출력 방법을 도시하는 타이밍도는 상기 시드 어드레스(A0)가 0인 경우로 설명하기로 한다.
도 7을 참조하면, 8 개의 입력 라인(GIO0~GIO7)에 제 1 내지 제 8 입력 데이터(O0~O7)가 O0, O1, O2, O3, O4, O5, O6, O7로 대응되어 인가되는 것이 도시된다.
다음으로, 제 1 데이터 그룹(RDO)으로서 상기 8 개의 입력 라인(GIO0~GIO7)의 홀수 번째 입력 라인(GIO0, GIO2, GIO4, GIO6)에 인가된 데이터들(O0, O2, O4, O6)이 선택되고, 제 2 데이터 그룹(FDO)으로서 상기 8 개의 입력 라인(GIO0~GIO7)의 짝수 번째 입력 라인(GIO1, GIO3, GIO5, GIO7)에 인가된 데이터들(O1, O3, O5, O7)이 선택된다.
다음으로, 도 7에 도시된 입력 클럭(CLK_DLL)에 응답하여, 상기 입력 클럭(CLK_DLL)의 상승 시점(Rising Edge)에 상기 제 1 데이터 그룹(RDO)의 첫 번째 데이터(O0)가 출력되고, 상기 입력 클럭(CLK_DLL)의 하락 시점(Falling Edge)에 상기 제 2 데이터 그룹(RDO)의 첫 번째 데이터(O1)가 출력된다. 이처럼, 상기 입력 클럭(CLK_DLL)이 하이 및 로우 레벨로 스윙하면서 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)의 데이터들이 도 7에 도시된 것처럼 직렬로 출력된다. 상기 입력 클럭(CLK_DLL)은 상기 외부 클럭(CLK_ex)과 서로 주기가 같다. 도 7을 참조하면, 상기 입력 클럭(CLK_DLL)의 스윙에 따라 서로 다른 데이터 값을 갖는 상기 제 1 데이터 그룹(RDO, O0, O2, O4, O6) 및 상기 제 2 데이터 그룹(FDO, O1, O3, O5, O7)의 데이터들이 연속적으로 출력되므로, 도 7에 도시된 방법은 상기 고속 반도체 장치가 고속 테스트 장비에 로딩되어 고속으로 데이터를 출력하는 데에 적합하다. 본 실시예에서, 상기 입력 클럭(CLK_DLL)은 출력 타이밍을 관장하는 DLL 클럭을 사용하여 구현될 수 있다.
도 8을 참조하면, 도 7과 같은 방식으로 상기 8 개의 입력 라인(GIO0~GIO7)에 상기 제 1 내지 제 8 입력 데이터(O0~O7)가 O0, O1, O2, O3, O4, O5, O6, O7로 대응되어 인가되는 것이 도시된다.
다음으로, 상기 제 1 데이터 그룹(RDO)으로서 상기 8 개의 입력 라인(GIO0~GIO7)의 홀수 번째 입력 라인(GIO0, GIO2, GIO4, GIO6)에 인가된 데이터들(O0, O2, O4, O6)이 선택되고, 제 2 데이터 그룹(FDO)으로서 상기 제 1 데이터 그룹(RDO)과 같은 데이터들, 즉 상기 8 개의 입력 라인(GIO0~GIO7)의 홀수 번째 입력 라인(GIO0, GIO2, GIO4, GIO6)에 인가된 데이터들(O0, O2, O4, O6)이 선택된다.
다음으로, 상기 입력 클럭(CLK_DLL)에 응답하여, 상기 입력 클럭(CLK_DLL)의 상승 시점(Rising Edge)에 상기 제 1 데이터 그룹(RDO)의 첫 번째 데이터(O0)가 출력되고, 상기 입력 클럭(CLK_DLL)의 하락 시점(Falling Edge)에 상기 제 2 데이터 그룹(RDO)의 첫 번째 데이터(O0)가 출력된다, 즉 상기 입력 클럭(CLK_DLL)의 상승 시점 및 하락 시점에 같은 데이터(O0)가 연속으로 두 번 출력된다. 상기 입력 클럭(CLK_DLL)이 하이 및 로우 레벨로 스윙하면서 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)의 데이터들이 순서대로 출력되고, 이러한 데이터의 출력은 도 8에 도시된 것처럼, 같은 데이터가 연속으로 두 번 출력되어 상기 입력 클럭(CLK_DLL)의 한 주기 동안 동일한 데이터가 유지되는 모습을 보인다. 도 8에 도시된 출력 파형을 참조하면, 도 7의 출력 파형이 상기 입력 클럭(CLK_DLL)의 반 주기 마다 하나의 데이터(예를 들어, O0)가 출력되는 것과 달리, 상기 입력 클럭(CLK_DLL)의 한 주기 마다 하나의 데이터(예를 들어, O0)가 출력된다. 따라서, 도 8에 도시된 방법은 상기 고속 반도체 장치가 저속 테스트 장비에 로딩되어 저속으로 데이터를 출력하는 데에 적합하다. 도 8을 참조하면 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)이 서로 같은 데이터(O0, O2, O4, O6)를 가지고 있어, 상기 데이터 패드(DQ)로 출력 되는 데이터가 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 데이터 들 중 반에 해당한다. 따라서 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 데이터 전부(O0~O7)를 출력하기 위해서, 도 8에 도시된 출력 방법은 두 번 실시되어야 한다. 좀더 자세히 설명하면, 도 8 에 도시된 것처럼, 상기 제 1 및 제 2 데이터 그룹(RDO, FDO)로서 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 데이터들 중 홀수 번째 데이터(O0, O2, O4, O6)를 선택 하여 출력하는 것을 첫 번째 싸이클이고, 상기 제 1 및 제 2 데이터 그룹(RDO, FDO)로서 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 데이터들 중 짝수 번째 데이터(O1, O3, O5, O7)를 선택 하여 출력하는 것을 두 번째 싸이클로 설정하여 실시하면, 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 데이터 전부(O0~O7)를 출력할 수 있다. 이러한 싸이클의 구분은 상기 시드 어드레스를 달리함으로써 가능하다. 예를 들어, 도 8에 도시된 것처럼, 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 데이터에 해당하는 어드레스의 첫 번째 비트(A0), 즉 상기 시드 어드레스가 0이면 상기 제 1 및 상기 제 2 데이터 그룹(RDO, FDO)으로서 (O0, O2, O4, O6)를 선택하고, 반대로 상기 시드 어드레스가 1이면 상기 제 1 및 상기 제 2 데이터 그룹(RDO, FDO)으로서 (O1, O3, O5, O7)를 선택하는 방법을 사용할 수 있다. 도 8에 도시된 것처럼, 상기 시드 어드레스 값을 1 및 0으로 설정하여 상기 싸이클을 각각 한 번씩 실시하게 되면, 상기 8 개의 입력 데이터(O0~O7)을 전부 출력할 수 있다.
도 7 및 도 8의 설명에서 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)의 데이터들은 각각 상기 입력 클럭(CLK_DLL)의 상승 시점 및 하락 시점에 응답하여 출력되었다. 이러한 설정은 일 실시예로서 제시된 것으로서, 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)의 데이터들은 교대로 활성화되는 타이밍에 응답하여 연속적으로 출력될 수 있다. 상기 입력 클럭(CLK_DLL) 및 상기 입력 클럭(CLK_DLL)의 상승 시점 및 하락 시점을 적용한 실시예가 발명의 실시를 위한 필수 요소를 제한하기 위한 것이 아님을 명시한다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 출력 회로의 개략적인 블록도이다. 상기 데이터 출력 장치는 상기 테스트 인에이블 신호(ten)에 따라 도 7 및 도 8 에 도시된 고속 및 저속 데이터 출력 방법 중 하나를 실시 할 수 있도록 구성되었다.
상기 데이터 출력 장치는 선택 신호 조절부(910), 제 1 먹스부(920), 제 2 먹스부(930), 제 1 파이프부(940), 제 2 파이프부(950) 및 출력 드라이버(960)를 포함하여 구성될 수 있다.
상기 선택 신호 조절부(910)는 상기 테스트 인에이블 신호(ten)에 따라 상기 제 1 선택 신호(sel1) 및 제 2 선택 신호(sel2)를 각각 제 1 입력 라인 선택 신호(Tsel1) 및 제 2 입력 라인 선택 신호(Tsel2)로서 출력하거나 상기 제 2 선택 신호(sel2) 및 상기 제 1 선택 신호(sel1)를 각각 상기 제 1 입력 라인 선택 신호(Tsel1) 및 상기 제 2 입력 라인 선택 신호(Tsel2)로서 출력한다.
상기 제 1 먹스부(920)는 상기 제 1 선택 신호(sel1) 및 상기 제 2 선택 신호(sel2)에 따라 8 개의 입력 라인(GIO0~GIO7) 중 절반에 인가된 데이터를 제 1 먹스 데이터(MUXR)로서 출력한다. 예를 들어, 도 7 및 도 8에 도시된 방법과 같은 경우, 상기 제 1 먹스부(920)는 상기 제 1 선택 신호(sel1)가 활성화되면, 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 상기 8 개의 입력 데이터(O0~O7) 중 홀수 번째 데이터(O0, O2, O4, O6)을 선택하여 제 1 먹스 데이터(MUXR)로서 출력한다. 또한 상기 제 2 선택 신호(sel2)가 활성화되면, 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 상기 8 개의 입력 데이터(O0~O7) 중 짝수 번째 데이터(O1, O3, O5, O7)을 선택하여 제 1 먹스 데이터(MUXR)로서 출력한다. 상기 제 1 먹스 데이터(MUXR)는 복수 개의 병렬 데이터로서, 도 9에는 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 상기 8 개의 입력 데이터(O0~O7) 중 4 개가 선택되어 이루어진 4 개의 병렬 데이터(MUXR01, MUXR23, MUXR45, MUXR67)로서 명시되었다.
상기 제 2 먹스부(930)는 상기 제 1 입력 라인 선택 신호(Tsel1) 및 상기 제 2 입력 라인 선택 신호(Tsel2)에 따라 상기 8 개의 입력 라인(GIO0~GIO7) 중 절반에 인가된 데이터를 제 2 먹스 데이터(MUXF)로서 출력한다. 예를 들어, 도 7 및 도 8에 도시된 방법과 같은 경우, 상기 제 2 먹스부(930)는 상기 제 1 입력 라인 선택 신호(Tsel1)가 활성화되면, 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 상기 8 개의 입력 데이터(O0~O7) 중 홀수 번째 데이터(O0, O2, O4, O6)을 선택하여 제 2 먹스 데이터(MUXF)로서 출력한다. 또한 상기 제 2 입력 라인 선택 신호(Tsel2)가 활성화되면, 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 상기 8 개의 입력 데이터(O0~O7) 중 짝수 번째 데이터(O1, O3, O5, O7)을 선택하여 제 2 먹스 데이터(MUXF)로서 출력한다. 상기 제 2 먹스 데이터(MUXF)는 복수 개의 병렬 데이터로서, 도 9에는 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 상기 8 개의 입력 데이터(O0~O7) 중 4 개가 선택되어 이루어진 4 개의 병렬 데이터(MUXF01, MUXF23, MUXF45, MUXF67)로서 명시되었다.
상기 제 1 파이프부(940)는 상기 제 1 먹스 데이터(MUXR)를 병렬로 입력받아 상기 제 1 데이터 그룹(RDO)을 생성하여 직렬로 출력한다. 상기 제 1 파이프부(940)는 복수 개의 래치 회로를 포함하여 구성될 수 있다.
상기 제 2 파이프부(950)는 상기 제 2 먹스 데이터(MUXF)를 병렬로 입력받아 상기 제 2 데이터 그룹(FDO)를 생성하여 직렬로 출력한다. 상기 제 2 파이프부(950)는 복수 개의 래치 회로를 포함하여 구성될 수 있다.
상기 출력 드라이버(960)는 상기 입력 클럭(CLK_DLL)에 응답하여 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)을 상기 데이터 패드(DQ)에 교차로 출력한다. 상기 출력 드라이버(960)는 일반적인 출력 버퍼를 포함하여 구성될 수 있다.
도 9에 도시된 상기 데이터 출력 장치에서 출력되는 상기 제 1 데이터 그룹(RDO)및 상기 제 2 데이터 그룹(FDO)은 상기 테스트 인에이블 신호(ten)에 응답하여 서로 다른 값 또는 같은 값을 가질 수 있다. 예를 들어, 상기 테스트 인에이블 신호(ten)가 비활성화되면, 도 7에 도시된 것처럼 상기 제 1 데이터 그룹(RDO)은 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 상기 8 개의 입력 데이터(O0~O7) 중 홀수 번째 데이터(O0, O2, O4, O6)가 되고 상기 제 2 데이터 그룹(FDO)은 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 상기 8 개의 입력 데이터(O0~O7) 중 짝수 번째 데이터(O1, O3, O5, O7)가 될 수 있다. 반대로 상기 테스트 인에이블 신호(ten)가 활성화되면, 도 8에 도시된 것처럼 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)은 모두 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 상기 8 개의 입력 데이터(O0~O7) 중 홀수 번째 데이터(O0, O2, O4, O6)가 되거나 또는 모두 상기 8 개의 입력 라인(GIO0~GIO7)에 인가된 상기 8 개의 입력 데이터(O0~O7) 중 짝수 번째 데이터(O1, O3, O5, O7)가 될 수 있다. 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)은 상기 출력 드라이버(960)로 입력되어 데이터 패드(DQ)로 서로 교차되어 출력된다. 예를 들어, 상기 출력 드라이버(960)는 상기 입력 클럭(CLK_DLL)에 응답하여 상기 입력 클럭(CLK_DLL)의 상승 시점에 상기 제 1 데이터 그룹(RDO)의 첫 번째 데이터를 출력하고 상기 입력 클럭(CLK_DLL)의 하락 시점에 상기 제 2 데이터 그룹(FDO)의 첫 번째 데이터를 출력하고, 상기 입력 클럭(CLK_DLL)의 다음 상승 시점에 상기 제 1 데이터 그룹(RDO)의 다음 번째 데이터를 출력하고, 상기 입력 클럭(CLK_DLL)의 다음 하락 시점에 상기 제 2 데이터 그룹(FDO)의 다음 번째 데이터를 출력하는 방식을 반복하여 출력될 수 있다.
도 10은 도 9에 도시된 상기 선택 신호 조절부(910) 및 상기 제 2 먹스부(930)의 일 실시예에 따른 상세한 회로도이다.
위에서 언급한 것처럼, 선택 신호 조절부(910)는 상기 테스트 인에이블 신호(ten)에 따라 상기 제 1 선택 신호(sel1) 및 제 2 선택 신호(sel2)를 각각 제 1 입력 라인 선택 신호(Tsel1) 및 제 2 입력 라인 선택 신호(Tsel2)로서 출력하거나 상기 제 2 선택 신호(sel2) 및 상기 제 1 선택 신호(sel1)를 각각 상기 제 1 입력 라인 선택 신호(Tsel1) 및 상기 제 2 입력 라인 선택 신호(Tsel2)로서 출력한다. 상기 선택 신호 조절부(910)는 제 1 내지 제 4 삼상 인버터(1001~1004) 및 제 1 내지 제 2 인버터(1005~1006) 및 를 포함하여 구성될 수 있다. 상기 제 1 삼상 인버터(1001)는 상기 테스트 인에이블 신호(ten)가 비활성화되면 활성화되어 상기 제 2 선택 신호(sel2)를 반전하여 출력한다. 상기 제 2 삼상 인버터(1002)는 상기 테스트 인에이블 신호(ten)가 활성화되면 활성화되어 상기 제 1 선택 신호(sel1)를 반전하여 출력한다. 상기 제 1 인버터(1005)는 상기 제 1 삼상 인버터(1001) 및 상기 제 2 삼상 인버터(1002)의 출력 값을 반전하여 상기 제 1 입력 라인 선택 신호(Tsel1)로서 출력한다. 상기 테스트 인에이블 신호(ten)에 따라 상기 제 1 삼상 인버터(1001) 및 상기 제 2 삼상 인버터(1002) 중 하나만 활성화되므로, 상기 제 1 인버터(1005)의 입력 단자에서 논리 값이 충돌하는 상황은 없다. 상기 제 3 삼상 인버터(1003)는 상기 테스트 인에이블 신호(ten)가 비활성화되면 활성화되어 상기 제 1 선택 신호(sel1)를 반전하여 출력한다. 상기 제 4 삼상 인버터(1004)는 상기 테스트 인에이블 신호가 활성화되면 활성화되어 상기 제 2 선택 신호(sel2)를 반전하여 출력한다. 상기 제 2 인버터(1006)는 상기 제 3 삼상 인버터(1003) 및 상기 제 4 삼상 인버터(1004)의 출력 값을 반전하여 상기 제 2 입력 라인 선택 신호(Tesl2)로서 출력한다.
상기 제 2 먹스부(930)는 제 5 내지 제 12 삼상 인버터(1007~1014)를 포함하여 구성될 수 있다. 상기 8 개의 삼상 인버터(1007~1014)는 각각의 입력 단자가 상기 8 개의 입력 라인(GIO0~GIO7) 각각에 연결되어 있다. 또한 상기 제 5, 7, 9, 및 11 삼상 인버터(1007, 1009, 1011, 1013)는 상기 제 1 입력 라인 선택 신호(Tsel1)에 응답하여 활성화되고 상기 제 6, 8, 10 및 12 삼상 인버터(1008, 1010, 1012, 1014)는 상기 제 2 입력 라인 선택 신호(Tsel2)에 응답하여 활성화된다. 상기 제 5 및 상기 제 6 삼상 인버터(1007, 1008)의 출력 단자는 서로 연결되어 있고, 상기 출력 단자로 상기 제 2 먹스 데이터의 첫 번째 비트(MUXF01)가 출력된다. 상기 제 7 및 제 8 삼상 인버터(1009, 1010)의 출력 단자는 서로 연결되어 있고, 상기 출력 단자로 상기 제 2 먹스 데이터의 두 번째 비트(MUXF23)가 출력된다. 상기 제 9 및 제 10 삼상 인버터(1011, 1012)의 출력 단자는 서로 연결되어 있고, 상기 출력 단자로 상기 제 2 먹스 데이터의 세 번째 비트(MUXF45)가 출력된다. 상기 제 11 및 제 12 삼상 인버터(1013, 1014)의 출력 단자는 서로 연결되어 있고, 상기 출력 단자로 상기 제 2 먹스 데이터의 네 번째 비트(MUXF67)가 출력된다.
도 11a는 도 9에 도시된 상기 제 1 먹스부(920)의 일 실시예에 따른 상세한 회로도이다.
상기 제 1 먹스부(920)는 제 1 내지 제 8 삼상 인버터(1101~1108)를 포함하여 구성될 수 있다. 상기 8 개의 삼상 인버터(1101~1108)는 각각의 입력 단자가 상기 8 개의 입력 라인(GIO0~GIO7) 각각에 연결되어 있다. 또한 상기 제 1, 3, 5, 및 7 삼상 인버터(1101, 1103, 1105, 1107)는 상기 제 1 선택 신호(sel1)에 응답하여 활성화되고 상기 제 2, 4, 6 및 8 삼상 인버터(1102, 1104, 1106, 1108)는 상기 제 2 선택 신호(sel2)에 응답하여 활성화된다. 상기 제 1 및 상기 제 2 삼상 인버터(1101, 1102)의 출력 단자는 서로 연결되어 있고, 상기 출력 단자로 상기 제 1 먹스 데이터의 첫 번째 비트(MUXR01)가 출력된다. 상기 제 3 및 제 4 삼상 인버터(1103, 1104)의 출력 단자는 서로 연결되어 있고, 상기 출력 단자로 상기 제 1 먹스 데이터의 두 번째 비트(MUXR23)가 출력된다. 상기 제 5 및 제 6 삼상 인버터(1105, 1106)의 출력 단자는 서로 연결되어 있고, 상기 출력 단자로 상기 제 1 먹스 데이터의 세 번째 비트(MUXR45)가 출력된다. 상기 제 7 및 제 8 삼상 인버터(1107, 1108)의 출력 단자는 서로 연결되어 있고, 상기 출력 단자로 상기 제 1 먹스 데이터의 네 번째 비트(MUXR67)가 출력된다.
도 10 및 도 11a에서 도시된 상기 선택 신호 조절부(910), 상기 제 1 먹스부(920) 및 상기 제 2 먹스부(930)의 구성에 따라 상기 데이터 출력 장치는 상기 테스트 인에이블 신호(ten), 상기 제 1 선택 신호(sel1) 및 상기 제 2 선택 신호(sel2)에 따라 다음과 같이 동작한다. 설명을 용이하게 하기 위해 상기 8 개의 입력 라인(GIO0~GIO7)에 인가되는 상기 8 개의 입력 데이터(O0~O7)는 도 7 및 도 8에서 상기 시드 어드레스(A0)가 0인 경우, 즉 O0, O1, O2, O3, O4, O5, O6, O7로 대응되어 인가되는 것을 가정한다.
상기 테스트 인에이블 신호(ten)가 비활성화되고 상기 제 1 선택 신호가 활성화되면, 상기 선택 신호 조절부(910)는 상기 제 2 입력 라인 선택 신호(Tsel2)를 활성화하여 출력하고, 이에 따라 상기 제 1 먹스부(920)는 상기 8 개의 입력 라인(GIO0~GIO7) 중 홀수 번째 입력 라인(GIO0, GIO2, GIO4, GIO6)에 인가되는 입력 데이터(O0, O2, O4, O6)를 상기 제 1 먹스 데이터(MUXR)로서 출력한다. 또한 상기 제 2 먹스부(930)는 상기 8 개의 입력 라인(GIO0~GIO7) 중 짝수 번째 입력 라인(GIO1, GIO3, GIO5, GIO7)에 인가되는 입력 데이터(O1, O3, O5, O7)를 상기 제 2 먹스 데이터(MUXF)로서 출력한다. 상기 제 1 파이프부(940) 및 상기 제 2 파이프부(950)는 각각 상기 제 1 먹스 데이터(MUXR) 및 상기 제 2 먹스 데이터(MUXF)를 기반으로 직렬의 데이터인 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)을 생성한다. 이때의 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)은 도 7에서 상기 시드 어드레스(A0)가 0인 경우처럼 생성될 수 있다. 이에 따라 상기 출력 드라이버에 의해 상기 데이터 패드(DQ)로 출력 되는 데이터의 파형은 도 7에서 상기 시드 어드레스(A0)가 0인 경우처럼 생성될 수 있다.
상기 테스트 인에이블 신호(ten)가 활성화되고 상기 제 1 선택 신호가 활성화되면 상기 선택 신호 조절부(910)는 상기 제 1 입력 라인 선택 신호(Tsel1)를 활성화하여 출력하고, 이에 따라 상기 제 1 먹스부(920)는 상기 8 개의 입력 라인(GIO0~GIO7) 중 홀수 번째 입력 라인(GIO0, GIO2, GIO4, GIO6)에 인가되는 입력 데이터(O0, O2, O4, O6)를 상기 제 1 먹스 데이터(MUXR)로서 출력한다. 또한 상기 제 2 먹스부(930)도 상기 제 1 먹스부(920)와 같이 상기 8 개의 입력 라인(GIO0~GIO7) 중 홀수 번째 입력 라인(GIO0, GIO2, GIO4, GIO6)에 인가되는 입력 데이터(O0, O2, O4, O6)를 상기 제 2 먹스 데이터(MUXF)로서 출력한다. 상기 제 1 파이프부(940) 및 상기 제 2 파이프부(950)는 각각 상기 제 1 먹스 데이터(MUXR) 및 상기 제 2 먹스 데이터(MUXF)를 기반으로 직렬의 데이터인 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)을 생성한다. 이때의 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)은 도 8에서 상기 시드 어드레스(A0)가 0인 경우처럼 생성될 수 있다. 이에 따라 상기 출력 드라이버에 의해 상기 데이터 패드(DQ)로 출력 되는 데이터의 파형은 도 8에서 상기 시드 어드레스(A0)가 0인 경우처럼 생성될 수 있다.
상기 테스트 인에이블 신호(ten)가 활성화되고 상기 제 2 선택 신호가 활성화되면 상기 선택 신호 조절부(910)는 상기 제 2 입력 라인 선택 신호(Tsel2)를 활성화하여 출력하고, 이에 따라 상기 제 1 먹스부(920)는 상기 8 개의 입력 라인(GIO0~GIO7) 중 짝수 번째 입력 라인(GIO1, GIO3, GIO5, GIO7)에 인가되는 입력 데이터(O1, O3, O5, O7)를 상기 제 1 먹스 데이터(MUXR)로서 출력한다. 또한 상기 제 2 먹스부(930)도 상기 제 1 먹스부(920)와 같이 상기 8 개의 입력 라인(GIO0~GIO7) 중 짝수 번째 입력 라인(GIO1, GIO3, GIO5, GIO7)에 인가되는 입력 데이터(O1, O3, O5, O7)를 상기 제 2 먹스 데이터(MUXF)로서 출력한다. 상기 제 1 파이프부(940) 및 상기 제 2 파이프부(950)는 각각 상기 제 1 먹스 데이터(MUXR) 및 상기 제 2 먹스 데이터(MUXF)를 기반으로 직렬의 데이터인 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)을 생성한다. 이때의 상기 제 1 데이터 그룹(RDO) 및 상기 제 2 데이터 그룹(FDO)은 도 8에서 상기 시드 어드레스(A0)가 1인 경우처럼 생성될 수 있다. 이에 따라 상기 출력 드라이버에 의해 상기 데이터 패드(DQ)로 출력 되는 데이터의 파형은 도 8에서 상기 시드 어드레스(A0)가 1인 경우처럼 생성될 수 있다.
또한 상기 제 1 먹스부(920)는 도 11b에 도시된 것처럼, 상기 제 1 선택 신호(sel1) 또는 상기 제 2 선택 신호(sel2)를 입력받아 소정 시간 지연하는 딜레이 회로(1109)를 추가하여 구성될 수 있다. 상기 딜레이 회로(1109)에 의한 상기 소정 시간의 지연 동작은 상기 제 1 선택 신호(sel1) 및 상기 제 2 선택 신호(sel2)를 입력받아 활성화되는 상기 제 1 먹스부(920)의 활성화 시점과 상기 제 1 입력 라인 선택 신호(Tsel1) 및 상기 제 2 입력 라인 선택 신호(Tsel2)를 입력받아 활성화되는 상기 제 2 먹스부(930)의 활성화 시점을 일치시키기 위함이다. 도 9에 도시된 것처럼, 상기 제 1 먹스부(920)는 상기 제 1 선택 신호(sel1) 또는 상기 제 2 선택 신호(sel2)를 바로 입력받아 동작하지만, 상기 제 2 먹스부(930)는 상기 제 1 선택 신호(sel1) 또는 상기 제 2 선택 신호(sel2)가 상기 선택 신호 조절부(910)에 입력되고, 상기 선택 신호 조절부(910)에 의해 상기 제 1 입력 라인 선택 신호(Tsel1) 및 상기 제 2 입력 라인 선택 신호(Tsel2)가 출력되면 동작을 수행한다. 실제 회로상에서는 상기 선택 신호 조절부(910)가 상기 제 1 입력 라인 선택 신호(Tsel1) 및 상기 제 2 입력 라인 선택 신호(Tsel2)를 생성하는 데에는 일정 시간이 소요되는데, 이런 경우, 상기 제 1 선택 신호(sel1) 또는 상기 제 2 선택 신호(sel2)가 상기 제 1 먹스부(920)에 입력되는 시점과 상기 제 1 입력 라인 선택 신호(Tsel1) 및 상기 제 2 입력 라인 선택 신호(Tsel2)가 상기 제 2 먹스부(930)에 입력되는 시점이 다르게 된다. 도 11b에 도시된 상기 제 1 먹스부(920)의 상기 딜레이 회로(1109)는 이러한 시점 차이를 보상하기 위한 것이다. 따라서 상기 딜레이 회로(1109)가 상기 제 1 선택 신호(sel1) 또는 상기 제 2 선택 신호(sel2)를 입력받아 지연하는 상기 소정 시간은 상기 선택 신호 조절부(910)의 선택 동작에 따라 발생하는 제 1 선택 신호(sel1) 또는 제 2 선택 신호(sel2)의 입력 시점부터 상기 제 1 입력 라인 선택 신호(Tsel1) 또는 제 2 입력 라인 선택 신호(sel2)가 생성되는 시점까지의 소요 시간에 해당한다.
본 발명의 일 실시예에 따른 고속 반도체 장치는, 고속 테스트 장비에 로딩되었을 때(노멀 모드) 상기 고속 테스트 장비로 데이터 스트로브 신호(DQS)를 고속 출력하고, 저속 테스트 장비에 로딩되었을 때(테스트 모드) 상기 저속 테스트 장비로 상기 데이터 스트로브 신호(DQS)를 저속 출력함으로써, 상기 고속 및 저속 테스트 장비 모두에 로딩되어 테스트를 수행할 수 있다. 상기 고속 반도체 장치가 상기 데이터 스트로브 신호(DQS)를 출력 하는 속도를 조절 하는 것은 다음과 같은 방법으로 실시될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 고속 데이터 스트로브 신호 출력 방법(12a) 및 저속 데이터 스트로브 신호 출력 방법(12b)을 도시하는 타이밍 도이다.
도 12a에 도시된 상기 고속 데이터 스트로브 신호 출력 방법을 참조하면, 제 1 DQS 소스 신호(DQSRDO)는 하이 레벨을 유지하는 상태성 신호이고, 제 2 DQS 소스 신호(DQSFDO)는 로우 레벨을 유지하는 상태성 신호이다. 상기 고속 데이터 스트로브 신호 출력 방법은 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)를 각각 제 1 출력 펄스(RCLKDO) 및 제 2 출력 펄스(FCLKDO)에 응답하여 교대로 출력함으로써 상기 데이터 스트로브 신호(DQS)를 생성한다. 좀더 자세히 설명하면, 상기 고속 데이터 스트로브 신호 출력 방법은 상기 제 1 출력 펄스(RCLKDO)가 하이 레벨인 구간 동안 상기 제 1 DQS 소스 신호(DQSRDO)를 수신하여 상기 데이터 스트로브 신호(DQS)로서 출력하고 상기 제 2 출력 펄스(FCLKDO)가 하이 레벨인 구간 동안 상기 제 2 DQS 소스 신호(DQSFDO)를 수신하여 상기 데이터 스트로브 신호(DQS)로서 출력한다. 상기 제 1 출력 펄스(RCLKDO) 및 상기 제 2 출력 펄스(FCLKDO)가 활성화된 시점부터 상기 데이터 스트로브 신호(DQS)가 출력되는 시점까지는 상기 수신 및 출력 동작에 따른 소정의 지연시간이 존재한다. 상기 제 1 출력 펄스(RCLKDO) 및 상기 제 2 출력 펄스(FCLKDO)는 상기 입력 클럭(CLK_DLL)을 기반으로 생성된 신호로서, 서로 반 주기의 위상 차이를 갖는 신호이다. 상기 고속 데이터 스트로브 신호 출력 방법은 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)를 교대로 출력한다. 상기 고속 데이터 스트로브 신호 출력 방법에서 상기 제 1 DQS 소스 신호(DQSRDO)는 하이 레벨로 유지되고 상기 제 2 DQS 소스 신호(DQSFDO)는 로우 레벨로 유지되므로, 상기 데이터 스트로브 신호(DQS)는 상기 제 1 출력 펄스(RCLKDO) 및 상기 제 2 출력 펄스(FCLKDO)에 따라 소정 구간 동안 하이 및 로우 레벨로 스윙하는 스윙성 신호이며, 스윙의 주기는 상기 입력 클럭(CLK_DLL)의 한 주기와 같다. 본 실시예에서 제 1 출력 펄스(RCLKDO) 및 제 2 출력 펄스(FCLKDO)는 DRAM과 같은 반도체 메모리 장치에서 사용되는 라이징 출력 클럭 및 폴링 출력 클럭를 사용하여 구현될 수 있다. 상기 라이징 출력 클럭 및 상기 폴링 출력 클럭은 일반적인 반도체 메모리 장치에서 DDR 구조에 사용되는 데이터 스트로브 신호를 출력하는 타이밍을 관장하는 신호이다.
도 12b에 도시된 상기 저속 데이터 스트로브 신호 출력 방법을 참조하면, 도 12a에 도시된 상기 고속 데이터 스트로브 신호 출력 방법과 달리 제 1 DQS 소스 신호(DQSRDO)는 소정 구간 동안 상기 입력 클럭(CLK_DLL)의 2 배의 주기를 가지고 스윙하는 신호이고, 제 2 DQS 소스 신호(DQSFDO)는 상기 제 1 DQS 소스 신호(DQSRDO)를 상기 입력 클럭(CLK_DLL)의 반 주기만큼 지연한 신호이다. 도 12a에 도시된 고속 데이터 스트로브 신호 출력 방법과 같이 상기 저속 데이터 스트로브 신호 출력 방법도 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)를 각각 제 1 출력 펄스(RCLKDO) 및 제 2 출력 펄스(FCLKDO)에 응답하여 교대로 출력함으로써 상기 데이터 스트로브 신호(DQS)를 생성한다. 좀더 자세히 설명하면, 상기 저속 데이터 스트로브 신호 출력 방법은 상기 제 1 출력 펄스(RCLKDO)가 하이 레벨인 구간 동안 상기 제 1 DQS 소스 신호(DQSRDO)를 수신하여 상기 데이터 스트로브 신호(DQS)로서 출력하고 상기 제 2 출력 펄스(FCLKDO)가 하이 레벨인 구간 동안 상기 제 2 DQS 소스 신호(DQSFDO)를 수신하여 상기 데이터 스트로브 신호(DQS)로서 출력한다. 상기 제 1 출력 펄스(RCLKDO) 및 상기 제 2 출력 펄스(FCLKDO)가 활성화된 시점부터 상기 데이터 스트로브 신호(DQS)가 출력되는 시점까지는 상기 수신 및 출력 동작에 따른 소정의 지연시간이 존재한다. 상기 저속 데이터 스트로브 신호 출력 방법에서 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)는 도 12a 에 도시된 상기 고속 데이터 스트로브 신호 출력 방법과 달리 상기 입력 클럭(CLK_DLL) 펄스의 두 배의 주기를 가지고 스윙하는 신호이고, 도 12b에 도시된 것처럼, 상기 제 1 출력 펄스(RCLKDO) 및 상기 제 2 출력 펄스(FCLKDO)의 각 하이 레벨 구간에 응답하여 하이 레벨 및 로우 레벨인 신호이다. 따라서 도 12b에 도시된 것처럼, 상기 데이터 스트로브 신호(DQS)는 상기 데이터 스트로브 신호(DQS)는 상기 제 1 출력 펄스(RCLKDO) 및 상기 제 2 출력 펄스(FCLKDO)에 따라 소정 구간 동안 하이 및 로우 레벨로 스윙하는 신호이며, 스윙의 주기는 상기 입력 클럭(CLK_DLL)의 두 주기와 같다.
도 12a 도 12b에 도시된 것처럼, 상기 노멀 모드 및 상기 테스트 모드에 따라 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)를 달리 생성함으로써 본 발명의 일 실시예에 따른 상기 고속 반도체 장치는 상기 데이터 스트로브 신호(DQS)를 출력 하는 속도를 조절할 수 있다. 상기 데이터 스트로브 신호(DQS)는 반도체 메모리 장치에서 리드 커맨드가 활성화되었을 때 생성되는 신호이므로, 상기 고속 반도체 장치의 고속 및 저속 데이터 스트로브 신호 출력 방법은 상기 리드 커맨드에 응답하여 시작하도록 구성하는 것이 바람직하다. 또한, 상기 고속 반도체 장치가 저속 테스트 장비에 로딩되어 테스트를 진행하는 경우(테스트 모드), 상기 저속 데이터 스트로브 신호 출력 방법을 사용하고, 상기 고속 반도체 장치가 고속 테스트 장비에 로딩되어 테스트를 진행하는 경우(노멀 모드) 또는 상기 고속 반도체 장치가 패키지 상태로 고속 동작하는 경우(노멀 모드) 상기 고속 데이터 스트로브 신호 출력 방법을 사용하도록 구성하는 것이 바람직하다.
도 13은 도 12b에 도시된 저속 데이터 스트로브 신호 출력 방법을 사용하도록 구성된 데이터 스트로브 신호 생성 장치의 일 실시예에 따른 개략적인 블록도이다.
상기 데이터 스트로브 신호 생성 장치는 DQS 소스 신호 생성부(1310) 및 DQS 생성부(1320)를 포함하여 구성될 수 있다.
위에서 언급한 것처럼, 도 12b에 도시된 것처럼, 상기 저속 데이터 스트로브 신호 출력 방법은 도 12a에 도시된 상기 고속 데이터 스트로브 신호 출력 방법과 달리 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)를 스윙성 신호로 생성함으로써 상기 데이터 스트로브 신호(DQS)를 저속으로 출력한다. 상기 DQS 소스 신호 생성부(1310)는 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)를 스윙성 신호로 생성하는 구성부이다. 상기 DQS 소스 신호 생성부(1310)는 생성 시작 신호(gen) 및 상기 입력 클럭(CLK_DLL)에 응답하여 스윙성 신호인 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)를 생성한다.
상기 DQS 생성부(1320)는 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)를 상기 제 1 출력 펄스(RCLKDO) 및 상기 제 2 출력 펄스(FCLKDO)에 동기화된 연산을 하여 스윙 주기가 상기 입력 클럭(CLK_DLL) 신호의 2 배인 상기 데이터 스트로브 신호(DQS)를 생성한다. 상기 DQS 생성부(1320)는 일반 적인 데이터 스트로브 신호 드라이버로 구성될 수 있다. 예를 들어, 상기 DQS 생성부(1320)는 상기 제 1 출력 펄스(RCLKDO)가 하이 레벨인 구간 동안 상기 제 1 DQS 소스 신호(DQSRDO)를 상기 데이터 스트로브 신호(DQS)로서 출력하고 상기 제 2 출력 펄스(FCLKDO)가 하이 레벨인 구간 동안 상기 제 2 DQS 소스 신호(DQSFDO)를 상기 데이터 스트로브 신호(DQS)로서 출력하는 드라이버 회로를 포함하여 구성될 수 있다. 상기 DQS 생성부(1320)는 공지된 드라이버 회로를 포함하여 용이하게 실시될 수 있으므로 상세한 설명은 생략한다.
상기 DQS 소스 신호 생성부(1310)는 리드 펄스 생성부(1311), 신호 조합부(1312) 및 소스 신호 출력부(1313)를 포함하여 구성될 수 있다. 상기 DQS 소스 신호 생성부(1310)는 상기 리드 펄스 생성부(1311) 및 상기 신호 조합부(1312)를 통해 스윙성 신호인 DQS 설정 신호(DQSDO)를 생성하고, 상기 소스 신호 출력부(1313)는 상기 DQS 설정 신호(DQSDO)를 수신하여 소정 시간 지연함으로써 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)를 생성한다.
상기 리드 펄스 생성부(1311)는 상기 생성 시작 신호(gen) 및 상기 입력 클럭(CLK_DLL)에 응답하여 순차적으로 활성화되는 복수 개의 리드 펄스 신호를 생성한다. 도 13에서 4 개의 리드 펄스 신호, 제 1 내지 제 4 리드 펄스 신호(rp1~rp4)로서 도시되었다. 상기 생성 시작 신호(gen)는 리드 커맨드 펄스를 상기 입력 클럭(CLK_DLL) 도메인으로 변경한 신호이다.
상기 신호 조합부(1312)는 상기 복수 개의 리드 펄스 신호(rp1~rp4)를 입력받아 상기 DQS 설정 신호(DQSDO)를 생성하되, 상기 DQS 설정 신호(DQSDO)가 상기 복수 개의 리드 펄스 신호(rp1~rp4)의 펄스 폭을 가지고 소정 구간 스윙 하도록 한다.
상기 소스 신호 출력부(1313)는 상기 DQS 설정 신호(DQSDO)를 수신하고 상기 DQS 설정 신호(DQSDO)를 상기 입력 클럭(CLK_DLL)에 동기화된 연산을 통해 소정 시간 지연함으로써 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)를 생성한다. 위에서 언급한 것처럼 상기 DQS 설정 신호(DQSDO)가 스윙성 신호이기 때문에, 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)도 스윙성 신호이다.
도 14를 참조하여 도 13에 도시된 상기 DQS 생성 장치의 동작을 시간적으로 설명한다. 도 14는 도 13에 도시된 상기 DQS 생성 장치의 동작을 보여주는 타이밍도이다.
도 14를 참조하면 상기 DQS 생성 장치에 입출력되는 신호 및 상기 DQS 생성 장치 내부에 생성되는 신호의 동작 기준이 되는 상기 입력 클럭(CLK_DLL)이 도시되어있다. 상기 입력 클럭(CLK_DLL)은 상기 외부 클럭(CLK_ex)을 기반으로 생성된 신호로서, 위에서 언급한 것처럼 상기 외부 클럭(CLK_ex)은 고속으로 입력되는 신호이므로 상기 입력 클럭(CLK_DLL)은 고속의 신호이다. 상기 입력 클럭(CLK_DLL)은 상기 리드 펄스 생성부(1311) 및 상기 소스 신호 출력부(1313)로 제공된다.
다음으로 상기 리드 커맨드 펄스가 상기 입력 클럭(CLK_DLL) 도메인으로 변경된 신호인 상기 생성 시작 신호(gen)가 상기 리드 펄스 생성부(1311)에 입력된다. 도 14에 도시된 것처럼, 상기 생성 시작 신호(gen)는 상기 입력 클럭(CLK_DLL)과 도메인을 같이 하여 활성화 시점 및 비활성화 시점이 상기 입력 클럭(CLK_DLL)의 상승 시점과 동일하고, 상기 생성 시작 신호(gen)의 펄스 폭은 상기 입력 클럭(CLK_DLL)의 한 주기와 같다.
다음으로 상기 리드 펄스 생성부(1311)는 상기 생성 시작 신호(gen)를 상기 출력클럭(CLK_DLL)에 동기화된 연산을 통해 상기 생성 시작 신호(gen)의 펄스 폭만큼 순차적으로 지연하여 도 14에 도시된 것처럼 상기 제 1 및 제 4 리드 펄스 신호(rp1~rp4)를 생성한다. 상기 리드 펄스 생성부(1311)는 상기 입력 클럭(CLK_DLL)에 동기화된 연산을 수행하는 공지의 복수 개의 플립플롭 회로 및 공지의 딜레이 회로를 포함하여 구성될 수 있다.
다음으로 상기 신호 조합부(1312)는 상기 제 1 및 제 4 리드 펄스 신호(rp1~rp4)를 조합하여 도 14에 도시된 것처럼 상기 DQS 설정 신호(DQSDO)를 생성한다. 상기 신호 조합부(1312)는 상기 제 1 및 제 3 리드 펄스 신호(rp1, rp3)가 활성화되는 동안 상기 DQS 설정 신호(DQSDO)를 하이 레벨로 출력하고, 상기 제 2 및 제 4 리드 펄스 신호(rp2, rp4)가 활성화되는 동안 상기 DQS 설정 신호(DQSDO)를 로우 레벨로 출력함으로써, 스윙성 신호인 상기 DQS 설정 신호(DQSDO)를 생성할 수 있다. 상기 신호 조합부(1312)의 구현을 위한 실시예는 도 15를 참조하여 아래에서 설명하기로 한다.
다음으로 상기 소스 신호 출력부(1313)는 상기 DQS 설정 신호(DQSDO)를 상기 입력 클럭(CLK_DLL)에 동기화된 지연동작을 통해 소정 시간 지연하여 도 14에 도시된 것처럼 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)를 순차적으로 생성한다. 도 14에는 상기 제 2 DQS 소스 신호(DQSFDO)가 상기 제 1 DQS 소스 신호(DQSRDO)보다 상기 입력 클럭(CLK_DLL)의 반주기만큼 늦게 생성되는 것이 도시되어있다. 상기 소스 신호 출력부(1313)는 상기 입력 클럭(CLK_DLL)을 입력 받는 공지의 플립플롭 회로를 포함하여 구성될 수 있다.
도 14에서, 상기 제 1 DQS 소스 신호(DQSRDO) 및 상기 제 2 DQS 소스 신호(DQSFDO)의 파형 이하의 신호들의 동작은 도 12b와 동일하다. 따라서 상세한 설명은 생략한다.
도 15는 도 13에 도시된 상기 신호 조합부(1312)의 일 실시예에 따른 회로도이다.
상기 신호 조합부(1312)는 제 1 오어 게이트(1501), 제 1 패스 게이트(1502), 제 2 오어 게이트(1503), 제 2 패스 게이트(1504), 래치 회로(1505) 및 리셋 피모스 트랜지스터(1506)를 포함하여 구성될 수 있다.
상기 제 1 오어 게이트(1501)는 상기 제 1 및 제 3 리드 펄스 신호(rp1, rp3)를 입력받아 오어 연산한다. 상기 제 1 패스 게이트(1502)는 상기 제 1 오어 게이트(1501)의 출력 신호가 활성화되면 외부 전압(VDD)을 제 1 노드(1509)로 출력하도록 구성되었다.
상기 제 2 오어 게이트(1503)는 상기 제 2 및 제 4 리드 펄스 신호(rp2, rp4)를 입력받아 오어 연산한다. 상기 제 2 패스 게이트(1504)는 상기 제 2 오어 게이트(1503)의 출력 신호가 활성화되면 접지 전압(VSS)을 제 1 노드(1509)로 출력하도록 구성되었다.
상기 래치 회로(1505)는 상기 제 1 노드(1509)에 연결되어 래치 동작을 수행한다. 상기 래치 회로(1505)의 출력은 상기 DQS 설정 신호(DQSDO)로서 출력된다.
상기 리셋 피모스 트랜지스터(1506)는 외부 전압(VDD) 및 상기 제 1 노드(1509) 사이에 연결되어 리셋 신호(RST)를 입력받는다. 상기 리셋 피모스 트랜지스터(1506)는 리셋 신호에 응답하여 상기 제 1 노드(1509)를 차지함으로써 상기 래치 회로(1505)의 래치 값을 초기화하기 위한 구성부로서, 설계에 따라 생략될 수 있다.
도 15에 도시된 것처럼 상기 제 1 및 상기 제 2 오어 게이트(1501, 1503)는 상기 제 1 내지 제 4 리드 펄스 신호(rp1~rp4)에 응답하여 상기 제 1 및 제 2 패스 게이트(1502, 1504)를 활성화하고, 상기 래치 회로(1505)는 상기 제 1 및 제 2 패스 게이트(1502, 1504)의 활성화에 따라 래치 값을 하이 및 로우 레벨로 변경하여 상기 DQS 설정 신호(DQSDO)를 생성한다.
본 명세서에서 언급된 입력 라인(GIO0~7) 및 출력 라인(GIO0~7)은 별도로 구성될 수도 있고 DRAM과 같은 반도체 메모리 장치의 글로벌 입출력 라인(Global Input-Output Line)처럼 동일한 라인을 공유하여 사용될 수 있다. 본 명세서에서는 입력 라인 및 출력 라인을 공유하여 사용할 수 있는 상기 글로벌 입출력 라인(GIO0~7)으로서 예시되어 명시되었다.
또한 본 발명에 따른 반도체 장치는 고속 반도체 메모리 장치를 고속 또는 저속 컨트롤러(예를 들어 CPU)에 로딩될 수 있도록 하며, 도 16에 도시된 시스템에 포함될 수 있다. 따라서 본 발명에 따른 반도체 장치는 고속 반도체 메모리 장치 및 고속 또는 저속 반도체 테스트 장비간의 테스트뿐만 아니라, 고속 반도체 메모리 장치 및 고속 또는 저속 컨트롤러 간의 테스트에도 활용 가능하다.
도 16은 본 발명의 일 실시예에 따른 시스템의 개략적인 블록도이다.
상기 시스템은 컨트롤러(1610), 반도체 메모리 장치(1620) 및 입출력 장치(1630)를 포함하여 구성될 수 있다.
상기 컨트롤러(1610)는 상기 반도체 메모리 장치(1620)를 동작 시킬 수 있는 능동적 장치이다. 상기 컨트롤러(1610)는 고속(제 1 속도) 또는 저속(제 2 속도)으로 동작할 수 있으며, 상기 입출력 장치(1630)를 통해 상기 반도체 메모리 장치(1620)와 통신한다.
상기 반도체 메모리 장치(1620)는 고속(상기 제 1 속도)으로 동작하는 메모리 장치로서 상기 컨트롤러(1620)에 의해 구동되는 수동적 장치이다.
상기 입출력 장치(1630)는 상기 컨트롤러(1610)의 동작 속도에 따라 상기 컨트롤러(1610) 및 상기 반도체 메모리 장치(1620) 간의 신호 입출력을 관장하고, 고속(제 1 속도)으로 동작하는 상기 컨트롤러(1620) 및 상기 반도체 메모리 장치(1620) 간의 신호 입출력에 해당하는 노멀 모드 및 저속(제 2 속도)으로 동작하는 상기 컨트롤러(1620) 및 상기 반도체 메모리 장치(1620) 간의 신호 입출력에 해당하는 테스트 모드로 동작할 수 있다. 상기 입출력 장치(1630)는 도 1 내지 도 15에서 언급된 본 발명의 일 실시예에 따른 입력 회로, 출력 회로 및 데이터 스트로브 신호 생성 회로를 포함하여 구성될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
310: 수신 펄스 생성부 320: 제 1 데이터 수신 래치부
330: 제 2 데이터 수신 래치부 340: 제 1 인가부
350: 제 2 인가부 610: 데이터 처리부
620: 드라이버부 910: 선택 신호 조절부
920: 제 1 먹스부 930: 제 2 먹스부
940: 제 1 파이프부 950: 제 2 파이프부
960: 출력 드라이버 1310: DQS 소스 신호 생성부
1311: 리드 펄스 생성부 1312: 신호 조합부
1313: 소스 신호 출력부 1320: DQS 생성부
1610: 컨트롤러 1620: 반도체 메모리 장치
1630: 입출력 장치
330: 제 2 데이터 수신 래치부 340: 제 1 인가부
350: 제 2 인가부 610: 데이터 처리부
620: 드라이버부 910: 선택 신호 조절부
920: 제 1 먹스부 930: 제 2 먹스부
940: 제 1 파이프부 950: 제 2 파이프부
960: 출력 드라이버 1310: DQS 소스 신호 생성부
1311: 리드 펄스 생성부 1312: 신호 조합부
1313: 소스 신호 출력부 1320: DQS 생성부
1610: 컨트롤러 1620: 반도체 메모리 장치
1630: 입출력 장치
Claims (67)
- 제 1 속도 또는 상기 제 1 속도보다 느린 제 2 속도로 동작하는 컨트롤러;
상기 제 1 속도로 동작하는 반도체 메모리 장치; 및
상기 컨트롤러 및 상기 반도체 메모리 장치 간의 신호 입출력을 관장하는 입출력 장치를 포함하고,
상기 입출력 장치는 상기 제 1 속도로 동작하는 상기 컨트롤러 및 상기 반도체 메모리 장치 간의 신호 입출력에 해당하는 노멀 모드 또는 상기 제 2 속도로 동작하는 상기 컨트롤러 및 상기 반도체 메모리 장치 간의 신호 입출력에 해당하는 테스트 모드로 동작하며, 상기 노멀 모드에서 상기 제 1 속도로 스윙하는 데이터 스트로브 신호를 생성하고, 상기 테스트 모드에서 상기 제 2 속도로 스윙하는 상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 생성부를 포함하는 시스템. - 제 1 항에 있어서,
상기 컨트롤러는 상기 입출력 장치로 외부 데이터 스트로브 신호 및 입력 데이터를 제공하고,
상기 입출력 장치는 상기 컨트롤러로 데이터 스트로브 신호 및 출력 데이터를 제공하는 시스템. - 제 1 항에 있어서,
상기 입출력 장치는
상기 노멀 모드에서 상기 제 1 속도로 입력되는 외부 데이터 스트로브 신호에 응답하여 입력 데이터를 2n 비트 수신하고, 상기 2n 비트의 입력 데이터를 기반으로 2n 비트의 데이터 그룹을 생성하고,
상기 테스트 모드에서, 상기 제 2 속도로 입력되는 상기 외부 데이터 스트로브 신호에 응답하여 상기 입력 데이터를 n 비트 수신하고, 상기 n 비트의 입력 데이터를 기반으로 상기 2n 비트의 데이터 그룹을 생성하는 입력부를 포함하고, 상기 n은 1 이상의 정수인 시스템. - 제 3 항에 있어서,
상기 입력부는 n 개의 입력 단자를 통해 상기 입력 데이터를 수신하고,
상기 노멀 모드에서 상기 n개의 입력 단자에 n 비트의 제 1 차 데이터 및 n 비트의 제 2 차 데이터가 연속적으로 입력되는 시스템. - 제 4 항에 있어서,
상기 입력부는 상기 테스트 모드에서 상기 n 비트의 입력 데이터를 기반으로 n 비트의 제 1 입력 래치 데이터 및 n 비트의 제 2 입력 래치 데이터를 생성하고, 상기 제 1 입력 래치 데이터 및 상기 제 2 입력 래치 데이터를 조합하여 상기 2n 비트의 데이터를 생성하는 시스템. - 제 5 항에 있어서,
상기 입력부는 상기 테스트 모드에서 상기 제 1 입력 래치 데이터를 1 내지 n 번째 비트의 데이터로서 생성하고, 상기 제 2 입력 래치 데이터를 n+1 내지 2n 번째 비트의 데이터로서 생성하여 상기 2n 비트의 데이터를 생성하는 시스템. - 제 5 항에 있어서,
상기 입력부는 상기 제 1 입력 래치 데이터를 1 내지 n 번째 비트의 데이터로서 생성하고, 상기 제 2 입력 래치 데이터를 반전한 값을 n+1 내지 2n 번째 비트의 데이터로서 생성하여 상기 2n 비트의 데이터를 생성하는 시스템. - 제 5 항에 있어서,
상기 입력부는 상기 테스트 모드에서 상기 n 비트의 입력 데이터를 라이트 커맨드에 응답하여 제 1 소정 시간 이후 활성화되는 제 1 펄스에 응답하여 래치함으로써 상기 제 1 입력 래치 데이터를 생성하고, 상기 n 비트의 데이터를 상기 제 1 펄스와 동일한 시점에 활성화되는 제 2 펄스에 응답하여 래치함으로써 상기 제 2 입력 래치 데이터를 생성하는 시스템. - 제 4 항에 있어서
상기 입력부는 상기 노멀 모드에서 상기 n개의 입력 단자에 인가되는 데이터를 라이트 커맨드에 응답하여 제 2 소정 시간 이후 활성화되는 제 1 펄스에 응답하여 래치함으로써 상기 제 1 입력 래치 데이터를 생성하고, 상기 n개의 입력 단자에 인가되는 데이터를 상기 제 1 펄스가 활성화된 시점부터 제 3 소정 시간 이후 활성화되는 상기 제 2 펄스에 응답하여 래치함으로써 상기 제 2 입력 래치 데이터를 생성하는 시스템. - 제 1 항에 있어서,
상기 입출력 장치는
상기 노멀 모드에서 상기 제 1 속도로 출력 데이터를 2n 회 출력하고,
상기 테스트 모드에서 상기 제 2 속도로 상기 출력 데이터를 n 회 출력하는 출력부를 포함하고, 상기 n은 1 이상의 정수인 시스템. - 제 10 항에 있어서,
상기 제 2 속도는 상기 제 1 속도의 절반인 시스템. - 제 11 항에 있어서,
상기 출력부는 상기 테스트 모드에서 상기 출력 데이터로부터 n 비트의 제 1 데이터 그룹 및 상기 제 1 데이터 그룹과 동일한 n 비트의 제 2 데이터 그룹을 생성하고, 상기 제 1 속도로 상기 제 1 데이터 그룹 및 상기 제 2 데이터 그룹을 한 비트씩 교대로 출력하는 시스템. - 제 12 항에 있어서,
상기 출력 데이터는 2n 비트이고,
상기 출력부는 상기 테스트 모드에서 상기 2n 비트의 출력 데이터 중 절반을 선택하여 상기 제 1 데이터 그룹을 생성하고,
상기 2n 비트의 데이터 중 상기 절반을 동일하게 선택하여 상기 제 2 데이터 그룹을 생성하는 시스템. - 제 13 항에 있어서,
상기 출력부는 상기 테스트 모드에서 상기 n 비트의 제 1 데이터 그룹 및 상기 제 2 데이터 그룹을 생성하고, 상기 제 1 속도로 상기 제 1 데이터 그룹 및 상기 제 2 데이터 그룹을 한 비트씩 교대로 출력하는 것을 2 회 반복하는 시스템. - 제 14 항에 있어서,
상기 출력부가 상기 테스트 모드에서 상기 n 비트의 제 1 데이터 그룹 및 상기 제 2 데이터 그룹을 생성하고, 상기 제 1 속도로 상기 제 1 데이터 그룹 및 상기 제 2 데이터 그룹을 한 비트씩 교대로 출력하는 것을 수행하는 2 회째 동작에서,
상기 출력부가 생성하는 상기 제 1 데이터 그룹 및 상기 제 2 데이터 그룹은 상기 2n 비트의 출력 데이터 중 1 회째 동작에서 선택되지 않은 나머지 절반인 시스템. - 삭제
- 제 1 항에 있어서,
상기 데이터 스트로브 생성부는
테스트 모드에서 리드 커맨드가 활성화되면, 제 1 소정 시간 이후 입력 클럭의 두 배의 주기를 가진 데이터 스트로브 신호를 생성하고
상기 노멀 모드에서 상기 리드 커맨드가 활성화되면, 상기 제 1 소정 시간 이후 상기 입력 클럭의 주기를 가진 상기 데이터 스트로브 신호를 생성하는 시스템. - 제 17 항에 있어서,
상기 데이터 스트로브 생성부는
상기 테스트 모드에서 상기 리드 커맨드가 활성화되면, 제 1 DQS 근원 신호 및 제 2 DQS 근원 신호를 스윙성 신호로 생성하고,
상기 입력 클럭과 같은 주기를 가진 제 1 출력 펄스 및 제 2 출력 펄스에 응답하여 상기 제 1 DQS 근원 신호 및 상기 제 2 DQS 근원 신호를 교대로 출력함으로써 상기 제 1 출력 펄스의 두 배의 주기를 가진 상기 데이터 스트로브 신호를 생성하는 시스템. - 제 18 항에 있어서,
상기 데이터 스트로브 생성부는
상기 리드 커맨드에 의해 활성화되는 생성 시작 신호 및 상기 입력 클럭에 응답하여 제 1 DQS 근원 신호 및 제 2 DQS 근원 신호를 스윙성 신호로 생성하는 DQS 근원 신호 생성부; 및
상기 제 1 출력 펄스 및 상기 제 2 출력 펄스에 응답하여 상기 제 1 DQS 근원 신호 및 상기 제 2 DQS 근원 신호를 교대로 출력하는 DQS 생성부를 포함하는 시스템. - 제 19 항에 있어서,
상기 DQS 근원 신호 생성부는 상기 리드 커맨드에 의해 활성화되는 생성 시작 신호 및 상기 입력 클럭에 응답하여 순차적으로 활성화되는 복수 개의 리드 펄스 신호를 생성하는 리드 펄스 생성부;
상기 복수 개의 리드 펄스 신호를 입력받아 DQS 설정 신호를 소정 구간 동안 상기 복수 개의 리드 펄스 신호의 펄스 폭을 가지고 스윙하도록 생성하는 신호 조합부; 및
상기 DQS 설정 신호를 제 2 소정 시간 지연함으로써 상기 제 1 DQS 근원 신호 및 상기 제 2 DQS 근원 신호를 생성하는 근원 신호 출력부를 포함하는 시스템. - 제 20 항에 있어서,
상기 근원 신호 출력부는 상기 입력 클럭에 동기화된 연산을 통해 상기 DQS 설정 신호를 상기 제 2 소정 시간 지연시키는 시스템. - 제 17 항에 있어서,
상기 노멀 모드에서 상기 리드 커맨드가 활성화되면, 제 1 DQS 근원 신호 및 제 2 DQS 근원 신호를 상태성 신호로 생성하고,
상기 입력 클럭과 같은 주기를 가진 제 1 입력 클럭 및 제 2 입력 클럭에 응답하여 상기 제 1 DQS 근원 신호 및 상기 제 2 DQS 근원 신호를 교대로 출력함으로써 상기 제 1 출력 펄스의 주기를 가진 상기 데이터 스트로브 신호를 생성하는 시스템. - 제 1 항에 있어서,
상기 제 2 속도는 상기 제 1 속도의 절반인 시스템. - 2 이상의 자연수인 n 개의 입력 단자에 n 비트의 데이터가 인가되는 단계;
테스트 인에이블 신호에 응답하여 제 1 및 제 2 펄스를 동시에 생성하는 단계
상기 제 1 및 제 2 펄스에 응답하여 상기 n 비트의 데이터를 수신하고, 상기 n 비트의 데이터를 기반으로 n 비트의 제 1 입력 래치 데이터 및 n 비트의 제 2 입력 래치 데이터를 생성하고 래치하는 단계; 및
인에이블 신호에 응답하여 상기 n 비트의 제 1 입력 래치 데이터 및 상기 n 비트의 제 2 입력 래치 데이터를 2n 개의 출력 라인에 각각 인가하는 단계를 포함하는 반도체 장치의 입력 방법. - 제 24 항에 있어서,
상기 n 비트의 제 1 입력 래치 데이터 및 n 비트의 제 2 입력 래치 데이터를 생성하고 래치하는 단계는
상기 제 1 펄스에 응답하여 상기 n 비트의 데이터를 상기 n 비트의 제 1 입력 래치 데이터로서 생성하여 래치하고, 상기 제 2 펄스에 응답하여 상기 n 비트의 데이터를 반전하여 상기 n 비트의 제 2 입력 래치 데이터로서 생성하고 래치하는 반도체 장치의 입력 방법. - 제 24 항에 있어서,
상기 인에이블 신호에 응답하여 상기 n 비트의 제 1 입력 래치 데이터 및 상기 n 비트의 제 2 입력 래치 데이터를 2n 개의 출력 라인에 각각 인가하는 단계는 상기 n 비트의 제 1 입력 래치 데이터를 n 개의 출력 라인에 인가하고, 상기 n 비트의 제 2 입력 래치 데이터를 반전하여 나머지 n 개의 출력 라인에 인가하는 반도체 장치의 입력 방법. - 제 24 항에 있어서,
상기 테스트 인에이블 신호에 응답하여 제 1 및 제 2 펄스를 동시에 생성하는 단계는 라이트 커맨드가 발생하면 소정 간격을 두고 발생하는 제 1 펄스 소스 신호 및 제 2 펄스 소스 신호를 수신하는 단계; 및
상기 테스트 인에이블 신호에 응답하여 상기 제 2 펄스 소스 신호를 상기 제 1 및 제 2 펄스로서 출력하는 단계를 포함하는 반도체 장치의 입력 방법. - 제 27 항에 있어서,
상기 반도체 장치는 외부에서 인가되는 클럭 신호에 동기화하여 동작하고, 상기 소정 간격은 상기 클럭 신호의 두 주기인 반도체 장치의 입력 방법. - (a) 복수의 입력 라인에 인가된 데이터를 기반으로 제 1 데이터 그룹을 생성하는 단계;
(b) 상기 복수의 입력 라인에 인가된 상기 데이터를 기반으로 제 2 데이터 그룹을 상기 제 1 데이터 그룹과 동일하게 생성하는 단계;
(c) 제 1 타이밍에서 상기 제 1 데이터 그룹의 적어도 일부분을 출력하는 단계; 및
(d) 상기 제 1 타이밍 이후의 제 2 타이밍에서 상기 제 2 데이터 그룹의 적어도 일부분을 출력하는 단계를 포함하는 반도체 장치의 출력 방법. - 제 29 항에 있어서,
(e) 상기 (c) 및 (d)를 상기 제 1 데이터 그룹 및 상기 제 2 데이터 그룹이 모두 출력될 때까지 반복되어 수행하는 단계를 추가로 포함하고,
상기 (a), (b), (c), (d) 및 (e)는 2 회 반복되는 반도체 장치의 출력 방법. - 제 29 항에 있어서,
상기 제 1 타이밍은 입력 클럭의 상승 시점이고, 상기 제 2 타이밍은 상기 입력 클럭의 하락 시점인 반도체 장치의 출력 방법. - 제 29 항에 있어서,
상기 (d)에서 출력하는 상기 제 2 데이터 그룹의 적어도 일부분은 상기 (c)에서 출력하는 상기 제 1 데이터 그룹의 적어도 일부분과 동일한 것을 특징으로 하는 반도체 장치의 출력 방법. - 제 29 항에 있어서,
상기 제 1 데이터 그룹 및 상기 제 2 데이터 그룹은 멀티 비트이고,
상기 (c)는 상기 제 1 타이밍에서 상기 제 1 데이터 그룹의 한 비트를 출력하고,
상기 (d)는 상기 제 2 타이밍에서 상기 제 2 데이터 그룹의 한 비트를 출력하는 반도체 장치의 출력 방법. - 제 29 항에 있어서,
상기 (a)는 상기 복수의 입력 라인에 인가된 데이터 중 절반을 선택하여 상기 제 1 데이터 그룹을 생성하고,
상기 (b)는 상기 복수의 입력 라인에 인가된 데이터 중 상기 (a)에서 선택된 상기 절반을 동일하게 선택하여 상기 제 2 데이터 그룹을 생성하는 반도체 장치의 출력 방법. - 제 34 항에 있어서,
상기 (a)는 제 1 선택 신호 및 제 2 선택 신호에 응답하여 상기 복수의 입력 라인에 인가된 데이터 중 절반을 달리 선택하고,
상기 (b)는 제 1 입력 라인 선택 신호 및 제 2 입력 라인 선택 신호에 응답하여 상기 복수의 입력 라인에 인가된 데이터 중 절반을 달리 선택하는 반도체 장치의 출력 방법. - 제 35 항에 있어서,
상기 제 1 선택 신호 및 상기 제 2 선택 신호를 입력받아 상기 입력 라인에 인가된 데이터 중 (b)에서 선택하는 절반이 상기 (a)에서 선택된 절반과 동일하도록 상기 제 1 입력 라인 선택 신호 및 상기 제 2 입력 라인 선택 신호를 생성하는 단계를 추가로 포함하는 반도체 장치의 출력 방법. - 제 29 항에 있어서,
(f) 리드 커맨드에 응답하여 생성 시작 신호를 생성하는 단계;
(g) 상기 생성 시작 신호 및 상기 입력 클럭에 응답하여 스윙성 신호인 DQS 설정 신호를 생성하는 단계;
(h) 상기 DQS 설정 신호를 소정시간 지연하여 스윙성 신호인 제 1 DQS 근원 신호 및 제 2 DQS 근원 신호를 생성하는 단계; 및
(i) 제 1 출력 펄스 및 제 2 출력 펄스에 응답하여 상기 제 1 DQS 근원 신호 및 상기 제 2 DQS 근원 신호를 출력하여 데이터 스트로브 신호를 생성하는 단계
를 추가로 포함하는 반도체 장치의 출력 방법. - 제 37 항에 있어서,
상기 (g)는 상기 생성 시작 신호를 딜레이 하여 복수 개의 리드 펄스 신호를 생성하는 단계; 및
상기 복수 개의 리드 펄스 신호에 응답하여 상기 복수 개의 리드 펄스 신호의 펄스 폭을 가지고 스윙하는 신호인 상기 DQS 설정 신호를 생성하는 단계를 포함하는 반도체 장치의 출력 방법. - 제 37 항에 있어서,
상기 데이터 스트로브 신호의 주기는 상기 입력 클럭의 주기의 2배인 반도체 장치의 출력 방법. - 제 39 항에 있어서,
상기 제 2 DQS 근원 신호는 상기 제 1 DQS 근원 신호를 상기 입력 클럭의 반 주기만큼 지연한 신호인 반도체 장치의 출력 방법. - 제 40 항에 있어서,
상기 생성 시작 신호는 상기 입력 클럭의 한 주기만큼의 펄스 폭을 가진 펄스 신호인 반도체 장치의 출력 방법. - 테스트 인에이블 신호에 따라 제 1 선택 신호를 제 1 입력 라인 선택 신호로서 출력하고 제 2 선택 신호를 제 2 입력 라인 선택 신호로서 출력하거나,
상기 제 1 선택 신호를 상기 제 2 입력 라인 선택 신호로서 출력하고 상기 제 2 선택 신호를 상기 제 1 입력 라인 선택 신호로서 출력하는 선택 신호 조절부;
상기 제 1 선택 신호 및 상기 제 2 선택 신호에 따라 입력 라인에 인가되는 데이터 중 절반을 제 1 먹스 데이터로서 출력하는 제 1 먹스부; 및
상기 제 1 입력 라인 선택 신호 및 상기 제 2 입력 라인 선택 신호에 따라 상기 입력 라인에 인가되는 데이터 중 절반을 제 2 먹스 데이터로서 출력하는 제 2 먹스부를 포함하는 반도체 장치의 출력 회로. - 제 42 항에 있어서,
상기 제 1 먹스 데이터를 병렬로 입력받아 제 1 데이터 그룹을 생성하여 직렬로 출력하는 제 1 파이프부;
상기 제 2 먹스 데이터를 병렬로 입력받아 제 2 데이터 그룹을 생성하여 직렬로 출력하는 제 2 파이프부; 및
입력 클럭에 응답하여 상기 제 1 데이터 그룹 및 상기 제 2 데이터 그룹을 데이터 패드에 교대로 한 비트씩 출력하는 출력 드라이버를 추가로 포함하는 반도체 장치의 출력 회로. - 제 43 항에 있어서,
상기 출력 드라이버는 상기 입력 클럭의 상승 시점에 상기 데이터 패드로 상기 제 1 데이터 그룹의 한 비트를 출력하고 상기 클럭 신호의 하락 시점에 상기 데이터 패드로 상기 제 2 데이터 그룹의 한 비트를 출력하는 반도체 장치의 출력 회로. - 제 44 항에 있어서,
상기 테스트 인에이블 신호가 활성화되면 상기 출력 드라이버가 상기 데이터 패드로 출력하는 출력 데이터의 파형은 최소 상기 입력 클럭의 한 주기 마다 다른 값을 가지고,
상기 테스트 인에이블 신호가 비활성화되면 상기 출력 드라이버가 상기 데이터 패드로 출력하는 출력 데이터의 파형은 최소 상기 입력 클럭의 반주기 마다 다른 값을 가지는 반도체 장치의 출력 회로. - 제 42 항에 있어서,
상기 제 1 먹스부는 상기 제 1 선택 신호 또는 상기 제 2 선택 신호를 입력받아 소정 시간 지연하는 딜레이 회로를 포함하며,
상기 소정 시간은 상기 선택 신호 조절부의 선택 동작에 따라 발생하는 제 1 선택 신호 또는 제 2 선택 신호의 입력 시점부터 상기 제 1 입력 라인 선택 신호 또는 제 2 입력 라인 선택 신호가 생성되는 시점까지의 소요 시간에 해당하는 반도체 장치의 출력 회로. - 제 42 항에 있어서,
상기 테스트 인에이블 신호가 활성화되면 상기 제 2 먹스부는 상기 입력 라인에 인가되는 데이터 중 상기 제 1 먹스부가 선택한 절반을 동일하게 상기 제 2 먹스 데이터로서 생성하여 상기 제 2 먹스 데이터가 상기 제 1 먹스 데이터와 동일하도록 하는 반도체 장치의 출력 회로. - 제 47 항에 있어서,
상기 테스트 인에이블 신호가 비활성화되면 상기 제 2 먹스부는 상기 입력 라인에 인가되는 데이터 중 상기 제 1 먹스부가 선택하지 않은 나머지 절반을 상기 제 2 먹스 데이터로서 생성하는 반도체 장치의 출력 회로. - 제 48 항에 있어서,
상기 선택 신호 조절부는 상기 테스트 인에이블 신호가 활성화되면 상기 제 1 선택 신호를 상기 제 2 입력 라인 선택 신호로서 출력하고 제 2 선택 신호를 제 1 입력 라인 선택 신호로서 출력하고,
상기 테스트 인에이블 신호가 비활성화되면 상기 제 1 선택 신호를 상기 제 1 입력 라인 선택 신호로서 출력하고 상기 제 2 선택 신호를 상기 제 2 입력 라인 선택 신호로서 출력하는 반도체 장치의 출력 회로. - 노멀 모드에서 제 1 속도로 입력되는 외부 데이터 스트로브 신호에 응답하여 입력 데이터를 2n 비트 수신하고, 상기 2n 비트의 입력 데이터를 기반으로 2n 비트의 데이터 그룹을 생성하고,
테스트 모드에서, 제 2 속도로 입력되는 상기 외부 데이터 스트로브 신호에 응답하여 상기 입력 데이터를 n 비트 수신하고, 상기 n비트의 입력 데이터를 기반으로 상기 2n 비트의 데이터 그룹을 생성하는 입력부;
상기 노멀 모드에서 상기 제 1 속도로 노멀 출력 데이터를 2n 회 출력하고,
상기 테스트 모드에서 상기 제 2 속도로 테스트 출력 데이터를 n 회 출력하는 출력부; 및
상기 노멀 모드에서 상기 제 1 속도로 스윙하는 데이터 스트로브 신호를 생성하고,
상기 테스트 모드에서 상기 제 2 속도로 스윙하는 상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 생성부를 포함하고 상기 n은 1 이상의 정수인 반도체 장치의 입출력 회로. - 제 50 항에 있어서,
상기 제 2 속도는 상기 제 1 속도의 절반인 반도체 장치의 입출력 회로. - 제 50 항에 있어서,
상기 입력부는 테스트 모드에서, 상기 n 비트의 입력 데이터를 기반으로 n 비트의 제 1 입력 래치 데이터 및 제 2 입력 래치 데이터를 생성하고,
상기 제 1 입력 래치 데이터 및 상기 제 2 입력 래치 데이터를 조합하여 상기 2n 비트의 데이터 그룹을 생성하는 반도체 장치의 입출력 회로. - 제 52 항에 있어서,
상기 입력부는 테스트 모드에서, 상기 n 비트의 데이터를 라이트 커맨드에 응답하여 제 1 소정 시간 이후 활성화되는 제 1 펄스에 응답하여 래치함으로써 상기 제 1 입력 래치 데이터를 생성하고,
상기 n 비트의 데이터를 상기 제 1 펄스와 동일한 시점에 활성화되는 제 2 펄스에 응답하여 래치함으로써 상기 제 2 입력 래치 데이터를 생성하는 반도체 장치의 입출력 회로. - 제 53 항에 있어서,
상기 입력부는 상기 라이트 커맨드 및 테스트 모드에서 활성화 되는 신호인 테스트 인에이블 신호에 응답하여 상기 제 1 및 상기 제 2 펄스를 상기 소정 간격을 두고 순차적으로 생성하거나 상기 제 1 및 제 2 펄스를 동시에 생성하는 수신 펄스 생성부;
n 개의 입력 단자에 인가되는 직렬 데이터를 상기 제 1 펄스에 응답하여 입력받아 n 비트의 제 1 입력 래치 데이터로서 래치하는 제 1 데이터 수신 래치부;
상기 n 개의 입력 단자에 인가되는 상기 직렬 데이터를 상기 제 2 펄스에 응답하여 입력받아 n 비트의 제 2 입력 래치 데이터로서 래치하는 제 2 데이터 수신 래치부;
상기 n 비트의 제 1 입력 래치 데이터를 기반으로 n 비트의 제 1 인가 데이터를 생성하고, 인에이블 신호에 응답하여 n 비트의 상기 제 1 인가 데이터를 n 개의 제 1 출력 라인에 인가하는 제 1 인가부; 및
상기 n 비트의 제 2 입력 래치 데이터를 기반으로 n 비트의 제 2 인가 데이터를 생성하고, 상기 인에이블 신호에 응답하여 상기 n 비트의 제 2 인가 데이터를 n 개의 제 2 출력 라인에 인가하는 제 2 인가부를 포함하는 반도체 장치의 입출력 회로. - 제 54 항에 있어서,
상기 수신 펄스 생성부는 상기 라이트 커맨드에 응답하여 순차적으로 생성되는 제 1 펄스 근원 신호 및 제 2 펄스 근원 신호를 수신하여 상기 제 2 펄스 근원 신호를 상기 제 2 펄스로서 출력하고,
상기 테스트 인에이블 신호에 응답하여 상기 제 1 펄스 근원 신호 및 상기 제 2 펄스 근원 신호 중 하나를 선택하여 상기 제 1 펄스로서 출력하는 반도체 장치의 입출력 회로. - 제 54 항에 있어서,
상기 수신 펄스 생성부가 상기 제 1 펄스 및 제 2 펄스를 동시에 생성할 때, 상기 제 1 입력 래치 데이터 및 상기 제 2 입력 래치 데이터는 서로 같은 값을 갖는 반도체 장치의 입출력 회로. - 제 51 항에 있어서,
상기 출력부는 상기 테스트 모드에서 n 비트의 테스트 출력 데이터의 각 비트를 상기 제 1 속도로 2 회씩 연속으로 출력하는 것을 n회 반복함으로써 상기 제 2 속도로 상기 테스트 출력 데이터를 n 회 출력하는 것과 동일한 동작을 수행하는 반도체 장치의 입출력 회로. - 제 57 항에 있어서,
상기 출력부는 상기 테스트 모드에서 상기 n 비트의 테스트 출력 데이터를 기반으로 n 비트의 제 1 데이터 그룹 및 n 비트의 제 2 데이터 그룹을 동일하게 생성하고, 상기 제 1 데이터 그룹 및 상기 제 2 데이터 그룹을 한 비트씩 상기 제 1 속도로 출력 하는 것을 n회 반복하는 반도체 장치의 입출력 회로. - 제 58 항에 있어서,
테스트 모드에서 활성화 되는 신호인 테스트 인에이블 신호에 따라 제 1 선택 신호를 제 1 입력 라인 선택 신호로서 출력하고 제 2 선택 신호를 제 2 입력 라인 선택 신호로서 출력하거나, 상기 제 1 선택 신호를 상기 제 2 입력 라인 선택 신호로서 출력하고 상기 제 2 선택 신호를 상기 제 1 입력 라인 선택 신호로서 출력하는 선택 신호 조절부;
상기 제 1 선택 신호 및 상기 제 2 선택 신호에 따라 2n 개의 입력 라인에 인가되는 데이터 중 n 개의 입력 라인에 인가되는 데이터를 제 1 먹스 데이터로서 출력하는 제 1 먹스부; 및
상기 제 1 입력 라인 선택 신호 및 상기 제 2 입력 라인 선택 신호에 따라 상기 2n 개의 입력 라인에 인가되는 데이터 중 n 개의 입력 라인에 인가되는 데이터를 제 2 먹스 데이터로서 출력하는 제 2 먹스부를 포함하는 반도체 장치의 입출력 회로. - 제 59항에 있어서,
상기 제 1 먹스 데이터를 병렬로 입력받아 제 1 데이터 그룹을 생성하여 직렬로 출력하는 제 1 파이프부;
상기 제 2 먹스 데이터를 병렬로 입력받아 제 2 데이터 그룹을 생성하여 직렬로 출력하는 제 2 파이프부; 및
상기 제 1 속도로 스윙하는 입력 클럭에 응답하여 상기 제 1 데이터 그룹 및 상기 제 2 데이터 그룹을 데이터 패드에 교대로 한 비트씩 출력하는 출력 드라이버를 추가로 포함하는 반도체 장치의 입출력 회로. - 제 60 항에 있어서,
상기 테스트 인에이블 신호가 활성화되면 상기 출력 드라이버가 상기 데이터 패드로 출력하는 데이터의 파형은 최소 상기 입력 클럭의 한 주기 마다 다른 값을 가지고,
상기 테스트 인에이블 신호가 비활성화되면 상기 출력 드라이버가 상기 데이터 패드로 출력하는 출력 데이터의 파형은 최소 상기 입력 클럭의 반주기 마다 다른 값을 가지는 반도체 장치의 입출력 회로. - 제 59 항에 있어서,
상기 테스트 인에이블 신호가 활성화되면 상기 제 2 먹스부는 상기 2n 개의 입력 라인에 인가되는 데이터 중 상기 제 1 먹스부가 선택한 n 개의 입력 라인을 동일하게 선택하여 상기 n 개의 입력 라인에 인가되는 데이터를 상기 제 2 먹스 데이터로서 생성하여 상기 제 먹스 데이터가 상기 제 1 먹스 데이터와 동일하도록 하는 반도체 장치의 입출력 회로. - 제 62 항에 있어서,
상기 테스트 인에이블 신호가 비활성화되면 상기 제 2 먹스부는 상기 2n 개의 입력 라인에 인가되는 데이터 중 상기 제 1 먹스부가 선택하지 않는 나머지 n 개의 입력 라인에 인가되는 데이터를 상기 제 2 먹스 데이터로서 생성하는 반도체 장치의 입출력 회로. - 제 51 항에 있어서,
상기 데이터 스트로브 신호 생성부는 상기 노멀 모드에서 상태성 신호인 제 1 DQS 근원 신호 및 제 2 DQS 근원 신호를 상기 제 1 속도로 스윙하는 제 1 출력 펄스 및 제 2 출력 펄스에 응답하여 교대로 출력함으로써 상기 제 1 속도로 스윙하는 상기 데이터 스트로브 신호를 생성하고,
상기 데이터 스트로브 신호 생성부는 상기 테스트 모드에서 스윙성 신호인 상기 제 1 DQS 근원 신호 및 상기 제 2 DQS 근원 신호를 상기 제 1 출력 펄스 및 상기 제 2 출력 펄스에 응답하여 교대로 출력함으로써 상기 제 2 속도로 스윙하는 상기 데이터 스트로브 신호를 생성하는 반도체 장치의 입출력 회로. - 제 64 항에 있어서,
상기 데이터 스트로브 생성부는 상기 테스트 모드에서 리드 커맨드에 응답하여 소정 간격을 가지고 스윙하는 DQS 설정 신호를 생성하고,
상기 DQS 설정 신호를 상기 입력 클럭에 동기화되도록 지연하여 상기 제 1 DQS 근원 신호 및 상기 제 2 DQS 근원 신호를 생성하는 반도체 장치의 입출력 회로. - 제 65 항에 있어서,
리드 커맨드에 의해 활성화되는 생성 시작 신호 및 상기 입력 클럭에 응답하여 제 1 DQS 근원 신호 및 제 2 DQS 근원 신호를 스윙성 신호로 생성하는 DQS 근원 신호 생성부; 및
상기 제 1 출력 펄스 및 상기 제 2 출력 펄스에 응답하여 상기 제 1 DQS 근원 신호 및 상기 제 2 DQS 근원 신호를 교대로 출력하는 DQS 생성부를 포함하는 반도체 장치의 입출력 회로. - 제 66 항에 있어서,
상기 DQS 근원 신호 생성부는 상기 생성 시작 신호 및 상기 입력 클럭에 응답하여 순차적으로 활성화되는 복수 개의 리드 펄스 신호를 생성하는 리드 펄스 생성부;
상기 복수 개의 리드 펄스 신호를 입력받아 DQS 설정 신호를 소정 구간 동안 상기 복수 개의 리드 펄스 신호의 펄스 폭을 가지고 스윙하도록 생성하는 신호 조합부; 및
상기 DQS 설정 신호를 소정 시간 지연함으로써 상기 제 1 DQS 근원 신호 및 상기 제 2 DQS 근원 신호를 생성하는 근원 신호 출력부를 포함하는 반도체 장치의 입출력 회로.
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