KR100557225B1 - 반도체 메모리 장치의 데이터 입/출력 방법 및 이를 위한반도체 메모리 장치 - Google Patents

반도체 메모리 장치의 데이터 입/출력 방법 및 이를 위한반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치의 데이터 입/출력 방법은 노멀모드시에 메모리 셀 어레이로부터 읽어온 제 1 데이터 및 제 2 데이터를 버퍼링하여 각각 제 1 출력노드 및 제 2 출력노드로 출력한다. 데이터 입/출력 방법은 테스트모드시에 제어신호에 따라 제 1 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력하거나, 제 2 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력한다. 내부적으로 데이터 핀을 병합하여 테스트 시간을 단축할 수 있고, 데이터 핀 병합에 따른 반도체 메모리 장치의 동작특성 변화를 줄일 수 있다.

Description

반도체 메모리 장치의 데이터 입/출력 방법 및 이를 위한 반도체 메모리 장치{DATA INPUT/OUTPUT METHOD OF SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY DEVICE FOR THE SAME}
도 1은 종래 기술에 따른 데이터 핀 병합방법을 설명하기 위한 블록도이다.
도 2는 종래 기술에 따른 데이터 핀 병합방법을 이용한 테스트 방법을 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 데이터 입/출력 방법을 설명하기 위한 동작 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 5는 도 4에 도시된 버퍼부의 일 예의 회로도이다.
도 6은 본 발명에 따른 데이터 입/출력 방법을 이용한 테스트 방법을 설명하기 위한 블록도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치 내의 데이터 핀 병합방법을 설명하기 위한 동작 흐름도이다.
* 도면의 주요부분에 대한 부호의 설명 *
S310 : 데이터 리드단계
S320 : 동작모드 판단단계
S330 : 노멀모드시 데이터 출력단계
S340 : 제어신호에 따른 출력데이터 판단단계
S350 : 테스트모드시 제 1 데이터 출력단계
S360 : 테스트모드시 제 2 데이터 출력단계
본 발명은 반도체 장치 및 그 테스트 방법에 관한 것으로, 특히 데이터 핀을 병합할 수 있는 반도체 메모리 장치 및 그 테스트 방법에 관한 것이다.
반도체 메모리 장치는 장치 제조자 측의 출하 시험 시에 신뢰성 시험 등을 포함하는 테스트가 수행된다. 따라서, 반도체 메모리 장치를 테스터에 연결하여 테스트를 수행하여야 할 필요가 있다.
테스터를 이용한 반도체 메모리 장치의 테스트 수행시에 반도체 메모리 장치의 핀을 병합(merge)하여 테스터에 연결하면 하나의 테스터에 보다 많은 반도체 메모리 장치를 연결할 수 있다. 따라서, 한 번에 보다 많은 반도체 메모리 장치를 테스트할 수 있어 테스트 시간을 단축할 수 있어 테스트 비용을 감소시키고 나아가 반도체 메모리 장치의 생산성을 향상시킬 수 있다.
종래에는 이러한 반도체 메모리 장치 테스트시의 데이터 핀 병합을 위해 패키지 외부에서 데이터 핀들을 전기적으로 연결시키고, 패키지 내의 데이터 출력버퍼에서 데이터를 데이터 핀으로 출력할지 여부를 결정하도록 하는 방법이 사용되었다.
예를 들어, 8개의 데이터 핀을 가진 X8 디바이스의 경우에 패키지 외부에서 DQ0과 DQ4를 병합시키고, DQ1과 DQ5를 병합시키고, DQ2와 DQ6을 병합시키고, DQ3과 DQ7을 병합시켰다. 그리고 패키지 내의 데이터 출력버퍼에서 DQ0으로 출력될 데이터나 DQ4로 출력될 데이터 둘 중의 하나만 출력되도록 하고, DQ1로 출력될 데이터나 DQ5로 출력될 데이터 둘 중의 하나만 출력되도록 하고, DQ2로 출력될 데이터나 DQ6으로 출력될 데이터 둘 중의 하나만 출력되도록 하고, DQ3으로 출력될 데이터나 DQ7로 출력될 데이터 둘 중의 하나만 출력되도록 하여 테스터로 연결되는 핀 수를 줄이도록 하였다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 데이터 핀 병합방법을 설명하기 위한 블록도이다.
도 1은 8개의 DQ핀을 가진 X8 디바이스를 예로 든 것으로, 설명의 편의를 위하여 도 1에는 4개의 DQ핀(DQ0, DQ1, DQ4, DQ5)만이 도시되어 있고, 이 4개의 DQ핀에 관련된 부분만이 도시되어 있다.
도 1을 참조하면, 종래 기술에 따른 반도체 메모리 장치는 메모리 셀 어레이(110), 입/출력 먹스(120), 입/출력 센스앰프(130), 디비먹스(140), 데이터 출력버퍼(150) 및 데이터 출력핀들(DQ0, DQ1, DQ4, DQ5)을 포함한다. 반도체 메모리 장치 의 종류에 따라 디비먹스(140)를 포함하지 아니할 수도 있다.
메모리 셀 어레이(110)는 복수의 셀들로 구성되어 데이터들(D0, D1, D4, D5)을 저장한다.
입/출력 먹스(120) 및 입/출력 센스앰프(130)는 메모리 셀 어레이로부터 데이터들을 전송하고 증폭한다.
디비먹스(140)는 멀티플렉싱을 수행하여 데이터들이 원하는 데이터 출력핀으로 출력되도록 한다.
데이터 출력버퍼(150)는 데이터를 버퍼링하여 데이터 출력핀들(DQ0, DQ1, DQ4, DQ5)로 출력한다.
테스트시 핀 수를 줄이기 위해 외부에서 데이터 출력핀(DQ0) 및 데이터 출력핀(DQ4)을 전기적으로 연결시고, 데이터 출력핀(DQ1) 및 데이터 출력핀(DQ5)를 전기적으로 연결시킨다. 테스트시에 테스터는 데이터 출력핀(DQ0)과 데이터 출력핀(DQ4)에 각각 연결되지 않고, 두 데이터 출력핀(DQ0, DQ4) 중 하나에 연결된다. 또한, 테스트시에 테스터는 데이터 출력핀(DQ1)과 데이터 출력핀(DQ5)에 각각 연결되지 않고, 두 데이터 출력핀(DQ1, DQ5) 중 하나에 연결된다.
데이터 출력버퍼(150)는 제어신호(RDM0)가 활성화될 때 데이터(D0)를 데이터 출력핀(DQ0)으로 출력시키고, 데이터(D1)를 데이터 출력핀(DQ1)으로 출력시킨다. 이 때, 제어신호(RDM1)는 비활성화되어 데이터(D4)가 데이터 출력핀(DQ4)으로 출력되지 않도록 하고, 데이터(D5)가 데이터 출력핀(DQ5)으로 출력되지 않도록 한다. 따라서, 데이터 출력핀(DQ0)으로 데이터(D0)가 출력되고, 데이터 출력핀(DQ1)으로 데이터(D1)가 출력된다. 이 때, 데이터 출력핀(DQ0)과 데이터 출력핀(DQ4)이 연결되어 있으므로 데이터 출력핀(DQ4)으로도 데이터(D0)가 출력된다고 볼 수 있다. 또한, 데이터 출력핀(DQ1)과 데이터 출력핀(DQ5)이 연결되어 있으므로 데이터 출력핀(DQ5)으로도 데이터(D1)가 출력된다고 볼 수 있다.
데이터 출력버퍼(150)는 제어신호(RDM1)가 활성화될 때 데이터(D4)를 데이터 출력핀(DQ4)으로 출력시키고, 데이터(D5)를 데이터 출력핀(DQ5)으로 출력시킨다. 이 때, 제어신호(RDM0)는 비활성화되어 데이터(D0)가 데이터 출력핀(DQ0)으로 출력되지 않도록 하고, 데이터(D1)가 데이터 출력핀(DQ1)으로 출력되지 않도록 한다. 따라서, 데이터 출력핀(DQ4)으로 데이터(D4)가 출력되고, 데이터 출력핀(DQ5)으로 데이터(D5)가 출력된다. 이 때, 데이터 출력핀(DQ0)과 데이터 출력핀(DQ4)이 연결되어 있으므로 데이터 출력핀(DQ0)으로도 데이터(D4)가 출력된다고 볼 수 있다. 또한, 데이터 출력핀(DQ1)과 데이터 출력핀(DQ5)이 연결되어 있으므로 데이터 출력핀(DQ1)으로도 데이터(D5)가 출력된다고 볼 수 있다.
결과적으로, 테스터는 두 개의 데이터 출력핀(DQ0, DQ4) 중 하나와 연결되면 제어신호들(RDM0, RDM1)에 따라 두 개의 데이터(D0, D4)를 모두 읽을 수 있다. 또한, 테스터는 두 개의 데이터 출력핀(DQ1, DQ5) 중 하나와 연결되면 제어신호들(RDM0, RDM1)에 따라 두 개의 데이터(D1, D5)를 모두 읽을 수 있다.
결국, 도 1에 도시된 반도체 메모리 장치는 테스터의 하나의 핀으로 제어신호에 따라 두 개의 데이터가 출력되도록 할 수 있어 테스터와 반도체 메모리 장치 사이의 와이어링(wiring)을 줄일 수 있다.
도 2는 종래 기술에 따른 데이터 핀 병합방법을 이용한 테스트 방법을 설명하기 위한 블록도이다.
도 2는 X8 디바이스에 대하여 테스트를 수행하는 경우를 예로 든 것이다.
도 2를 참조하면, 반도체 메모리 장치의 데이터 출력핀들(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)은 각각 두 개씩 전기적으로 연결된다. 즉, 데이터 출력핀(DQ0)은 데이터 출력핀(DQ4)과 연결되고, 데이터 출력핀(DQ1)은 데이터 출력핀(DQ5)과 연결되고, 데이터 출력핀(DQ2)은 데이터 출력핀(DQ6)과 연결되고, 데이터 출력핀(DQ3)은 데이터 출력핀(DQ7)과 연결된다.
테스터(210)는 8개의 데이터 출력핀들(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7) 모두와 연결될 필요 없이, 연결된 데이터 출력핀들의 4개의 쌍과 연결된다. 즉, 테스터(210)는 데이터 출력핀(DQ0)이 데이터 출력핀(DQ4)과 연결된 쌍과 연결되고, 데이터 출력핀(DQ1)이 데이터 출력핀(DQ5)과 연결된 쌍과 연결되고, 데이터 출력핀(DQ2)이 데이터 출력핀(DQ6)과 연결된 쌍과 연결되고, 데이터 출력핀(DQ3)이 데이터 출력핀(DQ7)과 연결된 쌍과 연결된다. 따라서 테스트 시에 더 많은 반도체 메모리 장치들을 테스터에 연결하여 테스트를 수행할 수 있다.
그러나 종래 기술에 따른 반도체 메모리 장치의 데이터 핀 병합방법은 반도체 메모리 장치의 테스트모드시의 동작특성과 노멀모드시의 동작특성 사이의 코릴레이션(correlation) 문제가 대두되었다. 즉, 테스트 결과 얻은 반도체 메모리 장치의 동작특성이 반도체 메모리 장치의 노멀모드시의 동작특성을 그대로 반영한 것으로 보기 어려운 문제점이 있었다.
종래 기술에 따른 반도체 메모리 장치의 데이터 핀 병합방법은 외부에서 두 핀을 전기적으로 결합시키기 때문에 데이터 출력 버퍼에서 버퍼링된 하나의 신호를 두 개의 핀으로 제공하는 결과가 된다. 따라서, 테스트모드시에 핀 로드(load)가 증가하는 등 여러 가지 I/O 관련 파라미터들에 영향을 끼치게 되어, 노멀모드시의 반도체 메모리 장치의 동작특성과 다른 동작특성을 나타낼 수 있게 된다. 고속 디바이스일수록 이러한 현상은 더욱 심각한 문제가 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 메모리 장치 내부에서 복수개의 데이터를 병합하는 반도체 메모리 장치의 데이터 입/출력 방법을 제공하는 것이다.
본 발명의 다른 목적 반도체 메모리 장치 내부에서 복수개의 데이터를 병합하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 메모리 장치 내부에서 복수개의 데이터를 병합하는 반도체 메모리 장치의 데이터 핀 병합방법을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 메모리 장치 내부에서 복수개의 데이터를 병합하는 반도체 메모리 장치의 데이터 핀 병합회로를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 반도체 메모리 장치의 데이터 입/출 력 방법은 먼저 메모리 셀 어레이로부터 제 1 데이터 및 제 2 데이터를 읽어온다. 이후에, 반도체 메모리 장치가 노멀모드시이면 제 1 데이터 및 제 2 데이터를 버퍼링하여 각각 제 1 출력노드 및 제 2 출력노드로 출력한다. 반도체 메모리 장치가 테스트모드시이면 제어신호에 따라, 제 1 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력하거나, 제 2 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력한다.
반도체 메모리 장치의 데이터 입/출력 방법은 테스트모드시에 제 1 데이터를 버퍼링하여 제 1 출력노드로 출력하고 제 2 데이터를 버퍼링하여 제 1 출력노드로 출력할 수도 있다. 이 때, 테스트모드시에 제 1 데이터를 제 1 출력노드로 출력하는 경우에 제 2 데이터를 제 2 출력노드로 출력할 수도 있다.
본 발명의 다른 목적을 달성하기 위한 반도체 메모리 장치는 데이터 신호들을 출력하는 제 1 및 제 2 출력 노드, 복수의 셀들로 구성되어 데이터를 저장하는 메모리 셀 어레이 및 메모리 셀 어레이로부터 데이터를 읽어와서 제 1 및 제 2 출력 노드로 출력될 데이터 신호들을 생성하는 데이터 출력회로를 포함한다.
데이터 출력회로는 노멀모드시에 제 1 데이터 및 제 2 데이터를 버퍼링하여 각각 제 1 출력 노드 및 제 2 출력 노드로 출력하고, 테스트모드시에 제어신호에 따라 제 1 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력하거나, 제 2 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력한다.
상기한 반도체 메모리 장치의 데이터 입/출력 방법 및 반도체 메모리 장치에서, 테스트모드라 함은 테스터와 연결되어 반도체 메모리 장치의 테스트를 수행하는 동작모드로, 제어신호에 따라 하나의 데이터 출력핀으로 복수개의 데이터를 출력할 수 있는 동작모드를 말한다.
제어신호는 외부에서 인가될 수도 있으며, DQM 핀을 이용하여 인가될 수도 있다. 외부는 반도체 메모리 장치의 외부를 말한다. 제어신호는 복수비트의 신호일 수도 있다. DQM 핀은 upper와 lower의 두 개일 수 있다.
본 발명의 또 다른 목적을 달성하기 위한 반도체 메모리 장치 내의 데이터 핀 병합방법은 먼저 제 1 데이터 및 제 2 데이터를 메모리 셀 어레이로부터 읽어온다. 이후에, 제어신호에 따라 제 1 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력하거나, 제 2 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력한다.
본 발명의 또 다른 목적을 해결하기 위한 반도체 메모리 장치 내의 데이터 핀 병합회로는 먹스부에서 제어신호에 따라 메모리 셀 어레이로부터 읽어온 제 1 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 출력하거나, 메모리 셀 어레이로부터 읽어온 제 2 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 출력한다.
반도체 메모리 장치 내의 데이터 핀 병합회로 및 병합방법은 반도체 메모리 장치의 테스트시 뿐만 아니라 핀 수의 제약이 있는 모든 어플리케이션에서 사용될 수 있다.
이 때, 제어신호는 이 때, 제어신호는 외부에서 인가될 수도 있으며, DQM 핀을 이용하여 인가될 수도 있다. 외부는 반도체 메모리 장치의 외부를 말한다. 제어신호는 복수비트의 신호일 수도 있다. DQM 핀은 upper와 lower의 두 개일 수 있다.
출력버퍼부는 제 1 전송라인 및 제 2 전송라인을 통하여 입력된 데이터 신호를 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력한다. 이 때, 출력버퍼부는 통상의 데이터 출력 버퍼를 사용하여 구현될 수도 있다.
상기한 반도체 메모리 장치내의 데이터 핀 병합방법 및 병합회로는 두 개의 데이터를 하나의 데이터 출력핀으로 병합하는 경우 뿐만 아니라, 세 개 이상의 데이터를 하나의 데이터 출력핀으로 병합하는 경우에도 적용될 수 있는 것이다.
상기한 반도체 메모리 장치는 디디알 디램(DDR DRAM)일 수도 있다.
따라서, 반도체 메모리 장치의 내부에서 복수개의 데이터를 병합하여 반도체 메모리 장치의 노멀모드시 동작특성과 테스트모드시 동작특성 사이의 코릴레이션(correlation)을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면들을 참조하여 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입/출력 방법을 설명하기 위한 동작 흐름도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입/출력 방법은 먼저 제 1 데이터 및 제 2 데이터를 메모리 셀 어레이로부터 읽어 온다(S310).
이 때, 제 1 데이터 및 제 2 데이터는 입/출력 먹스 및 입/출력 센스 앰프를 통하여 얻어질 수도 있다.
또한, 반도체 메모리 장치의 데이터 입/출력 방법은 반도체 메모리 장치가 노멀모드에서 동작하는지 테스트 모드에서 동작하는지를 판단한다(S320).
이 때, 테스트모드라 함은 테스터와 연결되어 반도체 메모리 장치의 테스트를 수행하는 동작모드로, 제어신호에 따라 하나의 데이터 출력핀으로 복수개의 데이터를 출력할 수 있는 동작모드를 말한다.
반도체 메모리 장치가 노멀모드에서 동작하면, 제 1 데이터 및 제 2 데이터를 버퍼링하여 각각 제 1 출력노드 및 제 2 출력노드로 출력한다(S330).
반도체 메모리 장치가 테스트모드에서 동작하면, 제어신호를 이용하여 제 1 데이터를 출력할 것인지 제 2 데이터를 출력할 것인지를 판단한다(S340).
이 때, 제어신호는 외부에서 인가될 수도 있으며, DQM(Input Mask & Output Enable) 핀을 이용하여 인가될 수도 있다. 외부는 반도체 메모리 장치의 외부를 말한다. 제어신호는 복수비트의 신호일 수도 있다. DQM 핀은 upper와 lower의 두 개일 수 있다.
반도체 메모리 장치가 제어신호에 의하여 제 1 데이터를 출력하도록 제어되는 경우에, 제 1 데이터를 두 개의 전송라인들을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력한다(S350).
이 때, 두 개의 전송라인들을 통하여 버퍼링을 한다는 뜻은 제 1 데이터를 버퍼링하여 이를 두 개의 출력노드로 출력하는 것이 아니라, 버퍼링 단계 이전에 두 개의 제 1 데이터 신호를 생성하여 이들 각각을 버퍼링한다는 의미이다.
반도체 메모리 장치가 제어신호에 의하여 제 2 데이터를 출력하도록 제어되는 경우에, 제 2 데이터를 두 개의 전송라인들을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력한다(S360).
이 때, 두 개의 전송라인들을 통하여 버퍼링을 한다는 뜻은 제 2 데이터를 버퍼링하여 이를 두 개의 출력노드로 출력하는 것이 아니라, 버퍼링 단계 이전에 두 개의 제 2 데이터 신호를 생성하여 이들 각각을 버퍼링한다는 의미이다.
따라서, 반도체 메모리 장치의 테스트모드시의 동작특성이 노멀모드시의 동작특성을 잘 반영하게 된다.
도 3에 도시된 각 단계들은 반드시 도 3에 도시된 순서대로 수행되어야 하는 것은 아니다. 예를 들어, S310단계는 S330단계 직전에 수행될 수도 있고 S350단계 또는 S360단계 직전에 수행될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 8개의 DQ핀을 가진 X8 디바이스를 예로 든 것으로, 설명의 편의를 위하여 도 4에는 4개의 DQ핀(DQ0, DQ1, DQ4, DQ5)만이 도시되어 있고, 이 4개의 DQ핀에 관련된 부분만이 도시되어 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(110), 입/출력 먹스(120), 입/출력 센스앰프(130), 데이터 출력회로(410) 및 데이터 출력핀들(DQ0, DQ1, DQ4, DQ5)을 포함한다.
메모리 셀 어레이(110)는 복수의 셀들로 구성되어 데이터들(D0, D1, D4, D5)을 저장한다.
입/출력 먹스(120) 및 입/출력 센스앰프(130)는 메모리 셀 어레이로부터 데이터들을 전송하고 증폭한다.
메모리 셀 어레이(110), 입/출력 먹스(120) 및 입/출력 센스앰프(130)는 도 1에 도시된 동일한 도면부호를 가진 구성요소들과 같은 방법으로 구현될 수도 있다.
데이터 출력회로(410)는 먹스부(411) 및 출력버퍼부(412)를 포함한다.
먹스부(411)는 노멀모드시에 데이터(D0), 데이터(D1), 데이터(D4) 및 데이터(D5)를 각각 전송라인(L0), 전송라인(L1), 전송라인(L4) 및 전송라인(L5)을 통하여 출력한다.
또한 먹스부(411)는 테스트모드시에 제어신호에 따라 데이터(D0)를 전송라인(L0) 및 전송라인(L4)을 통하여 출력하고 데이터(D1)를 전송라인(L1) 및 전송라인(L5)을 통하여 출력하거나, 데이터(D4)를 전송라인(L0) 및 전송라인(L4)을 통하여 출력하고 데이터(D5)를 전송라인(L1) 및 전송라인(L5)을 통하여 출력한다.
이 때, 제어신호는 외부에서 인가될 수도 있으며, DQM(Input Mask & Output Enable) 핀을 이용하여 인가될 수도 있다. 외부는 반도체 메모리 장치의 외부를 말한다. 제어신호는 복수비트의 신호일 수도 있다. DQM 핀은 upper와 lower의 두 개일 수 있다.
먹스부(411)는 디비먹스(DBMUX)내에 구현될 수도 있다.
먹스부(411)는 6개의 스위치들(421-426)을 포함한다.
노멀모드시에 먹스부(411)의 스위치(421), 스위치(422), 스위치(424) 및 스위치(425)가 닫히고, 스위치(423) 및 스위치(426)는 열린다. 이 때, 스위치가 닫힌다는 것은 스위치가 두 단자 사이를 쇼트(short)시키는 것을 뜻하고, 스위치가 열린다는 것은 스위치가 두 단자 사이를 오픈(open)시키는 것을 뜻한다. 따라서, 데이터(D0), 데이터(D1), 데이터(D4) 및 데이터(D5)는 각각 전송라인(L0), 전송라인(L1), 전송라인(L4) 및 전송라인(L5)을 통하여 출력된다.
테스트모드시에 제어신호에 따라 먹스부(411)의 스위치(421), 스위치(423), 스위치(424) 및 스위치(426)는 닫히고 스위치(422) 및 스위치(425)는 열릴 수 있다. 이 때에는 데이터(D0)가 전송라인(L0) 및 전송라인(L4)을 통하여 출력되고, 데이터(D1)가 전송라인(L1) 및 전송라인(L5)을 통하여 출력된다. 또한, 제어신호에 따라 먹스부(411)의 스위치(422), 스위치(423), 스위치(425) 및 스위치(426)는 닫히고 스위치(421) 및 스위치(424)는 열릴 수 있다. 이 때에는 데이터(D4)가 전송라인(L0) 및 전송라인(L4)을 통하여 출력되고, 데이터(D5)가 전송라인(L1) 및 전송라인(L5)을 통하여 출력된다.
출력버퍼부(412)는 전송라인(L0), 전송라인(L1), 전송라인(L2) 및 전송라인(L3)을 통하여 입력된 데이터 신호들 각각을 버퍼링하여 출력노드(DQ0), 출력노드(DQ1), 출력노드(DQ2) 및 출력노드(DQ3)으로 출력한다.
출력 버퍼부(412)는 통상의 데이터 출력 버퍼를 사용하여 구현될 수도 있다. 출력 버퍼부(412)는 도 1에 도시된 데이터 출력 버퍼(150)와는 달리 제어신호를 이 용하여 데이터를 출력 핀으로 출력할지 여부를 결정할 필요가 없다. 전송라인(L0), 전송라인(L1), 전송라인(L2) 및 전송라인(L3)을 통하여 입력된 데이터 신호들 각각을 버퍼링하여 출력노드(DQ0), 출력노드(DQ1), 출력노드(DQ2) 및 출력노드(DQ3)으로 출력하기만 하면 되므로 출력 버퍼부(412)는 도 1에 도시된 데이터 출력 버퍼(150)보다 훨신 용이하게 구현할 수 있다.
동작 닫히는 스위치 열리는 스위치
노멀모드 D0 -> L0 D1 -> L1 D4 -> L4 D5 -> L5 421, 422, 424, 425 423, 426
테스트 모드 1모드 D0 -> L0, L4 D1 -> L1, L5 421, 423, 424, 426 422, 425
2모드 D4 -> L0, L4 D5 -> L1, L5 422, 423, 425, 426 421, 424
상기 표 1은 도 4에 도시된 먹스부의 동작을 정리한 표이다.
표 1에 기재된 부호 및 숫자는 모두 도 4에 도시된 부호 및 숫자와 대응된다.
표 1 및 도 4를 참조하면, 먹스부(411)는 노멀모드시에 데이터(D0), 데이터(D1), 데이터(D4) 및 데이터(D5)를 각각 전송라인(L0), 전송라인(L1), 전송라인(L4) 및 전송라인(L5)을 통하여 출력한다. 이 때, 스위치(421), 스위치(422), 스위치(424), 스위치(425)는 닫히고 스위치(423) 및 스위치(426)는 열린다.
테스트모드시에 먹스부(411)는 제어신호가 1모드일 경우에 스위치(421), 스 위치(423), 스위치(424) 및 스위치(426)는 닫히게 하고 스위치(422) 및 스위치(425)는 열리게 한다. 이 때에는 데이터(D0)가 전송라인(L0) 및 전송라인(L4)을 통하여 출력되고, 데이터(D1)가 전송라인(L1) 및 전송라인(L5)을 통하여 출력된다.
먹스부(411)는 제어신호가 2모드일 경우에 스위치(422), 스위치(423), 스위치(425) 및 스위치(426)는 닫히게 하고 스위치(421) 및 스위치(424)는 열리게 한다. 이 때에는 데이터(D4)가 전송라인(L0) 및 전송라인(L4)을 통하여 출력되고, 데이터(D5)가 전송라인(L1) 및 전송라인(L5)을 통하여 출력된다.
도 5는 도 4에 도시된 버퍼부의 일 예의 회로도이다.
도 5를 참조하면, 버퍼부(411)는 6개의 스위치들(521-526) 및 스위칭신호 발생부(510)를 포함한다.
6개의 스위치들(521-526)은 도 4의 스위치들(421-426)과 동일한 기능을 수행한다. 도 5의 예에서 6개의 스위치들(521-526)은 모두 CMOS 트랜스미션 게이트를 이용하여 구현한다. CMOS 트랜스미션 게이트는 인가되는 스위칭신호에 따라 양 단자를 전기적으로 쇼트(short)시키거나 오픈(open)시킨다.
스위칭신호 발생부(510)는 제어신호에 따라 6개의 스위치들(521-526)을 적절하게 제어하기 위한 스위칭신호를 생성한다. 도 5에 도시된 제 2 리드 펄스신호(SRP)는 적절한 타이밍에 데이터를 샘플링하기 위한 것으로, 논리 1로 인가되는 경우만을 가정한다.
스위칭신호 발생부(510)는 4개의 낸드 게이트(511-516)를 포함한다.
먼저, 제 1 제어신호(RDM0) 및 제 2 제어신호(RDM1)가 논리 0인 경우에 낸드 게이트들(511-516)의 출력은 모두 논리 1이 된다. 따라서 스위치(521), 스위치(522), 스위치(524) 및 스위치(525)는 열리고, 스위치(523) 및 스위치(526)는 닫힌다. 이 경우는 데이터들(D0, D1, D4, D5) 중 어느 하나도 전송라인들(L0, L1, L2, L3)로 전송되지 않는다.
제 1 제어신호(RDM0)가 논리 1이고 제 2 제어신호(RDM1)가 논리 0인 경우에 낸드게이트(511) 및 낸드게이트(514)의 출력은 논리 0이 되고, 낸드게이트(512), 낸드게이트(513), 낸드게이트(515) 및 낸드게이트(516)의 출력은 논리 1이 된다. 따라서, 스위치(521), 스위치(523), 스위치(524) 및 스위치(526)는 닫히고, 스위치(522) 및 스위치(525)는 열린다. 이 경우는 데이터(D0)가 전송라인(L0) 및 전송라인(L4)으로 전송되고, 데이터(D1)가 전송라인(L1) 및 전송라인(L5)으로 전송된다.
제 1 제어신호(RDM0)가 논리 0이고 제 2 제어신호(RDM1)가 논리 1인 경우에 낸드게이트(513) 및 낸드게이트(516)의 출력은 논리 0이 되고, 낸드게이트(511), 낸드게이트(512), 낸드게이트(514) 및 낸드게이트(515)의 출력은 논리 1이 된다. 따라서, 스위치(522), 스위치(523), 스위치(525) 및 스위치(526)는 닫히고, 스위치(521) 및 스위치(524)는 열린다. 이 경우는 데이터(D4)가 전송라인(L0) 및 전송라인(L4)으로 전송되고, 데이터(D5)가 전송라인(L1) 및 전송라인(L5)으로 전송된다.
제 1 제어신호(RDM0) 및 제 2 제어신호(RDM1)가 논리 1인 경우에 낸드게이트들(511-516)의 출력은 모두 논리 0이 된다. 따라서 스위치(521), 스위치(522), 스위치(524) 및 스위치(525)는 닫히고, 스위치(523) 및 스위치(526)는 열린다. 이 경우는 데이터들(D0, D1, D4, D5)이 각각 전송라인들(L0, L1, L2, L3)로 전송된다.
제 1 제어신호(RDM0) 및 제 2 제어신호(RDM1)는 모두 외부에서 인가될 수도 있으며, DQM(Input Mask & Output Enable) 핀을 이용하여 인가될 수도 있다. 이 때, DQM 핀은 upper와 lower의 두 개일 수 있다. 외부는 반도체 메모리 장치의 외부를 말한다.
RDM1 RDM0 동작
0 0 not used
0 1 D0 -> L0, L4 D1 -> L1, L5
1 0 D4 -> L0, L4 D5 -> L1, L5
1 1 D0 -> L0 D1 -> L1 D4 -> L4 D5 -> L5
상기 표 2는 도 5에 도시된 버퍼부의 동작을 정리한 표이다.
도 3 내지 도 5를 이용하여 설명한 반도체 메모리 장치의 데이터 입/출력 방법 및 반도체 메모리 장치에 의하면 테스트시 핀 수를 줄이기 위해 외부에서 데이터 출력핀들을 연결할 필요가 없다. 테스트시에 테스터는 데이터 출력핀들 모두에 각각 연결되지 않고, 내부에서 연결되어 있는 두 데이터 출력핀 중 하나에 연결된다. 테스터가 내부적으로 연결되어 있는 두 개의 데이터 출력핀 중 하나와 연결되면 제어신호에 따라 두 개의 데이터를 모두 읽을 수 있다.
도 6은 본 발명에 따른 핀 병합방법을 이용한 테스트 방법을 설명하기 위한 블록도이다.
도 6은 X8 디바이스에 대하여 테스트를 수행하는 경우를 예로 든 것이다.
도 6을 참조하면, 반도체 메모리 장치의 데이터 출력핀들(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)은 각각 두 개씩 내부에서 전기적으로 연결될 수 있다. 즉, 반도체 메모리 장치의 내부에서 데이터 출력핀(DQ0)은 데이터 출력핀(DQ4)과 연결될 수 있고, 데이터 출력핀(DQ1)은 데이터 출력핀(DQ5)과 연결될 수 있고, 데이터 출력핀(DQ2)은 데이터 출력핀(DQ6)과 연결될 수 있고, 데이터 출력핀(DQ3)은 데이터 출력핀(DQ7)과 연결될 수 있다.
테스터(210)는 8개의 데이터 출력핀들(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7) 모두와 연결될 필요 없이, 내부에서 연결될 수 있는 데이터 출력핀들의 4개의 쌍과 연결된다. 즉, 테스터(210)는 데이터 출력핀(DQ0) 및 출력핀(DQ4) 중 하나와 연결되고, 데이터 출력핀(DQ1) 및 데이터 출력핀(DQ5) 중 하나와 연결되고, 데이터 출력핀(DQ2) 및 데이터 출력핀(DQ6) 중 하나와 연결되고, 데이터 출력핀(DQ3) 및 데이터 출력핀(DQ7) 중 하나와 연결된다. 따라서 추가적인 와이어링(wiring) 없이도 테스트 시에 더 많은 반도체 메모리 장치들을 테스터에 연결하여 테스트를 수행할 수 있다.
도 3 내지 도 6을 통하여 테스터를 이용한 반도체 메모리 장치의 테스트시에 인터페이스 핀의 수를 줄이기 위한 예를 중심으로 설명하였으나, 본 발명의 기술사상은 테스트에 사용되는 경우에 한하지 아니한다. 즉, 본 발명에 따른 반도체 메모리 장치의 기술사상은 핀 수의 제약이 있는 모든 어플리케이션에 적용될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치 내의 데이터 핀 병 합방법을 설명하기 위한 동작 흐름도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치 내의 데이터 핀 병합방법은 먼저 제 1 데이터 및 제 2 데이터를 메모리 셀 어레이로부터 읽어온다(S710).
이 때, 제 1 데이터 및 제 2 데이터는 입/출력 먹스 및 입/출력 센스 앰프를 통하여 얻어질 수도 있다.
또한, 반도체 메모리 장치 내의 데이터 핀 병합방법은 제어신호를 이용하여 제 1 데이터를 출력할 것인지 제 2 데이터를 출력할 것인지를 판단한다(S720).
이 때, 제어신호는 외부에서 인가될 수도 있으며, DQM(Input Mask & Output Enable) 핀을 이용하여 인가될 수도 있다. 외부는 반도체 메모리 장치의 외부를 말한다. 제어신호는 복수비트의 신호일 수도 있다. DQM 핀은 upper와 lower의 두 개일 수 있다.
반도체 메모리 장치가 제어신호에 의하여 제 1 데이터를 출력하도록 제어되는 경우에, 제 1 데이터를 두 개의 전송라인들을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력한다(S730).
이 때, 두 개의 전송라인들을 통하여 버퍼링을 한다는 뜻은 제 1 데이터를 버퍼링하여 이를 두 개의 출력노드로 출력하는 것이 아니라, 버퍼링 단계 이전에 두 개의 제 1 데이터 신호를 생성하여 이들 각각을 버퍼링한다는 의미이다.
반도체 메모리 장치가 제어신호에 의하여 제 2 데이터를 출력하도록 제어되는 경우에, 제 2 데이터를 두 개의 전송라인들을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력한다(S740).
이 때, 두 개의 전송라인들을 통하여 버퍼링을 한다는 뜻은 제 2 데이터를 버퍼링하여 이를 두 개의 출력노드로 출력하는 것이 아니라, 버퍼링 단계 이전에 두 개의 제 2 데이터 신호를 생성하여 이들 각각을 버퍼링한다는 의미이다.
따라서, 반도체 메모리 장치 내의 데이터 핀 병합에 불구하고, 동작특성의 변화를 줄일 수 있다.
도 7에 도시된 각 단계들은 도 7에 도시된 순서, 역순 또는 동시에 수행될 수도 있다.
도 7을 통하여 설명한 본 발명의 일 실시예에 따른 반도체 메모리 장치 내의 데이터 핀 병합방법은 반도체 메모리 장치 내의 데이터 핀 병합회로를 이용하여 구현될 수 있다. 이 때, 반도체 메모리 장치 내의 데이터 핀 병합회로는 도 4 및 도 5를 통하여 설명한 데이터 출력회로 등으로 구현될 수 있다.
첨부된 도면을 참조하여 반도체 메모리 장치의 데이터 출력방법을 중심으로 설명하였으나 본 발명의 기술사상은 데이터 입력 시에도 동일하게 적용될 수 있다. 또한, 상술한 실시예를 통하여 두 개의 데이터가 병합되는 경우를 중심으로 설명하였으나 세 개 이상의 데이터가 적용되는 경우도 본 발명의 기술사상의 범위를 벗어나는 것으로 볼 수 없다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 데이터 입/출력 방 법 및 반도체 메모리 장치는 반도체 메모리 장치 내부에서 데이터 핀을 병합한다. 따라서, 테스터와 연결되는 인터페이스 핀을 줄일 수 있고 패키지 외부에서 출력핀들을 전기적으로 연결시킬 필요가 없어, 테스트 시간을 단축하고 테스트 비용을 절감하여 생산성을 향상시킬 수 있다. 또한, 내부적으로 데이터 핀이 병합되어 데이터 핀 병합에 따른 핀 로드(load)의 증가 등 여러 가지 I/O 관련 파라미터들의 변화를 줄일 수 있어 데이터 핀 병합을 이용한 테스트 등을 효과적으로 수행할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 제 1 데이터 및 제 2 데이터를 메모리 셀 어레이로부터 읽어오는 단계;
    노멀모드시에 상기 제 1 데이터 및 제 2 데이터를 버퍼링하여 각각 제 1 출력노드 및 제 2 출력노드로 출력하는 단계; 및
    테스트모드시에 제어신호에 따라 상기 제 1 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 상기 제 1 출력노드 및 제 2 출력노드로 출력하거나, 상기 제 2 데이터를 상기 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 상기 제 1 출력노드 및 제 2 출력노드로 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입/출력 방법.
  2. 제 1 항에 있어서,
    상기 제어신호는 외부에서 인가할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입/출력 방법.
  3. 제 2 항에 있어서,
    상기 반도체 메모리 장치는 디디알 디램이고, 상기 제어신호는 DQM핀을 통하여 외부에서 인가할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입/출력 방법.
  4. 제 2 항에 있어서,
    상기 노멀모드시에 제 1 출력노드 및 제 2 출력노드로 출력하는 단계는 상기 제 1 데이터를 상기 제 1 전송라인으로 전송되도록 하고, 상기 제 2 데이터를 상기 제 2 전송라인으로 전송되도록 하고, 상기 제 1 전송라인 및 제 2 전송라인이 전기적으로 연결되지 않도록 하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입/출력 방법.
  5. 제 4 항에 있어서,
    상기 테스트모드시에 제 1 출력노드 및 제 2 출력노드로 출력하는 단계는 상기 제어신호에 따라 상기 제 1 데이터를 상기 제 1 전송라인으로 전송되도록 하고 상기 제 1 전송라인 및 제 2 전송라인이 전기적으로 연결되도록 하거나, 상기 제 2 데이터를 상기 제 2 전송라인으로 연결되도록 하고 상기 제 1 전송라인 및 제 2 전송라인이 전기적으로 연결되도록 하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입/출력 방법.
  6. 각각 데이터 신호들을 출력하는 제 1 및 제 2 출력 노드;
    복수의 셀들로 구성되어 데이터를 저장하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로부터 제 1 및 제 2 데이터를 읽어와서 상기 제 1 및 제 2 출력 노드로 출력될 상기 데이터 신호들을 생성하는 데이터 출력회로를 포함하고,
    상기 데이터 출력회로는
    노멀모드시에 상기 제 1 데이터 및 제 2 데이터를 버퍼링하여 각각 상기 제 1 출력 노드 및 제 2 출력 노드로 출력하고,
    테스트모드시에 제어신호에 따라 상기 제 1 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 상기 제 1 출력노드 및 제 2 출력노드로 출력하거나, 상기 제 2 데이터를 상기 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 상기 제 1 출력노드 및 제 2 출력노드로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어신호는 외부에서 인가할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 반도체 메모리 장치는 디디알 디램이고, 상기 제어신호는 DQM핀을 통하여 외부에서 인가할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6 항에 있어서, 상기 데이터 출력회로는
    노멀모드시에 상기 제 1 데이터 및 제 2 데이터를 각각 제 1 전송라인 및 제 2 전송라인을 통하여 출력하고, 테스트모드시에 상기 제어신호에 따라 상기 제 1 데이터를 상기 제 1 전송라인 및 제 2 전송라인을 통하여 출력하거나, 상기 제 2 데이터를 상기 제 1 전송라인 및 제 2 전송라인을 통하여 출력하는 먹스부; 및
    상기 제 1 전송라인 및 제 2 전송라인을 통하여 입력된 데이터 신호들을 버퍼링하여 상기 제 1 출력노드 및 제 2 출력노드로 출력하는 출력버퍼부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 먹스부는
    상기 제 1 데이터를 상기 제 1 전송라인으로 전송할지 여부를 결정하는 제 1 스위치;
    상기 제 2 데이터를 상기 제 2 전송라인으로 전송할지 여부를 결정하는 제 2 스위치; 및
    상기 제 1 전송라인 및 제 2 전송라인 사이를 연결할지 여부를 결정하는 제 3 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 노멀모드시에 상기 제 1 스위치 및 상기 제 2 스위치는 닫히고, 상기 제 3 스위치는 열리는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 테스트모드시에 상기 제어신호에 따라 상기 제 1 스위치 및 제 3 스위 치는 닫히고 제 2 스위치는 열리거나, 상기 제 2 스위치 및 제 3 스위치는 닫히고 제 1 스위치는 열리는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 1 데이터 및 제 2 데이터를 메모리 셀 어레이로부터 읽어오는 단계; 및
    제어신호에 따라 상기 제 1 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력하거나, 상기 제 2 데이터를 상기 제 1 전송라인 및 제 2 전송라인을 통하여 버퍼링하여 상기 제 1 출력노드 및 제 2 출력노드로 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치 내의 데이터 핀 병합방법.
  14. 제 13 항에 있어서,
    상기 제어신호는 상기 반도체 메모리 장치의 외부에서 인가할 수 있는 것을 특징으로 하는 반도체 메모리 장치 내의 데이터 핀 병합방법.
  15. 제 14 항에 있어서,
    상기 반도체 메모리 장치는 디디알 디램이고, 상기 제어신호는 DQM핀을 통하여 외부에서 인가할 수 있는 것을 특징으로 하는 반도체 메모리 장치 내의 데이터 핀 병합방법.
  16. 제 14 항에 있어서,
    상기 제 1 출력노드 및 제 2 출력노드로 출력하는 단계는 상기 제어신호에 따라 상기 제 1 데이터를 상기 제 1 전송라인으로 전송되도록 하고 상기 제 1 전송라인 및 제 2 전송라인이 전기적으로 연결되도록 하거나, 상기 제 2 데이터를 상기 제 2 전송라인으로 연결되도록 하고 상기 제 1 전송라인 및 제 2 전송라인이 전기적으로 연결되도록 하는 것을 특징으로 하는 반도체 메모리 장치 내의 데이터 핀 병합방법.
  17. 제어신호에 따라 메모리 셀 어레이로부터 읽어온 제 1 데이터를 제 1 전송라인 및 제 2 전송라인을 통하여 출력하거나, 상기 메모리 셀 어레이로부터 읽어온 제 2 데이터를 상기 제 1 전송라인 및 제 2 전송라인을 통하여 출력하는 먹스부; 및
    상기 제 1 전송라인 및 제 2 전송라인을 통하여 입력된 데이터 신호를 버퍼링하여 제 1 출력노드 및 제 2 출력노드로 출력하는 출력버퍼부를 포함하는 것을 특징으로 하는 반도체 메모리 장치 내의 데이터 핀 병합회로.
  18. 제 17 항에 있어서,
    상기 제어신호는 외부에서 인가할 수 있는 것을 특징으로 하는 반도체 메모리 장치 내의 데이터 핀 병합회로.
  19. 제 18 항에 있어서,
    상기 반도체 메모리 장치는 디디알 디램이고, 상기 제어신호는 DQM핀을 통하여 외부에서 인가할 수 있는 것을 특징으로 하는 반도체 메모리 장치 내의 데이터 핀 병합회로.
  20. 제 18 항에 있어서, 상기 먹스부는
    상기 제 1 데이터를 상기 제 1 전송라인으로 전송할지 여부를 결정하는 제 1 스위치;
    상기 제 2 데이터를 상기 제 2 전송라인으로 전송할지 여부를 결정하는 제 2 스위치; 및
    상기 제 1 전송라인 및 제 2 전송라인 사이를 연결할지 여부를 결정하는 제 3 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치 내의 데이터 핀 병합회로.
  21. 제 20 항에 있어서,
    상기 먹스부는 상기 제어신호에 따라 상기 제 1 스위치 및 제 3 스위치를 닫고 제 2 스위치는 열거나, 상기 제 2 스위치 및 제 3 스위치는 닫고 제 1 스위치는 여는 것을 특징으로 하는 반도체 메모리 장치 내의 데이터 핀 병합회로.
  22. 제 1 데이터 및 제 2 데이터를 메모리 셀 어레이로부터 읽어오는 단계;
    노멀모드시에 상기 제 1 데이터 및 제 2 데이터를 버퍼링하여 각각 제 1 출 력노드 및 제 2 출력노드로 출력하는 단계; 및
    테스트모드시에 외부에서 인가되는 제어신호에 따라 상기 제 1 데이터를 버퍼링하여 상기 제 1 출력노드로 출력하거나, 상기 제 2 데이터를 버퍼링하여 상기 제 1 출력노드로 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입/출력 방법.
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