KR100265764B1 - 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리장치 - Google Patents

다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치를 개시한다. 이는 다수군의 데이터 입출력 채널들에 실린 데이터들을 입력하여 버퍼링하는 다수군의 데이터 입력 버퍼들, 테스트 모드에서 어느 하나가 활성화되는 다수의 제어 신호들에 응답하고, 상기 다수군의 데이터 입력 버퍼들에서 버퍼링된 데이터들을 메모리 셀들에 저장하는 1군의 라이트 멀티플렉서들, 상기 다수의 제어 신호들에 응답하여 상기 메모리 셀들로부터 데이터들을 입력하는 1군의 리드 멀티플렉서들, 상기 리드 멀티플렉서들에서 출력된 데이터들을 버퍼링하여 상기 데이터 입출력 *채널들로 출력하는 다수군의 데이터 출력 버퍼들, 및 테스트 모드에서 동작하고 상기 메모리 셀들에 저장된 데이터들을 입력하여 상기 데이터들을 비교한 비교 데이터들을 상기 리드 멀티플렉서들로 출력하는 1군의 비교기들을 구비하고, 테스트 모드에서 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 어느 하나가 활성화될 경우 그에 대응하는 1군의 데이터 입출력 채널들만으로 데이터들이 입력 또는 출력된다.

Description

다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치를 테스트하는 시간을 줄임으로써 테스트 비용을 줄이려는 시도가 이루어지고 있는데, 특히 데이터 입출력 채널이 한정된 테스트 장비에서 한번에 보다많은 수의 반도체 메모리 장치를 테스트하기 위해서는 반도체 메모리 장치의 데이터 입출력 채널의 수를 줄여야한다.
도 1은 종래 기술에 의한 대표 데이터 입출력 채널군을 통해 테스트되는 반도체 메모리 장치이다.
상기 도 1을 참조하면, 상기 반도체 메모리 장치는 4군의 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol), 4군의 데이터 출력 버퍼들(DOUT BUF i,DOUT BUF j,DOUT BUF k,DOUT BUF l), 4군의 데이터 입력 버퍼들(DIN BUF i,DIN BUF j,DIN BUF k,DIN BUF l), 1군의 리드 멀티플렉서들(RMUX), 1군의 비교기들(COMP), 1군의 라이트 멀티플렉서들(WMUX), 및 1군의 데이터 입력 드라이버들(DINDRV)을 포함한다.
정상 모드(normal mode)에서 상기 반도체 메모리 장치의 동작 상태를 설명하면 다음과 같다.
먼저 상기 반도체 메모리 장치 외부로부터 상기 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol)을 통해 데이터들이 입력되면, 상기 데이터들은 상기 데이터 입력 버퍼들(DIN BUF i,DIN BUF j,DIN BUF k,DIN BUF l)에서 각각 버퍼링된 후 상기 데이터 라인들(Dli,Dlj,Dlk,Dll)에 실려 상기 라이트 멀티플렉서들(WMUX) 및 데이터 입력 드라이버들(DINDRV)을 차례로 통과한다. 상기 데이터 입력 드라이버들(DINDRV)에서 출력된 데이터들은 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실려 메모리 셀들에 라이트된다.
그리고 상기 메모리 셀들에 저장된 데이터들은 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실려 상기 리드 멀티플렉서들(RMUX)에 입력되고 상기 멀티플렉서들(RMUX)에서 출력된 데이터들은 상기 데이터 버스들(DBi,DBj,DBk,DBl)에 실려 상기 데이터 출력 버퍼들(DOUT BUF i,DOUT BUF j,DOUT BUF k,DOUT BUF l)에 입력되어 버퍼링된 후 상기 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol)을 통해 반도체 메모리 장치 외부로 출력된다.
테스트 모드(test mode)에서 상기 반도체 메모리 장치의 동작 상태를 설명하면 다음과 같다.
먼저 상기 제어 신호(MDQE)를 활성화시키고 대표 데이터 입출력 채널, 예컨대 i군 데이터 입출력 채널들(I/Oi)을 통해 데이터들을 입력하면, 상기 데이터들은 i군 데이터 입력 버퍼들(DIN BUF i)에서 버퍼링된 후 상기 i군 데이터 라인들(Dli)을 통해 상기 라이트 멀티플렉서들(WMUX)에 입력된다. 상기 라이트 멀티플렉서들(WMUX)에서 출력된 데이터들은 데이터 입력 드라이버들(DINDRV)에 입력되고 상기 데이터 입력 드라이버(DINDRV)들에서 출력된 데이터들은 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 동시에 실려 메모리 셀들에 저장된다.
그리고 상기 메모리 셀에 저장된 데이터들은 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)을 통해 상기 비교기들(COMP)에 입력되고 상기 비교기들(COMP)에서 출력된 비교 데이터들(PCOM)은 상기 리드 멀티플렉서들(RMUX)과 i군 데이터 출력 버퍼들(DOUT BUF I)을 차례로 통과한 후 상기 i군 데이터 입출력 채널들(I/Oi)을 통해 상기 반도체 메모리 장치 외부로 출력된다.
따라서 종래 기술에 의한 반도체 메모리 장치는 라이트 멀티플렉서들(WMUX)과 리드 멀티플렉서들(RMUX)이 상기 제어 신호(MDQE)에 응답되도록하여 정상 모드에서는 상기 4군의 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol)모두로 데이터들이 입력 또는 출력되게 하고 테스트 모드에서는 정해진 1군의 데이터 입출력 채널들만을 통해 데이터들이 입력 또는 출력된다.
도 2는 상기 도 1에 도시된 리드 멀티플렉서들(RMUX) 중 어느 하나의 회로도이다.
상기 도 2를 참조하면, 상기 리드 멀티플렉서(RMUX)는 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실린 데이터들을 각각 버퍼링하는 제 1 버퍼링부(11), 비교기(도 1의 COMP)에서 출력된 비교 데이터(FCOM)와 상기 제 1 버퍼링부(11)에서 버피링된 데이터 중 어느 하나를 선택하는 제 1 선택부(12), 및 상기 제 1 선택부(12)에서 선택된 데이터를 래치하는 제 1 래치부(13)를 포함한다.
상기 제 1 버퍼링부(11)는 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 각각 직렬로 연결된 인버터들(111 및 112, 121 및 122, 131 및 132, 141 및 142)을 포함하고 상기 제 1 래치부(13)는 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실린 데이터들을 각각 래치하는 인버터들(114 내지 116, 124 내지 126, 134 내지 136, 144 내지 146)을 포함한다.
상기 제 1 선택부(12)는 제 1 제어부(101), 제 1 스위칭부(102), 및 제 2 스위칭부(103)로 이루어진다.
상기 제 1 제어부(101)는 상기 제 1 스위칭부(102) 및 상기 제 2 스위칭부(103) 중 어느 하나를 스위칭온하기 위한 것으로서, 상기 리드 멀티플렉서(RMUX)가 인에이블될 때 논리 하이로 활성화되는 리드 멀티플렉서 인에이블 신호(RMUXE)와 상기 제어 신호(MDQE)를 입력으로하는 제 1 낸드 게이트(104), 상기 제어 신호(MDQE)를 반전시키는 인버터(105), 상기 인버터(105)에서 출력된 신호와 상기 리드 멀티플렉서 인에이블 신호(RMUXE)를 입력으로하는 제 2 낸드 게이트(106)를 구비한다.
상기 제 1 스위칭부(102)는 상기 제 1 낸드 게이트(104)에서 출력된 신호에 의해 스위칭온될 때 상기 비교 데이터(FCOM)를 상기 제 1 래치부(13)로 전송하는 역할을 하고, 상기 제 1 낸드 게이트(104)에서 출력된 신호를 반전시키는 인버터(109), 및 그 일단으로는 상기 제 1 낸드 게이트(104)에서 출력된 신호가 입력되고 그 다른 단으로는 상기 인버터(109)에서 출력된 신호가 입력되는 전송 게이트(108)로 이루어진다.
상기 제 2 스위칭부(103)는 상기 제 2 낸드 게이트(106)에서 출력된 신호에 의해 스위칭 온될 때 상기 제 1 버퍼링부(11)에서 출력된 데이터들을 상기 제 1 래치부(13)로 전송하기 위한 것으로서, 상기 제 2 낸드 게이트(106)에서 출력된 신호를 반전시키는 인버터(109), 및 그 일단으로는 상기 제 2 낸드 게이트(106)에서 출력된 신호가 입력되고 그 다른 단으로는 상기 인버터(108)에서 출력된 신호가 입력되는 다수의 전송 게이트들(113,123,133,143)로 이루어진다.
정상 모드에서 상기 제어 신호(MDQE)는 논리 로우로 디세이블되고 이때 상기 리드 멀티플렉서(RMUX)의 동작 상태를 설명하면 다음과 같다.
상기 제 1 스위칭부(102)는 스위칭 오프되고 상기 제 2 스위칭부(103)는 스위칭 온되어 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실린 데이터들은 상기 제 1 버퍼링부(11) 및 제 1 래치부(13)를 차례로 통과하여 데이터 버스들(DBi,DBj,DBk,DBl)에 각각 실린다. 상기 데이터 버스들(DBi,DBj,DBk,DBl)에 실린 데이터들은 데이터 출력 버퍼들(도 1의 DOUT BUF i,DOUT BUF j,DOUT BUF k,DOUT BUF l)을 통과한 후 상기 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol)을 통해 반도체 메모리 장치 외부로 출력된다.
이어서 테스트 모드에서 상기 제어 신호(MDQE)는 논리 하이로 활성화되고, 이때 상기 리드 멀티플렉서(RMUX)의 동작 상태를 설명하면 다음과 같다.
상기 제 1 스위칭부(102)는 스위칭 온되고 상기 제 2 스위칭부(103)는 스위칭 오프되어 상기 비교 데이터(FCOM)는 i군 데이터 버스(DBi)에만 실리게 된다. 상기 i군 데이터 버스(DBi)에 실린 상기 비교 데이터(FCOM)는 i군 데이터 출력 버퍼(DOUT BUF I)에 입력되고 i군 데이터 입출력 채널(I/Oi)만을 통해 반도체 메모리 장치 외부로 출력된다.
도 3은 상기 도 1에 도시된 라이트 멀티플렉서들(WMUX) 중 어느 하나의 회로도이다.
상기 도 3을 참조하면, 상기 라이트 멀티플렉서(WMUX)는 데이터 라인들(Dli,Dlj,Dlk,Dll)에 실린 데이터들을 각각 버퍼링하는 제 2 버퍼링부(21), 상기 제 2 버퍼링부(21)에서 출력된 데이터들 중 상기 데이터 라인들(Dli,Dlj,Dlk,Dll)모두에 실린 데이터들 및 1개의 대표 데이터 라인, 예컨대 i군 데이터 라인(Dli)에 실린 데이터 중 어느 하나를 선택하는 제 2 선택부(22), 및 상기 제 2 선택부(22)에서 선택된 데이터를 래치하는 제 2 래치부(23)를 포함한다.
상기 제 2 버퍼링부(21)는 데이터 라인들(Dli,Dlj,Dlk,Dll)에 각각 직렬로 연결된 인버터들(151 및 152, 161 및 162, 171 및 172, 181 및 182)을 포함하고 상기 제 2 래치부(23)는 상기 제 2 선택부(22)에서 출력된 데이터들을 각각 래치하는 인버터들(155 내지 157, 165 내지 167, 175 내지 177, 185 내지 187)을 포함한다.
상기 제 2 선택부(22)는 제 2 제어부(191), 제 3 스위칭부(192), 및 제 4 스위칭부(193)로 이루어진다.
상기 제 2 제어부(191)는 상기 제 3 스위칭부(192), 및 제 4 스위칭부(193) 중 어느 하나를 스위칭 온하기 위한 것으로서, 상기 라이트 멀티플렉서(WMUE)가 인에이블될 때 논리 하이로 활성화되는 라이트 멀티플렉서 인에이블 신호(WMUXE)를 반전시키는 인버터(194), 상기 인버터(194)에서 출력된 신호와 상기 제어 신호(MDQE)를 입력으로하는 노아 게이트(195), 및 상기 라이트 멀티플렉서 인에이블 신호(WMUXE)와 상기 제어 신호(MDQE)를 입력으로하는 제 3 낸드 게이트(196)를 구비한다.
상기 제 3 스위칭부(192)는 상기 노아 게이트(195)에서 출력된 신호에 의해 스위칭 온될 때 상기 데이터 라인들(Dli,Dlj,Dlk,Dll)에 실린 데이터들을 상기 제 2 래치부(33)로 전송하기 위한 것으로서, 상기 노아 게이트(195)에서 출력된 신호를 반전시키는 인버터(198), 및 그 일단으로는 상기 노아 게이트(195)에서 출력된 신호가 입력되고 그 다른 단으로는 상기 인버터(198)에서 출력된 신호가 입력되는 다수의 전송 게이트들(153,163,173,183)로 이루어진다.
상기 제 4 스위칭부(193)는 상기 제 3 낸드 게이트(196)에서 출력된 신호에 의해 스위칭 온될 때 상기 i군 데이터 라인(Dli)에 실린 데이터만을 상기 제 2 래치부(33)로 전송하기 위한 것으로서, 상기 제 3 낸드 게이트(196)에서 출력된 신호를 반전시키는 인버터(197), 및 그 일단으로는 상기 제 3 낸드 게이트(196)에서 출력된 신호가 입력되고 그 다른 단으로는 상기 인버터(197)에서 출력된 신호가 입력되는 다수의 전송 게이트들(154,164,174,184)로 이루어진다.
상기 라이트 멀티플렉서(WMUX)의 동작 상태를 설명하면 다음과 같다.
먼저 상기 제어 신호(MDQE)가 논리 로우로 디세이블되는 정상 모드에서는, 상기 제 3 스위칭부(192)는 스위칭 온되고 상기 제 4 스위칭부(193)는 스위칭 오프되어 상기 데이터 라인들(Dli,Dlj,Dlk,Dll)에 실린 데이터들은 상기 제 2 버퍼링부(21), 제 2 래치부(23), 및 데이터 입력 드라이버(DINDRV, 24)를 차례로 통과하여 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 각각 실려 메모리 셀들에 저장된다.
이어서, 상기 제어 신호(MDQE)가 논리 하이로 활성화되는 테스트 모드에서는, 상기 제 3 스위칭부(192)는 스위칭 오프되고 상기 제 4 스위칭부(193)는 스위칭 온되어 상기 i군 데이터 라인(Dli)에 실린 데이터만 상기 제 2 버퍼링부(21)에서 버퍼링된 후 상기 제 2 래치부(23)를 통해 4개의 데이터 입출력선(DIOi,DIOj,DIOk,DIOl)에 실리게 된다. 다시말해서 상기 i군 데이터 라인(Dli)의 데이터는 동시에 4개의 데이터 입출력선(DIOi,DIOj,DIOk,DIOl) 모두에 실려 메모리 셀로 전송된다. 이때 상기 i군 데이터 라인(Dli)에 실린 데이터는 i군 데이터 입출력 채널(I/Oi)을 통해 입력된 데이터이다.
상기에서 설명한 바와 같이 종래의 반도체 메모리 장치는 테스트 모드에서 대표 데이터 입출력 채널이 고정되어 있고 이러한 반도체 메모리 장치를 데이터 입출력 채널 수가 한정된 테스트 장비로 테스트할 때 상기 대표 데이터 입출력 채널과 관련된 회로들, 예컨대 데이터 출력 버퍼, 데이터 입력 버퍼, 리드 멀티플렉서, 라이트 멀티플렉서 등에 단선(open), 합선(short), 누설(leakage)등과 같은 패일(fail)이 발생할 경우 그 패일 원인을 찾아낼 수 있지만 상기 대표 데이터 입출력 채널을 제외한 나머지 데이터 입출력 채널과 관련된 회로들에 패일이 발생할 경우 그 패일 원인을 찾아낼 수 없다는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 데이터 입출력 채널 수를 줄이면서 반도체 메모리 장치 내부의 데이터 입출력 관련 회로들을 모두 테스트할 수 있는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래 기술에 의한 대표 데이터 입출력 채널군을 통해 테스트되는 반도체 메모리 장치이다.
도 2는 상기 도 1에 도시된 리드 멀티플렉서들(RMUX) 중 어느 하나의 회로도이다
도 3은 상기 도 1에 도시된 라이트 멀티플렉서들(WMUX) 중 어느 하나의 회로도이다.
도 4는 본 발명에 의한 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치이다.
도 5는 상기 도 4에 도시된 리드 멀티플렉서들(RMUX) 중 어느 하나의 회로도이다.
도 6은 상기 도 4에 도시된 라이트 멀티플렉서들(WMUX) 중 어느 하나의 회로도이다.
상기 과제를 이루기 위하여 본 발명은 다수군의 데이터 입출력 채널들에 실린 데이터들을 입력하여 버퍼링하는 다수군의 데이터 입력 버퍼들, 테스트 모드에서 어느 하나가 활성화되는 다수의 제어 신호들에 응답하고, 상기 다수군의 데이터 입력 버퍼들에서 버퍼링된 데이터들을 메모리 셀들에 저장하는 1군의 라이트 멀티플렉서들, 상기 다수의 제어 신호들에 응답하여 상기 메모리 셀들로부터 데이터들을 입력하는 1군의 리드 멀티플렉서들, 상기 리드 멀티플렉서들에서 출력된 데이터들을 버퍼링하여 상기 데이터 입출력 채널들로 출력하는 다수군의 데이터 출력 버퍼들, 및 테스트 모드에서 동작하고 상기 메모리 셀들에 저장된 데이터들을 입력하여 상기 데이터들을 비교한 비교 데이터들을 상기 리드 멀티플렉서들로 출력하는 1군의 비교기들을 구비하고,
테스트 모드에서 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 어느 하나가 활성화될 경우 그에 대응하는 1군의 데이터 입출력 채널들만으로 데이터들이 입력 또는 출력되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치를 제공한다.
상기 제어 신호들은 상기 반도체 메모리 장치 내부의 패드를 통해 입력되거나 상기 반도체 메모리 장치 외부에서 입력되는 신호들의 조합에 의해 활성화되는 것이 바람직하다.
따라서 본 발명에 의하면, 데이터 입출력 채널군들 중 어느 일군을 선택함으로써 반도체 메모리 장치 내부의 상기 일군의 데이터 입출력 채널과 관련된 회로들을 테스트할 수 있고 데이터 입출력 채널군들을 차례로 모두 선택함으로써 반도체 메모리 장치 내부의 모든 데이터 입출력 채널과 관련된 회로들을 테스트할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명에 의한 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치이다.
상기 도 4를 참조하면, 상기 반도체 메모리 장치는 4군의 데이터 입력 버퍼들(DIN BUF i,DIN BUF j,DIN BUF k,DIN BUF l), 1군의 라이트 멀티플렉서(WMUX)들, 1군의 리드 멀티플렉서(RMUX)들, 4군의 데이터 출력 버퍼들(DOUT BUF i,DOUT BUF j,DOUT BUF k,DOUT BUF l), 및 1군의 비교기(COMP)들을 포함한다.
상기 데이터 입력 버퍼들(DIN BUF i,DIN BUF j,DIN BUF k,DIN BUF l)은 4군의 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol)을 통해 입력된 데이터들을 버퍼링한다.
상기 라이트 멀티플렉서들(WMUX)은 테스트 모드에서 상기 4군의 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol) 중 어느 1군의 데이터 입출력 채널을 선택하기 위한 다수의 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl)에 응답하여 상기 데이터 입력 버퍼들(DIN BUF i,DIN BUF j,DIN BUF k,DIN BUF l)에서 버퍼링된 후 4군의 데이터 라인들(Dli,Dlj,Dlk,Dll)에 실린 데이터들을 입력한다.
상기 라이트 멀티플렉서들(WMUX)에 입력된 데이터들은 4군의 데이터 입력 드라이버들(DINDRV)을 통과한 후 4군의 데이터 입출력선(DIOi,DIOj,DIOk,DIOl)에 실려 메모리 셀들에 저장된다.
상기 리드 멀티플렉서들(RMUX)은 상기 다수의 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl)에 응답하여 상기 4군의 데이터 입출력선(DIOi,DIOj,DIOk,DIOl)에 실린 데이터들을 입력한다.
상기 데이터 출력 버퍼들(DOUT BUF i,DOUT BUF j,DOUT BUF k,DOUT BUF l)은 상기 리드 멀티플렉서들(RMUX)에서 출력되어 4군의 데이터 버스들(DBi,DBj,DBk,DBl)에 실린 데이터를 입력한 후 버퍼링하여 상기 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol)을 통해 반도체 장치 외부로 출력한다.
상기 비교기들(COMP)은 테스트 모드에서 동작하고 상기 메모리 셀에 저장된 데이터들을 입력하여 상기 데이터들을 비교한 비교 데이터들(FCOM)을 상기 리드 멀티플렉서들(RMUX)로 출력한다.
정상 모드(normal mode)에서 상기 반도체 메모리 장치의 동작 상태를 설명하면 다음과 같다.
상기 반도체 메모리 장치 외부로부터 상기 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol)을 통해 데이터들이 입력되면, 상기 데이터들은 상기 데이터 입력 버퍼들(DIN BUF i,DIN BUF j,DIN BUF k,DIN BUF l)에서 각각 버퍼링된 후 데이터 라인들(Dli,Dlj,Dlk,Dll)에 실려 상기 라이트 멀티플렉서들(WMUX)에 입력된다. 상기 라이트 멀티플렉서들(WMUX)에서 출력된 데이터들은 데이터 입력 드라이버들(DINDRV)에 입력되고 상기 데이터 입력 드라이버들(DINDRV)에서 출력된 데이터들은 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실려 메모리 셀들에 라이트된다.
그리고 상기 메모리 셀에 저장된 데이터들은 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실려 상기 리드 멀티플렉서들(RMUX)에 입력되고 상기 멀티플렉서들(RMUX)에서 출력된 데이터들은 데이터 버스들(DBi,DBj,DBk,DBl)에 실려 상기 데이터 출력 버퍼들(DOUT BUF i,DOUT BUF j,DOUT BUF k,DOUT BUF l)에 입력된다. 상기 데이터 출력 버퍼들(DOUT BUF i,DOUT BUF j,DOUT BUF k,DOUT BUF l)에서 버퍼링된 데이터들은 상기 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol)을 통해 반도체 메모리 장치 외부로 출력된다.
이때 상기 리드 멀티플렉서들(RMUX)과 라이트 멀티플렉서들(WMUX)에 입력되는 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl)은 상기 반도체 메모리 장치 내부의 패드를 통해 입력되거나 상기 반도체 메모리 장치 외부에서 입력되는 신호들의 조합으로 이루어진다.
테스트 모드(test mode)에서 상기 반도체 메모리 장치의 동작 상태를 설명하면 다음과 같다.
먼저 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 어느 하나, 예컨대 i번제어 신호(MDQEi)를 활성화시키고 i군 데이터 입출력 채널들(I/Oi)을 통해 데이터들을 입력하면, 상기 데이터들은 i군 데이터 입력 버퍼들(DIN BUF i)에서 버퍼링된 후 상기 i군 데이터 라인들(Dli)을 통해 상기 라이트 멀티플렉서들(WMUX)에 입력된다. 상기 라이트 멀티플렉서들(WMUX)에서 출력된 데이터들은 데이터 입력 드라이버들(DINDRV)에 입력되고 상기 데이터 입력 드라이버들(DINDRV)에서 출력된 데이터들은 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 동시에 실려 메모리 셀들에 라이트된다.
그리고 상기 메모리 셀에 저장된 데이터들은 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)을 통해 상기 비교기들(COMP)에 입력되고 상기 비교기들(COMP)에서 출력된 비교 데이터들(FCOM)은 상기 리드 멀티플렉서들(RMUX)와 i군 데이터 출력 버퍼들(DOUT BUF I)을 차례로 통과한 후 상기 i군 데이터 입출력 채널들(I/Oi)을 통해 상기 반도체 메모리 장치 외부로 출력된다.
또한 j군 제어 신호(MDQEj)를 활성화시킬 경우에는 상기 j군 데이터 입출력 채널들(I/Oj)을 통해 데이터들이 입출력될 수 있다.
따라서 본 발명은 라이트 멀티플렉서(WMUX)들과 리드 멀티플렉서(RMUX)들이 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl)에 응답되도록하여 정상 모드에서는 상기 4군의 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol)모두로 데이터들이 입력 또는 출력되게 하고 테스트 모드에서는 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl)중 어느 하나를 활성화시킴으로써 이에 대응되는 1군의 데이터 입출력 채널들만을 통해 데이터들이 입력 또는 출력되게 할 수 있다.
도 5는 상기 도 4에 도시된 리드 멀티플렉서들(RMUX) 중 어느 하나의 회로도이다.
상기 도 5를 참조하면, 상기 리드 멀티플렉서(RMUX)는 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실린 데이터들을 각각 버퍼링하는 제 1 버퍼링부(51), 비교기(도 4의 COMP)에서 출력된 비교 데이터(FCOM) 및 상기 제 1 버퍼링부(51)에서 버피링된 데이터들 중 어느 하나를 선택하는 제 1 선택부(52), 및 상기 제 1 선택부(52)에서 선택된 데이터들을 래치한 후 데이터 버스들(DBi,DBj,DBk,DBl)로 출력하는 제 1 래치부(53)를 포함한다.
상기 제 1 버퍼링부(51)는 데이터 입출력선(DIOi,DIOj,DIOk,DIOl)들 각각에 직렬로 연결된 인버터들(211 및 212, 221 및 222, 231 및 232, 251 및 252)을 포함하고 상기 제 1 래치부(53)는 상기 데이터 입출력선(DIOi,DIOj,DIOk,DIOl)들에 실린 데이터들을 각각 래치하는 인버터들(214 내지 216, 224 내지 226, 234 내지 236, 244 내지 246)을 포함한다.
상기 제 1 선택부(52)는 제 1 제어부(201), 제 1 스위칭부(202), 및 제 2 스위칭부(203)로 이루어진다.
상기 제 1 제어부(201)는 상기 제 1 스위칭부(202) 및 제 2 스위칭부(203) 중 어느 하나를 스위칭온하기 위한 것으로서, 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 어느 둘, 예컨대 i번 제어 신호(MDQEi)와 j번 제어 신호(MDQEj)를 입력으로하는 제 1 노아 게이트(204), 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 다른 둘, 예컨대 k번 제어 신호(MDQEk)와 l번 제어 신호(MDQEl)를 입력으로하는 제 2 노아 게이트(205), 상기 제 1 및 제 2 노아 게이트(204,205)에서 출력되는 신호를 입력으로하는 제 1 낸드 게이트(206), 상기 제 1 낸드 게이트(206)에서 출력된 신호를 반전시키는 인버터(207), 상기 인버터(207)에서 출력된 신호와 상기 리드 멀티플렉서(RMUX)를 인에이블할 때 논리 하이로 활성화되는 리드 멀티플렉서 인에이블 신호(RMUXE)를 입력으로하는 제 2 낸드 게이트(208), 및 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 어느 하나와 상기 리드 멀티플렉서 인에이블 신호(RMUXE)를 입력으로하는 제 3 내지 제 6 낸드 게이트들(251,261,271,281)을 구비한다.
다시말해서 제 3 낸드 게이트(251)에는 상기 리드 멀티플렉서 인에이블 신호(RMUXE)와 상기 i번 제어 신호(MDQEi)가 입력되고, 제 4 낸드 게이트(261)에는 상기 리드 멀티플렉서 인에이블 신호(RMUXE)와 j번 제어 신호(MDQEj)가 입력된다.
상기 제 1 스위칭부(202)는 상기 제 3 내지 제 6 낸드 게이트들(251,261,271,281)에서 출력된 신호에 응답하여 스위칭온될 때 상기 비교 데이터(FCOM)를 상기 제 1 래치부(13)로 전송하는 역할을 하기 위한 것으로서, 상기 제 3 내지 제 6 낸드 게이트들(251,261,271,281)에서 각각 출력된 신호를 반전시키는 인버터들(252,262,272,282), 및 그 일단으로는 상기 제 3 내지 제 6 낸드 게이트들(251,261,271,281)에서 출력된 신호가 입력되고 그 다른 단으로는 상기 인버터들(252,262,272,282)에서 출력된 신호가 입력되는 전송 게이트들(253,263,273,283)로 이루어진다.
다시말해서 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 어느 하나, 예컨대 i번 제어 신호(MDQEi)가 활성화될 경우 상기 i번 제어 신호(MDQEi)에 연결된 전송 게이트(253)만 스위칭 온된다. 그 결과 상기 비교 데이터(FCOM)는 상기 전송 게이트(253)만을 통해 상기 제 1 래치부(53)로 전송된다.
상기 제 2 스위칭부(203)는 상기 제 2 낸드 게이트(208)에서 출력된 신호에 응답하여 스위칭 온될 때 상기 제 1 버퍼링부(51)에서 출력된 데이터들 모두를 상기 제 1 래치부(53)로 전송하기 위한 것으로서, 상기 제 2 낸드 게이트(208)에서 출력된 신호를 반전시키는 인버터(209), 및 그 일단으로는 상기 제 2 낸드 게이트(208)에서 출력된 신호가 입력되고 그 다른 단으로는 상기 인버터(209)에서 출력된 신호가 입력되는 다수의 전송 게이트들(213,223,233,253)로 이루어진다.
다시말해서 상기 제 1 스위칭부(202)와 상기 제 2 스위칭부(203)는 정상 모드와 테스트 모드에따라 서로 상보적으로 스위칭 온 또는 스위칭 오프된다.
먼저 정상 모드에서 상기 리드 멀티플렉서(RMUX)의 동작 상태를 설명하면 다음과 같다.
상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 모두가 논리 로우로 디세이블되어 있으므로, 상기 제 1 제어부(201)의 상기 제 2 낸드 게이트(208)의 출력단은 논리 로우되고 상기 제 3 내지 제 6 낸드 게이트(251,261,271,281)의 출력단은 논리 하이되어 상기 제 1 스위칭부(202)는 스위칭 오프되고 상기 제 2 스위칭부(203)는 스위칭 온된다.
따라서 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실린 데이터들은 상기 제 1 버퍼링부(51) 및 제 1 래치부(53)를 차례로 통과하여 데이터 버스들(DBi,DBj,DBk,DBl)에 각각 실리게 된다.
상기 데이터 버스들(DBi,DBj,DBk,DBl)에 실린 데이터들은 데이터 입출력 채널들(도 4의 I/Oi,I/Oj,I/Ok,I/Ol)을 통해 반도체 메모리 장치 외부로 출력된다.
이어서 테스트 모드에서 상기 리드 멀티플렉서(RMUX)의 동작 상태를 설명하면 다음과 같다.
상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 어느 하나, 예컨대 i번 제어 신호(MDQEi)가 논리 하이로 활성화될 경우, 상기 제 1 제어부(201)의 상기 제 2 낸드 게이트(208)의 출력단은 논리 하이되어 상기 제 2 스위칭부(203)가 턴오프된다.
그리고 상기 제 3 낸드 게이트(251)의 출력단은 논리 로우되고 상기 제 4 내지 제 6 낸드 게이트들(261,271,281)의 출력단은 논리 하이된다. 그 결과 상기 i번 제어 신호(MDQEi)에 연결된 전송 게이트(253)만 스위칭 온되어 상기 비교 데이터(FCOM)는 i군 데이터 버스(DBi)에만 실리고 상기 i군 데이터 버스(DBi)에 실린 데이터는 i군 데이터 입출력 채널(도 4의 I/Oi)을 통해 반도체 메모리 장치 외부로 출력된다.
또한 상기 j번 제어 신호(MDQEj)만 논리 하이로 활성화될 경우에는, 상기 제 4 낸드 게이트(261)의 출력단은 논리 로우되고 상기 제 3,5,6 낸드 게이트들(251,271,281)의 출력단은 논리 하이되어 상기 비교 데이터(FCOM)는 j군 데이터 버스(DBj)에만 실리고 상기 j군 데이터 버스(DBi)에 실린 데이터는 j군 데이터 입출력 채널(I/Oj)을 통해 출력된다.
따라서 상기에서 설명한 리드 멀티플렉서(RMUX)는 테스트 모드에서 다수의 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl)중 어느 하나를 활성화시킴으로써 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol) 중 상기 활성화된 제어 신호에 대응되는 데이터 입출력 채널만으로 데이터를 출력할 수 있다.
도 6은 상기 도 4에 도시된 라이트 멀티플렉서들(WMUX) 중 어느 하나의 회로도이다.
상기 도 6을 참조하면, 상기 라이트 멀티플렉서(WMUX)는 데이터 라인들(Dli,Dlj,Dlk,Dll)에 실린 데이터들을 각각 버퍼링하는 제 2 버퍼링부(61), 상기 데이터 라인들(Dli,Dlj,Dlk,Dll) 중 어느 하나를 통과한 후 버퍼링된 데이터들 및 상기 데이터 라인들(Dli,Dlj,Dlk,Dll) 모두를 통과한 후 버퍼링된 데이터들 중 어느 하나를 선택하는 제 2 선택부(62), 및 상기 제 2 선택부(62)에서 선택된 데이터를 래치하는 제 2 래치부(63)를 포함한다.
상기 제 2 버퍼링부(61)는 데이터 라인들(Dli,Dlj,Dlk,Dll)에 각각 직렬로 연결된 인버터들(311 및 312, 321 및 322, 331 및 332, 341 및 342)을 포함하고 상기 제 2 래치부(63)는 상기 제 2 선택부(62)에서 출력된 데이터를 각각 래치하는 인버터들(318 내지 320, 328 내지 330, 338 내지 340, 348 내지 350)을 포함한다.
상기 제 2 선택부(62)는 제 2 제어부(301), 제 3 스위칭부(302), 및 제 4 스위칭부(303)로 이루어지고, 상기 제 2 제어부(301)는 상기 라이트 멀티플렉서(WMUX)가 인에이블될 때 논리 하이로 활성화되는 라이트 멀티플렉서 인에이블 신호(WMUXE)와 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl)을 입력으로하여 상기 제 3 스위칭부(302), 및 제 4 스위칭부(303) 중 어느 하나를 스위칭온하는 것으로서, 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 어느 하나와 상기 라이트 멀티플렉서 인에이블 신호(WMUXE)를 입력으로하는 제 11 내지 제 14 낸드 게이트들(351,352,353,354), 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 어느 둘, 예컨대 i번 제어 신호(MDQEi)와 j번 제어 신호(MDQEj)를 입력으로하는 제 11 노아 게이트(355), 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 다른 둘, 예컨대 k번 제어 신호(MDQEk)와 l번 제어 신호(MDQEl)를 입력으로하는 제 12 노아 게이트(356), 상기 제 11 및 제 12 노아 게이트(355,356)에서 출력되는 신호를 입력으로하는 제 15 낸드 게이트(357), 상기 라이트 멀티플렉서 인에이블 신호(WMUXE)를 반전시키는 인버터(358), 및 상기 인버터(358)에서 출력된 신호와 상기 제 15 낸드 게이트(357)에서 출력된 신호를 입력으로하는 제 13 노아 게이트(359)를 구비한다.
다시말해서 상기 제 13 노아 게이트(359)는 상기 제 1 선택부(302)를 스위칭 온하기 위한 신호를 출력하고, 상기 제 11 내지 제 14 낸드 게이트(351,352,353,354)는 상기 제 2 스위칭부(303)를 스위칭 온하기 위한 신호를 출력한다.
상기 제 3 스위칭부(302)는, 상기 제 2 버퍼링부(61)에서 버퍼링된 데이터 중 상기 데이터 라인들(Dli,Dlj,Dlk,Dll) 모두를 통해 전송된 데이터들을 상기 제 2 래치부(63)로 전송하기 위한 것으로서, 상기 제 13 노아 게이트(359)에서 출력된 신호를 반전시키는 인버터(360), 및 그 일단으로는 상기 제 13 노아 게이트(359)에서 출력된 신호가 입력되고 그 다른 단으로는 상기 인버터(360)에서 출력된 신호가 입력되는 다수의 전송 게이트들(313,323,333,343)로 이루어진다.
상기 제 4 스위칭부(303)는 상기 제 2 버퍼링부(61)에서 버퍼링된 데이터 중 상기 데이터 라인들(Dli,Dlj,Dlk,Dll)중 어느 하나를 통해 전송된 데이터를 상기 제 2 래치부(33)로 전송하기 위한 것으로서, 제 1 내지 제 4 전송부(304,305,306,307)를 구비한다.
상기 제 1 내지 제 4 전송부(304,305,306,307)는 상기 제 11 내지 제 14 낸드 게이트(351,352,353,354)에서 출력되는 신호를 각각 반전시키는 인버터들(361,362,363,364), 및 그 일단으로는 상기 제 11 내지 제 14 낸드 게이트(351,352,353,354)에서 출력된 신호 중 어느 하나가 입력되고 그 다른 단으로는 상기 인버터들(361,362,363,364)에서 출력된 신호가 입력되는 다수의 전송 게이트들(314 내지 344, 315 내지 345, 316 내지 346, 317 내지 347)로 이루어진다.
즉, 상기 제 1 전송부(304)가 상기 제 11 낸드 게이트(351)에서 출력된 신호에 응답하여 스위칭 온될 경우, 상기 i군 데이터 라인(Dli)에 실린 데이터는 상기 제 1 전송부(304), 상기 래치부(63), 및 데이터 입력 드라이버(DINDRV, 64)를 차례로 통과한 후 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실려 메모리 셀들에 저장된다.
이때 상기 데이터 입력 드라이버(DINDRV, 64)는 상기 래치부(63)에서 출력된 데이터가 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 그냥 실릴 경우 데이터 리드 동작시 레치에 의한 직류 패쓰(DC current path)가 발생하는 것을 방지하는 역할을 한다.
다시말해서 상기 제 3 스위칭부(302)와 상기 제 4 스위칭부(303)는 정상 모드와 테스트 모드에 따라 서로 상보적으로 스위칭 온 또는 스위칭 오프된다.
먼저 정상 모드에서 상기 라이트 멀티플렉서(WMUX)의 동작 상태를 설명하면 다음과 같다.
상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl)은 논리 로우로 디세이블되므로 상기 제 11 내지 제 14 낸드 게이트(351,352,353,354) 및 상기 제 13 노아 게이트(359)의 출력단은 논리 하이된다. 따라서 상기 제 3 스위칭부(302)는 스위칭 온되고 상기 제 4 스위칭부(303)는 스위칭 오프되어 상기 데이터 라인들(Dli,Dlj,Dlk,Dll)에 실린 데이터들은 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실려 메모리 셀들에 저장된다.
이어서, 테스트 모드에서는 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 어느 하나가 논리 하이로 활성화되므로 상기 제 13 노아 게이트(359)의 출력단은 논리 로우되어 상기 제 3 스위칭부(302)가 스위칭 오프된다.
상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 i번 제어 신호(MDQEi)가 논리 하이로 활성화될 경우, 상기 제 11 낸드 게이트(351)의 출력단은 논리 로우되어 상기 제 4 스위칭부(303)의 제 1 전송부(304)만 스위칭 온된다. 따라서 상기 i군 데이터 라인(Dli)에 실린 데이터는 상기 제 1 전송부(304)를 통해 상기 데이터 입출력선들(DIOi,DIOj,DIOk,DIOl)에 실린다.
또한 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 j번 제어 신호(MDQEj)가 논리 하이로 활성화될 경우, 상기 제 12 낸드 게이트(352)의 출력단은 논리 로우되어 상기 제 4 스위칭부(303)의 제 2 전송부(305)만 스위칭 온된다. 따라서 상기 j군 데이터 라인(Dlj)에 실린 데이터는 상기 제 2 전송부(305)를 통과하여 데이터 입출력선(DIOi,DIOj,DIOk,DIOl)에 실린다.
상기에서 설명한 라이트 멀티플렉서(WMUX)는 테스트 모드에서 다수의 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl)중 어느 하나를 선택하여 활성화시킴으로써 데이터 입출력 채널들(I/Oi,I/Oj,I/Ok,I/Ol) 중 상기 활성화된 제어 신호에 대응되는 데이터 입출력 채널만으로 데이터를 입력할 수 있다.
상기와 같은 테스트 방법은 MDQ(Merged DQ) 뿐만아니라 RDQ(Reduced DQ)에도 응용할 수 있다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의하면, 데이터 입출력 채널군들 중 어느 일군을 선택함으로써 반도체 메모리 장치 내부의 상기 일군의 데이터 입출력 채널과 관련된 회로들을 테스트할 수 있고 데이터 입출력 채널군들을 차례로 모두 선택함으로써 반도체 메모리 장치 내부의 모든 데이터 입출력 채널과 관련된 회로들을 테스트할 수 있다.

Claims (17)

  1. 다수군의 데이터 입출력 채널들에 실린 데이터들을 입력하여 버퍼링하는 다수군의 데이터 입력 버퍼들;
    테스트 모드에서 어느 하나가 활성화되는 다수의 제어 신호들에 응답하고, 상기 다수군의 데이터 입력 버퍼들에서 버퍼링된 데이터들을 메모리 셀들에 저장하기위한 1군의 라이트 멀티플렉서들;
    상기 다수의 제어 신호들에 응답하여 상기 메모리 셀들로부터 데이터들을 입력하는 1군의 리드 멀티플렉서들;
    상기 리드 멀티플렉서들에서 출력된 데이터들을 버퍼링하여 상기 데이터 입출력 채널들로 출력하는 다수군의 데이터 출력 버퍼들; 및
    테스트 모드에서 동작하고 상기 메모리 셀들에 저장된 데이터들을 입력하여 상기 데이터들을 비교한 비교 데이터들을 상기 리드 멀티플렉서들로 출력하는 1군의 비교기들을 구비하고,
    테스트 모드에서 상기 제어 신호들(MDQEi,MDQEj,MDQEk,MDQEl) 중 어느 하나가 활성화될 경우 그에 대응하는 1군의 데이터 입출력 채널들만으로 데이터들이 입력 또는 출력되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제어 신호들은
    상기 반도체 메모리 장치 내부의 패드를 통해 입력되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제어 신호들은
    상기 반도체 메모리 장치 외부에서 입력되는 신호들의 조합에 의해 활성화되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 리드 멀티플렉서는
    상기 메모리 셀에 저장된 데이터들을 입력하여 버퍼링하는 제 1 버퍼링부;
    상기 비교 데이터들 및 상기 버퍼링부에서 출력된 데이터들 중 어느 하나를 선택하는 제 1 선택부; 및
    상기 제 1 선택부에서 출력된 데이터들을 래치하는 제 1 래치부를 구비하는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 1 선택부는
    다수의 제 1 스위칭 수단들을 포함하고 상기 제 1 스위칭 수단들이 스위칭 온될 경우 상기 버퍼링부에서 출력된 데이터들을 전송하는 제 1 스위칭부;
    다수의 제 2 스위칭 수단들을 포함하고 상기 제 2 스위칭 수단들 중 어느 하나가 스위칭 온될 경우 상기 비교 데이터들을 전송하는 제 2 스위칭부; 및
    상기 리드 멀티플렉서를 인에이블하기 위한 리드 멀티플렉서 인에이블 신호와 상기 제어 신호들에 응답하여 상기 제 2 스위칭 수단들 중 어느 하나를 스위칭 온하기 위한 신호, 및 상기 제 1 스위칭 수단들을 스위칭 온하기 위한 신호 중 어느 하나를 출력하는 제 1 제어부를 구비하는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제 1 스위칭 수단들은
    정상 모드에서 스위칭 온되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 제 2 스위칭 수단들 중 어느 하나는
    테스트 모드에서 스위칭 온되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  8. 제 5 항에 있어서, 상기 제 1 스위칭 수단과 제 2 스위칭 수단은
    정상 모드와 테스트 모드에 따라 서로 상보적으로 스위칭 온 또는 스위칭 오프되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  9. 제 5 항에 있어서, 상기 제 1 스위칭 수단들이 스위칭 온될 경우
    상기 버퍼링부에서 출력된 데이터들은 상기 다수군의 데이터 입출력 채널들을 통해 출력되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  10. 제 5 항에 있어서, 상기 제 2 스위칭 수단들 중 어느 하나가 스위칭 온될 경우 상기 비교 데이터들은 상기 다수군의 데이터 입출력 채널들 중 어느 1군의 데이터 입출력 채널들을 통해 출력되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  11. 제 1 항에 있어서, 상기 라이트 멀티플렉서는
    상기 데이터 입력 버퍼들에서 출력된 데이터들을 버퍼링하는 제 2 버퍼링부;
    제 2 버퍼링부에서 출력된 데이터들 중에서 상기 다수군의 데이터 입출력 채널들 모두를 통과한 데이터들 및 어느 1군의 데이터 입출력 채널들을 통과한 데이터들을 선택하는 제 2 선택부; 및
    상기 제 2 선택부에서 출력된 데이터들을 래치하는 제 2 래치부를 구비하는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 제 2 선택부는
    다수의 제 3 스위칭 수단들을 포함하고 상기 제 3 스위칭 수단들이 스위칭 온될 경우 상기 다수군의 데이터 입출력 채널들 모두를 통해 입력된 데이터들을 전송하는 제 3 스위칭부;
    다수의 제 4 스위칭 수단들을 포함하고 상기 제 4 스위칭 수단군들 중 어느 하나가 스위칭 온될 경우 상기 다수군의 데이터 입출력 채널들 중 어느 1군의 데이터 입출력 채널들을 통해 입력된 데이터들을 전송하는 제 4 스위칭부; 및
    상기 라이트 멀티플렉서를 인에이블하기 위한 라이트 멀티플렉서 인에이블 신호와 상기 제어 신호들에 응답하여 상기 제 4 스위칭 수단들 중 어느 하나를 스위칭 온하기 위한 신호, 및 상기 제 3 스위칭 수단들을 스위칭 온하기 위한 신호 중 어느 하나를 출력하는 제 2 제어부를 구비하는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 제 3 스위칭 수단들은
    정상 모드에서 스위칭 온되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  14. 제 12 항에 있어서, 상기 제 4 스위칭 수단들 중 어느 하나는
    테스트 모드에서 스위칭 온되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  15. 제 11 항에 있어서, 상기 제 3 스위칭 수단들이 스위칭 온될 경우
    상기 다수군의 데이터 입출력 채널들 모두를 통해 입력된 데이터들은 메모리 셀들에 저장되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  16. 제 11 항에 있어서, 상기 제 4 스위칭 수단들 중 어느 하나가 스위칭 온될 경우 상기 다수군의 데이터 입출력 채널들 중 어느 1군의 데이터 입출력 채널을 통해 입력된 데이터들만 메모리 셀들에 저장되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
  17. 제 11 항에 있어서, 상기 제 3 스위칭 수단과 제 4 스위칭 수단은
    정상 모드와 테스트 모드에 따라 서로 상보적으로 스위칭 온 또는 스위칭 오프되는 것을 특징으로하는 다수군의 데이터 입출력 채널들 중 어느 일군이 선택되어 테스트되는 반도체 메모리 장치.
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