KR100892640B1 - 반도체 집적 회로 - Google Patents

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Abstract

본 발명의 반도체 집적 회로는 라이트 인에이블 신호에 응답하여 제1 전원 전압을 생성하는 라이트 온 드라이버; 및 제1 전원 전압을 공급받아, 입력 되는 데이터를 버퍼링 하는 데이터 버퍼를 포함한다.
입력 버퍼, 전류 감소

Description

반도체 집적 회로{Semiconductor Integrated Circuit}
도 1은 입력 버퍼의 종류 및 각각의 턴온 시점을 기록한 표,
도 2는 종래 기술에 따른 전원 전압 생성 회로와 입력 버퍼를 나타낸 블록도,
도 3은 도 2에 도시한 액티브 드라이버의 상세 회로도,
도 4는 도 2에 도시한 데이터 버퍼의 상세 회로도,
도 5는 본 발명에 따른 반도체 집적 회로를 나타낸 블록도,
도 6은 도 5에 도시한 반도체 집적 회로를 보다 상세히 나타낸 블록도,
도 7은 도 6에 도시한 논 파워다운 드라이버를 나타낸 상세 회로도,
도 8은 도 6에 도시한 라이트 온 드라이버를 나타낸 상세 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10,120 : 액티브 드라이버 20,310 : 스탠바이 드라이버
30,410 : 클럭 버퍼 40,420 : 클럭 인에이블 버퍼
50,430 : 어드레스 버퍼 60,200 : 데이터 버퍼
100 : 제1 전원 전압 공급부 110 : 라이트 온 드라이버
300 : 제2 전원 전압 공급부 320 : 논 파워다운 드라이버
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 입력 버퍼에 효율적으로 전원을 공급하는 반도체 집적 회로에 관한 것이다.
반도체 집적 회로는 외부 시스템에서 클럭, 클럭 인에이블 신호, 데이터, 어드레스 및 커맨드 등을 입력받아 반도체 집적 회로의 입력 버퍼를 거쳐 시모스 전압 레벨로 변환시킨다.
상기 입력 버퍼는 클럭 버퍼, 클럭 인에이블 버퍼, 데이터 버퍼, 어드레스 버퍼 등이 있으며 각각의 동작의 시점은 다음과 같다.
도 1은 입력 버퍼의 종류 및 각각의 턴온 시점을 나타낸 표이다.
클럭 버퍼는 클럭 신호를 입력으로 받아 버퍼링하는 것으로 셀프 리프레시 동작을 제외하고는 항상 턴온된다. 셀프 리프레시 모드의 경우 외부 커맨드에 의해 제어되는 것이 아니라 내부 카운터에 의해 일정 시간 간격으로 액티브 및 프리차징 동작을 수행하므로 상기 클럭 버퍼를 구동하지 않는다.
또한, 클럭 인에이블 버퍼는 클럭 인에이블 신호를 입력받아 버퍼링하는 것으로 파워다운 모드를 제어하며 항상 턴온된다.
또한, 상기 어드레스 버퍼는 어드레스를 입력받아 파워다운 모드를 제외하고는 항상 턴온된다. 또한, 상기 어드레스 버퍼는 파워다운 모드시, 외부에서 어드레스가 입력되지 않기 때문에 턴오프된다.
또한, 상기 데이터 버퍼는 데이터 신호를 입력받아 버퍼링하는 것으로 라이 트 동작시에 턴온되고, 그 외의 동작 모드에서는 턴오프된다. 외부에서 반도체 집적 회로의 내부로 라이트 동작을 수행할 경우에만 상기 데이터 신호가 메모리 내부로 입력되기 때문이다.
디디알 에스디램과 같은 경우, 라이트 레이턴시가 있으므로, 라이트 동작 모드에서 상기 데이터 버퍼를 턴온시키지만, 에스디알 에스디램과 경우는 라이트 레이턴시가 없으므로, 즉, 라이트 명령이 입력될 때 즉시 데이터를 수신해야 하므로, 상기 데이터 버퍼는 라이트 시점 이전에 버퍼를 켜놓아야 한다. 따라서, 상기 데이터 버퍼는 리드와 프리차징시를 제외한 경우에 턴온된다.
이와 같이, 상기 입력 버퍼들의 턴온/턴오프 되는 시점을 다르게 가져가는 이유는 필요한 경우에만 상기 버퍼들을 구동시켜 불필요한 전류 소모를 줄이기 위한 방책이라고 볼 수 있다.
상기 입력 버퍼들인 상기 클럭 버퍼, 상기 클럭 인에이블 버퍼, 상기 어드레스 버퍼 및 상기 데이터 버퍼에 공급되는 소스 전원은 동일한 전압 레벨이며, 이를 전원 전압(Int_V)이라 부르겠다.
상기 전원 전압(Int_V)은 외부 공급 전압을 일반적인 내부 전압 생성 회로에서 다운 컨버팅(down-converting)하여 내부 전원으로 사용하는 버퍼용 전용 파워 소스이다.
도 2는 종래 기술에 따른 상기 전원 전압 생성 회로와 입력 버퍼를 나타낸 반도체 집적 회로의 블록도이다.
도시한 것과 같이, 종래 기술에 따른 반도체 집적 회로는 상기 전원 전압 생 성 회로인 액티브 드라이버(10), 스탠바이 드라이버(20)와 입력 버퍼들인 클럭 버퍼(30), 클럭 인에이블 버퍼(40), 어드레스 버퍼(50) 및 데이터 버퍼(60)로 구성된다.
상기 입력 버퍼들에 상기 전원 전압(Int_V)을 공급하는 전원 전압 생성 회로는 상기 액티브 드라이버(10)와 상기 스탠바이 드라이버(20)로 구성된다.
상기 액티브 드라이버(10)는 액티브 모드에서만 구동되며, 프리차징 모드에서 턴오프되며, 또한 파워다운 모드로 진입하는 경우에도 턴오프된다. 상기 스탠바이 드라이버(20)는 동작 모드에 관계없이 항상 구동된다.
즉, 상기 스탠바이 드라이버(20)는 항상 구동되어 상기 전원 전압(Int_V)을 상기 입력 버퍼들에 공급하며, 상기 액티브 드라이버(10)는 액티브 모드에서만 구동되어 추가로 상기 전원 전압(Int_V)을 상기 입력 버퍼들에 공급함으로써 액티브 모드시 전류 소모에 의한 부족한 파워 공급을 보충해준다.
즉, 상기 입력 버퍼들은 도시한 바와 같이, 상기 클럭 버퍼(30), 상기 클럭 인에이블 버퍼(40), 상기 어드레스 버퍼(50) 및 상기 데이터 버퍼(60)로 구성된다. 상기 입력 버퍼들은 상기 액티브 드라이버(10)와 상기 스탠바이 드라이버(20)로부터 상기 전원 전압(Int_V)을 공급받아 각각의 입력 받은 신호들을 버퍼링한다.
도 3은 도 2에 도시한 액티브 드라이버(10)의 상세 회로도이다.
도시한 것과 같이, 상기 액티브 드라이버(10)는 제어부(11) 및 전압 생성부(12)로 구성된다.
상기 제어부(11)는 파워다운 모드 신호(PWDD)를 반전시키는 제1 인버 터(IV1), 액티브 신호(ACT)와 상기 제1 인버터(IV1)의 출력을 입력받아 낸드 연산하는 제1 낸드 게이트(ND1) 및 상기 제1 낸드 게이트(ND1)의 출력을 반전시키는 제2 인버터(IV2)로 구성된다. 상기 파워다운 모드 신호(PWDD)는 파워다운 모드에서 인에이블되는 신호이며 상기 액티브 신호(ACT)는 액티브 모드에서 인에이블되는 신호이다.
상기 전압 생성부(12)는 도 3에 도시한 것과 같이, 상기 제어부(11)의 출력(ctrl1), 기준 전압(VREF) 및 외부 공급 전압(VDD)을 입력 받아 상기 외부 공급 전압(VDD)을 다운 컨버팅하여 상기 전원 전압(Int_V)을 생성한다.
도 3에 도시한 상기 액티브 드라이버(10)의 동작 원리는 다음과 같다.
액티브 모드이며 파워다운 모드가 아닌 논 파워다운 모드인 경우, 상기 제어부(11)의 출력(ctrl1)은 하이 레벨이다. 따라서, 제3 엔모스 트랜지스터(N3)가 턴온되고, 제4, 제5 엔모스 트랜지스터(N4,N5)는 상기 기준 전압(VREF)과 분배 전압(DIV_V)을 각각 입력받아 비교한다. 상기 분배 전압(V_DIV)은 출력단의 상기 전원 전압(Int_V)을 저항(R1,R2)에 의해 분배한 전압이다. 상기 전원 전압(Int_V)은 제8 피모스 트랜지스터(P8)의 드레인 전압으로 상기 액티브 드라이버(10)의 출력 전압이다. 상기 기준 전압(VREF)이 상기 분배 전압(V_DIV)에 비해 높은 경우 상기 제8 피모스 트랜지스터(P8)에 흐르는 전류가 증가하여, 상기 전원 전압(Int_V) 레벨은 높아진다. 상기 기준 전압(VREF)이 상기 분배 전압(V_DIV)에 비해 낮은 경우는 반대로, 상기 출력 전압(Int_V) 레벨이 낮아지고, 이러한 동작을 통해 상기 출력 전압(Int_V) 레벨은 일정하게 유지된다.
또한, 액티브 모드이지만, 파워다운 모드인경우, 상기 제어부(11)의 출력(ctrl1)은 로우 레벨이다. 따라서, 상기 제3 엔모스 트랜지스터(N3)는 턴오프되므로, 상기 제4, 제5 엔모스 트랜지스터(N4,N5)에 전류의 흐름은 차단되고, 제7 피모스 트랜지스터(P7)가 턴온되어 상기 제7 피모스 트랜지스터(P7)의 드레인 전압이자 상기 제8 피모스 트랜지스터(P8)의 게이트 전압은 로직 하이가 된다. 따라서, 상기 제8 피모스 트랜지스터(P8)는 턴오프되므로 상기 전원 전압(Int_V)은 생성되지 않는다.
또한, 상기 액티브 드라이버(10)는 상기 제어부(11)의 출력(ctrl1)에 의해 구동되는 것이고, 상기 스탠바이 드라이버(20)는 항상 구동되는 점에서 차이가 있을 뿐 상기 스탠바이 드라이버(20)의 구조는 상기 외부 공급 전압(VDD)을 다운 컨버팅하는 점에서 상기 액티브 드라이버(10)의 구조와 거의 동일하다.
도 4는 도 2에 도시한 데이터 버퍼(60)의 상세 회로도이다.
도시한 것과 같이, 상기 데이터 버퍼(60)는 구동부(61), 감지부(62) 및 커런트 미러부(63)로 구성된다.
상기 구동부(61)는 인에이블 신호(EN)에 따라 구동되는 제6 엔모스 트랜지스터(N6), 제11 피모스 트랜지스터(P11), 및 제12 피모스 트랜지스터(P12)로 구성된다. 상기 인에이블 신호(EN)는 상기 데이터 버퍼(60)를 구동하는 제어 신호이다.
상기 감지부(62)는 상기 기준 전압(VREF)과 상기 데이터(data)를 입력받아 비교하여 출력하는 제7, 제8 엔모스 트랜지스터(N7,N8)로 구성된다. 상기 기준 전압(VREF)은 상기 입력된 데이터(data)가 하이 레벨 또는 로우 레벨인가를 감지하기 위해 비교되는 신호이며 일반적인 기준 전압(VREF) 생성 회로의 출력 전압이다.
상기 커런트 미러부(63)는 상기 전원 전압(Int_V)으로부터 전류를 공급하는 제9,제10 피모스 트랜지스터(P9,P10)로 구성된다.
도 4에 도시한 상기 데이터 버퍼(60)의 동작 원리를 설명하면 다음과 같다.
상기 인에이블 신호(EN)가 활성화되면, 상기 제6 엔모스 트랜지스터(N6)는 턴온되고, 상기 제11 피모스 트랜지스터(P11) 및 상기 제12 피모스 트랜지스터(P12)는 턴오프된다. 기준 전압(VREF)과 상기 데이터 신호(data)를 비교하여, 상기 데이터 신호(data)가 상기 기준 전압(VREF)에 비해 낮으면 상기 제7 엔모스 트랜지스터(N7)의 드레인 노드 전압(Vout)은 로우 레벨, 상기 제8 엔모스 트랜지스터(N8)의 드레인 노드의 전압은 하이 레벨이 된다. 따라서, 상기 출력 전압(Vout)은 로우 레벨이 된다.
상기 데이터 신호(data)가 상기 기준 전압(VREF)에 비해 높은 레벨이면, 상기 제8 엔모스 트랜지스터(N8)의 드레인 노드의 전압은 로우 레벨, 상기 제7 엔모스 트랜지스터(N7)의 드레인 노드의 전압은 하이 레벨이 된다. 따라서, 상기 출력 전압(Vout)은 하이 레벨이 된다. 따라서, 상기 데이터 버퍼(60)는 데이터 신호 레벨의 입력 신호를 상기 버퍼의 전원 전압(Int_V) 레벨의 출력 신호로 버퍼링한다.
상기 데이터 버퍼(60) 뿐 아니라, 상기 클럭 버퍼(30), 상기 클럭 인에이블 버퍼(40) 및 상기 어드레스 버퍼(50) 또한 같은 구조를 갖는다. 단, 입력되는 신호가 상기 데이터 버퍼(60)는 데이터이며, 상기 클럭 버퍼(30)는 클럭이고, 상기 클럭 인에이블 버퍼(40)는 클럭 인에이블 신호이다. 상기 어드레스 버퍼(50)는 입력 되는 신호가 어드레스인 점에만 차이가 있으며, 그 외의 구조는 동일하게 적용된다.
상기 데이터 버퍼(60)는 라이트 동작시만 턴온되며, 그 외의 입력 버퍼들은 파워다운 모드를 제외하고는 항상 턴온된다. 따라서, 데이터 버퍼(60)와 그 외의 입력 버퍼들의 동작 시점이 확연히 구별되므로 데이터 버퍼(60)에서의 전원 소스의 전류 소모는 그 외의 버퍼와 동작 모드에 차별성을 갖기 마련이다.
또한, 레이아웃 측면에서도, 각각의 입력 버퍼들이 지역성을 갖고 위치한다. 따라서, 상기 전원 전압(Int_V)을 각각의 입력 버퍼에서 공유하는 것은 파워 라인의 캐패시턴스 및 저항 증가로 인한 파워 공급 지연 및 전압 강하를 야기시킬 수 있으며, 지역에 따른 전원 전압 공급 드라이버의 전류 공급 효율성을 저하시킨다.
뿐만 아니라, 상기 데이터 버퍼(60)는 라이트 동작 모드시에만 동작함에도 불구하고, 상기 액티브 드라이버(10)를 액티브 구간 동안 계속 구동시킬 경우, 상기 액티브 드라이버(10)의 동작 전류가 증가하는 문제점이 있다. 더구나, 상기 외부 공급 전압(VDD)이 높아질수록 동작 전류가 수 mA 에 달하기 때문에 과도한 전류 소모 문제가 발생한다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 입력 버퍼별로 공급되는 전원 전압을 제어함으로써 파워 소모를 감소시키고 레이아웃 면적 감소에 유리한 반도체 집적 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 집적 회로는 라이트 인에이블 신호에 응답하여 제1 전원 전압을 생성하는 라이트 온 드라이버; 및 상기 제1 전원 전압을 공급받아, 입력 되는 데이터를 버퍼링 하는 데이터 버퍼를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로는 라이트 인에이블 신호와 액티브 신호에 응답하여 제1 전원 전압을 생성하는 제1 전원 전압 공급부; 파워다운 모드 신호에 응답하여 제2 전원 전압을 생성하는 제2 전원 전압 공급부; 상기 제1 전원 전압을 공급 받아 입력된 데이터를 버퍼링하는 데이터 버퍼; 및 상기 제2 전원 전압을 공급 받아 입력 신호를 버퍼링하는 입력 버퍼를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로는 파워다운 모드 신호에 응답하여 상기 제1 전원 전압을 생성하는 논 파워다운 드라이버; 및 상기 제1 전원 전압을 공급받는 입력 버퍼를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 5는 본 발명에 따른 반도체 집적 회로의 블록도이다.
도시한 것과 같이, 본 발명에 따른 반도체 집적 회로는 제1 전원 전압 공급부(100), 제2 전원 전압 공급부(300), 데이터 버퍼(200) 및 입력 버퍼(400)로 구성된다. 상기 입력 버퍼(400)는 도 6에 도시한 것과 같이, 클럭 버퍼(410), 클럭 인에이블 버퍼(420) 및 어드레스 버퍼(430)로 구성된다.
상기 제1 전원 전압 공급부(100)는 라이트 인에이블 신호(WT_ON)와 액티브 신호(ACT)에 응답하여 제1 전원 전압(Int_V1)을 생성한다. 상기 라이트 인에이블 신호(WT_ON)는 라이트 동작 모드에서 인에이블되는 신호이다. 상기 액티브 신호(ACT)는 액티브 동작 모드에서 인에이블 되는 신호이다.
상기 데이터 버퍼(200)는 라이트 동작 시점에 턴온되거나(DDR SDRAM) 또는 라이트 동작 시점 이전에 턴온된다(SDR DRAM). 상기 입력 버퍼(400)는 상기 데이터 버퍼(200) 외의 버퍼로서, 클럭 버퍼, 클럭 인에이블 버퍼 및 어드레스 버퍼를 포함한다. 상기 입력 버퍼(400)는 일반적으로 파워다운 모드가 아닌 경우는 항상 턴온된다.
상기 데이터 버퍼(200)와 상기 입력 버퍼(400)가 턴온되는 시점이 다르므로, 각각의 턴온되는 시점에 맞추어, 본 발명은 상기 데이터 버퍼(200)가 턴온되는 구간인 라이트 동작 모드 구간이나 액티브 동작 모드 구간에서 상기 제1 전원 전압 공급부(100)를 구동시켜, 상기 제1 전원 전압(Int_V1)을 상기 데이터 버퍼(200)에 공급한다. 또한, 상기 입력 버퍼(400)가 턴온되는 시점인 논 파워다운 모드 구간에서 상기 제2 전원 전압 공급부(300)를 구동시켜, 상기 제2 전원 전압(Int_V2)을 상기 입력 버퍼(400)에 공급한다.
즉, 상기 데이터 버퍼(200)와 상기 입력 버퍼(400)의 동작 구간에 맞추어, 상기 제1 전원 전압(Int_V1) 또는 상기 제2 전원 전압(Int_V2)을 공급하기 때문에 상기 데이터 버퍼(200)가 동작하지 않는 시간 영역에서는 상기 제1 전원 전압 공급부(100) 또는 상기 제2 전원 전압 공급부(300)가 구동되지 않으므로 전류 소모를 감소시킬 수 있다.
상기 제1 전원 전압(Int_V1)과 상기 제2 전원 전압(Int_V2) 레벨은 각각 상기 데이터 버퍼(200)와 상기 입력 버퍼(400)에 공급된다는 점에서 차이가 있으나 일반적으로 같다.
도 6에 도시한 바와 같이, 상기 제1 전원 전압 공급부(100)는 라이트 온 드라이버(110), 액티브 드라이버(120)로 구성된다.
상기 라이트 온 드라이버(110)는 라이트 인에이블 신호(WT_ON)에 응답하여 제1 전원 전압(Int_V1)을 생성한다. 상기 라이트 온 드라이버(110)는 상기 라이트 인에이블 신호(WT_ON)가 활성화됨에 따라 구동되어 상기 제1 전원 전압(Int_V1)을 생성한다.
도 8에 도시한 바와 같이, 상기 라이트 온 드라이버(110)는 상기 라이트 인에이블 신호(WT_ON)에 응답하여 입력받은 외부 공급 전압(VDD)을 다운 컨버팅하는 제1 전압 생성부(112)로 구성된다.
상기 제1 전압 생성부(112)는 도 8에 도시한 바와 같이, 제1 구동 제어부(112-1), 제2 구동 제어부(112-2), 제1 비교 출력부(112-3), 제2 비교 출력부(112-4) 및 전압 제공부(112-5)로 구성된다.
상기 제1 구동 제어부(112-1)는 상기 라이트 인에이블 신호(WT_ON)에 응답하는 구동되는 제3 엔모스 트랜지스터(N3)로 구성된다. 상기 제2 구동 제어부(112-2)는 상기 라이트 인에이블 신호(WT_ON)에 응답하는 제14, 제15, 제17 피모스 트랜지스터(P14,P15,P17)로 구성된다.
상기 라이트 인에이블 신호(WT_ON)이 로직 하이가 되면 상기 제8 엔모스 트 랜지스터(N8)가 턴온되어 상기 제1 비교 출력부(112-3)가 구동되고, 상기 제14,제15 피모스 트랜지스터(P14,P15)가 턴오프되므로 상기 제1 비교 출력부(112-3)의 출력(V_N1,V_N2)을 하이 레벨로 고정시키지 않으며, 상기 제17 피모스 트랜지스터(P17)가 턴오프되므로 상기 제2 비교 출력부(112-4)의 출력(V_N3)을 하이 레벨로 고정시키지 않는다.
상기 제1 비교 출력부(112-3)는 제1 구동 제어부(112-1)의 출력(V_N0)에 따라 응답하여 기준 전압(VREF)과 분배 전압(DIV_V)을 입력 받아 비교하여 출력한다. 상기 제1 비교 출력부(112-3)는 제9, 제10 엔모스 트랜지스터(N9,N10), 제11 피모스 트랜지스터(P11) 및 제12 피모스 트랜지스터(P12)로 구성된다.
상기 제1 구동 제어부(112-1)인 상기 제8 엔모스 트랜지스터(N8)가 턴온되면, 상기 제9, 제10 엔모스 트랜지스터(N9,N10)는 상기 기준 전압(VREF)과 상기 분배 전압(DIV_V)에 따라 변동된 전압(V_N1,V_N2)을 출력한다.
상기 제2 비교 출력부(112-4)는 상기 제1 비교 출력부(112-3)에 응답하여 상기 전압 제공부(112-5)를 제어한다. 상기 제2 비교 출력부(112-4)는 제6,제7 엔모스 트랜지스터(N6,N7) 및 제13,제16 피모스 트랜지스터(P13,P16)로 구성된다.
상기 전압 제공부(112-5)는 상기 제2 비교 출력부(112-4)의 출력(V_N3)에 따라 상기 외부 공급 전압(VDD)을 제공받아 상기 제1 전원 전압(Int_V1)을 출력한다. 상기 전압 제공부(112-5)는 제18 피모스 트랜지스터(P18)와 저항(R1,R2)으로 구성된다. 상기 저항(R1,R2)은 상기 제1 전원 전압(Int_V1)을 분배하여 상기 분배 전압(DIV_V)을 출력한다.
도 8에 도시한 상기 라이트 온 드라이버(110)의 동작을 설명하면 다음과 같다.
상기 라이트 인에이블 신호(WT_ON)가 활성화됨에 따라 상기 제8 엔모스 트랜지스터(N8)가 턴온되므로, 상기 제9 엔모스 트랜지스터(N9) 및 상기 제10 엔모스 트랜지스터(N10)는 상기 기준 전압(VREF)과 상기 분배 전압(DIV_V)을 입력 받는다, 상기 분배 전압(DIV_V)이 상기 기준 전압(VREF)에 비해 낮으면 상기 제9 엔모스 트랜지스터(N9)의 드레인 전압(V_N1)이 로우가 되고, 상기 제10 엔모스 트랜지스터(N10)의 드레인 전압(V_N2)은 하이가 된다.
따라서, 상기 제9 엔모스 트랜지스터(N9)의 드레인 전압이자 상기 제13 피모스 트랜지스터(P13)의 게이트 전압(V_N1)은 로우이므로, 상기 제13 피모스 트랜지스터(P13)가 턴온되어, 상기 제6 엔모스 트랜지스터(N6)가 턴온된다. 상기 제6 엔모스 트랜지스터(N6)의 게이트 전압은 하이가 되고, 상기 제7 엔모스 트랜지스터(N7)가 턴온되어 상기 제7 엔모스 트랜지스터(N7)의 드레인 전압(V_N3)은 로우가 된다. 따라서, 상기 제18 피모스 트랜지스터(P18)가 턴온되어 상기 외부 공급 전압(VDD)을 출력단에 제공한다.
상기 출력단의 전압인 상기 제1 전원 전압(Int_V1)이 점차 증가하다가, 상기 분배 전압(DIV_V)이 상기 기준 전압(VREF)에 비해 높아지면, 상기 제10 엔모스 트랜지스터(N10)의 드레인 전압(V_N3)이 로우가 된다. 그리고, 상기 제16 피모스 트랜지스터(P16)의 게이트 전압이 로우가 되므로, 상기 제16 피모스 트랜지스터(P16)가 턴온되며, 상기 제16 피모스 트랜지스터(P16)의 드레인 전압이자 상기 제18 피 모스 트랜지스터(P18)의 게이트 전압(V_N3)은 하이가 된다. 따라서, 상기 제18 피모스 트랜지스터(P18)는 턴오프되어 상기 외부 공급 전압(VDD)을 출력단으로 제공하지 않게 되므로, 상기 제1 전원 전압(Int_V1)은 생성되지 않는다.
위와 같이, 상기 라이트 온 드라이버(110)는 상기 분배 전압(DIV_V)과 상기 기준 전압(VREF)레벨을 비교한 값에 따라 상기 외부 공급 전압(VDD)을 제공 또는 차단하여, 일정한 레벨의 상기 제1 전원 전압(Int_V1)을 생성한다.
상기 액티브 드라이버(120)는 도 6에 도시한 바와 같이, 액티브 신호(ACT)에 응답하여 상기 제1 전원 전압(Int_V1)을 생성한다. 상기 액티브 드라이버(120)는 상기 액티브 신호(ACT)가 인에이블된 경우에 구동되어 상기 제1 전원 전압(Int_V1)을 생성한다.
상기 액티브 드라이버(120)는 상기 라이트 온 드라이버(110)와 구조가 동일하나 상기 라이트 온 드라이버(110)의 제어 신호로 라이트 인에이블 신호(WT_ON)가 입력된다면, 상기 액티브 드라이버(120)는 제어 신호로 액티브 신호(ACT)가 입력된다는 점에서 차이가 있으며, 그 외는 동일하게 구현 할 수 있다. 즉, 도 8에 도시한 상세 회로도에서, 상기 라이트 인에이블 신호(WT_ON) 대신 상기 액티브 신호(ACT)를 입력하여 상기 액티브 드라이버(120)는 구현될 수 있다.
따라서, 도 6에 도시한 제1 전원 전압 공급부(100)의 동작을 설명하면 다음과 같다.
DDR SDRAM의 경우, 라이트 레이턴시가 있으므로, 상기 데이터 버퍼(200)는 라이트 동작 모드에서 턴온된다. 따라서, 상기 데이터 버퍼(200)를 구동하기 위해 서는 상기 라이트 온 드라이버(110)만을 구비하면 된다. 그 결과, 상기 라이트 온 드라이버(110)에 의해 생성된 상기 제1 전원 전압(Int_V1)을 공급받아 상기 데이터 버퍼(200)는 구동된다.
SDR SDRAM의 경우, 라이트 레이턴시가 없으므로, 상기 데이터 버퍼(200)는 라이트 동작 모드 이전에 턴온된다. 따라서, 상기 데이터 버퍼(200)를 구동하기 위해서는 상기 라이트 온 드라이버(110) 외에 상기 액티브 드라이버(120)를 구비해야 한다. 그 결과, 상기 데이터 버퍼(200)는 상기 라이트 온 드라이버(110) 및 상기 액티브 드라이버(120)에 의해 생성된 상기 제1 전원 전압(Int_V1)을 공급받아 구동된다.
이로 인해, 본 발명은 상기 데이터 버퍼(200)가 턴온되는 구간에 맞추어 상기 라이트 온 버퍼(110)나 상기 액티브 버퍼(120)를 구동시킴으로써, 전류 소모를 감소시킬 수 있다. 종래 기술에 따르면, 상기 데이터 버퍼(60)를 구동하기 위해, 상기 액티브 드라이버(10)와 상기 스탠바이 드라이버(20)를 구동시킴으로써, 상기 데이터 버퍼(60)가 구동되지 않는 시간 영역에서도 상기 스탠바이 드라이버(20)(또는 상기 액티브 드라이버(10))가 구동되는 결과, 전류 소모가 많다.
상기 제2 전원 전압 공급부(300)는 파워다운 모드 신호(PWDD)에 응답하여 제2 전원 전압(Int_V2)을 생성한다.
도 6에 도시한 바와 같이, 상기 제2 전원 전압 공급부(300)는 논 파워다운 드라이버(320), 스탠바이 드라이버(310)로 구성된다.
상기 논 파워다운 드라이버(320)는 파워다운 모드가 아닌 경우에는 항상 구 동되어 상기 제2 전원 전압(Int_V2)을 공급한다. 상기 스탠바이 드라이버(310)는 항상 구동되어 상기 제2 전원 전압(Int_V2)을 공급한다.
상기 입력 버퍼(400)가 턴온되는 시점은, 상기 클럭 버퍼(410) 및 상기 어드레스 버퍼(420)는 파워다운 모드를 제외하고는 항상 턴온되고, 상기 클럭 인에이블 버퍼(430)는 항상 턴온된다.
종래 기술에 의하면, 상기 입력 버퍼(30,40,50)를 구동시키기 위해 상기 액티브 드라이버(10)와 상기 스탠바이 드라이버(20)를 구비한다. 이러한 이유는 상기 데이터 버퍼(60)와 같은 전원 전압(Int_V)을 공급받기 때문이다. 그러나 본 발명은, 상기 데이터 버퍼(200)에 공급되는 전원 전압의 드라이버를 분리하여(제1 전원 전압 공급부(100), 제2 전원 전압 공급부(300)) 상기 입력 버퍼(400)에 공급되는 전원 전압의 드라이버의 구동 시점을 상기 입력 버퍼(400)의 구동 시점에 맞추어 효율적으로 공급한다.
상기 스탠바이 드라이버(310)는 상기 제2 전원 전압(Int_V2)을 생성하기 위해 항상 구동되는 전압 생성 회로이다. 상기 스탠바이 드라이버(310)는 상기 제2 전원 전압(Int_V2) 레벨의 전압을 생성하는 일반적인 전압 생성 회로로 구현할 수 있다.
상기 논 파워다운 드라이버(320)는 파워다운 모드 신호(PWDD)에 응답하여 상기 제2 전원 전압(Int_V2)을 생성한다. 상기 논 파워다운 드라이버(320)는 도 7에 도시한 바와 같이, 상기 파워다운 모드 신호(PWDD)를 버퍼링하는 기수의 인버터(IV1)로 구성된 제2 제어부(321) 및 상기 제2 제어부(321)의 출력에 응답하여 상 기 제2 전원 전압(Int_V2)을 생성하는 제2 전압 생성부(322)로 구성된다.
상기 제2 전압 생성부(322)는 일반적인 상기 외부 공급 전압(VDD)을 다운컨버팅하는 내부 전압 생성 회로로 구현할 수 있다.
상기 입력 버퍼(400)는 도 6에 도시한 바와 같이, 상기 제2 전원 전압(Int_V2)을 공급받는 상기 데이터 버퍼(200) 외의 버퍼이다. 상기 입력 버퍼(400)는 클럭 버퍼(410), 클럭 인에이블 버퍼(420) 및 어드레스 버퍼(430) 등이 있다.
상기 클럭 버퍼(410)는 클럭 신호(CLK)를 입력 받아 버퍼링하며, 상기 클럭 인에이블 버퍼(420)는 클럭 인에이블 신호(CKE)를 입력받아 버퍼링하며, 상기 어드레스 버퍼(430)는 어드레스(ADDR)를 입력받아 버퍼링한다.
상기 데이터 버퍼(200)는 상기 제1 전원 전압(Int_V1)을 공급받아, 입력 되는 데이터(DATA)를 버퍼링한다. 상기 데이터 버퍼(200)는 상기 데이터 신호(DATA)를 입력받아 버퍼링하는 버퍼이다. 상기 데이터 버퍼(200)는 도 4에 도시한 상세 회로에 의해 구현할 수도 있으며, 일반적인 버퍼 회로로 구현할 수 있다.
상기 제1 전원 전압(Int_V1)과 상기 제2 전원 전압(Int_V2)은 발생되는 소스가 각각 상기 액티브 드라이버(120), 상기 라이트 드라이버 및 상기 스탠바이 드라이버(310), 상기 논 파워다운 드라이버(320) 일뿐 그 전압 레벨은 동일하다. 따라서, 상기 제1 전원 전압(Int_V1)과 상기 제2 전원 전압(Int_V2)을 입력받는 버퍼들에 공급되는 전압 레벨은 동일하다.
도 6에 도시된 반도체 집적 회로의 동작을 설명하면 다음과 같다.
예를 들면, DDR SDRAM의 경우, 라이트 동작 모드가 되면 상기 라이트 인에이블 신호(WT_ON)는 인에이블된다. 따라서, 상기 라이트 온 드라이버(110)는 활성화되어 상기 제1 전원 전압(Int_V1)을 생성한다. 따라서, 상기 데이터 버퍼(200)는 턴온되는 구간인 라이트 동작 모드에서, 상기 제1 전원 전압(Int_V1)을 공급받아 구동된다.
SDR SDRAM의 경우, 상기 액티브 신호(ACT)가 인에이블 되면, 상기 액티브 드라이버(120)가 구동되고, 상기 제1 전원 전압(Int_V1)을 생성하여 상기 데이터 버퍼(200)에 공급한다. 그 후 라이트 동작 모드에서, 상기 라이트 인에이블 신호(WT_ON)가 인에이블되고 상기 라이트 온 드라이버(110)가 구동되고, 상기 제1 전원 전압(Int_V1)을 생성하여 상기 데이터 버퍼(200)에 공급한다. 따라서, 상기 데이터 버퍼(200)가 턴온되는 시점에 맞추어 상기 라이트 온 드라이버(110) 및 상기 액티브 드라이버가(120) 구동되므로 전류 소모가 감소된다.
상기 스탠바이 드라이버(310)는 항상 구동되어 상기 제2 전원 전압(Int_V2)을 상기 입력 버퍼(400)에 공급한다.
상기 논 파워다운 드라이버(320)는 논 파워다운 모드에서 구동되어 상기 제2 전원 전압(Int_V2)을 생성한다. 따라서, 상기 입력 버퍼(400)는 상기 제2 전원 전압(Int_V2)을 공급받아 구동된다. 따라서, 상기 입력 버퍼(400)가 턴온되는 시점에 맞추어 상기 스탠바이 드라이버(310)와 상기 논 파워다운 드라이버(320)가 구동되므로, 전류 소모 면에서 효율적이다.
따라서, 본 발명은 상기 입력 버퍼(400)와 상기 데이터 버퍼(200)에 따라 공 급되는 전원 드라이버들(상기 라이트 온 드라이버(110), 상기 액티브 드라이버(120), 상기 논 파워다운 드라이버(320) 및 상기 스탠바이 드라이버(310))을 분리함으로써, 각 입력 버퍼(400)와 상기 데이터 버퍼(200)에 구동 시점에 적합한 전원 전압 공급부(제1 전원 전압 공급부(100), 제2 전원 전압 공급부(300))를 제공한다.
상기 제1,제2 전압 생성부(122,322)는 도 7, 도 8에 도시한 것과 같이 구성할 수도 있으며, 일반적인 상기 외부 공급 전압(VDD)을 다운 컨버팅하는 전압 생성 회로로 구현할 수 있다.
상기 액티브 드라이버(120), 상기 라이트 온 드라이버(110), 상기 스탠바이 드라이버(310) 및 상기 논 파워다운 드라이버(320)의 공급되는 전압으로 상기 외부 공급 전압(VDD)으로 설명하였지만, 상기 외부 공급 전압(VDD)으로부터 생성되는 내부 전압을 공급할 수도 있음을 밝혀둔다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 집적 회로는 입력 버퍼에 따라 전원 전압 소스를 효율적으로 제어하여 전류 감소 및 파워 소모 감소에 효과가 있다.

Claims (33)

  1. 입력되는 데이터를 버퍼링 하는 데이터 버퍼; 및
    라이트 인에이블 신호가 인에이블 되면 제1 전원 전압을 생성하여 상기 데이터 버퍼를 구동시키고, 상기 라이트 인에이블 신호가 디스에이블 되면 상기 제1 전원 전압을 생성하지 않아 상기 데이터 버퍼를 구동시키지 않는 라이트 온 드라이버를 포함하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    액티브 신호에 응답하여 상기 제1 전원 전압을 생성하는 액티브 드라이버를 추가로 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제 1 항 또는 제2 항에 있어서,
    제2 전원 전압을 생성하기 위해 상기 반도체 집적 회로의 동작시 구동되는 스탠바이 드라이버; 및
    상기 제2 전원 전압을 공급받는 입력 버퍼를 포함하는 반도체 집적 회로.
  4. 제 3 항에 있어서,
    파워다운 모드 신호에 응답하여 상기 제2 전원 전압을 생성하는 논 파워다운 드라이버를 추가로 더 포함하는 반도체 집적 회로.
  5. 제 4 항에 있어서,
    상기 논 파워다운 드라이버는,
    상기 파워다운 모드 신호가 디스에이블됨에 따라 구동되는 것을 특징으로 하는 반도체 집적 회로.
  6. 제 3 항에 있어서,
    상기 입력 버퍼는 클럭 버퍼, 클럭 인에이블 버퍼 및 어드레스 버퍼 중 하나 이상인 것을 특징으로 하는 반도체 집적 회로.
  7. 제 6 항에 있어서,
    파워다운 모드 신호에 응답하여 상기 제2 전원 전압을 생성하는 논 파워다운 드라이버를 추가로 더 포함하는 반도체 집적 회로.
  8. 제 3 항에 있어서,
    상기 제2 전원 전압은 상기 제1 전원 전압과 동일 전압 레벨인 것을 특징으로 하는 반도체 집적 회로.
  9. 제 1 항에 있어서,
    상기 데이터 버퍼는 라이트 동작시 구동됨을 특징으로 하는 반도체 집적 회로.
  10. 제 1 항에 있어서,
    상기 라이트 온 드라이버는,
    상기 라이트 인에이블 신호에 응답하여 외부 공급 전압을 다운 컨버팅하여 상기 제1 전원 전압을 출력하는 전압 생성부를 포함하는 반도체 집적 회로.
  11. 제 2 항에 있어서,
    상기 액티브 드라이버는,
    상기 액티브 신호에 응답하여 외부 공급 전압을 다운 컨버팅하여 상기 제1 전원 전압을 출력하는 전압 생성부를 포함하는 반도체 집적 회로.
  12. 제3 항에 있어서,
    상기 스탠바이 드라이버는,
    외부 공급 전압을 다운 컨버팅하여 상기 제2 전원 전압을 출력하는 전압 생성부를 포함하는 반도체 집적 회로.
  13. 제 4 항에 있어서,
    상기 논 파워다운 드라이버는,
    상기 파워다운 모드 신호를 입력받는 기수의 인버터로 구성된 제1 제어부; 및
    상기 제1 제어부의 출력에 응답하여 외부 공급 전압을 다운 컨버팅하여 상기 제2 전원 전압을 출력하는 전압 생성부를 포함하는 반도체 집적 회로.
  14. 라이트 인에이블 신호와 액티브 신호에 응답하여 제1 전원 전압을 생성하는 제1 전원 전압 공급부;
    파워다운 모드 신호에 응답하여 제2 전원 전압을 생성하는 제2 전원 전압 공급부;
    상기 제1 전원 전압을 공급 받아 입력된 데이터를 버퍼링하는 데이터 버퍼; 및
    상기 제2 전원 전압을 공급 받아 입력 신호를 버퍼링하는 입력 버퍼를 포함하는 반도체 집적 회로.
  15. 제 14 항에 있어서,
    상기 입력 신호는,
    클럭 신호, 클럭 인에이블 신호, 또는 어드레스 신호 인 것을 특징으로 하는 반도체 집적 회로.
  16. 제 14 항에 있어서,
    상기 제1 전원 전압 공급부는,
    라이트 인에이블 신호에 응답하여 상기 제1 전원 전압을 생성하는 라이트 온 드라이버; 및
    상기 액티브 신호에 응답하여 상기 제1 전원 전압을 생성하는 액티브 드라이버로 구성된 것을 특징으로 하는 반도체 집적 회로.
  17. 제 14 항에 있어서,
    상기 제2 전원 전압 공급부는,
    상기 파워다운 모드 신호에 응답하여 상기 제2 전원 전압을 생성하는 논 파워다운 드라이버; 및
    상기 제2 전원 전압을 생성하기 위해 항상 구동되는 스탠바이 드라이버를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  18. 제 17 항에 있어서,
    상기 논 파워다운 드라이버는,
    상기 파워다운 모드 신호가 디스에이블됨에 따라 구동되는 것을 특징으로 하는 반도체 집적 회로.
  19. 제 14 항에 있어서,
    상기 제2 전원 전압은 상기 제1 전원 전압과 동일 전압 레벨인 것을 특징으로 하는 반도체 집적 회로.
  20. 제 14 항에 있어서,
    상기 데이터 버퍼는 라이트 동작시 구동됨을 특징으로 하는 반도체 집적 회로.
  21. 제 16 항에 있어서,
    상기 라이트 온 드라이버는,
    상기 라이트 인에이블 신호에 응답하여 외부 공급 전압을 다운 컨버팅하여 상기 제1 전원 전압을 출력하는 전압 생성부를 포함하는 반도체 집적 회로.
  22. 제 16 항에 있어서,
    상기 액티브 드라이버는,
    상기 액티브 신호에 응답하여 외부 공급 전압을 다운 컨버팅하여 상기 제1 전원 전압을 출력하는 전압 생성부를 포함하는 반도체 집적 회로.
  23. 제 17 항에 있어서,
    상기 스탠바이 드라이버는,
    외부 공급 전압을 다운 컨버팅하여 상기 제2 전원 전압을 출력하는 전압 생성부를 포함하는 반도체 집적 회로.
  24. 제 17 항에 있어서,
    상기 논 파워다운 드라이버는,
    상기 파워다운 모드 신호를 입력받는 기수의 인버터로 구성된 제1 제어부; 및
    상기 제1 제어부의 출력에 응답하여 외부 공급 전압을 다운 컨버팅하여 상기 제2 전원 전압을 출력하는 전압 생성부를 포함하는 반도체 집적 회로.
  25. 제 24 항에 있어서,
    상기 전압 생성부는,
    상기 제1 제어부의 출력에 응답하여 상기 전압 생성부를 구동시키는 제1 구동 제어부;
    상기 제1 제어부의 출력에 응답하여 상기 전압 생성부의 출력을 고정시키는 제2 구동 제어부;
    상기 제1 구동 제어부의 출력에 응답하여 기준 전압과 상기 제1 전원 전압을 분배한 분배 전압을 비교하여 출력하는 제1 비교 출력부;
    상기 제1 비교 출력부의 출력에 응답하여 전압 제공부를 제어하는 제2 비교 출력부; 및
    상기 제2 비교 출력부의 출력에 응답하여, 외부 공급 전압을 출력단으로 제공하는 전압 제공부를 포함하는 반도체 집적 회로.
  26. 제 21 항에 있어서,
    상기 전압 생성부는,
    상기 라이트 인에이블 신호에 응답하여 상기 전압 생성부를 구동시키는 제1 구동 제어부;
    상기 라이트 인에이블 신호에 응답하여 상기 전압 생성부의 출력을 고정시키는 제2 구동 제어부;
    상기 제1 구동 제어부의 출력에 응답하여 기준 전압과 상기 제1 전원 전압을 분배한 분배 전압을 비교하여 출력하는 제1 비교 출력부;
    상기 제1 비교 출력부의 출력에 응답하여 전압 제공부를 제어하는 제2 비교 출력부; 및
    상기 제2 비교 출력부의 출력에 응답하여, 외부 공급 전압을 출력단으로 제공하는 전압 제공부를 포함하는 반도체 집적 회로.
  27. 제 22 항에 있어서,
    상기 전압 생성부는,
    상기 액티브 신호에 응답하여 상기 전압 생성부를 구동시키는 제1 구동 제어부;
    상기 액티브 신호에 응답하여 상기 전압 생성부의 출력을 고정시키는 제2 구동 제어부;
    상기 제1 구동 제어부의 출력에 응답하여 기준 전압과 상기 제1 전원 전압을 분배한 분배 전압을 비교하여 출력하는 제1 비교 출력부;
    상기 제1 비교 출력부의 출력에 응답하여 전압 제공부를 제어하는 제2 비교 출력부; 및
    상기 제2 비교 출력부의 출력에 응답하여, 외부 공급 전압을 출력단으로 제공하는 전압 제공부를 포함하는 반도체 집적 회로.
  28. 입력 버퍼; 및
    파워다운 모드 신호가 디스에이블 되면 제1 전원 전압을 생성하여 상기 입력 버퍼를 구동시키고, 상기 파워다운 모드 신호가 인에이블 되면 상기 제1 전원 전압을 생성하지 않아 상기 입력 버퍼를 구동시키지 않는 논 파워다운 드라이버를 포함하는 반도체 메모리 장치.
  29. 제 28 항에 있어서,
    상기 제1 전원 전압을 생성하기 위해 상기 반도체 집적 회로의 동작시 구동되는 스탠바이 드라이버를 추가로 더 포함하는 반도체 집적 회로.
  30. 삭제
  31. 제 28 항에 있어서,
    상기 입력 버퍼는 클럭 버퍼, 클럭 인에이블 버퍼 및 어드레스 버퍼 중 하나 이상인 것을 특징으로 하는 반도체 집적 회로.
  32. 제 29 항에 있어서,
    상기 스탠바이 드라이버는,
    외부 공급 전압을 다운 컨버팅하여 상기 제1 전원 전압을 출력하는 전압 생성부를 포함하는 반도체 집적 회로.
  33. 제 28 항에 있어서,
    상기 논 파워다운 드라이버는,
    상기 파워다운 모드 신호를 입력받는 기수의 인버터로 구성된 제1 제어부; 및
    상기 제1 제어부의 출력에 응답하여 외부 공급 전압을 다운 컨버팅하여 상기 제1 전원 전압을 출력하는 전압 생성부를 포함하는 반도체 집적 회로.
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