KR100945940B1 - 리프레쉬 신호 생성 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 리프레쉬 신호 생성 회로에 관한 것으로, 리프레쉬 신호와 프리차지 신호에 응답하여 플래그 신호를 생성하는 플래그 신호 발생기와, 상기 플래그 신호에 응답하여, 외부 클럭 인에이블신호로부터 제1 및 제2 버퍼 인에이블신호를 생성하는 클럭 인에이블신호 버퍼와, 상기 플래그 신호에 응답하여, 외부 칩셀렉트 신호로부터 상기 내부 칩셀렉트 신호를 생성하는 칩셀렉트신호 버퍼를 포함하여 구성되는 리프레쉬 신호 생성 회로를 제공한다.
Figure R1020080061907
클럭, 클럭 인에이블신호, 올 뱅크 리프레쉬, 커맨드 어드레스

Description

리프레쉬 신호 생성 회로{CIRCUIT OF GENERATING REFRESH SIGNAL}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 자세하게는, 올 뱅크 리프레쉬 동작시 클럭 버퍼, 커맨드 어드레스 버퍼 및 칩셀렉트신호 버퍼의 동작을 중지시켜 불필요한 전류 소모를 방지하는 리프레쉬 신호 생성 회로에 관한 것이다.
최근, 반도체 메모리 장치는 기술의 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있으며, 대형 가전제품에서부터 소형 모바일 제품에 이르기까지 다양한 제품에 탑재되어 사용되고 있다.
이러한 반도체 메모리 장치는 데이터 신호가 기록되는 다수의 메모리 셀로 구성되며, 메모리 셀에 축적된 전하량에 따라 데이터 신호는 '1' 또는 '0'으로 판독된다. 그런데, 시간이 경과함에 따라 메모리 셀에 축적된 전하가 방출되어 '1' 또는 '0'을 판정하기 어려워지기 때문에 일정한 시간 간격마다 메모리 셀에 기록된 데이터 신호를 증폭하여 재기록하는 오토 리프레쉬(Auto Refresh) 동작이 수행된다.
오토 리프레쉬는 칩의 모든 뱅크를 리프레쉬하는 올 뱅크 리프레쉬(All Bank Refresh)와 뱅크별로 리프레쉬하는 퍼 뱅크 리프레쉬(Per Bank Refresh)로 구분된 다.
도1은 종래기술에 따른 반도체 메모리 장치의 리프레쉬 신호 생성 회로를 도시한 도면이다.
종래기술에 따른 리프레쉬 신호 생성 회로는 도1에 도시된 바와 같이, 클럭 인에이블신호 버퍼(1), 클럭 버퍼(2), 커맨드 어드레스 버퍼(3), 칩셀렉트신호 버퍼(4) 및 커맨드 디코더(5)를 포함하여 구성된다.
이와 같이 구성된 리프레쉬 신호 생성 회로의 동작을 살펴보면 다음과 같다.
먼저, 클럭 인에이블신호 버퍼(1)는 외부 클럭 인에이블신호(CKE)에 응답하여 제1 및 제2 버퍼 인에이블신호(BEN,BENB)를 생성한다.
클럭 버퍼(2)는 외부 클럭(CLK,CLKB)를 입력받아 제2 버퍼 인에이블신호(BENB)에 응답하여 제1 내부 클럭(ICLK_CAB) 및 제2 내부 클럭(ICLKP4)을 생성한다.
커맨드 어드레스 버퍼(3)는 외부 커맨드 어드레스 신호(CA<0:3>)와 기준전압(VREF)을 입력받아 클럭 버퍼(2)에서 생성된 제1 내부 클럭(ICLK_CAB)에 응답하여 내부 커맨드 어드레스 신호(ICA<0:3>)를 생성한다. 여기서, 커맨드 어드레스 버퍼(3)는 클럭 인에이블신호 버퍼(1)에서 생성된 제1 버퍼 인에이블신호(BEN)에 응답하여 인에이블된다.
칩셀렉트신호 버퍼(4)는 외부 칩셀렉트 신호(CS)와 기준전압(VREF)을 입력받아 제1 내부 클럭(ICLK_CAB)에 응답하여 내부 칩셀렉트 신호(ICSB)를 생성한다. 여기서, 칩셀렉트신호 버퍼(4)는 제1 버퍼 인에이블신호(BEN)에 응답하여 인에이블된 다.
커맨드 디코더(5)는 제2 내부 클럭(ICLKP4)에 응답하여, 커맨드 어드레스 버퍼(3)에서 생성된 내부 커맨드 어드레스 신호(ICA<0:3>)와 칩셀렉트신호 버퍼(4)에서 생성된 내부 칩셀렉트 신호(ICSB)를 입력받아 디코딩하여 올 뱅크 리프레쉬 신호(AREFP)를 출력한다. 이 올 뱅크 리프레쉬 신호(AREFP)에 응답하여 칩의 모든 뱅크에서 올 뱅크 리프레쉬 동작이 수행된다. 이때, 칩의 모든 뱅크는 일반적인 리드(read)나 라이트(write) 동작을 위한 접근이 제한된다.
그런데, 종래의 클럭 버퍼(2)와 커맨드 어드레스 버퍼(3)는 올 뱅크 리프레쉬 동작 중에도 계속 인에이블 상태를 유지하여 토글링(toggling)되는 외부 클럭(CLK,CLKB) 및 커맨드 어드레스 신호(CA<0:3>)에 응답하여 내부적으로 동작을 지속하므로, 불필요한 전류를 계속 소모하게 된다.
따라서, 본 발명은 올 뱅크 리프레쉬 동작시 클럭 버퍼, 커맨드 어드레스 버퍼 및 칩셀렉트신호 버퍼의 동작을 제어하는 제1 및 제2 버퍼 인에이블신호를 디스에이블시킴으로써, 클럭 버퍼, 커맨드 어드레스 버퍼 및 칩셀렉트신호 버퍼의 동작을 중지시켜 불필요한 전류가 소모되는 것을 방지하는 리프레쉬 신호 생성 회로를 개시한다.
이를 위해 본 발명은 리프레쉬 신호와 프리차지 신호에 응답하여 플래그 신호를 생성하는 플래그 신호 발생기, 상기 플래그 신호에 응답하여, 외부 클럭 인에이블신호로부터 제1 및 제2 버퍼 인에이블신호를 생성하는 클럭 인에이블신호 버퍼, 상기 플래그 신호에 응답하여, 외부 칩셀렉트 신호로부터 내부 칩셀렉트 신호를 생성하는 칩셀렉트신호 버퍼 및 상기 제1 버퍼 인에이블신호에 응답하여, 외부 클럭으로부터 제1 내부 클럭 및 제2 내부 클럭을 생성하는 클럭 버퍼를 포함하여 구성되는 리프레쉬 신호 생성 회로를 제공한다.
본 발명에서, 상기 플래그 신호 발생기는 올 뱅크 리프레쉬 동작시 인에이블되는 플래그 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 플래그 신호 발생기는 올 뱅크 리프레쉬 동작 완료시 디스에이블되는 플래그 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 플래그 신호 발생기는 상기 리프레쉬 신호와 프리차지 신호에 응답하여 선택적으로 플래그 신호를 생성하는 구동부와, 상기 플래그 신호를 래치하는 래치를 포함하여 구성된다.
본 발명에서, 상기 클럭 인에이블신호 버퍼는 올 뱅크 리프레쉬 동작시 디스 에이블되는 제1 및 제2 버퍼 인에이블신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 버퍼 인에이블신호에 응답하여, 외부 클럭으로부터 제1 내부 클럭 및 제2 내부 클럭을 생성하는 클럭 버퍼가 추가로 구성된다.
본 발명에서, 상기 클럭 버퍼는 올 뱅크 리프레쉬 동작시 상기 제1 내부 클럭 및 상기 제2 내부 클럭의 생성을 중지하는 것이 바람직하다.
본 발명에서, 상기 제2 버퍼 인에이블신호에 응답하여, 외부 커맨드 어드레스 신호로부터 내부 커맨드 어드레스 신호를 생성하는 커맨드 어드레스 버퍼가 추가로 구성된다.
본 발명에서, 상기 커맨드 어드레스 버퍼는 올 뱅크 리프레쉬 동작시 상기 외부 커맨드 어드레스 신호에 상관없이 제1 전압레벨로 디스에이블되는 내부 커맨드 어드레스 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 칩셀렉트신호 버퍼는 올 뱅크 리프레쉬 동작시 상기 외부 칩셀렉트 신호에 상관없이 제2 전압레벨로 고정되는 내부 칩셀렉트 신호를 생성하는 것이 바람직하다.
또한, 본 발명은 리프레쉬 신호 및 프리차지 신호에 응답하여 플래그 신호를 생성하는 플래그 신호 발생기와, 상기 플래그 신호에 응답하여 제1 및 제2 버퍼 인에이블신호를 생성하는 클럭 인에이블신호 버퍼와, 상기 제1 버퍼 인에이블신호에 응답하여, 외부 커맨드 어드레스 신호로부터 내부 커맨드 어드레스 신호를 생성하는 커맨드 어드레스 버퍼와, 상기 제1 버퍼 인에이블신호에 응답하여, 외부 칩셀렉트 신호로부터 내부 칩셀렉트 신호를 생성하는 칩셀렉트신호 버퍼와, 상기 제2 버 퍼 인에이블신호에 응답하여, 외부 클럭으로부터 제1 및 제2 내부 클럭을 생성하는 클럭 버퍼와, 상기 내부 커맨드 어드레스 신호 및 상기 내부 칩셀렉트 신호에 응답하여 리프레쉬 신호를 생성하는 커맨드 디코더를 포함하여 구성되는 리프레쉬 신호 생성 회로를 제공한다.
본 발명에서, 상기 플래그 신호 발생기는 상기 리프레쉬 신호와 상기 프리차지 신호에 응답하여 선택적으로 상기 플래그 신호를 생성하는 제1 구동부와, 상기 플래그 신호를 래치하는 제1 래치를 포함하여 구성된다.
본 발명에서, 상기 플래그 신호 발생기는 올 뱅크 리프레쉬 동작시 인에이블되는 플래그 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 플래그 신호 발생기는 올 뱅크 리프레쉬 동작 완료시 디스에이블되는 플래그 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 클럭 인에이블신호 버퍼는 외부 클럭 인에이블신호를 입력받아 제1 클럭 인에이블신호를 생성하는 클럭 인에이블신호 리시버와, 셋업/홀드 시간 확보를 위해 상기 제1 클럭 인에이블신호를 지연시켜 제2 클럭 인에이블신호를 생성하는 제1 지연부와, 상기 제1 클럭 인에이블신호, 상기 제2 클럭 인에이블신호 및 상기 플래그 신호에 응답하여 제1 및 제2 버퍼 인에이블신호를 생성하는 클럭 인에이블신호 제어부를 포함하여 구성된다.
본 발명에서, 상기 클럭 인에이블신호 제어부는 상기 제1 내부 클럭을 입력받아 인에이블신호를 생성하는 인에이블신호 생성부와, 상기 인에이블신호에 응답하여 상기 제2 클럭 인에이블신호를 소정 시간 지연시켜 제3 클럭 인에이블신호를 생성하는 클럭 생성부와, 상기 제1 클럭 인에이블신호, 제3 클럭 인에이블신호 및 상기 플래그 신호에 응답하여 상기 제1 및 제2 버퍼 인에이블신호를 생성하는 버퍼 인에이블신호 생성부를 포함하여 구성된다.
본 발명에서, 상기 버퍼 인에이블신호 생성부는 올 뱅크 리프레쉬 동작시 상기 인에이블되는 플래그 신호에 응답하여 디스에이블되는 제1 및 제2 버퍼 인에이블신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 버퍼 인에이블신호 생성부는 올 뱅크 리프레쉬 동작 완료시 상기 제1 클럭 인에이블신호 및 상기 제3 클럭 인에이블신호에 응답하여 상기 제1 및 제2 버퍼 인에이블신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 커맨드 어드레스 버퍼는 상기 제1 버퍼 인에이블신호에 응답하여, 외부 커맨드 어드레스 신호를 입력받아 제1 커맨드 어드레스 신호를 생성하는 커맨드 어드레스 리시버와, 셋업/홀드 시간 확보를 위해 상기 제1 커맨드 어드레스 신호를 지연시켜 제2 커맨드 어드레스 신호를 생성하는 제2 지연부와, 상기 제2 커맨드 어드레스 신호를 래치하여 내부 커맨드 어드레스 신호를 생성하는 제1 래치부를 포함하여 구성된다.
본 발명에서, 상기 커맨드 어드레스 버퍼는 올 뱅크 리프레쉬 동작시 디스에이블되는 제1 버퍼 인에이블신호에 응답하여 제1 전압레벨로 디스에이블되는 내부 커맨드 어드레스 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 칩셀렉트신호 버퍼는 상기 제1 버퍼 인에이블신호에 응답하여, 외부 칩셀렉트 신호를 입력받아 제1 칩셀렉트 신호를 생성하는 칩셀렉트 리 시버와, 셋업/홀드 시간 확보를 위해 상기 제1 칩셀렉트 신호를 지연시켜 제2 칩셀렉트 신호를 생성하는 제3 지연부와, 상기 제2 칩셀렉트 신호를 래치하여 내부 칩셀렉트 신호를 생성하는 제2 래치부를 포함하여 구성된다.
본 발명에서, 상기 칩셀렉트 리시버는 상기 외부 칩셀렉트 신호와 기준전압을 비교하여 노드를 구동하는 비교부와, 상기 노드의 출력신호와 상기 플래그 신호를 부정논리곱 연산하여 제1 칩셀렉트 신호를 생성하는 논리소자와, 상기 제1 버퍼 인에이블신호에 응답하여 상기 비교부의 동작을 제어하는 제1 스위치부를 포함하여 구성된다.
본 발명에서, 상기 논리소자는 올 뱅크 리프레쉬 동작시 인에이블되는 플래그 신호에 응답하여 상기 제1 칩셀렉트 신호를 제2 전압레벨로 디스에이블시키는 것이 바람직하다.
본 발명에서, 상기 제2 래치부는 상기 제2 칩셀렉트 신호를 레벨시프팅하는 제1 레벨시프터와, 상기 제1 레벨시프터의 출력신호에 응답하여 출력신호를 생성하는 제2 구동부와, 상기 제2 구동부의 출력신호를 래치하여 상기 내부 칩셀렉트 신호를 생성하는 제3 래치와, 상기 플래그 신호 및 상기 제1 내부 클럭에 응답하여 상기 제1 레벨시프터의 동작을 제어하는 제2 스위치부를 포함하여 구성된다.
본 발명에서, 상기 제2 래치부는 올 뱅크 리프레쉬 동작시 인에이블되는 플래그 신호에 응답하여 상기 내부 칩셀렉트 신호를 제2 전압레벨로 디스에이블시키는 레벨설정부를 추가로 포함하는 것이 바람직하다.
본 발명에서, 상기 클럭 버퍼는 외부 클럭을 레벨시프팅하는 제2 레벨시프터 와, 상기 제2 레벨시프터의 출력신호를 버퍼링하여 상기 제1 내부 클럭을 생성하는 제1 내부 클럭 생성부와, 상기 제2 레벨시프터의 출력신호를 펄스 폭 조절하여 상기 제2 내부 클럭을 생성하는 제2 내부 클럭 생성부와, 상기 제2 버퍼 인에이블신호에 응답하여 상기 제2 레벨시프터의 동작을 제어하는 제3 스위치부를 포함하여 구성된다.
본 발명에서, 상기 제2 내부 클럭은 상기 제1 내부 클럭과 동일한 주기를 갖는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 신호 생성 회로를 도시한 도면이다.
본 발명에 따른 리프레쉬 신호 생성 회로는 도2에 도시된 바와 같이, 플래그 신호 발생기(10), 클럭 인에이블신호 버퍼(20), 클럭 버퍼(30), 커맨드 어드레스 버퍼(40), 칩셀렉트신호 버퍼(50) 및 커맨드 디코더(60)를 포함하여 구성된다.
플래그 신호 발생기(10)는 클럭 인에이블신호 버퍼(20), 커맨드 어드레스 버퍼(40) 및 칩셀렉트신호 버퍼(50)의 동작을 제어하기 위한 플래그 신호(FG)를 생성한다. 플래그 신호 발생기(10)는 도3에 도시된 바와 같이, 올 뱅크 리프레쉬 신호(AREFP) 및 프리차지 신호(PCGP)에 응답하여 노드(n101)를 구동하는 제1 구동 부(101)와, 노드(n101)의 신호를 래치하여 플래그 신호(FG)를 생성하는 래치(102)를 포함하여 구성된다. 여기서, 올 뱅크 리프레쉬 신호(AREFP)는 올 뱅크 리프레쉬 동작의 시작을 알리는 하이레벨의 펄스 신호이며, 프리차지 신호(PCGP)는 올 뱅크 리프레쉬 동작의 완료를 알리는 하이레벨의 펄스 신호이다.
이와 같이 구성된 플래그 신호 발생기(10)는 올 뱅크 리프레쉬 신호(AREFP)가 입력되는 경우 하이레벨로 인에이블되는 플래그 신호(FG)를 발생시키고, 프리차지 신호(PCGP)가 입력되는 경우 로우레벨로 디스에이블된 플래그 신호(FG)를 발생시킨다. 즉, 플래그 신호 발생기(10)는 올 뱅크 리프레쉬 동작시 클럭 버퍼(30), 커맨드 어드레스 버퍼(40) 및 칩셀렉트신호 버퍼(50)의 동작을 중지시키기 위한 하이레벨의 플래그 신호(FG)를 생성하고, 올 뱅크 리프레쉬 동작이 완료되면, 클럭 버퍼(30), 커맨드 어드레스 버퍼(40) 및 칩셀렉트신호 버퍼(50)의 중지된 동작을 재개시키기 위한 로우레벨의 플래그 신호(FG)를 생성한다.
클럭 인에이블신호 버퍼(20)는 클럭 인에이블신호 리시버(21), 제1 지연부(22) 및 제어부(23)로 구성된다.
클럭 인에이블신호 리시버(21)는 도4에 도시된 바와 같이, 입력되는 외부 클럭 인에이블신호(CKE)를 버퍼링하여 제1 클럭 인에이블신호(CKE1)를 생성하는 인버터(IV201) 및 인버터(IV202)로 구성된다.
제1 지연부(22)는 셋업/홀드 시간을 확보하기 위해 제1 클럭 인에이블신호신호(CKE1)를 지연시켜 제2 클럭 인에이블신호신호(CKE2)를 생성하며, 일반적인 지연 회로로 구성된다.
제어부(23)는 도5에 도시된 바와 같이, 클럭 버퍼(30)에서 생성된 제1 내부 클럭(ICLK_CAB)에 응답하여 인에이블신호(EN,ENB)를 생성하는 인에이블신호 생성부(231)와, 인에이블신호(EN,ENB)에 응답하여, 입력되는 제2 클럭 인에이블신호신호(CKE2)를 지연시켜 제3 클럭 인에이블신호신호(CKE3)를 생성하는 클럭 생성부(232)와, 제1 클럭 인에이블신호신호(CKE1), 제3 클럭 인에이블신호신호(CKE3) 및 플래그 신호(FG)를 입력받아 제1 및 제2 버퍼 인에이블신호(BEN,BENB)를 생성하는 버퍼 인에이블신호 생성부(233)를 포함하여 구성된다. 여기서, 제1 내부 클럭(ICLK_CAB)은 클럭 버퍼(30)가 외부 클럭(CLK,CLKB)를 입력받아 생성하는 신호이다.
인에이블신호 생성부(231)는 도6a에 도시된 바와 같이, 제1 내부 클럭(ICLK_CAB)을 입력받아 인에이블신호(EN,ENB)를 생성한다. 여기서, 인에이블신호(EN,ENB)는 서로 위상이 반전된 신호이며, 제1 내부 클럭(ICLK_CAB)에 응답하여 토글링된다.
클럭 생성부(232)는 도6b에 도시된 바와 같이, 토글링되는 인에이블신호(EN,ENB)에 응답하여 선택적으로 턴-온되는 인버터(IV205,IV208,IV211,IV214) 및 다수의 래치(234∼237)로 구성된다.
좀 더 구체적으로, 인에이블신호(EN)가 로우레벨인 경우 입력된 제2 클럭 인에이블신호신호(CKE2)는 인버터(IV205)를 통해 래치(234)에 전달되어 래치되고, 인에이블신호(EN)가 하이레벨로 천이하면, 래치(234)의 출력신호는 인버터(IV208)를 통해 래치(235)로 전달되어 래치된다. 그리고, 인에이블신호(EN)가 다시 로우레벨 로 천이하면, 래치(235)의 출력신호는 인버터(IV211)를 통해 래치(236)로 전달되어 래치되고, 인에이블신호(EN)가 다시 하이레벨로 천이하면, 래치(236)의 출력신호는 인버터(IV214)를 통해 래치(237)로 전달되어 래치되며, 제3 클럭 인에이블신호신호(CKE3)로서 버퍼 인에이블신호 생성부(233)에 전달된다. 즉, 제3 클럭 인에이블신호신호(CKE3)는 제2 클럭 인에이블신호신호(CKE2)를 인에이블신호(EN,ENB)의 2 주기 만큼 지연시키고, 반전시켜 생성한 신호이다.
버퍼 인에이블신호 생성부(233)는 도6c에 도시된 바와 같이, 제1 클럭 인에이블신호신호(CKE1)의 반전신호와 제3 클럭 인에이블신호신호(CKE3)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND201)와, 낸드게이트(ND201)의 출력신호와 플래그 신호(FG)의 반전신호를 입력받아 논리곱 연산을 수행하여 제1 버퍼 인에이블신호(BEN)를 생성하는 제1 논리부(238)와, 낸드게이트(ND201)의 출력신호와 플래그 신호(FG)의 반전신호를 입력받아 부정논리곱 연산을 수행하여 제2 버퍼 인에이블신호(BENB)를 생성하는 낸드게이트(ND203)를 포함하여 구성된다. 여기서, 제1 버퍼 인에이블신호(BEN)는 커맨드 어드레스 버퍼(40) 및 칩셀렉트신호 버퍼(50)의 동작을 제어하기 위한 신호이고, 제2 버퍼 인에이블신호(BENB)는 클럭 버퍼(30)의 동작을 제어하기 위한 신호이다.
이와 같이 구성된 버퍼 인에이블신호 생성부(233)는 올 뱅크 리프레쉬 동작전 또는 완료시 로우레벨로 디스에이블된 플래그 신호(FG)가 입력되는 경우 제1 클럭 인에이블신호신호(CKE1)와 제3 클럭 인에이블신호신호(CKE3)에 응답하여 클럭 버퍼(30), 커맨드 어드레스 버퍼(40) 및 칩셀렉트신호 버퍼(50)를 동작시키기 위한 제1 및 제2 버퍼 인에이블신호(BEN,BENB)를 생성한다.
반면, 올 뱅크 리프레쉬 동작시 하이레벨로 인에이블된 플래그 신호(FG)가 입력되는 경우 버퍼 인에이블신호 생성부(233)는 클럭 버퍼(30), 커맨드 어드레스 버퍼(40) 및 칩셀렉트신호 버퍼(50)의 동작을 중단시키기 위해 로우레벨로 디스에이블된 제1 버퍼 인에이블신호(BEN)와 하이레벨로 디스에이블된 제2 버퍼 인에이블신호(BENB)를 생성한다.
클럭 버퍼(30)는 도7에 도시된 바와 같이, 외부 클럭(CLK,CLKB)를 전원전압(VDD) 레벨로 레벨시프팅하는 제1 레벨시프터(301)와, 제2 버퍼 인에이블신호(BENB)의 반전신호에 응답하여 제1 레벨시프터(301)의 동작을 제어하는 NMOS트랜지스터(N303) 및 PMOS트랜지스터(P203,P204)와, 레벨시프팅된 외부 클럭(CLK,CLKB)을 버퍼링하여 제1 내부 클럭(ICLK_CAB)을 생성하는 제1 내부 클럭 생성부(302)와, 레벨시프팅된 외부 클럭(CLK,CLKB)의 펄스폭을 조절하여 제1 내부 클럭(ICLK_CAB)과 다른 펄스폭을 갖는 제2 내부 클럭(ICLKP4)을 생성하는 제2 내부 클럭 생성부(303)를 포함하여 구성된다. 여기서, 제2 내부 클럭(ICLKP4)은 지연부(304)에 의해 소정 시간 지연되어 제1 내부 클럭(ICLK_CAB)과 동일한 주기를 갖되 다른 펄스폭을 갖도록 생성된다.
클럭 버퍼(30)는 올 뱅크 리프레쉬 동작 전 또는 완료시 로우레벨의 제2 버퍼 인에이블신호(BENB)가 입력되는 경우 제1 내부 클럭(ICLK_CAB)과 제2 내부 클럭(ICLKP4)를 생성한다. 반면, 올 뱅크 리프레쉬 동작시 하이레벨의 제2 버퍼 인에이블신호(BENB)가 입력되는 경우 NMOS트랜지스터(303)는 턴-오프되고, PMOS트랜지 스터(P303,P304)는 턴-온되어 제1 레벨시프터(301)의 동작이 중단되므로, 턴-온된 PMOS트랜지스터(P304)를 통해 제1 내부 클럭(ICLK_CAB)은 하이레벨로, 제2 내부 클럭(ICLKP4)은 로우레벨로 설정된다.
커맨드 어드레스 버퍼(40)는 커맨드 어드레스 리시버(41), 제2 지연부(42) 및 제1 래치부(43)를 포함하여 구성된다.
커맨드 어드레스 리시버(41)는 도8에 도시된 바와 같이, 외부 커맨드 어드레스 신호(CA<0:3>)를 기준전압(VREF)과 비교하여 노드(n401)를 구동하는 제1 비교부(411)와, 노드(n401)의 출력신호를 반전시켜 제1 커맨드 어드레스(CA<0:3>)를 생성하는 인버터(IV402)와, 제1 버퍼 인에이블신호(BEN)에 응답하여 제1 비교부(411)의 동작을 제어하는 NMOS트랜지스터(N403) 및 PMOS트랜지스터(P403,P404)를 포함하여 구성된다. 여기서, 기준전압(VREF)은 외부 커맨드 어드레스 신호(CA<0:3>)의 하이레벨과 로우레벨 사이의 중간레벨로 설정된다.
제1 비교부(411)는 올 뱅크 리프레쉬 동작 전 또는 완료시 생성되는 하이레벨의 제1 버퍼 인에이블신호(BEN)에 응답하여 노드(n401)를 구동시키고, 노드(n401)의 출력신호를 반전시켜 제1 커맨드 어드레스 신호(CA1<0:3>)를 생성한다. 반면, 제1 비교부(411)는 올 뱅크 리프레쉬 동작시 생성되는 로우레벨의 제1 버퍼 인에이블신호(BEN)에 응답하여, 턴-온되는 PMOS트랜지스터(P404)를 통해 노드(n401)를 하이레벨로 설정함으로써, 제1 커맨드 어드레스 신호(CA<0:3>)를 로우레벨로 설정한다.
제2 지연부(42)는 셋업/홀드 시간을 확보하기 위해 제1 커맨드 어드레스 신 호(CA1<0:3>)를 지연시켜 제2 커맨드 어드레스 신호(CA2<0:3>)를 생성하며, 일반적인 지연 회로로 구성된다.
제1 래치부(43)는 제2 커맨드 어드레스 신호(CA2<0:3>)를 래치하여 제1 내부 클럭(ICKL_CAB)에 응답하여 커맨드 디코더(60)로 출력하며, 일반적인 래치회로로 구성된다.
칩셀렉트신호 리시버(51)는 도9에 도시된 바와 같이, 외부 칩셀렉트 신호(CS)를 기준전압(VREF)과 비교하여 노드(n501)를 구동하는 제2 비교부(511)와, 노드(n501)의 출력신호와 플래그 신호(FG)의 반전신호를 부정논리곱 연산하여 제1 칩셀렉트 신호(CS1)를 생성하는 낸드게이트(ND501)와, 제1 버퍼 인에이블신호(BEN)에 응답하여 제2 비교부(511)의 동작을 제어하는 NMOS트랜지스터(N503) 및 PMOS트랜지스터(P503,P504)를 포함하여 구성된다. 여기서, 기준전압(VREF)은 외부 칩셀렉트 신호(CS)의 하이레벨과 로우레벨 사이의 중간레벨로 설정된다.
올 뱅크 리프레쉬 동작 전 또는 완료시 제2 비교부(511)는 하이레벨의 제1 버퍼 인에이블신호(BEN)에 응답하여 인에이블되고, 로우레벨의 플래그 신호(FG)에 의해 낸드게이트(ND501)는 인버터로 동작하므로, 외부 칩셀렉트 신호(CS)는 제2 비교부(511)와 낸드게이트(ND501)를 통해 버퍼링되어 제1 칩셀렉트 신호(CS1)로 출력된다.
반면, 올 뱅크 리프레쉬 동작시 제2 비교부(511)는 로우레벨의 제1 버퍼 인에이블신호(BEN)에 응답하여 디스에이블되고, 낸드게이트(ND501)는 하이레벨의 플래그 신호(FG)에 응답하여 제1 칩셀렉트 신호(CS1)를 하이레벨로 고정한다.
제3 지연부(52)는 셋업/홀드 시간의 확보를 위해 제1 칩셀렉트 신호(CS1)를 지연시켜 제2 칩셀렉트 신호(CS2)를 생성하며, 일반적인 지연회로로 구성된다.
제2 래치부(53)는 도10에 도시된 바와 같이, 제2 칩셀렉트 신호(CS2)를 입력받아 전원전압(VDD) 레벨로 레벨시프팅하여 노드(n502)와 노드(n503)로 출력하는 제2 레벨시프터(531)와, 노드(n502)와 노드(n503)의 출력신호에 응답하여 노드(n504)를 구동하는 제2 구동부(532)와, 노드(n504)의 출력신호를 래치하여 내부 칩셀렉트 신호(ICSB)를 생성하는 래치(533)와, 플래그 신호(FG)와 제1 내부 클럭(ICLK_CAB)를 부정논리합 연산하여 래치 인에이블신호(LATEN)를 생성하는 노아게이트(NR501)와, 래치 인에이블신호(LATEN)에 응답하여 제2 레벨시프터(531)의 동작을 제어하는 NMOS트랜지스터(N508) 및 PMOS트랜지스터(P507,P508)를 포함하여 구성된다.
또한, 제2 래치부(53)에는 하이레벨로 인에이블된 플래그 신호(FG)에 응답하여 노드(n504)를 로우레벨로 설정하여 내부 칩셀렉트 신호(ICSB)가 하이레벨로 고정되도록 하는 레벨설정부(534)가 추가적으로 포함된다.
제2 레벨시프터(531)는 올 뱅크 리프레쉬 동작 전 또는 완료시 발생하는 로우레벨의 플래그 신호(FG)가 입력되는 경우 제2 칩셀렉트 신호(CS2)를 입력받아 정상적으로 레벨시프팅을 수행하지만, 올 뱅크 리프레쉬 동작시 발생하는 하이레벨의 플래그 신호(FG)가 입력되는 경우 레벨시프팅 동작을 중지한다. 이때, 노드(n504)는 플로팅 상태가 되므로, 레벨설정부(534)에 의해 로우레벨로 고정하여 내부 칩셀렉트 신호(ICSB)를 하이레벨로 설정한다. 따라서, 올 뱅크 리프레쉬 동작시 커맨드 디코더(60)는 하이레벨의 내부 칩셀렉트 신호(ICSB)에 응답하여 불필요하게 올 뱅크 리프레쉬 신호(AREFP)를 생성하지 않게 된다.
커맨드 디코더(60)는 도11에 도시된 바와 같이, 내부 칩셀렉트 신호(ICSB)의 반전신호, 제1 내부 커맨드 어드레스 신호(ICA<0>)의 반전신호 및 제2 내부 커맨드 어드레스 신호(ICA<1>)의 반전신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND601)와, 제3 내부 커맨드 어드레스 신호(ICA<2>)의 반전신호 및 제4 내부 커맨드 어드레스 신호(ICA<3>)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND602)와, 낸드게이트(ND601) 및 낸드게이트(ND602)의 출력신호와 제2 내부 클럭(ICLKP4)의 반전신호를 부정논리합 연산하여 올 뱅크 리프레쉬 신호(AREFP)를 생성하는 노아게이트(NR601)를 포함하여 구성된다.
이와 같이 구성된 커맨드 디코더(60)가 하이레벨의 펄스 신호인 올 뱅크 리프레쉬 신호(AREFP)를 생성하기 위해서는 내부 칩셀렉트 신호(ICSB), 제1 내부 커맨드 어드레스 신호(ICA<0>), 제2 내부 커맨드 어드레스 신호(ICA<1>), 제3 내부 커맨드 어드레스 신호(ICA<2>) 및 제4 내부 커맨드 어드레스 신호(ICA<3>)가 각각 로우레벨, 로우레벨, 로우레벨, 하이레벨, 하이레벨로 입력되어야 한다.
앞서 살펴본 바와 같이 구성되는 반도체 메모리 장치의 리프레쉬 신호 생성회로를 올 뱅크 리프레쉬 동작 전과 동작시로 구분하여 도12를 참조하여 설명하면 다음과 같다.
우선, 올 뱅크 리프레쉬 동작 전 올 뱅크 리프레쉬 신호(AREFP)는 로우레벨이고, 프리차지 신호(PCGP)는 로우레벨이다. 그러나, 플래그 신호 발생기(10)는 이 전에 입력된 하이레벨의 프리차지 신호(PCGP)에 응답하여 플래그 신호(FG)를 로우레벨로 래치한 상태이므로, 로우레벨로 디스에이블된 플래그 신호(FG)를 출력한다.
클럭 인에이블신호 버퍼(20)의 제어부(23)는 클럭 버퍼(30)에서 생성된 제1 내부 클럭(ICLK_CAB)에 응답하여 인에이블신호(EN,ENB)를 생성하고, 제1 지연부(22)에서 셋업/홀드 시간이 확보를 위해 지연되어 출력된 제2 클럭 인에이블신호(CKE2)를 인에이블신호(EN,ENB)에 응답하여 인에이블신호(EN,ENB)의 2주기 만큼 지연시켜 제3 클럭 인에이블신호(CKE3)를 생성한다. 그리고, 제어부(23)는 제3 클럭 인에이블신호(CKE3), 제1 클럭 인에이블신호(CKE1) 및 플래그 신호(FG)를 입력받아 제1 및 제2 버퍼 인에이블신호(BEN,BENB)를 생성한다. 여기서, 플래그 신호(FG)가 로우레벨로 입력되는 경우 제1 및 제2 버퍼 인에이블신호(BEN,BENB)는 제1 클럭 인에이블신호(CKE1)와 제3 클럭 인에이블신호(CKE3)에 응답하여 생성된다.
커맨드 어드레스 버퍼(40)는 제1 버퍼 인에이블신호(BEN)에 응답하여, 외부 커맨드 어드레스 신호(CA<0:3>)를 입력받아 버퍼링하고, 지연시켜 내부 커맨드 어드레스 신호(ICA<0:3>)를 생성한다.
칩셀렉트신호 리시버(51)는 낸드게이트(ND501)가 하이레벨의 플래그 신호(FG)에 의해 인버터로 구동하므로, 제1 버퍼 인에이블신호(BEN)에 응답하여 제2 비교부(511)와 낸드게이트(ND501)를 통해 외부 칩셀렉트 신호(CS)를 버퍼링하여 제1 칩셀렉트 신호(CS1)를 생성한다. 제1 칩셀렉트 신호(CS1)는 셋업/홀드 시간 확보를 위해 제3 지연부(52)에서 지연되어 제2 칩셀렉트 신호(CS2)로 생성된다.
제2 래치부(53)는 노아게이트(NR501)가 로우레벨의 플래그 신호(FG)에 응답 하여 인버터로 구동하므로, 제1 내부 클럭(ICLK_CAB)에 응답하여 제2 레벨시프터(531), 제2 구동부(532) 및 래치(533)를 통해 내부 칩셀렉트 신호(ICSB)를 생성한다.
클럭 버퍼(30)는 제2 버퍼 인에이블신호(BENB)에 응답하여, 외부 클럭(CLK,CLKB)를 레벨시프팅하고, 지연시켜 주기는 동일하며, 서로 다른 펄스 폭을 갖는 제1 내부 클럭(ICLK_CAB)과 제2 내부 클럭(ICLKP4)를 생성한다. 여기서, 클럭 인에이블신호 버퍼(20), 커맨드 어드레스 버퍼(40) 및 칩셀렉트신호 버퍼(50)는 제1 내부 클럭(ICLK_CAB)에 동기하여 동작하고, 커맨드 디코더(60)는 제2 내부 클럭(ICLKP4)에 동기하여 동작한다.
커맨드 디코더(60)는 내부 칩셀렉트 신호(ICSB), 제1 내부 커맨드 어드레스 신호(ICA<0>), 제2 내부 커맨드 어드레스 신호(ICA<1>), 제3 내부 커맨드 어드레스 신호(ICA<2>) 및 제4 내부 커맨드 어드레스 신호(ICA<3>)가 도12의 A에 도시된 조합과 같이, 각각 로우레벨, 로우레벨, 로우레벨, 하이레벨, 하이레벨로 입력되는 경우 하이레벨의 펄스 신호인 올 뱅크 리프레쉬 신호(AREFP)를 생성한다.
다음, 올 뱅크 리프레쉬 동작시 플래그 신호 발생기(10)는 하이레벨의 올 뱅크 리프레쉬 신호(AREFP)에 응답하여 하이레벨로 인에이블되는 플래그 신호(FG)를 생성한다.
클럭 인에이블신호 버퍼(20)의 제어부(23)는 플래그 신호(FG)에 응답하여 제1 버퍼 인에이블신호(BEN)를 로우레벨로 디스에이블시키고, 제2 버퍼 인에이블신호(BENB)를 하이레벨로 디스에이블시킨다. 좀 더 구체적으로, 버퍼 인에이블신호 생성부(233)는 플래그 신호(FG)가 하이레벨로 입력되는 경우 제1 클럭 인에이블신호(CKE1)와 제3 클럭 인에이블신호(CKE3)의 전압레벨에 관계없이 제1 버퍼 인에이블신호(BEN)를 로우레벨로 설정하고, 제2 버퍼 인에이블신호(BENB)를 하이레벨로 설정하여 출력한다.
커맨드 어드레스 버퍼(40)는 로우레벨의 제1 버퍼 인에이블신호(BEN)에 응답하여 내부 커맨드 어드레스 신호(ICA<0:3>)를 로우레벨로 생성한다. 구체적으로, 커맨드 어드레스 리시버(41)는 로우레벨의 제1 버퍼 인에이블신호(BEN)에 응답하여 제1 커맨드 어드레스 신호(CA1<0:3>)를 로우레벨로 설정하고, 이 제1 커맨드 어드레스 신호(CA1<0:3>)는 제2 지연부(42)에서 지연되고, 제1 래치부(43)에 래치되어 로우레벨의 내부 커맨드 어드레스 신호(ICA<0:3>)로 출력된다.
칩셀렉트신호 리시버(51)에서 로우레벨의 제1 버퍼 인에이블신호(BEN)에 응답하여 제2 비교부(511)의 동작이 중지되기 전 낸드게이트(ND501)가 로우레벨의 플래그 신호(FG)에 응답하므로, 칩셀렉트신호 리시버(51)는 제1 칩셀렉트 신호(CS1)를 하이레벨로 고정한다.
제2 래치부(53)는 하이레벨의 플래그 신호(FG)에 응답하여 노아게이트(NR501)는 하이레벨의 래치 인에이블신호(LATEN)를 생성하므로, 이 래치 인에이블신호(LATEN)에 응답하여 제2 레벨시프터(531)의 동작은 중지되고, 레벨설정부(534)가 플래그 신호(FG)에 응답하여 노드(n504)를 로우레벨로 설정함으로써, 내부 칩셀렉트 신호(ICSB)를 하이레벨로 고정한다.
클럭 버퍼(30)는 하이레벨의 제2 버퍼 인에이블신호(BENB)에 응답하여 제1 레벨시프터(301)의 동작을 중지시킨다. 따라서, 제1 내부 클럭(ICLK_CAB)과 제2 내부 클럭(ICLKP4)의 생성이 중지된다.
커맨드 디코더(60)는 로우레벨의 내부 커맨드 어드레스 신호(ICA<0:3>) 및 하이레벨의 내부 칩셀렉트 신호(ICSB)를 입력받게 되어 하이레벨의 올 뱅크 리프레쉬 신호(AREFP)를 생성하지 않게 된다.
앞서 살펴본 바와 같이, 하이레벨의 올 뱅크 리프레쉬 신호(AREFP)에 응답하여 하이레벨의 플래그 신호(FG)가 생성되는 경우 이 플래그 신호(FG)에 응답하여 로우레벨의 제1 버퍼 인에이블신호(BEN)와 하이레벨의 제2 버퍼 인에이블신호(BENB)가 생성된다. 이에 따라, 제1 버퍼 인에이블신호(BEN)에 의해 커맨드 어드레스 버퍼(40) 및 칩셀렉트신호 버퍼(50)의 동작을 중지시키고, 제2 버퍼 인에이블신호(BENB)에 의해 클럭 버퍼(30)의 동작을 중지시켜 올 뱅크 리프레쉬 동작시 불필요한 전류 소모를 방지하게 된다.
한편, 올 뱅크 리프레쉬 동작이 완료되어 하이레벨의 펄스 신호인 프리차지 신호(PCGP)가 입력되는 경우 플래그 신호 발생기(10)는 프리차지 신호(PCGP)에 응답하여 다시 로우레벨의 플래그 신호(FG)를 생성하고, 제어부(23)는 이 플래그 신호(FG)에 응답하여 정상적으로 제1 및 제2 버퍼 인에이블신호(BEN,BENB)를 생성한다. 따라서, 제1 및 제2 버퍼 인에이블신호(BEN,BENB)에 응답하여 클럭 버퍼(30), 커맨드 어드레스 버퍼(40) 및 칩셀렉트신호 버퍼(50)의 동작이 재개된다.
도1은 종래기술에 따른 반도체 메모리 장치의 리프레쉬 신호 생성 회로를 도시한 도면이다.
도2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리프레쉬 신호 생성 회로를 도시한 도면이다.
도3은 도2의 플래그 신호 발생기를 도시한 도면이다.
도4는 도2의 클럭 인에이블신호 리시버를 도시한 도면이다.
도5는 도2의 제어부를 개략적으로 도시한 블럭도이다.
도6a는 도5의 인에이블신호 제어부를 도시한 도면이다.
도6b는 도5의 클럭 생성부를 도시한 도면이다.
도6c는 도5의 버퍼 인에이블신호 생성부를 도시한 도면이다.
도7은 도2의 클럭 버퍼를 도시한 도면이다.
도8은 도2의 커맨드 어드레스 리시버를 도시한 도면이다.
도9는 도2의 칩셀렉트신호 리시버를 도시한 도면이다.
도10은 도2의 칩셀렉트신호 버퍼의 래치부를 도시한 도면이다.
도11은 도2의 커맨드 디코더를 도시한 도면이다.
도12는 도2의 동작을 설명하기 위한 신호들의 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 플래그 신호 발생기 20: 클럭 인에이블신호 버퍼
30: 클럭 버퍼 40: 커맨드 어드레스 버퍼
50: 칩셀렉트신호 버퍼 60: 커맨드 디코더
CKE: 외부 클럭 인에이블신호신호 CLK,CLKB: 외부 클럭
CS: 외부 칩셀렉트 신호 CA<0:3>: 외부 커맨드 어드레스 신호
BEN,BENB: 버퍼 인에이블신호 ICLK_CAB: 제1 내부 클럭
ICLKP4: 제2 내부 클럭 ICA<0:3>: 내부 커맨드 어드레스 신호
ICSB: 내부 칩셀렉트 신호 AREFP: 올 뱅크 리프레쉬 신호
FG: 플래그 신호 PCGP: 프리차지 신호

Claims (27)

  1. 리프레쉬 신호와 프리차지 신호에 응답하여 플래그 신호를 생성하는 플래그 신호 발생기;
    상기 플래그 신호에 응답하여, 외부 클럭 인에이블신호로부터 제1 및 제2 버퍼 인에이블신호를 생성하는 클럭 인에이블신호 버퍼;
    상기 플래그 신호에 응답하여, 외부 칩셀렉트 신호로부터 내부 칩셀렉트 신호를 생성하는 칩셀렉트신호 버퍼; 및
    상기 제1 버퍼 인에이블신호에 응답하여, 외부 클럭으로부터 제1 내부 클럭 및 제2 내부 클럭을 생성하는 클럭 버퍼를 포함하여 구성되는 리프레쉬 신호 생성 회로.
  2. 제 1 항에 있어서, 상기 플래그 신호 발생기는 올 뱅크 리프레쉬 동작시 인에이블되는 플래그 신호를 생성하는 리프레쉬 신호 생성 회로.
  3. 제 2 항에 있어서, 상기 플래그 신호 발생기는 올 뱅크 리프레쉬 동작 완료시 디스에이블되는 플래그 신호를 생성하는 리프레쉬 신호 생성 회로.
  4. 제 1 항에 있어서, 상기 플래그 신호 발생기는
    상기 리프레쉬 신호와 프리차지 신호에 응답하여 선택적으로 플래그 신호를 생성하는 구동부; 및
    상기 플래그 신호를 래치하는 래치를 포함하여 구성되는 리프레쉬 신호 생성 회로.
  5. 제 1 항에 있어서, 상기 클럭 인에이블신호 버퍼는 올 뱅크 리프레쉬 동작시 디스에이블되는 제1 및 제2 버퍼 인에이블신호를 생성하는 리프레쉬 신호 생성 회로.
  6. 삭제
  7. 제 1 항에 있어서, 상기 클럭 버퍼는 올 뱅크 리프레쉬 동작시 상기 제1 내부 클럭 및 상기 제2 내부 클럭의 생성을 중지하는 리프레쉬 신호 생성 회로.
  8. 제 1 항에 있어서, 상기 제2 버퍼 인에이블신호에 응답하여, 외부 커맨드 어드레스 신호로부터 내부 커맨드 어드레스 신호를 생성하는 커맨드 어드레스 버퍼가 추가로 구성되는 리프레쉬 신호 생성 회로.
  9. 제 8 항에 있어서, 상기 커맨드 어드레스 버퍼는 올 뱅크 리프레쉬 동작시 상기 외부 커맨드 어드레스 신호에 상관없이 제1 전압레벨로 디스에이블되는 내부 커맨드 어드레스 신호를 생성하는 리프레쉬 신호 생성 회로.
  10. 제 1 항에 있어서, 상기 칩셀렉트신호 버퍼는 올 뱅크 리프레쉬 동작시 상기 외부 칩셀렉트 신호에 상관없이 제2 전압레벨로 고정되는 내부 칩셀렉트 신호를 생성하는 리프레쉬 신호 생성 회로.
  11. 리프레쉬 신호 및 프리차지 신호에 응답하여 플래그 신호를 생성하는 플래그 신호 발생기;
    상기 플래그 신호에 응답하여 제1 및 제2 버퍼 인에이블신호를 생성하는 클럭 인에이블신호 버퍼;
    상기 제1 버퍼 인에이블신호에 응답하여, 외부 커맨드 어드레스 신호로부터 내부 커맨드 어드레스 신호를 생성하는 커맨드 어드레스 버퍼;
    상기 제1 버퍼 인에이블신호에 응답하여, 외부 칩셀렉트 신호로부터 내부 칩셀렉트 신호를 생성하는 칩셀렉트신호 버퍼;
    상기 제2 버퍼 인에이블신호에 응답하여, 외부 클럭으로부터 제1 및 제2 내부 클럭을 생성하는 클럭 버퍼; 및
    상기 내부 커맨드 어드레스 신호 및 상기 내부 칩셀렉트 신호에 응답하여 리프레쉬 신호를 생성하는 커맨드 디코더를 포함하여 구성되는 리프레쉬 신호 생성 회로.
  12. 제 11 항에 있어서, 상기 플래그 신호 발생기는
    상기 리프레쉬 신호와 상기 프리차지 신호에 응답하여 선택적으로 상기 플래그 신호를 생성하는 제1 구동부; 및
    상기 플래그 신호를 래치하는 제1 래치를 포함하여 구성되는 리프레쉬 신호 생성 회로.
  13. 제 11 항에 있어서, 상기 플래그 신호 발생기는 올 뱅크 리프레쉬 동작시 인에이블되는 플래그 신호를 생성하는 리프레쉬 신호 생성 회로.
  14. 제 11 항에 있어서, 상기 플래그 신호 발생기는 올 뱅크 리프레쉬 동작 완료시 디스에이블되는 플래그 신호를 생성하는 리프레쉬 신호 생성 회로.
  15. 제 11 항에 있어서, 상기 클럭 인에이블신호 버퍼는
    외부 클럭 인에이블신호를 입력받아 제1 클럭 인에이블신호를 생성하는 클럭 인에이블신호 리시버;
    셋업/홀드 시간 확보를 위해 상기 제1 클럭 인에이블신호를 지연시켜 제2 클럭 인에이블신호를 생성하는 제1 지연부; 및
    상기 제1 클럭 인에이블신호, 상기 제2 클럭 인에이블신호 및 상기 플래그 신호에 응답하여 제1 및 제2 버퍼 인에이블신호를 생성하는 클럭 인에이블신호 제어부를 포함하여 구성되는 리프레쉬 신호 생성 회로.
  16. 제 15 항에 있어서, 상기 클럭 인에이블신호 제어부는
    상기 제1 내부 클럭을 입력받아 인에이블신호를 생성하는 인에이블신호 생성부;
    상기 인에이블신호에 응답하여 상기 제2 클럭 인에이블신호를 소정 시간 지연시켜 제3 클럭 인에이블신호를 생성하는 클럭 생성부; 및
    상기 제1 클럭 인에이블신호, 제3 클럭 인에이블신호 및 상기 플래그 신호에 응답하여 상기 제1 및 제2 버퍼 인에이블신호를 생성하는 버퍼 인에이블신호 생성부를 포함하여 구성되는 리프레쉬 신호 생성 회로.
  17. 제 16 항에 있어서, 상기 버퍼 인에이블신호 생성부는 올 뱅크 리프레쉬 동작시 인에이블되는 플래그 신호에 응답하여 디스에이블되는 제1 및 제2 버퍼 인에이블신호를 생성하는 리프레쉬 신호 생성 회로.
  18. 제 16 항에 있어서, 상기 버퍼 인에이블신호 생성부는 올 뱅크 리프레쉬 동작 완료시 상기 제1 클럭 인에이블신호 및 상기 제3 클럭 인에이블신호에 응답하여 상기 제1 및 제2 버퍼 인에이블신호를 생성하는 리프레쉬 신호 생성 회로.
  19. 제 11 항에 있어서, 상기 커맨드 어드레스 버퍼는
    상기 제1 버퍼 인에이블신호에 응답하여, 외부 커맨드 어드레스 신호를 입력받아 제1 커맨드 어드레스 신호를 생성하는 커맨드 어드레스 리시버;
    셋업/홀드 시간 확보를 위해 상기 제1 커맨드 어드레스 신호를 지연시켜 제2 커맨드 어드레스 신호를 생성하는 제2 지연부; 및
    상기 제2 커맨드 어드레스 신호를 래치하여 내부 커맨드 어드레스 신호를 생성하는 제1 래치부를 포함하여 구성되는 리프레쉬 신호 생성 회로.
  20. 제 19 항에 있어서, 상기 커맨드 어드레스 버퍼는 올 뱅크 리프레쉬 동작시 디스에이블되는 제1 버퍼 인에이블신호에 응답하여 제1 전압레벨로 디스에이블되는 내부 커맨드 어드레스 신호를 생성하는 리프레쉬 신호 생성 회로.
  21. 제 11 항에 있어서, 상기 칩셀렉트신호 버퍼는
    상기 제1 버퍼 인에이블신호에 응답하여, 외부 칩셀렉트 신호를 입력받아 제1 칩셀렉트 신호를 생성하는 칩셀렉트 리시버;
    셋업/홀드 시간 확보를 위해 상기 제1 칩셀렉트 신호를 지연시켜 제2 칩셀렉트 신호를 생성하는 제3 지연부; 및
    상기 제2 칩셀렉트 신호를 래치하여 내부 칩셀렉트 신호를 생성하는 제2 래치부를 포함하여 구성되는 리프레쉬 신호 생성 회로.
  22. 제 21 항에 있어서, 상기 칩셀렉트 리시버는
    상기 외부 칩셀렉트 신호와 기준전압을 비교하여 노드를 구동하는 비교부;
    상기 노드의 출력신호와 상기 플래그 신호를 부정논리곱 연산하여 제1 칩셀렉트 신호를 생성하는 논리소자; 및
    상기 제1 버퍼 인에이블신호에 응답하여 상기 비교부의 동작을 제어하는 제1 스위치부를 포함하여 구성되는 리프레쉬 신호 생성 회로.
  23. 제 22 항에 있어서, 상기 논리소자는 올 뱅크 리프레쉬 동작시 인에이블되는 플래그 신호에 응답하여 상기 제1 칩셀렉트 신호를 제2 전압레벨로 디스에이블시키는 리프레쉬 신호 생성 회로.
  24. 제 21 항에 있어서, 상기 제2 래치부는
    상기 제2 칩셀렉트 신호를 레벨시프팅하는 제1 레벨시프터;
    상기 제1 레벨시프터의 출력신호에 응답하여 출력신호를 생성하는 제2 구동부;
    상기 제2 구동부의 출력신호를 래치하여 상기 내부 칩셀렉트 신호를 생성하는 제3 래치; 및
    상기 플래그 신호 및 상기 제1 내부 클럭에 응답하여 상기 제1 레벨시프터의 동작을 제어하는 제2 스위치부를 포함하여 구성되는 리프레쉬 신호 생성 회로.
  25. 제 24 항에 있어서, 상기 제2 래치부는 올 뱅크 리프레쉬 동작시 인에이블되는 플래그 신호에 응답하여 상기 내부 칩셀렉트 신호를 제2 전압레벨로 디스에이블시키는 레벨설정부를 추가로 포함하는 리프레쉬 신호 생성 회로.
  26. 제 11 항에 있어서, 상기 클럭 버퍼는
    외부 클럭을 레벨시프팅하는 제2 레벨시프터;
    상기 제2 레벨시프터의 출력신호를 버퍼링하여 상기 제1 내부 클럭을 생성하는 제1 내부 클럭 생성부;
    상기 제2 레벨시프터의 출력신호를 펄스 폭 조절하여 상기 제2 내부 클럭을 생성하는 제2 내부 클럭 생성부; 및
    상기 제2 버퍼 인에이블신호에 응답하여 상기 제2 레벨시프터의 동작을 제어하는 제3 스위치부를 포함하여 구성되는 리프레쉬 신호 생성 회로.
  27. 제 26 항에 있어서, 상기 제2 내부 클럭은 상기 제1 내부 클럭과 동일한 주기를 갖는 리프레쉬 신호 생성 회로.
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