KR100816729B1 - 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치 - Google Patents

코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 메모리 장치의 액티브모드 동작에서 코어전압 발생기를 선택적으로 온/오프하여 전류 소모량을 줄이는 내부전압 발생기에 관한 것이다. 이를 위해 본 발명은, 코어전압을 감지하기 위한 코어전압감지수단, 상기 코어전압감지수단의 출력신호에 입력받아 상기 출력신호의 전압레벨에 따라 복수의 내부 제어신호를 생성하는 복수의 제1 제어신호생성부, 상기 제1 제어신호와 복수의 내부명령신호에 응답하여 복수의 드라이버 제어신호를 생성하는 제2 제어신호생성부 및 대응되는 상기 드라이버제어신호에 응답하여 온/오프 구동하는 복수의 코어전압드라이버를 포함하며, 상기 복수의 제1 제어신호생성부는 각기 서로 다른 로직 문턱전압을 갖는 코어전압 생성 장치를 제공한다.
코어전압 생성 장치, 액티브모드, 스탠바이모드, 전류소모량, 코어전압 감지부

Description

코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치{VCORE GENERATOR AND SEMICONDUCTOR MEMORY DEVICE INCLUDE THE SAME}
도 1은 종래기술에 따른 코어전압 생성 장치를 나타낸 도면.
도 2는 도 1의 코어전압 생성 장치의 타이밍 다이어그램을 나타낸 도면.
도 3은 본 발명의 일실시예에 따른 코어전압 생성 장치를 나타낸 도면.
도 4는 도 3의 코어전압 감지부를 나타낸 도면.
도 5는 도 3의 인버팅부를 나타낸 회로도.
도 6은 도 3의 제어회로를 나타낸 도면.
도 7은 도 3의 코어전압 생성 장치의 동작을 나타낸 시뮬레이션 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 초기 코어전압 생성회로
102 : 스탠바이모드 코어전압 생성회로
103~108 : 액티브모드 코어전압 생성회로
109 : 상위 코어전압 생성회로 제어부
110 : 코어전압 감지부
111~113 : 제어회로
114 : 하위 코어전압 생성회로 제어부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 코어전압 생성 장치에 관한 것이다.
대표적인 반도체 메모리 장치인 디램(DRAM)의 메모리 엑세스(memory access) 과정을 간략히 살펴보면 먼저, 액티브 커맨드(active command)와 로우 어드레스(row address)가 인가되면, 이에 응답하여 활성화된 워드라인(word line)에 연결된 메모리셀(memory cell)의 데이터(data)가 비트라인(bit line)에 미세전압 차로서 인가된다.
그리고, 이는 비트라인 감지증폭기(Bit Line Sense Amplifier)에 의해 감지되어 논리 판별이 가능한 레벨로 증폭된다. 이어 리드(read) 또는 라이트(write) 커맨드(command)와 함께 컬럼 어드레스(column address)가 인가되면, 컬럼 어드레스에 따른 컬럼선택신호에 의해 선택된 비트라인에 대응하는 비트라인 감지증폭기의 증폭된 메모리 셀의 데이터가 출력되거나, 인가된 외부 데이터가 컬럼선택신호에 선택된 비트라인 쌍에 쓰여진다.
이후 프리차지 커맨드(precharge commend)에 의해 비트라인이 프리차지되어, 다음 액티브 커맨드의 인가를 위해 초기화된다.
한편, 상기의 과정 중 액티브 커맨드가 인가되고, 다음 리드 또는 라이트 커맨드가 인가되기 이전까지를 tRAS라고 한다. 그리고, 액티브 커맨드 이후에 리드 또는 라이트 커맨드가 인가될 수 있는 최소한의 시간을 tRASmin이라 하며, tRASmin은 선택된 워드라인의 메모리셀 데이터가 비트라인 감지증폭기에 확보되는데 까지 걸리는 최소의 시간으로서, 셀데이터(cell data)가 유실되지 않도록 하기위해 보장되어야 하는 시간이다. 이렇게 비트라인 감지증폭기에 전달되는 셀데이터는 코어전압(VCORE)으로 증폭된다.
그런데, 디램의 액티브 동작 상황에서 tRASmin 이후부터 리드 또는 라이트 커맨드 입력 전까지 종래의 코어전압 생성 장치는 감소된 코어전압(VCORE)의 레벨을 효율적으로 차지(charge)시키지 못하고 액티브 동작 드라이버(active driver)를 과도하게 동작시킴으로 인해 전류(current) 소비를 증가 시키고 있다.
이를 설명하기 위한 도면은 하기와 같다.
도 1은 종래기술에 따른 코어전압 생성 장치를 나타낸 도면이다.
도 1을 참조하면, 코어전압 생성 장치는 코어전압(VCORE)의 초기 상태를 잡아주기 위한 초기 코어전압 생성회로(10), 스탠바이 모드(stand by mode)에서 코어전압(VCORE)을 생성하는 스탠바이모드 코어전압 생성회로(11), 액티브 모드(active mode, 리드/라이트 동작 포함)에서 코어전압(VCORE)을 생성하는 6개의 액티브모드 코어전압 생성회로(12~17) 및 라이트/리드신호(W/RSIG, 여기서 라이트/리드는 라이트 또는 리드와 동일한 의미를 부여함)와 내부전압 액티브신호(VINTACT)에 응답하 여 상위 3개의 액티브모드 코어전압 생성회로(12~14)를 제어하기 위한 제어부(18)를 구비한다.
이때, 제어부(18)는 라이트/리드신호(W/RSIG)와 내부전압 액티브신호(VINTACT)를 입력으로 하는 제1 노어게이트(NOR1)와 제1 노어게이트(NOR1)의 출력신호를 반전시켜 3개의 제어신호를 출력하는 제1 인버터(INV1)로 구현할 수 있다.
그리고, 액티브모드 코어전압 생성회로(12~17)가 스탠바이모드 코어전압 생성회로(11)보다 많은 개수로 구비되는 이유는 모드별 코어전압의 사용량이 다르기 때문이다.
그리고, 외부에서 인가되는 기준전압(VREFC)은 초기 코어전압 생성회로(10)를 제외한 코어전압 생성회로(11~17)에 인가되고, 하위 액티브모드 코어전압 생성회로(15~17)는 승압전압 액티브신호(VPPACT)에 의해 제어된다. 여기서, 승압전압 액티브신호(VPPACT)는 액티브신호에 의해 워드라인이 선택될 때 활성화되고, 프리차지신호에 의해 비활성화되는 신호로써, 워드라인을 구동하기 위해 워드라인에 승압전압을 인가하기 위한 신호와 동일하다. 그리고, 내부전압 액티브신호(VINTACT)는 액티브신호의 입력부터 tRASmin확보까지 활성화되는 신호이다.
이어서, 간략하게 동작을 설명하기 위해 도 2를 참조한다.
도 2는 도 1의 코어전압 생성 장치의 타이밍 다이어그램을 나타낸 도면이다.
도 2를 참조하면, 액티브 모드에서 기준전압(VREFC) - PVT (process, supply voltage, temperature) 변화(variation)에 둔감한 전압 - 이 초기 코어전압 생성회 로(10)를 제외한 코어전압 생성회로(11~17)에 인가된 상태에서, 내부전압 액티브신호(VINTACT)와 승압전압 액티브신호(VPPACT)는 각각 하이(high)인 논리레벨을 갖고, 라이트/리드신호(W/RSIG)는 로우(low)인 논리레벨을 갖으며, 승압전압 액티브신호(VPPACT)는 하이인 논리레벨을 갖는다.
따라서, 제어부(18)의 출력신호는 논리레벨 하이가 되어 상위 3개의 코어전압 생성회로(12~14)를 동작시킨다.
그리고, 승압전압 액티브신호(VPPACT)에 의해 하위 3개의 코어전압 생성회로(15~17)를 동작시켜, 결과적으로 6개의 코어전압 생성회로(12~17)가 동작된다.
이어서, tRASmin 이후부터 라이트/리드신호(W/RSIG)의 활성화 이전까지의 A구간에서는 내부전압 액티브신호(VINTACT)가 논리레벨 로우가 되어 상위 3개의 코어전압 생성회로(12~14)가 동작을 멈춘다. 그리고, 승압전압 액티브신호(VPPACT)는 논리레벨 하이를 유지하기 때문에 하위 3개의 코어전압 생성회로(15~17)는 동작을 유지한다.
이어서, tRASmin 이후에 라이트/리드신호(W/RSIG)가 활성화되면 제어부(18)에서 논리레벨 하이인 제어신호를 출력하고, 여전히 논리리벨 하이를 유지하는 승압전압 액티브신호(VPPACT)에 의해 모든 액티브모드 코어전압 생성회로(12~17)가 동작하게 된다.
이후, 프리차지신호(PCG)에 의해 승압전압 액티브신호(VPPACT)와 라이트/리드신호(W/RSIG)가 비활성화되어 모든 액티브모드 코어전압 생성회로(12~17)가 동작하지 않게 되고, 스탠바이모드 코어전압 생성회로(11)만이 동작한다.
정리해 보면, 액티브모드 동작에서 코어전압(VCORE)의 전압레벨이 조금이라도 감소하게 되면 종래 코어전압 생성 장치는 tRASmin 이후부터 라이트/리드신호 활성화 전까지 코어전압(VCORE)의 전압 레벨을 유지하기 위해 모든 액티브모드 코어전압 생성회로(12~17)를 동작시킨다.
그러나, 이와 같이 모든 액티브모드 코어전압 생성회로(12~17)가 동작하는 것은 코어전압(VCORE)의 전압레벨이 얼마나 떨어졌냐에 따라 가변적으로 대응하지 못함을 의미하는 것으로써, 이는 반도체 메모리 장치의 전류 소모에 관한 문제점이 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 액티브모드 동작에서 전류 소모량을 줄이는 코어전압 생성 장치 및 이를 포함하는 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.
그리고, 액티브모드 동작에서 자신을 선택적으로 온/오프하여 전류 소모량을 줄이는 코어전압 생성 장치 및 이를 포함하는 반도체 메모리 장치를 제공하는 것을 제2 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 코어전압을 감지하기 위한 코어전압감지수단, 상기 코어전압감지수단의 출력신호에 입력받 아 상기 출력신호의 전압레벨에 따라 복수의 내부 제어신호를 생성하는 복수의 제1 제어신호생성부, 상기 제1 제어신호와 복수의 내부명령신호에 응답하여 복수의 드라이버 제어신호를 생성하는 제2 제어신호생성부 및 대응되는 상기 드라이버제어신호에 응답하여 온/오프 구동하는 복수의 코어전압드라이버를 포함하며, 상기 복수의 제1 제어신호생성부는 각기 서로 다른 로직 문턱전압을 갖는 코어전압 생성 장치를 제공한다.
그리고, 액티브명령으로부터 비트라인센스앰프에 데이터가 실리는 최소한의 시간 tRASmin이 경과한 다음, 리드/라이트명령의해 데이터의 리드/라이트가 수행되고, 이후 프리차지명령에 의해 프리차지가 이루어지는 반도체 메모리 장치에 있어서, 제1그룹과 제2그룹으로 분할된 복수의 액티브코어전압드라이버, 액티브명령으로부터 상기 시간 tRASmin까지의 구간과, 상기 리드/라이트 명령이후 상기 프리차지명령까지의 구간에서 상기 제1그룹의 액티브코어전압드라이버를 인에이블시키는 제1 제어부, 상기 시간 tRASmin 이후부터 상기 리드/라이트명령이 입력되기 까지의 구간에서 상기 제2그룹의 액티브코어전압드라이버를 인에이블시키되, 코어전압의 전압레벨 강하 정도에 따라 인에이블되는 개수를 제어하는 제2 제어부를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 코어전압 생성 장치를 나타낸 도면이다.
도 3을 참조하면, 코어전압 생성 장치는 코어전압(VCORE)의 초기 상태를 잡아주기 위한 초기 코어전압 생성회로(101), 스탠바이 모드(stand by mode)에서 코어전압(VCORE)을 생성하는 스탠바이모드 코어전압 생성회로(102), 액티브 모드(active mode, 리드/라이트 - 여기서 라이트/리드는 라이트 또는 리드와 동일한 의미를 부여함 - 동작 포함)에서 코어전압(VCORE)을 생성하는 6개의 액티브모드 코어전압 생성회로(103~108), 라이트/리드신호(W/RSIG)와 내부전압 액티브신호(VINTACT)에 응답하여 상위 3개의 액티브모드 코어전압 생성회로(103~105)를 제어하기 위한 상위 코어전압 생성회로 제어부(109), 코어전압(VCORE)의 전압 레벨을 검출하여 선택적으로 하위 3개의 액티브모드 코어전압 생성회로(106~108)를 동작시키는 하위 코어전압 생성회로 제어부(114)를 구비한다.
여기서, 상위 코어전압 생성회로 제어부(109)는 라이트/리드신호(W/RSIG)와 내부명령신호인 내부전압 액티브신호(VINTACT)를 입력으로 하는 제2 노어게이트(NOR2)와 제2 노어게이트(NOR2)의 출력신호를 반전시켜 3개의 제어신호를 출력하는 제2 인버터(INV2)로 구현할 수 있다.
그리고, 액티브모드 코어전압 생성회로(103~108)가 스탠바이모드 코어전압 생성회로(102)보다 많은 개수로 구비되는 이유는 모드별 코어전압의 사용량이 다르기 때문이다. 또한, 외부에서 인가되는 기준전압(VREFC)은 초기 코어전압 생성회로(101)를 제외한 코어전압 생성회로(102~108)에 인가된다.
그리고, 하위 코어전압 생성회로 제어부(114)는 내부명령신호인 승압전압 액티브신호(VPPACT)를 인에이블신호로 사용하여 코어전압(VCORE)의 전압레벨을 디텍팅(detecting)하는 코어전압 감지부(110), 코어전압 감지부(110)의 출력신호(SENSIG)를 입력받아 서로 다른 로직문턱값을 기준으로 반전시켜 출력하기 위한 인버팅부(115)와, 인버팅부(115)의 출력신호(DET0~DET2)와 승압전압 액티브신호(VPPACT)와 내부전압 액티브신호(VINTACT)를 입력으로 하여 하위 액티브모드 코어전압 생성회로(106~108)를 제어하기 위한 신호(CONT0~CONT2)를 출력하는 제어회로(111~113)로 구현할 수 있다. 여기서, 승압전압 액티브신호(VPPACT)는 액티브신호에 의해 워드라인이 선택될 때 활성화되고, 프리차지신호에 의해 비활성화되는 신호로써, 워드라인을 구동하기 위해 워드라인에 승압전압을 인가하기 위한 신호와 동일하다. 그리고, 내부전압 액티브신호(VINTACT)의 액티브신호(active) 입력부터 tRASmin확보까지 활성화되는 신호이다.
이들 각 구성요소를 더욱 자세하게 설명하면 하기와 같다.
도 4는 도 3의 코어전압 감지부(110)를 나타낸 도면이다.
도 4를 참조하면, 코어전압 감지부(110)는 코어전압(VCORE)을 분배하는 분배회로(P3, P4)를 더 구비하여 하프코어전압(HALFVCORE)을 생성하고, 이를 기준전압(VREFC)과 비교한다. 이는 일반적인 차동증폭기회로를 사용하는데, 증폭기회로는 승압전압 액티브신호(VPPACT)를 게이트 입력으로 하며 접지전압(VSS)에 접속된 바이어스 엔모스 트랜지스터(N3), 전원전압(VDD)에 접속되며 서로의 게이트(gate)가 맞물려 전류 미러를 이루는 두 피모스 트랜지스터(P1, P2), 피모스 트랜지스터(P1, P2)와 바이어스 엔모스 트랜지스터(N3) 사이에 각각 접속되며 기준전압(VREFC) 및 하프코어전압(HALFVCORE)을 각각 차동 입력으로 하는 입력 엔모스 트랜지스터(N1, N2)로 구현할 수 있다.
이렇게 비교된 전압은 노드 A를 통해 인버팅부(115)에 전달된다.
도 5는 도 3의 인버팅부(115)를 나타낸 회로도이다.
도 5를 참조하면, 인버팅부(115)는 3개의 출력신호(DET0~DET2)를 생성하기 위해 3개의 인버팅회로(203~205)를 구비한다. 이는 실시예에 해당하는 사항으로 더 많은 인버팅회로를 구비할 수 있다.
제1 인버팅회로(203)는 코어전압 감지부의 출력신호(SENSIG)를 게이트 입력으로 하는 제5 피모스 트랜지스터(P5)와 제4 엔모스 트랜지스터(N4)와 제5 엔모스 트랜지스터(N5)로 구현할 수 있다.
그리고, 제2 인버팅회로(204)는 코어전압 감지부의 출력신호(SENSIG)를 게이트 입력으로 하는 제6 피모스 트랜지스터(P6)와 제6 엔모스 트랜지스터(N6)와 제7 엔모스 트랜지스터(N7)로 구현할 수 있다.
또한, 제3 인버팅회로(205)는 코어전압 감지부의 출력신호(SENSIG)를 게이트 입력으로 하는 제7 피모스 트랜지스터(P7)와 제8 엔모스 트랜지스터(N8)와 제9 엔모스 트랜지스터(N9)로 구현할 수 있다.
이때, 인버팅회로(203~205)를 구성하는 엔모스 트랜지스터(N4~N9)는 각각의 트랜지스터 사이즈(size)가 차이가 나도록 제조된다. 즉, 각각의 인버팅회로(203~205)의 로직 문턱 전압(logic threshold voltage)을 조절하는 것이다.
여기서, 코어전압(VCORE)의 전압레벨이 낮아지면, 하프코어전압(HALFVCORE)의 전압레벨도 함께 낮아져서 코어전압 감지부의 출력신호(SENSIG)가 논리레벨 로우가 된다. 따라서, 인버팅회로(203~205)의 동일한 문턱 전압을 같은 피모스 트랜 지스터(P5~P7)가 모두 턴온되어 논리레벨 하이를 갖는 출력신호(DET0~DET2)를 출력한다.
한편, 코어전압(VCORE)이 상승한다면 하프코어전압(HALFCORE)도 전압레벨이 상승하여 코어전압 감지부의 출력신호(SENSIG)가 논리레벨 하이가 된다.
이때, 코어전압(VCORE)의 전압레벨이 얼마나 상승했느냐에 따라서 인버팅회로(203~205)가 논리레벨 하이 또는 로우를 출력한다. 즉, 서로다른 로직 문턱 전압을 갖는 인버팅회로(203~205)의 엔모스 트랜지스터(N4~N9)가 선택적으로 - 코어전압(VCORE)레벨의 상승 정도에 따라 코어전압 감지부의 출력신호(SENSIG)의 전압레벨이 차이가 나기 때문 - 턴온되어 인버팅회로(203~205)의 출력신호(DET0~DET2)가 논리레벨 하이 또는 로우가 되는 것이다.
도 6은 도 3의 제어회로(111~113)를 나타낸 도면이다.
도 6을 참조하면, 제1 제어회로(111)는 전달되는 제1 인버팅회로(203)의 출력신호(DET0)의 논리레벨에 따라 제4 액티브모드 코어전압 생성회로(106)를 제어하기 위한 회로이다.
이를 위해, 승압전압 액티브신호(VPPACT)와 제1 인버팅회로(203)의 출력신호(DET0)를 입력으로 하는 제1 낸드게이트(NAND1), 내부전압 액티브신호(VINTACT)와 라이트/리드신호(W/RSIG)를 입력으로 하는 제3 노어게이트(NOR3), 제1 낸드게이트(NAND1)와 제3 노어게이트(NOR3)의 출력신호를 입력으로 하여 제1 제어신호(CONT0)로 출력하는 제2 낸드게이트(NAND2)로 구현할 수 있다.
그리고, 제2 제어회로(112)는 전달되는 제2 인버팅회로(204)의 출력신 호(DET1)의 논리레벨에 따라 제5 액티브모드 코어전압 생성회로(107)를 제어하기 위한 회로이다.
이를 위해, 승압전압 액티브신호(VPPACT)와 제2 인버팅회로(204)의 출력신호(DET1)를 입력으로 하는 제3 낸드게이트(NAND3), 내부전압 액티브신호(VINTACT)와 라이트/리드신호(W/RSIG)를 입력으로 하는 제4 노어게이트(NOR4), 제3 낸드게이트(NAND3)와 제4 노어게이트(NOR4)의 출력신호를 입력으로 하여 제2 제어신호(CONT1)로 출력하는 제4 낸드게이트(NAND4)로 구현할 수 있다.
또한, 제3 제어회로(113)는 전달되는 제3 인버팅회로(205)의 출력신호(DET2)의 논리레벨에 따라 제6 액티브모드 코어전압 생성회로(108)를 제어하기 위한 회로이다.
이를 위해, 승압전압 액티브신호(VPPACT)와 제3 인버팅회로(205)의 출력신호(DET2)를 입력으로 하는 제5 낸드게이트(NAND5), 내부전압 액티브신호(VINTACT)와 라이트/리드신호(W/RSIG)를 입력으로 하는 제5 노어게이트(NOR5), 제6 낸드게이트(NAND6)와 제5 노어게이트(NOR5)의 출력신호를 입력으로 하여 제3 제어신호(CONT2)로 출력하는 제6 낸드게이트(NAND6)로 구현할 수 있다.
이와 같이 구비된 제어회로(111~113)는 인버팅회로(203~205)의 출력신호(DET0~DET2)의 논리레벨에 대응하는 제어신호(CONT0~CONT2)를 출력한다.
예를 들어, 코어전압(VCORE)의 상승 정도가 적어 각기 다른 로직 문턱 전압을 갖는 인버팅회로(203~205)중 제1 인버팅회로(203)만이 논리레벨 로우를 갖는 출력신호(DET0)를 출력하고, 나머지 인버팅회로(204~205)는 논리레벨 하이를 갖는 출 력신호(DET1~DET2)를 출력한다면, 이를 받는 제어회로(111~113)는 각각 논리레벨 로우인 제1 제어신호(CONT0), 논리레벨 하이인 제2 제어신호(CONT1) 및 논리레벨 하이인 제3 제어신호(CONT2)를 출력한다.
따라서, 제4 액티브모드 코어전압 생성회로(106)는 동작하지 않은채, 제5 및 제6 액티브모드 코어전압 생성회로(107~108)가 동작하게 된다. 이를 통해 코어전압(VCORE)의 전압레벨을 상승시켜 목표하는 코어전압(VCORE)의 전압 레벨을 획득한다.
도 2를 참조하면서 본 발명의 코어전압 생성 장치의 동작을 살펴보면, tRASmin 이후부터 라이트/리드신호(W/RSIG)의 활성화 이전까지의 A구간에서는 기준전압(VREFC)이 코어전압 감지부(110)와 코어전압 생성회로(102~108)에 각각 인가된 상태이고, 내부전압 액티브신호(VINTACT)는 논리레벨 로우를 갖으며, 라이트/리드신호(W/RSIG, 여기서 라이트/리드는 라이트 또는 리드와 동일한 의미를 부여함)는 로우인 논리레벨을 갖으며, 승압전압 액티브신호(VPPACT)는 하이인 논리레벨을 갖는다.
따라서, 상위 코어전압 생성회로 제어부(109)에서 상위 액티브모드 코어전압 생성회로(103~105)의 동작을 멈춘다.
그리고, 승압전압 액티브신호(VPPACT)가 코어전압 감지부(110)를 동작시켜 3개의 디텍팅신호(DET0~DET2)를 생성하는데, 현 상황은 코어전압(VCORE)의 전압레벨이 약간 높아졌을 때로 가정한다. 이유는 코어전압(VCORE)이 낮아졌을때는 목표하는 코어전압(VCORE) 레벨을 확보하기 위해 모든 액티브모드 코어전압 생성회 로(103~108)가 동작되어야 하지만, 코어전압(VCORE) 레벨이 높아졌을때는 선택적으로 액티브모드 코어전압 생성회로(103~108)가 동작하여도 되기 때문이다.
상승폭이 높지않게 상승된 코어전압(VCORE)으로 인해 제1 디텍팅신호(DET0)는 논리레벨 로우가 되고, 제2 디텍팅신호(DET1)는 논리레벨 하이가 되며, 제3 디텍팅신호(DET2)는 논리레벨 하이가 된다. 이는 서로 다른 게이트 사이즈를 갖는 엔모스 트랜지스터(N4~N9)에 의해 결정된다.
이어서, 논리레벨 로우인 제1 디텍팅신호(DET0)에 의해 제1 제어신호(CONT0)는 논리레벨 로우가 되고, 논리레벨 하이인 제2 디텍팅신호(DET1)에 의해 제2 제어신호(CONT1)는 논리레벨 하이가 되며, 논리레벨 하이인 제3 디텍팅신호(DET2)에 의해 제3 제어신호(CONT2)는 논리레벨 하이가 된다.
따라서, 이 제어신호(CONT0~CONT2)에 의해 동작하는 액티브모드 코어전압 생성회로(106~108)는 제4 액티브모드 코어전압 생성회로(106)는 비(非)구동상태, 제5 액티브모드 코어전압 생성회로(107)는 구동상태, 제6 액티브모드 코어전압 생성회로(108)도 구동상태가 된다.
이는 도 7을 참조하면 더욱 명확해 지는 사실로써, 도 7은 도 3의 코어전압 생성 장치의 동작을 나타낸 시뮬레이션 그래프이다. 이때의 환경은 온도는 25℃, 전원전압(VDD)=1.8V, 기준전압(VREFC)=0.75V 상황에서 시뮬레이션 한다.
도 7의 (a)를 참조하면, 코어전압(VCORE)을 반영하는 하프코어전압(HALFVCORE)가 상승된 것을 볼 수 있다. 이때, 상승폭은 높지 않은데, 이 때문에 제1 디텍팅신호(DET0)는 논리레벨 로우가, 제2 디텍팅신호(DET1)는 논리레벨 하이 가, 제3 디텍팅신호(DET2)는 논리레벨 하이가 된다. 이런 논리레벨을 갖는 이유는 인버팅회로(203~205)의 엔모스 트랜지스터(N4~N9)의 게이트 사이즈가 차이가 나기 때문이다.
이어서, 디텍팅신호(DET0~DET2)에 따라 제1 제어신호(CONT0)가 논리레벨 로우가, 제2 제어신호(CONT1)가 논리레벨 하이가, 제3 제어신호(CONT2)가 논리레벨 하이가된다.
따라서, 제4 액티브모드 코어전압 생성회로(106)는 비동작하고, 제5 액티브모드 코어전압 생성회로(107)와 제6 액티브모드 코어전압 생성회로(108)는 동작하게 된다.
그리고, 도 7의 (b)를 참조하면, 코어전압(VCORE)을 반영하는 하프코어전압(HALFVCORE)이 스윙(swing)하더라도 종래의 코어전압 생성 장치는 동일한 전압을 유지하는 것에 반해 본 발명의 코어전압 생성 장치는 그에 맞추어 스윙하는 것을 볼 수 있다. 이때, 종래와 본 발명의 코어전압 생성 장치는 약 1.5V에 고정되어 있다.
본 발명의 코어전압 생성 장치가 스윙하는 것은, 코어전압(VCORE) 레벨이 상승시에는 부분적으로 코어전압 발생기를 동작시키지 않고, 코어전압(VCORE) 레벨이 하강시에는 대부분의 코어전압 발생기를 동작시켜 코어전압(VCORE)레벨을 1.5V로 유지하기 위함이다.
최종적으로 종래의 코어전압 발생기를 사용했을 경우는 평균 2.58mA의 전류를 소모하는 데에 반해, 본발명의 코어전압 발생기를 사용했을 경우는 평균 753uA 의 전류를 소모한다.
즉, 본 발명의 코어전압 발생기를 사용할 경우 약 1827uA의 전류 감소효과를 얻을 수 있다.
본 발명을 간략하게 정리해 보면, 코어전압(VCORE) 레벨이 상승하게 되면 코어전압(VCORE)을 별도로 차지시킬 필요가 없으므로, 구동에 필요한 코어전압 생성회로를 제외한 코어전압 생성회로의 동작을 멈추게 한다. 이는 코어전압 생성 장치를 포함하는 반도체 메모리 장치의 전류 소모량을 감소시키기 위한 동작이다.
그리고, 코어전압 생성회로는 코어전압(VCORE)의 전압레벨 강하 정도에 따라 턴온되는 개수가 결정되고, 코어전압(VCORE)의 전압레벨 강하 정도가 상대적으로 클 때, 상대적으로 많은 개수의 코어전압 생성회로가 턴온된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
또한, 인버팅부(115)의 피모스 트랜지스터(P5~P7)도 엔모스 트랜지스터(N4~N9)와 마찬가지로 서로다른 게이트 사이즈를 갖게하여 코어전압(VCORE) 레벨의 하강에 맞추어 액티브모드 코어전압 생성회로(103~108)의 동작을 온/오프할 수도 있다.
이때, 코어전압(VCORE) 레벨이 낮아지는 이유는 한 번에 많은 양의 코어전압(VCORE)을 사용하기 때문이므로, 코어전압(VCORE)을 사용하는 장치에 오동작이 발생하지 않게 하기 위하여 낮아진 코어전압(VCORE) 레벨을 충분히 빠른시간에 목표하는 전압레벨로 상승시켜야 한다.
이상에서 살펴본 바와 같이, 본 발명은 액티브신호(active) 입력부터 tRASmin확보까지 활성화 시기까지 모든 액티브모드 코어전압 생성회로가 동작하여 전류소모량을 증가시키던 종래의 문제점을 코어전압을 디텍팅하고, 이 디텍팅값에 따라 선택적으로 액티브모드 코어전압 생성회로를 동작시키므로써, 전류소모량을 감소시킨다.
따라서, 본 발명의 코어전압 생성 장치를 포함하는 반도체 메모리 장치의 전력 소모를 감소시킬 수 있어서 저전력 반도체 메모리 장치의 구현에 기여할 수 있다.
특히, 제한된 전력을 바탕으로 동작하는 모바일 장치에 저전력 동작을 지원하므로써, 전력 소모량을 감소시킬 수 있다.

Claims (13)

  1. 코어전압을 감지하기 위한 코어전압감지수단;
    상기 코어전압감지수단의 출력신호에 입력받아 상기 출력신호의 전압레벨에 따라 복수의 내부 제어신호를 생성하는 복수의 제1 제어신호생성부;
    상기 제1 제어신호와 복수의 내부명령신호에 응답하여 복수의 드라이버 제어신호를 생성하는 제2 제어신호생성부; 및
    대응되는 상기 드라이버제어신호에 응답하여 온/오프 구동하는 복수의 코어전압드라이버를 포함하며,
    상기 복수의 제1 제어신호생성부는 각기 서로 다른 로직 문턱전압을 갖는
    코어전압 생성 장치.
  2. 제1항에 있어서,
    상기 복수의 코어전압드라이버는 코어전압의 전압레벨 강하 정도에 따라 턴온되는 개수가 결정되는 코어전압 생성 장치.
  3. 제2항에 있어서,
    코어전압의 전압레벨 강하 정도가 상대적으로 클 때, 상대적으로 많은 개수 의 상기 코어전압드라이버가 턴온되는 코어전압 생성 장치.
  4. 제1항 내지 제3항 중 어느한 항에 있어서,
    상기 코어전압감지수단은,
    코어전압을 전압 분배하여 피드백전압을 생성하는 코어전압분배부;
    기준전압과 상기 피드백전압의 차이를 감지증폭하여 상기 코어전압감지수단의 출력신호를 생성하는 증폭부
    를 포함하는 코어전압 생성 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 제어신호생성부 각각은,
    상기 코어전압감지수단의 출력신호를 입력받는 인버팅부로 구성되는 코어전압 생성 장치.
  6. 액티브명령으로부터 비트라인센스앰프에 데이터가 실리는 최소한의 시간 tRASmin이 경과한 다음, 리드/라이트명령의해 데이터의 리드/라이트가 수행되고, 이후 프리차지명령에 의해 프리차지가 이루어지는 반도체 메모리 장치에 있어서,
    제1그룹과 제2그룹으로 분할된 복수의 액티브코어전압드라이버;
    액티브명령으로부터 상기 시간 tRASmin까지의 구간과, 상기 리드/라이트 명령이후 상기 프리차지명령까지의 구간에서 상기 제1그룹의 액티브코어전압드라이버를 인에이블시키는 제1 제어부;
    상기 시간 tRASmin 이후부터 상기 리드/라이트명령이 입력되기 까지의 구간에서 상기 제2그룹의 액티브코어전압드라이버를 인에이블시키되, 코어전압의 전압레벨 강하 정도에 따라 인에이블되는 개수를 제어하는 제2 제어부
    를 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 제어부는,
    코어전압을 감지하기 위한 코어전압감지수단;
    상기 코어전압감지수단의 출력신호에 입력받아 상기 출력신호의 전압레벨에 따라 복수의 내부 제어신호를 생성하는 복수의 제1 제어신호생성부;
    상기 제1 제어신호와 복수의 내부명령신호에 응답하여 복수의 드라이버 제어신호를 생성하는 제2 제어신호생성부; 및
    대응되는 상기 드라이버제어신호에 응답하여 온/오프 구동하는 복수의 코어전압드라이버를 포함하며,
    상기 복수의 제1 제어신호생성부는 각기 서로 다른 로직 문턱전압을 갖는
    반도체 메모리 장치.
  8. 제7항에 있어서,
    스탠바이 모드에서 인에이블되는 스탠바이모드 코어전압 생성부; 및
    코어전압의 초기 상태를 잡아주기 위한 초기 코어전압 생성부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 복수의 코어전압드라이버는 코어전압의 전압레벨 강하 정도에 따라 턴온되는 개수가 결정되는 반도체 메모리 장치.
  10. 제9항에 있어서,
    코어전압의 전압레벨 강하 정도가 상대적으로 클 때, 상대적으로 많은 개수의 상기 코어전압드라이버가 턴온되는 반도체 메모리 장치.
  11. 제7항 내지 제9항 중 어느한 항에 있어서,
    상기 코어전압감지수단은,
    코어전압을 전압 분배하여 피드백전압을 생성하는 코어전압분배부;
    기준전압과 상기 피드백전압의 차이를 감지증폭하여 상기 코어전압감지수단의 출력신호를 생성하는 증폭부
    를 포함하는 반도체 메모리 장치.
  12. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 제어신호생성부 각각은,
    상기 코어전압감지수단의 출력신호를 입력받는 인버팅부로 구성되는 반도체 메모리 장치.
  13. 제6항에 있어서,
    상기 제1 제어부는,
    라이트/리드신호와 내부명령신호에 응답하여 제1그룹의 액티브코어전압드라이버를 인에이블시키는 반도체 메모리 장치.
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