KR100642398B1 - 센스엠프 제어장치 - Google Patents

센스엠프 제어장치 Download PDF

Info

Publication number
KR100642398B1
KR100642398B1 KR1020050096257A KR20050096257A KR100642398B1 KR 100642398 B1 KR100642398 B1 KR 100642398B1 KR 1020050096257 A KR1020050096257 A KR 1020050096257A KR 20050096257 A KR20050096257 A KR 20050096257A KR 100642398 B1 KR100642398 B1 KR 100642398B1
Authority
KR
South Korea
Prior art keywords
sense amplifier
amplifier control
control signal
signal
unit
Prior art date
Application number
KR1020050096257A
Other languages
English (en)
Inventor
김보연
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050096257A priority Critical patent/KR100642398B1/ko
Application granted granted Critical
Publication of KR100642398B1 publication Critical patent/KR100642398B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 초기 구간 이후 레벨 천이되는 파워업신호를 버퍼링하는 버퍼부와; 상기 버퍼부와 외부전압 사이에 연결되어, 상기 외부전압 공급여부를 결정하는 퓨즈부와; 상기 버퍼부의 출력 신호를 버퍼링하되 상기 퓨즈부의 단선 여부에 따라 상기 버퍼부의 출력신호를 래치하는 래치부와; 상기 래치부의 출력신호에 따라 선택적으로 턴온되는 복수의 전달게이트로 구성된 전달게이트부와; 상기 복수의 전달게이트에 각각 연결되고, 각각 이종레벨의 전압을 공급받아 동작하며, 상기 전달게이트를 통해 센스엠프 제어신호를 출력하는 복수의 센스엠프 제어신호생성부를 포함하여 구성되는 센스엠프 제어장치에 관한 것이다.
센스엠프 제어장치, 코어전압, 퓨즈부, 인에이블 타임

Description

센스엠프 제어장치{Device for controlling sense amp}
도 1은 PSRAM 에서 센스엠프 제어신호 생성 경로를 도시한 블록도이다.
도 2는 본 발명의 실시예에 의한 센스엠프 제어장치의 센스엠프 제어신호생성부에 공급되는 전압 파형의 특성을 보여주는 그래프이다.
도 3은 본 발명의 실시예에 의한 센스엠프 제어장치의 구성을 도시한 회로도이다.
도 4는 본 발명의 실시예에 의한 센스엠프 제어장치의 센스엠프 제어신호생성부의 구체적인 회로도이다.
도 5는 본 발명의 실시예에 의한 센스엠프 제어장치에서 퓨즈부의 단선 여부에 따른 센스엠프 제어신호의 인에이블 타임 차이를 보여주는 타이밍도이다.
<도면의 주요 부분에 관한 부호의 설명>
10 : 입력부 12 : 조합신호생성부
14 : 로우제너레이터 16 : 제어신호처리부
18 : 센스엠프 제어신호생성부 20 : 뱅크제어부
188 : 제 1 센스엠프 제어신호생성부
189 : 제 2 센스엠프 제어신호생성부
본 발명은 센스엠프 제어장치에 관한 것으로서, 보다 상세하게는 외부전압과 코어전압에 각각 연결되어 인에이블 타임이 다른 센스엠프 제어신호를 출력하는 복수의 센스엠프 제어신호생성부를 구비하고, 퓨즈의 단선 여부에 따라 하나의 센스엠프 제어신호생성부를 선택할 수 있도록 함으로써, 센스엠프 제어신호생성부에서 발생되는 센스엠프 제어신호의 인에이블 타임을 용이하게 조절할 수 있도록 한 센스엠프 제어장치에 관한 것이다.
최근의 메모리 장치의 고속 동작, 소비 전류의 저감 및 처리 시스템의 소형화 등의 목적을 위해서 메모리 장치의 소자의 미세화가 실행된다. 이러한 소자의 미세화에 따라 메모리 셀 캐패시터의 면적도 작아지고, 따라서 메모리 셀 캐패시터의 용량 값이 작아진다. 메모리 셀 캐패시터의 용량 값이 작아지면 캐패시터에 대해서 동일 전압 레벨의 데이터를 기입 하더라도 유지전하량이 작아진다.
유지전하량의 저감을 보상하기 위해서 주기적으로 리프레쉬 동작이 실행된다. 이러한 리프레쉬 동작은 메모리 셀 캐패시터에 저장된 데이터를 비트 라인에 전달한 후 센스엠프에 의해 증폭하고, 이 증폭 데이터를 본래의 메모리 셀 캐패시 터에 재기입한다. 따라서, 미세화된 소자에 있어서 데이터 유지 특성이 열화된 경우, 이러한 데이터 유지 특성의 열화를 보상하기 위해서는 리프레쉬 주기를 짧게 설정할 필요가 있다.
그러나, 리프레쉬 주기를 짧게 한 경우 리프레쉬 동작 동안에 외부의 처리 장치는 DRAM으로 액세스할 수 없어 처리 시스템의 성능이 저하한다. 또한, 리프레쉬 간격이 짧아진 경우 리프레쉬 동작을 수행하기 위한 소비 전류가 증가된다. 특히, 배터리 구동형 휴대 기기 등의 데이터 유지 모드에 있어서 요구되는 낮은 대기(stanby) 전류 조건을 만족시킬 수 없고, 이러한 저소비 전류가 요구되는 배터리 구동형의 휴대 기기 등의 용도로 적용할 수 없게 된다.
이러한 DRAM의 리프레쉬의 문제를 해소하는 방법의 하나로서 DRAM을 SRAM(Static Random Access Memory)과 같이 동작시키는 PSRAM(Pseudo SRAM)이 알려져 있다. 이러한 PSRAM은 메모리 액세스 사이클 중 1 사이클 내에서 통상의 데이터의 리드 및 라이트를 실행하는 사이클과 리프레쉬를 실행하는 리프레쉬 사이클이 연속해서 실행된다. 즉, 1 개의 액세스 사이클 시에 리프레쉬가 실행되기 때문에 외부 액세스에 대해서 리프레쉬를 숨길 수 있어 DRAM을 외관상 SRAM으로서 동작시킬 수 있다.
도 1은 PSRAM 에서 센스엠프 제어신호의 생성 경로를 도시한 블록도이다.
도 1에서 도시한 바와 같이, 우선 리드(read), 라이트(write) 등의 커맨드 신호와 해당 어드레스(address) 신호가 입력부(10)에 입력되면, 상기 입력부(10)는 입력된 신호를 조합하여 내부 커맨드 신호와 조합 어드레스 신호를 출력한다. 이때, 조합 어드레스 신호는 상기 입력부(10)에 입력되는 어드레스 신호가 바뀔 때마다 출력된다.
이후, 입력부(10)의 출력신호인 내부 커맨드 신호와 조합 어드레스 신호는 조합신호 생성부(12)에 입력되고, 상기 조합신호 생성부(12)는 입력 신호를 조합하여 워드라인을 활성화 시키기 위한 준비신호인 워드라인활성화 신호를 출력하여 로우제너레이터(14)에 전달한다. 이때, 로우제너레이터(14)는 각각의 뱅크에 하나씩 존재하는데, 여기서는 4개의 뱅크가 존재한다고 가정하여 4개의 로우제너레이터(14)가 있다고 가정한다.
앞서, 로우엑티브 신호를 입력받은 4개의 로우제너레이터(14)는 각각 상기 입력부(10)로부터 입력받은 어드레스 신호를 이용하여 제 1 제어신호와 제 2 제어신호를 생성하여 제어신호처리부(16)에 전달하고, 제어신호처리부(16)는 전달된 제 1 제어신호와 제 2 제어신호로부터 로우엑티브 신호 또는 로우프리차지 신호를 생성한다. 이때, 제 1 제어신호는 제어신호처리부(16)에서 인에이블 신호의 생성을 제어하기 위한 신호이며, 제 2 제어신호는 디스에이블 신호의 생성을 제어하기 위한 신호인데, 예를 들어, 앞서 4개의 로우제너레이터(14)에서 전달된 제 1 제어신호 중 어느 하나라도 인에이블되면 제어신호 처리부(16)는 인에이블 신호를 생성하게 되고, 제 2 제어신호 중 어느 하나라도 인에이블되면 디스에이블 신호를 출력하게 된다.
또한, 상기 로우엑티브 신호 및 로우프리차지 신호는 센스엠프 제어신호생성 부(18)에 입력되어 생성되는 센스엠프 제어신호의 인에이블 여부를 결정하는 신호로, 상기 로우엑티브 신호가 입력되면 상기 제어신호생성부(18)는 인에이블된 센스엠프 제어신호를 출력하게 되고, 상기 로우프리차지 신호가 입력되면 상기 제어신호생성부(18)는 디스에이블된 센스엠프 제어신호를 출력하게 된다. 이와 같이 인에이블이 결정되어 생성된 센스엠프 제어신호는 뱅크제어부(20)에 전달되고, 뱅크제어부(20)는 센스엠프 제어신호를 통해 해당 뱅크내의 센스엠프를 제어하게 된다. 이때, 센스엠프 제어신호생성부(18)는 내부전원인 코어전압(Vcore)을 사용한다.
그런데, 대부분의 제어회로의 경우 센스엠프 제어신호생성부(18)와 달리 외부전압(Vext)을 사용하므로, 도 2에서 도시한 바와 같이 출력전압(Vout)은 외부전압(Vext)에 비례해 증가하므로, 회로에 공급되는 출력전압(Vout)의 레벨에 비례해 회로의 동작 속도도 증가된다는 점을 고려할 때, 외부전압(Vext)이 증가할수록 회로의 동작 속도도 증가되는 사실을 확인할 수 있다.
그러나, 센스엠프 제어신호생성부(18)의 경우 소정 레벨 이상에서 일정한 전위를 갖는 코어전압(Vcore)을 사용하므로, 소정 레벨 이상에서는 다른 회로에 비해 상대적으로 동작 속도가 느려져 생성되는 센스엠프 제어신호의 인에이블 타임(enable time)이 지연(delay)되는 문제가 있다.
현재 이와 같은 인에이블 타임(enable time)의 지연을 조정하기 위해서는 회로의 설계변경(Revision)을 할 수 밖에 없으므로, 인에이블 타임을 용이하게 조정할 수 있는 방법에 대한 연구가 필요한 실정이다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 외부전압과 코어전압에 각각 연결되어 인에이블 타임이 다른 센스엠프 제어신호를 출력하는 복수의 센스엠프 제어신호생성부를 구비하고, 퓨즈의 단선 여부에 따라 하나의 센스엠프 제어신호생성부를 선택할 수 있도록 함으로써, 센스엠프 제어신호생성부에서 발생되는 센스엠프 제어신호의 인에이블 타임을 용이하게 조절할 수 있도록 한 센스엠프 제어장치를 제공하는 데에 있다.
상기 목적을 달성하기 위하여, 본 발명은 초기 구간 이후 레벨 천이되는 파워업신호를 버퍼링하는 버퍼부와; 상기 버퍼부와 외부전압 사이에 연결되어, 상기 외부전압 공급여부를 결정하는 퓨즈부와; 상기 버퍼부의 출력 신호를 버퍼링하되 상기 퓨즈부의 단선 여부에 따라 상기 버퍼부의 출력신호를 래치하는 래치부와; 상기 래치부의 출력신호에 따라 선택적으로 턴온되는 복수의 전달게이트로 구성된 전달게이트부와; 상기 복수의 전달게이트에 각각 연결되고, 각각 이종레벨의 전압을 공급받아 동작하며, 상기 전달게이트를 통해 센스엠프 제어신호를 출력하는 복수의 센스엠프 제어신호생성부를 포함하여 구성되는 센스엠프 제어장치를 제공한다.
본 발명에 있어서, 상기 센스엠프 제어장치는 상기 센스엠프 제어신호를 입력받아 각각의 뱅크내의 센스엠프를 제어하는 뱅크제어부를 더 포함하는 것을 특징 으로 한다.
본 발명에 있어서, 상기 래치부는 상기 버퍼부의 출력신호를 버퍼링하는 인버터와; 상기 인버터의 출력신호에 응답하여 상기 인버터의 입력단의 전위를 일정하게 유지시키는 전위유지수단;을 포함하여 구성되는 것을 특징으로 한다.
본 발명에 있어서, 상기 전위유지수단은 상기 퓨즈부가 단선된 경우 턴온되는 겻을 특징으로 한다.
본 발명에 있어서, 상기 전위유지수단은 NMOS 인 것을 특징으로 한다.
본 발명에 있어서, 상기 전달게이트부의 복수의 전달게이트는 상기 퓨즈부의 단선 여부에 따라 선택적으로 턴온되는 것을 특징으로 한다.
본 발명에 있어서, 상기 복수의 센스엠프 제어신호생성부는 로우엑티브신호와 로우프리차지신호를 입력받아 센스엠프제어신호를 출력하는 것을 특징으로 한다.
본 발명에 있어서, 상기 복수의 센스엠프 제어신호생성부는 외부전압을 공급받아 동작하는 제 1 센스엠프 제어신호생성부와; 코어전압을 공급받아 동작하는 제 2 센스엠프 제어신호생성부를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 있어서, 상기 센스엠프 제어신호생성부는 로우프리차지 신호에 응답하여 외부전압을 공급하는 풀업소자와; 엑티브 신호에 응답하여 접지전압을 공급하는 풀다운소자와; 상기 풀업소자와 풀다운소자에서 공급되는 전위를 일정하게 유지하는 래치부 및; 상기 래치부의 출력신호와 인에이블된 센스엠프 제어신호 출력 을 위해 인에이블되는 테스트모드 신호를 입력 받아 논리 연산하여 센스엠프 제어신호를 출력하는 논리부를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 있어서, 상기 풀업소자는 PMOS 인 것을 특징으로 한다.
본 발명에 있어서, 상기 풀다운소자는 NMOS 인 것을 특징으로 한다.
본 발명에 있어서, 상기 논리부는 논리합 연산하는 것을 특징으로 한다.
본 발명에 있어서, 상기 센스엠프 제어신호생성부는 초기 구간 이후 레벨 천이되는 파워업신호에 응답하여 외부전압을 공급하는 초기풀업소자를 더 포함하는 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 실시예에 의한 센스엠프 제어장치의 구성을 도시한 회로도이다.
도 3 을 참고하면, 본 발명의 실시예에 의한 센스엠프 제어장치는 파워업(power up) 신호를 버퍼링하는 버퍼부(180)를 포함하는데, 이때, 파워업(power up) 신호는 센스엠프 제어장치의 각 노드에 초기 전위를 설정하는 한편, 버퍼부(180)의 플로팅(floating)을 방지하기 위해 초기 구간에서는 로우레벨(low level)을 갖고, 초기구간 이후 하이레벨(high level)로 천이하여 하이레벨 전압을 유지하는 신호이다. 여기서, 상기 버퍼부(180)는 파워업신호를 반전 버퍼링하는 인버터(IV11)와 상기 인버터(IV11)의 출력신호에 의해 선택적으로 턴온되어 입력신호를 반전 버퍼링하는 PMOS(P11)와 NMOS(N11)을 포함하여 구성된다.
또한, 본 발명의 센스엠프 제어장치는 상기 버퍼부(180)와 외부전압(Vext) 사이에 연결되어, 상기 버퍼부(180)의 구동을 위한 전압을 공급하는 퓨즈부(182)와 상기 버퍼부(180)의 출력 신호를 반전 버퍼링하되 상기 퓨즈부(182)의 단선 여부에 따라 상기 버퍼링부의 출력신호를 래치하는 래치부(184)를 포함한다. 여기서, 상기 래치부(184)는 상기 버퍼부(180)의 출력신호를 반전 버퍼링하는 인버터(IV12)와 상기 퓨즈부(182)가 단선된 경우 상기 인버터(IV12)의 출력신호에 의해 턴온되어 상기 인버터(IV12)의 입력단 및 출력단의 전압을 일정하게 유지시키는 NMOS(N12)로 구성된다.
그리고, 본 발명의 센스엠프 제어장치는 상기 래치부(184)의 출력신호에 응답하여 선택적으로 턴온되는 복수의 전달게이트(T1, T2)로 구성된 전달게이트부(186)와 상기 복수의 전달게이트(T1, T2)에 각각 연결되어 상기 연결된 전달게이트(T1, T2)를 통해 센스엠프 제어신호를 출력하는 복수의 센스엠프 제어신호생성부(188, 189)를 포함한다. 여기서, 제 1 센스엠프 제어신호생성부(188)는 코어전압(Vcore)을 공급받아 동작하고, 전달게이트(T1)를 통해 제 1 센스엠프 제어신호를 출력하며, 제 2 센스엠프 제어신호생성부(189)는 외부전압(Vext)을 공급받아 동작하고, 전달게이트(T2)를 통해 제 2 센스엠프 제어신호를 출력한다.
또한, 본 발명의 센스엠프 제어장치는 선택적으로 턴온되는 복수의 전달게이트(T1, T2)를 통해 상기 센스엠프 제어신호생성부(188, 189)에서 생성된 센스엠프 제어신호를 입력받아 각각의 뱅크내의 센스엠프를 제어하는 뱅크제어부(도1의 20)를 포함한다.
이와 같이 구성된 본 실시예의 동작을 도 3과 본 발명의 실시예에 의한 센스엠프 제어장치의 센스엠프 제어신호생성부의 구체적인 회로도를 도시한 도 4 및, 본 발명의 실시예에 의한 센스엠프 제어장치에서 퓨즈 커팅 여부에 따른 센스엠프 제어신호의 인에이블 타임 차이를 보여주는 타이밍도을 도시한 도 5를 참조하여 구체적으로 설명한다.
우선, 퓨즈부(182)가 외부전압(Vext)을 버퍼부(180)에 공급하는 경우를 살펴보면, 초기 구간동안은 로우레벨을 갖는 파워업신호가 입력되어 인버터(IV11)에서 반전 버퍼링되므로, 노드 A에서의 전위는 하이레벨이 되어 PMOS(P11)를 턴오프(turn off)시키고, NMOS(N11)는 턴온(turn on)시키므로, 노드 B의 전위는 로우레벨이 된다. 또한, 인버터(IV12)에서의 반전 버퍼링에 의해 노드 C의 전위는 하이레벨이 된다. 이에 따라 전달게이트(T2)가 턴온되어 외부전압(Vext)에 의해 동작하는 제 2 센스엠프 제어신호생성부(189)에 의해 생성된 센스엠프제어신호가 전달게이트 (T2)를 통해 출력된다. 다만, 파워업신호가 로우레벨을 갖는 초기 구간은 센스엠프 제어장치의 파워가 정상적으로 온(ON)된 상태가 아니고, 단지 초기구간 이후 일정한 하이레벨을 갖는 파워업 신호가 공급되기 전 까지 회로의 각 노드의 전위을 초기화하기 위한 구간이므로 전달게이트(T2)의 턴온은 중요한 의미를 갖지 않는다.
여기서, 센스엠프 제어신호생성부(189)의 동작을 도 4를 참고하여 구체적으로 살펴보면, 센스엠프 제어신호생성부(189)는 파워업신호와 로우프리차지 신호 및 엑티브 신호를 입력받아 센스엠프 제어신호를 출력하는데, 우선 초기 구간에서 파워업 신호는 로우레벨이고, 로우프리차지 신호는 하이레벨이며, 로우엑티브 신호는 로우레벨이다. 이때, 로우엑티브 신호는 센스엠프 제어신호를 인에이블 시키기 위한 신호이고, 로우프리차지 신호는 센스엠프 제어신호를 디스에이블 시키기 위한 신호로서 상기 예에서 로우프리차지 신호는 인에이블되어 있고, 로우엑티브 신호는 디스에이블 되어 있다.
이와 같은, 파워업 신호와 로우프리차지 신호 및 로우엑티브 신호의 레벨에 의해 초기 풀업소자(42)인 PMOS(P22)만 턴온되고, 풀업소자(40)인 PMOS(P21) 및 풀다운소자(44)인 NMOS(N21)는 턴오프되므로 복수의 인버터(IV21, IV22)가 래치형태로 연결된 래치부(46)의 출력신호는 로우레벨이 되고, 난드게이트(ND21)와 인버터(IV26)로 구성된 논리부(48)에서 출력되는 센스엠프 제어신호는 로우레벨이 된다. 한편, 초기 구간 이후 파워업 신호는 하이레벨로 천이되고, 로우엑티브 신호는 하이레벨로 천이되므로 초기 풀업소자(42)인 PMOS(P22)는 턴오프되고, 풀다운소자 (44)인 NMOS(N21)는 턴온되므로 논리부(48)의 난드게이트(ND21) 일단에 입력되는 신호는 하이레벨이된다. 따라서, 로우레벨로 인에이블된 테스트모드 신호에 의해 센스엠프 제어신호는 하이레벨로 인에이블된다. 이후, 로우엑티브 신호가 로우레벨로 천이된 상태에서 로우프리차지 신호가 로우레벨로 천이하면 풀업소자(40)인 PMOS(P21)가 턴온되어 앞서 초기 구간에서와 같이 각 노드의 전위레벨이 천이되므로 출력되는 센스엠프 제어신호는 다시 로우레벨이 된다. 결과적으로 센스엠프 제어신호생성부(189)는 초기 구간 이후 엑티브 신호가 하이레벨로 인에이블되는 경우 하이레벨로 인에이블된 센스엠프 제어신호를 출력하고, 로우프리차지 신호가 로우레벨로 인에이블되면 디스에이블된 센스엠프 제어신호를 출력하게 된다. 또한, 본 발명의 실시예의 다른 센스엠프 제어신호생성부(188)는 초기 풀업소자(42) 및 풀업소자(40)가 연결된 풀업전압이 외부전압(Vext) 대신 코어전압(Vcore)인 점을 제외하고는 회로의 동작은 동일하므로, 자세한 동작 설명은 생략한다.
한편 이때, 초기 구간 경과 후 센스엠프 제어장치의 파워가 정상적으로 온(ON)되어 파워업신호가 하이레벨로 천이하면, 인버터(IV11)의 반전 버퍼링에 의해 노드 A의 전위는 로우레벨이 되므로 PMOS(P11)는 턴온(turn on)되고, NMOS(N11)는 턴오프(turn off)된다. 따라서, 노드 B의 전위는 하이레벨이 되고, 인버터(IV12)에서의 반전 버퍼링에 의해 노드 C의 전위는 로우레벨이 된다. 이에 따라 전달게이트(T1)가 턴온되어 코어전압(Vcore)에 연결된 제 1 센스엠프 제어신호 생성부(188)에서 생성된 센스엠프제어신호가 턴온된 전달게이트(T1)를 통해 출력된다. 결과적으 로 본 발명의 실시예에 의한 센스엠프 제어장치는 퓨즈부(182)가 연결되어 있는 경우 코어전압(Vcore)에 연결된 제 1 센스엠프 제어신호 생성부(188)에서 생성된 제 1 센스엠프제어신호를 출력한다.
다음으로, 퓨즈부(182)가 단선되어 외부전압(Vext)을 버퍼부(180)에 공급하는 경우를 살펴보면, 상기에서 살펴본 바와 같이 초기 구간동안은 로우레벨을 갖는 파워업신호가 입력되어 NMOS(N11)가 턴온(turn on)되어 노드 B는 로우레벨이 되고, 노드 C는 하이레벨이 되므로, 제 2 센스엠프 제어신호 생성부(189)에서 생성된 제 2 센스엠프제어신호가 전달게이트(T2)를 통해 출력된다.
한편 이때, 초기 구간 경과 후 센스엠프 제어장치의 파워가 정상적으로 온(ON)되어 파워업신호가 하이레벨로 천이되면, 인버터(IV11)의 반전 버퍼링에 의해 노드 A의 전위는 로우레벨이 된다. 그러나, 퓨즈부(182)의 단선에 의해 외부전압(Vext)을 공급받지 못하는 PMOS(P11)는 턴온(turn on)되지 않으므로, 초기 구간 동안 래치부(184)의 동작에 의해 일정한 전압레벨을 유지하고 있는 노드 B와 노드 C의 전위에 영향을 미치지 않는다. 즉, 노드 A의 전압레벨의 천이에도 불구하고 노드 B는 로우레벨을 갖고, 노드 C는 하이레벨을 갖는다. 이때, 노드 C의 하이레벨에 의해 NMOS(N12)가 턴온되어 노드 B은 로우레벨로, 노드 C는 하이레벨로 유지된다. 노드 C의 하이레벨은 전달게이트(T2)를 턴온시키고, 외부전압(Vext)에 연결된 제 2 센스엠프 제어신호 생성부(189)에서 생성된 제 2 센스엠프제어신호가 턴온된 전달게이트(T2)를 통해 출력된다.
앞서 설명한 바와 같이 본 발명의 실시예에 의한 센스엠프 제어장치는 퓨즈부(182)가 단선된 경우 외부전압(Vext)에 연결된 제 2 센스엠프 제어신호 생성부(189)에서 생성된 제 2 센스엠프제어신호를 출력한다. 여기서, 도 5를 참고하면, 제 2 센스엠프제어신호(a)는 외부전압(Vext)에 연결된 제 2 센스엠프 제어신호 생성부(189)에서 생성되었으므로 코어전압(Vcore)에 연결된 제 1 센스엠프 제어신호 생성부(188)에서 생성된 제 1 센스엠프제어신호(b)보다 인에이블 타임이 빠르다.
따라서, 퓨즈부(182)가 연결된 상태에서 센스엠프 제어장치에서 출력되는 제 1 센스엠프 제어신호 생성부(188)에서 생성된 제 1 센스엠프제어신호(b)의 인에이블 타임을 테스트 한 결과, 지연이 있다고 판단되는 경우 회로의 설계변경 없이 퓨즈부(182)를 단선시켜, 제 2 센스엠프 제어신호 생성부(189)를 통해 인에이블 타임이 빨라진 제 2 센스엠프제어신호(b)가 출력되도록 조정할 수 있게 된다.
상술한 바와 같이, 본 발명의 센스엠프 제어장치는 외부전압과 코어전압에 각각 연결되어 인에이블 타임이 다른 센스엠프 제어신호를 출력하는 복수의 센스엠프 제어신호생성부를 구비하고, 퓨즈의 단선 여부에 따라 하나의 센스엠프 제어신호생성부를 선택할 수 있도록 함으로써, 센스엠프 제어신호생성부에서 발생되는 센스엠프 제어신호의 인에이블 타임을 용이하게 조절할 수 있는 효과를 가진다.

Claims (13)

  1. 초기 구간 이후 레벨 천이되는 파워업신호를 버퍼링하는 버퍼부와;
    상기 버퍼부와 외부전압 사이에 연결되어, 상기 외부전압 공급여부를 결정하는 퓨즈부와;
    상기 버퍼부의 출력 신호를 버퍼링하되 상기 퓨즈부의 단선 여부에 따라 상기 버퍼부의 출력신호를 래치하는 래치부와;
    상기 래치부의 출력신호에 따라 선택적으로 턴온되는 복수의 전달게이트로 구성된 전달게이트부와;
    상기 복수의 전달게이트에 각각 연결되고, 각각 이종레벨의 전압을 공급받아 동작하며, 상기 전달게이트를 통해 센스엠프 제어신호를 출력하는 복수의 센스엠프 제어신호생성부를 포함하여 구성되는 센스엠프 제어장치.
  2. 제 1항에 있어서, 상기 센스엠프 제어신호를 입력받아 각각의 뱅크내의 센스엠프를 제어하는 뱅크제어부를 더 포함하는 센스엠프 제어장치.
  3. 제 1항에 있어서, 상기 래치부는 상기 버퍼부의 출력신호를 버퍼링하는 인버터와;
    상기 인버터의 출력신호에 응답하여 상기 인버터의 입력단의 전위를 일정하게 유지시키는 전위유지수단;
    을 포함하여 구성되는 것을 특징으로 하는 센스엠프 제어장치.
  4. 제 3항에 있어서, 상기 전위유지수단은 상기 퓨즈부가 단선된 경우 턴온되는 겻을 특징으로 하는 센스엠프 제어장치.
  5. 제 3항에 있어서, 상기 전위유지수단은 NMOS 인 것을 특징으로 하는 센스엠프 제어장치.
  6. 제 1에 있어서, 상기 전달게이트부의 복수의 전달게이트는 상기 퓨즈부의 단선 여부에 따라 선택적으로 턴온되는 것을 특징으로 하는 센스엠프 제어장치.
  7. 제 1항에 있어서, 상기 복수의 센스엠프 제어신호생성부는 로우엑티브신호와 로우프리차지신호를 입력받아 센스엠프제어신호를 출력하는 것을 특징으로 하는 센스엠프 제어장치.
  8. 제 1항에 있어서, 상기 복수의 센스엠프 제어신호생성부는 외부전압을 공급받아 동작하는 제 1 센스엠프 제어신호생성부와;
    코어전압을 공급받아 동작하는 제 2 센스엠프 제어신호생성부를 포함하여 구성되는 것을 특징으로 하는 센스엠프 제어장치.
  9. 제 1항에 있어서, 상기 센스엠프 제어신호생성부는 로우프리차지 신호에 응답하여 외부전압을 공급하는 풀업소자와;
    엑티브 신호에 응답하여 접지전압을 공급하는 풀다운소자와;
    상기 풀업소자와 풀다운소자에서 공급되는 전위를 일정하게 유지하는 래치부 및;
    상기 래치부의 출력신호와 인에이블된 센스엠프 제어신호 출력을 위해 인에이블되는 테스트모드 신호를 입력 받아 논리 연산하여 센스엠프 제어신호를 출력하는 논리부를 포함하여 구성되는 것을 특징으로 하는 센스엠프 제어장치.
  10. 제 9항에 있어서, 상기 풀업소자는 PMOS 인 것을 특징으로 하는 센스엠프 제어장치.
  11. 제 9항에 있어서, 상기 풀다운소자는 NMOS 인 것을 특징으로 하는 센스엠프 제어장치.
  12. 제 9항에 있어서, 상기 논리부는 논리합 연산하는 것을 특징으로 하는 센스엠프 제어장치.
  13. 제 9항에 있어서, 상기 센스엠프 제어신호생성부는 초기 구간 이후 레벨 천이되는 파워업신호에 응답하여 외부전압을 공급하는 초기풀업소자를 더 포함하는 것을 특징으로 하는 센스엠프 제어장치.
KR1020050096257A 2005-10-12 2005-10-12 센스엠프 제어장치 KR100642398B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050096257A KR100642398B1 (ko) 2005-10-12 2005-10-12 센스엠프 제어장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050096257A KR100642398B1 (ko) 2005-10-12 2005-10-12 센스엠프 제어장치

Publications (1)

Publication Number Publication Date
KR100642398B1 true KR100642398B1 (ko) 2006-11-10

Family

ID=37653744

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050096257A KR100642398B1 (ko) 2005-10-12 2005-10-12 센스엠프 제어장치

Country Status (1)

Country Link
KR (1) KR100642398B1 (ko)

Similar Documents

Publication Publication Date Title
US8804446B2 (en) Semiconductor device having equalizing circuit equalizing pair of bit lines
US5859799A (en) Semiconductor memory device including internal power supply circuit generating a plurality of internal power supply voltages at different levels
US7227794B2 (en) Internal voltage generation control circuit and internal voltage generation circuit using the same
KR100961210B1 (ko) 제어신호생성회로 및 이를 이용하는 센스앰프회로
US6996023B2 (en) Semiconductor memory device capable of reducing current consumption in active mode
US20060291311A1 (en) Memory device for retaining data during power-down mode and method of operating the same
JP2012515411A (ja) メモリアレイのための動的な漏洩制御
US7120085B2 (en) Pseudo SRAM having combined synchronous and asynchronous mode register set
KR100746615B1 (ko) 센스앰프 제어회로 및 반도체 장치
US6930952B2 (en) Method of reading memory device in page mode and row decoder control circuit using the same
US7986577B2 (en) Precharge voltage supplying circuit
US8363489B2 (en) Semiconductor device having bit line equalization using low voltage and a method thereof
US7599240B2 (en) Internal voltage generator of semiconductor memory device
KR100745072B1 (ko) 내부전압 방전회로
KR100642398B1 (ko) 센스엠프 제어장치
KR100761371B1 (ko) 액티브 드라이버
KR100535047B1 (ko) 불휘발성 강유전체 메모리 장치
KR20160115484A (ko) 전원 구동 회로 및 이를 포함하는 반도체 장치
KR100771545B1 (ko) 센스앰프 제어신호 생성회로
KR100695512B1 (ko) 반도체 메모리 장치
KR100935729B1 (ko) 센스앰프 오버드라이빙 전압 공급 장치
US20080159016A1 (en) Voltage generating circuit of semiconductor memory apparatus capable of reducing power consumption
KR20120126435A (ko) 전류 제어 장치
KR100961206B1 (ko) 센스 앰프 회로
KR100620654B1 (ko) 계층적 비트 라인 구조를 갖는 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee