KR100746615B1 - 센스앰프 제어회로 및 반도체 장치 - Google Patents

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송우석
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Abstract

본 발명은 복수의 내부 커맨드를 입력받아 이를 디코딩하여 반도체 장치의 액티브 모드에서 인에이블되는 제 1 인에이블신호와 제 2 인에이블신호를 출력하는 인에이블신호 생성부와; 상기 제 1 인에이블신호를 입력받아 센스앰프의 풀다운 소스라인의 구동구간을 제어하는 제 1 구동제어신호를 생성하는 제 1 구동제어신호 생성부와; 센스앰프의 풀업 소스라인의 전압 레벨을 소정 내부전압과 비교하여, 상기 풀업 소스라인의 구동구간을 제어하되 상기 풀업 소스라인의 전압레벨이 상기 내부전압보다 더 높은 경우 인에이블되는 제 2 구동제어신호를 생성하는 제 2 구동제어신호 생성부와; 상기 제 2 인에이블신호를 입력받아 상기 풀업 소스라인의 오버드라이빙 구간을 제어하는 제 3 구동제어신호를 생성하되, 상기 제 2 구동제어신호에 응답하여 상기 제 3 구동제어신호를 생성하는 제 3 구동제어신호 생성부를 포함하여 구성되는 센스앰프 제어회로 및 이를 이용한 반도체 장치에 관한 것이다.
센스앰프 제어회로

Description

센스앰프 제어회로 및 반도체 장치{Sense Amplifier Control Circuit and Semiconductor Device}
도 1은 오버드라이빙 스킴을 포함하는 반도체 장치의 구성을 도시한 것이다.
도 2는 본 발명에 의한 일실시예에 따른 센스앰프 제어회로의 구성을 도시한 것이다.
도 3은 본 발명에 의한 일실시예에 따른 센스앰프 제어회로에 포함된 인에이블신호 생성부의 구성을 도시한 것이다.
본 발명은 센스앰프 제어회로 및 이를 이용한 반도체 장치에 관한 것으로, 더욱 구체적으로는 센스앰프의 오버드라이빙 구간을 최적화하여 센스앰프의 풀업소스라인의 전압을 적정범위로 유지할 수 있도록 하는 센스앰프 제어회로 및 그 반도체 장치에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 장치에 대한 기술개발이 이루어지고 있다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우레벨)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호가 입력되고, 이 때에 입력된 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 수행된다.
이 때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스 앰프의 동작시점을 알리는 센스앰프 인에이블 신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고, 센스앰프 구동회로에 의해 센스 앰프 바이어스 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되어 센스앰프를 구동시킨다. 상기 센스앰프가 동작을 시작하면 서로 간에 미세한 전위차를 유지하고 있던 비트 라인쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 디코더는 컬럼 어드레스에 응답하여 비트 라인의 데이터를 데이터 버스 라인으로 전달 하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인(DB,/DB)으로 전달하여 소자 외부로 출력되도록 한다.
즉, 도 1의 반도체 장치에서 장치가 동작을 시작하기 전의 대기 모드시에는 제어신호(/BLEQ)가 하이레벨로 인에이블되어 NMOS(N24), NMOS(N25), NMOS(N17) 및 NMOS(N28)가 턴온되므로, 비트라인쌍(BL,/BL)은 1/2Vcore레벨인 전압(VBLP)으로 프리차지되어 있다. 이후, 반도체 장치가 액티브모드에 진입하여 제어신호(/BLEQ)가 로우레벨로 되고 메모리 셀들의 데이터가 비트라인쌍(BL,/BL)에 실리게 되면, 비트라인(BL)과 상보비트라인(/BL)은 미세한 전위차를 갖는 상이한 전위로 변하게 된다. 그리고, 이 상태에서 센스앰프(100)의 풀업소스라인(CSP)과 풀다운소스라인(CSN)으로 전원이 공급되어 센스 앰프(100)가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터는 컬럼 디코더 출력신호(Yi)에 의해 NMOS(N20)와 NMOS(N21)가 턴온되면 데이터 버스라인(LDATA, /LDATA)으로 전달된다.
그런데, 상기에서 센스앰프(100)가 코어전압인 내부전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서는 갑자기 많은 전류가 소요됨으로 인하여, 풀업소스라인(CSP)의 전압레벨이 급격하게 하강하는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 액티브 모드 진입시 센스앰프(100)가 동작을 시작하는 시점에 외부전압(VDD)을 센스앰프(100)의 풀업소스라인(CSP)으로 공급하는 방법이 널리 적용되어 왔는데, 이를 센스앰프 오버드라이빙이라 한다. 이러한 센스앰프 오버드라이빙 스킴을 포함하는 반도체 장치에서는, 액티브 모드 진입시 구동제어신호(SAN)에 의하여 턴온되는 NMOS(N14)를 통하여 센스앰프(100)의 풀다운소스라인(CSN)을 접지레벨(VSS)로 구동한다. 이와 함께, 구동제어신호(SAP1)에 의하여 구동되는 NMOS(N15)를 통하여 센스앰프(100)의 풀업소스라인(CSP)을 외부전압(VDD)레벨로 소정 구간동안 오버드라이빙한다. 그리고, 상기 소정구간이 경과하면 구동제어신호(SAP2)에 의하여 구동되는 NMOS(N16)를 통하여 상기 풀업소스라인(CSP)을 내부전압(VCORE)레벨로 구동한다.
그런데, 종래에는 상기 센스앰프(100)의 풀업소스라인(CSP)을 오버드라이빙함에 있어 풀업소스라인(CSP)의 실제 전압레벨에 상관없이 일정 구간동안 상기 오버드라이빙 동작을 수행함으로 인하여, 과다한 오버드라이빙에 의한 풀업소스라인(CSP)의 과도한 전압상승으로 인하여 풀업소스라인(CSP)으로부터 내부전압 공급단(VCORE)으로 역전류 패스(path)가 형성되거나, 오버드라이빙의 부족으로 인한 풀업 소스라인(CSP)의 과도한 전압 하강에 의해 데이터 감지 오류가 발생하는 문제점이 있었다.
즉, 종래에는 풀업소스라인(CSP)을 오버드라이빙하기 위한 구동제어신호(SAP1)와, 오버드라이빙 이후 풀업소스라인(CSP)을 내부전압(VCORE)레벨로 구동하기 위한 구동제어신호(SAP2)를 생성함에 있어, 소정 지연구간을 갖는 지연기를 구비하고 있는 펄스 발생기(pulse generator)를 사용하였다. 이에 따라, 센스앰프(100)의 풀업소스라인(CSP)의 전압레벨이 높은지 아니면 낮은지에 상관없이 소정 인에이블구간을 갖는 구동제어신호(SAP1)가 생성되었고, 구동제어신호(SAP2)는 상기 구동제어신호(SAP1)가 로우레벨로 디스에이블되면 하이레벨로 인에이블되도록 되어 있었다.
따라서, 이렇게 생성된 구동제어신호(SAP1)의 인에이블구간의 폭이 필요 이상으로 큰 경우, 풀업소스라인(CSP)의 전압레벨이 내부전압(VCORE) 이상으로 과도하게 상승함으로 말미암아, 이후 구동제어신호(SAP2)가 인에이블되어 NMOS(N16)가 턴온되면 풀업소스라인(CSP)으로부터 내부전압공급단(VCORE)으로 역전류 패스가 발생하는 문제점이 있었다. 반면, 만약 이렇게 생성된 구동제어신호(SAP1)의 인에이블구간의 폭이 적정치보다 작은 경우에는, 풀업소스라인(CSP)의 전압레벨이 내부전압(VCORE)보다 많이 낮은 상태에서 이후 NMOS(N16)가 턴온됨으로 말미암아, 풀업소스라인(CSP)이 적정 내부전압(VCORE) 레벨을 유지하지 못하여 데이터 리드 또는 라이트 동작시 데이터 감지 오류가 발생하는 문제점도 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 센스앰프의 오버드라이빙 구간을 최적화하여 센스앰프의 풀업소스라인의 전압을 적정범위로 유지함으로써, 상기 풀업 소스라인의 과도한 전압상승으로 인한 내부전압 공급단으로의 역전류 패스(path) 형성을 방지함과 동시에 상기 풀업 소스라인의 과도한 전압 하강에 의한 데이터 감지 오류의 발생을 방지할 수 있는 센스앰프 제어회로 및 그 반도체 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 복수의 내부 커맨드를 입력받아 이를 디코딩하여 반도체 장치의 액티브 모드에서 인에이블되는 제 1 인에이블신호와 제 2 인에이블신호를 출력하는 인에이블신호 생성부와; 상기 제 1 인에이블신호를 입력받아 센스앰프의 풀다운 소스라인의 구동구간을 제어하는 제 1 구동제어신호를 생성하는 제 1 구동제어신호 생성부와; 센스앰프의 풀업 소스라인의 전압 레벨을 소정 내부전압과 비교하여, 상기 풀업 소스라인의 전압레벨이 상기 내부전압보다 더 높은 경우 인에이블되고 상기 풀업 소스라인의 구동구간을 제어하는 제 2 구동제어신호를 생성하는 제 2 구동제어신호 생성부와; 상기 제 2 인에이블신호와 제 2 구동제어신호를 입력받아, 상기 제 2 구동제어신호의 인에이블에 응답하여 디스에이블되고 상기 풀업 소스라인의 오버드라이빙 구간을 제어하는 제 3 구동제어신호를 생성하는 제 3 구동제어신호 생성부를 포함하여 구성되는 센스 앰프 제어회로를 제공한다.
또한, 본 발명은 센스앰프의 오버드라이빙 스킴을 포함하는 반도체 장치에 있어서, 메모리 셀의 데이터를 증폭하는 센스앰프와; 상기 센스앰프의 풀다운 소스라인을 풀다운 구동하는 제 1 드라이버와, 상기 센스앰프의 풀업 소스라인을 풀업구동하는 제 2 드라이버와, 상기 풀업 소스라인을 소정 레벨로 오버드라이빙하는 제 3 드라이버를 포함하는 센스앰프 소스라인 구동부와; 상기 제 1 내지 제 3 드라이버의 동작을 각각 제어하는 제 1 내지 제 3 구동제어신호를 생성하는 센스앰프 제어회로를 포함하여 구성되되, 상기 센스앰프 제어회로는 복수의 내부 커맨드를 입력받아 이를 디코딩하여 반도체 장치의 액티브 모드에서 인에이블되는 제 1 인에이블신호와 제 2 인에이블신호를 출력하는 인에이블신호 생성부와; 상기 제 1 인에이블신호를 입력받아 상기 제 1 드라이버의 구동구간을 제어하는 상기 제 1 구동제어신호를 생성하는 제 1 구동제어신호 생성부와; 상기 풀업 소스라인의 전압 레벨을 소정 내부전압과 비교하여, 상기 풀업 소스라인의 전압레벨이 상기 내부전압보다 더 높은 경우 인에이블되고 상기 제 2 드라이버의 구동구간을 제어하는 상기 제 2 구동제어신호를 생성하는 제 2 구동제어신호 생성부와; 상기 제 2 인에이블신호와 제 2 구동제어신호를 입력받아, 상기 제 2 구동제어신호의 인에이블에 응답하여 디스에이블되고 상기 제 3 드라이버의 구동 구간을 제어하는 상기 제 3 구동제어신호를 생성하는 제 3 구동제어신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명에서, 상기 센스앰프의 풀다운 소스라인은 상기 제 1 구동제어신호에 의한 구동구간에서 접지전압으로 구동되고, 상기 센스앰프 풀업 소스라인은 상기 오버드라이빙 구간동안에는 외부전압에 의해 구동되고 상기 제 2 구동제어신호에 의한 구동구간 동안에는 상기 내부전압에 의해 구동되는 것이 바람직하다.
본 발명에서, 상기 제 1 구동제어신호 생성부는 적어도 하나의 블럭선택신호에 응답하여 동작하는 것이 바람직하다.
본 발명에서, 상기 제 1 구동제어신호 생성부는 상기 적어도 하나의 블럭선택신호를 논리연산하여 그 결과를 출력하는 제 1 논리부와; 상기 제 1 인에이블신호와 상기 제 1 논리부의 출력신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와; 상기 제 2 논리부의 출력신호의 전압레벨을 변환하는 레벨쉬프터를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 구동제어신호 생성부는 상기 제 1 인에이블신호를 버퍼링하여 상기 제 2 논리부로 출력하는 제 1 버퍼와, 상기 레벨쉬프터의 출력신호를 버퍼링하는 제 2 버퍼를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부와 제 2 논리부는 부정논리곱연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 레벨쉬프터는 외부전압레벨의 상기 제 2 논리부의 출력신호를 고전압(VPP)레벨로 변환하는 것이 바람직하다.
본 발명에서, 상기 제 2 구동제어신호 생성부는 상기 풀업 소스라인의 전압레벨과 내부전압 레벨을 비교하여 그 결과를 출력하는 비교부와; 상기 비교부의 출력을 버퍼링하는 버퍼를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 비교부는 제 1 노드와 제 2 노드 간에 설치되고 상기 풀업 소스라인의 전압에 응답하여 상기 제 2 노드를 풀-다운구동하는 제 1 풀다운소자와; 상기 제 1 노드와 제 3 노드 간에 설치되고 상기 내부전압에 응답하여 상기 제 3 노드를 풀-다운구동하는 제 2 풀다운소자와; 상기 제 1 노드와 접지단 간에 설치되고 소정 제어신호에 응답하여 동작하는 제 1 스위치와; 고전압 공급단과 상기 제 2 노드 간에 설치되고 상기 제 3 노드로부터의 신호에 응답하여 상기 제 2 노드를 풀업구동하는 제 1 풀-업소자와; 고전압 공급단과 상기 제 3 노드 간에 설 치되고 상기 제 3 노드로부터의 신호에 응답하여 상기 제 3 노드를 풀업구동하는 제 2 풀-업소자를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 3 구동제어신호 생성부는 적어도 하나의 블럭선택신호에 응답하여 동작하는 것이 바람직하다.
본 발명에서, 상기 제 3 구동제어신호 생성부는 상기 적어도 하나의 블럭선택신호를 논리연산하여 그 결과를 출력하는 제 1 논리부와; 상기 제 2 인에이블신호와 상기 제 1 논리부의 출력신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와; 상기 제 2 논리부의 출력신호의 전압레벨을 변환하는 레벨쉬프터와; 상기 레벨쉬프터의 출력신호를 버퍼링하는 제 1 버퍼와; 상기 제 1 버퍼의 출력신호를 입력받고 상기 제 2 구동제어신호에 응답하여 상기 제 3 구동제어신호를 출력하는 신호출력부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 신호출력부는 상기 제 2 구동제어신호를 버퍼링하는 제 2 버퍼와; 상기 제 1 버퍼의 출력신호와 상기 제 2 버퍼의 출력신호를 논리연산하는 제 3 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 3 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부와 제 2 논리부는 부정논리곱연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 레벨쉬프터는 외부전압레벨의 상기 제 2 논리부의 출력신호를 고전압(VPP)레벨로 변환하는 것이 바람직하다.
본 발명에서, 상기 인에이블신호 생성부는 상기 복수의 내부 커맨드를 입력 받아 이를 디코딩하는 커맨드 디코더와; 상기 커맨드 디코더의 제 1 출력신호를 소정 구간 지연시켜 상기 제 1 인에이블신호를 출력하는 제 1 지연기와; 상기 커맨드 디코더의 제 2 출력신호를 소정 구간 지연시켜 상기 제 2 인에이블신호를 출력하는 제 2 지연기를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 내부전압은 반도체 메모리 장치의 코어영역의 소스전압으로 사용되는 코어전압(VCORE)인 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 일실시예에 따른 센스앰프 제어회로의 구성을 도시한 것이고, 도 3은 본 발명에 의한 일실시예에 따른 센스앰프 제어회로에 포함된 인에이블신호 생성부의 구성을 도시한 것으로서, 이를 참조하여 본 실시예를 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 실시예에 따른 센스앰프 제어회로는 복수의 내부 커맨드(Active command, Precharge command)를 입력받아 이를 디코딩하여 반도체 장치의 액티브 모드에서 인에이블되는 인에이블신호(en_10)와 인에이블신호(en_20)를 출력하는 인에이블신호 생성부(110)와; 인에이블신호(en_10)를 입력받아 센스앰프(100)의 풀다운 소스라인(CSN)의 구동구간을 제어하는 구동제어신호(SAN) 를 생성하는 제 1 구동제어신호 생성부(120)와; 센스앰프(100)의 풀업 소스라인(CSP)의 전압 레벨을 소정 내부전압(VCORE)과 비교하여, 풀업 소스라인(CSP)의 전압레벨이 내부전압(VCORE)보다 더 높은 경우 인에이블되고 상기 풀업 소스라인(CSP)의 구동구간을 제어하는 구동제어신호(SAP2)를 생성하는 제 2 구동제어신호 생성부(140)와; 인에이블신호(en_20)와 구동제어신호(SAP2)를 입력받아, 구동제어신호(SAP2)의 인에이블에 응답하여 디스에이블되고 풀업 소스라인(CSP)의 오버드라이빙 구간을 제어하는 구동제어신호(SAP1)를 생성하는 제 3 구동제어신호 생성부(130)를 포함하여 구성된다.
이와 같이 구성된 본 실시예에 따른 센스앰프 제어회로 및 이를 이용한 반도체 장치의 동작을 도 1 내지 도 3을 참조하여 구체적으로 설명한다.
도 1의 반도체 장치에서 프라차지 모드에서는 제어신호(/BLEQ)가 하이레벨로 인에이블되어 NMOS(N24), NMOS(N25), NMOS(N17) 및 NMOS(N28)가 턴온되므로, 비트라인쌍(BL,/BL)은 1/2Vcore레벨인 전압(VBLP)으로 프리차지되어 있다. 이 때, 도 2의 인에이블 신호 생성부(110)는 하이레벨로 디스에이블된 인에이블신호(en_10)와 인에이블신호(en_20)를 생성한다. 즉, 도 3의 인에이블신호 생성부(110)에서, 커맨드 디코더(111)는 복수의 명령(Active command, Precharge)을 입력받아 이를 디코딩하여, 프리차지 모드에서는 하이레벨로 디스에이블되고 액티브 모드에서 로우레벨로 인에이블되는 인에이블신호(en_10)와 인에이블신호(en_20)를 생성하여 지연기(112) 또는 지연기(113)를 통해 출력한다. 여기서, 커맨드 디코더(111)는 복수의 커맨드 신호를 디코딩하여 반도체 장치의 동작모드에 따라 인에이블 또는 디스에이블되는 복수의 인에이블신호를 생성하며, 그 동작 및 기본적인 구성은 종래 반도체 장치에서 사용되던 커맨드 디코더와 다르지 않다.
프리차지 모드에서 인에이블신호(en_10)는 하이레벨의 상태에 있으므로, 낸드게이트(ND52)는 인터버(IV51)로부터 로우레벨의 신호를 입력받아 하이레벨의 신호를 출력하고, 레벨쉬프터(121)는 낸드게이트(ND52)의 출력신호의 레벨을 외부전압(VDD)레벨에서 고전압(VPP)레벨로 변환하여 출력하며, 제 1 구동제어신호 생성부(120)로부터 출력되는 구동제어신호(SAN)는 로우레벨이 된다. 이에 따라, 도 1에서 센스앰프(100)의 풀다운소스라인(CSN)을 구동하는 드라이버인 NMOS(N14)는 턴오프된다.
마찬가지로, 프리차지 모드에서 인에이블신호(en_20)도 하이레벨의 상태에 있으므로, 낸드게이트(ND53)는 하이레벨의 신호를 출력하고, 레벨쉬프터(131)는 낸드게이트(ND53)의 출력신호의 레벨을 외부전압(VDD)레벨에서 고전압(VPP)레벨로 변환하여 출력한다. 신호출력부(132)는 인버터(IV56)로부터의 로우레벨의 신호에 응답하여 로우레벨의 구동제어신호(SAP1)를 출력한다. 이에 따라, 도 1에서 센스앰프(100)의 풀업소스라인(CSP)을 오버드라이빙하는 드라이버인 NMOS(N15)도 턴오프된다.
또한, 프리차지 모드에서 뱅크 액티브 신호(BA)는 로우레벨로 디스에이블되므로, 제 2 구동제어신호 생성부(140)에서 NMOS(N53)는 턴오프되는 반면 PMOS(P53)와 PMOS(P54)는 턴온되어 비교부(141)는 디스에이블되고 노드(A)는 하이레벨이 된 다. 이에 따라, 인버터(IV59~IV61)의 반전동작에 의하여 구동제어신호(SAP2)는 로우레벨이 된다. 따라서, 도 1에서 센스앰프(100)의 풀업소스라인(CSP)을 구동하는 드라이버인 NMOS(N16)도 턴오프된다. 상기에서, 뱅크 액티브 신호(BA) 대신에 프리차지 모드에서 인에이블되는 프리차지 신호를 사용할 수도 있다.
한편, 프리차지 모드에서 제어신호(/BLEQ)가 하이레벨이므로 NMOS(N11), NMOS(N12) 및 NMOS(N13)가 턴온되어 풀다운소스라인(CSN)와 풀업소스라인(CSP)는 전압(VBLP)에 의해 프리차지된다.
이후, 반도체 장치가 액티브 모드에 진입하여 제어신호(/BLEQ)가 로우레벨로 되면 도 1에서 NMOS(N24), NMOS(N25), NMOS(N17) 및 NMOS(N28)가 턴오프되어 비트라인(BL)과 상보비트라인(/BL)은 서로 격리되고, 메모리 셀들의 데이터가 비트라인쌍(BL,/BL)에 실리게 되면 비트라인(BL)과 상보비트라인(/BL)은 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, NMOS(N11), NMOS(N12) 및 NMOS(N13)도 턴-오프되어 센스앰프(100)의 풀다운소스라인(CSN)과 풀업소스라인(CSP)도 서로 격리된다.
액티브 모드에 진입하면, 인에이블 신호 생성부(110)로부터 출력되는 인에이블신호(en_10)와 인에이블신호(en_20)는 로우레벨로 인에이블된다. 즉, 도 3의 인에이블신호 생성부(110)에서, 커맨드 디코더(111)는 복수의 명령(Active command, Precharge)을 입력받아 이를 디코딩하여, 액티브 모드 진입시 하이레벨에서 로우레벨로 인에이블되는 인에이블신호(en_10)와 인에이블신호(en_20)를 생성하여 지연기 (112) 또는 지연기(113)를 통해 출력한다.
인에이블신호(en_10)가 로우레벨로 인에이블되므로, 도 2의 센스앰프 제어회로에서 낸드게이트(ND52)는 인터버(IV51)로부터 하이레벨의 신호를 일측단으로 입력받는다. 이 때 만약 해당 셀 블럭에 대한 블럭선택신호(/BS1) 및 이와 이웃하는 셀 블럭에 대한 블럭선택신호(/BS2) 중 어느 하나라도 로우레벨로 인에이블되면, 낸드게이트(ND51)로부터 출력되는 제어신호(BLS)는 하이레벨이 된다. 이에 따라, 낸드게이트(ND52)는 인버터(IV51) 및 낸드게이트(ND51)로부터의 두 하이레벨의 신호를 부정논리곱 연산하여 로우레벨의 신호를 출력하고, 레벨쉬프터(121) 및 인버터(IV52~IV54)를 통하여 출력되는 구동제어신호(SAN)는 로우레벨에서 하이레벨로 인에이블된다. 따라서, 도 1에서 NMOS(N14)는 하이레벨의 구동제어신호(SAN)에 응답하여 턴온되어, 센스앰프(100)의 풀다운소스라인(CSN)을 접지전압 레벨(VSS)로 구동한다.
한편, 액티브 모드시 인에이블신호(en_20)도 하이레벨에서 로우레벨로 인에이블되므로, 도 2의 센스앰프 제어회로에서 낸드게이트(ND53)는 인터버(IV55)로부터 하이레벨의 신호를 일측단으로 입력받는다. 이 때, 상기에서와 마찬가지로 만약 해당 셀 블럭에 대한 블럭선택신호(/BS1) 및 이와 이웃하는 셀 블럭에 대한 블럭선택신호(/BS2) 중 어느 하나라도 로우레벨로 인에이블되면 제어신호(BLS)는 하이레벨이 된다. 이에 따라, 낸드게이트(ND53)는 인버터(IV55)로부터의 신호 및 제어신호(BLS)를 부정논리곱 연산하여 로우레벨의 신호를 출력하므로, 인버터(IV56)의 출력신호는 로우레벨에서 하이레벨로 천이된다.
그런데, 후술하는 바와 같이 액티브 모드 진입 초기에는 구동제어신호(SAP2)가 로우레벨의 상태에 있기 때문에, 신호출력부(132)로부터 출력되는 구동제어신호(SAP1)는 하이레벨로 인에이블된다. 즉, 액티브 모드에 진입하면 뱅크 액티브 신호(BA)는 하이레벨로 인에이블되므로, 제 2 구동제어신호 생성부(140)에서 비교부(141)가 인에이블된다. 이에 따라, 제 2 구동제어신호 생성부(140)는 센스앰프(100)의 풀업소스라인(CSP)의 전압과 내부전압(VCORE)를 비교하여 그 결과에 따라 구동제어신호(SAP2)를 생성한다. 그런데, 반도체 장치가 액티브 모드에 진입한 초기에는 풀업소스라인(CSP)의 전압레벨은 내부전압(VCORE)보다 낮기 때문에, NMOS(N51)에 비하여 NMOS(N52)가 더 강하게 턴온되어 노드(B)의 전위가 상대적으로 로우레벨로 천이된다. 이에 따라 PMOS(P51)이 턴-온되어 노드(A)의 전위는 하이레벨로 천이되어 구동제어신호(SAP2)는 로우레벨이 된다. 따라서, 제 3 구동제어신호 생성부(130)에서 신호출력부(132)에 입력되는 구동제어신호(SAP2)가 로우레벨이 되므로, 상술한 바와 같이 신호출력부(132)로부터 출력되는 구동제어신호(SAP1)는 하이레벨로 인에이블된다. 이에 따라, 도 1에서 NMOS(N15)가 하이레벨의 구동제어신호(SAP1)에 응답하여 턴온되어, 센스앰프(100)의 풀업소스라인(CSP)을 외부전압 레벨(VDD)로 오버드라이빙한다.
한편, 상기 오버드라이빙 동작이 수행되어 센스앰프(100)의 풀업소스라인(CSP)의 전압레벨이 상승하여 내부전압(VCORE)보다 높아지게 되면 구동제어신호(SAP2)가 로우레벨에서 하이레벨로 천이된다. 즉, 풀업소스라인(CSP)의 전압레벨이 내부전압(VCORE)보다 높아지면, 제 2 구동제어신호 생성부(140)의 비교부(141)에서 NMOS(N52)에 비하여 NMOS(N51)가 더 강하게 턴온되어 노드(A)의 전위가 상대적으로 로우레벨로 되고 노드(B)는 하이레벨이 된다. 이에 따라, 구동제어신호(SAP2)는 하이레벨이 된다.
따라서, 제 3 구동제어신호 생성부(130)에서 신호출력부(132)에 입력되는 구동제어신호(SAP2)가 하이레벨이 되고 인버터(IV57)의 출력신호는 로우레벨이므로, 신호출력부(132)로부터 출력되는 구동제어신호(SAP1)는 로우레벨로 디스에이블된다. 이에 따라, 도 1에서 NMOS(N15)는 로우레벨의 구동제어신호(SAP1)에 응답하여 턴오프되므로, 풀업소스라인(CSP)에 대한 오버드라이빙 동작은 중단된다. 반면, 이 때 도 1에서 하이레벨의 구동제어신호(SAP2)에 응답하여 NMOS(N16)가 턴온되므로, 센스앰프(100)의 풀업소스라인(CSP)은 내부전압(VCORE)레벨로 구동된다.
이와 같이, 본 실시예에 따른 센스앰프 제어회로 및 이를 이용한 반도체 장치에서는 액티브 모드 진입시 외부전압(VDD)레벨로 센스앰프(100)의 풀업소스라인(CSP)을 오버드라이빙하되, 이후 오버드라이빙 결과 풀업소스라인(CSP)의 전압레벨이 내부전압(VCORE)보다 더 높아지는 경우에는 이를 감지하여 오버드라이빙 구동제어신호인 구동제어신호(SAP1)를 디스에이블시켜 오버드라이빙 동작이 완료되도록 한다. 이와 동시에, 구동제어신호(SAP2)를 인에이시켜 풀업소스라인(CSP)이 내부전압(VCORE)에 의하여 드라이빙되도록 한다. 결과적으로, 본 실시예에 따르면, 센스앰프(100)의 풀업소스라인(CSP)에 대한 오버드라이빙 구간을 결정하는 구동제어신호(SAP1)의 인에이블 구간폭을 풀업소스라인(CSP)의 전압레벨에 따라 최적화함으로써, 센스앰프(100)의 풀업소스라인(CSP)의 전압을 적정범위로 유지할 수 있다. 이 에 따라, 본 실시예에서는 센스앰프(100)의 풀업 소스라인(CSP)의 과도한 전압상승으로 인한 풀업소스라인(CSP)으로부터 내부전압 공급단(VCORE)으로의 역전류 패스 형성을 방지할 수 있을 뿐만 아니라, 풀업 소스라인(CSP)의 과도한 전압 하강에 의한 데이터 감지 오류의 발생도 방지할 수 있다.
한편, 상기와 같이 센스앰프(100)의 풀업소스라인(CSP)과 풀다운소스라인(CSN)으로 전원이 공급됨에 따라, 센스 앰프(100)는 셀 데이터에 대한 감지동작을 할 수 있게 되고, 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터는, 컬럼 디코더 출력신호(Yi)에 의해 NMOS(N20)와 NMOS(N21)가 턴온되면, 데이터 버스라인(LDATA, /LDATA)으로 전달된다.
이상 설명한 바와 같이, 본 발명에 따른 센스앰프 제어회로 및 그 반도체 장치는 센스앰프의 오버드라이빙 구간을 최적화하여 센스앰프의 풀업소스라인의 전압을 적정범위로 유지함으로써, 상기 풀업 소스라인의 과도한 전압상승으로 인한 풀업소스라인으로부터 내부전압 공급단으로의 역전류 패스 형성을 방지함과 동시에 상기 풀업 소스라인의 과도한 전압 하강에 의한 데이터 감지 오류의 발생을 방지할 수 있는 효과가 있다.

Claims (28)

  1. 복수의 내부 커맨드를 입력받아 이를 디코딩하여 반도체 장치의 액티브 모드에서 인에이블되는 제 1 인에이블신호와 제 2 인에이블신호를 출력하는 인에이블신호 생성부와;
    상기 제 1 인에이블신호를 입력받아 센스앰프의 풀다운 소스라인의 구동구간을 제어하는 제 1 구동제어신호를 생성하는 제 1 구동제어신호 생성부와;
    센스앰프의 풀업 소스라인의 전압 레벨을 소정 내부전압과 비교하여, 상기 풀업 소스라인의 전압레벨이 상기 내부전압보다 더 높은 경우 인에이블되고 상기 풀업 소스라인의 구동구간을 제어하는 제 2 구동제어신호를 생성하는 제 2 구동제어신호 생성부와;
    상기 제 2 인에이블신호와 제 2 구동제어신호를 입력받아, 상기 제 2 구동제어신호의 인에이블에 응답하여 디스에이블되고 상기 풀업 소스라인의 오버드라이빙 구간을 제어하는 제 3 구동제어신호를 생성하는 제 3 구동제어신호 생성부를 포함하여 구성되는 센스 앰프 제어회로.
  2. 제 1항에 있어서,
    상기 센스앰프의 풀다운 소스라인은 상기 제 1 구동제어신호에 의한 구동구간에서 접지전압으로 구동되고, 상기 센스앰프 풀업 소스라인은 상기 오버드라이빙 구간동안에는 외부전압에 의해 구동되고 상기 제 2 구동제어신호에 의한 구동구간 동안에는 상기 내부전압에 의해 구동되는 센스앰프 제어회로.
  3. 제 1항에 있어서,
    상기 제 1 구동제어신호 생성부는 적어도 하나의 블럭선택신호에 응답하여 동작하는 센스 앰프 제어회로.
  4. 제 3항에 있어서,
    상기 제 1 구동제어신호 생성부는
    상기 적어도 하나의 블럭선택신호를 논리연산하여 그 결과를 출력하는 제 1 논리부와;
    상기 제 1 인에이블신호와 상기 제 1 논리부의 출력신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와;
    상기 제 2 논리부의 출력신호의 전압레벨을 변환하는 레벨쉬프터를 포함하여 구성되는 센스앰프 제어회로.
  5. 제 4항에 있어서,
    상기 제 1 구동제어신호 생성부는 상기 제 1 인에이블신호를 버퍼링하여 상기 제 2 논리부로 출력하는 제 1 버퍼와, 상기 레벨쉬프터의 출력신호를 버퍼링하는 제 2 버퍼를 더 포함하는 센스앰프 제어회로.
  6. 제 4항에 있어서,
    상기 제 1 논리부와 제 2 논리부는 부정논리곱연산을 수행하는 센스앰프 제어회로.
  7. 제 4항에 있어서,
    상기 레벨쉬프터는 외부전압레벨의 상기 제 2 논리부의 출력신호를 고전압(VPP)레벨로 변환하는 센스앰프 제어회로.
  8. 제 1항에 있어서,
    상기 제 2 구동제어신호 생성부는 상기 풀업 소스라인의 전압레벨과 내부전압 레벨을 비교하여 그 결과를 출력하는 비교부와;
    상기 비교부의 출력을 버퍼링하는 버퍼를 포함하여 구성되는 센스앰프 제어회로.
  9. 제 8항에 있어서,
    상기 비교부는
    제 1 노드와 제 2 노드 간에 설치되고 상기 풀업 소스라인의 전압에 응답하여 상기 제 2 노드를 풀-다운구동하는 제 1 풀다운소자와;
    상기 제 1 노드와 제 3 노드 간에 설치되고 상기 내부전압에 응답하여 상기 제 3 노드를 풀-다운구동하는 제 2 풀다운소자와;
    상기 제 1 노드와 접지단 간에 설치되고 소정 제어신호에 응답하여 동작하는 제 1 스위치와;
    고전압 공급단과 상기 제 2 노드 간에 설치되고 상기 제 3 노드로부터의 신호에 응답하여 상기 제 2 노드를 풀업구동하는 제 1 풀-업소자와;
    고전압 공급단과 상기 제 3 노드 간에 설치되고 상기 제 3 노드로부터의 신호에 응답하여 상기 제 3 노드를 풀업구동하는 제 2 풀-업소자를 포함하여 구성되는 센스앰프 제어회로.
  10. 제 1항에 있어서,
    상기 제 3 구동제어신호 생성부는 적어도 하나의 블럭선택신호에 응답하여 동작하는 센스 앰프 제어회로.
  11. 제 10항에 있어서,
    상기 제 3 구동제어신호 생성부는
    상기 적어도 하나의 블럭선택신호를 논리연산하여 그 결과를 출력하는 제 1 논리부와;
    상기 제 2 인에이블신호와 상기 제 1 논리부의 출력신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와;
    상기 제 2 논리부의 출력신호의 전압레벨을 변환하는 레벨쉬프터와;
    상기 레벨쉬프터의 출력신호를 버퍼링하는 제 1 버퍼와;
    상기 제 1 버퍼의 출력신호를 입력받고 상기 제 2 구동제어신호에 응답하여 상기 제 3 구동제어신호를 출력하는 신호출력부를 포함하여 구성되는 센스앰프 제어회로.
  12. 제 11항에 있어서,
    상기 신호출력부는
    상기 제 2 구동제어신호를 버퍼링하는 제 2 버퍼와;
    상기 제 1 버퍼의 출력신호와 상기 제 2 버퍼의 출력신호를 논리연산하는 제 3 논리부를 포함하는 센스앰프 제어회로.
  13. 제 12항에 있어서,
    상기 제 3 논리부는 논리곱 연산을 수행하는 센스앰프 제어회로.
  14. 제 11항에 있어서,
    상기 제 1 논리부와 제 2 논리부는 부정논리곱연산을 수행하는 센스앰프 제어회로.
  15. 제 11항에 있어서,
    상기 레벨쉬프터는 외부전압레벨의 상기 제 2 논리부의 출력신호를 고전압(VPP)레벨로 변환하는 센스앰프 제어회로.
  16. 제 1항에 있어서,
    상기 인에이블신호 생성부는
    상기 복수의 내부 커맨드를 입력받아 이를 디코딩하는 커맨드 디코더와;
    상기 커맨드 디코더의 제 1 출력신호를 소정 구간 지연시켜 상기 제 1 인에 이블신호를 출력하는 제 1 지연기와;
    상기 커맨드 디코더의 제 2 출력신호를 소정 구간 지연시켜 상기 제 2 인에이블신호를 출력하는 제 2 지연기를 포함하여 구성되는 센스앰프 제어회로.
  17. 제 1항에 있어서,
    상기 내부전압은 반도체 메모리 장치의 코어영역의 소스전압으로 사용되는 코어전압(VCORE)인 것을 특징으로 하는 센스앰프 제어회로.
  18. 센스앰프의 오버드라이빙 스킴을 포함하는 반도체 장치에 있어서,
    메모리 셀의 데이터를 증폭하는 센스앰프와;
    상기 센스앰프의 풀다운 소스라인을 풀다운 구동하는 제 1 드라이버와, 상기 센스앰프의 풀업 소스라인을 풀업구동하는 제 2 드라이버와, 상기 풀업 소스라인을 소정 레벨로 오버드라이빙하는 제 3 드라이버를 포함하는 센스앰프 소스라인 구동부와;
    상기 제 1 내지 제 3 드라이버의 동작을 각각 제어하는 제 1 내지 제 3 구동제어신호를 생성하는 센스앰프 제어회로를 포함하여 구성되되,
    상기 센스앰프 제어회로는
    복수의 내부 커맨드를 입력받아 이를 디코딩하여 반도체 장치의 액티브 모드 에서 인에이블되는 제 1 인에이블신호와 제 2 인에이블신호를 출력하는 인에이블신호 생성부와;
    상기 제 1 인에이블신호를 입력받아 상기 제 1 드라이버의 구동구간을 제어하는 상기 제 1 구동제어신호를 생성하는 제 1 구동제어신호 생성부와;
    상기 풀업 소스라인의 전압 레벨을 소정 내부전압과 비교하여, 상기 풀업 소스라인의 전압레벨이 상기 내부전압보다 더 높은 경우 인에이블되고 상기 제 2 드라이버의 구동구간을 제어하는 상기 제 2 구동제어신호를 생성하는 제 2 구동제어신호 생성부와;
    상기 제 2 인에이블신호와 제 2 구동제어신호를 입력받아, 상기 제 2 구동제어신호의 인에이블에 응답하여 디스에이블되고 상기 제 3 드라이버의 구동 구간을 제어하는 상기 제 3 구동제어신호를 생성하는 제 3 구동제어신호 생성부를 포함하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 센스앰프의 풀다운 소스라인은 상기 제 1 구동제어신호에 의한 구동구간에서 접지전압으로 구동되고, 상기 센스앰프 풀업 소스라인은 상기 오버드라이빙 구간동안에는 외부전압에 의해 구동되고 상기 제 2 구동제어신호에 의한 구동구간 동안에는 상기 내부전압에 의해 구동되는 반도체 장치.
  20. 제 18항에 있어서,
    상기 제 1 구동제어신호 생성부는
    적어도 하나의 블럭선택신호를 논리연산하여 그 결과를 출력하는 제 1 논리부와;
    상기 제 1 인에이블신호와 상기 제 1 논리부의 출력신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와;
    상기 제 2 논리부의 출력신호의 전압레벨을 변환하는 레벨쉬프터를 포함하여 구성되는 반도체 장치.
  21. 제 20항에 있어서,
    상기 제 1 논리부와 제 2 논리부는 부정논리곱연산을 수행하는 반도체 장치.
  22. 제 18항에 있어서,
    상기 제 2 구동제어신호 생성부는 상기 풀업 소스라인의 전압레벨과 내부전압 레벨을 비교하여 그 결과를 출력하는 비교부와;
    상기 비교부의 출력을 버퍼링하는 버퍼를 포함하여 구성되는 반도체 장치.
  23. 제 22항에 있어서,
    상기 비교부는
    제 1 노드와 제 2 노드 간에 설치되고 상기 풀업 소스라인의 전압에 응답하여 상기 제 2 노드를 풀-다운구동하는 제 1 풀다운소자와;
    상기 제 1 노드와 제 3 노드 간에 설치되고 상기 내부전압에 응답하여 상기 제 3 노드를 풀-다운구동하는 제 2 풀다운소자와;
    상기 제 1 노드와 접지단 간에 설치되고 소정 제어신호에 응답하여 동작하는 제 1 스위치와;
    고전압 공급단과 상기 제 2 노드 간에 설치되고 상기 제 3 노드로부터의 신호에 응답하여 상기 제 2 노드를 풀업구동하는 제 1 풀-업소자와;
    고전압 공급단과 상기 제 3 노드 간에 설치되고 상기 제 3 노드로부터의 신호에 응답하여 상기 제 3 노드를 풀업구동하는 제 2 풀-업소자를 포함하여 구성되는 반도체 장치.
  24. 제 18항에 있어서,
    상기 제 3 구동제어신호 생성부는
    적어도 하나의 블럭선택신호를 논리연산하여 그 결과를 출력하는 제 1 논리부와;
    상기 제 2 인에이블신호와 상기 제 1 논리부의 출력신호를 논리연산하여 그 결과를 출력하는 제 2 논리부와;
    상기 제 2 논리부의 출력신호의 전압레벨을 변환하는 레벨쉬프터와;
    상기 레벨쉬프터의 출력신호를 버퍼링하는 제 1 버퍼와;
    상기 제 1 버퍼의 출력신호를 입력받고 상기 제 2 구동제어신호에 응답하여 상기 제 3 구동제어신호를 출력하는 신호출력부를 포함하여 구성되는 반도체 장치.
  25. 제 24항에 있어서,
    상기 신호출력부는
    상기 제 2 구동제어신호를 버퍼링하는 제 2 버퍼와;
    상기 제 1 버퍼의 출력신호와 상기 제 2 버퍼의 출력신호를 논리연산하는 제 3 논리부를 포함하는 반도체 장치.
  26. 제 25항에 있어서,
    상기 제 1 논리부와 제 2 논리부는 부정논리곱연산을 수행하고 상기 제 3 논리부는 논리곱 연산을 수행하는 반도체 장치.
  27. 제 18항에 있어서,
    상기 인에이블신호 생성부는
    상기 복수의 내부 커맨드를 입력받아 이를 디코딩하는 커맨드 디코더와;
    상기 커맨드 디코더의 제 1 출력신호를 소정 구간 지연시켜 상기 제 1 인에이블신호를 출력하는 제 1 지연기와;
    상기 커맨드 디코더의 제 2 출력신호를 소정 구간 지연시켜 상기 제 2 인에이블신호를 출력하는 제 2 지연기를 포함하여 구성되는 반도체 장치.
  28. 제 18항에 있어서,
    상기 내부전압은 반도체 메모리 장치의 코어영역의 소스전압으로 사용되는 코어전압(VCORE)인 것을 특징으로 하는 반도체 장치.
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