KR100691485B1

KR100691485B1 - 액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리장치

Info

Publication number: KR100691485B1
Application number: KR1020030052332A
Authority: KR
Inventors: 김용미
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-07-29
Filing date: 2003-07-29
Publication date: 2007-03-09
Also published as: TW200504760A; CN1577624A; US20050024911A1; US6996023B2; TWI296118B; CN100543870C; KR20050013776A

Abstract

본 발명은 반도체 메모리 장치의 액티브 모드에서 소모되는 전류를 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 내부전압 구동 인에이블 신호에 인에이블되어, 반도체 메모리 장치의 내부동작에 사용되는 내부전압을 공급하기 위한 내부전압 공급수단; 및 액티브동작 모드로 진입한 후에 소정의 구간동안과, 리드/라이트 동작에 대응하는 구간동안 상기 내부전압 구동 인에이블 신호를 활성화시켜 출력하는 내부전압 제어부를 제공한다.

반도체, 메모리, 액티브, 프리차지, 내부전압.

Description

액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING CURRENT CONSUMPTION IN ACTIVE MODE}

도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도.

도2는 도1에 도시된 메모리 장치의 내부전압 제어부를 나타내는 블럭구성도.

도3은 도1에 도시된 메모리 장치의 동작을 나타내는 파형도.

도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.

도5는 도4에 도시된 내부전압 제어부의 일실시예를 나타내는 블럭구성도.

도6은 도5에 도시된 액티브 타이밍 제어부를 나타내는 회로도.

도7은 도5에 도시된 프리차지 타이밍 제어부를 나타내는 회로도.

도8은 도5에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.

도9는 도4에 도시된 내부전압 제어부의 다른 실시예를 나타내는 블럭구성도.

* 도면의 주요부분에 대한 부호 설명 *

I1 ~ I14 : 인버터

NOR1 ~ NOR3 : 노어게이트

ND1 ~ ND2 : 낸드게이트

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.

통상적으로 메모리 장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다.

메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(Vcore), 코어주변부에 배치되는 주변회로에 사용되는 주변영역용 내부전압(Vperi), 워드라인을 구동하거나 오버드라이빙시에 사용되는 고전압(Vpp)등이 있다.

도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도로서, 특히 메모리 장치의 내부동작에 사용되는 내부전압을 생성하기 위한 블럭을 나타내고 있다.

도1을 참조하여 살펴보면, 종래기술에 의한 메모리 장치는 외부에서 입력되는 외부전압(Vext)을 입력받아 밴드갭 레퍼런스 전압(Vbg)을 출력하는 밴드갭 레퍼런스 회로(10)와, 밴드갭 레퍼런스 전압(Vbg)을 입력받아 일정한 전압레벨의 제1 기준전압(Vref1)을 출력하는 제1 기준전압 발생회로(21)와, 밴드갭 레퍼런스 전압(Vbg)을 입력받아 일정한 전압레벨의 제2 기준전압(Vref2)을 출력하는 제2 기준전압 발생회로(22)와, 제1 기준전압(Vref1)을 입력받아 메모리 코어영역에서 사용되는 코어전압(Vcore)을 생성하는 코어전압 생성부(31)와, 제2 기준전압(Vref2)을 입력받아 메모리 코어영역의 주변영역에서 사용되는 내부전압(Vperi)을 생성하는 내부전압 생성부(32)와, 출력되는 고전압(Vpp) 레벨을 감지하여 일정한 레벨의 고전압(Vpp)을 출력하기 위한 고전압 생성부(33)와, 코어전압 생성부(31)와 주변영역용 내부전압 생성부(32)와 고전압 생성부(33)를 인에이블시키기 위한 내부전압 구동 인에이블 신호(act_i)를 출력하는 내부전압 제어부(40)를 구비한다.

도2는 도1에 도시된 메모리 장치의 내부전압 제어부(40)를 나타내는 블럭구성도이다.

도2를 참조하여 살펴보면, 내부전압 제어부(40)는 액티브신호(ratv)와 프리차지신호(rpcg)를 입력받아 전달하는 입력부(41)와, 입력부(41)에서 전달되는 신호를 래치하는 래치부(42)와, 클럭인에이블신호(cke)에 인에이블되어 래치부(42)에 래치된 신호를 버퍼링하여 출력하는 출력부(43)를 구비한다.

도3은 도1에 도시된 메모리 장치의 동작을 나타내는 파형도이다.

이하 도1 내지 도3을 참조하여 종래기술에 의한 반도체 메모리 장치의 동작을 살펴본다.

먼저 밴드갭 레퍼런스 회로(10)는 외부에서 반도체 메모리 장치로 공급되는 외부전압(Vext)를 입력받아 일정한 레벨을 유지하는 밴드갭 레퍼런스 전압(Vbg)을 출력한다. 통상적으로 외부에서 공급되는 전압은 그 레벨이 안정적이지 않고 흔들리게 된다. 밴드갭 레퍼런스 회로(10)는 외부전압(Vext)의 전압레벨이 흔들리는 것에 상관없이 항상 안정적인 레벨을 유지하는 밴드갭 레퍼런스 전압(Vbg)를 출력하는 역할을 하게 된다.

제1 기준전압 발생회로(21)는 밴드갭 레퍼런스 전압(Vbg)을 공급받아 제1 기준전압(Vref1)을 생성하여 출력하고, 제2 기준전압 발생회로(22)는 밴드갭 레퍼런스 전압(Vbg)을 공급받아 제2 기준전압(Vref2)을 출력한다. 제1 및 제2 기준전압(Vref1, Vref2)은 밴드갭 레퍼런스 전압(Vbg)을 일정 전압 레벨만큼 조정한 것으로 내부동작에 필요한 내부전압을 생성하기 위한 기준이 되는 전압이다.

이어서 코어전압 생성부(31)는 내부전압 구동 인에이블 신호(act_i)에 인에이블되어 제1 기준전압(Vref1)을 이용하여 메모리 코어영역에서 사용되는 코어전압(Vcore)을 생성하여 출력한다. 또한, 주변영역용 내부전압 생성부(32)는 내부전압 구동 인에이블 신호(act_i)에 인에이블되어 제2 기준전압(Vref2)을 이용하여 메모리 코어영역의 주변영역에서 사용되는 전압(Vperi)을 생성하여 출력한다.

고전압 생성부(33)는 내부전압 구동 인에이블 신호(act_i)에 인에이블되어 고전압(Vpp)의 전압레벨을 감지하여 일정한 레벨의 고전압(Vpp)이 출력되도록 한다. 고전압(Vpp)은 메모리 장치로 입력되는 전압(Vext)보다 높은 레벨을 유지하는 전압으로서, 워드라인을 구동하거나, 오버드라이빙 동작등에 사용되는 전압이다.

내부전압 제어부(40)는 파워업신호(pwrup)에 인에이블되어 코어전압 생성부(31)와 주변영역용 내부전압 생성부(32)와 고전압 생성부(33)을 인에이블시 키는 내부전압 구동 인에이블 신호(act_i)를 생성하여 출력하게 된다.

도2에 도시된 내부전압 제어부(40)를 참조하여 살펴보면, 내부전압 구동 인에이블 신호(act_i)는 메모리 장치가 액티브상태(명령어신호중 /CAS 와, /WE는 하이레벨로 비활성화되어 있고, 명령어신호중 /CS, /RAS는 로우레벨로 활성화되어 있는 상태)인 경우에 로우레벨의 펄스형태로 입력되는 액티브신호(rat)에 하이레벨로 활성화되고, 프리차지 상태인 경우에 로우레벨의 펄스형태로 입력되는 프리차지신호(rpcg)에 로우레벨로 비활성화되어 출력되는 신호이다. 또한 내부전압 구동 인에이블 신호(act_i)는 클럭내부전압 구동 인에이블 신호(cke)가 하이레벨로 활성화되어 있는 상태에서 출력되도록 되어 있다.

도3에 도시된 바와 같이, 액티브신호(rat)가 로우레벨의 펄스로 입력된다는 것은 메모리 장치가 액티브 구간으로 진입한다는 것을 의미하고, 프리차지신호(rpcg)가 로우레벨의 펄스로 입력된다는 것은 메모리 장치가 프리차지구간으로 진입한다는 것을 의미한다.

통상적으로 메모리 장치는 프리차지 구간에서 액티브 구간으로 진입한 다음 리드/라이트명령어를 입력받아 그에 해당되는 동작을 수행하는 리드/라이트 동작구간으로 진입하고, 액티브구간이 끝나게되면 다시 프리차지구간으로 진입하게 된다.

따라서 액티브구간과 리드/라이트 동작구간동안 하이레벨로 활성화되어 있는 내부전압 구동 인에이블 신호(act_i)에 의해 코어전압 생성부(31), 주변영역용 내부전압 생성부(32), 고전압 생성부(33)는 인에이블 상태가 되어 각각 코어전압(Vcore), 주변영역용 전압(Vperi), 고전압(Vpp)을 생성하여 메모리 장치의 내부회로로 공급하게 되는 것이다.

그런데, 메모리 장치가 액티브 구간에 진입한 후 일정한 시간이 지난 상태에서 아직 리드/라이트명령어가 입력되지 않은 상태, 즉 워드라인을 활성화시켜 놓은 상태에서 아무 동작도 이루어지지 않는 상태에서는 코어전압(Vcore), 주변영역용 전압(Vperi), 고전압(Vpp)등의 내부전압을 계속 생성하여 공급하지 않아도 되는 구간이 존재한다. 이는 실제 액티브 상태이후 리드/라이트명령어가 입력되어 그에 대응하는 동작이 이루어져야 코어전압(Vcore), 주변영역용 전압(Vperi), 고전압(Vpp)등의 내부전압이 주로 사용되기 때문이다.

따라서 액티브상태에 코어전압(Vcore), 주변영역용 전압(Vperi), 고전압(Vpp)등의 내부전압을 공급하기 시작하여 프리차지구간이 되어서야 내부전압의 공급을 중단시키는 것은 불필요한 전류를 낭비하게 되는 것이다.

본 발명은 반도체 메모리 장치의 액티브 모드에서 소모되는 전류를 줄일 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.

상기의 과제를 해결하기 위한 본 발명은 내부전압 구동 인에이블 신호에 인에이블되어, 반도체 메모리 장치의 내부동작에 사용되는 내부전압을 공급하기 위한 내부전압 공급수단; 및 액티브동작 모드로 진입한 후에 소정의 구간동안과, 리드/ 라이트 동작에 대응하는 구간동안 상기 내부전압 구동 인에이블 신호를 활성화시켜 출력하는 내부전압 제어부를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.

도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 내부전압 구동 인에이블 신호(act_i)에 인에이블되어, 반도체 메모리 장치의 내부동작에 사용되는 내부전압(Vcore, Vperi, Vpp)을 공급하기 위한 내부전압 공급부(1000)와, 액티브 구간으로 진입한 후에 소정의 구간과, 리드/라이트 동작에 대응하는 구간동안 내부전압 구동 인에이블 신호(act_i)를 활성화시켜 출력하는 내부전압 제어부(400)를 구비한다. 상기 소정의 구간동안은 액티브 동작 모드로 진입한 후에 리드 또는 라이트 동작을 수행할 수 있는 시간이 보장되는 구간으로 한다. 예를 들어 메모리 장치가 액티브 동작 모드로 진입한 후에 리드 또는 라이트 동작을 수행하는데 걸리는 시간이 50ns라면, 50ns이상을 보장한다는 것이다.

또한, 내부전압 공급부(1000)는 내부전압 구동 인에이블 신호(act_i)에 인에이블되어, 제1 기준전압(Vref1)을 입력받아 메모리 코어영역에 공급되는 코어전압(Vcore)을 생성하는 출력하는 코어전압 생성부(Vcore)와, 내부전압 구동 인에이블 신호(act_i)에 인에이블되어, 제2 기준전압(Vref2)을 입력받아 메모리 코어영역의 주변영역에 구비되는 회로에 공급되는 주변영역용 내부전압(Vperi)을 생성하는 출력하는 주변영역용 내부전압 생성부(320)와, 내부전압 구동 인에이블 신호(act_i)에 인에이블되어, 외부에서 공급되는 전원전압(Vext)보다 높은 레벨의 고전압(Vpp)을 생성하여 출력하는 고전압 생성부(330)를 구비한다.

또한, 내부전압 공급부(1000)는 외부에서 공급되는 전원전압(Vext)의 전압변동에 관계없이 일정한 레벨을 가지는 밴드갭 레퍼런스 전압(Vbg)을 출력하는 밴드갭 레퍼런스 회로(100)와, 밴드갭 레퍼런스 전압(Vbg)을 입력받아 제1 기준전압(Vref1)을 출력하는 제1 기준전압 발생회로(210)와, 밴드갭 레퍼런스 전압(Vbg)을 입력받아 제2 기준전압(Vref2)을 출력하는 제2 기준전압 발생회로(220)를 더 구비한다.

도5는 도4에 도시된 내부전압 제어부(400)의 일실시예를 나타내는 블럭구성도이다.

도5를 참조하여 살펴보면, 내부전압 제어부(400)는 액티브동작 모드시에 활성화되어 입력되는 액티브 신호(ratv)에 응답하여 소정의 제1 구간동안 제1 출력신호(act)를 활성화시켜 출력하는 액티브 타이밍 제어부(410)와, 프리차지 동작 모드시에 활성화되어 입력되는 프리차지 신호(rpcg)에 응답하여 소정의 제2 구간동안 제2 출력신호(pcg)를 활성화시켜 출력하는 프리차지 타이밍 제어부(420)와, 제1 출력신호(act) 또는 제2 출력신호(pcg)에 응답하여 제3 출력신호(act2)를 활성화시켜 출력하며, 리드/라이트동작에 대응하는 구간동안 상기 제3 출력신호(act2)를 활성 화시켜 출력하는 내부전압 구동제어부(430)와, 활성화된 클럭인에이블 신호(cke)에 인에이블되어 제3 출력신호(act2)를 버퍼링하여 내부전압 구동 인에이블 신호(act__i)로 출력하는 출력부(440)를 구비한다.

또한, 파워업신호(pwrup)를 입력받아 내부전압 구동제어부(340)의 출력단을 접지전압(VSS)으로 고정시키는 앤모스트랜지스터를 구비한다.

액티브 타이밍제어부(410)에서 액티브 신호(ratv)에 응답하여 제1 출력신호를 활성화시키는 상기 제1 구간은 메모리 장치에서 액티브 구간으로 진입한 후에 리드 또는 라이트 명령어에 대응하는 동작을 수행할 수 있는 최소한의 시간 이상으로 한다. 즉 메모리 장치에서 tRAS시간을 만족하는 최소한의 시간을 말하는 것이다. 'tRAS'는 메모리 장치에서 액티브 구간으로 진입한 후에 프리차지 신호가 활성화되는 최소한의 시간을 말하는 것이다. 예를 들어 tRAS가 50ns라면 프리차지신호는 액티브 구간으로 진입한 후에 최소한 50ns이후에 활성화되어 입력된다는 것이고, 액티브 구간으로 진입한 이후 리드 또는 라이트 명령어가 입력되면 50ns내에서 그에 대응하는 동작이 이루어진다는 것을 의미한다.

내부전압 구동제어부(430)는 제1 출력신호(act)를 반전하여 출력하는 제1 인버터(I6)와, 리드/라이트 동작에 대응하는 구간동안 활성화되는 구동신호(cast)를 입력받아 반전시키는 인버터(I7)와, 제2 출력신호(pcg)를 반전하여 출력하는 인버터(I8)와, 인버터(I6,I7,I8)의 출력을 입력받아 제3 출력신호(act2)를 출력하는 낸드게이트(ND2)를 구비한다.

내부전압 제어부의 출력부(440)는 클럭인에이블신호(cke)와 출력신호(440)를 입력받는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력을 반전하여 내부전압 구동 인에이블 신호(act_i)를 출력하는 인버터(I9)를 구비한다.

도6은 도5에 도시된 액티브 타이밍 제어부(410)를 나타내는 회로도이다.

도6을 참조하여 살펴보면, 액티브 타이밍 제어부(410)는 액티브신호(ratv)를 입력받아 버퍼링하여 출력하는 직렬연결된 두 인버터(I10,I11)와, 인버터(I11)의 출력신호를 상기 제1 구간동안 지연시켜 출력하는 지연부(411)와, 인버터(I11)의 출력과 지연부(411)의 출력을 입력받아 제1 출력신호(act)를 출력하는 낸드게이트(ND3)를 구비한다.

도7은 도5에 도시된 프리차지 타이밍 제어부(420)를 나타내는 회로도이다.

도7을 참조하여 살펴보면, 프리차지 타이밍 제어부(420)는 프리차지 신호(rpcg)를 입력받아 버퍼링하여 출력하는 직렬연결된 두 인버터(I12,I13)와, 인버터(I13)의 출력신호를 상기 제2 구간동안 지연시켜 출력하는 지연부(421)와, 인버터(I13)의 출력신호와 지연부(421)의 출력을 입력받아 제2 출력신호(pcg)를 출력하는 낸드게이트(ND4)를 구비한다.

도8은 도5에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도4 내지 도8을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.

먼저 밴드갭 레퍼런스 회로(100)는 외부에서 반도체 메모리 장치로 공급되는 외부전압(Vext)를 입력받아 일정한 레벨을 유지하는 밴드갭 레퍼런스 전압(Vbg)을 출력한다.

이어서 제1 기준전압 발생회로(210)는 밴드갭 레퍼런스 전압(Vbg)을 공급받아 제1 기준전압(Vref1)을 생성하여 출력하고, 제2 기준전압 발생회로(220)는 밴드갭 레퍼런스 전압(Vbg)을 공급받아 제2 기준전압(Vref2)을 출력한다. 제1 및 제2 기준전압(Vref1, Vref2)은 밴드갭 레퍼런스 전압(Vbg)을 일정 전압레벨만큼 조정한 것으로 내부동작에 필요한 내부전압을 생성하기 위한 기준전압 레벨을 제공하기 위한 것이다.

이어서 코어전압 생성부(310)는 제1 기준전압(Vref1)을 이용하여 메모리 코어영역에서 사용되는 코어전압(Vcore)을 생성하여 출력한다. 또한, 주변영역용 내부전압 생성부(320)는 제2 기준전압(Vref2)을 이용하여 메모리 코어영역의 주변영역에서 사용되는 전압(Vperi)을 생성하여 출력한다. 고전압 생성부(330)는 출력되는 고전압(Vpp)를 감지하여 일정한 레벨의 고전압(Vpp)이 출력되도록 한다.

한편, 내부전압 제어부(400)는 파워업신호(pwrup)에 인에이블되어 코어전압 생성부(310)와 주변영역용 내부전압 생성부(320)와 고전압 생성부(330)을 인에이블시키는 내부전압 구동 인에이블 신호(act_i)를 생성하여 출력하게 된다.

메모리 장치에 액티브 명령어가 입력되면 내부전압 제어부(400)의 액티브 타이밍 제어부(410)는 메모리 장치가 액티브 상태인 경우에 로우레벨의 펄스형태로 입력되는 액티브신호(rat)를 이용하여 제1 구간동안 하이레벨로 활성화되는 제1 출력신호(act)를 생성하여 출력한다.

이어서 내부전압 구동제어부(410)는 제1 출력신호(act)를 입력받아 버퍼링하여 제3 출력신호(act2)로 출력하고, 출력부(440)은 클럭인에이블신호(cke)가 하이 레벨인 상태에서 제3 출력신호(act2)를 버퍼링하여 내부전압 구동 인에이블 신호(act_i)를 제1 구간동안 하이레벨로 출력한다.

따라서 제1 구간동안에 코어전압 생성부(310), 주변영역부 내부전압 생성부(320), 고전압 생성부(330)가 인에이블되어 각각 코어전압(Vcore), 주변영역용 내부전압(320), 고전압(Vpp)를 생성하여 메모리 장치의 각 부분에 공급하게 된다.

이어서 제1 구간 이후에는 내부전압 구동 인에이블 신호(act_i)는 로우레벨로 비활성화되고, 이후의 x 구간에서는 코어전압 생성부(310), 주변영역부 내부전압 생성부(320), 고전압 생성부(330)이 디스에이블 상태가 되고, 따라서 코어전압 생성부(310), 주변영역부 내부전압 생성부(320), 고전압 생성부(330)에서 소모되는 전류는 없게 된다.

여기서 제1 구간은 tRAS를 만족하는 최소한의 시간 이상이면 되는데, 전술한 바와 같이 tRAS는 액티브 모드로 된 이후에 프리차지 신호가 활성화되어 입력되는 최소한의 시간이다. 즉, 액티브 모드이후에 리드 또는 라이트 명령어가 입력되고 그에 대응하는 동작이 이루어지는 최소한의 시간을 말하는 것이다.

이는 액티브 모드가 되고 바로 리드/라이트 명령어가 입력되어 동작을 하는 경우에 정상적인 리드/라이트 동작이 되도록 하기 위한 것이다. 이후 제1 구간이후에도 리드/라이트 명령어가 입력되지 않는 상태가 유지되면 바로 코어전압 생성부(310), 주변영역부 내부전압 생성부(320), 고전압 생성부(330)를 디스에이블시켜 전류소모를 중단시키는 것이다.

즉, 액티브 구간이지만 리드/라이트 명령어가 입력되지 않는 x구간 동안에는 더 이상 코어전압(Vcore), 주변영역용 내부전압(320), 고전압(Vpp)등의 내부전압을 사용하지 않는 것이다.

이어서 액티브구간중에 리드/라이트 명령어가 입력되면 그에 대응하는 동작을 하게 되는데, 이 때에는 코어전압(Vcore), 주변영역용 내부전압(320), 고전압(Vpp)등의 내부전압이 필요하게 되므로, 다시 코어전압 생성부(310), 주변영역부 내부전압 생성부(320), 고전압 생성부(330)을 인에이블시킨다.

내부전압 제어부(400)에서 구동신호(rast)가 하이레벨로 활성화되어 입력되는 구간동안 내부전압 구동 인에이블(act_i)을 하이레벨로 인에이블시켜 출력하게 된다. 여기서 구동신호(rast)는 액티브 모드중에 리드 또는 라이트 명령어가 입력되어 그에 대응하는 동작이 이루어지는 동안 활성화되는 신호이다.

이어서, 구동신호(rast)가 비활성화되면, 내부전압 구동 인에이블 신호(act_i)를 비활성화시켜 코어전압 생성부(310), 주변영역부 내부전압 생성부(320), 고전압 생성부(330)을 디스에이블시킨다.(도8의 Y구간 참조)

이어서 프리차지신호(rpcg)가 로우레벨로 활성화되어 입력되면, 프리차지 타이밍 제어부(420)에서는 제2 구간동안 제2 출력신호(pcg)를 활성화시켜 출력한다.

내부전압 구동제어부(430)에서 제2 출력신호(pcg)를 버퍼링하여 제3 출력신호(act2)를 출력한다. 이어서 내부전압 제어부(400)의 출력부(440)는 클럭내부전압 구동 인에이블 신호(cke)가 하이레벨로 활성화되어 있는 상태에서 제3 출력신호(act2)를 버퍼링하여 내부전압 구동 인에이블 신호(act_i)로 출력한다.

따라서 프리차지 구간이 시작되는 소정구간, 즉 제2 구간동안 내부전압 구동 인에이블 신호(act_i)가 활성화되고, 이로 인해 코어전압 생성부(310), 주변영역부 내부전압 생성부(320), 고전압 생성부(330)가 인에이블되어 코어전압(Vcore), 주변영역용 내부전압(320), 고전압(Vpp)등의 내부전압을 공급하게 된다.

여기서 프리차지 구간이 시작되는 소정 구간 즉, 제2 구간 동안 코어전압 생성부(310), 주변영역부 내부전압 생성부(320), 고전압 생성부(330)등을 활성화시켜 내부전압을 공급하게 되는 것을 프리차지 구간이 시작되는 타이밍에 각 블럭이 프리차지 전압으로 변환되는 순간에 일시적으로 내부전압의 레벨이 흔들릴 수 있는데, 이를 방지하기 위한 것이다.

따라서 제2 구간동안에 내부전압 구동 인에이블 신호(act_i)를 활성화시키는 것은 반드시 필요한 것을 아니고, 프리차지 구간에서 안정적인 프리차지 전압을 유지하도록 하기 위한 것이다.

본 발명에 의해 메모리 장치가 액티브되는 구간중에서 실제 리드,라이트 명령어에 대응하는 동작이 이루어지는 동안에만 코어전압 생성부(310), 주변영역부 내부전압 생성부(320), 고전압 생성부(330)등을 활성화시켜 내부전압을 공급하도록 함으로서, 액티브 구간에 사용되는 전류소모량을 크게 줄일 수 있다.

한편, 메모리 장치가 액티브 상태라는 것은 전술한 바와 같이 입력되는 명령어신호중 /CAS 와, /WE는 하이레벨로 비활성화되어 있고, 명령어신호중 /CS, /RAS는 로우레벨로 활성화되어 있는 상태이다.

리드/라이트 동작이 일어나지 않는 액티브 구간에서 소모되는 전류를 ICC3n 이라 하고, 프리차지 구간 동안에 소모되는 전류를 ICC2n이라고 한다. 종래기술에 의한 메모리 장치에서는 ICC3n이 ICC2n보다 매우 큰 값이었는데, 본 발명에 의해서 액티브 구간중에서도 내부전압을 공급하지 않는 X(도8)구간에서는 ICC2n=ICC3n이 가능해져 구동전류를 크게 줄일 수 있게 되었다.

도9는 도4에 도시된 내부전압 제어부(400)의 다른 실시예를 나타내는 블럭구성도이다.

도9를 참조하여 살펴보면, 다른 실시예에 따른 내부전압 구동 제어부(430)는 제1 출력신호(act)와 리드/라이트 동작에 대응하는 구간동안 활성화되는 구동신호(cast)와 제2 출력신호(pcg)를 입력받아 제3 출력신호(act_i)를 출력하는 노어게이트(NOR2)를 구비한다.

또한 내부전압 제어부의 출력부(440)는 제3 출력신호(act2)와 반전된 상기 클럭인에이블신호(cke)를 입력받아 내부전압 구동 인에이블 신호(cke)를 출력하는 노어게이트(NOR3)를 구비한다. 도9에 도시된 내부전압 제어부의 구성은 도5에 도시된 내부전압 제어부와는 다르나 그 동작은 같아서 자세한 설명은 생략한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 메모리 장치에서 액티브구간에 사용되는 동작전류를 크게 줄여서 전체적인 파워소모를 크게 줄일 수 있게 되었다.

Claims

삭제
내부전압 구동 인에이블 신호에 인에이블되어, 반도체 메모리 장치의 내부동작에 사용되는 내부전압을 공급하기 위한 내부전압 공급수단; 및

액티브 동작 모드로 진입한 후에 리드/라이트 동작을 수행할 수 있는 최소시간이 보장되는 구간과, 리드/라이트 동작에 대응하는 구간에서 상기 내부전압 구동 인에이블 신호를 활성화시켜 출력하는 내부전압 제어부

를 구비하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 내부전압 공급수단은

상기 내부전압 구동 인에이블 신호에 인에이블되어, 제1 기준전압을 입력받아 메모리 코어영역에 공급되는 코어전압을 생성하여 출력하는 코어전압 생성부;

상기 내부전압 구동 인에이블 신호에 인에이블되어, 제2 기준전압을 입력받아 메모리 코어영역의 주변영역에 공급되는 주변영역용 내부전압을 생성하여 출력하는 주변영역용 내부전압 생성부; 및

상기 내부전압 구동 인에이블 신호에 인에이블되어, 외부에서 공급되는 전원전압보다 높은 레벨의 고전압을 생성하여 출력하는 고전압 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 3 항에 있어서,

상기 내부전압 공급수단은

외부에서 공급되는 전원전압의 전압변동에 관계없이 일정한 레벨을 가지는 밴드갭 레퍼런스 전압을 출력하는 밴드갭 레퍼런스 회로; 및

상기 밴드갭 레퍼런스 전압을 입력받아 상기 제1 기준전압을 출력하는 제1 기준전압 발생회로; 및

상기 밴드갭 레퍼런스 전압을 입력받아 상기 제2 기준전압을 출력하는 제2 기준전압 발생회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
삭제
제 2 항에 있어서,

상기 내부전압 제어부는

상기 액티브동작 모드시에 활성화되어 입력되는 액티브 신호에 응답하여 제1 구간 - 액티브 동작 모드로 진입한 후에 리드/라이트 동작을 수행할 수 있는 최소시간이 보장되는 구간 - 동안 제1 출력신호를 활성화시켜 출력하는 액티브 타이밍 제어부;

프리차지 동작 모드시에 활성화되어 입력되는 프리차지 신호에 응답하여 제2 구간 - 프리차지 전압 유지에 필요한 최소 시간이 보장되는 구간 - 동안 제2 출력신호를 활성화시켜 출력하는 프리차지 타이밍 제어부;

상기 제1 출력신호 또는 상기 제2 출력신호에 응답하여 제3 출력신호를 활성화시켜 출력하거나, 상기 리드/라이트동작에 대응하는 구간동안 상기 제3 출력신호를 활성화시켜 출력하는 내부전압 구동제어부; 및

활성화된 클럭내부전압 구동 인에이블 신호에 인에이블되어 상기 제3 출력신호를 버퍼링하여 상기 인에이블신호로 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 액티브 타이밍 제어부는

상기 액티브신호를 입력받아 버퍼링하여 출력하는 제1 버퍼링 수단;

상기 제1 버퍼링 수단의 출력신호를 상기 제1 구간동안 지연시켜 출력하는 제1 지연부; 및

상기 제1 버퍼링 수단의 출력과 상기 제1 지연부의 출력을 입력받아 상기 제1 출력신호를 출력하는 제1 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 7 항에 있어서,

상기 프리차지 타이밍 제어부는

상기 프리차지 신호를 입력받아 버퍼링하여 출력하는 제2 버퍼링 수단;

상기 제2 버퍼링 수단의 출력신호를 상기 제2 구간동안 지연시켜 출력하는 제2 지연부; 및

상기 제2 버퍼링 수단의 출력과 상기 제2 지연부의 출력을 입력받아 상기 제2 출력신호를 출력하는 제2 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 8 항에 있어서,

상기 내부전압 구동제어부는

상기 제1 출력신호를 반전하여 출력하는 제1 인버터;

상기 리드/라이트 동작에 대응하는 구간동안 활성화되는 구동신호를 입력받아 반전시키는 제2 인버터;

상기 제2 출력신호를 반전하여 출력하는 제3 인버터;

상기 제1 내지 제3 인버터의 출력을 입력받아 상기 제3 출력신호를 출력하는 제3 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 9 항에 있어서,

상기 내부전압 제어부의 출력부는

상기 클럭내부전압 구동 인에이블 신호와 상기 제3 출력신호를 입력받는 제4 낸드게이트;

상기 제4 낸드게이트의 출력을 반전하여 상기 인에이블신호를 출력하는 제4 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 8 항에 있어서,

상기 내부전압 구동제어부는

상기 제1 출력신호와, 상기 리드/라이트 동작에 대응하는 구간동안 활성화되 는 구동신호와, 상기 제2 출력신호를 입력받아 상기 제3 출력신호를 출력하는 제1 노어게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 11 항에 있어서,

상기 내부전압 제어부의 출력부는

상기 제3 출력신호와 반전된 상기 클럭내부전압 구동 인에이블 신호를 입력받아 상기 내부전압 구동 인에이블 신호를 출력하는 제2 노어게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.