JP2008305499A - 半導体集積回路およびシステム - Google Patents

Abstract

【課題】 内部回路の動作に伴う内部電源電圧の変動を抑制し、内部回路の動作マージンを向上する。
【解決手段】 内部回路は、内部電源電圧を受けて動作する複数の回路ブロックを有する。内部電圧制御回路は、動作する回路ブロックの組み合わせに応じて、複数のレギュレータ制御信号を生成する。複数のレギュレータは、レギュレータ制御信号の活性化に応答してそれぞれ動作し、外部電源電圧を用いて内部電源電圧を生成する。例えば、動作する回路ブロックの数が多くなると動作するレギュレータの数が増える。このように、内部回路の実際の動作に合わせてレギュレータ制御信号を生成し、レギュレータの動作を制御することにより、内部電源電圧の変動を最小限にできる。この結果、半導体集積回路の動作マージンを向上でき、半導体集積回路の歩留を向上できる。
【選択図】 図１

Description

本発明は、外部電源電圧を用いて内部電源電圧を生成する内部電圧生成回路を有する半導体集積回路に関する。

一般に、半導体メモリ等の半導体集積回路では、内部回路は、外部電源電圧を降圧した内部電源電圧により動作する。内部回路の消費電流は、回路の動作状態に応じて変化する。このため、消費電流が増えた場合、内部電源電圧が低下し、消費電流が減った場合、内部電源電圧は上昇する。内部電源電圧の変動を防止するために、内部電源電圧を生成する複数のレギュレータを設け、内部回路の動作モードに応じて、動作するレギュレータの数を変化させる手法が提案されている。また、内部電源電圧の電圧値に応じて、動作するレギュレータの数を変化させる手法が提案されている（例えば、特許文献１参照）。さらに、内部電源電圧が許容値以上に上昇することを防止するために、内部電源線と接地線との間にリーク回路を配置する手法が提案されている（例えば、特許文献２参照）。
特開平５−３３４８７９号公報 特開２００３−５９２６０号公報

従来、動作するレギュレータの数は、アクティブモードとスタンバイモードとの切り替えに同期して切り替えている。すなわち、レギュレータは、チップ全体の動作モードに応じて切り替えられている。例えば、半導体メモリのアクティブモードでは、内部回路の消費電流が大きい期間と、消費電流が小さい期間が存在する。ワード線の活性化時や、センスアンプによるデータ信号の増幅時などでは、消費電流は大きい。しかし、ワード線が高レベル電圧に変化した後にワード線の活性化状態が保持される期間や、センスアンプによりデータ信号が増幅された後にセンスアンプの活性化状態が保持される期間は、トランジスタのオン／オフの切り替えがないため消費電流は小さい。このため、チップ全体の動作モードによる制御のみで、内部電源電圧の変動を防止することは困難である。内部電源電圧の変動は、動作マージンの低下の原因になり、半導体集積回路の歩留を下げる。

本発明の目的は、内部回路の動作に伴う内部電源電圧の変動を抑制し、半導体集積回路の動作マージンを向上することである。

本発明の第１の形態では、内部回路は、内部電源電圧を受けて動作する複数の回路ブロックを有する。内部電圧制御回路は、動作する回路ブロックの組み合わせに応じて、複数のレギュレータ制御信号を生成する。内部電圧生成回路は、レギュレータ制御信号の活性化に応答してそれぞれ動作し、外部電源電圧を用いて内部電源電圧を生成する複数のレギュレータを有する。本発明では、例えば、動作する回路ブロックの数が多くなると動作するレギュレータの数が増える。あるいは、消費電力が大きい回路ブロックが動作すると、動作するレギュレータの数が増える。このように、内部回路の実際の動作に合わせてレギュレータ制御信号を生成し、レギュレータの動作を制御することにより、内部電源電圧の変動を最小限にできる。この結果、半導体集積回路の動作マージンを向上でき、半導体集積回路の歩留を向上できる。

本発明の第１の形態における好ましい例では、内部電圧生成回路は、複数の負荷回路を有する。負荷回路は、複数の負荷制御信号の活性化にそれぞれ応答して、内部電源電圧が供給される内部電源線を接地線に接続する。内部電圧制御回路は、動作する回路ブロックの組み合わせに応じて、レギュレータ制御信号および負荷制御信号を生成する。負荷回路により、内部電源電圧が許容値以上に上昇することを防止できる。この際、負荷回路の動作は、動作する回路ブロックの組み合わせに応じて制御される。このように、実際の回路動作に合わせてレギュレータ制御信号および負荷制御信号を生成し、レギュレータおよび負荷回路の動作を制御することにより、内部電源電圧の変動を最小限にできる。

例えば、負荷制御信号は、レギュレータ制御信号を用いて生成される。これにより、内部電圧制御回路の論理規模を小さくでき、半導体集積回路のチップサイズを小さくできる。例えば、負荷回路のうち、抵抗値の高い負荷回路は、内部電源線と接地線との間に直列に配置されたスイッチおよびトランジスタを有する。トランジスタのゲートは、このトランジスタをオンするための電圧を受ける。トランジスタを利用して高抵抗素子を形成することで、負荷回路のレイアウトサイズを小さくできる。

本発明の第１の形態における好ましい例では、半導体集積回路は、メモリセルアレイを有する。メモリセルアレイは、複数のメモリセルと、メモリセルに接続された複数のワード線および複数のビット線とを有する。コマンドデコーダは、メモリセルをアクセスするためのアクセス要求を受ける。内部電圧制御回路は、アクセス要求に応じてレギュレータ制御信号を生成する。例えば、アクセス要求は、半導体集積回路とともにシステムに搭載されたコントローラが出力する。アクセス要求に応じてレギュレータ制御信号を生成することにより、実際の回路動作に合わせて、動作するレギュレータを切り替えることができる。この結果、内部電源電圧の変動を最小限にでき、半導体集積回路の動作マージンを向上できる。

本発明の第１の形態における好ましい例では、リフレッシュ制御回路は、メモリセルをリフレッシュするためのリフレッシュ要求を周期的に生成する。内部電圧制御回路は、リフレッシュ要求に応答してレギュレータ制御信号を生成する。半導体集積回路の内部で生成されるリフレッシュ要求に応じてレギュレータ制御信号を生成することにより、実際の回路動作に合わせて、動作するレギュレータを切り替えることができる。この結果、内部電源電圧の変動を最小限にでき、半導体集積回路の動作マージンを向上できる。

本発明の第１の形態における好ましい例では、動作制御回路は、アクセス要求に応じて、回路ブロックの動作をそれぞれ制御する複数種の動作制御信号を生成する。内部電圧制御回路は、動作制御信号の少なくとも１つに応答してレギュレータ制御信号を生成する。例えば、内部回路は、回路ブロックとして、ロウデコーダ、センスアンプおよびコラムスイッチを有する。ロウデコーダは、ワード線のいずれかを選択し、選択したワード線に高レベル電圧を供給する。センスアンプは、ビット線に接続され、ビット線上のデータ信号を増幅する。コラムスイッチは、ビット線のいずれかをデータバスに接続する。

動作制御回路は、ロウデコーダを動作するためのワード線活性化信号、センスアンプを動作するためのセンスアンプ活性化信号およびコラムスイッチを動作するためのコラム活性化信号を生成する。内部電圧制御回路は、ワード線活性化信号、センスアンプ活性化信号およびコラム活性化信号の少なくとも１つに応答してレギュレータ制御信号を生成する。これにより、例えば、リード動作中やライト動作中に、回路ブロックの実際の動作に合わせて、動作するレギュレータの数を変更できる。この結果、内部電源電圧の変動を最小限にでき、半導体集積回路の動作マージンを向上できる。

本発明の第２の形態では、内部回路は、内部電源電圧を受けて動作する。内部電圧制御回路は、内部電源電圧の値に応じて、複数のレギュレータ制御信号を生成する。内部電圧生成回路は、複数のレギュレータを有する。レギュレータは、レギュレータ制御信号の活性化に応答してそれぞれ動作し、外部電源電圧を用いて内部電源電圧を生成する。内部電圧制御回路は、第１および第２コンパレータと、電圧切替回路とを有する。第１コンパレータは、内部電源電圧が第１電圧を超えたときに第１検出信号を出力する。第２コンパレータは、内部電源電圧が第１電圧より低い第２電圧以下のときに第２検出信号を出力する。

電圧切替回路は、第１検出信号の出力毎に、動作するレギュレータの数を減らすためにレギュレータ制御信号のいずれかを非活性化する。また、電圧切替回路は、第２検出信号の出力毎に、動作するレギュレータの数を増やすためにレギュレータ制御信号のいずれかを活性化する。例えば、内部回路の消費電流が増加し、内部電源電圧が第２電圧以下に変化する毎に、動作するレギュレータの数は１つずつ増加する。あるいは、内部回路の消費電流が減少し、内部電源電圧が第１電圧を超える毎に、動作するレギュレータの数は１つずつ減少する。このように、内部電源線に電流を供給するレギュレータの数は、内部電源電圧の値でなく、実際の内部回路の消費電流の変化に合わせて切り替えられる。この結果、内部電源電圧の変動を最小限にでき、半導体集積回路の動作マージンを向上できる。

例えば、内部電圧生成回路は、常時動作し、外部電源電圧を用いて内部電源電圧を生成するレギュレータを有する。これにより、例えば、パワーオン期間において、電圧切替回路が動作する前に、内部電源電圧を生成できる。したがって、第１および第２コンパレータおよび電圧切替回路の動作状態は、迅速に安定する。

例えば、モニタ回路は、内部電源電圧が供給される内部電源線と接地線との間に直列に配置された２つの抵抗を有し、抵抗の接続ノードから内部電源電圧に追従するモニタ電圧を出力する。第１参照電圧生成回路は、第１電圧に対応する第１参照電圧を生成する。第２参照電圧生成回路は、第２電圧に対応する第２参照電圧を生成する。第１コンパレータは、モニタ電圧および第１参照電圧を内部電源電圧および第１電圧として受け、第１検出信号を出力する。第２コンパレータは、モニタ電圧および第２参照電圧を内部電源電圧および第２電圧として受け、第２検出信号を出力する。モニタ電圧は、モニタ回路の抵抗値に応じて容易に調整可能である。このため、例えば、モニタ電圧は、既に設計された第１および第２参照電圧生成回路の仕様に合わせて容易に設定できる。あるいは、モニタ電圧は、既に設計された第１および第２コンパレータの仕様に合わせて容易に設定できる。この結果、内部電圧制御回路の設計期間を短縮できる。さらに、抵抗は、内部電源線の電荷を転送する負荷回路として動作するため、負荷回路が不要になる。

本発明の第２の形態における好ましい例では、レギュレータは、内部電源電圧が供給される内部電源線への電流の供給能力がそれぞれ異なる。電圧切替回路は、第１検出信号の出力毎に、活性化しているレギュレータ制御信号のうち、供給能力の最も高いレギュレータに対応するレギュレータ制御信号を順次に非活性化する。また、電圧切替回路は、第２検出信号の出力毎に、非活性化しているレギュレータ制御信号のうち、供給能力の最も低いレギュレータに対応するレギュレータ制御信号を順次に活性化する。これにより、電圧切替回路を、シフトレジスタ等の簡易な論理回路で構成できる。この結果、半導体集積回路のチップサイズを小さくできる。

本発明では、実際の回路動作に合わせてレギュレータの動作を制御できるため、内部電源電圧の変動を最小限にできる。この結果、半導体集積回路の動作マージンを向上でき、半導体集積回路の歩留を向上できる。

以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号および末尾に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。

図１は、本発明の第１の実施形態を示している。半導体メモリＭＥＭ（半導体集積回路）は、例えば、クロック同期式のＦＣＲＡＭ（Fast Cycle RAM）である。このＦＣＲＡＭは、擬似ＳＲＡＭであり、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、クロックバッファ１０、コマンドデコーダ１２、リフレッシュ制御回路１４、スタータ回路１６、動作制御回路１８、モードレジスタ２０、内部電圧制御回路２２、内部電圧生成回路２４、リフレッシュアドレスカウンタ２６、アドレスバッファ２８、アドレスセレクタ３０、データ入出力バッファ３２、データ制御回路３２およびメモリコア３６（内部回路）を有している。

クロックバッファ１０は、クロックイネーブル信号ＣＫＥが高論理レベルのときに、クロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして出力する。内部クロック信号ＩＣＬＫは、コマンドデコーダ１０、アドレスバッファ２８、データ入出力バッファ３２、モードレジスタ２０および動作制御回路１８等のクロック信号ＣＬＫに同期して動作する回路に供給される。

コマンドコーダ１２は、第１チップイネーブル信号／ＣＥ１、第２チップイネーブル信号ＣＥ２、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥの論理レベルに応じて認識したコマンド（アクセス要求）を、クロックバッファ１０の内部クロック信号ＩＣＬＫを出力させるクロックイネーブル信号ＣＫＥ、内部電圧制御回路２２のディープパワーダウンモードＤＰＤを実行するための信号ＤＰＤＺ、メモリコア３６のアクセス動作を実行するために読み出しコマンド信号ＲＥＣＺ（読み出しコマンド）、書き込みコマンド信号ＷＲＣＺ（書き込みコマンド）およびモードレジスタ設定信号ＭＲＳＺ（モードレジスタ設定コマンド）等として出力する。第２チップイネーブル信号ＣＥ２の低論理レベルにより、メモリＭＥＭは内部回路の動作を停止し、内部電源制御回路２２は内部電源生成回路２４のレギュレータを全て停止させるディープパワーダウンモードにエントリする。第２チップイネーブル信号ＣＥ２の高論理レベルに変化することにより、ディープパワーダウンモードからイグジットし、通常動作モードに復帰する。読み出しコマンドＲＥＣＺおよび書き込みコマンドＷＲＣＺは、メモリコア３６をアクセス動作するための外部アクセス要求である。第１チップイネーブル信号／ＣＥ１は、メモリＭＥＭをアクティブ状態に設定するために供給される。

リフレッシュ制御回路１４は、リフレッシュ要求信号ＲＲＥＱＺを所定の周期で出力する発振器を有している。スタータ回路１６は、メモリＭＥＭのパワーオン時に、リセットが必要なラッチ等の内部回路をリセットするために、外部電源電圧ＶＤＤおよび内部電源電圧ＶＩＩに基づいてスタータ信号ＳＴＴＺを出力する。パワーオン時の動作（ＰＯＮ）は、図１２に示す。

動作制御回路１８は、読み出しコマンドＲＥＣＺ、書き込みコマンドＷＲＣＺおよびリフレッシュ要求ＲＲＥＱＺに応答してメモリコア３６に読み出し動作、書き込み動作およびリフレッシュ動作を実行させるために、ロウデコーダＲＤＥＣ、センスアンプＳＡおよびコラムスイッチＣＳＷ等の回路ブロックの動作をそれぞれ制御する複数種の動作制御信号（ワード活性化信号ＷＬＺ、センスアンプ活性化信号ＳＡＺ、プリチャージ制御信号ＢＲＳＺ、コラム活性化信号ＣＬＺ、アクティブ信号ＡＣＴＺ、読み出しコマンド信号ＲＥＺ、書き込みコマンド信号ＷＲＺ、リフレッシュ信号ＲＥＦＺおよびリストア信号ＲＥＳＴＺ）を出力する。ワード活性化信号ＷＬＺは、ワード線ＷＬの活性化タイミングを制御し、センスアンプ活性化信号ＳＡＺは、センスアンプＳＡの活性化タイミングを制御する。プリチャージ制御信号ＢＲＳは、プリチャージ回路ＰＲＥのオン／オフを制御する。コラム活性化信号ＣＬＺは、コラムスイッチＣＳＷのオン／オフを制御する。アクティブ信号ＡＣＴＺは、第１チップイネーブル信号／ＣＥ１の活性化に応答して活性化される。リフレッシュ信号ＲＥＦＺは、リフレッシュ動作を実行するときに活性化される。リストア信号ＲＥＳＴＺは、メモリセルＭＣに保持されているデータを再書き込みするときに活性化される。リストア信号ＲＥＳＴＺは、外部アクセス要求ＲＥＣＺ、ＷＲＣＺに応答して生成されるワード線活性化信号ＷＬＺおよびセンスアンプ活性化信号ＳＡＺの立ち上がりエッジから所定の期間活性化される。

動作制御回路１８のアービタＡＲＢは、外部アクセス要求ＲＥＣＺ、ＷＲＣＺとリフレッシュ要求ＲＲＥＱＺとが競合するときに、どちらを優先させるかを決める。例えば、アービタＡＲＢは、読み出し動作中にリフレッシュ要求ＲＲＥＱＺが供給されたとき、リフレッシュ要求ＲＲＥＱＺに応答するリフレッシュ動作を読み出し動作が完了するまで保留する。このとき、リフレッシュ信号ＲＥＦＺは、読み出しコマンド信号ＲＥＺの非活性化（読み出し動作の完了）に応答して所定の期間活性化される。逆に、リフレッシュ動作中に読み出しコマンドＲＥＣＺが供給されたとき、読み出しコマンドＲＥＣＺに応答する読み出し動作は、リフレッシュ要求ＲＲＥＱＺに応答するリフレッシュ動作が完了し、リフレッシュ信号ＲＥＦＺが非活性化されるまで保留される。そして、アービタＡＲＢは、読み出し動作を実行するときに、読み出しコマンド信号ＲＥＺを活性化する。書き込みコマンドＷＲＣＺについても同様である。アービタＡＲＢは、書き込み動作を実行するときに、書き込みコマンド信号ＷＲＺを活性化する。

モードレジスタ２０は、モードレジスタ設定信号ＭＲＳＺとともに供給されるアドレス信号ＡＤの値に応じて設定される。例えば、モードレジスタ２０により、ページ動作モード（同期動作モード）あるいはバーンインモード（テストモード）が設定される。モードレジスタ２０は、ページ動作モードが設定されたときにページ信号ＰＧＺを活性化し、バーンインモードが設定されたときにバーンイン信号ＢＩＺを活性化する。

ページ動作モードでは、読み出し動作時に、データ信号ＤＱは、１回の読み出しコマンド信号ＲＥＺに応答してメモリＭＥＭから複数回出力される。また、書き込み動作時に、データ信号ＤＱは、１回の書き込みコマンド信号ＷＲＺに応答してメモリＭＥＭに複数回供給される。なお、例えば、バースト長やデータレイテンシ等のメモリＭＥＭの動作仕様が、モードレジスタ２０に設定されてもよい。バースト長は、１回の読み出しコマンド信号ＲＥＺに応答してデータ端子ＤＱから出力されるデータの出力回数、および１回の書き込みコマンド信号ＷＲＺに応答してデータ端子ＤＱで受けるデータの入力回数である。モードレジスタ２０に設定されたバースト長は、ページ動作モード中に有効になる。ページ動作モードでは、バーストアクセス動作（同期リード動作および同期ライト動作）が実行される。ページ動作モード以外では、シングルアクセス動作（非同期リード動作および非同期ライト動作）が実行される。データレイテンシＣＬは、読み出しコマンドＲＥＣＺを受けてから最初の読み出しデータＤＱが出力されるまでのサイクル数である。ページ動作モード（同期リード動作ＳＲＥ、同期ライト動作ＳＷＲ）、ディープパワーダウンモードＤＰＤおよびバーンインモードＢＩの詳細は、図９−図１１、図１３に示す。

内部電圧制御回路２２は、外部電源電圧ＶＤＤを受けて動作し、コマンド信号ＲＥＺ、ＷＲＺ（アクセス要求）、動作モードの制御信号ＰＧＺ、ＤＰＤＺ、ＢＩＺ、動作制御信号ＡＣＴＺ、ＲＥＳＴＺ、ＣＬＺ、リフレッシュ信号ＲＥＦＺ（リフレッシュ要求）に応じて、内部電源電圧ＶＩＩの生成を制御するレギュレータ制御信号ＲＣＸ（ＲＣＸ１−４）および抵抗制御信号ＲＥＳＸ（ＲＥＳＸ１−２；負荷制御信号）を出力する。内部電圧制御回路２２の詳細は、図２に示す。

内部電圧生成回路２４は、レギュレータ制御信号ＲＣＸ１−４および抵抗制御信号ＲＥＳＸ１−２に応じて内部電源電圧ＶＩＩを生成する。内部電源電圧ＶＩＩは、ビット線ＢＬ、／ＢＬの高レベル電圧や、動作制御回路１８、モードレジスタ２０、アドレスセレクタ３０およびデータ制御回路３４等の電源電圧に使用される。内部電圧生成回路２４の詳細は、図３および図４に示す。

リフレッシュアドレスカウンタ２６は、リフレッシュ動作の終了を示すリフレッシュ終了信号ＲＥＮＤＺに同期して、リフレッシュアドレス信号ＲＲＡＤを順次生成する。リフレッシュアドレス信号ＲＲＡＤは、ワード線ＷＬを選択するためのロウアドレス信号である。アドレスバッファ２８は、アドレス信号ＡＤを受け、受けたアドレスをロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。この実施形態では、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤは、それぞれ専用のアドレス端子ＡＤで受ける。すなわち、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤは、読み出しコマンドＲＥＣＺまたは書き込みコマンドＷＲＣＺとともに一度に供給される。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するために供給される。コラムアドレス信号ＣＡＤは、ビット線ＢＬ、／ＢＬを選択するために供給される。

アドレスセレクタ３０は、リフレッシュ動作を実行するときにリフレッシュアドレス信号ＲＲＡＤを選択し（ＲＥＦＺ＝Ｈ）、リフレッシュ動作を実行しないときにロウアドレス信号ＲＡＤを選択し（ＲＥＦＺ＝Ｌ）、選択した信号を内部ロウアドレス信号ＩＲＡＤとしてメモリコア３６に出力する。

データ入出力バッファ３２は、書き込みデータ信号をデータ端子ＤＱを介して受信し、受信したデータ信号をデータバスＤＢに出力する。また、データ入出力バッファ３２は、メモリセルＭＣからの読み出しデータ信号をデータバスＤＢを介して受信し、受信したデータ信号をデータ端子ＤＱに出力する。データ制御回路３４は、書き込み動作時に、内部データ信号ＩＤＱ（書き込みデータ）を直列並列変換してデータバスＤＢに出力する。データ制御回路３４は、読み出し動作時に、データバスＤＢ上の読み出しデータを並列直列変換して内部データ信号ＩＤＱとして出力する。例えば、データバスＤＢのビット幅は、データ端子ＤＱのビット幅の２倍である（１６個のデータ端子ＤＱと３２ビットのデータバス）。

メモリコア３６は、メモリセルアレイＡＲＹ、ロウデコーダＲＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。メモリセルアレイＡＲＹ、ロウデコーダＲＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡは、メモリコア３６を構成する回路ブロックである。

メモリセルアレイＡＲＹは、複数のダイナミックメモリセルＭＣ、図の横方向に並ぶメモリセルＭＣの列にそれぞれ接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列にそれぞれ接続された複数のビット線ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、プリチャージ電圧線に接続されている。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作またはリフレッシュ動作のいずれかが実行される。

ロウデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、内部ロウアドレス信号ＩＲＡＤをデコードし、選択したワード線ＷＬに高レベル電圧（例えば、昇圧電圧）を供給する。すなわち、ロウデコーダＲＤＥＣは、ワード線ＷＬを駆動するワードドライバの機能を有する。プリチャージ回路ＰＲＥは、メモリセルＭＣの非アクセス時にプリチャージ制御信号ＢＲＳＺに同期してビット線対ＢＬ、／ＢＬをプリチャージ電圧線に接続する。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに接続され、ビット線対ＢＬ、／ＢＬ上に読み出されたデータ信号の信号量の差を、センスアンプ活性化信号ＳＡＺに同期して増幅する。

コラムデコーダＣＤＥＣは、データ信号を入出力するビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。コラムスイッチＣＳＷは、コラムアドレス信号ＣＡＤに対応するビット線ＢＬ、／ＢＬを、コラム活性化信号ＣＬＺに同期してリードアンプＲＡ、ライトアンプＷＡおよびデータバスＤＢに接続する。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。

図２は、図１に示した内部電圧制御回路２２の詳細を示している。内部電圧制御回路２２は、レギュレータ制御信号ＲＣＸ（ＲＣＸ１−４）を生成する生成回路ＲＣＸＧと、抵抗制御信号ＲＥＳＸ（ＲＥＳＸ１−２）を生成する生成回路ＲＥＳＸＧとを有している。図中、／ＯＲを付したＮＡＮＤゲートは、負論理のＯＲゲートとして機能し、／ＡＮＤを付したＯＲゲートは、負論理のＡＮＤゲートとして機能する。

生成回路ＲＣＸＧでは、レギュレータ制御信号ＲＣＸ１は、ディープパワーダウン信号ＤＰＤＺの非活性化中のみ低論理レベルに活性化される。レギュレータ制御信号ＲＣＸ１−４は、ディープパワーダウン信号ＤＰＤＺの活性化中に高論理レベルに非活性化される。また、レギュレータ制御信号ＲＣＸ２−４は、バーンイン信号ＢＩＺの活性化中、スタータ信号ＳＴＴＺの活性化中、またはリフレッシュ信号ＲＥＦＺの活性化中に低論理レベルに活性化される。さらに、レギュレータ制御信号ＲＣＸ２は、読み出しコマンド信号ＲＥＺまたは書き込みコマンド信号ＷＲＺの活性化中に低論理レベルに活性化される。レギュレータ制御信号ＲＣＸ３は、コラム活性化信号ＣＬＺの活性化中、リストア信号ＲＥＳＴＺの活性化中または非同期リード動作における読み出しコマンド信号ＲＥＺの活性化中に低論理レベルに活性化される。レギュレータ制御信号ＲＣＸ４は、リストア信号ＲＥＳＴＺの活性化中または非同期リード動作における読み出しコマンド信号ＲＥＺの活性化中に低論理レベルに活性化される。

生成回路ＲＥＳＸＧでは、抵抗制御信号ＲＥＳＸ１は、抵抗制御信号ＲＥＳＸ２およびディープパワーダウン信号ＤＰＤＺが非活性化中で、かつ、レギュレータ制御信号ＲＣＸ１−４のいずれかが非活性化中に低論理レベルに活性化される。抵抗制御信号ＲＥＳＸ２は、レギュレータ制御信号ＲＣＸ１が活性化中で、かつ、レギュレータ制御信号ＲＣＸ２−４が非活性化中に低論理レベルに活性化される。抵抗制御信号ＲＥＳＸ１−２は、レギュレータ制御信号ＲＣＸ１−４を用いて生成される。抵抗制御信号ＲＥＳＸ１−２を、生成回路ＲＣＸＧの論理を利用して生成することで、内部電圧制御回路２２の論理規模を小さくできる。この結果、メモリＭＥＭのチップサイズを小さくできる。

図３は、図１に示した内部電圧生成回路２４の詳細を示している。内部電圧生成回路２４は、レギュレータ制御信号ＲＣＸ１−４にそれぞれ対応する４つのレギュレータＲＧＬ１−４、レギュレータＲＧＬ１−４に供給する定電圧ＶＧを生成する電圧生成器ＶＧＥＮ１、および抵抗制御信号ＲＥＳＸ１−２にそれぞれ対応する２つの負荷回路ＬＤ１−２を有している。

各レギュレータＲＧＬ１−４は、外部電源線ＶＤＤと内部電源線ＶＩＩの間に直列に配置されたスイッチＳＷ（ＳＷ１−４）およびｎＭＯＳトランジスタＮＭ（ＮＭ１−４）を有している。トランジスタＮＭ１−４は、ゲートが定電圧線ＶＧに接続され、ソースが内部電源線ＶＩＩに接続され、ドレインがスイッチＳＷ１−４にそれぞれ接続されている。トランジスタＮＭ１−４に付したＷ１、Ｓ２０、Ｗ２００、Ｗ２０００の数値は、トランジスタＮＭ１−４のゲート幅の比率を示している。数値が大きいほど電流の供給能力が高い。トランジスタＮＭ１−４のチャネル長は、互いに等しい。このように、レギュレータＲＧＬ１−４は、内部電源電圧ＶＩＩが供給される内部電源線ＶＩＩへの電流の供給能力がそれぞれ異なる。

スイッチＳＷ１−４は、ｐＭＯＳトランジスタＰＭ１−４で構成されている。トランジスタＰＭ１−４は、ゲートがレギュレータ制御信号線ＲＣＸ１−４にそれぞれ接続され、ソースが外部電源線ＶＤＤに接続され、ドレインがトランジスタＮＭ１−４のドレインにそれぞれ接続されている。電圧生成器ＶＧＥＮ１は、外部電源電圧ＶＤＤを受け、トランジスタＮＭ１−４をオンするための定電圧ＶＧを生成する。

各負荷回路ＬＤ１−２は、内部電源線ＶＩＩと接地線ＶＳＳとの間に直列に配置されたスイッチＳＷ（ＳＷ５−６）および抵抗素子ＲＥＳ（以下、抵抗ＲＥＳ１−２と称する）を有している。例えば、抵抗ＲＥＳ１−２は、拡散層を用いて構成されている。抵抗ＲＥＳ１−２に付したＲ１、Ｒ１００の数値は、抵抗値の比率を示している。スイッチＳＷ５−６は、ｐＭＯＳトランジスタＰＭ５−６で構成されている。トランジスタＰＭ５−６は、ゲートが抵抗制御信号ＲＥＳＸ１−２にそれぞれ接続され、ソースが内部電源線ＶＩＩに接続され、ドレインが負荷回路ＬＤ１−２にそれぞれ接続されている。

図に示した内部電圧生成回路２４では、レギュレータ制御信号ＲＣＸ（ＲＣＸ１−４）の活性化により、スイッチＳＷ（ＳＷ１−４）がオンし、レギュレータＲＧＬ（ＲＧＬ１−４）が動作する。これにより、内部電源線ＶＩＩに電源電流（電荷）が供給され、内部電源電圧ＶＩＩが上昇する。また、抵抗制御信号ＲＥＳＸ（ＲＥＳＸ１−２）の活性化により、スイッチＳＷ（ＳＷ５−６）がオンし、内部電源線ＶＩＩが抵抗ＲＥＳ（ＲＥＳ１−２）を介して接地線ＶＳＳに接続される。これにより、内部電源線ＶＩＩから電源電流（電荷）が接地線ＶＳＳに流れ、内部電源電圧ＶＩＩが下降する。

図４は、図３に示した内部電圧生成回路２４の動作を示している。図中の”ＯＮ”は、レギュレータ制御信号ＲＣＸ１−４または抵抗制御信号ＲＥＳＸ１−２の活性化を示し、”ＯＦＦ”は、レギュレータ制御信号ＲＣＸ１−４または抵抗制御信号ＲＥＳＸ１−２の非活性化を示す。換言すれば、”ＯＮ”、”ＯＦＦ”は、スイッチＳＷ１−６がオンまたはオフし、レギュレータＲＧＬ１−４または負荷回路ＬＤ１−２に電流が流れることを示している。本発明では、以下に説明するように、レギュレータ制御信号ＲＣＸ１−４および抵抗制御信号ＲＥＳＸ１−２は、アクセス要求ＲＥＺ、ＷＲＺ、リフレッシュ要求ＲＥＦＺまたは動作制御信号ＲＥＳＴＺ、ＣＬＺ等に応答して生成される。動作制御信号ＲＥＳＴＺは、上述したように、ワード線活性化信号ＷＬＺおよびセンスアンプ活性化信号ＳＡＺから生成される。

スタンバイモード期間ＳＴＢＹは、高論理レベルの第１チップイネーブル信号／ＣＥ１が供給される期間である。スタンバイ期間ＳＴＢＹでは、内部回路は動作しないため、消費電流は非常に少ない。このとき、駆動能力の最も小さいレギュレータＲＧＬ１のみがオンする。また、内部電源電圧ＶＩＩが期待値より高くなることを防止するため、駆動能力の最も小さい負荷回路ＬＤ２のみがオンする。

リフレッシュ要求ＲＥＦＺに応答するリフレッシュ動作ＲＥＦおよび読み出し要求ＲＥＺに応答する非同期リード動作ＲＥでは、短時間でワード線ＷＬおよびセンスアンプＳＡが活性化され、リストア動作が実行される。リフレッシュ動作ＲＥＦおよび非同期リード動作ＲＥは、消費電流が多いため、全てのレギュレータＲＧＬ１−４がオンし、全ての負荷回路ＬＤ１−２がオフする。なお、リフレッシュ動作ＲＥＦは、ビット線ＢＬ、／ＢＬ上のデータ信号がメモリＭＥＭの外部に出力されないことを除き、非同期リード動作ＲＥと同じである。

書き込み要求ＷＲＺに応答する非同期ライト動作ＷＲ、同期ライト動作ＳＷＲ、および読み出し要求ＲＥＺに応答する同期リード動作ＳＲＥでは、各動作を構成するサブ動作に応じてレギュレータＲＧＬ１−４および負荷回路ＬＤ１−２の動作が切り替えられる。すなわち、レギュレータ制御信号ＲＣＸ１−４および抵抗制御信号ＲＥＳＸ１−２は、動作する回路ブロックの組み合わせに応じて生成される。

具体的には、ロウデコーダＲＤＥＣおよびセンスアンプＳＡが動作を開始し、メモリセルＭＣから読み出されたデータが再書き込みされるリストア動作ＲＥＳＴでは、全てのレギュレータＲＧＬ１−４がオンし、全ての負荷回路ＬＤ１−２がオフする。コラムデコーダＣＤＥＣの動作によりコラムスイッチＣＳＷがオンし、ビット線ＢＬ、／ＢＬがデータバスＤＢに接続されるコラム動作ＣＬでは、レギュレータＲＧＬ１−３がオンし、負荷回路ＬＤ１がオンする。コラム動作ＣＬでは、データ信号ＤＱをデータ端子に入出力するために、データ入出力バッファ３２およびデータ制御回路３４が動作する。このため、コラム動作ＣＬの消費電流は、スタンバイ期間ＳＴＢＹや後述するセンスアンプオン動作ＳＡＯＮの消費電流より多い。

非同期ライト動作ＷＲ中、同期リード動作ＳＲＥ中および同期ライト動作ＳＷＲ中で、リストア動作ＲＥＳＴおよびコラム動作ＣＬのいずれも実行されないセンスアンプオン動作ＳＡＯＮでは、レギュレータＲＧＬ１−２がオンし、負荷回路ＬＤ１がオンする。センスアンプオン動作ＳＡＯＮは、ビット線ＢＬ、／ＢＬ上のデータ信号がセンスアンプＳＡにより増幅された後、増幅された状態を保持しているスタティックな期間である。このため、センスアンプオン動作ＳＡＯＮの消費電流は、コラム動作ＣＬの消費電流より少なく、スタンバイ期間ＳＴＢＹの消費電流より多い。

ディープパワーダウンモードＤＰＤでは、全てのレギュレータＲＧＬ１−４がオフし、全ての負荷回路ＬＤ１−２がオフする。これにより、内部電源電圧ＶＩＩの生成は停止し、メモリＭＥＭの消費電流は、最少になる。パワーオン動作ＰＯＮでは、内部電源電圧ＶＩＩを迅速に上昇させるために、全てのレギュレータＲＧＬ１−４がオンし、全ての負荷回路ＬＤ１−２がオフする。バーンイン動作ＢＩでは、トランジスタ等にストレスを与えるために、全てのレギュレータＲＧＬ１−４がオンし、全ての負荷回路ＬＤ１−２がオフする。

なお、リフレッシュ動作ＲＥＦは、同期リード動作ＳＲＥと同様に、リストア動作ＲＥＳＴおよびセンスアンプオン動作ＳＡＯＮに分けることが可能である。非同期リード動作ＲＥは、同期リード動作ＳＲＥと同様に、リストア動作ＲＥＳＴ、コラム動作ＣＬおよびセンスアンプオン動作ＳＡＯＮに分けることが可能である。しかし、リフレッシュ動作ＲＥＦおよび非同期リード動作ＲＥでは、リストア動作ＲＥＳＴとセンスアンプオン動作ＳＡＯＮ（またはコラム動作ＣＬ）が短時間に連続して実行される。このため、リストア動作ＲＥＳＴのみを実行し、レギュレータＲＧＬ１−４および負荷回路ＬＤ１−２の切り替えを行わない。

一方、非同期ライト動作ＷＲおよび同期ライト動作ＳＷＲでは、リストア動作ＲＥＳＴの後、書き込みデータを受けるまで消費電流は少なく、書き込みデータによりビット線ＢＬ、／ＢＬ上のデータが反転するときの消費電流は多い。このため、ギュレータＲＧＬ１−４および負荷回路ＬＤ１−２は、非同期リード動作ＲＥ中の切り替えに比べて頻繁に切り替えられる。同期リード動作ＳＲＥでは、消費電流の比較的少ないコラム動作ＣＬが複数回発生する。複数のコラム動作ＣＬの消費電流に合わせて内部電源電圧ＶＩＩを最適に設定するために、ギュレータＲＧＬ１−４および負荷回路ＬＤ１−２は、非同期リード動作ＲＥ中の切り替えに比べて頻繁に切り替えられる。

図５は、第１の実施形態のシステムＳＹＳを示している。システムＳＹＳは、例えば、携帯電話等の携帯機器であり、携帯機器の動作を制御するためのシステムインパッケージＳｉＰ（System in Package）が実装されたシステム基板ＳＢＲＤを有している。ＳｉＰは、図１に示したメモリＭＥＭ、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするフラッシュコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（システムコントローラ）等を有している。ＣＰＵ、メモリコントローラＭＣＮＴおよびフラッシュコントローラＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されており、システムクロック信号ＳＣＬＫに同期して動作する。メモリＭＥＭまたはフラッシュメモリＦＬＡＳＨがクロック信号ＣＬＫに同期して動作する場合、システムクロック信号ＳＣＬＫがクロック信号ＣＬＫとしてメモリＭＥＭまたはフラッシュメモリＦＬＡＳＨに供給される。ＳｉＰは、外部バスを介して上位のシステムに接続されてもよい。

例えば、このシステムＳＹＳでは、システムＳＹＳのパワーオン時にフラッシュメモリＦＬＡＳＨに格納されているプログラムおよびデータがメモリＭＥＭに転送される。この後、ＣＰＵは、システムＳＹＳの機能を実現するために、メモリＭＥＭに転送されたプログラムを実行し、メモリＭＥＭに保持されるデータを読み書きする。ＣＰＵは、メモリＭＥＭをアクセスするためのアクセス要求と、書き込みデータ信号ＷＤＴを出力し、メモリＭＥＭから読み出しデータ信号ＲＤＴを受信する。また、ＣＰＵは、フラッシュメモリＦＬＡＳＨをアクセスするためのアクセス要求を出力する。

図６は、第１の実施形態のリフレッシュ動作ＲＥＦを示している。リフレッシュ動作ＲＥＦが実行される前のスタンバイ期間ＳＴＢＹでは、レギュレータ制御信号ＲＣＸ１および抵抗制御信号ＲＥＳＸ１が活性化される（図６（ａ））。また、スタンバイ期間ＳＴＢＹ中、ビット線対ＢＬ、／ＢＬは、プリチャージ電圧ＶＰＲに設定される。スタンバイ期間ＳＴＢＹは、第１チップイネーブル信号／ＣＥ１が非活性化されている期間である。スタンバイ期間ＳＴＢＹでは、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥのレベルは、高論理レベルＨまたは低論理レベルＬのいずれでもよい。

内部電圧制御回路２２は、リフレッシュ信号ＲＥＦＺの活性化に同期して、レギュレータ制御信号ＲＣＸ１−４を活性化し、抵抗制御信号ＲＥＳＸ１−２を非活性化する（図６（ｂ））。リフレッシュ動作ＲＥＦは、メモリＭＥＭの内部で発生するリフレッシュ要求信号ＲＲＥＱＺに応答して実行されるため、アクティブ信号ＡＣＴＺは活性化されない（図６（ｃ））。ワード線ＷＬの１つは、ワード活性化信号ＷＬＺに同期して活性化される（図６（ｄ））。ワード線ＷＬの活性化によりメモリセルＭＣからビット線ＢＬまたは／ＢＬにデータが読み出される（図６（ｅ））。次に、センスアンプＳＡが、センスアンプ活性化信号ＳＡＺに同期して増幅動作を開始し、ビット線対ＢＬ、／ＢＬの電圧差を増幅する（図６（ｆ））。そして、ビット線ＢＬ、／ＢＬ上で増幅された読み出しデータ信号は、メモリセルＭＣに書き戻される。すなわち、リストア動作が実行され、リフレッシュ動作ＲＥＦが完了する。

図７は、第１の実施形態の非同期リード動作ＲＥを示している。非同期リード動作ＲＥでは、まず、図５に示したメモリコントローラＭＣＮＴは、第１チップイネーブル信号／ＣＥ１を活性化する（図７（ａ））。メモリＭＥＭは、第１チップイネーブル信号／ＣＥ１の活性化により、アクティブスタンバイ状態になる。次に、メモリコントローラＭＣＮＴは、アウトプットイネーブル信号／ＯＥを活性化する（図７（ｂ））。ページ信号ＰＧＺが非活性化されているため、メモリＭＥＭは、アウトプットイネーブル信号／ＯＥの活性化に同期して非同期リード動作ＲＥを開始する（図７（ｃ））。非同期リード動作ＲＥ中、レギュレータ制御信号ＲＣＸ１−４が活性化され、抵抗制御信号ＲＥＳＸ１−２が非活性化される（図７（ｄ））。

非同期リード動作ＲＥでは、アウトプットイネーブル信号／ＯＥの活性化期間に応答して読み出しコマンド信号ＲＥＺが活性化される（図７（ｅ））。まず、図６に示したリフレッシュ動作ＲＥＦと同様に、リストア動作ＲＥＳＴが実行される。リストア動作ＲＥＳＴの実行中、リストア信号ＲＥＳＴＺが活性化される（図７（ｆ））。次に、コラム活性化信号ＣＬＺが活性化され、コラムスイッチＣＳＷがオンし、コラム動作ＣＬが実行される（図７（ｇ））。コラム動作ＣＬでは、センスアンプＳＡにより増幅されたビット線対ＢＬ、／ＢＬ上の読み出しデータ信号が、データ端子ＤＱに出力される。ワード活性化信号ＷＬＺ、センスアンプ活性化信号ＳＡＺおよびビット線対ＢＬ、／ＢＬの波形は、リフレッシュ動作ＲＥＦと同じである。

図８は、第１の実施形態の非同期ライト動作ＷＲを示している。非同期ライト動作ＷＲでは、非同期リード動作ＲＥと同様に、まず、第１チップイネーブル信号／ＣＥ１が活性化され、メモリＭＥＭは、アクティブスタンバイ状態になる（図８（ａ））。次に、メモリコントローラＭＣＮＴは、ライトイネーブル信号／ＷＥを活性化する（図８（ｂ））。ページ信号ＰＧＺが非活性化されているため、メモリＭＥＭは、ライトイネーブル信号／ＷＥの活性化に同期して非同期ライト動作ＷＲを開始する（図８（ｃ））。

非同期ライト動作ＷＲでは、ライトイネーブル信号／ＷＥの活性化期間に応答して書き込みコマンド信号ＷＲＺが活性化される（図８（ｄ））。まず、図６に示したリフレッシュ動作ＲＥＦと同様に、リストア動作ＲＥＳＴが実行される。リストア動作ＲＥＳＴの実行中、リストア信号ＲＥＳＴＺが活性化される（図８（ｅ））。リストア動作ＲＥＳＴでのワード活性化信号ＷＬＺ、センスアンプ活性化信号ＳＡＺおよびビット線対ＢＬ、／ＢＬの波形は、リフレッシュ動作ＲＥＦと同じである。リストア動作ＲＥＳＴ中、レギュレータＲＧＬ１−４がオンし、抵抗制御信号ＲＥＳＸ１−２がオフする（図８（ｆ））。

次に、コラム活性化信号ＣＬＺが活性化され、コラムスイッチＣＳＷがオンし、コラム動作ＣＬが実行される（図８（ｇ））。コラム動作ＣＬでは、データ端子ＤＱで受けた書き込みデータ信号がメモリコア３６に供給される。書き込みデータ信号の論理が、ビット線対ＢＬ、／ＢＬ上で増幅された読み出しデータ信号の論理と逆の場合、ビット線対ＢＬ、／ＢＬの論理が反転する（図８（ｈ））。コラム動作ＣＬ中、レギュレータＲＧＬ１−３がオンし、抵抗制御信号ＲＥＳＸ１がオンする（図８（ｉ））。非同期ライト動作ＷＲにおいて、リストア動作ＲＥＳＴおよびコラム動作ＣＬを除く期間は、センスアンプオン動作ＳＡＯＮの期間である。センスアンプオン動作ＳＡＯＮ中、レギュレータＲＧＬ１−２がオンし、抵抗制御信号ＲＥＳＸ１がオンする（図８（ｊ、ｋ））。

図９は、第１の実施形態の同期リード動作ＳＲＥを示している。メモリＭＥＭは、モードレジスタ２０のページ動作ビットがセットされているときに、ページ信号ＰＧＺを活性化する（図９（ａ））。同期リード動作ＳＲＥでは、非同期リード動作ＲＥと同様に、まず、第１チップイネーブル信号／ＣＥ１が活性化され、メモリＭＥＭは、アクティブスタンバイ状態になる（図９（ｂ））。次に、メモリコントローラＭＣＮＴは、アウトプットイネーブル信号／ＯＥを活性化する（図９（ｃ））。ページ信号ＰＧＺが活性化されているため、メモリＭＥＭは、アウトプットイネーブル信号／ＯＥの活性化に同期して同期リード動作ＳＲＥを開始する（図９（ｄ））。

同期リード動作ＳＲＥでは、アウトプットイネーブル信号／ＯＥの活性化期間に応答して読み出しコマンド信号ＲＥＺが活性化される（図９（ｅ））。まず、図６に示したリフレッシュ動作ＲＥＦと同様に、リストア動作ＲＥＳＴが実行される。リストア動作ＲＥＳＴ中の波形は、非同期ライト動作ＷＲと同じである。すなわち、レギュレータＲＧＬ１−４がオンし、抵抗制御信号ＲＥＳＸ１−２がオフする（図９（ｆ））。

次に、コラム活性化信号ＣＬＺがモードレジスタ２０に設定されたバースト長（この例では”４”）と同じ回数だけ活性化される（図９（ｇ））。コラム活性化信号ＣＬＺの活性化中の動作（コラム動作ＣＬ）は、図７に示した非同期リード動作ＲＥと同じである。同期リード動作ＳＲＥにおいて、リストア動作ＲＥＳＴおよびコラム動作ＣＬを除く期間は、センスアンプオン動作ＳＡＯＮの期間である。コラム動作ＣＬおよびセンスアンプオン動作ＳＡＯＮにおけるレギュレータ制御信号ＲＣＸ１−４および抵抗制御信号ＲＥＳＸ１−２の波形は、非同期ライト動作ＷＲ（図８）と同じである。

図１０は、第１の実施形態の同期ライト動作ＳＷＲを示している。同期ライト動作ＳＷＲでは、非同期ライトＷＲと同様に、まず、第１チップイネーブル信号／ＣＥ１が活性化され、メモリＭＥＭは、アクティブスタンバイ状態になる（図１０（ａ））。次に、メモリコントローラＭＣＮＴは、ライトイネーブル信号／ＷＥを活性化する（図１０（ｂ））。ページ信号ＰＧＺが活性化されているため、メモリＭＥＭは、ライトイネーブル信号／ＷＥの活性化に同期して同期ライト動作ＳＷＲを開始する（図１０（ｃ））。同期ライト動作ＳＷＲは、コラム活性化信号ＣＬＺが複数回活性化され、複数のコラム動作ＣＬが実行されることを除き、非同期ライト動作ＷＲと同じである。すなわち、リストア信号ＲＥＳＴＺが活性化されるリストア動作ＲＥＳＴ中、レギュレータＲＧＬ１−４がオンし、抵抗制御信号ＲＥＳＸ１−２がオフする（図１０（ｄ））。コラム動作ＣＬ中、レギュレータＲＧＬ１−３がオンし、抵抗制御信号ＲＥＳＸ１がオンする（図１０（ｅ））。センスアンプオン動作ＳＡＯＮ中、レギュレータＲＧＬ１−２がオンし、抵抗制御信号ＲＥＳＸ１がオンする（図１０（ｆ））。

図１１は、第１の実施形態のディープパワーダウンモードＤＰＤでの動作を示している。メモリＭＥＭは、第２チップイネーブル信号ＣＥ２が低論理レベルの間、ディープパワーダウンモードＤＰＤに移行する（図１１（ａ））。ディープパワーダウンモードＤＰＤ中、ディープパワーダウン信号ＤＰＤＺは活性化される（図１１（ｂ））。また、ディープパワーダウンモードＤＰＤ中、レギュレータ制御信号ＲＣＸ１−４および抵抗制御信号ＲＥＳＸ１−２は、非活性化される（図１１（ｃ））。なお、ディープパワーダウンモードＤＰＤ中、第１チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥのレベルは、高論理レベルＨまたは低論理レベルＬのいずれでもよい。

図１２は、第１の実施形態のパワーオン時の動作を示している。まず、システムＳＹＳのパワーオンに伴い、メモリＭＥＭに供給される外部電源電圧ＶＤＤは徐々に上昇する（図１２（ａ））。スタータ信号ＳＴＴＺの電圧は、外部電源電圧ＶＤＤに追従して上昇する（図１２（ｂ））。すなわち、スタータ信号ＳＴＴＺが活性化される。電源電圧ＶＤＤが所定の電圧（例えば、３Ｖ）まで上昇すると、内部電圧生成回路２４が動作し、内部電源電圧ＶＩＩ（例えば、１．６Ｖ）が生成される（図１２（ｃ））。スタータ信号ＳＴＴＺは、内部電源電圧ＶＩＩの生成に応答して非活性化される（図１２（ｄ））。スタータ信号ＳＴＴＺの非活性化により、メモリＭＥＭの動作モードは、パワーオンモードＰＯＮからスタンバイモードＳＴＢＹに移行する。メモリＭＥＭの内部回路のうち、リセットが必要な回路は、スタータ信号ＳＴＴＺの活性化中にリセットされる。

パワーオン期間ＰＯＮにおいて、スタータ信号ＳＴＴＺが高レベルの期間に、レギュレータ制御信号ＲＣＸ１−４は活性化され、抵抗制御信号ＲＥＳＸ１−２は非活性化される（図１２（ｅ））。これにより、パワーオンＰＯＮ時に内部電源電圧ＶＩＩを迅速に上昇できる。

図１３は、第１の実施形態のバーンイン試験時の動作を示している。バーンイン信号ＢＩＺは、モードレジスタ２０のバーンインビットがセットされているときに、活性化される（図１３（ａ））。バーンインモードＢＩ中、レギュレータ制御信号ＲＣＸ１−４は活性化され、抵抗制御信号ＲＥＳＸ１−２は非活性化される（図１３（ｂ））。これにより、内部電源電圧ＶＩＩは、所定以上の電圧に設定される。

この例では、バーンインモードＢＩ中、ワード活性化信号ＷＬＺが活性化され、全てのワード線ＷＬが昇圧電圧に設定される（図１３（ｃ））。また、センスアンプ活性化信号ＳＡＺが活性化され、全てのビット線対ＢＬ、／ＢＬが高レベルまたは低レベルに設定される（図１３（ｄ））。ビット線ＢＬ、／ＢＬのレベルは、バーンインモードＢＩにエントリする前にメモリセルＭＣに書き込まれるデータ信号の論理に応じて設定される。そして、バーンイン試験が実施される。なお、バーンインモードＢＩ中、第１チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥのレベルは、高論理レベルＨまたは低論理レベルＬのいずれでもよい。

図１４は、第１の実施形態の内部電圧生成回路２４の動作を示している。この実施形態では、メモリＭＥＭの内部回路の電流消費状態に応じて、内部電源線ＶＩＩに電流を供給するレギュレータＲＧＬ１−４の数が変化する。特に、非同期ライト動作ＷＲ、同期リード動作ＳＲＥおよび同期ライト動作ＳＷＲでは、各動作を構成するサブ動作に応じてレギュレータＲＧＬ１−４および負荷回路ＬＤ１−２が切り替わる。これにより、内部電源電圧ＶＩＩを期待値ＶＩＩｔｙｐ（例えば、１．６Ｖ）付近に維持できる。

さらに、レギュレータＲＧＬ１−４とともに、内部電源線ＶＩＩを接地線ＶＳＳに接続する負荷回路ＬＤ１−２の数を、メモリＭＥＭの内部回路の電流消費状態に応じて変化する。これにより、例えば、消費電流が比較的少ない動作状態において、内部電源電圧ＶＩＩが上限値ＶＩＩｍａｘを超えることを確実に防止できる。具体的には、センスアンプオン動作ＳＡＯＮあるいはコラム動作ＣＬでは、書き込みデータ信号、読み出しデータ信号の論理に応じて、センスアンプＳＡ等で消費される電流は異なる。メモリＭＥＭの設計時に、各動作ＳＡＯＮ、ＣＬで動作するレギュレータＲＧＬの数は、最大の消費電流に応じて決められる。このため、データ信号の論理パターンが、消費電流の少ないパターンである場合、負荷回路ＬＤ１−２なしでは、内部電源電圧ＶＩＩが上限値ＶＩＩｍａｘを超えるおそれがある。換言すれば、動作するレギュレータＲＧＬ１−４の数と、動作する負荷回路ＬＤ１−２の数を、互いに連動させることで、内部電源電圧ＶＩＩを期待値ＶＩＩｔｙｐ（例えば、１．６Ｖ）付近に維持できる。なお、消費電流の少ないパターンとは、例えば、書き込み動作ＷＲ、ＳＷＲにおいて、リストア動作ＲＥＳＴによりメモリセルＭＣから読み出されたデータ信号の論理と、書き込みデータ信号の論理が同じ場合である。

本発明前は、例えば、スタンバイ期間とアクティブ期間で、内部電源電圧ＶＩＩを生成するレギュレータの駆動能力を切り替えている。この場合、例えば、書き込み動作において、リストア動作ＲＥＳＴの完了から書き込みデータがビット線ＢＬ、／ＢＬに供給されるまでの期間、メモリコア３６の消費電流は一時的に下がる。このとき、図中の矢印Ａで示すように、内部電源電圧ＶＩＩが、許容される上限値ＶＩＩｍａｘを超えるおそれがあった。上限値ＶＩＩｍａｘを超えた場合、トランジスタのゲート等に高電圧が与えられ、トランジスタの信頼性が低下する。

以上、第１の実施形態では、動作するレギュレータＲＧＬの数は、例えば、動作する回路ブロックの数に応じて切り替え、あるいは、消費電力が大きい回路ブロックの動作に応じて切り替える。内部回路の実際の動作に合わせて、動作するレギュレータＲＧＬを切り替えることにより、内部電源電圧ＶＩＩの変動を最小限にできる。特に、動作制御信号ＷＬＺ、ＳＡＺ、ＣＬＺ等に応じてレギュレータ制御信号を生成することで、読み出し動作中や書き込み動作中に、回路ブロックの実際の動作に合わせて、動作するレギュレータＲＧＬの数を変更できる。この結果、メモリＭＥＭの動作マージンを向上でき、メモリＭＥＭの歩留を向上できる。

動作するレギュレータＲＧＬの数の切り替えとともに、動作する負荷回路ＬＤの数を切り替えることにより、内部電源電圧ＶＩＩが許容値以上に上昇することを防止できる。すなわち、内部回路の実際の動作に合わせてレギュレータ制御信号ＲＣＸおよび負荷制御信号ＲＥＳＸを生成し、レギュレータＲＧＬおよび負荷回路ＬＤの動作を制御することにより、内部電源電圧ＶＩＩの変動を最小限にできる。

図１５は、本発明の第２の実施形態における内部電圧生成回路２４Ａを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。内部電圧生成回路２４Ａを除く構成および動作は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、クロック同期式のＦＣＲＡＭ（Fast Cycle RAM）である。メモリＭＥＭが搭載されるシステムＳＹＳは、図５と同じである。

内部電圧生成回路２４Ａは、図３に示した内部電圧生成回路２４の抵抗ＲＥＳ２の代わりに、高抵抗として動作するｎＭＯＳトランジスタＮＭ５を有している。また、内部電圧生成回路２４Ａは、電圧生成器ＶＧＥＮ２を有している。電圧生成器ＶＧＥＮ２は、外部電源電圧ＶＤＤを受け、トランジスタＮＭ５をオンするための定電圧ＶＣＭＮを生成する。すなわち、この実施形態では、負荷回路ＬＤ２は、トランジスタＮＭ５により構成されている。負荷回路ＬＤ１−２の抵抗比（１：１００）は、第１の実施形態と同じである。

すなわち、この実施形態では、抵抗値の低い負荷回路ＬＤ１は、内部電源線ＶＩＩと接地線ＶＳＳとの間に直列に配置されたスイッチＳＷ５および抵抗素子ＲＥＳ１を有する。抵抗値の高い負荷回路ＬＤ２は、内部電源線ＶＩＩと接地線ＶＳＳとの間に直列に配置されたスイッチＳＷ６およびトランジスタＮＭ５を有する。

この実施形態では、抵抗値の低い負荷回路ＬＤ１は、オーミック特性により電流量が変化する抵抗素子ＲＥＳ１により構成される。このため、内部回路での消費電流が減少するときに、内部電源電圧ＶＩＩの上昇に伴い負荷回路ＬＤ１を流れる電流が増える。一方、内部回路での消費電流が増加し、内部電源電圧ＶＩＩが低い場合には、負荷回路ＬＤ１を流れる電流は少なくなる。このため、無駄な電流を消費することを防止できる。一方、抵抗値の高い負荷回路ＬＤ２を抵抗素子で構成する場合、抵抗値の精度を確保するために、レイアウトサイズが大きくなる。負荷回路ＬＤ２をトランジスタＮＭ５で構成することにより、レイアウトサイズを小さくできる。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、負荷回路ＬＤ２の高抵抗素子をトランジスタＮＭ５により形成することで、負荷回路ＬＤ２のレイアウトサイズを小さくできる。この結果、半導体メモリＭＥＭのチップサイズを小さくできる。

図１６は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の動作制御回路１８、内部電圧制御回路２２および内部電圧生成回路２４の代わりに、動作制御回路１８Ｂ、内部電圧制御回路２２Ｂおよび内部電圧生成回路２４Ｂを有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、クロック同期式のＦＣＲＡＭ（Fast Cycle RAM）である。メモリＭＥＭが搭載されるシステムＳＹＳは、図５と同じである。

動作制御回路１８Ｂは、読み出しコマンド信号ＲＥＺ、書き込みコマンド信号ＷＲＺおよびリフレッシュ要求ＲＲＥＱＺに応答してメモリコア３６に読み出し動作、書き込み動作およびリフレッシュ動作を実行させるために、ワード活性化信号ＷＬＺ、センスアンプ活性化信号ＳＡＺ、プリチャージ制御信号ＢＲＳＺ、コラム活性化信号ＣＬＺおよびリフレッシュ信号ＲＥＦＺを出力する。動作制御回路１８Ｂは、アクティブ信号ＡＣＴＺおよびリストア信号ＲＥＳＴＺを出力しない点を除き、第１の実施形態の動作制御回路１８と同じである。

内部電圧制御回路２２Ｂは、内部電源電圧ＶＩＩの値に応じて、レギュレータ制御信号ＲＣＸ１−４を出力する。内部電圧制御回路２２Ｂは、抵抗制御信号ＲＥＳＸ１−２を出力しない。内部電圧制御回路２２Ｂの詳細は、図１７に示す。内部電圧生成回路２４Ｂは、レギュレータ制御信号ＲＣＸ１−４に応じて内部電源電圧ＶＩＩを生成する。内部電圧生成回路２４Ｂの詳細は、図２１に示す。

図１７は、図１６に示した内部電圧制御回路２２Ｂの詳細を示している。内部電圧制御回路２２Ｂは、第１および第２参照電圧生成回路ＲＶＧＥＮ１−２、モニタ回路ＭＯＮ、第１および第２コンパレータＣＯＭＰ１−２、論理回路ＬＯＧＩＣおよび電圧切替回路ＶＳＷを有している。

参照電圧生成回路ＲＶＧＥＮ１は、外部電源電圧ＶＤＤ（例えば、３．０Ｖ）に応じて、第１参照電圧ＲＶ１（例えば、１．０Ｖ）を生成する。参照電圧生成回路ＲＶＧＥＮ２は、外部電源電圧ＶＤＤに応じて、第２参照電圧ＲＶ２（例えば、０．９Ｖ）を生成する。参照電圧ＲＶ１−２は、電源電圧ＶＤＤに依存しない一定の電圧である。

モニタ回路ＭＯＮは、内部電源線ＶＩＩと接地線ＶＳＳの間に直列に配置された抵抗ＲＥＳ３−４を有している。モニタ回路ＭＯＮは、抵抗ＲＥＳ３−４の接続ノードから内部電源電圧ＶＩＩに追従するモニタ電圧ＶＭを出力する。モニタ電圧ＶＭは、内部電源電圧ＶＩＩが１．６Ｖ（期待値）のときに、０．９５Ｖである。なお、モニタ回路ＭＯＮは、負荷回路としても動作する。このため、図２１に示す内部電圧生成回路２４Ｂに負荷回路は不要である。なお、モニタ回路ＭＯＮの負荷回路として機能が不十分な場合、第１の実施形態と同様の負荷回路ＬＤ１−２を追加してもよい。

モニタ電圧ＶＭは、抵抗ＲＥＳ３−４の抵抗値に応じて容易に調整可能である。このため、例えば、参照電圧生成回路ＲＶＧＥＮ１−２が既に設計されている場合、モニタ電圧ＶＭは、参照電圧生成回路ＲＶＧＥＮ１−２の仕様に合わせて容易に設定できる。あるいは、コンパレータＣＯＭＰ１−２が既に設計されている場合、モニタ電圧ＶＭは、コンパレータＣＯＭＰ１−２の仕様に合わせて容易に設定できる。この結果、内部電圧制御回路２２Ｂの設計期間を短縮できる。

コンパレータＣＯＭＰ１は、モニタ電圧ＶＭが参照電圧ＲＶ１より高いときに高レベルを出力し、モニタ電圧ＶＭが参照電圧ＲＶ１以下のときに低レベルを出力する。コンパレータＣＯＭＰ２は、モニタ電圧ＶＭが参照電圧ＲＶ２以下のときに高レベルを出力し、モニタ電圧ＶＭが参照電圧ＲＶ２より高いときに低レベルを出力する。論理回路ＬＯＧＩＣは、コンパレータＣＯＭＰ１の出力レベルに対応する論理を出力信号ＯＵＴＡ（第１検出信号）として出力し、コンパレータＣＯＭＰ２の出力レベルに対応する論理を出力信号ＯＵＴＢ（第２検出信号）として出力する。すなわち、論理回路ＬＯＧＩＣは、モニタ電圧ＶＭが参照電圧ＲＶ１より高いときに、出力信号ＯＵＴＡを高論理レベルに設定し、モニタ電圧ＶＭが参照電圧ＲＶ２以下のときに、出力信号ＯＵＴＢを高論理レベルに設定する。また、論理回路ＬＯＧＩＣは、出力信号ＯＵＴＡ、ＯＵＴＢのＯＲ論理を出力信号ＯＵＴＣとして出力する。なお、実際には、図２４および図２５に示すように、動作するレギュレータＲＧＬ１−４の切り替えは、内部電源電圧ＶＩＩが第１電圧ＲＶ１ｘＣを超えたとき、または内部電源電圧ＶＩＩが第２電圧ＲＶ２ｘＣ以下になったときに行われる。すなわち、出力信号ＯＵＴＡ（第１検出信号）は、内部電源電圧ＶＩＩが第１電圧ＲＶ１ｘＣを超えたときに活性化される。出力信号ＯＵＴＢ（第２検出信号）は、内部電源電圧ＶＩＩが第２電圧ＲＶ２ｘＣ以下のときに活性化される。

電圧切替回路ＶＳＷは、出力信号ＯＵＴＡ、ＯＵＴＢ、ＯＵＴＣに応じて、レギュレータ制御信号ＲＣＸ１−４をそれぞれ生成するラッチ回路ＬＴ１−４を有している。ラッチ回路ＬＴ１−２の詳細は、図１８に示し、ラッチ回路ＬＴ３−４の詳細は、図１９に示す。

図１８は、図１７に示したラッチ回路ＬＴ１−２の詳細を示している。ラッチ回路ＬＴ１は、３つのラッチ部ＬＵ１−３を有している。ラッチ部ＬＵ１は、出力信号ＯＵＴＣの低論理レベル期間に低論理レベル（ＶＳＳ）を受け、出力信号ＯＵＴＣの立ち上がりエッジに同期して、低論理レベル（ＶＳＳ）をラッチする。出力信号ＯＵＴＣは、上述したように、モニタ電圧ＶＭが参照電圧ＲＶ１より高いとき、またはモニタ電圧ＶＭが参照電圧ＲＶ２以下のときに、高論理レベルに変化する。

ラッチ部ＬＵ２は、出力信号ＯＵＴＣの低論理レベル期間にレギュレータ制御信号ＲＣＸ２の論理レベルを受け、出力信号ＯＵＴＣの立ち上がりエッジに同期して、レギュレータ制御信号ＲＣＸ２の論理レベルをラッチする。ラッチＬＴ１において、出力信号ＯＵＴＣは、バッファＮを介してラッチ部ＬＵ１、ＬＵ２に供給される。出力信号ＯＵＴＢ、ＯＵＴＡは、バッファＰを介してラッチ部ＬＵ３に供給される。バッファＮ、Ｐの詳細は、図２０に示す。

レギュレータ制御信号ＲＣＸ２により動作するレギュレータＲＧＬ２は、レギュレータ制御信号ＲＣＸ１により動作するレギュレータＲＧＬ１より駆動能力が１段階大きい。以後、ラッチＬＴ１−４の動作において、例えば、レギュレータ制御信号ＲＣＸ１に対するレギュレータ制御信号ＲＣＸ２を、駆動能力が１段階大きいレギュレータ制御信号ＲＣＸ２とも称する。同様に、例えば、レギュレータ制御信号ＲＣＸ２に対するレギュレータ制御信号ＲＣＸ１を、駆動能力が１段階小さいレギュレータ制御信号ＲＣＸ１とも称する。

ラッチ部ＬＵ３は、出力信号ＯＵＴＢの高論理レベル期間にラッチ部ＬＵ１にラッチされた論理レベルを受け、出力信号ＯＵＴＢの立ち下がりエッジに同期して、ラッチ部ＬＵ１で受けた論理レベルをラッチする。すなわち、ラッチ部ＬＵ３は、モニタ電圧ＶＭが参照電圧ＲＶ２以下のときに、駆動能力が１段階小さいレギュレータ制御信号の論理レベル（この場合は、接地レベル）を受け、モニタ電圧ＶＭが参照電圧ＲＶ２より高くなったときにこの論理レベルをラッチし、レギュレータ制御信号ＲＣＸ１として出力する。

また、ラッチ部ＬＵ３は、出力信号ＯＵＴＡの高論理レベル期間にラッチ部ＬＵ２にラッチされた論理レベルを受け、出力信号ＯＵＴＡの立ち下がりエッジに同期して、ラッチ部ＬＵ２で受けた論理レベルをラッチする。すなわち、ラッチ部ＬＵ３は、モニタ電圧ＶＭが参照電圧ＲＶ１より高いときに、駆動能力が１段階大きいレギュレータ制御信号ＲＣＸ２の論理レベルを受け、モニタ電圧ＶＭが参照電圧ＲＶ１以下になったときにこの論理レベルをラッチし、レギュレータ制御信号ＲＣＸ１として出力する。

ラッチＬＴ２は、入力信号が異なることを除きラッチＬＴ１と同じ回路である。ラッチＬＴ２のラッチ部ＬＵ１は、出力信号ＯＵＴＣの低論理レベル期間に駆動能力が１段階小さいレギュレータ制御信号ＲＣＸ１の論理レベルを受け、出力信号ＯＵＴＣの立ち上がりエッジに同期して、レギュレータ制御信号ＲＣＸ１の論理レベルをラッチする。ラッチＬＴ２のラッチ部ＬＵ２は、出力信号ＯＵＴＣの低論理レベル期間に駆動能力が１段階大きいレギュレータ制御信号ＲＣＸ３の論理レベルを受け、出力信号ＯＵＴＣの立ち上がりエッジに同期して、レギュレータ制御信号ＲＣＸ３の論理レベルをラッチする。ラッチＬＴ２のラッチ部ＬＵ３は、モニタ電圧ＶＭが参照電圧ＲＶ２以下のときに、駆動能力が１段階小さいレギュレータ制御信号ＲＣＸ１の論理レベルを受け、モニタ電圧ＶＭが参照電圧ＲＶ２より高くなったときにこの論理レベルをラッチし、レギュレータ制御信号ＲＣＸ１として出力する。また、ラッチ部ＬＵ３は、モニタ電圧ＶＭが参照電圧ＲＶ１より高いときに、駆動能力が１段階大きいレギュレータ制御信号ＲＣＸ３の論理レベルを受け、モニタ電圧ＶＭが参照電圧ＲＶ１以下になったときにこの論理レベルをラッチし、レギュレータ制御信号ＲＣＸ１として出力する。

図１９は、図１７に示したラッチ回路ＬＴ３−４の詳細を示している。ラッチＬＴ３−４は、入力信号が異なることを除きラッチＬＴ１と同じ回路である。ラッチＬＴ３では、モニタ電圧ＶＭが参照電圧ＲＶ２以下のときに、またはモニタ電圧ＶＭが参照電圧ＲＶ１より高いとき、レギュレータ制御信号ＲＣＸ２、４の論理レベルがラッチ部ＬＵ１−２にそれぞれ伝達される。そして、モニタ電圧ＶＭが参照電圧ＲＶ２より高くなったときに、駆動能力が１段階小さいレギュレータ制御信号ＲＣＸ２の論理レベルがレギュレータ制御信号ＲＣＸ３として出力される。モニタ電圧ＶＭが参照電圧ＲＶ１以下になったときに、駆動能力が１段階大きいレギュレータ制御信号ＲＣＸ４の論理レベルがレギュレータ制御信号ＲＣＸ３として出力される。

ラッチＬＴ４では、モニタ電圧ＶＭが参照電圧ＲＶ２以下のときに、またはモニタ電圧ＶＭが参照電圧ＲＶ１より高いとき、レギュレータ制御信号ＲＣＸ３または高論理レベル（ＶＩＩ）がラッチ部ＬＵ１−２にそれぞれ伝達される。そして、モニタ電圧ＶＭが参照電圧ＲＶ２より高くなったときに、駆動能力が１段階小さいレギュレータ制御信号ＲＣＸ３の論理レベルがレギュレータ制御信号ＲＣＸ４として出力される。モニタ電圧ＶＭが参照電圧ＲＶ１以下になったときに、高論理レベルのレギュレータ制御信号ＲＣＸ４が出力される。

なお、ラッチ回路ＬＴの数は、コンパレータＣＯＭＰ１−２や論理回路ＬＯＧＩＣを変更することなく、容易に増やすことができる。したがって、レギュレータＲＧＬの総数も容易に増やすことができる。レギュレータＲＧＬの総数を増やすことにより、内部電源電圧ＶＩＩの制御を、より細かく実施できる。

図２０は、図１８および図１９に示したバッファＮ、Ｐの詳細を示している。各バッファＮ、Ｐは、２つのＣＭＯＳインバータを直列に接続して構成されている。但し、バッファＮでは、初段のインバータのｐＭＯＳトランジスタのソースは、抵抗を介して電源線ＶＩＩに接続され、後段のインバータのｎＭＯＳトランジスタのソースは、抵抗を介して接地線ＶＳＳに接続されている。これにより、バッファＮは、入力信号ＩＮの立ち下がりエッジを遅延させる遅延回路として動作する。

一方、バッファＰでは、初段のインバータのｎＭＯＳトランジスタのソースは、抵抗を介して接地線ＶＳＳに接続され、後段のインバータのｐＭＯＳトランジスタのソースは、抵抗を介して電源線ＶＩＩに接続されている。これにより、バッファＰは、入力信号ＩＮの立ち上がりエッジを遅延させる遅延回路として動作する。

上述したラッチ回路ＬＴ１−４では、波形に太線で示したように、バッファＮの出力を受けるスイッチ（ＣＭＯＳトランスミッションゲート）は、出力信号ＮＯＵＴの低論理レベル中に入力信号ＲＣＸを受ける。バッファＰの出力を受けるスイッチ（ＣＭＯＳトランスミッションゲート）は、出力信号ＰＯＵＴの高論理レベル中に入力信号（ラッチ部ＬＵ１−２の出力）を受ける。スイッチのオン期間が互いに重複しないため、ラッチ回路ＬＴ１−４の入力信号（ＲＣＸ２等）が、出力信号（ＲＣＸ１等）として直接出力されることが防止される。すなわち、信号のレーシングが防止され、ラッチ回路ＬＴ１−４の誤動作が防止される。なお、波形中の矢印は、ラッチタイミングを示している。

図２１は、図１６に示した内部電圧生成回路２４Ｂの詳細を示している。上述した図３と同じ要素については、詳細な説明を省略する。内部電圧生成回路２４Ｂは、第１の実施形態の内部電圧生成回路２４からスイッチＳＷ５−６および負荷回路ＬＤ１−２を削除し、レギュレータＲＧＬ０を追加して構成されている。

レギュレータＲＧＬ０は、ｎＭＯＳトランジスタＮＭ０で構成されている。トランジスタＮＭ０は、ゲートが定電圧線ＶＧに接続され、ソースが内部電源線ＶＩＩに接続され、ドレインが外部電源線ＶＤＤに接続されている。トランジスタＮＭ０のゲート幅の比率は、トランジスタＮＭ１の０．１倍である。レギュレータＲＧＬ０は、スイッチがないため、常時動作して、内部電源線ＶＩＩに電流を供給する。このため、例えば、パワーオン期間において、電圧切替回路ＶＳＷが動作する前に、内部電源電圧ＶＩＩを生成できる。内部電源電圧ＶＩＩの生成により、モニタ電圧ＶＭが生成されるため、パワーオン時に、コンパレータＣＯＭＰ１−２および電圧切替回路ＶＳＷの動作状態は、迅速に安定する。
トランジスタＮＭ０−４のチャネル長は、互いに等しい。すなわち、レギュレータＲＧＬ０−４は、内部電源電圧ＶＩＩが供給される内部電源線ＶＩＩへの電流の供給能力がそれぞれ異なる。

図２２は、第３の実施形態の内部電圧制御回路２２Ｂの動作の一例を示している。この例では、モニタ電圧ＶＭが参照電圧ＲＶ２（０．９Ｖ）付近で変化する。初期状態において、レギュレータＲＧＬ０−１がオンしている（図２２（ａ））。このため、レギュレータ制御信号ＲＣＸ１−４の論理レベルは、それぞれＬ、Ｈ、Ｈ、Ｈである。ラッチ回路ＬＴ１−３のノードｎａ（ｎａ１−３）は、駆動能力が１段階高いレギュレータ制御信号ＲＣＸ２−４の論理レベルを示している。ラッチ回路ＬＴ２−４のノードｎｂ（ｎｂ２−４）は、駆動能力が１段階低いレギュレータ制御信号ＲＣＸ１−３の論理レベルを示している。

メモリコア３６等の内部回路の消費電流が増え、内部電源線ＶＩＩが下がり、モニタ電圧ＶＭが参照電圧ＲＶ２以下になると、出力信号ＯＵＴＢ、ＯＵＴＣが高論理レベルに変化する（図２２（ｂ））。レギュレータ制御信号ＲＣＸ２は、出力信号ＯＵＴＢの立ち上がりエッジに同期して活性化される（図２２（ｃ））。これにより、レギュレータＲＧＬ０−２がオンする（図２２（ｄ））。内部電圧生成回路２４Ｂによる内部電源線ＶＩＩへの電流供給能力は上がり、モニタ電圧ＶＭ（内部電源電圧ＶＩＩ）は下降から上昇に転ずる（図２２（ｅ））。

モニタ電圧ＶＭが参照電圧ＲＶ２より高くなると、出力信号ＯＵＴＢ、ＯＵＴＣが低論理レベルに変化する（図２２（ｆ））。レギュレータ制御信号ＲＣＸ２の論理レベルは、出力信号ＯＵＴＣの立ち下がりエッジに同期してノードｎａ１、ｎｂ３に伝達される（図２２（ｇ、ｈ））。

メモリコア３６等の内部回路の消費電流がさらに増え、モニタ電圧ＶＭが再び参照電圧ＲＶ２以下になると、出力信号ＯＵＴＢ、ＯＵＴＣが高論理レベルに変化する（図２２（ｉ））。レギュレータ制御信号ＲＣＸ３は、出力信号ＯＵＴＢの立ち上がりエッジに同期して活性化される（図２２（ｊ））。これにより、レギュレータＲＧＬ０−３がオンする（図２２（ｋ））。内部電圧生成回路２４Ｂによる内部電源線ＶＩＩへの電流供給能力は上がり、モニタ電圧ＶＭ（内部電源電圧ＶＩＩ）は下降から上昇に転ずる（図２２（ｌ））。

モニタ電圧ＶＭが参照電圧ＲＶ２より高くなると、出力信号ＯＵＴＢ、ＯＵＴＣが低論理レベルに変化する（図２２（ｍ））。レギュレータ制御信号ＲＣＸ３の論理レベルは、出力信号ＯＵＴＣの立ち下がりエッジに同期してノードｎａ２、ｎｂ４に伝達される（図２２（ｎ、ｏ））。

このように、モニタ電圧ＶＭが参照電圧ＲＶ２以下に変化し、出力信号ＯＵＴＢが活性化される毎に、動作するレギュレータＲＧＬの数は、１つずつ増加する。より詳細には、出力信号ＯＵＴＢが活性化される毎に、非活性化しているレギュレータ制御信号（例えば、ＲＣＸ２−４またはＲＣＸ３−４）のうち、供給能力の最も低いレギュレータ（例えば、ＲＧＬ２またはＲＧＬ３）に対応するレギュレータ制御信号（例えば、ＲＣＸ２またはＲＣＸ３）が、順次に活性化される。換言すれば、動作するレギュレータＲＧＬの数は、内部電源電圧ＶＩＩの値でなく、内部回路の消費電流の増減により切り替えられる。

図２３は、第３の実施形態の内部電圧制御回路２２Ｂの動作の別の例を示している。図２２と同じ動作については、詳細な説明を省略する。この例では、モニタ電圧ＶＭが参照電圧ＲＶ１（１．０Ｖ）付近で変化する。初期状態において、レギュレータＲＧＬ０−４がオンしている（図２３（ａ））。このため、レギュレータ制御信号ＲＣＸ１−４の論理レベルは、全てＬである。

メモリコア３６等の内部回路の消費電流が減り、内部電源線ＶＩＩが上がり、モニタ電圧ＶＭが参照電圧ＲＶ１より高くなると、出力信号ＯＵＴＡ、ＯＵＴＣが高論理レベルに変化する（図２３（ｂ））。レギュレータ制御信号ＲＣＸ４は、出力信号ＯＵＴＡの立ち上がりエッジに同期して非活性化される（図２３（ｃ））。これにより、レギュレータＲＧＬ４がオフする（図２３（ｄ））。内部電圧生成回路２４Ｂによる内部電源線ＶＩＩへの電流供給能力は下がり、モニタ電圧ＶＭ（内部電源電圧ＶＩＩ）は上昇から下降に転ずる（図２３（ｅ））。

モニタ電圧ＶＭが参照電圧ＲＶ１以下になると、出力信号ＯＵＴＡ、ＯＵＴＣが低論理レベルに変化する（図２３（ｆ））。レギュレータ制御信号ＲＣＸ４の論理レベルは、出力信号ＯＵＴＣの立ち下がりエッジに同期してノードｎａ３に伝達される（図２３（ｇ））。

メモリコア３６等の内部回路の消費電流がさらに減り、モニタ電圧ＶＭが再び参照電圧ＲＶ１より高くなると、出力信号ＯＵＴＡ、ＯＵＴＣが高論理レベルに変化する（図２３（ｈ））。レギュレータ制御信号ＲＣＸ３は、出力信号ＯＵＴＡの立ち上がりエッジに同期して非活性化される（図２３（ｉ））。これにより、レギュレータＲＧＬ３がオフする（図２３（ｊ））。内部電圧生成回路２４Ｂによる内部電源線ＶＩＩへの電流供給能力は下がり、モニタ電圧ＶＭ（内部電源電圧ＶＩＩ）は上昇から下降に転ずる（図２３（ｋ））。

モニタ電圧ＶＭが参照電圧ＲＶ１以下になると、出力信号ＯＵＴＡ、ＯＵＴＣが低論理レベルに変化する（図２３（ｌ））。レギュレータ制御信号ＲＣＸ３の論理レベルは、出力信号ＯＵＴＣの立ち下がりエッジに同期してノードｎａ２、ｎｂ４に伝達される（図２３（ｍ、ｎ））。

このように、モニタ電圧ＶＭが参照電圧ＲＶ１より高く変化し、出力信号ＯＵＴＡが活性化される毎に、動作するレギュレータＲＧＬの数は、１つずつ減少する。より詳細には、出力信号ＯＵＴＡが活性化される毎に、活性化しているレギュレータ制御信号（例えば、ＲＣＸ１−４またはＲＣＸ１−３）のうち、電流の供給能力の最も高いレギュレータ（例えば、ＲＧＬ４またはＲＧＬ３）に対応するレギュレータ制御信号（例えば、ＲＣＸ４またはＲＣＸ３）が、順次に非活性化される。換言すれば、動作するレギュレータＲＧＬの数は、内部電源電圧ＶＩＩの値でなく、内部回路の消費電流の増減により切り替えられる。

なお、図２２および図２３では、説明を分かりやすくするため、モニタ電圧ＶＭは、参照電圧ＲＶ１−２の一方のみを横切る例について説明した。しかし、実際には、モニタ電圧ＶＭは、参照電圧ＲＶ１−２の両方を横切る場合もある。この場合、図２２および図２３を組み合わせた動作になる。

図２４および図２５は、第３の実施形態の内部電圧生成回路２４Ｂの動作の一例を示している。この実施形態では、第１の実施形態と同様に、メモリＭＥＭの内部回路の電流消費状態に応じて、内部電源線ＶＩＩに電流を供給するレギュレータＲＧＬ０−４の数が変化する。特に、内部電源電圧ＶＩＩに追従して変化するモニタ電圧ＶＭを参照することで、実際の消費電流の変化に応じてオンするレギュレータＲＧＬ０−４の数を変更できる。この結果、内部電源電圧ＶＩＩを期待値ＶＩＩｔｙｐ（例えば、１．６Ｖ）付近に維持できる。また、レギュレータＲＧＬ０−４を連続的に切り替えることにより、メモリＭＥＭで必要な消費電流の範囲内において、内部電源電圧ＶＩＩを上限値と下限値の間に維持できる。

図中のＲＶ１ｘＣ（第１電圧）およびＲＶ２ｘＣ（第２電圧）は、参照電圧ＲＶ１（１．０Ｖ）、ＲＶ２（０．９Ｖ）に定数Ｃを乗じた値を示している。例えば、定数Ｃは、内部電源電圧ＶＩＩの期待値（１．６Ｖ）をモニタ電圧ＶＭの期待値（０．９５Ｖ）で除した１．６８である。このとき、第１電圧ＲＶ１ｘＣは、１．６８Ｖであり、第２電圧ＲＶ２ｘＣは、１．５２Ｖである。すなわち、この実施形態では、内部電源電圧ＶＩＩを、ほぼ１．５２Ｖから１．６８Ｖの間に維持できる。

以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、内部電圧制御回路２２Ｂは、内部電源電圧ＶＩＩに追従するモニタ電圧ＶＭが参照電圧ＲＶ２以下になる毎に、動作するレギュレータＲＧＬの数が１つずつ増やし、モニタ電圧ＶＭが参照電圧ＲＶ１を超える毎に、動作するレギュレータＲＧＬの数が１つずつ減らす。より詳細には、内部電圧制御回路２２Ｂは、モニタ電圧ＶＭが参照電圧ＲＶ２以下になる毎に、動作しているレギュレータＲＧＬのうち、供給能力の最も低いレギュレータＲＧＬの動作を順次に開始する。また、内部電圧制御回路２２Ｂは、モニタ電圧ＶＭが参照電圧ＲＶ１を超える毎に、動作しているレギュレータＲＧＬのうち、供給能力の最も高いレギュレータＲＧＬの動作を順次に停止する。これにより、内部電源線ＶＩＩに電流を供給するレギュレータＲＧＬの数を、内部電源電圧ＶＩＩの値でなく、実際の内部回路の消費電流の変化に合わせて変えることができる。この結果、内部電源電圧ＶＩＩの変動を最小限にでき、メモリＭＥＭの動作マージンを向上できる。

なお、上述した実施形態では、本発明をＦＣＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、内部電源電圧を生成する内部電圧生成回路を有するＤＲＡＭ、ＳＲＡＭまたは強誘電体メモリ等の他の半導体メモリ、あるいはロジックＬＳＩに適用してもよい。この際、第１の実施形態をＤＲＡＭに適用する場合、ＤＲＡＭの外部端子(コマンド端子）に供給される外部リフレッシュ要求信号に応答してリフレッシュ動作が実行される。この場合、レギュレータＲＧＬの動作は、図６のリフレッシュ動作ＲＥＦと同じである。

上述した第３の実施形態では、内部電源電圧ＶＩＩの変化に応じて、オンするレギュレータＲＧＬ１−４の数を調整する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、消費電流が増加する動作が予め分かっているとき、その動作を示す制御信号を用いて所定のレギュレータＲＧＬ１−４を強制的にオンしてもよい。ここで、消費電流が増加する動作は、例えば、第１の実施形態のリストア動作ＲＥＳＴやコラム動作ＣＬ等である。具体的には、例えば、図２に示したレギュレータ制御信号ＲＣＸ１−４と、図１７に示したレギュレータ制御信号ＲＣＸ１−４のＯＲ論理（負論理）を図２１の内部電圧生成回路２４Ｂの入力端子に供給すればよい。これにより、内部電源電圧ＶＩＩの変化を予測してレギュレータＲＧＬ１−４のオン／オフを制御できる。したがって、モニタ電圧ＶＭが参照電圧ＲＶ１より高くなる頻度、およびモニタ電圧ＶＭが参照電圧ＲＶ２以下になる頻度を少なくできる。すなわち、内部電源電圧ＶＩＩの変動を小さくでき、メモリＭＥＭの動作マージンを向上できる。

さらに、レギュレータＲＧＬのオン／オフを直接制御するための制御信号（テスト信号）を受ける専用の外部端子（試験端子）をメモリＭＥＭに設けてもよい。このテスト信号は、レギュレータ制御信号ＲＣＸ１−４によるレギュレータＲＧＬの制御より優先される。テスト信号は、例えば、メモリＭＥＭのバーンイン試験中に、全てのレギュレータＲＧＬをオンするために使用される。試験端子は、第１および第２の実施形態のメモリＭＥＭに設けてもよい。

上述した第３の実施形態では、モニタ電圧ＶＭが参照電圧ＲＶ２以下になる毎に、あるいはモニタ電圧ＶＭが参照電圧ＲＶ１を超える毎に、動作するレギュレータＲＧＬの数を１つずつ増減する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、動作するレギュレータＲＧＬの数の変更は、２以上を単位としてもよい。

上述した第３の実施形態では、ラッチ回路ＬＴ１−４で構成された電圧切替回路ＶＳＷを用いて、レギュレータ制御信号ＲＣＸ１−４を生成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、電圧切替回路ＶＳＷの代わりにシフトレジスタを配置してもよい。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
内部電源電圧を受けて動作する複数の回路ブロックを有する内部回路と、
動作する回路ブロックの組み合わせに応じて、複数のレギュレータ制御信号を生成する内部電圧制御回路と、
前記レギュレータ制御信号の活性化に応答してそれぞれ動作し、外部電源電圧を用いて内部電源電圧を生成する複数のレギュレータを有する内部電圧生成回路とを備えていることを特徴とする半導体集積回路。
（付記２）
付記１記載の半導体集積回路において、
前記内部電圧生成回路は、複数の負荷制御信号の活性化にそれぞれ応答して、内部電源電圧が供給される内部電源線を接地線に接続する複数の負荷回路を備え、
前記内部電圧制御回路は、動作する回路ブロックの組み合わせに応じて、前記レギュレータ制御信号および前記負荷制御信号を生成することを特徴とする半導体集積回路。
（付記３）
付記２記載の半導体集積回路において、
前記内部電圧制御回路は、前記レギュレータ制御信号を用いて前記負荷制御信号を生成することを特徴とする半導体集積回路。
（付記４）
付記２記載の半導体集積回路において、
前記各負荷回路は、前記内部電源線と接地線との間に直列に配置されたスイッチおよび抵抗素子を備え、
前記スイッチは、前記負荷制御信号の活性化に応答してオンすることを特徴とする半導体集積回路。
（付記５）
付記２記載の半導体集積回路において、
前記負荷回路のうち、抵抗値の低い負荷回路は、前記内部電源線と接地線との間に直列に配置されたスイッチおよび抵抗素子を備え、
前記負荷回路のうち、抵抗値の高い負荷回路は、前記内部電源線と接地線との間に直列に配置されたスイッチおよびトランジスタを備え、
前記スイッチは、前記負荷制御信号の活性化に応答してオンし、
前記トランジスタのゲートは、このトランジスタをオンするための電圧を受けることを特徴とする半導体集積回路。
（付記６）
付記１記載の半導体集積回路において、
複数のメモリセルと、前記メモリセルに接続された複数のワード線および複数のビット線とを有するメモリセルアレイと、
前記メモリセルをアクセスするためのアクセス要求を受けるコマンドデコーダとを備え、
前記内部電圧制御回路は、前記アクセス要求に応じて前記レギュレータ制御信号を生成することを特徴とする半導体集積回路。
（付記７）
付記６記載の半導体集積回路において、
前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に生成するリフレッシュ制御回路を備え、
前記内部電圧制御回路は、前記リフレッシュ要求に応答して前記レギュレータ制御信号を生成することを特徴とする半導体集積回路。
（付記８）
付記６記載の半導体集積回路において、
前記アクセス要求に応じて、前記回路ブロックの動作をそれぞれ制御する複数種の動作制御信号を生成する動作制御回路を備え、
前記内部電圧制御回路は、前記動作制御信号の少なくとも１つに応答して前記レギュレータ制御信号を生成することを特徴とする半導体集積回路。
（付記９）
付記８記載の半導体集積回路において、
前記内部回路は、前記回路ブロックとして、前記ワード線のいずれかを選択し、選択したワード線に高レベル電圧を供給するロウデコーダと、前記ビット線に接続され、前記ビット線上のデータ信号を増幅するセンスアンプと、前記ビット線のいずれかをデータバスに接続するコラムスイッチとを有し、
前記動作制御回路は、前記ロウデコーダを動作するためのワード線活性化信号、前記センスアンプを動作するためのセンスアンプ活性化信号および前記コラムスイッチを動作するためのコラム活性化信号を生成し、
前記内部電圧制御回路は、ワード線活性化信号、センスアンプ活性化信号およびコラム活性化信号の少なくとも１つに応答して前記レギュレータ制御信号を生成することを特徴とする半導体集積回路。
（付記１０）
前記内部電源電圧を受けて動作する内部回路と、
前記内部電源電圧の値に応じて、複数のレギュレータ制御信号を生成する内部電圧制御回路と、
前記レギュレータ制御信号の活性化に応答してそれぞれ動作し、外部電源電圧を用いて内部電源電圧を生成する複数のレギュレータを有する内部電圧生成回路とを備え、
前記内部電圧制御回路は、
前記内部電源電圧が第１電圧を超えたときに第１検出信号を出力する第１コンパレータと、
前記内部電源電圧が前記第１電圧より低い第２電圧以下のときに第２検出信号を出力する第２コンパレータと、
前記第１検出信号の出力毎に、動作するレギュレータの数を減らすためにレギュレータ制御信号のいずれかを非活性化し、前記第２検出信号の出力毎に、動作するレギュレータの数を増やすためにレギュレータ制御信号のいずれかを活性化する電圧切替回路とを備えていることを特徴する半導体集積回路。
（付記１１）
付記１０記載の半導体集積回路において、
前記レギュレータは、前記内部電源電圧が供給される内部電源線への電流の供給能力がそれぞれ異なり、
前記電圧切替回路は、前記第１検出信号の出力毎に、活性化しているレギュレータ制御信号のうち、供給能力の最も高いレギュレータに対応するレギュレータ制御信号を順次に非活性化し、前記第２検出信号の出力毎に、非活性化しているレギュレータ制御信号のうち、供給能力の最も低いレギュレータに対応するレギュレータ制御信号を順次に活性化することを特徴とする半導体集積回路。
（付記１２）
付記１０記載の半導体集積回路において、
前記内部電圧生成回路は、常時動作し、前記外部電源電圧を用いて前記内部電源電圧を生成するレギュレータを備えていることを特徴とする半導体集積回路。
（付記１３）
付記１０記載の半導体集積回路において、
前記内部電源電圧が供給される内部電源線と接地線との間に直列に配置された２つの抵抗を有し、抵抗の接続ノードから前記内部電源電圧に追従するモニタ電圧を出力するモニタ回路と、
前記第１電圧に対応する第１参照電圧を生成する第１参照電圧生成回路と、
前記第２電圧に対応する第２参照電圧を生成する第２参照電圧生成回路とを備え、
前記第１コンパレータは、前記モニタ電圧および前記第１参照電圧を前記内部電源電圧および前記第１電圧として受け、前記第１検出信号を出力し、
前記第２コンパレータは、前記モニタ電圧および前記第２参照電圧を前記内部電源電圧および前記第２電圧として受け、前記第２検出信号を出力することを特徴とする半導体集積回路。
（付記１４）
付記１０記載の半導体集積回路において、
複数のメモリセルと、前記メモリセルに接続された複数のワード線および複数のビット線とを有するメモリセルアレイを備え、
前記内部電源電圧は、前記メモリセルアレイに供給されることを特徴とする半導体集積回路。
（付記１５）
半導体メモリと、半導体メモリへのアクセス要求を出力するコントローラとを備えたシステムであって、
前記半導体メモリは、
内部電源電圧を受けて動作する複数の回路ブロックを有する内部回路と、
動作する回路ブロックの組み合わせに応じて、複数のレギュレータ制御信号を生成する内部電圧制御回路と、
前記レギュレータ制御信号の活性化に応答してそれぞれ動作し、外部電源電圧を用いて内部電源電圧を生成する複数のレギュレータを有する内部電圧生成回路と、
複数のメモリセルと、前記メモリセルに接続された複数のワード線および複数のビット線とを有するメモリセルアレイと、
前記コントローラからの前記アクセス要求を受けるコマンドデコーダとを備え、
前記内部電圧制御回路は、前記アクセス要求に応じて前記レギュレータ制御信号を生成することを特徴とすることを特徴とするシステム。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、外部電源電圧を用いて内部電源電圧を生成する内部電圧生成回路を有する半導体集積回路に適用可能である。

本発明の第１の実施形態を示すブロック図である。 図１に示した内部電圧制御回路の詳細を示す回路図である。 図１に示した内部電圧生成回路の詳細を示す回路図である。 図３に示した内部電圧生成回路の動作を示す説明図である。 第１の実施形態のシステムを示すブロック図である。 第１の実施形態のリフレッシュ動作を示すタイミング図である。 第１の実施形態の非同期リード動作を示すタイミング図である。 第１の実施形態の非同期ライト動作を示すタイミング図である。 第１の実施形態の同期リード動作を示すタイミング図である。 第１の実施形態の同期ライト動作を示すタイミング図である。 第１の実施形態のディープパワーダウンモードでの動作を示すタイミング図である。 第１の実施形態のパワーオン時の動作を示すタイミング図である。 第１の実施形態のバーンイン試験時の動作を示すタイミング図である。 第１の実施形態の内部電圧生成回路の動作を示す説明図である。 本発明の第２の実施形態における内部電圧生成回路を示す回路図である。 本発明の第３の実施形態を示すブロック図である。 図１６に示した内部電圧制御回路の詳細を示すブロック図である。 図１７に示したラッチ回路ＬＴ１−２の詳細を示す回路図である。 図１７に示したラッチ回路ＬＴ３−４の詳細を示す回路図である。 図１８および図１９に示したバッファの詳細を示す回路図である。 図１６に示した内部電圧生成回路の詳細を示す回路図である。 第３の実施形態の内部電圧制御回路の動作の一例を示すタイミング図である。 第３の実施形態の内部電圧制御回路の動作の別の例を示すタイミング図である。 第３の実施形態の内部電圧生成回路の動作の一例を示す説明図である。 第３の実施形態の内部電圧生成回路の動作の一例を示す説明図である。

符号の説明

１０‥クロックバッファ；１２‥コマンドデコーダ；１４‥リフレッシュ制御回路；１６‥スタータ回路；１８、１８Ｂ‥動作制御回路；２０‥モードレジスタ；２２、２２Ｂ‥内部電圧制御回路；２４、２４Ａ、２４Ｂ‥内部電圧生成回路；２６‥リフレッシュアドレスカウンタ；２８‥アドレスバッファ；３０‥アドレスセレクタ；３２‥データ入出力バッファ；３２‥データ制御回路；３６‥メモリコア；ＭＥＭ‥メモリ；ＲＣＸ１−４‥レギュレータ制御信号；ＲＥＳＸ１−２‥抵抗制御信号；ＶＤＤ‥外部電源電圧；ＶＩＩ‥内部電源電圧

Claims (10)

1. 内部電源電圧を受けて動作する複数の回路ブロックを有する内部回路と、
   動作する回路ブロックの組み合わせに応じて、複数のレギュレータ制御信号を生成する内部電圧制御回路と、
   前記レギュレータ制御信号の活性化に応答してそれぞれ動作し、外部電源電圧を用いて内部電源電圧を生成する複数のレギュレータを有する内部電圧生成回路とを備えていることを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記内部電圧生成回路は、複数の負荷制御信号の活性化にそれぞれ応答して、内部電源電圧が供給される内部電源線を接地線に接続する複数の負荷回路を備え、
   前記内部電圧制御回路は、動作する回路ブロックの組み合わせに応じて、前記レギュレータ制御信号および前記負荷制御信号を生成することを特徴とする半導体集積回路。
3. 請求項２記載の半導体集積回路において、
   前記内部電圧制御回路は、前記レギュレータ制御信号を用いて前記負荷制御信号を生成することを特徴とする半導体集積回路。
4. 請求項１記載の半導体集積回路において、
   複数のメモリセルと、前記メモリセルに接続された複数のワード線および複数のビット線とを有するメモリセルアレイと、
   前記メモリセルをアクセスするためのアクセス要求を受けるコマンドデコーダとを備え、
   前記内部電圧制御回路は、前記アクセス要求に応じて前記レギュレータ制御信号を生成することを特徴とする半導体集積回路。
5. 請求項４記載の半導体集積回路において、
   前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に生成するリフレッシュ制御回路を備え、
   前記内部電圧制御回路は、前記リフレッシュ要求に応答して前記レギュレータ制御信号を生成することを特徴とする半導体集積回路。
6. 請求項４記載の半導体集積回路において、
   前記アクセス要求に応じて、前記回路ブロックの動作をそれぞれ制御する複数種の動作制御信号を生成する動作制御回路を備え、
   前記内部電圧制御回路は、前記動作制御信号の少なくとも１つに応答して前記レギュレータ制御信号を生成することを特徴とする半導体集積回路。
7. 請求項６記載の半導体集積回路において、
   前記内部回路は、前記回路ブロックとして、前記ワード線のいずれかを選択し、選択したワード線に高レベル電圧を供給するロウデコーダと、前記ビット線に接続され、前記ビット線上のデータ信号を増幅するセンスアンプと、前記ビット線のいずれかをデータバスに接続するコラムスイッチとを有し、
   前記動作制御回路は、前記ロウデコーダを動作するためのワード線活性化信号、前記センスアンプを動作するためのセンスアンプ活性化信号および前記コラムスイッチを動作するためのコラム活性化信号を生成し、
   前記内部電圧制御回路は、ワード線活性化信号、センスアンプ活性化信号およびコラム活性化信号の少なくとも１つに応答して前記レギュレータ制御信号を生成することを特徴とする半導体集積回路。
8. 前記内部電源電圧を受けて動作する内部回路と、
   前記内部電源電圧の値に応じて、複数のレギュレータ制御信号を生成する内部電圧制御回路と、
   前記レギュレータ制御信号の活性化に応答してそれぞれ動作し、外部電源電圧を用いて内部電源電圧を生成する複数のレギュレータを有する内部電圧生成回路とを備え、
   前記内部電圧制御回路は、
   前記内部電源電圧が第１電圧を超えたときに第１検出信号を出力する第１コンパレータと、
   前記内部電源電圧が前記第１電圧より低い第２電圧以下のときに第２検出信号を出力する第２コンパレータと、
   前記第１検出信号の出力毎に、動作するレギュレータの数を減らすためにレギュレータ制御信号のいずれかを非活性化し、前記第２検出信号の出力毎に、動作するレギュレータの数を増やすためにレギュレータ制御信号のいずれかを活性化する電圧切替回路とを備えていることを特徴する半導体集積回路。
9. 請求項８記載の半導体集積回路において、
   前記レギュレータは、前記内部電源電圧が供給される内部電源線への電流の供給能力がそれぞれ異なり、
   前記電圧切替回路は、前記第１検出信号の出力毎に、活性化しているレギュレータ制御信号のうち、供給能力の最も高いレギュレータに対応するレギュレータ制御信号を順次に非活性化し、前記第２検出信号の出力毎に、非活性化しているレギュレータ制御信号のうち、供給能力の最も低いレギュレータに対応するレギュレータ制御信号を順次に活性化することを特徴とする半導体集積回路。
10. 半導体メモリと、半導体メモリへのアクセス要求を出力するコントローラとを備えたシステムであって、
    前記半導体メモリは、
    内部電源電圧を受けて動作する複数の回路ブロックを有する内部回路と、
    動作する回路ブロックの組み合わせに応じて、複数のレギュレータ制御信号を生成する内部電圧制御回路と、
    前記レギュレータ制御信号の活性化に応答してそれぞれ動作し、外部電源電圧を用いて内部電源電圧を生成する複数のレギュレータを有する内部電圧生成回路と、
    複数のメモリセルと、前記メモリセルに接続された複数のワード線および複数のビット線とを有するメモリセルアレイと、
    前記コントローラからの前記アクセス要求を受けるコマンドデコーダとを備え、
    前記内部電圧制御回路は、前記アクセス要求に応じて前記レギュレータ制御信号を生成することを特徴とすることを特徴とするシステム。

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