KR100945802B1 - 클럭을 생성하는 반도체 집적 회로 - Google Patents

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Abstract

라이트용 클럭 및 리드용 클럭을 생성하는 반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 대기 모드 또는 리프레쉬 모드에 응답하여 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호의 비활성화 상태를 유지하다가 리드 또는 라이트 모드에 응답하여 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호를 활성화시키는 라이트-리드 클럭 제어 신호 생성부 및 클럭 신호, 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호에 응답하여 라이트용 클럭 신호 및 리드용 클럭 신호를 제공하는 클럭 버퍼부를 포함한다.
Figure R1020080059843
라이트, 리드, 클럭, 전류

Description

클럭을 생성하는 반도체 집적 회로{Semiconductor Integrated Circuit for Generating a Clock}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 클럭을 생성하는 반도체 집적 회로에 관한 것이다.
최근 고속 동작의SDRAM(Synchronous Dynamic Random Access Memory)은 라이트용 클럭과 리드용 클럭을 서로 분리하여 이용하는 추세이다.
라이트용 클럭과 리드용 클럭을 구분하는 것은, 리드 동작 또는 라이트 동작에 응답하여 전용 클럭을 선택적으로 활성화시켜 전류를 저감시키기 위해서이다.
도 1은 종래 기술에 따른 클럭 생성부의 블록도이다.
도 1을 참조하면, 종래 기술에 따른 클럭 생성부는 라이트용 클럭 버퍼(10) 및 리드용 클럭 버퍼(20)를 포함한다.
라이트용 클럭 버퍼(10)는 외부 클럭(CLK)을 수신하여 라이트용 클럭(WT_CLK)을 생성한다. 리드용 클럭 버퍼(20)는 외부 클럭(CLK)을 수신하여 리드용 클럭(RD_CLK)을 생성한다. 종래 기술에 따르면, 외부 클럭(CLK)에 응답하여 라이트용 클럭(WT_CLK) 및 리드용 클럭(RD_CLK)이 활성화되도록 할 수 있다. 하지만, 라이트용 클럭(WT_CLK) 및 리드용 클럭(RD_CLK)의 리셋 모드는 각각 다르게 제어됨을 알 수 있다.
도 1에서 도시된 바와 같이, 라이트용 클럭(WT_CLK)은 특정한 테스트 목적을 위해, 리프레쉬 신호(REF)에만 응답하여 리셋된다. 리드용 클럭(RD_CLK)은 리프레쉬 신호(REF)뿐 아니라 대기 모드(IDLE mode)에 응답하여 리셋된다. 여기서 대기 모드는 프리차지 모드, 파워 다운 모드(power down mode)를 포함한, 즉 반도체 집적 회로가 동작하지 않는 모드를 의미한다.
다시 말하면, 대기 모드에서 라이트 회로부(미도시)를 구동시키는 테스트 모드가 있다면 이를 위해 대기 모드에서도 라이트용 클럭 신호는 구동되어야 할 것이다. 그리하여, 라이트용 클럭(WT_CLK)은 대기 모드에서도 계속 클럭킹됨으로써, 반도체 집적 회로의 스탠바이 전류(standby current)를 증가시킨다.
본 발명의 기술적 과제는 전류 소모를 저감시키는 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 대기 모드 또는 리프레쉬 모드에 응답하여 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호의 비활성화 상태를 유지하다가 리드 또는 라이트 모드에 응답하여 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호를 활성화시키는 라이트-리드 클럭 제어 신호 생성부 및 클럭 신호, 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호에 응답하여 라이트용 클럭 신호 및 리드용 클럭 신호를 제공하는 클럭 버퍼부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 컬럼 어드레스 신호가 입력되는 모드에 응답하여 활성화된 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호를 제공하는 라이트-리드 클럭 제어 신호 생성부, 각각의 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호가 활성화되는 동안, 클럭 신호의 주기와 동일한 라이트용 클럭 신호 및 리드용 클럭 신호를 제공하는 클럭 버퍼부 및 상기 라이트용 클럭 신호 및 리드용 클럭 신호에 응답하여 라이트 레이턴시 신호 및 리드 레이턴시 신호를 제공하는 레이턴시 제어부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로는, 대기 모드 및 리프레쉬 모드 이후의 액티브 모드에서는 비활성화된 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호를 제공하는 라이트-리드 클럭 제어 신호 생성부, 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호에 응답하여 클럭 신호의 경로를 분리하여 라이트용 클럭 신호 및 리드용 클럭 신호를 제공하는 클럭 버퍼부 및 상기 라이트용 클럭 신호 및 리드용 클럭 신호에 응답하여 라이트 레이턴시 신호 및 리드 레이턴시 신호를 제공하는 레이턴시 제어부를 포함한다.
본 발명의 일 실시예에 따르면 특정한 테스트 목적을 위해 대기 모드에서부터 라이트용 클럭을 구동시킬 필요없이, 필요한 테스트 모드에서만 활성화되도록 제어할 수 있다. 즉, 대기 모드에서는 리드용 및 라이트용 클럭을 비활성화시키므로 스탠바이 전류를 감소시킬 수 있다. 더 나아가, 플립 플롭 타입의 래치부를 이용하므로, 액티브 모드에서도 경우에 따라 리드용 및 라이트용 클럭을 비활성화시킬 수 있으므로 전류를 줄일 수 있다. 즉, 대기 모드 또는 리프레쉬 모드가 활성화되면 이후의 액티브 모드에서는 리드용 및 라이트용 클럭이 비활성화된다. 따라서, 전류 소모가 개선된 반도체 집적 회로를 구현할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로의 개념적인 블록도이다.
반도체 집적 회로는 라이트-리드 클럭 제어 신호 생성부(100) 및 클럭 버퍼부(200)를 포함한다.
본 발명의 일 실시예에 따른 라이트-리드 클럭 제어 신호 생성부(100)는 명령어 조합에 따라, 리드 모드 또는 라이트 모드에 응답하여 활성화된 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)을 제공한다.
즉, 라이트-리드 클럭 제어 신호 생성부(100)는 컬럼 어드레스 신호가 입력되는 모드에서 활성화된 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)를 제공한다. 한편, 라이트-리드 클럭 제어 신호 생성부(100)는 리드 또는 라이트 동작이 불가능한 대기 모드, 즉 프리차지 모드, 파워다운 모드 또는 리프레쉬 모드에 응답하여 비활성화된 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)을 제공한다.
한편, 라이트-리드 클럭 제어 신호 생성부(100)가 테스트 모드 신호(POCD)를 수신하는 것을 더 포함한다. 즉, 본 발명의 일 실시예에서는 특정한 테스트 모드 신호(POCD)에 응답하여 라이트용 클럭 제어 신호(WT_CLK_CTRL)를 생성할 수 있다. 이에 대해서는 후술하기로 한다.
클럭 버퍼부(200)는 클럭 신호(CLK), 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)에 응답하여 라이트용 클럭 신호(WT_CLK) 및 리드용 클럭 신호(RD_CLK)를 제공한다.
클럭 버퍼부(200)는 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)가 활성화되는 동안, 클럭 신호(CLK)의 주기와 동일한 라이트용 클럭 신호(WT_CLK) 및 리드용 클럭 신호(RD_CLK)를 제공한다.
따라서, 본 발명의 일 실시예에 따르면, 대기 모드에서는 라이트용 클럭 신호(WT_CLK) 및 리드용 클럭 신호(RD_CLK)를 비활성화시킴으로써, 스탠바이 전류를 낮출 수 있다.
도 3은 도 2에 따른 라이트-리드 클럭 제어 신호 생성부(100)의 상세한 회로도이다.
도 3을 참조하면, 라이트-리드 클럭 제어 신호 생성부(100)는 셋업부(110), 리셋부(120), 래치부(145)를 포함한다.
셋업부(110)는 리드 모드 또는 라이트 모드에 응답하여 활성화된 제 1 및 제 2 명령어 제어 신호(CMD1, CMD2)를 제공한다.
보다 구체적으로 설명하면, 셋업부(110)는 라스 신호(RAS), 카스 신호(CAS), 라이트 신호(WE)를 조합하여, 그 조합이 액티브 모드, 리드 모드, 라이트 모드가 되면 활성화된 제 1 및 제 2 명령어 제어 신호(CMD1, CMD2)를 제공한다. 여기서, 라스 신호(RAS), 카스 신호(CAS), 라이트 신호(WE)는 외부 핀(/RAS, /CAS, /WE)에 인가된 신호의 반전된 레벨을 갖는 신호로서 예시한다.
셋업부(110)는 제 1 및 제 2 인버터(INV1, INV2), 제 1 및 제 2 낸드 게이트(ND1, ND2)를 포함한다. 제 1 인버터(INV1)는 라스 신호(RAS)를 반전시킨다. 그리하여, 제 1 낸드 게이트(ND1)는 라스 신호(RAS)의 반전된 신호, 카스 신호(CAS), 라이트 신호(WE)를 조합하여 제 1 명령어 제어 신호(CMD1)를 제공한다. 제 2 인버터(INV2)는 라이트 신호(WE)를 반전시킨다. 그리하여, 제 2 낸드 게이트(ND2)는 라스 신호(RAS)의 반전된 신호, 카스 신호(CAS) 및 라이트 신호(WE)의 반전된 신호를 조합하여 제 2 명령어 제어 신호(CMD2)를 제공한다.
리셋부(120)는 대기 모드 및 리프레쉬 모드 모드에 응답하여 활성화된 리셋 신호(RST)를 제공함으로써 래치부(145)의 출력 신호를 리셋시킨다.
리셋부(120)는 노어 게이트(NOR)를 포함한다. 그리하여, 대기 모드 신호(IDLE) 또는 리프레쉬 신호(REF) 중 어느 하나라도 활성화된 하이 레벨의 신호를 수신하면, 활성화된 리셋 신호(RST)를 제공한다. 도시하지 않았으나, 대기 모드 신호(IDLE)는 프리차지 또는 파워 다운 모드 신호를 조합한 신호로서 예시한다. 그리하여, 대기 모드 신호(IDLE)는 프리차지 또는 파워 다운 모드에 응답하여 활성화되는 신호로서 예시하기로 한다.
래치부(145)는 제 1 및 제 2 래치 유닛(130, 140)을 포함한다.
래치부(145)는 활성화된 제 1 및 제 2 명령어 제어 신호(CMD1, CMD2)를 수신하면 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)의 활성화 상태를 유지시키다가, 활성화된 리셋 신호(RST)를 수신하면 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)를 비활성화시킨다.
제 1 래치 유닛(130)은 제 1 명령어 제어 신호(CMD1) 및 리셋 신호(RST)에 응답하여 라이트용 클럭 제어 신호(WT_CLK_CTRL)를 제공한다. 제 1 래치 유닛(130) 은 플립 플롭 타입으로 연결된 제 3 및 제 4 낸드 게이트(ND3, ND4)를 포함한다. 그리하여, 제 1 래치 유닛(130)은 비활성화된 리셋 신호(RST)를 수신하는 동안, 제 1 명령 제어 신호(CMD1)에 응답하여 라이트용 클럭 제어 신호(WT_CLK_CTRL)의 신호 레벨을 결정한다.
제 2 래치 유닛(140)은 제 2 명령어 제어 신호(CMD2) 및 리셋 신호(RST)에 응답하여 리드용 클럭 제어 신호(RD_CLK_CTRL)를 제공한다. 제 2 래치 유닛(140)은 제 1 래치 유닛(130)과 마찬가지로 플립 플롭 타입으로 연결된 제 5 및 제 5 낸드 게이트(ND5, ND6)를 포함한다. 그리하여, 제 2 래치 유닛(140)은 비활성화된 리셋 신호(RST)를 수신하는 동안, 제 2 명령 제어 신호(CMD2)에 응답하여 리드용 클럭 제어 신호(RDT_CLK_CTRL)의 신호 레벨을 결정한다.
한편, 라이트-리드 클럭 제어 신호 생성부(100)는 테스트 모드 인가부(150)를 더 포함한다.
테스트 모드 인가부(150)는 OCD(Off-Cjip Driver) 테스트 신호(POCD)를 수신하는 제 3 인버터(INV3)를 포함한다.
전술한 바와 같이, 라이트-리드 클럭 제어 신호 생성부(100)는 특정한 테스트 모드 신호, 예컨대 OCD테스트 신호(POCD)에 응답하여 라이트용 클럭 제어 신호(WT_CLK_CTRL)를 제공할 수 있다. 즉, 활성화된 OCD 테스트 신호(POCD)에 응답하여 활성화된 라이트용 클럭 제어 신호(WT_CLK_CTRL)를 제공할 수 있다.
이미 잘 알려진 바와 같이, OCD 테스트는 일반적으로 입력 드라이버의 입력 임피던스의 변동을 체크하여 조정하는 것이다. 즉, 공정 변수의 변동으로 인하여 초래된 클럭의 스큐로 인하여 입력 드라이버의 임피던스가 일정하지 않을 수 있다. 이에 따라, 반도체 집적 회로의 설계자는 이러한 OCD 테스트를 이용하여 입력 임피던스를 조정하도록 한다. 그리하여, OCD 테스트를 위해서는 대기 모드에서 임의의 라이트 명령에 의한 라이트 회로부(미도시)의 구동이 필요하므로, 라이트용 클럭 제어 신호(WT_CLK_CTRL)를 활성화시킬 필요가 있다.
그러나, 이에 제한되지 아니하며, 예컨대 ODT 테스트로써 출력 드라이버의 출력 임피던스 변동을 체크하려면, ODT 테스트 모드 신호에 응답하여 리드용 클럭 제어 신호(RD_CLK_CTRL)를 활성화시킬 수 있다.
이어서, 라이트-리드 클럭 제어 신호 생성부(100)의 동작을 설명하기로 한다.
표 1은 도 3의 동작 설명을 위해, 주요 핀의 인가된 전압 레벨 상태 및 주요 회로부의 출력 신호 레벨을 정리한 것이다.
신호 및 회로부 /RAS /CAS /WE RAS CAS WE CMD1 CMD2 RST WT_CLK_CTRL RD_CLK_CTRL
액티브 모드 L H H H L L H H H 무변화 (전상태유지) 무변화 (전상태유지)
라이트 모드 H L L L H H L L H H 무변화 (전상태유지)
리드 모드 H L H L H L H L H 무변화 (전상태유지) H
도 3 및 표 1을 참조하여, 라이트-리드 클럭 제어 신호 생성부(100)의 동작을 설명하기로 한다.
우선, 액티브 모드를 설명하기로 한다. 액티브 모드이므로 리셋부(120)의 출력 신호는 계속 하이 레벨을 제공할 것이다. 또한, 테스트 모드 인가부(150)도 하이 레벨을 제공한다. 그리하여, JEDEC 스펙 규정에 따라 액티브 모드시, 외부 핀(/RAS, /CAS, /WE)에는 로우 레벨, 하이 레벨, 하이 레벨이 인가된다. 전술한 바와 같이, 이 때, 라스 신호(RAS), 카스 신호(CAS), 라이트 신호(WE)는 외부 핀의 인가된 레벨과 반전된 레벨이므로, 각각 하이 레벨, 로우 레벨, 로우 레벨이다. 그리하여, 제 1 낸드 게이트(ND1)는 로우 레벨에 응답하여 하이 레벨의 제 1 명령어 제어 신호(CMD1)를 제공한다. 따라서, 제 1 래치부(130)는 제 3 ND 게이트(ND3) 및 제 4 낸드 게이트(ND4)가 하이 레벨, 하이 레벨을 수신하므로 플립 플롭의 동작에 따라 이전 상태를 유지하는 라이트용 클럭 제어 신호(WT_CLK_CTRL)를 제공할 수 있다. 즉, 이 경우의 라이트용 클럭 제어 신호(WT_CLK_CTRL)는 이전 상태에 따라 달라질 것이다. 한편, 제 2 낸드 게이트(ND2)도 로우 레벨에 응답하여 하이 레벨의 제 2 명령어 제어 신호(CMD2)를 제공한다. 따라서, 제 2 래치부(140)는 제 5 ND 게이트(ND5) 및 제 6낸드 게이트(ND6)가 하이 레벨, 하이 레벨을 수신하므로 플립 플롭의 동작에 따라 이전 상태를 유지하는 리드용 클럭 제어 신호(RD_CLK_CTRL)를 제공할 수 있다.
그러나, 라이트 모드이면, JEDEC 스펙 규정에 따라 외부 핀(/RAS, /CAS, /WE)에는 각각 하이 레벨, 로우 레벨, 로우 레벨이 인가된다. 이 때, 라스 신호(RAS), 카스 신호(CAS), 라이트 신호(WE)는 각각 로우 레벨, 하이 레벨, 하이 레벨이다. 그리하여, 제 1 낸드 게이트(ND1)는 모두 하이 레벨을 수신하여 로우 레벨의 제 1 명령어 제어 신호(CMD1)를 제공한다. 제 1 래치부(130)는 로우 레벨에 응답하여 활성화된 하이 레벨의 라이트용 클럭 제어 신호(WT_CLK_CTRL)를 제공할 수 있다. 이때, 제 2 낸드 게이트(ND2)는 하이 레벨, 하이 레벨, 로우 레벨을 수신하여 하이 레벨의 제 2 명령어 제어 신호(CMD2)를 생성한다. 제 2 래치부(140)는 제 5 ND 게이트(ND5) 및 제 6낸드 게이트(ND6)가 하이 레벨, 하이 레벨을 수신하므로 플립 플롭의 동작에 따라 이전 상태를 유지하는 리드용 클럭 제어 신호(RD_CLK_CTRL)를 제공할 수 있다.
리드의 경우에도 이와 같은 원리로 설명할 수 있다.
그리하여, 리드시에는 이전 상태를 유지하는 라이트용 클럭 제어 신호(WT_CLK_CTRL)를 제공하고, 활성화 상태를 유지하는 리드용 클럭 제어 신호(RD_CLK_CTRL)를 제공할 수 있다.
또한, OCD 테스트 모드시, 활성화된 OCD 테스트 모드 신호(POCD)에 응답하여 활성화된 라이트용 클럭 제어 신호(WT_CLK_CTRL)를 제공할 수 있다. 즉, OCD 테스트 모드 이전에 대기 모드이므로 비활성화된 라이트용 클럭 제어 신호(WT_CLK_CTRL)가 제공되었더라도, OCD 테스트 모드 신호(POCD)에 응답하여 활성화된 라이트용 클럭 제어 신호(WT_CLK_CTRL)가 제공된다. OCD 테스트 모드 신호(POCD)는 MRS(Mode Register Set)로부터 제공될 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 라이트-리드 클럭 제어 신호 생성부(100)는 플립 플롭 타입의 래치부(145)를 구비하므로, 대기 모드 또는 리프레쉬 모드에서는 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)의 다음의 리드 또는 라이트 모드로 진입하기 전까지는 비활성화 상태를 유지한다.
전술한 바와 같이 액티브 모드에서의 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)는 이전 상태를 유지하므로, 액티브 모드 이전에 리드 또는 라이트 모드였다면 현재의 액티브 모드에서의 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)는 활성화된 상태를 유지할 것이다.
하지만, 액티브 모드 이전에 대기 모드 또는 리프레쉬 모드였다면 현재 액티브 모드에서의 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)는 비활성화된 상태를 유지할 것이다.
이 외에도, 본 발명의 일 실시예에 따르면 특정 테스트 모드에서 특정 전용 클럭(리드용 또는 라이트용 클럭)을 제공할 수 있다. 다시 말하면, 종래에는 테스트 모드를 구분하지 않는 상태의 클럭 버퍼부를 사용함으로 인하여 대기 모드에서도 전류 소모가 컸다. 하지만, 본 발명은 특정 테스트 모드 인가부를 별도로 구비함으로써, 대기 모드에서의 전류를 보다 감소시킬 수 있다.
도 4는 도 2에 따른 클럭 버퍼부(200)의 간략한 회로도이다.
도 4를 참조하면, 클럭 버퍼부(200)는 제 1 조합부(210) 및 제 2 조합부(220)를 포함한다.
본 발명의 일 실시예에 따른 클럭 버퍼부(200)는 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)에 응답하여 클럭 신호(CLK)의 경로를 분리하여 라이트용 클럭 신호(WT_CLK) 및 리드용 클럭 신호(RD_CLK)를 제공한다.
제 1 조합부(210)는 클럭 신호(CLK) 및 라이트용 클럭 제어 신호(WT_CLK_CTRL)를 조합하여 라이트용 클럭 신호(WT_CLK)를 제공한다. 제 1 조합부(210)는 앤드 게이트(AND)를 포함한다. 그리하여, 라이트용 클럭 제어 신호(WT_CLK_CTRL)가 활성화되는 동안, 클럭 신호(CLK)의 주기와 동일한 라이트용 클럭 신호(WT_CLK)를 제공할 수 있다. 바꾸어 말하면, 제 1 조합부(210)는 비활성화된 라이트용 클럭 제어 신호(WT_CLK_CTRL)를 수신하면 비활성화된 라이트용 클럭 신호(WT_CLK)를 제공한다.
제 2 조합부(220)는 클럭 신호(CLK) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)를 조합하여 리드용 클럭 신호(RD_CLK)를 제공한다. 제 2 조합부(220)는 앤드 게이트(AND)를 포함한다. 그리하여, 리드용 클럭 제어 신호(RD_CLK_CTRL)가 활성화되는 동안, 클럭 신호(CLK)의 주기와 동일한 리드용 클럭 신호(RD_CLK)를 제공할 수 있다. 역시 바꾸어 말하면, 제 2 조합부(220)는 비활성화된 리드용 클럭 제어 신호(RD_CLK_CTRL)를 수신하면 비활성화된 리드용 클럭 신호(RD_CLK)를 제공한다.
도 5는 도 2에 따른 라이트용 클럭 신호(WT_CLK) 및 리드용 클럭 신호(RD_CLK)에 제어되는 레이턴시 제어부(300)의 블록도를 나타낸다.
레이턴시 제어부(300)는 라이트 레이턴시 제어부(310) 및 리드 레이턴시 제어부(320)를 포함한다.
우선, 라이트 레이턴시 제어부(310)는 라이트용 클럭 신호(WT_CLK), 내부 라이트 명령어(IWT), 라이트용 레이턴시인 어댑티브 레이턴시(AL<1:6>), 카스 레이턴시(CL<2:7>)에 응답하여 라이트 레이턴시 신호(LWT)를 제공한다. 라이트 레이턴시 신호(LWT)는 라이트 모드시, 컬럼계 신호(예컨대, 컬럼 스트로브 신호(YS))의 활성화 타이밍을 제어하는 신호이다.
리드 레이턴시 제어부(320)는 리드용 클럭 신호(RD_CLK), 내부 리드 명령어(IRD), 리드용 레이턴시, 예컨대 어댑티브 레이턴시(AL<1:6>)에 응답하여 리드 레이턴시 신호(LRD)를 제공한다. 리드 레이턴시 신호(LRD)는 리드 모드시, 컬럼계 신호의 활성화 타이밍을 제어하는 신호이다.
도 6은 도 5에 따른 리드 레이턴시 제어부(320)의 상세한 회로도이다.
도 6을 참조하면, 리드 레이턴시 제어부(320)는 복수의 전송부(T1, T2, T3, T4..) 및 레이턴시 활성화부(322)를 포함한다.
리드 레이턴시 제어부(320)는 내부 리드 명령어(IRD)를 어댑티브 레이턴시(AL<1:6>)에 응답하여 레이턴시만큼 소정 클럭주기 지연시켜, 리드 레이턴시 신호(LRD)를 제공한다.
우선, 각각의 전송부(T1, T2, T3, T4..)는 전송 게이트(TR) 및 래치 유닛(L)을 포함한다.
제 1 전송부(T1)는 리드용 클럭(RD_CLK)의 폴링 에지에 동기하여 내부 리드 명령어(IRD)를 수신하여 전송한다. 전송 게이트(TR)는 리드용 클럭 신호(RD_CLK)의 로우 레벨에 응답하여 턴온된다. 래치 유닛(L)은 전송 게이트(TR)로부터 전송된 신호를 래치한다.
제 2 전송부(T2)는 리드용 클럭(RD_CLK)의 라이징 에지에 동기하여 제 1 전송부(T1)로부터의 신호를 수신하여 전송한다. 전송 게이트(TR)는 리드용 클럭 신호(RD_CLK)의 하이 레벨에 응답하여 턴온된다. 래치 유닛(L)은 전송 게이트(TR)로부터 전송된 신호를 래치한다.
마찬가지로, 제 3 전송부(T3)는 리드용 클럭 신호(RD_CLK)의 폴링 에지에 동기하여 제 2 전송부(T2)로부터의 신호를 수신하여 전송한다. 전송 게이트(TR)는 클럭(CK)의 로우 레벨에 응답하여 턴온된다. 래치 유닛(L)은 전송 게이트(TR)로부터 전송된 신호를 래치한다.
이와 같이, 각각의 전송부(T1, T2, T3, T4)는 리드용 클럭 신호(RD_CLK)에 응답하여 교대로 턴온/턴오프된다. 그리하여 제 1 및 제 3 전송부(T1, T3) 또는 제 2 및 제 4 전송부(T2, T4)가 턴온되어 신호가 전송되는 시간은, 턴온되는 전송부(T1, T2, T3, T4..)와 턴오프되는 전송부(T1, T2, T3, T4..)의 쌍마다 한클럭 주기만큼의 지연시간을 갖는다.
한편, 레이턴시 활성화부(322)는 반도체 집적 회로의 리드 레이턴시, 여기서는 어댑티브 레이턴시(AL<1:6>)에 응답하여 전송부(T1, T2, T3, T4..)의 출력 신호를 리드 레이턴시 신호(LRD)로서 제공한다. 레이턴시 활성화부(322)는 각각의 레이턴시 신호(AL<1:6>)를 각각 수신하는 패스 게이트(PASS) 및 인버터(INV1, INV2..)를 포함한다.
레이턴시 활성화부(322)의 동작을 설명하면, 어댑티브 레이턴시가 1이면 제 1 어댑티브 레이턴시 신호(AL<1>)가 하이 레벨로 활성화된다. 따라서, 활성화된 제 1 어댑티브 레이턴시 신호(AL<1>)를 수신하는 패스 게이트(PASS)가 턴온되어 제 2 전송부(T2)의 출력 신호가 리드 레이턴시 신호(LRD)로서 제공될 수 있다. 제 1 및 제 2 전송부(T1, T2) 또는 제 3 및 제 4 전송부(T3, T4)를 경유하는 시간은 한클럭 주기만큼의 지연시간을 가지므로, 어댑티브 레이턴시가 1인 경우 내부 리드 명령어(IRD)의 활성화시점보다 한 클럭 주기만큼 지연된 리드 레이턴시 신호(LRD)가 제공될 수 있다.
만약 어댑티브 레이턴시가 2이면, 제 2 어댑티브 레이턴시 신호(AL<2>)가 하이 레벨로 활성화된다. 따라서, 활성화된 제 2 어댑티브 레이턴시 신호(AL<2>)를 수신하는 패스 게이트(PASS)가 턴온되어 제 4 전송부(T4)의 출력 신호가 리드 레이턴시 신호(LRD)로서 제공될 수 있다. 이 경우에는 어댑티브 레이턴시가 2이므로 내부 리드 명령어(IRD)의 활성화시점보다 두 클럭 주기만큼 지연된 리드 레이턴시 신호(LRD)가 제공될 수 있다.
설명의 편의상, 리드 레이턴시 제어부(320)를 예시하였으나, 라이트 레이턴시 제어부(310)도 구성 및 동작의 원리는 유사하다. 다만, 라이트 레이턴시 제어부(310)는 카스 레이턴시에 응답하는 추가의 레이턴시 활성화부를 구비하는 것으로 가능하며, 이는 당업자라면 확장하여 이해 가능한 부분이므로 설명은 생략한다.
이와 같이, 본 발명의 일 실시예에 따르면, 라이트 모드 및 리드 모드에는 각각 활성화된 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)를 제공할 수 있다.
한편, 대기 모드 및 리프레쉬 모드에서는 비활성화된 라이트용 클럭 제어 신호(WT_CLK_CTRL) 및 리드용 클럭 제어 신호(RD_CLK_CTRL)를 제공하므로, 대기 전류를 감소시킬 수 있다. 이뿐 아니라, 본 발명의 일 실시예에 따르면 플립 플롭 타입의 래치부를 이용하므로, 대기 모드 또는 리프레쉬 모드가 활성화되면 이후의 액티브 모드에서의 라이트용 클럭(WT_CLK) 및 리드용 클럭(RD_CLK)은 이전 상태인 대기 모드 또는 리프레쉬 모드에서의 상태를 유지한다. 따라서, 라이트용 클럭(WT_CLK) 및 리드용 클럭(RD_CLK)이 활성화되지 않을 수 있다. 이에 따라, 종래보다 전류 소모를 개선시키는 반도체 집적 회로를 구현할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시괼 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 클럭 버퍼를 포함하는 반도체 집적 회로의 블록도,
도 2는 본 발명의 일 실시예에 따른 라이트용 클럭 및 리드용 클럭을 생성하는 반도체 집적 회로의 블록도,
도 3은 도 2에 따른 라이트-리드 클럭 제어 신호 생성부의 회로도,
도 4는 도 2에 따른 클럭 버퍼부의 회로도,
도 5는 도 2에 따른 라이트용 클럭 및 리드용 클럭이 제어하는 레이턴시 제어부의 블록도, 및
도 6은 도 5에 따른 리드용 레이턴시 제어부의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 라이트-리드 클럭 제어 신호 생성부
110 : 셋업부 120 : 리셋부
130 : 제 1 래치 유닛 140 : 제 2 래치 유닛
145 : 래치부 150 : 테스트 모드 신호 인가부

Claims (29)

  1. 대기 모드 또는 리프레쉬 모드에 응답하여 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호의 비활성화 상태를 유지하다가 리드 또는 라이트 모드에 응답하여 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호를 활성화시키는 라이트-리드 클럭 제어 신호 생성부; 및
    클럭 신호, 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호에 응답하여 라이트용 클럭 신호 및 리드용 클럭 신호를 제공하는 클럭 버퍼부를 포함하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 라이트-리드 클럭 제어 신호 생성부는,
    상기 리드 및 라이트 모드 중 어느 하나의 모드에 응답하여 활성화된 명령어 제어 신호를 제공하는 셋업부;
    상기 명령어 제어 신호에 응답하여 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호를 제공하는 래치부; 및
    상기 대기 모드 및 리프레쉬 모드 중 어느 하나의 모드에 응답하여 활성화된 리셋 신호를 제공함으로써 상기 래치부를 리셋시키는 리셋부를 포함하는 반도체 집적 회로.
  3. 제 2항에 있어서,
    상기 래치부는,
    활성화된 상기 명령어 제어 신호를 수신하면 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호의 활성화 상태를 유지하다가, 활성화된 상기 리셋 신호를 수신하면 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호의 비활성화 상태를 유지하는 반도체 집적 회로.
  4. 제 3항에 있어서,
    상기 래치부는,
    플립 플롭 형태로 구비된 복수의 낸드 게이트를 포함하는 반도체 집적 회로.
  5. 제 1항에 있어서,
    상기 클럭 버퍼부는,
    상기 클럭 신호 및 상기 라이트용 클럭 제어 신호를 조합하여 상기 라이트용 클럭 신호를 제공하는 제 1 조합부; 및
    상기 클럭 신호 및 상기 리드용 클럭 제어 신호를 조합하여 상기 리드용 클럭 신호를 제공하는 제 2 조합부를 포함하는 반도체 집적 회로.
  6. 제 5항에 있어서,
    상기 제 1 및 제 2 조합부 각각은 앤드 게이트를 포함하는 반도체 집적 회 로.
  7. 제 1항에 있어서,
    상기 대기 모드는 프리차지 모드 및 파워 다운 모드를 포함하는 반도체 집적 회로.
  8. 컬럼 어드레스 신호가 입력되는 모드에 응답하여 활성화된 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호를 제공하는 라이트-리드 클럭 제어 신호 생성부;
    각각의 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호가 활성화되는 동안, 클럭 신호의 주기와 동일한 라이트용 클럭 신호 및 리드용 클럭 신호를 제공하는 클럭 버퍼부; 및
    상기 라이트용 클럭 신호 및 리드용 클럭 신호에 응답하여 라이트 레이턴시 신호 및 리드 레이턴시 신호를 제공하는 레이턴시 제어부를 포함하는 반도체 집적 회로.
  9. 제 8항에 있어서,
    상기 라이트-리드 클럭 제어 신호 생성부는,
    컬럼 어드레스 신호가 입력되는 모드인 리드 및 라이트 모드 중 어느 하나의 모드에 응답하여 활성화된 명령어 제어 신호를 제공하는 셋업부;
    상기 명령어 제어 신호에 응답하여 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호를 제공하는 래치부; 및
    대기 모드 및 리프레쉬 모드 중 어느 하나의 모드에 응답하여 활성화된 리셋 신호를 제공함으로써 상기 래치부를 리셋시키는 리셋부를 포함하는 반도체 집적 회로.
  10. 제 9항에 있어서,
    상기 대기 모드는 프리차지 모드 및 파워 다운 모드를 포함하는 반도체 집적 회로.
  11. 제 9항에 있어서,
    상기 래치부는,
    활성화된 상기 명령어 제어 신호를 수신하면 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호의 활성화 상태를 유지하다가, 활성화된 상기 리셋 신호를 수신하면 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호의 비활성화 상태를 유지하는 반도체 집적 회로.
  12. 제 11항에 있어서,
    상기 래치부는,
    플립 플롭 형태로 구비된 복수의 낸드 게이트를 포함하는 반도체 집적 회로.
  13. 제 8항에 있어서,
    상기 클럭 버퍼부는,
    상기 클럭 신호 및 상기 라이트용 클럭 제어 신호를 조합하여 상기 라이트용 클럭 신호를 제공하는 제 1 조합부; 및
    상기 클럭 신호 및 상기 리드용 클럭 제어 신호를 조합하여 상기 리드용 클럭 신호를 제공하는 제 2 조합부를 포함하는 반도체 집적 회로.
  14. 제 13항에 있어서,
    상기 제 1 및 제 2 조합부 각각은 앤드 게이트를 포함하는 반도체 집적 회로.
  15. 제 8항에 있어서,
    상기 레이턴시 제어부는,
    라이트 모드시, 상기 라이트용 클럭 신호, 내부 라이트 명령어, 라이트용 레이턴시에 응답하여 컬럼계 신호의 활성화 타이밍을 제어하는 상기 라이트 레이턴시 신호를 제공하는 라이트 레이턴시 제어부; 및
    리드 모드시, 상기 리드용 클럭 신호, 내부 리드 명령어, 리드용 레이턴시에 응답하여 상기 컬럼계 신호의 활성화 타이밍을 제어하는 상기 리드 레이턴시 신호를 제공하는 리드 레이턴시 제어부를 포함하는 반도체 집적 회로.
  16. 제 15항에 있어서,
    상기 라이트용 레이턴시는 카스 레이턴시 및 어댑티브 레이턴시를 포함하는 반도체 집적 회로.
  17. 제 15항에 있어서,
    상기 리드용 레이턴시는 어댑티브 레이턴시를 포함하는 반도체 집적 회로.
  18. 대기 모드 및 리프레쉬 모드 이후의 액티브 모드에서는 비활성화된 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호를 제공하는 라이트-리드 클럭 제어 신호 생성부;
    상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호에 응답하여 클럭 신호의 경로를 분리하여 라이트용 클럭 신호 및 리드용 클럭 신호를 제공하는 클럭 버퍼부; 및
    상기 라이트용 클럭 신호 및 리드용 클럭 신호에 응답하여 라이트 레이턴시 신호 및 리드 레이턴시 신호를 제공하는 레이턴시 제어부를 포함하는 반도체 집적 회로.
  19. 제 18항에 있어서,
    상기 라이트-리드 클럭 제어 신호 생성부는,
    리드 및 라이트 모드 중 어느 하나의 모드에 응답하여 활성화된 명령어 제어 신호를 제공하는 셋업부;
    상기 명령어 제어 신호에 응답하여 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호를 제공하는 래치부; 및
    상기 대기 모드 및 리프레쉬 모드 중 어느 하나의 모드에 응답하여 활성화된 리셋 신호를 제공함으로써 상기 래치부를 리셋시키는 리셋부를 포함하는 반도체 집적 회로.
  20. 제 18항에 있어서,
    상기 대기 모드는 프리차지 모드 및 파워 다운 모드를 포함하는 반도체 집적 회로.
  21. 제 19항에 있어서,
    상기 래치부는,
    활성화된 상기 명령어 제어 신호를 수신하면 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호의 활성화 상태를 유지하다가, 활성화된 상기 리셋 신호를 수신하면 상기 라이트용 클럭 제어 신호 및 리드용 클럭 제어 신호의 비활성화 상태를 유지하는 반도체 집적 회로.
  22. 제 21항에 있어서,
    상기 래치부는,
    플립 플롭 형태로 구비된 복수의 낸드 게이트를 포함하는 반도체 집적 회로.
  23. 제 18항에 있어서,
    상기 라이트-리드 클럭 제어 신호 생성부는, 테스트 모드시 상기 라이트용 클럭 제어 신호를 활성화시키는 것을 더 포함하는 반도체 집적 회로.
  24. 제 23항에 있어서,
    상기 테스트 모드는 OCD(Off-Chip Driver) 임피던스 조정 모드인 반도체 집적 회로.
  25. 제 18항에 있어서,
    상기 클럭 버퍼부는,
    상기 클럭 신호 및 상기 라이트용 클럭 제어 신호를 조합하여 상기 라이트용 클럭 신호를 제공하는 제 1 조합부; 및
    상기 클럭 신호 및 상기 리드용 클럭 제어 신호를 조합하여 상기 리드용 클럭 신호를 제공하는 제 2 조합부를 포함하는 반도체 집적 회로.
  26. 제 25항에 있어서,
    상기 제 1 및 제 2 조합부 각각은 앤드 게이트를 포함하는 반도체 집적 회 로.
  27. 제 18항에 있어서,
    상기 레이턴시 제어부는,
    상기 라이트용 클럭 신호, 내부 라이트 명령어, 라이트용 레이턴시에 응답하여 라이트 모드시, 컬럼계 신호의 활성화 타이밍을 제어하는 상기 라이트 레이턴시 신호를 제공하는 라이트 레이턴시 제어부; 및
    상기 리드용 클럭 신호, 내부 리드 명령어, 리드용 레이턴시에 응답하여 리드 모드시, 상기 컬럼계 신호의 활성화 타이밍을 제어하는 상기 리드 레이턴시 신호를 제공하는 리드 레이턴시 제어부를 포함하는 반도체 집적 회로.
  28. 제 27항에 있어서,
    상기 라이트용 레이턴시는 카스 레이턴시 및 어댑티브 레이턴시를 포함하는 반도체 집적 회로.
  29. 제 27항에 있어서,
    상기 리드용 레이턴시는 어댑티브 레이턴시를 포함하는 반도체 집적 회로.
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