JP4511767B2 - 半導体メモリおよびその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリおよびその駆動方法に関し、特に、アドレスアクセス時間およびデータアクセス時間の短縮化を図ることができる半導体メモリおよびその駆動方法に関する。
【０００２】
【従来の技術】
一般に、遅延固定ループ(以下、「遅延固定ループ」をDLL( delayed locked loop) と記す)は、半導体メモリにおいて、クロックを用いる同期式メモリの内部クロックを、適正に外部クロックと正確に一致させるために用いられる回路である。すなわち、外部から入力されるクロックが内部で用いられる場合に時間遅延が発生するが、遅延固定ループは、この時間遅延を制御して、内部で用いられるクロックを外部から入力されるクロックに同期させるために用いられる。
【０００３】
今後、ますますの高速化が予想されるシステムの周波数に合わせるために、DRAM内部のクロックに同期して出力される場合のデータアクセス時間の短縮化が望まれる。
【０００４】
このような高速化の実現のため、DRAM内部におけるACパラメーターの中で重要視されるものとして、tAA(アドレスアクセス時間)とtAC(データアクセス時間)とが挙げられる。これらは、それぞれクロックから、アドレスアクセスおよびデータアクセスに必要な時間を示すものであり、これらの短縮化を実現することにより、ますます高速化されていく半導体メモリの性能向上が可能となる。
【０００５】
図１は、従来の技術に係る半導体メモリにおける制御・アドレス部を示すブロック図である。従来の技術に係る半導体メモリにおいて、外部クロックはバッファリングされ、内部クロックとして用いられる。
【０００６】
図１に示されているように、従来の技術に係る半導体メモリにおける制御・アドレス部は、外部クロックを受けて内部クロックを生成するためのクロックバッファ部１００と、内部クロックおよび外部制御信号を受けて制御信号を生成するための制御信号バッファ部１１１ならびに内部クロックおよび外部アドレス信号を受けてアドレス信号を生成するためのアドレス信号バッファ部１１２を含む制御・アドレスバッファ部１１０と、制御信号バッファ部１１１から制御信号を受けて制御信号の組み合わせによって多様な命令を生成するためのコマンドデコーダ１２０とを備えている。
【０００７】
図１に示されているように、従来の制御・アドレス部は、外部クロックを受けてバッファリングするクロックバッファ部１００により生成された内部クロックが、ローアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、チップ選択信号など、クロックに同期した信号として用いられる。
【０００８】
図２は、図１に示した従来の技術に係る半導体メモリにおける制御・アドレス部で用いられる外部クロックと内部クロックとの間の時間差を示すタイミングチャートである。
【０００９】
図２に示されているように、外部クロックが立ち上がる時間から、クロックバッファ部１００により内部クロックが生成されるまでの時間は、約１.５ナノ秒である。
【００１０】
すなわち、外部クロックが立ち上がる時間から約１.５ナノ秒後に内部クロックが立ち上がるため、制御信号バッファ部１１１により制御信号を発生させ、コマンドデコーダ１２０により各種の命令を発生させるのに、全体として約１.５ナノ秒の時間遅延が発生する。
【００１１】
したがって、従来の技術に係る半導体メモリにおける制御・アドレス部の構造は、tAA(アドレスアクセス時間)とtAC(データアクセス時間)とを合わせて、約１.５ナノ秒の時間遅延を誘発するという問題点があった。
【００１２】
【発明が解決しようとする課題】
本発明は、上述のような従来技術における問題点を解決するためになされたものであり、tAA(アドレスアクセス時間)およびtAC(データアクセス時間)が短縮された内部クロックを発生させることができる半導体メモリおよびその駆動方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の要旨は、下記の半導体メモリおよびその駆動方法にある。
【００１４】
本発明に係る半導体メモリは、外部クロックをバッファリングし、第２クロックを生成するためのクロックバッファ部と、前記第２クロックを受信し、外部クロックに同期した遅延固定ループクロック(以下、DLLクロックと記す)を生成するための遅延固定ループ(以下、DLLと記す)と、前記DLLクロックに応答し、外部制御信号を受信しバッファリングして、前記DLLクロックと同期した内部制御信号を生成するための制御信号バッファ部と、前記DLLクロックに応答し、外部アドレス信号を受信しバッファリングして、前記DLLクロックと同期した内部アドレス信号を生成するためのアドレス信号バッファ部とで構成され、前記DLLが、DLL非活性化信号、DLLリセット信号、パワーアップ信号、セルフリフレッシュ応答信号及びセルフリフレッシュ信号を受信し、DLL制御信号及びクロック選択信号を生成するクロック制御部、及び前記外部クロックを使用することにより、前記DLLクロックを生成するためのDLLバッファ部を備え、クロック制御部が、前記DLL非活性化信号、前記DLLリセット信号及び前記セルフリフレッシュ応答信号の論理和を行う第１ＯＲゲート、及び前記DLL非活性化信号及び前記セルフリフレッシュ応答信号の論理和を行う第２ＯＲゲートを備えた入力部と、前記パワーアップ信号に応答して前記入力部からの出力をラッチし、遅延転換回路を介して前記クロック選択信号を出力し、前記クロック選択信号を基に遅延回路を介してDLL制御信号を生成するための第１ラッチ部とで構成されていることを特徴とする。
【００１５】
ここで、さらに、内部制御信号をデコーディングしてコマンド信号を生成するためのコマンドデコーダを備えていることが望ましい。また、アクセス時間が、１.５ナノ秒以下であることが好ましい。
【００１６】
ここで、前記アドレス信号バッファ部は、前記DLL制御信号、外部CAS信号および基準電圧信号を受信して、前記外部CAS信号および基準電圧信号との間の電圧差をバッファリングする第２バッファ部、及び前記第２バッファ部の出力を受信して、内部CAS信号および反転された内部CAS信号を生成するための第２出力部で構成されたCASバッファ部と、前記DLL制御信号、前記DLLクロックおよび前記内部クロックを受信して、制御信号を生成するための制御部、及び前記制御信号、前記内部CAS信号および前記反転された内部CAS信号を受信してラッチするための第２ラッチ部で構成されたCASラッチ部とを備えていることを特徴とする。
【００１７】
ここで、さらに、前記DLLクロックおよび前記DLL選択信号に応答する第１TSLバッファ部と、前記内部クロックおよび前記クロック選択信号に応答する第２TSLバッファ部と、前記第１TSLバッファ部及び前記第２TSLバッファ部の出力を受信し、駆動クロックを生成するための第１出力部と、前記駆動クロックを受信し、前記駆動クロックのパルス幅を決定するための遅延部とで構成されたクロック駆動部を備えていることが望ましい。
【００２０】
また、前記クロックバッファ部が、前記パワーアップ信号に応答して、クロックと反転されたクロックとの間の電圧差をバッファリングし、増幅するための第１バッファ部と、該第１バッファ部の出力を受信して前記DLLクロックを生成するためのパルス生成部とを備えていることが好ましい。一方、前記第１バッファ部が、電流ミラー回路により構成されていることが望ましい。また、前記DLLバッファ部が、偶数個のインバータを備えていることが好ましい。
【００２３】
一方、第２バッファ部が、電流ミラー回路により構成されていることが望ましい。また、第２出力部が、複数個のインバータにより構成されていることが好ましい。
【００２４】
また、第２ラッチ部が、差動増幅器により構成されていることが好ましい。また、アクセス時間が、１.５ナノ秒以下であることが望ましい。
【００２５】
本発明に係る半導体メモリの駆動方法は、上記半導体メモリの駆動方法であって、外部クロックを生成する第１ステップと、前記外部クロックをバッファリングし、第２クロックを生成する第２ステップと、遅延固定ループ（以下、DLLと記す）非活性化信号、DLLリセット信号、セルフリフレッシュ応答信号及びセルフリフレッシュ信号を受信し、パワーアップ信号に応答し、前記DLL非活性化信号、前記DLLリセット信号及び前記セルフリフレッシュ応答信号の論理和及び前記DLL非活性化信号及び前記セルフリフレッシュ応答信号の論理和を介して出力された信号をラッチして、遅延転換回路を介してクロック選択信号を出力し、前記クロック選択信号を基に遅延回路を介してDLL制御信号を生成するとともに、前記クロック選択信号を利用して前記外部クロックと実質的に同期した遅延固定ループクロック(以下、DLLクロックと記す)を生成する第３ステップと、制御信号バッファ部およびアドレス信号バッファ部に前記DLLクロックを出力する第４ステップと、前記制御信号バッファ部において、前記DLLクロックに応答し、外部制御信号を受信しバッファリングして、前記DLLクロックと実質的に同期した内部制御信号を生成するとともに、前記アドレス信号バッファ部において、前記DLLクロックに応答し、外部アドレス信号を受信しバッファリングして、前記DLLクロックと実質的に同期した内部アドレス信号を生成する第５ステップとを有することを特徴とする。
【００２６】
ここで、さらに、前記第５ステップにおいて、前記制御信号バッファ部及び前記アドレス信号バッファ部に設けられたCASバッファ部に前記DLLクロックを出力するステップを有することが望ましい。
【００２８】
また、さらに、前記内部制御信号をデコーディングする第６ステップと、前記デコーディングに応答して、コマンド信号を生成する第７ステップを有することが望ましい。一方、１．５ナノ秒未満の間にアクセスすることが好ましい。
【００２９】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を添附した図面を参照しながら詳細に説明する。
【００３０】
図３は、本発明の実施の形態に係る半導体メモリにおける制御・アドレス部を示すブロック図である。図３に示されているように、本発明の実施の形態に係る半導体メモリにおける制御・アドレス部は、外部クロック(EXT＿CLK)を受けてバッファリングするクロックバッファ部３００と、クロックバッファ部３００の出力を受けて外部クロック(EXT＿CLK)に同期した内部クロック(DLL CLK)を生成するための遅延固定ループ(DLL)３１０と、DLL３１０より出力された内部クロック(DLL＿CLK)に同期して外部制御信号(CNTL)および外部アドレス信号(ADDR)をバッファリングする制御・アドレスバッファ部３２０と、制御・アドレスバッファ部３２０から出力された制御信号(BUF＿CNTL)を受けて制御信号の組み合わせによって多様な命令を生成するためのコマンドデコーダ３３０とを備えている。
【００３１】
また、制御・アドレスバッファ部３２０は、外部制御信号(CNTL)を受信しバッファリングして、DLLクロック(DLL＿CLK)と同期した内部制御信号(BUF＿CNTL)を生成するための制御信号バッファ部３２１と、外部アドレス信号(ADDR)を受信しバッファリングして、DLLクロック(DLL＿CLK)と同期した内部アドレス信号(BUF＿ADDR)を生成するためのアドレス信号バッファ部３２２とを有する。
【００３２】
クロックバッファ部３００は、外部クロック(EXT＿CLK)をバッファリングして、バッファリングされたクロック(CLKP２)を生成する。外部クロック(EXT＿CLK)とバッファリングされたクロック(CLKP２)との間には時間差が存在する。この時間差を減らすため、DLL３１０は、DLLクロック(DLL＿CLK)、すなわち前記バッファリングされたクロック(CLKP２)に対応するDLLクロック信号(DLL＿CLKP２)を生成する。
【００３３】
制御信号バッファ部３２１は、外部制御信号(CNTL)を受信して、内部制御信号(BUF＿CNTL)を生成するようにバッファリングする。また、制御信号バッファ部３２１は、バッファリングされた内部制御信号(BUF＿CNTL)をラッチして、DLLクロック(DLL＿CLK)と同期させて出力する。
【００３４】
アドレス信号バッファ部３２２は、外部アドレス信号(ADDR)を受信しバッファリングして、内部アドレス信号(BUF＿ADDR)を生成する。また、アドレス信号バッファ部３２２は、バッファリングされた内部アドレス信号(BUF＿ADDR)をラッチして、DLLクロック(DLL＿CLK)と同期させて出力する。コマンドデコーダ３３０は、バッファリングされた内部制御信号(BUF＿CNTL)をデコーディングして、コマンド信号(CMD)を出力する。
【００３５】
図４は、図３に示した本発明の実施の形態に係る半導体メモリにおける制御・アドレス部で用いられる外部クロック(EXT＿CLK)と、遅延固定されたDLLクロック(DLL＿CLK)との間の時間差を示すタイミングチャートである。
【００３６】
図４に示されているように、DLLクロック(DLL＿CLK)は外部クロック(EXT＿CLK)とほぼ同期している。その結果、バッファリングされた内部制御信号(BUF＿CNTL)とバッファリングされた内部アドレス信号(BUF＿ADDR)とは、DLLクロック(DLL＿CLK)と同期して内部のブロックに出力されるので、既存の半導体メモリに比べて、データをアクセスする時間(tAC)およびアドレスをアクセスする時間(tAA)を大幅に短縮することができる。
【００３７】
図５は、図３に示した本発明の実施の形態に係る半導体メモリにおける制御・アドレス部を詳細に示したブロック図である。図５に示されているように、クロックバッファ部３００に含まれる第２クロック発生部５１０は、外部クロック(EXT＿CLK)をバッファリングしてバッファリングされたクロック、すなわちクロック(CLK)、反転されたクロック(CLKZ)およびパワーアップ信号(PWRUP)を受けて、クロック駆動部５３０およびCASラッチ部５５０を制御する第２クロック(CLKP２)を生成する。
【００３８】
外部クロック(EXT＿CLK)とバッファリングされたクロックとの間には時間差が存在する。この時間差を短くするため、DLL３１０に含まれるDLLバッファ部５２０は、図４に示されているように、外部クロック(EXT＿CLK)とほぼ同期するDLLクロック(DLL＿CLK)、すなわちバッファリングされたクロック(CLKP２)に対応するDLLクロック信号(DLL＿CLKP２)を生成する。
【００３９】
DLL３１０は、DLL非活性化信号(DIS＿DLL)、DLLリセット信号(DLL＿RESETZ)、パワーアップ信号(PWRUP)、セルフリフレッシュ応答信号(SREFREQ)およびセルフリフレッシュ信号(SR)を受けて、CAS(column address strobe)バッファ部５４０を制御するためのクロック制御部５００と、DLL３１０内部からのDLL立ち上がりクロック(RCLK＿DLL)を受けて、時間遅延およびバッファリングを行うためのDLLバッファ部５２０と、第２クロック(CLKP２)、DLLバッファ部５２０の出力であるDLL第２クロック(DLL＿CLKP２)およびクロック制御部５００の出力であるクロック選択信号(SEL＿CLKZ)を受けて、DLL３１０によって制御される第４クロック(CLKP４)を生成するためのクロック駆動部５３０とを備えている。
【００４０】
DLLバッファ部５２０は、外部クロック(EXT＿CLK)を受信して立ち上がりDLLクロック(RCLK＿DLL)を遅延し、バッファリングして第２DLLクロック(DLL＿CLKP２)を生成する。
【００４１】
DLLバッファ部５２０は、遅延回路を形成する偶数個のインバータを備えている。なお、DLLバッファ部５２０の詳細な構成は、他の回路で用いられるものと同一であるため説明を省略する。
【００４２】
制御・アドレスバッファ部３２０は、クロック制御部５００の出力信号であるDLL制御信号(DLL＿CTRLZ)、外部からのCAS信号(CASZ)および基準電圧(VREF)を受けてバッファリングするためのCASバッファ部５４０と、CASバッファ部５４０の出力である内部CAS信号(CAS２、CAS２Z)、第２クロック(CLKP２)、DLL第２クロック(DLL＿CLKP２)、 DLL制御信号(DLL＿CTRLZ)、CAS信号(CASZ)および基準電圧(VREF)を受けて、CASバッファ部５４０を経た信号をラッチするためのCASラッチ部５５０とを備えている。ここでは図３に示したアドレス信号バッファ部３２２がCASバッファ部５４０とCASラッチ部５５０とに該当する。
【００４３】
ここでの置き換えは、設計者の選択によるものであって、本発明に係る半導体メモリは、CAS信号処理およびアドレス信号処理のいずれの機能も持ち得るということを示すためのものである。したがって、制御信号バッファ部３２１内の符号５４０’および５５０’は、CAS信号バッファ部３２２内の符号５４０および５５０とそれぞれ同じ構成を有する。そのため、本発明におけるCASバッファ部５４０とCASラッチ部５５０については後述することとし、その他については、以下でさらに詳細に説明する。
【００４４】
図６は、図５に示した制御・アドレス部におけるクロック制御部５００を詳細に示す回路図である。図６に示されているように、クロック制御部５００は、DLL非活性化(disable)信号(DIS＿DLL)、DLLリセット(reset)信号(DLL＿RESETZ)、パワーアップ信号(PWRUP)、セルフリフレッシュ応答信号(SREFREQ)およびセルフリフレッシュ信号(SR)を受信してDLL制御信号(DLL＿CTRLZ)とクロック選択信号(SEL＿CLKZ)とを生成する。
【００４５】
クロック制御部５００は、入力部６００および第１ラッチ部６１０を有する。入力部６００は、第１ORゲート６０４を介して受信したDLL非活性化信号(DIS＿DLL)と、DLLリセット信号(DLL＿RESETZ)と、セルフリフレッシュ応答信号(SREFREQ)との論理和を行う。また、第２ORゲート６０５を介して受信したDLL非活性化(disable)信号(DIS＿DLL)およびセルフリフレッシュ信号(SR)の論理和を行う。特に、DLL＿RESETと、SREFREQおよびDIS＿DLLのいずれか一つがロジックハイ(logic high)である場合、第１ORゲート６０４によって第１トランジスタ６０１はオフされ、第２トランジスタ６０２がオンされるようになる。また、DIS＿DLLとSRのいずれか一つがロジックハイである場合、第２ORゲート６０５によって第３トランジスタ６０３がオンされる。
【００４６】
このように、トランジスタ６０１、６０２および６０３の状態は、入力部６００の出力状態を決定する。
【００４７】
第１ラッチ部６１０は、パワーアップ信号(PWRUP)に対する応答として入力部６００の出力をラッチ６０６でラッチして、遅延転換回路６０７を介してクロック選択信号(SEL＿CLKZ)を出力する。DLL制御信号(DLL＿CTRLZ)は、遅延回路６０８を介してクロック選択信号(SEL＿CLKZ)を基に生成される。
【００４８】
図６に示されているように、第１ラッチ部６１０は、通常用いられる差動増幅器により構成することができるので、詳細な構成説明は省略する。
【００４９】
図７は、図５に示した制御・アドレス部におけるクロックバッファ部３００を詳細に示す回路図である。図７に示されているように、クロックバッファ部３００は、第１バッファ部７００およびパルス生成部７１０を有し、クロック(CLK)、反転クロック(CLKZ)およびパワーアップ信号(PWRUP)を受信して、図５に示したクロック駆動部５３０およびCASラッチ部５５０を制御するのに用いられる第２クロック(CLKP２)を生成する。
【００５０】
第１バッファ部７００は、パワーアップ信号(PWRUP)に対する応答として、クロック(CLK)と反転クロック(CLKZ)との間の電圧差をバッファリングして増幅させる。第１バッファ部７００は、通常用いられる電流ミラー回路で構成できるため、その詳細な構成説明は省略する。
【００５１】
パルス生成部７１０は、第１バッファ部７００の出力を受信して第１インバータ７１１、インバータ遅延回路７１２、第１NANDゲート７１３および第２インバータ７１４を介して第２クロック(CLKP２)を生成する。
【００５２】
図８は、図５に示した制御・アドレス部におけるクロック駆動部５３０を詳細に示す回路図である。図８に示されているように、クロック駆動部５３０は、第２クロック(CLKP２)、第２DLLクロック(DLL＿CLKP２)およびクロック選択信号(SEL＿CLKZ)を受信して、駆動クロックである第４クロック(CLKP４)を生成する。
【００５３】
クロック駆動部５３０は、第２DLLクロック(DLL＿CLKP２)とクロック選択信号(SEL＿CLKZ)とに応答する第１TSL(three state logic,TRI-STATE(R))バッファ部８００と、第２クロック(CLKP２)およびクロック選択信号(SEL＿CLKZ)に応答する第２TSLバッファ部８１０と、第２TSLバッファ部８１０の出力を受けて第４クロック(CLKP４)を出力するための第１出力部８３０と、第４クロック(CLKP４)を受けて第４クロック(CLKP４)のパルス幅を決定するための遅延部８２０とを備える。クロック選択信号(SET＿CLKZ)は、２つのインバータを介してSET＿CLKZ２を生成し、第１TSLバッファ部８００と第２TSLバッファ部８１０とに出力される。
【００５４】
PMOSトランジスタ８４０は、スイッチング電流を減らすために設けられるものである。例えば、遅延部８２０から出た出力信号の電圧が高い水準である場合、出力ノードは、プルダウン動作を行うNMOSトランジスタ８５０により低い電圧水準になる。この場合、PMOSトランジスタ８４０がオンされることによって、第１出力部８３０のプルダウントランジスタがオンされて、プルダウン動作が行われるようにする。その結果、これら２つのトランジスタは、スイッチング動作を高速化し、電流を減少するようにする。
【００５５】
図９は、図５に示した制御・アドレス部におけるCASバッファ部５４０を詳細に示す回路図である。図９に示されているように、CASバッファ部５４０は、DLL制御信号(DLL＿CTRLZ)、外部CAS信号(CASZ)および基準電圧信号(VREF：Reference Voltage signal)を受信してバッファリングし、内部CAS信号(CAS２)と反転された内部CAS信号(CAS２Z)とを生成する。
【００５６】
CASバッファ部５４０は、DLL制御信号(DLL＿CTRLZ)を受信して基準電圧信号(VREF)と外部CAS信号(CASZ)との間の電圧差をバッファリングする第２バッファ部９００と、第２バッファ部９００の出力を受信して、内部CAS信号(CAS２)と反転された内部CAS信号(CAS２Z)とを生成するための第２出力部９１０とを有する。
【００５７】
第２バッファ部９００は、通常の電流ミラー回路によって構成されており、第２出力部９１０は、複数個のインバータを含んで構成されている。
【００５８】
図１０は、図５に示した制御・アドレス部におけるCASラッチ部５５０を詳細に示す回路図である。CASラッチ部５５０は、制御部１０００と第２ラッチ部１０１０とで構成されている。
【００５９】
図１０に示されているように、CASラッチ部５５０は、内部CAS信号(CAS２)、反転された内部CAS信号(CAS２Z)、第２クロック(CLKP２)、第２DLLクロック(DLL＿CLKP２)、DLL制御信号(DLL＿CTRLZ)、外部CAS信号(CASZ)および基準電圧信号(VREF)を受信してラッチし、第２CAS信号(CAS４)と第２反転されたCAS信号(CAS４Z)とを生成する。
【００６０】
制御部１０００は、DLL制御信号(DLL＿CTRLZ)、第２DLLクロック(DLL＿CLKP２)および第２クロック(CLKP２)に対して論理演算を行って制御信号(DLLON＿CLKP４、COM＿CLKP４およびDLLOFF＿CLKP４)を生成する。
【００６１】
DLL制御信号(DLL＿CTRLZ)と第２クロック(CLKP2)とは、NANDゲート１１０１に入力される。DLL制御信号(DLL＿CTRLZ)と第２クロック（CLKP2）ともハイである場合、制御信号(DLLOFF＿CLKP４)はハイ状態のみにあることとなる。
【００６２】
制御信号(DLLON＿CLKP４)は、インバータ１１０３を介してDLL制御信号(DLL＿CTRLZ)を反転させた信号と第２DLLクロック(DLL＿CLKP２)を、NANDゲート１１０４を利用して論理演算することによって生成される。
【００６３】
第２DLLクロック(DLL＿CLKP２)がハイ状態であり、DLL制御信号(DLL＿CTRLZ)がロー状態である場合、ハイ状態の制御信号(DLLON＿CLKP４)を生成するため、NANDゲート１１０４の出力は、インバータ１１０５によって反転される。
【００６４】
また、制御信号(DLLOFF＿CLKP４)は、インバータ１１０２によってNANDゲート１１０１の出力を反転させることによって得られる。
【００６５】
制御信号(COM＿CLKP４)は、NANDゲート１１０１、１１０４の出力に作用するNAND論理回路１１０６の結果として現れる。
【００６６】
第２ラッチ部１０１０は、制御信号(DLLON＿CLKP４、COM＿CLKP４およびDLLOFF＿CLKP４)と内部CAS信号(CAS２)および反転された内部CAS信号(CAS２Z)を受信してラッチする。第２ラッチ部１０１０は、差動増幅器によって実現することができる。
【００６７】
本発明の技術は、上述した好ましい実施の形態により具体的に記述されたが、上述した実施の形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で種々の実施の形態に想到可能であり、それらも本発明の技術的範囲に属することは言うまでもない。
【００６８】
【発明の効果】
上述したように、本発明に係る半導体メモリによれば、外部クロックをバッファリングした後に遅延固定ループを用いることによって遅延固定ループを利用した遅延固定された内部クロックとして、tAA(アドレスアクセス時間)とtAC(データアクセス時間)とを１ナノ秒以上も短くできるため、チップの性能を向上させることができるという優れた効果がある。
【図面の簡単な説明】
【図１】 従来の技術に係る半導体メモリにおける制御・アドレス部を示すブロック図である。
【図２】 図１に示した従来技術に係る半導体メモリにおける制御・アドレス部で用いられる外部クロックと内部クロックとの間の時間差を示すタイミングチャートである。
【図３】 本発明の実施の形態に係る半導体メモリにおける制御・アドレス部を示すブロック図である
【図４】 図３に示した本発明の実施の形態に係る半導体メモリにおける制御・アドレス部で用いられる外部クロック(EXT＿CLK)と遅延固定された内部クロック(DLL＿CLK)との間の時間差を示すタイミングチャートである。
【図５】 図３に示した本発明の実施の形態に係る半導体メモリにおける制御・アドレス部を詳細に示したブロック図である。
【図６】 図５に示した制御・アドレス部におけるクロック制御部を詳細に示す回路図である。
【図７】 図５に示した制御・アドレス部におけるクロックバッファ部を詳細に示す回路図である。
【図８】 図５に示した制御・アドレス部におけるクロック駆動部を詳細に示す回路図である。
【図９】 図５に示した制御・アドレス部におけるCASバッファ部を詳細に示す回路図である。
【図１０】 図５に示した制御・アドレス部におけるCASラッチ部を詳細に示す回路図である。
【符号の説明】
３００ クロックバッファ部
３１０ 遅延固定ループ(DLL)
３２０ 制御・アドレスバッファ部
３２１ 制御信号バッファ部
３２２ アドレス信号バッファ部
３３０ コマンドデコーダ
５００ クロック制御部
５３０ クロック駆動部
５４０ CASバッファ部
５５０ CASラッチ部
EXT#CLK 外部クロック
CLKP2 第２クロック
DLL#CTRLZ DLL制御信号
CNTL 外部制御信号
ADDR 外部アドレス信号
BUF#CNTL 内部制御信号
BUF#ADDR 内部アドレス信号
CMD コマンド信号
【発明の属する技術分野】
本発明は、半導体メモリおよびその駆動方法に関し、特に、アドレスアクセス時間およびデータアクセス時間の短縮化を図ることができる半導体メモリおよびその駆動方法に関する。
【０００２】
【従来の技術】
一般に、遅延固定ループ(以下、「遅延固定ループ」をDLL( delayed locked loop) と記す)は、半導体メモリにおいて、クロックを用いる同期式メモリの内部クロックを、適正に外部クロックと正確に一致させるために用いられる回路である。すなわち、外部から入力されるクロックが内部で用いられる場合に時間遅延が発生するが、遅延固定ループは、この時間遅延を制御して、内部で用いられるクロックを外部から入力されるクロックに同期させるために用いられる。
【０００３】
今後、ますますの高速化が予想されるシステムの周波数に合わせるために、DRAM内部のクロックに同期して出力される場合のデータアクセス時間の短縮化が望まれる。
【０００４】
このような高速化の実現のため、DRAM内部におけるACパラメーターの中で重要視されるものとして、tAA(アドレスアクセス時間)とtAC(データアクセス時間)とが挙げられる。これらは、それぞれクロックから、アドレスアクセスおよびデータアクセスに必要な時間を示すものであり、これらの短縮化を実現することにより、ますます高速化されていく半導体メモリの性能向上が可能となる。
【０００５】
図１は、従来の技術に係る半導体メモリにおける制御・アドレス部を示すブロック図である。従来の技術に係る半導体メモリにおいて、外部クロックはバッファリングされ、内部クロックとして用いられる。
【０００６】
図１に示されているように、従来の技術に係る半導体メモリにおける制御・アドレス部は、外部クロックを受けて内部クロックを生成するためのクロックバッファ部１００と、内部クロックおよび外部制御信号を受けて制御信号を生成するための制御信号バッファ部１１１ならびに内部クロックおよび外部アドレス信号を受けてアドレス信号を生成するためのアドレス信号バッファ部１１２を含む制御・アドレスバッファ部１１０と、制御信号バッファ部１１１から制御信号を受けて制御信号の組み合わせによって多様な命令を生成するためのコマンドデコーダ１２０とを備えている。
【０００７】
図１に示されているように、従来の制御・アドレス部は、外部クロックを受けてバッファリングするクロックバッファ部１００により生成された内部クロックが、ローアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、チップ選択信号など、クロックに同期した信号として用いられる。
【０００８】
図２は、図１に示した従来の技術に係る半導体メモリにおける制御・アドレス部で用いられる外部クロックと内部クロックとの間の時間差を示すタイミングチャートである。
【０００９】
図２に示されているように、外部クロックが立ち上がる時間から、クロックバッファ部１００により内部クロックが生成されるまでの時間は、約１.５ナノ秒である。
【００１０】
すなわち、外部クロックが立ち上がる時間から約１.５ナノ秒後に内部クロックが立ち上がるため、制御信号バッファ部１１１により制御信号を発生させ、コマンドデコーダ１２０により各種の命令を発生させるのに、全体として約１.５ナノ秒の時間遅延が発生する。
【００１１】
したがって、従来の技術に係る半導体メモリにおける制御・アドレス部の構造は、tAA(アドレスアクセス時間)とtAC(データアクセス時間)とを合わせて、約１.５ナノ秒の時間遅延を誘発するという問題点があった。
【００１２】
【発明が解決しようとする課題】
本発明は、上述のような従来技術における問題点を解決するためになされたものであり、tAA(アドレスアクセス時間)およびtAC(データアクセス時間)が短縮された内部クロックを発生させることができる半導体メモリおよびその駆動方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の要旨は、下記の半導体メモリおよびその駆動方法にある。
【００１４】
本発明に係る半導体メモリは、外部クロックをバッファリングし、第２クロックを生成するためのクロックバッファ部と、前記第２クロックを受信し、外部クロックに同期した遅延固定ループクロック(以下、DLLクロックと記す)を生成するための遅延固定ループ(以下、DLLと記す)と、前記DLLクロックに応答し、外部制御信号を受信しバッファリングして、前記DLLクロックと同期した内部制御信号を生成するための制御信号バッファ部と、前記DLLクロックに応答し、外部アドレス信号を受信しバッファリングして、前記DLLクロックと同期した内部アドレス信号を生成するためのアドレス信号バッファ部とで構成され、前記DLLが、DLL非活性化信号、DLLリセット信号、パワーアップ信号、セルフリフレッシュ応答信号及びセルフリフレッシュ信号を受信し、DLL制御信号及びクロック選択信号を生成するクロック制御部、及び前記外部クロックを使用することにより、前記DLLクロックを生成するためのDLLバッファ部を備え、クロック制御部が、前記DLL非活性化信号、前記DLLリセット信号及び前記セルフリフレッシュ応答信号の論理和を行う第１ＯＲゲート、及び前記DLL非活性化信号及び前記セルフリフレッシュ応答信号の論理和を行う第２ＯＲゲートを備えた入力部と、前記パワーアップ信号に応答して前記入力部からの出力をラッチし、遅延転換回路を介して前記クロック選択信号を出力し、前記クロック選択信号を基に遅延回路を介してDLL制御信号を生成するための第１ラッチ部とで構成されていることを特徴とする。
【００１５】
ここで、さらに、内部制御信号をデコーディングしてコマンド信号を生成するためのコマンドデコーダを備えていることが望ましい。また、アクセス時間が、１.５ナノ秒以下であることが好ましい。
【００１６】
ここで、前記アドレス信号バッファ部は、前記DLL制御信号、外部CAS信号および基準電圧信号を受信して、前記外部CAS信号および基準電圧信号との間の電圧差をバッファリングする第２バッファ部、及び前記第２バッファ部の出力を受信して、内部CAS信号および反転された内部CAS信号を生成するための第２出力部で構成されたCASバッファ部と、前記DLL制御信号、前記DLLクロックおよび前記内部クロックを受信して、制御信号を生成するための制御部、及び前記制御信号、前記内部CAS信号および前記反転された内部CAS信号を受信してラッチするための第２ラッチ部で構成されたCASラッチ部とを備えていることを特徴とする。
【００１７】
ここで、さらに、前記DLLクロックおよび前記DLL選択信号に応答する第１TSLバッファ部と、前記内部クロックおよび前記クロック選択信号に応答する第２TSLバッファ部と、前記第１TSLバッファ部及び前記第２TSLバッファ部の出力を受信し、駆動クロックを生成するための第１出力部と、前記駆動クロックを受信し、前記駆動クロックのパルス幅を決定するための遅延部とで構成されたクロック駆動部を備えていることが望ましい。
【００２０】
また、前記クロックバッファ部が、前記パワーアップ信号に応答して、クロックと反転されたクロックとの間の電圧差をバッファリングし、増幅するための第１バッファ部と、該第１バッファ部の出力を受信して前記DLLクロックを生成するためのパルス生成部とを備えていることが好ましい。一方、前記第１バッファ部が、電流ミラー回路により構成されていることが望ましい。また、前記DLLバッファ部が、偶数個のインバータを備えていることが好ましい。
【００２３】
一方、第２バッファ部が、電流ミラー回路により構成されていることが望ましい。また、第２出力部が、複数個のインバータにより構成されていることが好ましい。
【００２４】
また、第２ラッチ部が、差動増幅器により構成されていることが好ましい。また、アクセス時間が、１.５ナノ秒以下であることが望ましい。
【００２５】
本発明に係る半導体メモリの駆動方法は、上記半導体メモリの駆動方法であって、外部クロックを生成する第１ステップと、前記外部クロックをバッファリングし、第２クロックを生成する第２ステップと、遅延固定ループ（以下、DLLと記す）非活性化信号、DLLリセット信号、セルフリフレッシュ応答信号及びセルフリフレッシュ信号を受信し、パワーアップ信号に応答し、前記DLL非活性化信号、前記DLLリセット信号及び前記セルフリフレッシュ応答信号の論理和及び前記DLL非活性化信号及び前記セルフリフレッシュ応答信号の論理和を介して出力された信号をラッチして、遅延転換回路を介してクロック選択信号を出力し、前記クロック選択信号を基に遅延回路を介してDLL制御信号を生成するとともに、前記クロック選択信号を利用して前記外部クロックと実質的に同期した遅延固定ループクロック(以下、DLLクロックと記す)を生成する第３ステップと、制御信号バッファ部およびアドレス信号バッファ部に前記DLLクロックを出力する第４ステップと、前記制御信号バッファ部において、前記DLLクロックに応答し、外部制御信号を受信しバッファリングして、前記DLLクロックと実質的に同期した内部制御信号を生成するとともに、前記アドレス信号バッファ部において、前記DLLクロックに応答し、外部アドレス信号を受信しバッファリングして、前記DLLクロックと実質的に同期した内部アドレス信号を生成する第５ステップとを有することを特徴とする。
【００２６】
ここで、さらに、前記第５ステップにおいて、前記制御信号バッファ部及び前記アドレス信号バッファ部に設けられたCASバッファ部に前記DLLクロックを出力するステップを有することが望ましい。
【００２８】
また、さらに、前記内部制御信号をデコーディングする第６ステップと、前記デコーディングに応答して、コマンド信号を生成する第７ステップを有することが望ましい。一方、１．５ナノ秒未満の間にアクセスすることが好ましい。
【００２９】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を添附した図面を参照しながら詳細に説明する。
【００３０】
図３は、本発明の実施の形態に係る半導体メモリにおける制御・アドレス部を示すブロック図である。図３に示されているように、本発明の実施の形態に係る半導体メモリにおける制御・アドレス部は、外部クロック(EXT＿CLK)を受けてバッファリングするクロックバッファ部３００と、クロックバッファ部３００の出力を受けて外部クロック(EXT＿CLK)に同期した内部クロック(DLL CLK)を生成するための遅延固定ループ(DLL)３１０と、DLL３１０より出力された内部クロック(DLL＿CLK)に同期して外部制御信号(CNTL)および外部アドレス信号(ADDR)をバッファリングする制御・アドレスバッファ部３２０と、制御・アドレスバッファ部３２０から出力された制御信号(BUF＿CNTL)を受けて制御信号の組み合わせによって多様な命令を生成するためのコマンドデコーダ３３０とを備えている。
【００３１】
また、制御・アドレスバッファ部３２０は、外部制御信号(CNTL)を受信しバッファリングして、DLLクロック(DLL＿CLK)と同期した内部制御信号(BUF＿CNTL)を生成するための制御信号バッファ部３２１と、外部アドレス信号(ADDR)を受信しバッファリングして、DLLクロック(DLL＿CLK)と同期した内部アドレス信号(BUF＿ADDR)を生成するためのアドレス信号バッファ部３２２とを有する。
【００３２】
クロックバッファ部３００は、外部クロック(EXT＿CLK)をバッファリングして、バッファリングされたクロック(CLKP２)を生成する。外部クロック(EXT＿CLK)とバッファリングされたクロック(CLKP２)との間には時間差が存在する。この時間差を減らすため、DLL３１０は、DLLクロック(DLL＿CLK)、すなわち前記バッファリングされたクロック(CLKP２)に対応するDLLクロック信号(DLL＿CLKP２)を生成する。
【００３３】
制御信号バッファ部３２１は、外部制御信号(CNTL)を受信して、内部制御信号(BUF＿CNTL)を生成するようにバッファリングする。また、制御信号バッファ部３２１は、バッファリングされた内部制御信号(BUF＿CNTL)をラッチして、DLLクロック(DLL＿CLK)と同期させて出力する。
【００３４】
アドレス信号バッファ部３２２は、外部アドレス信号(ADDR)を受信しバッファリングして、内部アドレス信号(BUF＿ADDR)を生成する。また、アドレス信号バッファ部３２２は、バッファリングされた内部アドレス信号(BUF＿ADDR)をラッチして、DLLクロック(DLL＿CLK)と同期させて出力する。コマンドデコーダ３３０は、バッファリングされた内部制御信号(BUF＿CNTL)をデコーディングして、コマンド信号(CMD)を出力する。
【００３５】
図４は、図３に示した本発明の実施の形態に係る半導体メモリにおける制御・アドレス部で用いられる外部クロック(EXT＿CLK)と、遅延固定されたDLLクロック(DLL＿CLK)との間の時間差を示すタイミングチャートである。
【００３６】
図４に示されているように、DLLクロック(DLL＿CLK)は外部クロック(EXT＿CLK)とほぼ同期している。その結果、バッファリングされた内部制御信号(BUF＿CNTL)とバッファリングされた内部アドレス信号(BUF＿ADDR)とは、DLLクロック(DLL＿CLK)と同期して内部のブロックに出力されるので、既存の半導体メモリに比べて、データをアクセスする時間(tAC)およびアドレスをアクセスする時間(tAA)を大幅に短縮することができる。
【００３７】
図５は、図３に示した本発明の実施の形態に係る半導体メモリにおける制御・アドレス部を詳細に示したブロック図である。図５に示されているように、クロックバッファ部３００に含まれる第２クロック発生部５１０は、外部クロック(EXT＿CLK)をバッファリングしてバッファリングされたクロック、すなわちクロック(CLK)、反転されたクロック(CLKZ)およびパワーアップ信号(PWRUP)を受けて、クロック駆動部５３０およびCASラッチ部５５０を制御する第２クロック(CLKP２)を生成する。
【００３８】
外部クロック(EXT＿CLK)とバッファリングされたクロックとの間には時間差が存在する。この時間差を短くするため、DLL３１０に含まれるDLLバッファ部５２０は、図４に示されているように、外部クロック(EXT＿CLK)とほぼ同期するDLLクロック(DLL＿CLK)、すなわちバッファリングされたクロック(CLKP２)に対応するDLLクロック信号(DLL＿CLKP２)を生成する。
【００３９】
DLL３１０は、DLL非活性化信号(DIS＿DLL)、DLLリセット信号(DLL＿RESETZ)、パワーアップ信号(PWRUP)、セルフリフレッシュ応答信号(SREFREQ)およびセルフリフレッシュ信号(SR)を受けて、CAS(column address strobe)バッファ部５４０を制御するためのクロック制御部５００と、DLL３１０内部からのDLL立ち上がりクロック(RCLK＿DLL)を受けて、時間遅延およびバッファリングを行うためのDLLバッファ部５２０と、第２クロック(CLKP２)、DLLバッファ部５２０の出力であるDLL第２クロック(DLL＿CLKP２)およびクロック制御部５００の出力であるクロック選択信号(SEL＿CLKZ)を受けて、DLL３１０によって制御される第４クロック(CLKP４)を生成するためのクロック駆動部５３０とを備えている。
【００４０】
DLLバッファ部５２０は、外部クロック(EXT＿CLK)を受信して立ち上がりDLLクロック(RCLK＿DLL)を遅延し、バッファリングして第２DLLクロック(DLL＿CLKP２)を生成する。
【００４１】
DLLバッファ部５２０は、遅延回路を形成する偶数個のインバータを備えている。なお、DLLバッファ部５２０の詳細な構成は、他の回路で用いられるものと同一であるため説明を省略する。
【００４２】
制御・アドレスバッファ部３２０は、クロック制御部５００の出力信号であるDLL制御信号(DLL＿CTRLZ)、外部からのCAS信号(CASZ)および基準電圧(VREF)を受けてバッファリングするためのCASバッファ部５４０と、CASバッファ部５４０の出力である内部CAS信号(CAS２、CAS２Z)、第２クロック(CLKP２)、DLL第２クロック(DLL＿CLKP２)、 DLL制御信号(DLL＿CTRLZ)、CAS信号(CASZ)および基準電圧(VREF)を受けて、CASバッファ部５４０を経た信号をラッチするためのCASラッチ部５５０とを備えている。ここでは図３に示したアドレス信号バッファ部３２２がCASバッファ部５４０とCASラッチ部５５０とに該当する。
【００４３】
ここでの置き換えは、設計者の選択によるものであって、本発明に係る半導体メモリは、CAS信号処理およびアドレス信号処理のいずれの機能も持ち得るということを示すためのものである。したがって、制御信号バッファ部３２１内の符号５４０’および５５０’は、CAS信号バッファ部３２２内の符号５４０および５５０とそれぞれ同じ構成を有する。そのため、本発明におけるCASバッファ部５４０とCASラッチ部５５０については後述することとし、その他については、以下でさらに詳細に説明する。
【００４４】
図６は、図５に示した制御・アドレス部におけるクロック制御部５００を詳細に示す回路図である。図６に示されているように、クロック制御部５００は、DLL非活性化(disable)信号(DIS＿DLL)、DLLリセット(reset)信号(DLL＿RESETZ)、パワーアップ信号(PWRUP)、セルフリフレッシュ応答信号(SREFREQ)およびセルフリフレッシュ信号(SR)を受信してDLL制御信号(DLL＿CTRLZ)とクロック選択信号(SEL＿CLKZ)とを生成する。
【００４５】
クロック制御部５００は、入力部６００および第１ラッチ部６１０を有する。入力部６００は、第１ORゲート６０４を介して受信したDLL非活性化信号(DIS＿DLL)と、DLLリセット信号(DLL＿RESETZ)と、セルフリフレッシュ応答信号(SREFREQ)との論理和を行う。また、第２ORゲート６０５を介して受信したDLL非活性化(disable)信号(DIS＿DLL)およびセルフリフレッシュ信号(SR)の論理和を行う。特に、DLL＿RESETと、SREFREQおよびDIS＿DLLのいずれか一つがロジックハイ(logic high)である場合、第１ORゲート６０４によって第１トランジスタ６０１はオフされ、第２トランジスタ６０２がオンされるようになる。また、DIS＿DLLとSRのいずれか一つがロジックハイである場合、第２ORゲート６０５によって第３トランジスタ６０３がオンされる。
【００４６】
このように、トランジスタ６０１、６０２および６０３の状態は、入力部６００の出力状態を決定する。
【００４７】
第１ラッチ部６１０は、パワーアップ信号(PWRUP)に対する応答として入力部６００の出力をラッチ６０６でラッチして、遅延転換回路６０７を介してクロック選択信号(SEL＿CLKZ)を出力する。DLL制御信号(DLL＿CTRLZ)は、遅延回路６０８を介してクロック選択信号(SEL＿CLKZ)を基に生成される。
【００４８】
図６に示されているように、第１ラッチ部６１０は、通常用いられる差動増幅器により構成することができるので、詳細な構成説明は省略する。
【００４９】
図７は、図５に示した制御・アドレス部におけるクロックバッファ部３００を詳細に示す回路図である。図７に示されているように、クロックバッファ部３００は、第１バッファ部７００およびパルス生成部７１０を有し、クロック(CLK)、反転クロック(CLKZ)およびパワーアップ信号(PWRUP)を受信して、図５に示したクロック駆動部５３０およびCASラッチ部５５０を制御するのに用いられる第２クロック(CLKP２)を生成する。
【００５０】
第１バッファ部７００は、パワーアップ信号(PWRUP)に対する応答として、クロック(CLK)と反転クロック(CLKZ)との間の電圧差をバッファリングして増幅させる。第１バッファ部７００は、通常用いられる電流ミラー回路で構成できるため、その詳細な構成説明は省略する。
【００５１】
パルス生成部７１０は、第１バッファ部７００の出力を受信して第１インバータ７１１、インバータ遅延回路７１２、第１NANDゲート７１３および第２インバータ７１４を介して第２クロック(CLKP２)を生成する。
【００５２】
図８は、図５に示した制御・アドレス部におけるクロック駆動部５３０を詳細に示す回路図である。図８に示されているように、クロック駆動部５３０は、第２クロック(CLKP２)、第２DLLクロック(DLL＿CLKP２)およびクロック選択信号(SEL＿CLKZ)を受信して、駆動クロックである第４クロック(CLKP４)を生成する。
【００５３】
クロック駆動部５３０は、第２DLLクロック(DLL＿CLKP２)とクロック選択信号(SEL＿CLKZ)とに応答する第１TSL(three state logic,TRI-STATE(R))バッファ部８００と、第２クロック(CLKP２)およびクロック選択信号(SEL＿CLKZ)に応答する第２TSLバッファ部８１０と、第２TSLバッファ部８１０の出力を受けて第４クロック(CLKP４)を出力するための第１出力部８３０と、第４クロック(CLKP４)を受けて第４クロック(CLKP４)のパルス幅を決定するための遅延部８２０とを備える。クロック選択信号(SET＿CLKZ)は、２つのインバータを介してSET＿CLKZ２を生成し、第１TSLバッファ部８００と第２TSLバッファ部８１０とに出力される。
【００５４】
PMOSトランジスタ８４０は、スイッチング電流を減らすために設けられるものである。例えば、遅延部８２０から出た出力信号の電圧が高い水準である場合、出力ノードは、プルダウン動作を行うNMOSトランジスタ８５０により低い電圧水準になる。この場合、PMOSトランジスタ８４０がオンされることによって、第１出力部８３０のプルダウントランジスタがオンされて、プルダウン動作が行われるようにする。その結果、これら２つのトランジスタは、スイッチング動作を高速化し、電流を減少するようにする。
【００５５】
図９は、図５に示した制御・アドレス部におけるCASバッファ部５４０を詳細に示す回路図である。図９に示されているように、CASバッファ部５４０は、DLL制御信号(DLL＿CTRLZ)、外部CAS信号(CASZ)および基準電圧信号(VREF：Reference Voltage signal)を受信してバッファリングし、内部CAS信号(CAS２)と反転された内部CAS信号(CAS２Z)とを生成する。
【００５６】
CASバッファ部５４０は、DLL制御信号(DLL＿CTRLZ)を受信して基準電圧信号(VREF)と外部CAS信号(CASZ)との間の電圧差をバッファリングする第２バッファ部９００と、第２バッファ部９００の出力を受信して、内部CAS信号(CAS２)と反転された内部CAS信号(CAS２Z)とを生成するための第２出力部９１０とを有する。
【００５７】
第２バッファ部９００は、通常の電流ミラー回路によって構成されており、第２出力部９１０は、複数個のインバータを含んで構成されている。
【００５８】
図１０は、図５に示した制御・アドレス部におけるCASラッチ部５５０を詳細に示す回路図である。CASラッチ部５５０は、制御部１０００と第２ラッチ部１０１０とで構成されている。
【００５９】
図１０に示されているように、CASラッチ部５５０は、内部CAS信号(CAS２)、反転された内部CAS信号(CAS２Z)、第２クロック(CLKP２)、第２DLLクロック(DLL＿CLKP２)、DLL制御信号(DLL＿CTRLZ)、外部CAS信号(CASZ)および基準電圧信号(VREF)を受信してラッチし、第２CAS信号(CAS４)と第２反転されたCAS信号(CAS４Z)とを生成する。
【００６０】
制御部１０００は、DLL制御信号(DLL＿CTRLZ)、第２DLLクロック(DLL＿CLKP２)および第２クロック(CLKP２)に対して論理演算を行って制御信号(DLLON＿CLKP４、COM＿CLKP４およびDLLOFF＿CLKP４)を生成する。
【００６１】
DLL制御信号(DLL＿CTRLZ)と第２クロック(CLKP2)とは、NANDゲート１１０１に入力される。DLL制御信号(DLL＿CTRLZ)と第２クロック（CLKP2）ともハイである場合、制御信号(DLLOFF＿CLKP４)はハイ状態のみにあることとなる。
【００６２】
制御信号(DLLON＿CLKP４)は、インバータ１１０３を介してDLL制御信号(DLL＿CTRLZ)を反転させた信号と第２DLLクロック(DLL＿CLKP２)を、NANDゲート１１０４を利用して論理演算することによって生成される。
【００６３】
第２DLLクロック(DLL＿CLKP２)がハイ状態であり、DLL制御信号(DLL＿CTRLZ)がロー状態である場合、ハイ状態の制御信号(DLLON＿CLKP４)を生成するため、NANDゲート１１０４の出力は、インバータ１１０５によって反転される。
【００６４】
また、制御信号(DLLOFF＿CLKP４)は、インバータ１１０２によってNANDゲート１１０１の出力を反転させることによって得られる。
【００６５】
制御信号(COM＿CLKP４)は、NANDゲート１１０１、１１０４の出力に作用するNAND論理回路１１０６の結果として現れる。
【００６６】
第２ラッチ部１０１０は、制御信号(DLLON＿CLKP４、COM＿CLKP４およびDLLOFF＿CLKP４)と内部CAS信号(CAS２)および反転された内部CAS信号(CAS２Z)を受信してラッチする。第２ラッチ部１０１０は、差動増幅器によって実現することができる。
【００６７】
本発明の技術は、上述した好ましい実施の形態により具体的に記述されたが、上述した実施の形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で種々の実施の形態に想到可能であり、それらも本発明の技術的範囲に属することは言うまでもない。
【００６８】
【発明の効果】
上述したように、本発明に係る半導体メモリによれば、外部クロックをバッファリングした後に遅延固定ループを用いることによって遅延固定ループを利用した遅延固定された内部クロックとして、tAA(アドレスアクセス時間)とtAC(データアクセス時間)とを１ナノ秒以上も短くできるため、チップの性能を向上させることができるという優れた効果がある。
【図面の簡単な説明】
【図１】 従来の技術に係る半導体メモリにおける制御・アドレス部を示すブロック図である。
【図２】 図１に示した従来技術に係る半導体メモリにおける制御・アドレス部で用いられる外部クロックと内部クロックとの間の時間差を示すタイミングチャートである。
【図３】 本発明の実施の形態に係る半導体メモリにおける制御・アドレス部を示すブロック図である
【図４】 図３に示した本発明の実施の形態に係る半導体メモリにおける制御・アドレス部で用いられる外部クロック(EXT＿CLK)と遅延固定された内部クロック(DLL＿CLK)との間の時間差を示すタイミングチャートである。
【図５】 図３に示した本発明の実施の形態に係る半導体メモリにおける制御・アドレス部を詳細に示したブロック図である。
【図６】 図５に示した制御・アドレス部におけるクロック制御部を詳細に示す回路図である。
【図７】 図５に示した制御・アドレス部におけるクロックバッファ部を詳細に示す回路図である。
【図８】 図５に示した制御・アドレス部におけるクロック駆動部を詳細に示す回路図である。
【図９】 図５に示した制御・アドレス部におけるCASバッファ部を詳細に示す回路図である。
【図１０】 図５に示した制御・アドレス部におけるCASラッチ部を詳細に示す回路図である。
【符号の説明】
３００ クロックバッファ部
３１０ 遅延固定ループ(DLL)
３２０ 制御・アドレスバッファ部
３２１ 制御信号バッファ部
３２２ アドレス信号バッファ部
３３０ コマンドデコーダ
５００ クロック制御部
５３０ クロック駆動部
５４０ CASバッファ部
５５０ CASラッチ部
EXT#CLK 外部クロック
CLKP2 第２クロック
DLL#CTRLZ DLL制御信号
CNTL 外部制御信号
ADDR 外部アドレス信号
BUF#CNTL 内部制御信号
BUF#ADDR 内部アドレス信号
CMD コマンド信号
Claims (16)
- 外部クロックをバッファリングし、第２クロックを生成するためのクロックバッファ部と、
前記第２クロックを受信し、前記外部クロックに同期した遅延固定ループクロック(以下、DLLクロックと記す)を生成するための遅延固定ループ(以下、DLLと記す)と、
前記DLLクロックに応答し、外部制御信号を受信しバッファリングして、前記DLLクロックと同期した内部制御信号を生成するための制御信号バッファ部と、
前記DLLクロックに応答し、外部アドレス信号を受信しバッファリングして、前記DLLクロックと同期した内部アドレス信号を生成するためのアドレス信号バッファ部とで構成され、
前記DLLが、DLL非活性化信号、DLLリセット信号、パワーアップ信号、セルフリフレッシュ応答信号及びセルフリフレッシュ信号を受信し、DLL制御信号及びクロック選択信号を生成するクロック制御部、及び前記外部クロックを使用することにより、前記DLLクロックを生成するためのDLLバッファ部を備え、
クロック制御部が、
前記DLL非活性化信号、前記DLLリセット信号及び前記セルフリフレッシュ応答信号の論理和を行う第１ＯＲゲート、及び前記DLL非活性化信号及び前記セルフリフレッシュ応答信号の論理和を行う第２ＯＲゲートを備えた入力部と、
前記パワーアップ信号に応答して前記入力部からの出力をラッチし、遅延転換回路を介して前記クロック選択信号を出力し、前記クロック選択信号を基に遅延回路を介してDLL制御信号を生成するための第１ラッチ部とで構成されていることを特徴とする半導体メモリ。 - さらに、前記内部制御信号をデコーディングしてコマンド信号を生成するためのコマンドデコーダを備えていることを特徴とする請求項１に記載の半導体メモリ。
- アクセス時間が、１.５ナノ秒以下であることを特徴とする請求項１に記載の半導体メモリ。
- 前記アドレス信号バッファ部は、
前記DLL制御信号、外部CAS信号および基準電圧信号を受信して、前記外部CAS信号および基準電圧信号との間の電圧差をバッファリングする第２バッファ部、及び前記第２バッファ部の出力を受信して、内部CAS信号および反転された内部CAS信号を生成するための第２出力部で構成されたCASバッファ部と、
前記DLL制御信号、前記DLLクロックおよび前記内部クロックを受信して、制御信号を生成するための制御部、及び前記制御信号、前記内部CAS信号および前記反転された内部CAS信号を受信してラッチするための第２ラッチ部で構成されたCASラッチ部とを備えていることを特徴とする請求項１に記載の半導体メモリ。 - さらに、前記DLLクロックおよび前記DLL選択信号に応答する第１TSLバッファ部と、
前記内部クロックおよび前記クロック選択信号に応答する第２TSLバッファ部と、
前記第１TSLバッファ部及び前記第２TSLバッファ部の出力を受信し、駆動クロックを生成するための第１出力部と、
前記駆動クロックを受信し、前記駆動クロックのパルス幅を決定するための遅延部とで構成されたクロック駆動部を備えていることを特徴とする請求項４に記載の半導体メモリ。 - 前記クロックバッファ部が、前記パワーアップ信号に応答して、クロックと反転されたクロックとの間の電圧差をバッファリングし、増幅するための第１バッファ部と、該第１バッファ部の出力を受信して前記DLLクロックを生成するためのパルス生成部とを備えていることを特徴とする請求項４に記載の半導体メモリ。
- 前記第１バッファ部が、電流ミラー回路により構成されていることを特徴とする請求項６に記載の半導体メモリ。
- 前記DLLバッファ部が、偶数個のインバータを備えていることを特徴とする請求項６に記載の半導体メモリ。
- 前記第２バッファ部が、電流ミラー回路により構成されていることを特徴とする請求項４に記載の半導体メモリ。
- 前記第２出力部が、複数個のインバータにより構成されていることを特徴とする請求項４に記載の半導体メモリ。
- 前記第２ラッチ部が、差動増幅器により構成されていることを特徴とする請求項４に記載の半導体メモリ。
- アクセス時間が、１.５ナノ秒以下であることを特徴とする請求項４に記載の半導体メモリ。
- 請求項１に記載された半導体メモリの駆動方法であって、
外部クロックを生成する第１ステップと、
前記外部クロックをバッファリングし、第２クロックを生成する第２ステップと、
遅延固定ループ（以下、DLLと記す）非活性化信号、DLLリセット信号、セルフリフレッシュ応答信号及びセルフリフレッシュ信号を受信し、パワーアップ信号に応答し、前記DLL非活性化信号、前記DLLリセット信号及び前記セルフリフレッシュ応答信号の論理和及び前記DLL非活性化信号及び前記セルフリフレッシュ応答信号の論理和を介して出力された信号をラッチして、遅延転換回路を介してクロック選択信号を出力し、前記クロック選択信号を基に遅延回路を介してDLL制御信号を生成するとともに、前記クロック選択信号を利用して前記外部クロックと実質的に同期した遅延固定ループクロック（以下、DLLクロックと記す）を生成する第３ステップと、
制御信号バッファ部およびアドレス信号バッファ部に前記DLLクロックを出力する第４ステップと、
前記制御信号バッファ部において、前記DLLクロックに応答し、外部制御信号を受信しバッファリングして、前記DLLクロックと実質的に同期した内部制御信号を生成するとともに、前記アドレス信号バッファ部において、前記DLLクロックに応答し、外部アドレス信号を受信しバッファリングして、前記DLLクロックと実質的に同期した内部アドレス信号を生成する第５ステップとを有することを特徴とする半導体メモリの駆動方法。 - さらに、前記第５ステップにおいて、前記制御信号バッファ部及び前記アドレス信号バッファ部に設けられたCASバッファ部に前記DLLクロックを出力するステップを有することを特徴とする請求項１３に記載の半導体メモリの駆動方法。
- さらに、前記内部制御信号をデコーディングする第６ステップと、
前記デコーディングに応答して、コマンド信号を生成する第７ステップを有することを特徴とする請求項１３に記載の半導体メモリの駆動方法。 - １.５ナノ秒未満の間にアクセスすることを特徴とする請求項１３に記載の半導体メモリの駆動方法。
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