DE10126589A1 - Halbleiterspeichergerät zur Bereitstellung einer Adressenzugriffszeit und einer Datenzugriffszeit mit hoher Geschwindigkeit - Google Patents
Halbleiterspeichergerät zur Bereitstellung einer Adressenzugriffszeit und einer Datenzugriffszeit mit hoher GeschwindigkeitInfo
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Abstract
Ein Halbleiterspeichergerät zur Durchführung eines Hochgeschwindigkeits-Adressenzugriffs und eines Hochgeschwindigkeits-Datenzugriffs wird dadurch zur Verfügung gestellt, daß ein Steuer/Adressenblock synchronisiert mit einem Takt einer Verzögerungsverriegelungsschleife (DLL) gesteuert wird. Das Halbleiterspeichergerät weist einen Taktpuffer zum Puffern eines externen Taktes auf; eine Verzögerungsverriegelungsschleife (DLL) zur Erzeugung eines DLL-Taktes synchron mit dem externen Takt; einen Steuersignalpuffer zum Empfang und Puffern eines externen Steuersignals, um ein internes Steuersignal synchron mit dem DLL-Takt zu erzeugen; und einen Adressenpuffer zum Empfang und Puffern eines externen Adressensignals, um ein internes Adressensignal synchron mit dem DLL-Takt zu erzeugen.
Description
Die vorliegende Erfindung betrifft ein
Halbleiterspeichergerät und insbesondere ein
Halbleiterspeichergerät zur Bereitstellung eines
Hochgeschwindigkeits-Adressenzugriffs und eines
Hochgeschwindigkeits-Datenzugriffs.
Zur Erzielung eines Betriebs mit hoher Geschwindigkeit in
einem Halbleiterspeichergerät wurde der synchrone dynamische
Speicher mit wahlfreiem Zugriff (SDRAM) entwickelt. Der SDRAM
arbeitet synchron mit einem externen Taktsignal. Unter SDRAMs
gibt es ein SDRAM mit einzelner Datenrate (SDR), einen SDRAM
mit doppelter Datenrate (DDR), usw.
Wie in Fig. 1 gezeigt weist das herkömmliche
Halbleiterspeichergerät einen Taktpuffer und Generator 100
auf, einen Steuer/Adressenblock 110, der mit einem
Steuersignalpuffer 111 und einem Adressenpuffer 112 versehen
ist, und einem Befehlsdekoder 120. Der Taktpuffer und
Generator 100 empfängt einen externen Takt EXT_CLK, um einen
internen Takt INT_CLK zu erzeugen, der in den
Steuersignalpuffer 111 und in den Adressenpuffer 112
eingegeben wird. Der Steuersignalpuffer 111 empfängt ein
Steuersignal CNTL, um ein gepuffertes Steuersignal (BUF_CNTL
synchron mit dem internen Takt INT_CLK zu erzeugen. Der
Befehlsdekoder 120 dekodiert das gepufferte Steuersignal
BUF_CNTL zur Ausgabe eines Befehlssignals CMD.
Auf dieselbe Weise empfängt der Adressenpuffer 112 ein
Adressensignal ADDR, um ein gepuffertes Adressensignal
BUF_ADDR synchron mit dem internen Takt INT_CLK zu erzeugen.
Wie aus Fig. 2 hervorgeht, ist die Verschiebung (skew)
zwischen dem externen Takt EXT_CLK und dem internen Takt
INT_CLK etwa 1,5 Nanosekunden. Daher wird die Anstiegsflanke
des internen Takts INT_CLK 1,5 Nanosekunden später als die
Anstiegsflanke des externen Taktes EXT_CLK erzeugt. Dies
führt dazu, daß das Befehlssignal CMD ebenfalls eine
Zeitverzögerung entsprechend der Verschiebung aufweist. Daher
werden sowohl die Adressenzugriffszeit (tAA) als auch die
Datenzugriffszeit (tAC) des Halbleiterspeichergerätes
verringert.
Gemäß einer Zielrichtung der Erfindung wird ein
Halbleitergerät zur Verfügung gestellt, welches aufweist:
einen Taktpuffer zum Puffern eines externen Taktes, eine
Verzögerungsverriegelungsschleife (DLL) zur Erzeugung eines
DLL-Taktes, der im wesentlichen mit dem externen Takt
synchronisiert ist, einen Steuersignalpuffer zum Empfang und
Puffern eines externen Steuersignals zur Erzeugung eines
internen Steuersignals, das im wesentlichen mit dem DLL-Takt
synchronisiert ist; und einen Adressen- oder CAS-Puffer für
den Empfang und das Puffern eines externen Adressen- oder
CAS-Signals, um ein internes Adressen- oder CAS-Signal zu
erzeugen, das im wesentlichen mit dem DLL-Takt synchronisiert
ist.
Gemäß einer anderen Zielrichtung der Erfindung wird ein
Halbleiterspeichergerät zur Verfügung gestellt, welches
aufweist: eine Taktsteuereinheit zum Empfang eines
Sperrsignals für eine Verzögerungsverriegelungsschleife
(DLL), eines DLL-Rücksetzsignals, eines
Stromeinschaltsignals, eines
Selbstauffrischungsanforderungssignals und eines
Selbstauffrischungssignals, um ein DLL-Steuersignal und ein
Taktauswahlsignal zu erzeugen; eine Takterzeugungseinheit zum
Empfang eines externen Taktes und des Stromeinschaltsignals,
um einen internen Takt zu erzeugen; eine DLL-
Taktpuffereinheit zur Erzeugung eines DLL-Taktes unter
Verwendung des externen Taktes, eine Puffereinheit für einen
Spaltenadressentaktimpuls (CAS) zum Empfang und Puffern des
DLL-Steuersignals, eines externen CAS-Signals und eines
Bezugsspannungssignals, um ein internes CAS-Signal und ein
invertiertes internes CAS-Signal zu erzeugen; und eine
CAS-Zwischenspeichereinheit zum Empfangen und
Zwischenspeichern des internen CAS-Signals, des invertierten
internen CAS-Signals, des internen Taktes, des DLL-Taktes,
des DLL-Steuersignals, des externen CAS-Signals und des
Bezugsspannungssignals, um ein endgültiges CAS-Signal und ein
invertiertes endgültiges CAS-Signal zu erzeugen.
Gemäß einer weiteren Zielrichtung der vorliegenden Erfindung
wird ein Verfahren zum Ausbreiten eines Signals durch ein
Halbleiterspeichergerät zur Verfügung gestellt. Das Verfahren
umfaßt folgende Schritte: Bereitstellung eines externen
Taktes; Puffern des externen Taktes; Erzeugung eines Taktes
einer verzögerten Verriegelungsschleife (DLL), im
wesentlichen synchron mit dem externen Takt; und
Bereitstellen des DLL-Taktes für einen Steuersignalpuffer und
einen Adressenpuffer.
Die Erfindung wird nachstehend anhand zeichnerisch
dargestellter Ausführungsbeispiele näher erläutert, aus
welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt:
Fig. 1 als Blockschaltbild ein herkömmliches
Halbleiterspeichergerät, das von einem internen
Takt gesteuert wird;
Fig. 2 ein Zeitablaufdiagramm mit der Darstellung einer
Verschiebung zwischen einem externen Takt und dem
internen Takt in Fig. 1;
Fig. 3 als schematisches Blockschaltbild ein Beispiel für
ein Halbleiterspeichergerät, das gemäß der
erfindungsgemäßen Lehre aufgebaut ist, und durch
einen Takt in Form einer
Verzögerungsverriegelungsschleife (DLL) gesteuert
wird;
Fig. 4 ein Zeitablaufdiagramm mit der Darstellung einer
Verschiebung zwischen einem externen Takt und dem
DLL-Takt in Fig. 3;
Fig. 5 ein detaillierteres Blockschaltbild des in Fig. 3
gezeigten Halbleiterspeichergeräts;
Fig. 6 ein Schaltbild der in Fig. 5 gezeigten
Taktsteuereinheit;
Fig. 7 ein Schaltbild der Takterzeugungseinheit von
Fig. 5;
Fig. 8 ein Schaltbild der Takttreibereinheit von Fig. 5;
Fig. 9 ein Schaltbild der Puffereinheit für einen
Spaltenadressentaktimpuls (CAS) von Fig. 5; und
Fig. 10 ein Schaltbild der CAS-Zwischenspeichereinheit von
Fig. 5.
Ein Beispiel für ein entsprechend der erfindungsgemäßen Lehre
aufgebautes Halbleiterspeichergerät ist in Fig. 3 gezeigt.
Das Gerät in Fig. 3 weist einen Taktpuffer und Generator 300
auf, einen Puffer 310 für eine
Verzögerungsverriegelungsschleife (DLL), einen
Steuer/Adressenblock 320, der einen Steuersignalpuffer 321
und einen Adressenpuffer 322 aufweist, und einen
Befehlsdekoder 330.
Der Taktpuffer und Generator 300 puffert einen externen Takt
EXT_CLK (CLK und CLKZ), um einen gepufferten Takt CLKP2 zu
erzeugen. Eine Verschiebung ist zwischen dem externen Takt
EXT_CLK und dem gepufferten Takt vorhanden. Um die
Verschiebung zu verringern, erzeugt der DLL-Puffer 310 einen
DLL-Takt DLL_CLK (also ein DLL-Taktsignal DLL_CLKP2, welches
den gepufferten Takt CLKP2 entspricht), sowie ein
DLL-Steuersignal DLL_CTRLZ. Der DLL-Takt DLL_CLK ist beinahe
mit dem externen Takt ECT_CLK synchronisiert, wie in Fig. 4
gezeigt ist.
Der Steuersignalpuffer 321 empfängt und puffert ein externes
Steuersignal CNTLZ, um ein internes Steuersignal zu erzeugen.
Weiterhin führt der Steuersignalpuffer 321 eine
Zwischenspeicherung des gepufferten internen Steuersignals
BUF-CNTL durch, und gibt es synchronisiert mit dem DLL-Takt
DLL_CLK aus. Der Befehlsdekoder 330 dekodiert das gepufferte
interne Steuersignal BUF_CNTL, um ein Befehlssignal CMD
auszugeben. Der Adressenpuffer 322 empfängt und puffert ein
externes Adressensignal ADDR, um ein internes Adressensignal
zu erzeugen. Weiterhin führt der Adressenpuffer 222 eine
Zwischenspeicherung des gepufferten internen Adressensignals
BUF_ADDR durch, und gibt es synchronisiert mit dem DLL-Takt
DLL_CLK aus.
Fig. 4 erläutert die Beziehung zwischen dem internen Takt
EXT_CLK und dem DLL-Takt DLL_CLK. Wie gezeigt, ist der
DLL-Takt DLL_CLK beinahe mit dem externen Takt ECT_CLK
synchronisiert. Dies führt dazu, infolge der Tatsache, daß
das gepufferte interne Steuersignal BUF_CNTL und das
gepufferte interne Adressensignal BUF-ADDR internen Blöcken
synchronisiert mit dem DLL-Takt DLL_CLK zur Verfügung
gestellt werden, sowohl die Adressenzugriffszeit als auch die
Datenzugriffszeit des geschilderten Halbleiterspeichergeräts
wesentlich verbessert werden, im Vergleich zu einem
herkömmlichen Halbleiterspeichergerät.
Die folgende Beschreibung und die zugehörigen Figuren
erläutern, wie der Rest des geschilderten
Halbleiterspeichergeräts auf die Verwendung des DLL-Taktes
DLL_CLK reagiert.
Fig. 5 ist ein detaillierteres Blockschaltbild des
Halbleiterspeichergeräts von Fig. 3. Allerdings ist der
Adressenpuffer 322 in Fig. 3 durch einen CAS-Puffer 540 und
einen CAS-Zwischenspeicher 550 ersetzt. Dieser Austausch ist
von der Wahl eines Konstrukteurs abhängig, und der Grund
dafür, daß dieser Austausch gezeigt ist, besteht darin, zu
zeigen, daß die vorliegende Erfindung bei der CAS- und/oder
Adressensignalverarbeitung einsetzbar ist. Nachstehend wird
der Adressenpuffer 322 als ein CAS-Puffer 322 bezeichnet. Da
die Bezugszeichen 540' und 550' in dem Steuersignalpuffer 321
dieselbe Bedeutung haben wie die Bezugsziffern 540 und 550 in
dem CAS-Puffer 322, wird bezüglich der vorliegenden Erfindung
nur der CAS-Puffer 322 detaillierter erläutert. Dies wird
nachstehend verdeutlicht.
In Fig. 6 empfängt die Taktsteuereinheit 500 ein
DLL-Sperrsignal DIS_DLL, ein DLL-Rücksetzsignal DLL_RESETZ,
ein Stromeinschaltsignal PWRUP, ein
Selbstauffrischungsanforderungssignal SREFREQ und ein
Selbstauffrischungssignal SR, um ein DLL-Steuersignal
DLL_CTRLZ und ein Taktauswahlsignal SEL_CLKZ zu erzeugen.
Die Taktsteuereinheit 500 weist eine Eingangseinheit 600 und
eine Zwischenspeichereinheit 610 auf. Die Eingangseinheit 600
führt eine logische Kombination des DLL-Sperrsignals DIS_DLL,
des DLL-Rücksetzsignals DLL_RESETZ, und des
Selbstauffrischungsanforderungssignals SREFREQ über ein
OR-Gate 604 durch. Sie führt weiterhin eine logische
Kombination des DLL-Sperrsignals DIS_DLL und des
Selbstauffrischungssignals SR über ein zweites OR-Gate 605
durch. Insbesondere wird, wenn eines der Signale DLL_RESET,
SREFREQ und DIS_DLL auf logisch hohem Pegel liegt, ein erster
Transistor 601 ausgeschaltet, und ein zweiter Transistor 602
eingeschaltet, über das OR-Gate 604. Weiterhin wird, wenn
entweder DIS_DLL oder SR auf logisch hohem Pegel liegt, ein
dritter Transistor 603 über das OR-Gate 603 eingeschaltet.
Die Zustände der Transistoren 601, 602 und 603 legen den
Ausgangszustand der Eingangseinheit 600 fest. Die
Zwischenspeichereinheit 610 führt eine Zwischenspeicherung
des Ausgangssignals der Eingangseinheit 600 in einem
Zwischenspeicher 606 in Reaktion auf das Stromeinschaltsignal
PWRUP durch, und gibt das Taktauswahlsignal SEL_CLKZ über
einen Verzögerungs- und Invertierschaltung 607 aus. Das DLL-
Steuersignal DLL_CTRLZ wird aus dem Taktauswahlsignal
SEL_CLKZ über eine Verzögerungsschaltung 608 entwickelt.
Gemäß Fig. 7 empfängt eine Takterzeugungseinheit 300 einen
Takt CLK, einen invertierten Takt CLKZ und das
Stromeinschaltsignal PWRUP, um einen zweiten Takt CLKP2 zu
erzeugen, der zum Steuern der Takttreibereinheit 530 und der
CAS-Zwischenspeichereinheit 550 verwendet wird.
Im einzelnen weist die Takterzeugungseinheit 300 eine
Puffereinheit 700 und eine Impulserzeugungseinheit 710 auf.
Die Puffereinheit 710 puffert und verstärkt eine
Spannungsdifferenz zwischen dem Takt CLK und dem invertierten
Takt CLKZ in Reaktion auf das Stromeinschaltsignal PWRUP. Die
Puffereinheit 700 wird durch einen Stromspiegelverstärker
gebildet. Die Pulserzeugungseinheit 710 empfängt ein
Ausgangssignal der Puffereinheit 710, um den zweiten Takt
CLKP2 zu erzeugen, über einen Inverter 711, eine Inverter-
und Verzögerungsschaltung 712, ein NAND-Gate 713 und einen
Ausgangs-Inverter 714.
In Fig. 5 empfängt eine DLL-Taktpuffereinheit 520 das
externe Taktsignal und verzögert und puffert einen
ansteigenden DLL-Takt RCLK_DLL, um einen zweiten DLL-Takt
DLL_CLKP2 zu erzeugen. Die DLL-Taktpuffereinheit 520 wird
durch eine gerade Anzahl an Invertern gebildet, die eine
Verzögerungsschaltung bilden. Im einzelnen ist der Aufbau der
DLL-Taktpuffereinheit 520 gemäß der vorliegenden Erfindung
ebenso wie jener, der in anderen Schaltungen verwendet wird,
so daß auf eine detaillierte Schilderung des Aufbaus der
DLL-Taktpuffereinheit 520 verzichtet wird.
In Fig. 8 empfängt die Takttreibereinheit 530 den zweiten
Takt CLKP2, den zweiten DLL-Takt DLL_CLKP2 und das
Taktauswahlsignal SEL_CLKZ, um einen dritten Takt CLKP4 zu
erzeugen.
Die Takttreibereinheit 530 weist einen ersten
Dreizustandspuffer 900 auf, der auf den zweiten DLL-Takt
DLL_CLKP2 und das Taktauswahlsignal SEL_CLKZ reagiert, einen
zweiten Dreizustandspuffer 910, der auf den zweiten Takt
CLKP2 und das Taktauswahlsignal SEL_CLKZ reagiert, und eine
Ausgangseinheit 930 zum Empfang eines Ausgangssignals des
zweiten Dreizustandspuffers 910, um den dritten Takt CLKP4 zu
erzeugen, und eine Verzögerungseinheit 920 zum Empfang des
dritten Taktes CLKP4, um die Impulsbreite des dritten Taktes
CLKP4 zu bestimmen. Das Taktauswahlsignal SEL_CLKZ wird zwei
in Reihe geschalteten Invertern zugeführt, um SET CLKP2 als
Eingangssignal für den ersten Dreizustandspuffer 900 und den
zweiten Dreizustandspuffer 910 bereitzustellen. Es wird ein
PMOS-Transistor 940 verwendet, um den Schaltstrom zu
verringern. Liegt beispielsweise das Ausgangssignal von der
Verzögerungseinheit 920 auf einem hohen Spannungspegel, so
weist der Ausgangsknoten einen niedrigen Spannungspegel auf,
infolge eines NMOS-Transistors 950, der eine
Pull-down-Operation durchführt. Zu diesem Zeitpunkt wird der
PMOS-Transistor 940 eingeschaltet, so daß ein
Pull-down-Transistor in der Ausgangseinheit 930 mit einer
Pull-down-Operation eingeschaltet wird. Dies führt dazu, daß
diese beiden Transistoren eine Verringerung des Stroms und
eine Schaltoperation mit hoher Geschwindigkeit erzielen.
Gemäß Fig. 9 empfängt und puffert die CAS-Puffereinheit 510
das DLL-Steuersignal DLL_CTRLZ, ein externes CAS-Signal CASZ
sowie ein Bezugsspannungssignal VREF, um ein internes
CAS-Signal CAS2 und ein invertiertes internes CAS-Signal
CAS2Z zu erzeugen.
Die CAS-Puffereinheit 540 weist eine Puffereinheit 1000 zum
Puffern einer Spannungsdifferenz zwischen dem
Bezugsspannungssignal VREF und dem externen CAS-Signal CASZ
in Reaktion auf das DLL-Steuersignal DLL_CTRLZ auf, und eine
Ausgangseinheit 1010 zum Empfang eines Ausgangssignals der
Puffereinheit 1000, um das interne CAS-Signal CAS2 und das
invertierte CAS-Signal CASZ2 zu erzeugen. Die Puffereinheit
1000 wird durch einen Stromspiegel-Differenzverstärker
gebildet, und die Ausgangseinheit 1010 wird durch mehrere
Inverter gebildet.
Wie aus Fig. 10 hervorgeht, führt die CAS-
Zwischenspeichereinheit 550 einen Empfang und eine
Zwischenspeicherung des internen CAS-Signals CAS2 durch, des
invertierten internen CAS-Signals CAS2Z, des zweiten Taktes
CLKP2, des zweiten DLL-Taktes DLL_CLKP2, des zweiten
DLL-Steuersignals DLL_CTRLZ, des externen CAS-Signals CASZ,
und des Bezugsspannungssignals VREF, um ein endgültiges CAS-
Signal CAS4 und ein invertiertes endgültiges CAS-Signal CAS4Z
zu erzeugen.
Die CAS-Zwischenspeichereinheit 550 weist eine Steuereinheit
1100 und eine Zwischenspeichereinheit 1110 auf. Die
Steuereinheit 1100 führt eine logische Kombination des
DLL-Steuersignals DLL_CTRLZ, des zweiten DLL-Taktes
DLL_CLKP2, und des zweiten Taktes CLKP2 durch, um
Steuersignale DLLON_CLKP4, COM_CLKP4 und DLLOFF_CLKP4 zu
erzeugen. Insbesondere werden das DLL-Steuersignal DLL_CTRLZ
und der zweite Takt CLKPZ einem NAND-Gate 1101 zugeführt. Das
Steuersignal DLLOFF_CLKPZ ist nur dann logisch hoch, wenn
sowohl das DLL-Steuersignal DLL_CTRLZ als auch der zweite
Takt CLKPZ logisch hoch sind.
Das Steuersignal DLLDN_CLKPZ wird durch Invertieren des
DLL-Steuersignals DLL-CTRLZ über einen Inverter 1103 erzeugt,
und mittels Durchführung einer Logikoperation bei dem
invertierten DLL-Steuersignal DLL_CTRLZ und bei dem zweiten
DLL-Takt DLL_CLKPZ, unter Verwendung eines NAND-Gates 1104.
Das Ausgangssignal des NAND-Gates 1104 wird durch einen
Inverter 1105 invertiert, um das Steuersignal DLLON_CLKP4 zu
erzeugen, welches nur dann logisch hoch ist, wenn der zweite
DLL-Takt DLL_CLKPZ logisch hoch ist, und das DLL-Steuersignal
DLL_CTRLZ logisch niedrig ist. Das Steuersignal COM_CLKP4 ist
das Ergebnis der Operation der NAND-Logikschaltung 1106 bei
den Ausgangssignalen der NAND-Gates 1101 und 1104.
Die Zwischenspeichereinheit 1110 führt einen Empfang und eine
Zwischenspeicherung der Steuersignal DLLON_CLKP4, COM_CLKP4
und DLLOFF_CLKP4 durch, des internen CAS-Signals CAS2, und
des invertierten CAS-Signals CAS2Z. Die
Zwischenspeichereinheit 1110 wird vorzugsweise durch einen
Differenzverstärker verwirklicht.
Aus den voranstehenden Ausführungen sollte Fachleuten auf
diesem Gebiet deutlich geworden sein, daß ein
Halbleiterspeichergerät zur Verfügung gestellt wurde. Das
geschilderte Speichergerät kann Adressenzugriffszeiten und
Datenzugriffszeiten mit hoher Geschwindigkeit zur Verfügung
stellen.
Zwar wurden zum Zwecke der Erläuterung bevorzugte Beispiele
beschrieben, jedoch wissen Fachleute auf diesem Gebiet, daß
der Umfang dieser Patentanmeldung nicht hierauf beschränkt
ist. Ganz im Gegensatz soll die vorliegende Erfindung alle
Geräte und Verfahren umfassen, die vom Wesen und Umfang der
Erfindung erfaßt sind, die sich aus der Gesamtheit der
vorliegenden Anmeldeunterlagen ergeben.
Claims (25)
1. Halbleiterspeichergerät, welches aufweist:
einen Taktpuffer zum Puffern eines externen Taktes; eine Verzögerungsverriegelungsschleife (DLL) zur Erzeugung eines DLL-Taktes, der im wesentlichen mit dem externen Takt synchronisiert ist;
einen Steuersignalpuffer zum Empfang und Puffern eines externen Steuersignals, um ein internes Steuersignal zu erzeugen, das im wesentlichen mit dem DLL-Takt synchronisiert ist; und
einen Adressen- oder CAS-Puffer zum Empfang und Puffern eines externen Adressen- oder CAS-Signals, um ein internes Adressen- oder CAS-Signal zu erzeugen, das im wesentlichen mit dem DLL-Takt synchronisiert ist.
einen Taktpuffer zum Puffern eines externen Taktes; eine Verzögerungsverriegelungsschleife (DLL) zur Erzeugung eines DLL-Taktes, der im wesentlichen mit dem externen Takt synchronisiert ist;
einen Steuersignalpuffer zum Empfang und Puffern eines externen Steuersignals, um ein internes Steuersignal zu erzeugen, das im wesentlichen mit dem DLL-Takt synchronisiert ist; und
einen Adressen- oder CAS-Puffer zum Empfang und Puffern eines externen Adressen- oder CAS-Signals, um ein internes Adressen- oder CAS-Signal zu erzeugen, das im wesentlichen mit dem DLL-Takt synchronisiert ist.
2. Halbleiterspeichergerät nach Anspruch 1,
dadurch gekennzeichnet, daß ein
Befehlsdekoder zum Dekodieren des internen Steuersignals
vorgesehen ist, um ein Befehlssignal zu erzeugen.
3. Halbleiterspeichergerät nach Anspruch 1,
dadurch gekennzeichnet, daß die
Zugriffszeit des Halbleiterspeichergeräts kleiner als
1,5 Nanosekunden ist.
4. Halbleiterspeichergerät, welches aufweist:
eine Taktsteuereinheit zum Empfang eines Sperrsignals für eine Verzögerungsverriegelungsschleife (DLL), eines DLL-Rücksetzsignals, eines Stromeinschaltsignals, eines Selbstauffrischungsanforderungssignals und eines Selbstauffrischungssignals, um ein DLL-Steuersignal und ein Taktauswahlsignal zu erzeugen;
eine Takterzeugungseinheit zum Empfang eines externen Taktes und des Stromeinschaltsignals, um einen internen Takt zu erzeugen;
eine DLL-Taktpuffereinheit zum Erzeugen eines DLL-Taktes unter Verwendung des externen Taktes; eine Puffereinheit für einen Spaltenadressentaktimpuls (CAS) zum Empfang und Puffern des DLL-Steuersignals, eines externen CAS-Signals und eines Bezugsspannungssignals, um ein internes CAS-Signal und ein invertiertes internes CAS-Signal zu erzeugen; und
eine CAS-Zwischenspeichereinheit zum Empfangen und Zwischenspeichern des internen CAS-Signals, des invertierten CAS-Signals, des internen Taktes, des DLL-Taktes, des DLL-Steuersignals, des externen CAS-Signals und des Bezugsspannungssignals, um ein endgültiges CAS-Signal und ein invertiertes endgültiges CAS-Signal zu erzeugen.
eine Taktsteuereinheit zum Empfang eines Sperrsignals für eine Verzögerungsverriegelungsschleife (DLL), eines DLL-Rücksetzsignals, eines Stromeinschaltsignals, eines Selbstauffrischungsanforderungssignals und eines Selbstauffrischungssignals, um ein DLL-Steuersignal und ein Taktauswahlsignal zu erzeugen;
eine Takterzeugungseinheit zum Empfang eines externen Taktes und des Stromeinschaltsignals, um einen internen Takt zu erzeugen;
eine DLL-Taktpuffereinheit zum Erzeugen eines DLL-Taktes unter Verwendung des externen Taktes; eine Puffereinheit für einen Spaltenadressentaktimpuls (CAS) zum Empfang und Puffern des DLL-Steuersignals, eines externen CAS-Signals und eines Bezugsspannungssignals, um ein internes CAS-Signal und ein invertiertes internes CAS-Signal zu erzeugen; und
eine CAS-Zwischenspeichereinheit zum Empfangen und Zwischenspeichern des internen CAS-Signals, des invertierten CAS-Signals, des internen Taktes, des DLL-Taktes, des DLL-Steuersignals, des externen CAS-Signals und des Bezugsspannungssignals, um ein endgültiges CAS-Signal und ein invertiertes endgültiges CAS-Signal zu erzeugen.
5. Halbleiterspeichergerät nach Anspruch 4,
dadurch gekennzeichnet, daß eine
Takttreibereinheit zum Empfang des internen Taktes, des
DLL-Taktes und des Taktauswahlsignals vorgesehen ist, um
einen dritten Takt zu erzeugen.
6. Halbleiterspeichergerät nach Anspruch 4,
dadurch gekennzeichnet, daß eine
Adressensignalpuffereinheit vorgesehen ist, zum Empfang
und Puffern des DLL-Steuersignals, eines externen
Adressensignals und eines Bezugsspannungssignals, um ein
internes Adressensignal und ein invertiertes internes
Adressensignal zu erzeugen, und daß eine
Adressenzwischenspeichereinheit zum Empfangen und
Zwischenspeichern des internen Adressensignals, des
invertierten internen Adressensignals, des internen
Taktes, des DLL-Taktes, des DLL-Steuersignals, des
externen Adressensignals und des Bezugsspannungssignals
vorgesehen ist, um ein endgültiges Adressensignal und
ein invertiertes endgültiges Adressensignal zu erzeugen.
7. Halbleiterspeichergerät nach Anspruch 4,
dadurch gekennzeichnet, daß die
Taktsteuereinheit aufweist:
eine Eingangseinheit zur Durchführung einer logischen Kombination des DLL-Sperrsignals, des DLL- Rücksetzsignals, des Selbstauffrischungsanforderungssignals und des Selbstauffrischungssignals; und
eine Zwischenspeichereinheit zum Zwischenspeichern eines Ausgangssignals der Eingangseinheit in Reaktion auf das Stromeinschaltsignal, und zur Ausgabe des Taktauswahlsignals.
eine Eingangseinheit zur Durchführung einer logischen Kombination des DLL-Sperrsignals, des DLL- Rücksetzsignals, des Selbstauffrischungsanforderungssignals und des Selbstauffrischungssignals; und
eine Zwischenspeichereinheit zum Zwischenspeichern eines Ausgangssignals der Eingangseinheit in Reaktion auf das Stromeinschaltsignal, und zur Ausgabe des Taktauswahlsignals.
8. Halbleiterspeichergerät nach Anspruch 4,
dadurch gekennzeichnet, daß die
Takterzeugungseinheit aufweist:
eine Puffereinheit zum Puffern und Verstärken einer Spannungsdifferenz zwischen dem Takt und dem invertierten Takt in Reaktion auf das Stromeinschaltsignal; und
eine Impulserzeugungseinheit zum Empfang eines Ausgangssignals der Puffereinheit, um den DLL-Takt zu erzeugen.
eine Puffereinheit zum Puffern und Verstärken einer Spannungsdifferenz zwischen dem Takt und dem invertierten Takt in Reaktion auf das Stromeinschaltsignal; und
eine Impulserzeugungseinheit zum Empfang eines Ausgangssignals der Puffereinheit, um den DLL-Takt zu erzeugen.
9. Halbleiterspeichergerät nach Anspruch 8,
dadurch gekennzeichnet, daß die
Puffereinheit einen Stromspiegelverstärker aufweist.
10. Halbleiterspeichergerät nach Anspruch 4,
dadurch gekennzeichnet, daß die
DLL-Taktpuffereinheit eine ungerade Anzahl an Invertern
aufweist.
11. Halbleiterspeichergerät nach Anspruch 5,
dadurch gekennzeichnet, daß die
Takttreibereinheit aufweist:
einen ersten Dreizustandspuffer, der auf den DLL-Takt und das Taktauswahlsignal reagiert;
einen zweiten Dreizustandspuffer, der auf den internen Takt und das Taktauswahlsignal reagiert;
eine Ausgangseinheit zum Empfang eines Ausgangssignals des zweiten Dreizustandspuffers, um einen Treibertakt zu erzeugen; und
eine Verzögerungseinheit zum Empfang des dritten Taktes, um eine Impulsbreite des Treibertakts zu bestimmen.
einen ersten Dreizustandspuffer, der auf den DLL-Takt und das Taktauswahlsignal reagiert;
einen zweiten Dreizustandspuffer, der auf den internen Takt und das Taktauswahlsignal reagiert;
eine Ausgangseinheit zum Empfang eines Ausgangssignals des zweiten Dreizustandspuffers, um einen Treibertakt zu erzeugen; und
eine Verzögerungseinheit zum Empfang des dritten Taktes, um eine Impulsbreite des Treibertakts zu bestimmen.
12. Halbleiterspeichergerät nach Anspruch 4,
dadurch gekennzeichnet, daß die
CAS-Puffereinheit aufweist:
eine Puffereinheit zum Puffern einer Spannungsdifferenz zwischen dem Bezugsspannungssignal und dem externen CAS-Signal in Reaktion auf das DLL-Steuersignal; und
eine Ausgangseinheit zum Empfang eines Ausgangssignals der Puffereinheit, um das interne CAS-Signal und das invertierte interne CAS-Signal zu erzeugen.
eine Puffereinheit zum Puffern einer Spannungsdifferenz zwischen dem Bezugsspannungssignal und dem externen CAS-Signal in Reaktion auf das DLL-Steuersignal; und
eine Ausgangseinheit zum Empfang eines Ausgangssignals der Puffereinheit, um das interne CAS-Signal und das invertierte interne CAS-Signal zu erzeugen.
13. Halbleiterspeichergerät nach Anspruch 12,
dadurch gekennzeichnet, daß die
Puffereinheit einen Stromspiegeldifferenzverstärker
aufweist.
14. Halbleiterspeichergerät nach Anspruch 12,
dadurch gekennzeichnet, daß die
Ausgangseinheit mehrere Inverter aufweist.
15. Halbleiterspeichergerät nach Anspruch 4,
dadurch gekennzeichnet, daß die
CAS-Zwischenspeichereinheit aufweist:
eine Steuereinheit zum Empfang des DLL-Steuersignals, des DLL-Taktes und des internen Taktes, um Steuersignale zu erzeugen; und
eine Zwischenspeichereinheit für den Empfang und das Zwischenspeichern der Steuersignale, des internen CAS-Signals und des invertierten internen CAS-Signals.
eine Steuereinheit zum Empfang des DLL-Steuersignals, des DLL-Taktes und des internen Taktes, um Steuersignale zu erzeugen; und
eine Zwischenspeichereinheit für den Empfang und das Zwischenspeichern der Steuersignale, des internen CAS-Signals und des invertierten internen CAS-Signals.
16. Halbleiterspeichergerät nach Anspruch 15,
dadurch gekennzeichnet, daß die
Zwischenspeichereinheit einen Differenzverstärker
aufweist.
17. Halbleiterspeichergerät nach Anspruch 4,
dadurch gekennzeichnet, daß die
Zugriffszeit des Halbleiterspeichergeräts kleiner ist
als 1,5 Nanosekunden.
18. Verfahren zur Ausbreitung eines Signals durch ein
Halbleiterspeichergerät mit folgenden Schritten:
Bereitstellung eines externen Taktes;
Puffern des externen Taktes;
Erzeugung eines Taktes einer Verzögerungsverriegelungsschleife (DLL), der im wesentlichen mit dem externen Takt synchronisiert ist; und
Bereitstellung des DLL-Taktes für einen Steuersignalpuffer und einen Adressenpuffer.
Bereitstellung eines externen Taktes;
Puffern des externen Taktes;
Erzeugung eines Taktes einer Verzögerungsverriegelungsschleife (DLL), der im wesentlichen mit dem externen Takt synchronisiert ist; und
Bereitstellung des DLL-Taktes für einen Steuersignalpuffer und einen Adressenpuffer.
19. Verfahren nach Anspruch 18,
gekennzeichnet durch den Schritt der
Bereitstellung des DLL-Taktes für einen CAS-Puffer.
20. Verfahren nach Anspruch 18,
gekennzeichnet durch den Schritt der
Erzeugung eines internen Steuersignals, das im
wesentlichen mit dem DLL-Takt synchronisiert ist.
21. Verfahren nach Anspruch 20,
dadurch gekennzeichnet, daß der Schritt
der Erzeugung eines internen Steuersignals von dem
Steuersignalpuffer in Reaktion auf den Empfang des
DLL-Taktes und eines externen Steuersignals durchgeführt
wird.
22. Verfahren nach Anspruch 18,
gekennzeichnet durch den Schritt der
Erzeugung eines internen Adressensignals, das im
wesentlichen mit dem DLL-Takt synchronisiert ist.
23. Verfahren nach Anspruch 22,
dadurch gekennzeichnet, daß der Schritt
der Erzeugung eines internen Adressensignals von dem
Adressenpuffer in Reaktion auf den Empfang des
DLL-Taktes und eines externen Adressensignals
durchgeführt wird.
24. Verfahren nach Anspruch 21,
gekennzeichnet durch folgende Schritte:
Dekodieren des internen Steuersignals; und
Erzeugung eines Befehlssignals in Reaktion auf den Schritt der Dekodierung.
Dekodieren des internen Steuersignals; und
Erzeugung eines Befehlssignals in Reaktion auf den Schritt der Dekodierung.
25. Verfahren nach Anspruch 18,
dadurch gekennzeichnet, daß das
Halbleiterspeichergerät eine Zugriffszeit von weniger
als 1,5 Nanosekunden aufweist.
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