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Technischer
Hintergrund
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Die
Erfindung betrifft eine Eingabeschaltung eines Halbleiterspeicherelements,
ein Halbleiterspeicherelement und ein Verfahren zum Steuern der
Eingabeschaltung eines Halbleiterspeicherelements sowie insbesondere
ein Halbleiterspeicherelement mit einer Eingabeschaltungsstruktur,
die in der Lage ist, Testmöglichkeiten
zu verbessern, und ein Verfahren zum Steuern der Eingabeschaltung
des Halbleiterspeicherelements.
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Dynamische
Speicher mit wahlfreiem Zugriff (dynamic random-access memories – DRAM)
mit doppelter Datenrate (double data rate – DDR) werden weitläufig als
Halbleiterspeicherelemente eingesetzt. Ein DDR-DRAM führt zwei Datenoperationen während eines
Taktzyklus durch, während
ein DRAM mit einfacher Datenrate (single data rate – SDR) eine Datenoperation
in einem Taktzyklus durchführt.
Aus diesem Grund ist die Verarbeitungsgeschwindigkeit des DDR-DRAMs
doppelt so hoch wie die des SDR-DRAMs.
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Ein
DDR-DRAM ist bei Verwendung einer Testvorrichtung mit niedriger
Geschwindigkeit schwierig zu testen, da die Datenverarbeitungsgeschwindigkeit
des DDR-DRAMs relativ hoch ist. Beispielsweise ist es schwierig,
einen DRAM zu testen, der bei einer Geschwindigkeit von 800 MHz
arbeitet, wenn eine Testvorrichtung mit einer Geschwindigkeit von
400 MHz verwendet wird.
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In
einem herkömmlichen
DRAM wird ein Taktsignal unter Verwendung eines Phasenregelkreises
(phase-locked loop – PLL)
erzeugt, der eine doppelt so hohe Frequenz wie ein Datenabtastsignal
aufweist, das in den DRAM eingegeben wird. Anschließend wird
der DRAM unter Verwendung des Taktsignals getestet. Jedoch sollten
in dem Testmodus Wechselstrom(alternating current – AC)-Parameter, wie
eine Daten-Setup-/Haltezeit
(tDS/DH) und DQSS, angepasst werden, um eine Datenverarbeitung,
beispielsweise eine Abtastung und Zeitverzögerung unter Verwendung des
durch den PLL erzeugten Taktsignals, bei einer doppelt so hohen
Frequenz wie das Datenabtastsignal durchzuführen. Dabei ist DQSS ein Parameter,
der durch eine Differenz zwischen einem internen Abtastsignal und
einem internen Taktsignal bestimmt wird.
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Dementsprechend
weist ein Halbleiterspeicherelement mit der herkömmlichen Eingabe-/Ausgabestruktur
begrenzte Testmöglichkeiten
auf.
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Der
Erfindung liegt das technische Problem zugrunde, eine Eingabeschaltung
für ein
Halbleiterspeicherelement, ein Halbleiterspeicherelement und ein
Verfahren zum Steuern der Eingabeschaltung eines Halbleiterspeicherelements
mit verbesserten und/oder schnelleren Testmöglichkeiten anzugeben.
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Zusammenfassung
der Erfindung
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Die
Erfindung löst
das oben beschriebene Problem mittels einer Eingabeschaltung eines
Halbleiterspeicherelements mit den Merkmalen des Patentanspruchs
1, eines Halbleiterspeicherelements mit den Merkmalen des Patentanspruchs
17 und eines Verfahrens zum Steuern der Ein gabeschaltung eines Halbleiterspeicherelements
mit den Merkmalen des Patentanspruchs 21.
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Vorteilhafte
Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben,
deren Wortlaut hiermit durch ausdrückliche Bezugnahme in die Beschreibung
aufgenommen wird, um unnötige Textwiederholungen
zu vermeiden.
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Eine
Ausgestaltung der Erfindung umfasst eine Eingabeschaltung eines
Halbleiterspeicherelements mit einer Datenabtastschaltung, die dazu
ausgebildet ist, ein Datenabtastsignal zu puffern, um ein erstes
internes Abtastsignal zu erzeugen und um ein zweites internes Abtastsignal
in Abhängigkeit
von dem ersten internen Abtastsignal und einen Betriebmodus des
Halbleiterspeicherelements zu erzeugen, sowie eine Dateneingabeschaltung,
die dazu ausgebildet ist, eine Datenverarbeitung an Eingabedaten
in Abhängigkeit
von dem ersten internen Abtastsignal, dem zweiten internen Abtastsignal
und dem Betriebsmodus durchzuführen,
um interne Schreibdaten zu erzeugen.
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Eine
weitere Ausgestaltung der Erfindung umfasst ein Verfahren zum Steuern
einer Eingabeschaltung eines Halbleiterspeicherelements, das ein Empfangen
von Eingangsdaten, ein Erzeugen eines ersten internen Abtastsignals
in Abhängigkeit
von einem Datenabtastsignal, ein Verzögern von Bits der Eingabedaten
in Abhängigkeit
von dem ersten internen Abtastsignal und einem Betriebsmodus des Halbleiterspeicherelements,
ein Erzeugen eines zweiten internen Abtastsignals in Abhängigkeit
von dem ersten internen Abtastsignal und dem Betriebsmodus, ein
Abtasten der verzögerten
Bits unter Verwendung des zweiten internen Abtastsignals und ein Speichern
der abgetasteten Bits beinhaltet.
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Vorteilhafte
Ausgestaltungen der Erfindung, die nachfolgend im Detail beschrieben
werden, sind in den Zeichnungen dargestellt.
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Kurze Beschreibung
der Figuren
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1 ist
ein Schaltungsdiagramm zur Darstellung eines Beispiels für ein Halbleiterspeicherelement
gemäß einer
Ausgestaltung, das einen Datenschreibpfad umfasst.
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2 ist
ein Schaltungsdiagramm zur Darstellung eines Beispiels für eine Schaltung
mit variabler Verzögerung,
die in dem Halbleiterspeicherelement gemäß 1 enthalten
ist.
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3 ist
ein Zeitablaufdiagramm zur Darstellung eines Beispiels für einen
Prozess, bei dem Steuersignale erzeugt werden, wenn das Halbleiterspeicherelement
gemäß 1 in
einem normalen Modus betrieben wird.
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4 ist
ein Zeitablaufdiagramm zur Darstellung eines Beispiels für einen
Betrieb des Halbleiterspeicherelements gemäß 1, wenn
das Halbleiterspeicherelement in einem normalen Modus betrieben
wird.
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5 ist
ein Zeitablaufdiagramm zur Darstellung eines Beispiels für einen
Prozess, bei dem Steuersignale erzeugt werden, wenn das Halbleiterspeicherelement
gemäß 1 in
einem Testmodus betrieben wird.
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6 ist
ein Zeitablaufdiagramm zur Darstellung eines Beispiels für einen
Betrieb des Halbleiterspeicherelements gemäß 1, wenn
das Halbleiterspeicherelement in einem Testmodus betrieben wird.
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7 ist
ein Schaltungsdiagramm zur Darstellung eines Halbleiterspeicherelements
gemäß einer
anderen Ausgestaltung, das einen Datenschreibpfad beinhaltet.
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Detaillierte
Beschreibung
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Nachfolgend
werden Ausgestaltungen unter Bezugnahme auf die beigefügten Zeichnungen
beschrieben. Allerdings können
Ausgestaltungen verschiedene Formen annehmen und sollten nicht als auf
die vorliegend beschriebenen Ausgestaltungen beschränkt angesehen
werden. Vielmehr dienen diese Ausgestaltungen zum Zwecke einer deutlichen und
vollständigen
Offenbarung und werden dem Fachmann den Schutzbereich der folgenden
Patentansprüche
vollständig
darlegen. In der vorliegenden Anmeldung bezeichnen gleiche Bezugszeichen durchweg
gleiche Elemente.
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Es
sei darauf hingewiesen, dass durch die Verwendung der Bezeichnungen
erstes, zweites usw., die vorliegend zum Beschreiben verschiedener Elemente
verwendet werden, die Elemente nicht durch diese Bezeichnungen eingeschränkt sind.
Diese Bezeichnungen werden verwendet, um ein Element von einem anderen
zu unterscheiden. Beispielsweise könnte ein erstes Element als
zweites Element bezeichnet werden und in gleicher Weise könnte ein
zweites Element als erstes Element bezeichnet werden, ohne den Bereich
der vorliegenden Erfindung zu verlassen. Vorliegend beinhaltet der
Begriff „und/oder" jede beliebige und
alle Kombinationen eines oder mehrerer der entsprechend aufgeführten Gegenstände.
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Es
sei darauf hingewiesen, dass ein Element, welches als mit einem
anderen Element „verbunden" oder „gekoppelt" bezeichnet wird,
direkt mit dem anderen Element verbunden oder gekoppelt sein kann,
oder dass Zwischenelemente vorhanden sein können. Wenn im Gegensatz hierzu
ein Element als mit einem anderen Element „direkt verbunden" oder „direkt
gekoppelt" bezeichnet
ist, sind keine Zwischenelemente vorhanden. Andere Wörter, die
benutzt werden, um die Beziehung zwischen Elementen zu beschreiben,
sollten in gleicher Weise interpretiert werden (z.B. „zwischen" gegenüber „direkt zwischen", „benachbart" gegenüber „direkt
benachbart" usw.).
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Die
vorliegend verwendete Terminologie dient dem Zweck der Beschreibung
besonderer Ausgestaltungen und ist nicht dazu gedacht, die Erfindung
zu beschränken.
Gemäß ihrer
vorliegenden Verwendung dienen die Singularformen „ein", „eines" und „der", „die", „das" auch dazu, die Pluralformen mit
einzuschließen,
es sei denn, dass der Kontext ausdrücklich etwas anderes anzeigt.
Es sei weiterhin darauf hingewiesen, dass die Begriffe „weist
auf", „aufweisend", „umfasst", „umfassend", „beinhaltet" und/oder „beinhaltend", wenn sie vorliegend
verwendet werden, die Gegenwart angegebener Merkmale, ganzer Zahlen,
Schritte, Operationen, Elemente und/oder Komponenten spezifizieren,
nicht jedoch die Gegenwart oder den Zusatz eines oder mehrerer weiterer
Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten
und/oder Gruppen von solchen ausschließen.
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Sofern
nicht anders definiert, besitzen alle vorliegend verwendeten Bezeichnungen
(einschließlich
technischer und wissenschaftlicher Bezeichnungen) dieselbe Bedeutung,
wie sie der Fachmann, zu dessen Fachgebiet die Erfindung gehört, für gewöhnlich versteht.
Es sei weiterhin angemerkt, dass Begriffe, beispielsweise solche,
die in gewöhnlich
verwendeten Wörterbüchern definiert
sind, so interpretiert werden sollten, dass sie eine Bedeutung besitzen,
die mit ihrer Bedeutung im Kontext des relevanten Fachgebiets konsistent
ist, und dass sie nicht in einer idealisierten oder übermäßig formalen
Bedeutung interpretiert werden, sofern dies nicht vorliegend ausdrücklich in
dieser Weise definiert ist.
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1 ist
ein Schaltungsdiagramm zur Darstellung eines Halbleiterspeicherelements
gemäß einer
Ausgestaltung, das einen Datenschreibpfad umfasst. Das Halbleiterspeicherelement 100 umfasst eine
Datenabtastschaltung 102 und eine Dateneingabeschaltung 104.
Die Datenabtastschaltung 102 umfasst einen Datenabtastpuffer 120,
eine Frequenzteiler 180, ein UND-Gatter 190 und
eine Verzögerungseinheit 195.
Die Dateneingabeschaltung 104 umfasst einen Dateneingabepuffer 110,
ein erstes Flip-Flop 130, eine Schaltung mit variabler
Verzögerung 140,
ein zweites Flip-Flop 150 und eine Latch-Schaltung 160.
Das Halbleiterspeicherelement 100 umfasst weiterhin ein
Speicherzellenfeld 170.
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Die
Datenabtastschaltung 102 ist dazu ausgebildet, ein Datenabtastsignal
DQS zu puffern, um ein erstes internes Abtastsignal PDS zu erzeugen. Darüber hinaus
ist die Datenabtastschaltung 102 dazu ausgebildet, ein
zweites internes Abtastsignal PDSD zu erzeugen, das in einem normalen
Modus und in einem Testmodus basierend auf dem ersten internen Abtastsignal
PDS und einem Betriebsmodus des Halbleiterspeicherelements unterschiedliche
Aktivierungszeitpunkte aufweist. Die Dateneingabeschaltung 104 ist
dazu ausgebildet, eine Datenverarbeitung an externen Daten DQ in
Abhängigkeit
von dem ersten internen Abtastsignal PDS und dem zweiten internen
Abtastsignal PDSD durchzuführen,
um interne Schreibdaten LATO<0:3> zu erzeugen.
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Der
Datenabtastpuffer 120 ist dazu ausgebildet, das Datenabtastsignal
DQS zu puffern, um das erste interne Abtastsignal PDS zu erzeugen.
Der Frequenzteiler 180 ist dazu ausgebildet, eine Frequenz des
ersten internen Abtastsignals PDS durch ein erstes Teilerverhältnis in
dem normalen Modus und durch ein zweites Teilerverhältnis in
einem Testmodus in Abhängigkeit
von einem Schreibsignal WRITE und einem Testmodussignal HSC zu teilen,
um ein frequenzgeteiltes Abtastsignal PDS_DIV zu erzeugen. Das UND-Gatter 190 ist
dazu ausgebildet, eine logische UND-Operation an dem ersten internen
Abtastsignal PDS und dem frequenzgeteilten Abtastsignal PDS_DIV
durchzuführen.
Die Verzögerungseinheit 195 ist
dazu ausgebildet, ein Ausgabesignal des UND-Gatters 190 zu
verzögern,
um das zweite interne Abtastsignal PDSD zu erzeugen. Die Verzögerungseinheit 195 kann
in das UND-Gatter 190 integriert sein.
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Der
Dateneingabepuffer 110 ist dazu ausgebildet, die externen
Daten DQ zu puffern, um erste interne Daten DIN zu erzeugen. Das
erste Flip-Flop 130 ist dazu ausgebildet, die ersten internen
Daten DIN in Abhängigkeit
von dem ersten internen Abtastsignal PDS abzutasten, um zweite interne
Daten DI<0:1> zu erzeugen, die zwei
Bits aufweisen. Die Schaltung mit va riabler Verzögerung 140 ist dazu ausgebildet,
jedes Bit der zweiten internen Daten DI<0:1> in
Abhängigkeit
von dem ersten internen Abtastsignal PDS und dem Testmodussignal
HSC zu verzögern,
um dritte interne Daten DID<0:3> zu erzeugen, die vier
Bits aufweisen. Die Schaltung mit variabler Verzögerung 140 kann Verzögerungszeiten der
Bits in Abhängigkeit
von dem Testmodussignal HSC variieren. Das zweite Flip-Flop 150 ist
dazu ausgebildet, die dritten internen Daten DID<0:3> in
Abhängigkeit
von dem zweiten internen Taktsignal PDSD neu zu ordnen, um vierte
interne Daten DIDD<0:3> zu erzeugen. Die Latch-Schaltung 160 ist dazu
ausgebildet, die vierten internen Daten DIDD<0:3> in
Abhängigkeit
von einem internen Taktsignal PCLKW zwischenzuspeichern.
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2 ist
ein Schaltungsdiagramm eines Beispiels für eine Schaltung mit variabler
Verzögerung 140,
die in dem Halbleiterspeicherelement 100 enthalten ist,
das in 1 gezeigt ist. Die Schaltung mit variabler Verzögerung 140 umfasst
einen ersten Verzögerungspfad 151,
einen zweiten Verzögerungspfad 152,
einen dritten Verzögerungspfad 153 und
einen vierten Verzögerungspfad 154.
Darüber
hinaus bezeichnet PDSB eine invertierte Form des Signals PDS und
HSCB bezeichnet eine invertierte Form des Signals HSC.
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Steuerungen
einiger Übertragungsgatter, z.B.
TG2, TG3, TG4 und TG5, sind derart dargestellt, dass sie PDS oder
HSC enthalten. Solche Übertragungsgatter
können
entweder PDS oder HSC als das Steuersignal verwenden, was von dem
Betriebsmodus des Halbleiterspeicherelements abhängt.
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Der
erste Verzögerungspfad 151 ist
dazu ausgebildet, ein erstes Bit DI<0> der
zweiten internen Daten um eine erste Verzögerungszeit zu verzögern, um
ein erstes Bit DID<0> der dritten internen
Daten zu erzeugen. Der zweite Verzögerungspfad 152 ist dazu
ausgebildet, ein zweites Bit DI<1> der zweiten internen
Daten um eine zweite Verzögerungszeit
zu verzögern,
um ein zweites Bit DID<1> der dritten internen
Daten zu erzeugen. Der dritte Verzögerungspfad 153 ist
dazu ausgebildet, das erste Bit DI<0> der zweiten internen
Daten um eine dritte Verzögerungszeit
zu verzögern,
um ein drittes Bit DID<2> der dritten internen
Daten zu erzeugen. Der vierte Verzögerungspfad 154 ist
dazu ausgebildet, das zweite Bit DI<1> der
zweiten internen Daten um eine vierte Verzögerungszeit zu verzögern, um
ein viertes Bit DID<3> der dritten internen
Daten zu erzeugen. Obwohl der vierte Verzögerungspfad so beschrieben wurde,
dass er um eine vierte Verzögerungszeit
verzögert,
kann die vierte Verzögerungszeit,
jedoch nicht notwendiger Weise, relativ zu der ersten, der zweiten
und der dritten Verzögerungszeit
gleich Null sein.
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In
dem Beispiel der 2 kann die Schaltung mit variabler
Verzögerung 140 Verzögerungszeiten
der Bits der dritten internen Daten DID<0:3> in Abhängigkeit
von dem Testmodussignal HSC verändern.
Beispielsweise kann das Steuersignal PDS oder HSC des Übertragungsgatters
TG2 ein Ausgabesignal eines ODER-Gatters sein, das eine ODER-Operation
an dem ersten internen Abtastsignal PDS und dem Testmodussignal
HSC durchführt. Wenn
das Testmodussignal HSC in einem normalen Modus auf einem niedrigen
Logikpegel deaktiviert ist, entspricht das Ausgabesignal des ODER-Gatters dem
ersten internen Abtastsignal PDS. Das Übertragungsgatter TG2 wird
in Abhängigkeit
von dem ersten internen Abtastsignal PDS in dem normalen Modus betrieben,
um ein Eingabesignal desselben um 0,5 Taktperioden zu verzögern. Wenn
andererseits das Testmodussignal HSC in einem Testmodus auf einem
hohen Logikpegel aktiviert ist, entspricht das Ausgabesignal des
ODER-Gatters dem Testmodussignal HSC mit hohem Logikpegel. Das Übertragungsgatter
TG2 wird in Abhängigkeit
von dem Testmodussignal HSC in dem Testmodus betrieben, um das Eingabesignal
ohne Verzögerung
durchzuleiten.
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In
dem normalen Modus wird das erste Bit DID<0> der
dritten internen Daten erzeugt, indem das erste Bit DI<0> der zweiten internen
Daten um 1,5 Taktperioden verzögert
wird. Das zweite Bit DID<1> der dritten internen
Daten wird erzeugt, indem das zweite Bit DI<1> der
zweiten internen Daten um eine Taktperiode verzögert wird. Das dritte Bit DID<2> der dritten internen
Daten wird erzeugt, indem das erste Bit DI<0> der
zweiten inter nen Daten um 0,5 Taktperioden verzögert wird. Das vierte Bit DID<3> der dritten internen
Daten wird erzeugt, ohne das zweite Bit DI<1> der
zweiten internen Daten zu verzögern.
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In
dem Testmodus werden das erste Bit DID<0> und
das dritte Bit DID<2> der dritten internen Daten
erzeugt, indem das erste Bit DI<0> der zweiten internen
Daten um 0,5 Taktperioden verzögert
wird, da die Übertragungsgatter
TG2 und TG3 ihre jeweiligen Eingabesignale ohne Verzögerung in
Abhängigkeit
von dem Testmodussignal HSC anstelle des ersten internen Abtastsignals
PDS durchleiten. Das zweite Bit DID<1> und
das vierte Bit DID<3> der dritten internen
Daten werden erzeugt, ohne das zweite Bit DI<1> der
zweiten internen Daten zu verzögern, da
die Übertragungsgatter
TG4 und TG5 ihre jeweiligen Eingabesignale ohne Verzögerung in
Abhängigkeit
von dem Testmodussignal HSC anstelle des ersten internen Abtastsignals
PDS durchleiten.
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Der
erste Verzögerungspfad 151 umfasst
ein erstes Übertragungsgatter
TG1, ein zweites Übertragungsgatter
TG2, ein drittes Übertragungsgatter TG3,
ein erstes Latch 141, ein zweites Latch 142, ein drittes
Latch 143 und einen ersten Invertierer INV1.
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Das
erste Übertragungsgatter
TG1 überträgt das erste
Bit DI<0> der zweiten internen
Daten in Abhängigkeit
von dem ersten internen Abtastsignal PDS und einem invertierten
Signal PDSB des ersten internen Abtastsignals PDS. Das erste Latch 141 speichert
ein Ausgabesignal des ersten. Übertragungsgatters
TG1 zwischen. Das zweite Übertragungsgatter
TG2 überträgt ein Ausgabesignal
des ersten Latch 141 in Abhängigkeit von dem ersten internen
Abtastsignal PDS und dem invertierten Signal PDSB des ersten internen
Abtastsignals PDS oder einem Testmodussignal HSC und einem invertierten Signal
HSCB des Testmodussignals HSC. Das zweite Latch 142 speichert
ein Ausgabesignal des zweiten Übertragungsgatters
TG2 zwischen. Das dritte Übertragungsgatter
TG3 überträgt ein Ausgabesignal
des zweiten Latch 142 in Abhängigkeit von dem ersten internen
Abtastsignal PDS und dem invertierten Abtastsignals PDSB des ersten
inter nen Abtastsignals PDS oder dem Testmodussignal HSC und dem
invertierten Signal HSCB des Testmodussignals HSC. Das dritte Latch 143 speichert
ein Ausgabesignal des dritten Übertragungsgatters
TG3 zwischen. Der erste Invertierer INV1 invertiert ein Ausgabesignal
des dritten Latch 143.
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Der
zweiten Verzögerungspfad 152 umfasst ein
viertes Übertragungsgatter
TG4, ein fünftes Übertragungsgatter
TG5, ein viertes Latch 144, ein fünftes Latch 145, einen
zweiten Invertierer INV2 und einen dritten Invertierer INV3.
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Das
vierte Übertragungsgatter
TG4 überträgt das zweite
Bit DI<1> der zweiten internen
Daten in Abhängigkeit
von dem ersten internen Abtastsignal PDS und dem invertierten Signal
PDSB des ersten internen Abtastsignal PDS oder dem Testmodussignal
HSC und dem invertierten Signal HSCB des Testmodussignals HSC. Das
vierte Latch 144 speichert ein Ausgabesignal des vierten Übertragungsgatters TG4
zwischen. Das fünfte Übertragungsgatter
TG5 überträgt ein Ausgabesignal
des vierten Latch 144 in Abhängigkeit von dem ersten internen
Abtastsignal PDS und dem invertierten Signal PDSB des ersten internen
Abtastsignals PDS oder dem Testmodussignal HSC und dem invertierten
Signal HSCB des Testmodussignals HSC. Das fünfte Latch 145 speichert ein
Ausgabesignal des fünften Übertragungsgatters TG5
zwischen. Der zweite Invertierer INV2 invertiert ein Ausgabesignal
des fünften
Latch 145. Der dritte Invertierer INV3 invertiert ein Ausgabesignal
des zweiten Invertierers INV2.
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Der
dritte Verzögerungspfad 153 umfasst
ein sechstes Übertragungsgatter
TG6, ein sechstes Latch 146, einen vierten Invertierer
INV4, einen fünften
Invertierer INV5 und einen sechsten Invertierer INV6.
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Das
sechste Übertragungsgatter
TG6 überträgt das erste
Bit DI<1> der zweiten internen
Daten in Abhängigkeit
von dem ersten internen Abtastsignal PDS und einem invertierten
Signal PDSB des ersten internen Abtastsignals PDS. Das sechste Latch 146 speichert
ein Ausgabesignal des sechsten Übertragungsgatters
TG6 zwischen. Der vierte Invertierer INV4 invertiert ein Ausgabesignal
des sechsten Latch 146. Der fünfte Invertierer INV5 invertiert
ein Ausgabesignal des vierten Invertierers INV4. Der sechste Invertierer
INV6 invertiert ein Ausgabesignal des fünften Invertierers INV5.
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Der
vierte Verzögerungspfad 154 umfasst
einen siebten Invertierer INV7, einen achten Invertierer INV8, einen
neunten Invertierer INV9 und einen zehnten Invertierer INV10.
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Der
siebte Invertierer INV7 invertiert das zweite Bit DI<1> der zweiten internen
Daten. Der achte Invertierer INV8 invertiert ein Ausgabesignal des
siebten Invertierers INV7. Der neunte Invertierer INV9 invertiert
ein Ausgabesignal des achten Invertierers INV8. Der zehnte Invertierer
INV10 invertiert ein Ausgabesignal des neunten Invertierers INV9.
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3 ist
ein Zeitablaufdiagramm zur Darstellung eines Beispiels für einen
Prozess, bei dem Steuersignale erzeugt werden, wenn das Halbleiterspeicherelement 100 gemäß 1 in
einem normalen Modus betrieben wird.
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Bezugnehmend
auf 3 wird das Datenabtastsignal DQS synchron mit
dem Taktsignal CK erzeugt. Das Schreibsignal WRITE wird in Abhängigkeit
von dem Taktsignal CK aktiviert. Das interne Taktsignal PLCKW wird
in Abhängigkeit
von dem Schreibsignal WRITE nach einer vorbestimmten Verzögerungszeit
aktiviert. Das erste interne Abtastsignal PDS wird in Abhängigkeit
von dem Datenabtastsignal DQS aktiviert. Das frequenzgeteilte Datenabtastsignal
PDS_DIV wird in Abhängigkeit
von einer steigenden Flanke eines zweiten Pulses des ersten internen
Abtastsignals PDS aktiviert. Das zweite interne Abtastsignal PDSD
wird in Abhängigkeit
von der steigenden Flanke des zweiten Pulses des ersten internen
Abtastsignals PDS nach einer Verzögerungszeit tD1 gegenüber der
steigenden Flanke des frequenzgeteilten Abtastsignals PDS_DIV aktiviert.
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4 ist
ein Zeitablaufdiagramm zur Darstellung eines Beispiels für einen
Betrieb des Halbleiterspeicherelements 100 gemäß 1,
wenn das Halbleiterspeicherelement 100 in einem normalen Modus
betrieben wird.
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5 ist
ein Zeitablaufdiagramm zur Darstellung eines Beispiels für einen
Prozess, bei dem Steuersignale erzeugt werden, wenn das Halbleiterspeicherelement 100 gemäß 1 in
einem Testmodus arbeitet.
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Bezugnehmend
auf 5 wird das Datenabtastsignal DQS synchron mit
dem Taktsignal CK erzeugt. Das interne Taktsignal PCLKW wird in
Abhängigkeit
von dem Schreibsignal WRITE nach einer vorbestimmten Verzögerungszeit
aktiviert. Das erste interne Abtastsignal PDS wird in Abhängigkeit
von dem Datenabtastsignal DQS aktiviert. Das frequenzgeteilte Abtastsignal
PDS_DIV wird in Abhängigkeit
von einer steigenden Flanke des ersten internen Abtastsignals PDS
aktiviert. Das zweite interne Abtastsignal PDSD wird in Abhängigkeit
von der steigenden Flanke des ersten internen Abtastsignals PDS
nach einer Verzögerungszeit
tD2 gegenüber
der steigenden Flanke des frequenzgeteilten Abtastsignals PDS_DIV
aktiviert.
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6 ist
ein Zeitablaufdiagramm zur Darstellung eines Beispiels für einen
Betrieb des Halbleiterspeicherelements 100 gemäß 1,
wenn das Halbleiterspeicherelement 100 in einem Testmodus betrieben
wird.
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Nachfolgend
werden Operationen des Halbleiterspeicherelements 100 gemäß einer
Ausgestaltung unter Bezugnahme auf 1 bis 6 beschrieben.
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Das
Halbleiterspeicherelement 100 ist dazu ausgebildet, eine
Datenverarbeitung der Daten DQ, die in das Halbleiterspeicherelement 100 eingegeben werden,
in Abhängigkeit
von dem Datenabtastsignal DQS durchzuführen, das in das Halbleiterspeicherelement 100 eingegeben
wird, um die internen Schreibdaten LAT<0:3> zu
erzeugen. Somit kann das Halbleiterspeicherelement 100 die
internen Schreibdaten LAT<0:3> erzeugen, indem es
eine Datenverarbeitung, wie Abtasten, Zeitverzögern und Zwi schenspeichern,
an den Daten DQ durchführt,
die von außen
eingegeben werden, ohne eine Abweichung zwischen Taktsignal und
zu schreibenden Daten zu berücksichtigen.
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Das
erste interne Abtastsignal PDS, welches ein Datenabtastsignal DQS
ist, das durch den Datenabtastpuffer 120 gepuffert wird,
wird mittels des Frequenzteilers 180 geteilt. Das UND-Gatter 190 führt eine
logische UND-Operation
an dem ersten internen Abtastsignal PDS und dem frequenzgeteilten Abtastsignal
PDS_DIV durch. Die Verzögerungseinheit 195 ist
dazu ausgebildet, ein Ausgabesignal des UND-Gatters 190 zu
verzögern,
um das zweite interne Abtastsignal PDSD zu erzeugen.
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In
einem normalen Modus, d.h. wenn das Schreibsignal WRITE aktiviert
und das Testmodussignal HSC deaktiviert ist, teilt der Frequenzteiler 180 eine
Frequenz des ersten internen Abtastsignals PDS durch ein erstes
Teilerverhältnis,
um das frequenzgeteilte Abtastsignal PDS_DIV zu erzeugen.
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In
einem Testmodus, d.h. wenn sowohl das Schreibsignal WRITE als auch
das Testmodussignal HSC aktiviert sind, teilt der Frequenzteiler 180 eine Frequenz
des ersten internen Abtastsignals PDS durch ein zweites Teilerverhältnis, um
das frequenzgeteilte Abtastsignal PDS_DIV zu erzeugen. Das UND-Gatter 190 führt eine
logische UND-Operation an dem ersten internen Abtastsignal PDS und
dem frequenzgeteilten Abtastsignal PDS_DIV durch, um das zweite
interne Abtastsignal PDSD zu erzeugen.
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Das
erste Teilerverhältnis
und das zweite Teilerverhältnis
können
auf Grundlage einer Burstlänge (BL)
bestimmt werden. Beispielsweise kann das erste Teilerverhältnis die
Hälfte
der Burstlänge
(BL) sein und das zweite Teilerverhältnis kann ein Viertel der Burstlänge (BL)
sein.
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Das
erste Flip-Flop 130 wird durch das erste interne Abtastsignal
PDS gesteuert. In 4 sind vier Bits DQ0, DQ1, DQ2
und DQ3 in den ersten internen Daten DIN enthalten. In 6 sind
zwei Bits DQ0 und DQ1 in den ersten internen Daten DIN enthalten.
In beiden Fällen
wird das erste inter ne Abtastsignal PDS dazu verwendet, die ersten
internen Daten DIN abzutasten, um die zweiten internen Daten DI<0:1> zu erzeugen, wobei
abwechselnde Bits der ersten internen Daten DIN an Stelle der einzelnen zweiten
internen Daten DI<0> und DI<1> auftreten.
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Die
Schaltung mit variabler Verzögerung 140 überträgt die zweiten
internen Daten DI<0:1>, die zwei Bits aufweisen,
durch Verzögerungspfade
mit unterschiedlichen Verzögerungszeiten,
um die dritten internen Daten DID<0:3> zu erzeugen, die vier
Bits aufweisen. Das erste Bit DI<0> der zweiten internen Daten
DI<0:1> wird verwendet, um
das erste und das dritte Bit DID<0> und DID<2> der dritten internen
Daten DID<0:3> zu erzeugen, und das
zweite Bit DI<1> der zweiten internen
Daten DI<0:1> wird verwendet, um
die zweiten und vierten Bits DID<1> und DID<3> der dritten internen
Daten DID<0:3> zu erzeugen.
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Gemäß einer
Ausgestaltung sind die Verzögerungen
durch den ersten, den zweiten, den dritten und den vierten Verzögerungspfad 151, 152, 153 und 154 so
gewählt,
dass gültige
Daten der zweiten internen Daten DI<0:1> in
allen der dritten internen Daten DID<0:3> enthalten
sind, die ausgerichtet sind, um durch das zweiten interne Abtastsignal
PDSD abgetastet zu werden. Im Beispiel gemäß 4 ist jedes der
Bits der ersten internen Daten DIN in den dritten internen Daten
DID<0:3> enthalten. Da in 6 die ersten
internen Daten DIN nur zwei Bits umfassten, werden die Bits DQ0
und DQ1 für
die vier Bits der dritten internen Daten DID<0:3> in
dem Testmodus dupliziert.
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Das
zweite Flip-Flop 150 ist dazu ausgebildet, die dritten
internen Daten DID<0:3> in Abhängigkeit
von dem zweiten internen Abtastsignal PDSD zeitlich neu anzuordnen,
um die vierten internen Daten DIDD<0:3> zu erzeugen. Da in
dem normalen Modus DID<0> und DID<2> ausgehend von DI<0> erzeugt wurden, die
DQ0 und DQ2 beinhalten, und da die Schaltung mit variabler Verzögerung 140 DI<0> stärker als DID<2> verzögert, um
DID<0> zu erzeugen, ist DQ0
aus DID<0> mit DQ2 aus DID<2> ausgerichtet, um mit
dem zweiten internen Abtastsignal PDSD zeitlich neu ausge richtet
zu werden. Auf diese Weise werden DIDD<0> und
DIDD<2> in Abhängigkeit
von dem zweiten internen Abtastsignal PDSD zu DQ0 bzw. DQ2. In gleicher
Weise werden DIDD<1> und DIDD<3> zu DQ1 bzw. DQ3. In
gleicher Weise werden in dem Testmodus, in dem DID<0> und DID<2> gleich DQ0 und DID<1> und DID<3> gleich DQ1 sind, DIDD<0> und DIDD<2> zu DQ0, und DIDD<1> und DIDD<3> werden zu DQ1.
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Die
Latch-Schaltung 160 speichert die vierten internen Daten
DIDD<0:3> in Abhängigkeit
von einem internen Taktsignal PCLKW zwischen. Die internen Schreibdaten
LATO<0:3>, welche ein Ausgabesignal
der Latch-Schaltung 160 sind,
werden an das Speicherzellenfeld 170 angelegt.
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Bezugnehmend
auf 3 und 5 weist das frequenzgeteilte
Abtastsignal PDS_DIV eine Frequenz auf, die halb so groß wie die
Frequenz des ersten internen Abtastsignals PDS in dem normalen Modus
ist. Das zweite interne Abtastsignal PDSD wird nach etwa einer Taktperiode
bezogen auf eine steigende Flanke des frequenzgeteilten Abtastsignals PDS_DIV
aktiviert. Allerdings weist das frequenzgeteilte Abtastsignal PDS_DIV
in dem Testmodus dieselbe Periode wie das erste interne Abtastsignal
PDS auf und das zweite interne Abtastsignal PDSD wird nach etwa
drei Vierteln einer Taktperiode bezogen auf eine steigende Flanke
des frequenzgeteilten Abtastsignals PDS_DIV aktiviert. Die Verzögerungszeiten
tD1 und tD2 der Verzögerungseinheit 195 sind derart
eingestellt, dass das Flip-Flop die ausgerichteten Bits der dritten
internen Daten DID<0:3> in Abhängigkeit
von dem zweiten internen Abtastsignal PDSD abtasten kann.
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Wie
oben beschrieben, ist das Halbleiterspeicherelement 100 gemäß einer
Ausgestaltung, die in 1 gezeigt ist, dazu ausgebildet,
das erste Flip-Flop 130 und
die Schaltung mit variabler Verzögerung 140,
die in der Dateneingabeschaltung 104 enthalten sind, unter
Verwendung des ersten internen Abtastsignals PDS zu steuern, das
ein gepuffertes Signal des Datenabtastsignals DQS ist. Das Datenabtastsignal
DQS wird von außen
(z.B. von einer Speichertestvorrichtung) im Testmodus empfangen. Des
Weiteren ist das Halbleiterspeicherelement 100 gemäß einer
Ausgestal tung, die in 1 gezeigt ist, dazu ausgebildet,
das erste interne Abtastsignal PDS in dem normalen Modus durch BL/2
und in dem Testmodus durch BL/4 zu teilen, ohne ein doppelt so schnelles
Taktsignal von einem PLL zu verwenden. Des Weiteren brauchen die
Parameter tDS/DH nicht verändert
zu werden, da die ersten internen Daten DIN abgetastet werden, indem
das erste interne Abtastsignal PDS sowohl in dem normalen Modus
als auch in dem Testmodus verwendet wird. Wie sich des Weiteren
aus 3 und 5 ergibt, ist die Zeitperiode
zwischen einer steigenden Flanke des zweiten internen Abtastsignals
PDSD und einer steigenden Flanke des internen Taktsignals PCLKW
in dem Testmodus um einen halben Takt länger als die Zeitperiode in
dem normalen Modus.
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7 ist
ein Schaltungsdiagramm zur Darstellung eines Halbleiterspeicherelements,
das einen Datenschreibpfad gemäß einer
anderen Ausgestaltung aufweist. Das Halbleiterspeicherelement 200 umfasst
eine Datenabtastschaltung 202 und eine Dateneingabeschaltung 204.
Die Datenabtastschaltung 202 umfasst einen Datenabtastpuffer 220,
einen ersten Frequenzteiler 280, einen zweiten Frequenzteiler 285,
ein erstes UND-Gatter 290, einen Invertierer 293,
ein zweites UND-Gatter 291, ein drittes UND-Gatter 292 und
eine Verzögerungseinheit 295. Die
Dateneingabeschaltung 204 umfasst einen Dateneingabepuffer 210,
ein erstes Flip-Flop 230, eine Schaltung mit variabler
Verzögerung 240,
ein zweites Flip-Flop 250 und eine Latch-Schaltung 260.
Das Halbleiterspeicherelement 200 umfasst weiterhin ein Speicherzellenfeld 270.
Der Invertierer 293 und das zweite UND-Gatter 291 können in
dem ersten Frequenzteiler 280 enthalten sein und das dritte UND-Gatter 292 kann
in dem zweiten Frequenzteiler 285 enthalten sein.
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Die
Datenabtastschaltung 202 ist dazu ausgebildet, ein Datenabtastsignal
DQS zu puffern, um ein erstes internes Abtastsignal PDS zu erzeugen. Des
Weiteren ist die Datenabtastschaltung 202 dazu ausgebildet,
ein zweites internes Abtastsignal PDSD zu erzeugen, das in einem
normalen Modus und in einem Testmodus basierend auf dem ersten internen Abtastsignal
PDS und einem Betriebsmodus des Halbleiterspeicherelements uner schiedliche
Aktivierungszeitpunkte aufweist. Die Dateneingabeschaltung 204 ist
dazu ausgebildet, eine Datenverarbeitung an externen Daten DQ in
Abhängigkeit
von dem ersten internen Abtastsignal PDS und dem zweiten internen
Abtastsignal PDSD durchzuführen,
um interne Schreibdaten LATO<0:3> zu erzeugen.
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Der
Datenabtastpuffer 220 ist dazu ausgebildet, Datenabtastsignale
DQS zu puffern, um das erste interne Abtastsignal PDS zu erzeugen.
Der Invertierer 293 ist dazu ausgebildet, das Testmodussignal HSC
zu invertieren. Das zweite UND-Gatter 291 ist dazu ausgebildet,
eine logische UND-Operation
an dem Schreibsignal WRITE und einem Ausgangssignal des Invertierers 293 durchzuführen. Der
erste Frequenzteiler 280 ist dazu ausgebildet, eine Frequenz
des ersten internen Abtastsignals PDS durch ein erstes Teilerverhältnis zu
teilen, um ein erstes frequenzgeteiltes Abtastsignal PDS_DIV1 in
Abhängigkeit
von einem Ausgabesignal des zweiten UND-Gatters 291 zu
erzeugen. Der zweite Frequenzteiler 285 ist dazu ausgebildet,
eine Frequenz des ersten internen Abtastsignals PDS durch ein zweites
Teilerverhältnis
zu teilen, um ein zweites frequenzgeteiltes Abtastsignal PDS_DIV2
in Abhängigkeit
von einem Ausgabesignal des dritten UND-Gatters 292 zu
erzeugen. Das erste UND-Gatter 290 ist dazu ausgebildet,
eine logische UND-Operation an dem ersten internen Abtastsignal
PDS, dem ersten frequenzgeteilten Abtastsignal PDS_DIV1 und dem
zweiten frequenzgeteilten Abtastsignal PDS_DIV2 durchzuführen, um
das zweite interne Abtastsignal PDSD zu erzeugen. Auf diese Weise
kann der ersten Frequenzteiler 280 aktiviert werden, um
das erste frequenzgeteilte Abtastsignal PDS_DIV1 zu erzeugen, wenn
das Testmodussignal deaktiviert ist, wohingegen der zweite Frequenzteiler 285 aktiviert
sein kann, um das zweite frequenzgeteilte Abtastsignal PDS_DIV2
zu erzeugen, wenn das Testmodussignal aktiviert ist. Wie oben beschrieben,
können
der Invertierer 293 und das zweite UND-Gatter 291 in
dem ersten Frequenzteiler 280 enthalten sein und das dritte UND-Gatter 292 kann
in dem zweiten Frequenzteiler 285 enthalten sein.
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Der
Dateneingabepuffer 210 ist dazu ausgebildet, die externen
Daten DQ zu puffern, um erste interne Daten DIN zu erzeugen. Das
erste Flip-Flop 230 ist dazu ausgebildet, die ersten internen
Daten DIN in Abhängigkeit
von dem ersten internen Abtastsignal PDS abzutasten, um zweite interne
Daten DI<0:1> zu erzeugen, die zwei
Bits aufweisen. Die Schaltung mit variabler Verzögerung 240 ist dazu ausgebildet,
jedes Bit der zweiten internen Daten DI<0:1> in
Abhängigkeit
von dem ersten internen Abtastsignal PDS und dem Testmodussignal
HSC zu verzögern,
um dritte interne Daten DID<0:3> zu erzeugen, die vier
Bits aufweisen. Das zweite Flip-Flop 250 ist dazu ausgebildet,
die dritten internen Daten DID<0:3> in Abhängigkeit
von dem zweiten internen Abtastsignal PDSD neu anzuordnen, um vierte
interne Daten DIDD<0:3> zu erzeugen. Die Latch-Schaltung 260 ist
dazu ausgebildet, die vierten internen Daten DIDD<0:3> in Abhängigkeit
von einem internen Taktsignal PCLKW zwischenzuspeichern.
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Nachfolgend
werden Operationen des Halbleiterspeicherelements 200 gemäß einer
beispielhaften Ausgestaltung der vorliegenden Erfindung beschrieben,
die in 7 gezeigt ist.
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In
dem Halbleiterspeicherelement 200 weicht die Datenabtastschaltung 202 von
derjenigen in 1 ab.
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Der
erste Frequenzteiler 280 wird in dem normalen Modus aktiviert
und teilt das erste interne Abtastsignal PDS durch BL/2, um das
erste frequenzgeteilte Abtastsignal PDS_DIV1 in Abhängigkeit
von dem Schreibsignal WRITE und dem Testmodussignal HSC zu erzeugen.
Der zweite Frequenzteiler 285 wird in dem Testmodus aktiviert
und teilt das erste interne Abtastsignal PDS durch BL/4, um das
zweite frequenzgeteilte Abtastsignal PDS_DIV2 in Abhängigkeit
von dem Schreibsignal WRITE und dem Testmodussignal HSC zu erzeugen.
Hierbei bezeichnet BL eine Burstlänge eines Halbleiterspeicherelements.
Wenn beispielsweise BL den Wert 4 annimmt, teilt der erste Frequenzteiler 280 das
erste interne Abtastsignal PDS durch 2, um das erste frequenzgeteilte
Abtastsignal PDS_DIV1 zu erzeugen, und der zweite Frequenzteiler 285 teilt
das erste interne Abtastsignal PDS durch 1, um das zweite frequenzgeteilte
Abtastsignal PDS_DIV2 zu erzeugen.
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Das
Halbleiterspeicherelement 200 gemäß der in 7 gezeigten
Ausgestaltung ist dazu ausgebildet, das erste Flip-Flop 230 und
die Schaltung mit variabler Verzögerung 240,
die in der Dateneingabeschaltung 204 enthalten sind, unter
Verwendung des ersten internen Abtastsignals PDS zu steuern, bei dem
es sich um ein gepuffertes Signal des Datenabtastsignals DQS handelt.
Das Datenabtastsignal DQS wird in dem Testmodus in das Halbleiterspeicherelement 200 eingegeben.
Des Weiteren kann in dem Halbleiterspeicherelement 200 gemäß 7 der
Parameter tDS/DH unverändert
bleiben, da die ersten internen Daten DIN abgetastet werden, indem das
erste interne Abtastsignal PDS sowohl in dem normalen Modus als
auch in dem Testmodus verwendet wird. Des Weiteren ist ähnlich der
in 1 gezeigten Schaltung die Zeitperiode zwischen
einer steigenden Flanke des zweiten internen Abtastsignals PDSD
und einer steigenden Flanke des internen Taktsignals PCLKW in dem
Testmodus einen halben Takt länger
als die Zeitperiode in dem normalem Modus.
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Wie
oben beschrieben, kann das Halbleiterspeicherelement, das eine Eingabeschaltung
gemäß einer
erfindungsgemäßen Ausgestaltung
enthält,
ein internes Abtastsignal erzeugen, das unterschiedliche Aktivierungszeitpunkte
in einem normalen Modus und in einem Testmodus aufweist, und kann
mit hoher Geschwindigkeit unter Verwendung des internen Datenabtastsignals
getestet werden. Des Weiteren kann das Halbleiterspeicherelement,
das eine Eingabeschaltung gemäß einer
erfindungsgemäßen Ausgestaltung
enthält,
interne Datenabtastsignale verwenden, die in dem normalen Modus
und in dem Testmodus durch ein jeweils unterschiedliches Teilerverhältnis geteilt
werden. Dies führt
dazu, dass die AC-Parameter,
wie tDS/DH und DQSS, nicht verändert
werden müssen
und dass die Testmöglichkeiten nicht
beschränkt
sein müssen.
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Während beispielhafte
Ausgestaltungen der vorliegenden Erfindung und ihre Vorteile detailliert beschrieben
wurden, sei darauf hingewiesen, dass verschiedene Änderungen,
Ersetzungen und Umgestaltungen vorgenommen werden können, ohne
den Bereich der Erfindung verlassen.