JP2003085999A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C2207/22—Control and timing of internal memory operations
- G11C2207/229—Timing of a write operation
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 テスト時間が短くて済む半導体記憶装置を提
供する。 【解決手段】 このDDR SDRAMは、通常動作時
はライトレイテンシを持った書込動作を行ない、テスト
時はライトコマンドWRTの1クロックサイクル前にデ
ータストローブ信号DQSおよびデータ信号を受けてラ
イトレイテンシを持たない書込動作を行なう。したがっ
て、低い周波数でテストを行なう場合でもテスト時間が
短くて済む。
供する。 【解決手段】 このDDR SDRAMは、通常動作時
はライトレイテンシを持った書込動作を行ない、テスト
時はライトコマンドWRTの1クロックサイクル前にデ
ータストローブ信号DQSおよびデータ信号を受けてラ
イトレイテンシを持たない書込動作を行なう。したがっ
て、低い周波数でテストを行なう場合でもテスト時間が
短くて済む。
Description
【0001】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、クロック信号に同期して外部制御信号、外
部アドレス信号および外部データ信号を取込む半導体記
憶装置に関する。
関し、特に、クロック信号に同期して外部制御信号、外
部アドレス信号および外部データ信号を取込む半導体記
憶装置に関する。
【0002】
【従来の技術】近年、クロック信号の立上がりエッジお
よび立下がりエッジの両方に同期して、外部データ信号
を取込むDDR(Double Data Rate) SDRAM(Sy
nchronous DRAM)が開発されている。このDDR SD
RAMでは、メモリシステムにおけるチップ間のタイム
スキューを最小化するためにデータストローブ信号が使
用され、1クロックサイクルのライトレイテンシをもつ
書込動作が行なわれる。
よび立下がりエッジの両方に同期して、外部データ信号
を取込むDDR(Double Data Rate) SDRAM(Sy
nchronous DRAM)が開発されている。このDDR SD
RAMでは、メモリシステムにおけるチップ間のタイム
スキューを最小化するためにデータストローブ信号が使
用され、1クロックサイクルのライトレイテンシをもつ
書込動作が行なわれる。
【0003】
【発明が解決しようとする課題】しかし、このようなD
DR SDRAMでは、ライトレイテンシを持っている
ため、1回のデータ書込みに最小限必要な時間tRCは
5クロックサイクルとなり(図12参照)、低周波数で
テストする場合にテスト時間が長くなり、テストコスト
が高くなるという問題があった。
DR SDRAMでは、ライトレイテンシを持っている
ため、1回のデータ書込みに最小限必要な時間tRCは
5クロックサイクルとなり(図12参照)、低周波数で
テストする場合にテスト時間が長くなり、テストコスト
が高くなるという問題があった。
【0004】それゆえに、この発明の主たる目的は、テ
スト時間が短くて済む半導体記憶装置を提供することで
ある。
スト時間が短くて済む半導体記憶装置を提供することで
ある。
【0005】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、クロック信号に同期して外部制御信号、外部
アドレス信号および外部データ信号を取込む半導体記憶
装置であって、複数行複数列に配置された複数のメモリ
セルと、それぞれ複数行に対応して設けられた複数のワ
ード線と、それぞれ複数列に対応して設けられた複数の
ビット線対とを含むメモリアレイと、外部制御信号によ
ってアクティブ命令がされたことに応じて、外部アドレ
ス信号を行アドレス信号として取込み、取込んだ行アド
レス信号に従って複数のワード線のうちのいずれかのワ
ード線を選択し、選択したワード線に対応する各メモリ
セルを活性化させる行選択回路と、外部制御信号によっ
てライト命令がされたことに応じて、外部アドレス信号
を列アドレス信号として取込み、取込んだ列アドレス信
号に従って複数のビット線対のうちのいずれかのビット
線対を選択する列選択回路と、通常動作時はライト命令
がされてから予め定められた第1時間が経過した後に外
部データ信号を取込み、テスト時はアクティブ命令がさ
れたことに応じて外部データ信号を取込み、取込んだ外
部データ信号を列選択回路によって選択されたビット線
対を介して行選択回路によって活性化されたメモリセル
に書込む書込回路とを備えたものである。
憶装置は、クロック信号に同期して外部制御信号、外部
アドレス信号および外部データ信号を取込む半導体記憶
装置であって、複数行複数列に配置された複数のメモリ
セルと、それぞれ複数行に対応して設けられた複数のワ
ード線と、それぞれ複数列に対応して設けられた複数の
ビット線対とを含むメモリアレイと、外部制御信号によ
ってアクティブ命令がされたことに応じて、外部アドレ
ス信号を行アドレス信号として取込み、取込んだ行アド
レス信号に従って複数のワード線のうちのいずれかのワ
ード線を選択し、選択したワード線に対応する各メモリ
セルを活性化させる行選択回路と、外部制御信号によっ
てライト命令がされたことに応じて、外部アドレス信号
を列アドレス信号として取込み、取込んだ列アドレス信
号に従って複数のビット線対のうちのいずれかのビット
線対を選択する列選択回路と、通常動作時はライト命令
がされてから予め定められた第1時間が経過した後に外
部データ信号を取込み、テスト時はアクティブ命令がさ
れたことに応じて外部データ信号を取込み、取込んだ外
部データ信号を列選択回路によって選択されたビット線
対を介して行選択回路によって活性化されたメモリセル
に書込む書込回路とを備えたものである。
【0006】好ましくは、半導体記憶装置は、2つのメ
モリアレイを備え、外部クロック信号に含まれる前縁お
よび後縁に同期して連続的に入力される2つの外部デー
タ信号と、それらの2つの外部データ信号に同期した前
縁および後縁を有する外部データストローブ信号とを受
ける。行選択回路は、取込んだ行アドレス信号に従っ
て、各メモリアレイにおいて複数のワード線のうちのい
ずれかのワード線を選択し、選択したワード線に対応す
る各メモリセルを活性化させる。列選択回路は、取込ん
だ列アドレス信号に従って、各メモリアレイにおいて複
数のビット線対のうちのいずれかのビット線対を選択す
る。書込回路は、外部データストローブ信号の前縁およ
び後縁に応答して2つの外部データ信号を取込み、取込
んだ2つの外部データ信号のうちの一方の外部データ信
号を2つのメモリアレイのうちのいずれか一方のメモリ
アレイのメモリセルに書込み、他方の外部データ信号を
他方のメモリアレイのメモリセルに書込む。
モリアレイを備え、外部クロック信号に含まれる前縁お
よび後縁に同期して連続的に入力される2つの外部デー
タ信号と、それらの2つの外部データ信号に同期した前
縁および後縁を有する外部データストローブ信号とを受
ける。行選択回路は、取込んだ行アドレス信号に従っ
て、各メモリアレイにおいて複数のワード線のうちのい
ずれかのワード線を選択し、選択したワード線に対応す
る各メモリセルを活性化させる。列選択回路は、取込ん
だ列アドレス信号に従って、各メモリアレイにおいて複
数のビット線対のうちのいずれかのビット線対を選択す
る。書込回路は、外部データストローブ信号の前縁およ
び後縁に応答して2つの外部データ信号を取込み、取込
んだ2つの外部データ信号のうちの一方の外部データ信
号を2つのメモリアレイのうちのいずれか一方のメモリ
アレイのメモリセルに書込み、他方の外部データ信号を
他方のメモリアレイのメモリセルに書込む。
【0007】また好ましくは、書込回路は、通常動作時
はアクティブ命令がされたことに応じて活性化され、テ
スト時は常時活性化され、外部データ信号に従って内部
データ信号を生成する入力バッファと、それぞれ2つの
メモリアレイに対応して設けられ、各々が入力バッファ
で生成された内部データ信号を保持および出力するため
の第1および第2のラッチ回路と、外部データストロー
ブ信号の前縁に応答して、入力バッファで生成された内
部データ信号を第1のラッチ回路に与え、外部データス
トローブ信号の後縁に応答して、入力バッファで生成さ
れた内部データ信号を第2のラッチ回路に与える第1の
切換回路とを含む。
はアクティブ命令がされたことに応じて活性化され、テ
スト時は常時活性化され、外部データ信号に従って内部
データ信号を生成する入力バッファと、それぞれ2つの
メモリアレイに対応して設けられ、各々が入力バッファ
で生成された内部データ信号を保持および出力するため
の第1および第2のラッチ回路と、外部データストロー
ブ信号の前縁に応答して、入力バッファで生成された内
部データ信号を第1のラッチ回路に与え、外部データス
トローブ信号の後縁に応答して、入力バッファで生成さ
れた内部データ信号を第2のラッチ回路に与える第1の
切換回路とを含む。
【0008】また好ましくは、半導体記憶装置は、さら
に、外部制御信号によってプリチャージ命令がされたこ
とに応じて、各ビット線対を予め定められた電位にプリ
チャージするプリチャージ回路と、通常動作時はライト
命令がされたことに応じて外部アドレス信号に含まれる
メモリアレイ選択信号を取込み、テスト時はプリチャー
ジ命令がされたことに応じてメモリアレイ選択信号を取
込み、取込んだメモリアレイ選択信号に従って第1また
は第2の信号を出力する第1の信号発生回路を備える。
書込回路は、さらに、それぞれ2つのメモリアレイに対
応して設けられ、各々が入力バッファで生成された内部
データ信号を保持および出力するための第3および第4
のラッチ回路と、第1の信号発生回路から第1の信号が
出力された場合は第1および第2のラッチ回路から出力
された内部データ信号をそれぞれ第3および第4のラッ
チ回路に与え、第1の信号発生回路から第2の信号が出
力された場合は第1および第2のラッチ回路から出力さ
れた内部データ信号をそれぞれ第4および第3のラッチ
回路に与える第2の切換回路とを含む。
に、外部制御信号によってプリチャージ命令がされたこ
とに応じて、各ビット線対を予め定められた電位にプリ
チャージするプリチャージ回路と、通常動作時はライト
命令がされたことに応じて外部アドレス信号に含まれる
メモリアレイ選択信号を取込み、テスト時はプリチャー
ジ命令がされたことに応じてメモリアレイ選択信号を取
込み、取込んだメモリアレイ選択信号に従って第1また
は第2の信号を出力する第1の信号発生回路を備える。
書込回路は、さらに、それぞれ2つのメモリアレイに対
応して設けられ、各々が入力バッファで生成された内部
データ信号を保持および出力するための第3および第4
のラッチ回路と、第1の信号発生回路から第1の信号が
出力された場合は第1および第2のラッチ回路から出力
された内部データ信号をそれぞれ第3および第4のラッ
チ回路に与え、第1の信号発生回路から第2の信号が出
力された場合は第1および第2のラッチ回路から出力さ
れた内部データ信号をそれぞれ第4および第3のラッチ
回路に与える第2の切換回路とを含む。
【0009】また好ましくは、半導体記憶装置は、さら
に、外部制御信号によってプリチャージ命令がされたこ
とに応じて、各ビット線対を予め定められた電位にプリ
チャージするプリチャージ回路と、通常動作時はライト
命令がされたことに応じて外部アドレス信号に含まれる
メモリアレイ選択信号を取込み、取込んだメモリアレイ
選択信号に従って第1または第2の信号を出力し、テス
ト時は第1および第2の信号のうちの予め選択された信
号を出力する第1の信号発生回路とを備える。書込回路
は、さらに、それぞれ2つのメモリアレイに対応して設
けられ、各々が入力バッファで生成された内部データ信
号を保持および出力するための第3および第4のラッチ
回路と、第1の信号発生回路から第1の信号が出力され
た場合は第1および第2のラッチ回路から出力された内
部データ信号をそれぞれ第3および第4のラッチ回路に
与え、第1の信号発生回路から第2の信号が出力された
場合は第1および第2のラッチ回路から出力された内部
データ信号をそれぞれ第4および第3のラッチ回路に与
える第2の切換回路とを含む。
に、外部制御信号によってプリチャージ命令がされたこ
とに応じて、各ビット線対を予め定められた電位にプリ
チャージするプリチャージ回路と、通常動作時はライト
命令がされたことに応じて外部アドレス信号に含まれる
メモリアレイ選択信号を取込み、取込んだメモリアレイ
選択信号に従って第1または第2の信号を出力し、テス
ト時は第1および第2の信号のうちの予め選択された信
号を出力する第1の信号発生回路とを備える。書込回路
は、さらに、それぞれ2つのメモリアレイに対応して設
けられ、各々が入力バッファで生成された内部データ信
号を保持および出力するための第3および第4のラッチ
回路と、第1の信号発生回路から第1の信号が出力され
た場合は第1および第2のラッチ回路から出力された内
部データ信号をそれぞれ第3および第4のラッチ回路に
与え、第1の信号発生回路から第2の信号が出力された
場合は第1および第2のラッチ回路から出力された内部
データ信号をそれぞれ第4および第3のラッチ回路に与
える第2の切換回路とを含む。
【0010】また好ましくは、半導体記憶装置は、さら
に、通常動作時はライト命令がされてから予め定められ
た第2時間が経過した後に第3の信号を出力し、テスト
時はライト命令に応答して第3の信号を出力する第2の
信号発生回路を備える。書込回路は、さらに、第2の信
号発生回路から第3の信号が出力されたことに応じて、
第3および第4のラッチ回路から出力された内部データ
信号をそれぞれ2つのメモリアレイの選択されたメモリ
セルに与えるための第3の切換回路を含む。
に、通常動作時はライト命令がされてから予め定められ
た第2時間が経過した後に第3の信号を出力し、テスト
時はライト命令に応答して第3の信号を出力する第2の
信号発生回路を備える。書込回路は、さらに、第2の信
号発生回路から第3の信号が出力されたことに応じて、
第3および第4のラッチ回路から出力された内部データ
信号をそれぞれ2つのメモリアレイの選択されたメモリ
セルに与えるための第3の切換回路を含む。
【0011】
【発明の実施の形態】図1は、この発明の一実施の形態
によるDDR SDRAMの全体構成を示すブロック図
である。図1において、このDDR SDRAMは、ク
ロックバッファ1、制御信号バッファ2、アドレスバッ
ファ3、制御回路4、2つのメモリアレイ5,6、DQ
Sバッファ7およびIOバッファ8を備える。
によるDDR SDRAMの全体構成を示すブロック図
である。図1において、このDDR SDRAMは、ク
ロックバッファ1、制御信号バッファ2、アドレスバッ
ファ3、制御回路4、2つのメモリアレイ5,6、DQ
Sバッファ7およびIOバッファ8を備える。
【0012】クロックバッファ1は、外部クロック信号
CLKを制御信号バッファ2、アドレスバッファ3およ
び制御回路4に伝達させる。制御信号バッファ2は、ク
ロックバッファ1からの外部クロック信号CLKに同期
して、外部制御信号/CS,/RAS,/CAS,/W
Eをラッチし、制御回路4に与える。アドレスバッファ
3は、クロックバッファ1からの外部クロック信号CL
Kに同期して、外部アドレス信号A0〜A11をラッチ
し、制御回路4に与える。
CLKを制御信号バッファ2、アドレスバッファ3およ
び制御回路4に伝達させる。制御信号バッファ2は、ク
ロックバッファ1からの外部クロック信号CLKに同期
して、外部制御信号/CS,/RAS,/CAS,/W
Eをラッチし、制御回路4に与える。アドレスバッファ
3は、クロックバッファ1からの外部クロック信号CL
Kに同期して、外部アドレス信号A0〜A11をラッチ
し、制御回路4に与える。
【0013】メモリアレイ5,6の各々は、行列状に配
列され、それぞれが1ビットのデータを記憶する複数の
メモリセルを含む。複数のメモリセルは、予め16個ず
つグループ化されている。
列され、それぞれが1ビットのデータを記憶する複数の
メモリセルを含む。複数のメモリセルは、予め16個ず
つグループ化されている。
【0014】制御回路4は、クロックバッファ1、制御
信号バッファ2およびアドレスバッファ3からの信号に
従って種々の内部制御信号を生成し、SDRAM全体を
制御する。制御回路4は、書込動作時および読出動作時
には、外部アドレス信号A0〜A11に従って2つのメ
モリアレイ5,6の各々において16個のメモリセルを
選択する。メモリアレイ5,6のうちの選択された合計
32個のメモリセルは、データバスDBE,DBOを介
してIOバッファ8に結合される。
信号バッファ2およびアドレスバッファ3からの信号に
従って種々の内部制御信号を生成し、SDRAM全体を
制御する。制御回路4は、書込動作時および読出動作時
には、外部アドレス信号A0〜A11に従って2つのメ
モリアレイ5,6の各々において16個のメモリセルを
選択する。メモリアレイ5,6のうちの選択された合計
32個のメモリセルは、データバスDBE,DBOを介
してIOバッファ8に結合される。
【0015】DQSバッファ7は、書込動作時は外部デ
ータストローブ信号DQSをIOバッファ8に与え、読
出し動作時はIOバッファ8からのデータストローブ信
号DQSを外部に出力する。IOバッファ8は、書込動
作時は外部データストローブ信号DQSの立上がりエッ
ジおよび立下がりエッジに同期して連続的に入力された
2組のデータD0〜D15をパラレルな32のデータに
変換してメモリアレイ5,6の合計32個のメモリセル
に与え、読出動作時はメモリアレイ5,6の合計32個
のメモリセルの読出データをシリアルな2組のデータQ
0〜Q15に変換し、データストローブ信号DQSの立
上がりエッジおよび立下がりエッジとともに外部に出力
する。
ータストローブ信号DQSをIOバッファ8に与え、読
出し動作時はIOバッファ8からのデータストローブ信
号DQSを外部に出力する。IOバッファ8は、書込動
作時は外部データストローブ信号DQSの立上がりエッ
ジおよび立下がりエッジに同期して連続的に入力された
2組のデータD0〜D15をパラレルな32のデータに
変換してメモリアレイ5,6の合計32個のメモリセル
に与え、読出動作時はメモリアレイ5,6の合計32個
のメモリセルの読出データをシリアルな2組のデータQ
0〜Q15に変換し、データストローブ信号DQSの立
上がりエッジおよび立下がりエッジとともに外部に出力
する。
【0016】図2は、図1に示したメモリアレイ5のう
ちの1つのデータ信号DQ0に対応する部分と、それに
関連する部分の構成を示す回路ブロック図である。図2
において、メモリアレイ5は、行列上に配列された複数
のメモリセルMCと、各行に対応して設けられたワード
線WLと、各列に対応して設けられたビット線対BL,
/BLとを含む。メモリセルMCは、アクセス用のNチ
ャネルMOSトランジスタと情報記憶用のキャパシタと
を含む周知のものである。
ちの1つのデータ信号DQ0に対応する部分と、それに
関連する部分の構成を示す回路ブロック図である。図2
において、メモリアレイ5は、行列上に配列された複数
のメモリセルMCと、各行に対応して設けられたワード
線WLと、各列に対応して設けられたビット線対BL,
/BLとを含む。メモリセルMCは、アクセス用のNチ
ャネルMOSトランジスタと情報記憶用のキャパシタと
を含む周知のものである。
【0017】メモリアレイ5に対応して行デコーダ1
1、列デコーダ12およびセンスアンプ+入出力制御回
路13が設けられる。センスアンプ+入出力制御回路1
3は、データ入出力線対IO,/IOと、メモリアレイ
5の各列に対応して設けられた列選択ゲート14、セン
スアンプ15およびイコライザ16とを含む。列選択ゲ
ート14は、対応の列のビット線対BL,/BLとデー
タ入出力線対IO,/IOとの間に接続された1対のN
チャネルMOSトランジスタを含む。各NチャネルMO
Sトランジスタのゲートは、対応の列選択線CSLを介
して列デコーダ12に接続される。列デコーダ12によ
って列選択線CSLが選択レベルの「H」レベルに立上
げられるとNチャネルMOSトランジスタが導通し、ビ
ット線対BL,/BLとデータ入出力線対IO,/IO
とが結合される。
1、列デコーダ12およびセンスアンプ+入出力制御回
路13が設けられる。センスアンプ+入出力制御回路1
3は、データ入出力線対IO,/IOと、メモリアレイ
5の各列に対応して設けられた列選択ゲート14、セン
スアンプ15およびイコライザ16とを含む。列選択ゲ
ート14は、対応の列のビット線対BL,/BLとデー
タ入出力線対IO,/IOとの間に接続された1対のN
チャネルMOSトランジスタを含む。各NチャネルMO
Sトランジスタのゲートは、対応の列選択線CSLを介
して列デコーダ12に接続される。列デコーダ12によ
って列選択線CSLが選択レベルの「H」レベルに立上
げられるとNチャネルMOSトランジスタが導通し、ビ
ット線対BL,/BLとデータ入出力線対IO,/IO
とが結合される。
【0018】センスアンプ15は、センスアンプ活性化
信号SE,/SEがそれぞれ「H」レベルおよび「L」
レベルになったことに応じて、ビット線対BL,/BL
間の微小電位差を電源電圧VCCに増幅する。イコライ
ザ16は、ビット線イコライズ信号BLEQが活性化レ
ベルの「H」レベルにされたことに応じて、ビット線B
Lと/BLの電位をビット線プリチャージ電位VBLに
イコライズする。
信号SE,/SEがそれぞれ「H」レベルおよび「L」
レベルになったことに応じて、ビット線対BL,/BL
間の微小電位差を電源電圧VCCに増幅する。イコライ
ザ16は、ビット線イコライズ信号BLEQが活性化レ
ベルの「H」レベルにされたことに応じて、ビット線B
Lと/BLの電位をビット線プリチャージ電位VBLに
イコライズする。
【0019】行デコーダ11は、行アドレス信号RA0
〜RA11(外部制御信号/RASが「L」レベルであ
るときの外部アドレス信号A0〜A11)に従って、複
数のワード線WLのうちのいずれかのワード線WLを選
択レベルの「H」レベルに立上げる。列デコーダ12
は、列アドレス信号CA0〜CA11(外部制御信号/
CASが「L」レベルであるときの外部アドレス信号A
0〜A11)に従って、複数の列選択線CSLのうちの
いずれかの列選択線CSLを選択レベルの「H」レベル
に立上げる。もう1つのメモリアレイ6もメモリアレイ
5と同じ構成である。
〜RA11(外部制御信号/RASが「L」レベルであ
るときの外部アドレス信号A0〜A11)に従って、複
数のワード線WLのうちのいずれかのワード線WLを選
択レベルの「H」レベルに立上げる。列デコーダ12
は、列アドレス信号CA0〜CA11(外部制御信号/
CASが「L」レベルであるときの外部アドレス信号A
0〜A11)に従って、複数の列選択線CSLのうちの
いずれかの列選択線CSLを選択レベルの「H」レベル
に立上げる。もう1つのメモリアレイ6もメモリアレイ
5と同じ構成である。
【0020】次に、図1および図2に示したSDRAM
の動作について説明する。ただし、説明の簡単化のた
め、1つのメモリアレイ5における1つのデータ信号D
Q0の書込/読出についてのみ説明する。
の動作について説明する。ただし、説明の簡単化のた
め、1つのメモリアレイ5における1つのデータ信号D
Q0の書込/読出についてのみ説明する。
【0021】読出モード時においては、まずビット線イ
コライズ信号BLEQが「L」レベルに立下げられ、ビ
ット線対BL,/BLのイコライズが停止される。次い
で行デコーダ11によって行アドレス信号RA0〜RA
11に対応する行のワード線WLが選択レベルの「H」
レベルに立上げられ、その行のメモリセルMCのNチャ
ネルMOSトランジスタが導通する。これにより、ビッ
ト線対BL,/BL間の電位差は、活性化されたメモリ
セルMCのキャパシタの電荷量に応じて微小量だけ変化
する。
コライズ信号BLEQが「L」レベルに立下げられ、ビ
ット線対BL,/BLのイコライズが停止される。次い
で行デコーダ11によって行アドレス信号RA0〜RA
11に対応する行のワード線WLが選択レベルの「H」
レベルに立上げられ、その行のメモリセルMCのNチャ
ネルMOSトランジスタが導通する。これにより、ビッ
ト線対BL,/BL間の電位差は、活性化されたメモリ
セルMCのキャパシタの電荷量に応じて微小量だけ変化
する。
【0022】次いで、センスアンプ活性化信号SE,/
SEがそれぞれ「H」レベルおよび「L」レベルにされ
てセンスアンプ15が活性化される。ビット線BLの電
位がビット線/BLの電位よりも微小量だけ高いとき
は、ビット線BLの電位が「H」レベルまで引上げられ
るとともにビット線/BLの電位が「L」レベルまで引
下げられる。逆に、ビット線/BLの電位がビット線B
Lの電位よりも微小量だけ高いときは、ビット線/BL
の電位が「H」レベルまで引上げられるとともにビット
線BLの電位が「L」レベルまで引下げられる。
SEがそれぞれ「H」レベルおよび「L」レベルにされ
てセンスアンプ15が活性化される。ビット線BLの電
位がビット線/BLの電位よりも微小量だけ高いとき
は、ビット線BLの電位が「H」レベルまで引上げられ
るとともにビット線/BLの電位が「L」レベルまで引
下げられる。逆に、ビット線/BLの電位がビット線B
Lの電位よりも微小量だけ高いときは、ビット線/BL
の電位が「H」レベルまで引上げられるとともにビット
線BLの電位が「L」レベルまで引下げられる。
【0023】次いで、列デコーダ12によって列アドレ
ス信号CA0〜CA11に対応する列の列選択線CSL
が選択レベルの「H」レベルに立上げられ、その列の列
選択ゲート14が導通する。選択されたビット線対B
L,/BLのデータが列選択ゲート14、データ入出力
線対IO,/IOおよびデータバスDBEを介してIO
バッファ8に与えられる。IOバッファ8は、データス
トローブ信号DQSの立上がりエッジまたは立下がりエ
ッジに同期して読出データ信号Q0を外部に出力する。
ス信号CA0〜CA11に対応する列の列選択線CSL
が選択レベルの「H」レベルに立上げられ、その列の列
選択ゲート14が導通する。選択されたビット線対B
L,/BLのデータが列選択ゲート14、データ入出力
線対IO,/IOおよびデータバスDBEを介してIO
バッファ8に与えられる。IOバッファ8は、データス
トローブ信号DQSの立上がりエッジまたは立下がりエ
ッジに同期して読出データ信号Q0を外部に出力する。
【0024】書込モード時においては、読出モード時と
同様にして、ビット線対BL,/BLのイコライズが停
止され、行アドレス信号RA0〜RA11に対応する行
のワード線WLが選択レベルの「H」レベルに立上げら
れ、センスアンプ15が活性化される。
同様にして、ビット線対BL,/BLのイコライズが停
止され、行アドレス信号RA0〜RA11に対応する行
のワード線WLが選択レベルの「H」レベルに立上げら
れ、センスアンプ15が活性化される。
【0025】次いで、列アドレス信号CA0〜CA11
に対応する列の列選択ゲート14が導通し、選択された
ビット線対BL,/BLがデータ入出力線対IO,/I
OおよびデータバスDBEを介してIOバッファ8に接
続される。IOバッファ8は、データストローブ信号D
QSの立上がりエッジまたは立下がりエッジに同期して
外部データ信号D0を取込み、そのデータ信号D0をデ
ータバスDBEおよびデータ入出力線対IO,/IOを
介して選択された列のビット線対BL,/BLに与え
る。書込データ信号D0は、ビット線対BL,/BL間
の電位差として与えられる。選択されたメモリセルMC
のキャパシタには、ビット線BLまたは/BLの電位に
応じた量の電荷が与えられる。
に対応する列の列選択ゲート14が導通し、選択された
ビット線対BL,/BLがデータ入出力線対IO,/I
OおよびデータバスDBEを介してIOバッファ8に接
続される。IOバッファ8は、データストローブ信号D
QSの立上がりエッジまたは立下がりエッジに同期して
外部データ信号D0を取込み、そのデータ信号D0をデ
ータバスDBEおよびデータ入出力線対IO,/IOを
介して選択された列のビット線対BL,/BLに与え
る。書込データ信号D0は、ビット線対BL,/BL間
の電位差として与えられる。選択されたメモリセルMC
のキャパシタには、ビット線BLまたは/BLの電位に
応じた量の電荷が与えられる。
【0026】以下、このDDR SDRAMの特徴とな
る書込制御方法について詳細に説明する。このDDR
SDRAMは、通常動作時は従来と同様にライトレイテ
ンシを持った書込動作を行ない、低周波数でのテスト時
はライトレイテンシを持たない書込動作を行なうもので
ある。
る書込制御方法について詳細に説明する。このDDR
SDRAMは、通常動作時は従来と同様にライトレイテ
ンシを持った書込動作を行ない、低周波数でのテスト時
はライトレイテンシを持たない書込動作を行なうもので
ある。
【0027】図3は、このDDR SDRAMに含まれ
るIOバッファ8の1つのデータ信号D0の書込動作に
関連する部分を示す回路ブロック図である。図3におい
て、このIOバッファ8は、入力バッファ20、トラン
スファゲート21〜28およびラッチ回路29〜32を
含む。
るIOバッファ8の1つのデータ信号D0の書込動作に
関連する部分を示す回路ブロック図である。図3におい
て、このIOバッファ8は、入力バッファ20、トラン
スファゲート21〜28およびラッチ回路29〜32を
含む。
【0028】入力バッファ20は、図4に示すように、
コンパレータ35およびインバータ36を含む。コンパ
レータ35は、PチャネルMOSトランジスタ37〜3
9およびNチャネルMOSトランジスタ41〜43を含
む。PチャネルMOSトランジスタ37,38は、それ
ぞれ電源電位VCCのラインとノードN37,N38と
の間に接続され、それらのゲートはともにノードN38
に接続される。PチャネルMOSトランジスタ37,3
8は、カレントミラー回路を構成する。NチャネルMO
Sトランジスタ41,42は、それぞれノードN37,
N38とノードN43との間に接続され、それらのゲー
トはそれぞれ外部データ信号D0および基準電位VRを
受ける。NチャネルMOSトランジスタ43は、ノード
N43と接地電位VSSのラインとの間に接続され、そ
のゲートは活性化信号ENを受ける。PチャネルMOS
トランジスタ39は、電源電位VCCのラインとノード
N37との間に接続され、そのゲートは活性化信号EN
を受ける。ノードN37に現われる信号は、コンパレー
タ35の出力信号φ35となる。
コンパレータ35およびインバータ36を含む。コンパ
レータ35は、PチャネルMOSトランジスタ37〜3
9およびNチャネルMOSトランジスタ41〜43を含
む。PチャネルMOSトランジスタ37,38は、それ
ぞれ電源電位VCCのラインとノードN37,N38と
の間に接続され、それらのゲートはともにノードN38
に接続される。PチャネルMOSトランジスタ37,3
8は、カレントミラー回路を構成する。NチャネルMO
Sトランジスタ41,42は、それぞれノードN37,
N38とノードN43との間に接続され、それらのゲー
トはそれぞれ外部データ信号D0および基準電位VRを
受ける。NチャネルMOSトランジスタ43は、ノード
N43と接地電位VSSのラインとの間に接続され、そ
のゲートは活性化信号ENを受ける。PチャネルMOS
トランジスタ39は、電源電位VCCのラインとノード
N37との間に接続され、そのゲートは活性化信号EN
を受ける。ノードN37に現われる信号は、コンパレー
タ35の出力信号φ35となる。
【0029】活性化信号ENが非活性化レベルの「L」
レベルの場合は、NチャネルMOSトランジスタ43が
非導通になるとともにPチャネルMOSトランジスタ3
9が導通し、コンパレータ35が非活性化されてその出
力信号φ35が「H」レベルに固定される。活性化信号
ENが活性化レベルの「H」レベルの場合は、Nチャネ
ルMOSトランジスタ43が導通するとともにPチャネ
ルMOSトランジスタ39が非導通になってコンパレー
タ35が活性化される。
レベルの場合は、NチャネルMOSトランジスタ43が
非導通になるとともにPチャネルMOSトランジスタ3
9が導通し、コンパレータ35が非活性化されてその出
力信号φ35が「H」レベルに固定される。活性化信号
ENが活性化レベルの「H」レベルの場合は、Nチャネ
ルMOSトランジスタ43が導通するとともにPチャネ
ルMOSトランジスタ39が非導通になってコンパレー
タ35が活性化される。
【0030】NチャネルMOSトランジスタ42とPチ
ャネルMOSトランジスタ38は直列接続され、Pチャ
ネルMOSトランジスタ38と37はカレントミラー回
路を構成しているので、MOSトランジスタ42,3
8,37には同じ値の電位が流れる。外部データ信号D
0のレベルが基準電位VRよりも低い場合は、Nチャネ
ルMOSトランジスタ41に流れる電流がPチャネルM
OSトランジスタ37に流れる電流よりも小さくなって
信号φ35が「H」レベルになる。外部データ信号D0
のレベルが基準電位VRよりも高い場合は、Nチャネル
MOSトランジスタ41に流れる電流がPチャネルMO
Sトランジスタ37に流れる電流よりも大きくなって信
号φ35が「L」レベルになる。
ャネルMOSトランジスタ38は直列接続され、Pチャ
ネルMOSトランジスタ38と37はカレントミラー回
路を構成しているので、MOSトランジスタ42,3
8,37には同じ値の電位が流れる。外部データ信号D
0のレベルが基準電位VRよりも低い場合は、Nチャネ
ルMOSトランジスタ41に流れる電流がPチャネルM
OSトランジスタ37に流れる電流よりも小さくなって
信号φ35が「H」レベルになる。外部データ信号D0
のレベルが基準電位VRよりも高い場合は、Nチャネル
MOSトランジスタ41に流れる電流がPチャネルMO
Sトランジスタ37に流れる電流よりも大きくなって信
号φ35が「L」レベルになる。
【0031】インバータ36は、PチャネルMOSトラ
ンジスタ40およびNチャネルMOSトランジスタ41
を含む。PチャネルMOSトランジスタ40は、電源電
位VCCのラインと出力ノードN20との間に接続さ
れ、そのゲートはコンパレータ35の出力信号φ35を
受ける。NチャネルMOSトランジスタ44は、出力ノ
ードN20と接地電位VSSのラインとの間に接続さ
れ、そのゲートは信号φ35を受ける。出力ノードN2
0に現われる信号D0′が、入力バッファ20の出力信
号D0′となる。
ンジスタ40およびNチャネルMOSトランジスタ41
を含む。PチャネルMOSトランジスタ40は、電源電
位VCCのラインと出力ノードN20との間に接続さ
れ、そのゲートはコンパレータ35の出力信号φ35を
受ける。NチャネルMOSトランジスタ44は、出力ノ
ードN20と接地電位VSSのラインとの間に接続さ
れ、そのゲートは信号φ35を受ける。出力ノードN2
0に現われる信号D0′が、入力バッファ20の出力信
号D0′となる。
【0032】コンパレータ35の出力信号φ35が
「H」レベルの場合は、PチャネルMOSトランジスタ
40が非導通となるとともにNチャネルMOSトランジ
スタ44が導通し、外部データ信号D0′が「L」レベ
ルになる。コンパレータ35の出力信号φ35が「L」
レベルの場合は、PチャネルMOSトランジスタ40が
導通するとともにNチャネルMOSトランジスタ44が
非導通となり、外部データ信号D0′は「H」レベルに
なる。
「H」レベルの場合は、PチャネルMOSトランジスタ
40が非導通となるとともにNチャネルMOSトランジ
スタ44が導通し、外部データ信号D0′が「L」レベ
ルになる。コンパレータ35の出力信号φ35が「L」
レベルの場合は、PチャネルMOSトランジスタ40が
導通するとともにNチャネルMOSトランジスタ44が
非導通となり、外部データ信号D0′は「H」レベルに
なる。
【0033】図5は、図4に示した活性化信号ENを生
成する信号発生回路50の構成を示す回路図である。図
5において、信号発生回路50は、NANDゲート5
1、インバータ52〜55およびORゲート56を含
む。アクティブ信号φACTは、アクティブ時に活性化
レベルの「H」レベルにされる信号であり、NANDゲ
ート51の一方入力ノードに入力される。テスト信号T
Eは、テスト時に活性化レベルの「H」レベルにされる
信号であり、インバータ53を介してNANDゲート5
1の他方入力ノードに入力されるとともに、インバータ
54,55を介してORゲート56の一方入力ノードに
入力される。NANDゲート56の出力信号は、インバ
ータ52を介してORゲート56の他方入力ノードに入
力される。ORゲート56の出力信号が活性化信号EN
となる。
成する信号発生回路50の構成を示す回路図である。図
5において、信号発生回路50は、NANDゲート5
1、インバータ52〜55およびORゲート56を含
む。アクティブ信号φACTは、アクティブ時に活性化
レベルの「H」レベルにされる信号であり、NANDゲ
ート51の一方入力ノードに入力される。テスト信号T
Eは、テスト時に活性化レベルの「H」レベルにされる
信号であり、インバータ53を介してNANDゲート5
1の他方入力ノードに入力されるとともに、インバータ
54,55を介してORゲート56の一方入力ノードに
入力される。NANDゲート56の出力信号は、インバ
ータ52を介してORゲート56の他方入力ノードに入
力される。ORゲート56の出力信号が活性化信号EN
となる。
【0034】通常動作時は、テスト信号TEが非活性化
レベルの「L」レベルにされる。この場合は、アクティ
ブ信号φACTがNANDゲート51、インバータ52
およびORゲート56を通過して活性化信号ENとな
る。アクティブ信号φACTが「L」レベルとなるスタ
ンバイ時は活性化信号ENが「L」レベルとなり、アク
ティブ信号φACTが「H」レベルとなるアクティブ時
は活性化信号ENが「H」レベルとなる。テスト時は、
テスト信号TEが活性化レベルの「H」レベルにされ
る。この場合は、テスト信号TEがインバータ54,5
5およびORゲート56を通過して活性化信号ENとな
る。したがって、テスト信号TEが「H」レベルとなる
テスト時は、活性化信号ENは活性化レベルの「H」レ
ベルとなり、アクティブコマンドACTが入力されなく
ても入力バッファ20が活性化される。
レベルの「L」レベルにされる。この場合は、アクティ
ブ信号φACTがNANDゲート51、インバータ52
およびORゲート56を通過して活性化信号ENとな
る。アクティブ信号φACTが「L」レベルとなるスタ
ンバイ時は活性化信号ENが「L」レベルとなり、アク
ティブ信号φACTが「H」レベルとなるアクティブ時
は活性化信号ENが「H」レベルとなる。テスト時は、
テスト信号TEが活性化レベルの「H」レベルにされ
る。この場合は、テスト信号TEがインバータ54,5
5およびORゲート56を通過して活性化信号ENとな
る。したがって、テスト信号TEが「H」レベルとなる
テスト時は、活性化信号ENは活性化レベルの「H」レ
ベルとなり、アクティブコマンドACTが入力されなく
ても入力バッファ20が活性化される。
【0035】図3に戻って、トランスファゲート21
は、入力バッファ20の出力信号D0′を受け、データ
ストローブ信号DQSの立上がりエッジに応答してパル
ス的に導通し、その信号D0′をラッチ回路29に与え
る。トランスファゲート22は、入力バッファ20の出
力信号D0′を受け、データストローブ信号DQSの立
下がりエッジ(データストローブ信号DQSの反転信号
ZDQSの立上がりエッジ)に応答してパルス的に導通
し、信号D0′をラッチ回路30に与える。ラッチ回路
29,30は、入力バッファ20からトランスファゲー
ト21,22を介して与えられた信号を保持および出力
する。
は、入力バッファ20の出力信号D0′を受け、データ
ストローブ信号DQSの立上がりエッジに応答してパル
ス的に導通し、その信号D0′をラッチ回路29に与え
る。トランスファゲート22は、入力バッファ20の出
力信号D0′を受け、データストローブ信号DQSの立
下がりエッジ(データストローブ信号DQSの反転信号
ZDQSの立上がりエッジ)に応答してパルス的に導通
し、信号D0′をラッチ回路30に与える。ラッチ回路
29,30は、入力バッファ20からトランスファゲー
ト21,22を介して与えられた信号を保持および出力
する。
【0036】トランスファゲート23は、ラッチ回路2
9の出力信号φ29を受け、信号φODが「H」レベル
の場合に導通してその信号φ29をラッチ回路32に与
える。トランスファゲート24は、ラッチ回路30の出
力信号φ30を受け、信号φODが「H」レベルの場合
に導通してその信号φ30をラッチ回路31に与える。
トランスファゲート25は、ラッチ回路29の出力信号
φ29を受け、信号φEVが「H」レベルの場合に導通
してその信号φ29をラッチ回路31に与える。トラン
スファゲート26は、ラッチ回路30の出力信号φ30
を受け、信号φEVが「H」レベルの場合に導通してそ
の信号φ30をラッチ回路32に与える。
9の出力信号φ29を受け、信号φODが「H」レベル
の場合に導通してその信号φ29をラッチ回路32に与
える。トランスファゲート24は、ラッチ回路30の出
力信号φ30を受け、信号φODが「H」レベルの場合
に導通してその信号φ30をラッチ回路31に与える。
トランスファゲート25は、ラッチ回路29の出力信号
φ29を受け、信号φEVが「H」レベルの場合に導通
してその信号φ29をラッチ回路31に与える。トラン
スファゲート26は、ラッチ回路30の出力信号φ30
を受け、信号φEVが「H」レベルの場合に導通してそ
の信号φ30をラッチ回路32に与える。
【0037】ラッチ回路31は、ラッチ回路29または
30からトランスファゲート25または24を介して与
えられた信号を保持および出力する。ラッチ回路32
は、ラッチ回路30または29からトランスファゲート
26または23を介して与えられた信号を保持および出
力する。トランスファゲート27は、ラッチ回路31の
出力信号φ31を受け、信号WDRVが「H」レベルの
場合に導通してその信号φ31をデータバスDBEを介
してメモリアレイ5に与える。トランスファゲート28
は、ラッチ回路32の出力信号φ32を受け、信号WD
RVが「H」レベルの場合に導通してその信号φ32を
データバスDBOを介してメモリアレイ6に与える。
30からトランスファゲート25または24を介して与
えられた信号を保持および出力する。ラッチ回路32
は、ラッチ回路30または29からトランスファゲート
26または23を介して与えられた信号を保持および出
力する。トランスファゲート27は、ラッチ回路31の
出力信号φ31を受け、信号WDRVが「H」レベルの
場合に導通してその信号φ31をデータバスDBEを介
してメモリアレイ5に与える。トランスファゲート28
は、ラッチ回路32の出力信号φ32を受け、信号WD
RVが「H」レベルの場合に導通してその信号φ32を
データバスDBOを介してメモリアレイ6に与える。
【0038】図6は、図3に示した信号φEV,φOD
を生成するための信号発生回路59の構成を示す回路図
である。図6において、この信号発生回路59は、パル
ス発生回路60およびゲート回路61を含む。パルス発
生回路60は、NORゲート62およびインバータ63
〜65を含む。外部データストローブ信号DQSは、N
ORゲート62の一方入力ノードに直接入力されるとと
もに、インバータ63〜65を介してNORゲート62
の他方入力ノードに入力される。
を生成するための信号発生回路59の構成を示す回路図
である。図6において、この信号発生回路59は、パル
ス発生回路60およびゲート回路61を含む。パルス発
生回路60は、NORゲート62およびインバータ63
〜65を含む。外部データストローブ信号DQSは、N
ORゲート62の一方入力ノードに直接入力されるとと
もに、インバータ63〜65を介してNORゲート62
の他方入力ノードに入力される。
【0039】信号DQSが「H」レベルの場合は、NO
Rゲート62の一方入力ノードおよび他方入力ノードは
それぞれ「H」レベルおよび「L」レベルになり、NO
Rゲート62の出力信号DQSLは「L」レベルにな
る。信号DQSが「L」レベルに立下げられると、NO
Rゲート62の一方入力ノードおよび他方入力ノードは
ともに「L」レベルになって信号DQSLは「H」レベ
ルになり、インバータ63〜65の遅延時間の経過後は
NORゲート62の一方入力ノードおよび他方入力ノー
ドはそれぞれ「L」レベルおよび「H」レベルになって
信号DQSLは「L」レベルになる。したがって、信号
DQSLは、信号DQSが「H」レベルから「L」レベ
ルに立下げられたことに応じて、インバータ63〜65
の遅延時間だけパルス的に「H」レベルにされる。
Rゲート62の一方入力ノードおよび他方入力ノードは
それぞれ「H」レベルおよび「L」レベルになり、NO
Rゲート62の出力信号DQSLは「L」レベルにな
る。信号DQSが「L」レベルに立下げられると、NO
Rゲート62の一方入力ノードおよび他方入力ノードは
ともに「L」レベルになって信号DQSLは「H」レベ
ルになり、インバータ63〜65の遅延時間の経過後は
NORゲート62の一方入力ノードおよび他方入力ノー
ドはそれぞれ「L」レベルおよび「H」レベルになって
信号DQSLは「L」レベルになる。したがって、信号
DQSLは、信号DQSが「H」レベルから「L」レベ
ルに立下げられたことに応じて、インバータ63〜65
の遅延時間だけパルス的に「H」レベルにされる。
【0040】ゲート回路61は、インバータ66〜68
およびNANDゲート69,70を含む。パルス発生回
路60の出力信号DQSLは、NANDゲート69,7
0の一方入力ノードに入力される。信号EZ0は、NA
NDゲート69の他方入力ノードに直接入力されるとと
もに、インバータ66を介してNANDゲート70の他
方入力ノードに入力される。NANDゲート69の出力
信号はインバータ67で反転されて信号φEVとなり、
NANDゲート70の出力信号はインバータ68で反転
されて信号φODとなる。
およびNANDゲート69,70を含む。パルス発生回
路60の出力信号DQSLは、NANDゲート69,7
0の一方入力ノードに入力される。信号EZ0は、NA
NDゲート69の他方入力ノードに直接入力されるとと
もに、インバータ66を介してNANDゲート70の他
方入力ノードに入力される。NANDゲート69の出力
信号はインバータ67で反転されて信号φEVとなり、
NANDゲート70の出力信号はインバータ68で反転
されて信号φODとなる。
【0041】信号EZ0が「H」レベルの場合は、信号
DQSLがパルス的に「H」レベルにされたことに応じ
てφEVがパルス的に「H」レベルにされるとともに、
信号φODは「L」レベルに固定される。信号EZ0が
「L」レベルの場合は、信号DQSLがパルス的に
「H」レベルにされたことに応じて信号φODが「H」
レベルにされるとともに、信号φEVは「L」レベルに
固定される。
DQSLがパルス的に「H」レベルにされたことに応じ
てφEVがパルス的に「H」レベルにされるとともに、
信号φODは「L」レベルに固定される。信号EZ0が
「L」レベルの場合は、信号DQSLがパルス的に
「H」レベルにされたことに応じて信号φODが「H」
レベルにされるとともに、信号φEVは「L」レベルに
固定される。
【0042】図7は、図6に示した信号EZ0を生成す
るための信号発生回路71の構成を示す回路図である。
図7において、信号発生回路71は、ゲート回路72、
ORゲート73およびラッチ回路74を含む。ゲート回
路72は、NANDゲート75,76およびインバータ
77〜79を含む。信号PRE,WTは、それぞれNA
NDゲート75,76の一方入力ノードに入力される。
信号PRE,WTは、それぞれプリチャージコマンドP
CGおよびライトコマンドWRTが入力されたことに応
じてパルス的に「H」レベルにされる信号である。テス
ト信号TEは、NANDゲート75の他方入力ノードに
直接入力されるとともに、インバータ77を介してNA
NDゲート76の他方入力ノードに入力される。NAN
Dゲート78,79の出力信号は、それぞれインバータ
78,79で反転されてORゲート73に入力される。
るための信号発生回路71の構成を示す回路図である。
図7において、信号発生回路71は、ゲート回路72、
ORゲート73およびラッチ回路74を含む。ゲート回
路72は、NANDゲート75,76およびインバータ
77〜79を含む。信号PRE,WTは、それぞれNA
NDゲート75,76の一方入力ノードに入力される。
信号PRE,WTは、それぞれプリチャージコマンドP
CGおよびライトコマンドWRTが入力されたことに応
じてパルス的に「H」レベルにされる信号である。テス
ト信号TEは、NANDゲート75の他方入力ノードに
直接入力されるとともに、インバータ77を介してNA
NDゲート76の他方入力ノードに入力される。NAN
Dゲート78,79の出力信号は、それぞれインバータ
78,79で反転されてORゲート73に入力される。
【0043】テスト信号TEが非活性化レベルの「L」
レベルの場合は、インバータ78の出力信号が「L」レ
ベルに固定されるとともに、信号WTがNANDゲート
76およびインバータ79を通過してORゲート73に
入力される。テスト信号TEが活性化レベルの「H」レ
ベルの場合は、インバータ79の出力信号が「L」レベ
ルに固定されるとともに、信号PREがNANDゲート
75およびインバータ78を通過してORゲート73に
入力される。
レベルの場合は、インバータ78の出力信号が「L」レ
ベルに固定されるとともに、信号WTがNANDゲート
76およびインバータ79を通過してORゲート73に
入力される。テスト信号TEが活性化レベルの「H」レ
ベルの場合は、インバータ79の出力信号が「L」レベ
ルに固定されるとともに、信号PREがNANDゲート
75およびインバータ78を通過してORゲート73に
入力される。
【0044】ラッチ回路74は、クロックドインバータ
80およびインバータ81,82を含む。クロックドイ
ンバータ80およびインバータ81は、入力ノードN8
0と出力ノードN81との間に直列接続され、インバー
タ82はインバータ81に逆並列に接続される。入力ノ
ードN80には内部アドレス信号A0′が与えられる。
クロックドインバータ80の制御ノードには、ORゲー
ト73の出力信号COLが与えられる。出力ノードN8
1に現われる信号は、信号EZ0となる。したがって、
ORゲート73の出力信号COLが「H」レベルである
ときの内部アドレス信号A0のレベルが、ラッチ回路7
4によりラッチされて信号EZ0となる。
80およびインバータ81,82を含む。クロックドイ
ンバータ80およびインバータ81は、入力ノードN8
0と出力ノードN81との間に直列接続され、インバー
タ82はインバータ81に逆並列に接続される。入力ノ
ードN80には内部アドレス信号A0′が与えられる。
クロックドインバータ80の制御ノードには、ORゲー
ト73の出力信号COLが与えられる。出力ノードN8
1に現われる信号は、信号EZ0となる。したがって、
ORゲート73の出力信号COLが「H」レベルである
ときの内部アドレス信号A0のレベルが、ラッチ回路7
4によりラッチされて信号EZ0となる。
【0045】図8は、図6および図7に示した信号発生
回路59,71のテスト時の動作を示すタイムチャート
である。図8において、ある時刻t0におけるクロック
信号CLKの立上がりエッジにおいてテストコマンドT
MEが入力され、テスト信号TEが活性化レベルの
「H」レベルに立上げられる。テストコマンドTME
は、たとえば、いわゆるWCBRのタイミングで信号/
CS,/RAS,/CAS,/WEを入力するととも
に、いわゆるアドレスキィーを入力することにより入力
される。
回路59,71のテスト時の動作を示すタイムチャート
である。図8において、ある時刻t0におけるクロック
信号CLKの立上がりエッジにおいてテストコマンドT
MEが入力され、テスト信号TEが活性化レベルの
「H」レベルに立上げられる。テストコマンドTME
は、たとえば、いわゆるWCBRのタイミングで信号/
CS,/RAS,/CAS,/WEを入力するととも
に、いわゆるアドレスキィーを入力することにより入力
される。
【0046】次に、時刻t0から2クロックサイクル経
過後の時刻t2におけるクロック信号CLKの立上がり
エッジにおいてプリチャージコマンドPCG(/CS=
L,/RAS=L,/CAS=H,/WE=L)が入力
され、入力時の外部アドレス信号A0がラッチされて内
部アドレス信号A0′が生成されるとともに、信号PR
Eがパルス的に「H」レベルに立上げられる。信号PR
Eは、図7のNANDゲート75、インバータ78およ
びORゲート73を通過して信号COLとなる。信号C
OLがパルス的に「H」レベルに立上げられると、内部
アドレス信号A0′がラッチ回路74でラッチされて信
号EZ0が生成される。また、図2のビット線イコライ
ズ信号BLEQが活性化レベルの「H」レベルにされて
イコライザ16が活性化され、各ビット線対BL,/B
Lがビット線プリチャージ電位VBLにプリチャージさ
れる。
過後の時刻t2におけるクロック信号CLKの立上がり
エッジにおいてプリチャージコマンドPCG(/CS=
L,/RAS=L,/CAS=H,/WE=L)が入力
され、入力時の外部アドレス信号A0がラッチされて内
部アドレス信号A0′が生成されるとともに、信号PR
Eがパルス的に「H」レベルに立上げられる。信号PR
Eは、図7のNANDゲート75、インバータ78およ
びORゲート73を通過して信号COLとなる。信号C
OLがパルス的に「H」レベルに立上げられると、内部
アドレス信号A0′がラッチ回路74でラッチされて信
号EZ0が生成される。また、図2のビット線イコライ
ズ信号BLEQが活性化レベルの「H」レベルにされて
イコライザ16が活性化され、各ビット線対BL,/B
Lがビット線プリチャージ電位VBLにプリチャージさ
れる。
【0047】次いで、時刻t2から1クロックサイクル
経過後の時刻t3におけるクロック信号CLKの立上が
りエッジにおいてアクティブコマンドACT(/CS=
L,/RAS=L,/CAS=H,/WE=H)が入力
され、そのときのアドレス信号A0〜A11が行アドレ
ス信号RA0〜RA11として取込まれる。
経過後の時刻t3におけるクロック信号CLKの立上が
りエッジにおいてアクティブコマンドACT(/CS=
L,/RAS=L,/CAS=H,/WE=H)が入力
され、そのときのアドレス信号A0〜A11が行アドレ
ス信号RA0〜RA11として取込まれる。
【0048】これに応じて、イコライザ16は非活性化
されてビット線BL,/BLのイコライズが停止され、
行デコーダ11によって行アドレス信号RA0〜RA1
1に対応する行のワード線WLが選択レベルの「H」レ
ベルに立上げられてメモリセルMCが活性化され、セン
スアンプ15が活性化される。
されてビット線BL,/BLのイコライズが停止され、
行デコーダ11によって行アドレス信号RA0〜RA1
1に対応する行のワード線WLが選択レベルの「H」レ
ベルに立上げられてメモリセルMCが活性化され、セン
スアンプ15が活性化される。
【0049】また、時刻t3におけるクロック信号CL
Kの立上がりエッジおよびそれに続く立下がりエッジに
同期して、それぞれ外部データストローブ信号DQSの
立上がりエッジおよび立下がりエッジが入力される。外
部データストローブ信号DQSの立下がりエッジに応答
して、図6のパルス発生回路60によって信号DQSL
がパルス的に「H」レベルに立上げられ、たとえば信号
φEVがパルス的に「H」レベルに立上げられる。信号
EVが「H」レベルに立上げられると、図3のトランス
ファゲート25,26が導通し、ラッチ回路29,30
の出力信号φ29,φ30がそれぞれトランスファゲー
ト25,26を介して、ラッチ回路31,32に与えら
れる。
Kの立上がりエッジおよびそれに続く立下がりエッジに
同期して、それぞれ外部データストローブ信号DQSの
立上がりエッジおよび立下がりエッジが入力される。外
部データストローブ信号DQSの立下がりエッジに応答
して、図6のパルス発生回路60によって信号DQSL
がパルス的に「H」レベルに立上げられ、たとえば信号
φEVがパルス的に「H」レベルに立上げられる。信号
EVが「H」レベルに立上げられると、図3のトランス
ファゲート25,26が導通し、ラッチ回路29,30
の出力信号φ29,φ30がそれぞれトランスファゲー
ト25,26を介して、ラッチ回路31,32に与えら
れる。
【0050】図9は、図3の信号WDRVを生成するた
めの信号発生回路85の構成を示す回路図である。図9
において、この信号発生回路85は、ラッチ回路86〜
88、クロックドインバータ90,91、インバータ9
4〜100、NANDゲート101,102およびOR
ゲート103を含む。信号WTは、NANDゲート10
1,102の一方入力ノードに入力される。テスト信号
TEは、NANDゲート102の他方入力ノードに直接
入力されるとともに、インバータ96を介してNAND
ゲート101の他方入力ノードに入力される。NAND
ゲート101の出力信号は、ラッチ回路86〜88およ
びインバータ94を介してクロックドインバータ90の
制御ノードに入力される。
めの信号発生回路85の構成を示す回路図である。図9
において、この信号発生回路85は、ラッチ回路86〜
88、クロックドインバータ90,91、インバータ9
4〜100、NANDゲート101,102およびOR
ゲート103を含む。信号WTは、NANDゲート10
1,102の一方入力ノードに入力される。テスト信号
TEは、NANDゲート102の他方入力ノードに直接
入力されるとともに、インバータ96を介してNAND
ゲート101の他方入力ノードに入力される。NAND
ゲート101の出力信号は、ラッチ回路86〜88およ
びインバータ94を介してクロックドインバータ90の
制御ノードに入力される。
【0051】ラッチ回路86〜88の各々は、クロック
信号CLKに同期して入力信号を取込むためのクロック
ドインバータ89と、クロックドインバータ89によっ
て取込んだ信号を保持および出力するための1対のイン
バータ92,93とを含む。ラッチ回路86,88の各
々は、クロック信号CLKが「L」レベルの期間に入力
信号を取込み、クロック信号CLKが「L」レベルから
「H」レベルに立上げられたことに応じて、取込んだ信
号を保持および出力する。ラッチ回路87は、クロック
信号CLKが「H」レベルの期間に入力信号を取込み、
クロック信号CLKが「H」レベルから「L」レベルに
立下げられたことに応じて取込んだ信号を保持および出
力する。
信号CLKに同期して入力信号を取込むためのクロック
ドインバータ89と、クロックドインバータ89によっ
て取込んだ信号を保持および出力するための1対のイン
バータ92,93とを含む。ラッチ回路86,88の各
々は、クロック信号CLKが「L」レベルの期間に入力
信号を取込み、クロック信号CLKが「L」レベルから
「H」レベルに立上げられたことに応じて、取込んだ信
号を保持および出力する。ラッチ回路87は、クロック
信号CLKが「H」レベルの期間に入力信号を取込み、
クロック信号CLKが「H」レベルから「L」レベルに
立下げられたことに応じて取込んだ信号を保持および出
力する。
【0052】クロックドインバータ90は、電源電位V
CCのラインと接地電位VSSのラインとの間に直列接
続されたPチャネルMOSトランジスタ104およびN
チャネルMOSトランジスタ105,106を含む。M
OSトランジスタ104,106のゲート(入力ノー
ド)はクロック信号CLKを受け、MOSトランジスタ
105のゲート(制御ノード)はインバータ94の出力
信号φ94を受ける。信号φ94が「L」レベルの場合
は、NチャネルMOSトランジスタ105は非導通にな
ってクロックドインバータ90が非活性化され、クロッ
クドインバータ90の出力信号が「H」レベルに固定さ
れる。信号φ94が「H」の場合は、NチャネルMOS
トランジスタ105が導通してクロックドインバータ9
0が活性化され、クロックドインバータ90がクロック
信号CLKの反転信号を出力する。クロックドインバー
タ90の出力信号は、インバータ95を介してORゲー
ト103の一方入力ノードに入力される。
CCのラインと接地電位VSSのラインとの間に直列接
続されたPチャネルMOSトランジスタ104およびN
チャネルMOSトランジスタ105,106を含む。M
OSトランジスタ104,106のゲート(入力ノー
ド)はクロック信号CLKを受け、MOSトランジスタ
105のゲート(制御ノード)はインバータ94の出力
信号φ94を受ける。信号φ94が「L」レベルの場合
は、NチャネルMOSトランジスタ105は非導通にな
ってクロックドインバータ90が非活性化され、クロッ
クドインバータ90の出力信号が「H」レベルに固定さ
れる。信号φ94が「H」の場合は、NチャネルMOS
トランジスタ105が導通してクロックドインバータ9
0が活性化され、クロックドインバータ90がクロック
信号CLKの反転信号を出力する。クロックドインバー
タ90の出力信号は、インバータ95を介してORゲー
ト103の一方入力ノードに入力される。
【0053】クロックドインバータ91は、クロックド
インバータ90と同様に、電源電位VCCのラインと接
地電位VSSのラインとの間に直列接続されたPチャネ
ルMOSトランジスタ104およびNチャネルMOSト
ランジスタ105,106を含む。NANDゲート10
2の出力信号は、インバータ97を介してクロックドイ
ンバータ91の制御ノード(MOSトランジスタ105
のゲート)に入力される。クロック信号CLKは、イン
バータ98,99を介してクロックドインバータ91の
入力ノード(MOSトランジスタ104,106のゲー
ト)に入力される。
インバータ90と同様に、電源電位VCCのラインと接
地電位VSSのラインとの間に直列接続されたPチャネ
ルMOSトランジスタ104およびNチャネルMOSト
ランジスタ105,106を含む。NANDゲート10
2の出力信号は、インバータ97を介してクロックドイ
ンバータ91の制御ノード(MOSトランジスタ105
のゲート)に入力される。クロック信号CLKは、イン
バータ98,99を介してクロックドインバータ91の
入力ノード(MOSトランジスタ104,106のゲー
ト)に入力される。
【0054】インバータ97の出力信号φ97が「L」
レベルの場合は、NチャネルMOSトランジスタ105
が非導通となってクロックドインバータ91が非活性化
され、クロックドインバータ91の出力信号が「H」レ
ベルに固定される。信号φ97が「H」レベルの場合
は、NチャネルMOSトランジスタ105が導通してク
ロックドインバータ91が活性化され、クロックドイン
バータ91はクロック信号CLKの反転信号を出力す
る。クロックドインバータ91の出力信号は、インバー
タ100を介してORゲート103の他方入力ノードに
入力される。ORゲート103の出力信号は、信号発生
回路85の出力信号WDRVとなる。
レベルの場合は、NチャネルMOSトランジスタ105
が非導通となってクロックドインバータ91が非活性化
され、クロックドインバータ91の出力信号が「H」レ
ベルに固定される。信号φ97が「H」レベルの場合
は、NチャネルMOSトランジスタ105が導通してク
ロックドインバータ91が活性化され、クロックドイン
バータ91はクロック信号CLKの反転信号を出力す
る。クロックドインバータ91の出力信号は、インバー
タ100を介してORゲート103の他方入力ノードに
入力される。ORゲート103の出力信号は、信号発生
回路85の出力信号WDRVとなる。
【0055】図10は、図9に示す信号発生回路85の
テスト時の動作を示すタイムチャートである。図10に
おいて、ある時刻t0におけるクロック信号CLKの立
上がりエッジにおいてテストコマンドTMEが入力さ
れ、テスト信号TEが活性化レベルの「H」レベルに立
上げられる。これにより、NANDゲート101の出力
信号が「H」レベルに固定され、インバータ94の出力
信号φ94が「L」レベルに固定され、インバータ95
の出力信号が「L」レベルに固定される。一方、NAN
Dゲート102は、信号WTに対してインバータとして
動作する。
テスト時の動作を示すタイムチャートである。図10に
おいて、ある時刻t0におけるクロック信号CLKの立
上がりエッジにおいてテストコマンドTMEが入力さ
れ、テスト信号TEが活性化レベルの「H」レベルに立
上げられる。これにより、NANDゲート101の出力
信号が「H」レベルに固定され、インバータ94の出力
信号φ94が「L」レベルに固定され、インバータ95
の出力信号が「L」レベルに固定される。一方、NAN
Dゲート102は、信号WTに対してインバータとして
動作する。
【0056】時刻t0から4クロックサイクル経過後の
時刻t4におけるクロック信号CLKの立上がりエッジ
においてライトコマンドWRTが入力され、信号WTが
1クロックサイクル分だけ「H」レベルに立上げられ
る。信号WTが「H」レベルにされると、クロックドイ
ンバータ91が活性化され、クロック信号CLKがイン
バータ98,99,91,100およびORゲート10
3を通過して、信号WDRVとなる。信号WTは1クロ
ックサイクル分だけ「H」レベルにされるので、信号W
DRVは1/2クロックサイクル分だけ「H」レベルに
される。したがって、テスト時は、信号WDRVはライ
トコマンドWRTに応答して1/2クロックサイクル分
だけパルス的に「H」レベルに立上げられる。信号WD
RVが「H」レベルにされると、図3のトランスファゲ
ート27,28は導通し、ラッチ回路31,32の出力
信号φ31,φ32がトランスファゲート27,28を
介してデータバスDBE,DBOに与えられる。
時刻t4におけるクロック信号CLKの立上がりエッジ
においてライトコマンドWRTが入力され、信号WTが
1クロックサイクル分だけ「H」レベルに立上げられ
る。信号WTが「H」レベルにされると、クロックドイ
ンバータ91が活性化され、クロック信号CLKがイン
バータ98,99,91,100およびORゲート10
3を通過して、信号WDRVとなる。信号WTは1クロ
ックサイクル分だけ「H」レベルにされるので、信号W
DRVは1/2クロックサイクル分だけ「H」レベルに
される。したがって、テスト時は、信号WDRVはライ
トコマンドWRTに応答して1/2クロックサイクル分
だけパルス的に「H」レベルに立上げられる。信号WD
RVが「H」レベルにされると、図3のトランスファゲ
ート27,28は導通し、ラッチ回路31,32の出力
信号φ31,φ32がトランスファゲート27,28を
介してデータバスDBE,DBOに与えられる。
【0057】図11は、図9に示した信号発生回路85
の通常時の動作を示すタイムチャートである。この場合
は、テスト信号TEは「L」レベルに固定され、図9の
NANDゲート102の出力信号は「H」レベルに固定
され、インバータ100の出力信号は「L」レベルに固
定される。一方、NANDゲート101は、信号WTに
対してインバータとして動作する。
の通常時の動作を示すタイムチャートである。この場合
は、テスト信号TEは「L」レベルに固定され、図9の
NANDゲート102の出力信号は「H」レベルに固定
され、インバータ100の出力信号は「L」レベルに固
定される。一方、NANDゲート101は、信号WTに
対してインバータとして動作する。
【0058】時刻t0におけるクロック信号CLKの立
上がりエッジにおいてライトコマンドWRTが入力さ
れ、信号WTが1クロックサイクル分だけ「H」レベル
に立上げられる。信号WTは、クロック信号CLKの立
下がりエッジに応答してラッチ回路86にラッチされ、
その次の立上がりエッジに応答してラッチ回路87にラ
ッチされ、さらにその次の立下がりエッジに応答してラ
ッチ回路88にラッチされる。したがって、インバータ
94の出力信号φ94は信号WTを3/2クロックサイ
クル分だけ遅延させた信号となり、信号WDRVは時刻
t0から2クロックサイクル経過後の時刻t2において
1/2クロックサイクル分だけパルス的に「H」レベル
に立上げられる。
上がりエッジにおいてライトコマンドWRTが入力さ
れ、信号WTが1クロックサイクル分だけ「H」レベル
に立上げられる。信号WTは、クロック信号CLKの立
下がりエッジに応答してラッチ回路86にラッチされ、
その次の立上がりエッジに応答してラッチ回路87にラ
ッチされ、さらにその次の立下がりエッジに応答してラ
ッチ回路88にラッチされる。したがって、インバータ
94の出力信号φ94は信号WTを3/2クロックサイ
クル分だけ遅延させた信号となり、信号WDRVは時刻
t0から2クロックサイクル経過後の時刻t2において
1/2クロックサイクル分だけパルス的に「H」レベル
に立上げられる。
【0059】図12は、図1〜図11で示したDDR
SDRAMの通常時の書込動作を示すタイムチャートで
ある。図12において、ある時刻t0におけるクロック
信号CLKの立上がりエッジにおいてアクティブコマン
ドACTが入力され、そのときのアドレス信号A0〜A
11が行アドレス信号RA0〜RA11として取込まれ
る。
SDRAMの通常時の書込動作を示すタイムチャートで
ある。図12において、ある時刻t0におけるクロック
信号CLKの立上がりエッジにおいてアクティブコマン
ドACTが入力され、そのときのアドレス信号A0〜A
11が行アドレス信号RA0〜RA11として取込まれ
る。
【0060】これに応じて、イコライザ16が非活性化
され、ビット線対BL,/BLのイコライズが停止さ
れ、行デコーダ11によって行アドレス信号RA0〜R
A11に対応する行のワード線WLが選択レベルの
「H」レベルに立上げられて、メモリセルMCが活性化
され、センスアンプ15が活性化される。
され、ビット線対BL,/BLのイコライズが停止さ
れ、行デコーダ11によって行アドレス信号RA0〜R
A11に対応する行のワード線WLが選択レベルの
「H」レベルに立上げられて、メモリセルMCが活性化
され、センスアンプ15が活性化される。
【0061】次いで、時刻t0から1クロックサイクル
経過後の時刻t1におけるクロック信号CLKの立上が
りエッジにおいてライトコマンドWRTが入力され、そ
のときのアドレス信号A0〜A11が列アドレス信号C
A0〜CA11として取込まれる。これに応じて、列デ
コーダ12によって列アドレス信号CA0〜CA11に
対応する列選択線CSLが選択レベルの「H」レベルに
立上げられ、その列のビット線対BL,/BLが列選択
ゲート14およびデータ入出力線対IO,/IOを介し
てデータバスDBE(またはDBO)に接続される。
経過後の時刻t1におけるクロック信号CLKの立上が
りエッジにおいてライトコマンドWRTが入力され、そ
のときのアドレス信号A0〜A11が列アドレス信号C
A0〜CA11として取込まれる。これに応じて、列デ
コーダ12によって列アドレス信号CA0〜CA11に
対応する列選択線CSLが選択レベルの「H」レベルに
立上げられ、その列のビット線対BL,/BLが列選択
ゲート14およびデータ入出力線対IO,/IOを介し
てデータバスDBE(またはDBO)に接続される。
【0062】次に、時刻t1から1クロックサイクル経
過後(ライトレイテンシWL=1)の時刻t2における
クロック信号CLKの立上がりエッジおよびそれに続く
立下がりエッジに同期して、それぞれ外部データストロ
ーブ信号DQSの立上がりエッジおよび立下がりエッジ
が入力されるとともに、2つのデータ信号が入力され
る。入力された2つのデータ信号は、それぞれ図3のラ
ッチ回路29,30にラッチされて信号φ29,φ30
となる。
過後(ライトレイテンシWL=1)の時刻t2における
クロック信号CLKの立上がりエッジおよびそれに続く
立下がりエッジに同期して、それぞれ外部データストロ
ーブ信号DQSの立上がりエッジおよび立下がりエッジ
が入力されるとともに、2つのデータ信号が入力され
る。入力された2つのデータ信号は、それぞれ図3のラ
ッチ回路29,30にラッチされて信号φ29,φ30
となる。
【0063】また、信号DQSの立下がりエッジに応答
して、信号φEV,φODのうちのいずれか一方の信号
(図12ではφEV)がパルス的に「H」レベルに立上
げられ、ラッチ回路29,30の出力信号φ29,φ3
0がラッチ回路(この場合は30,32)にラッチされ
て信号φ31,φ32となる。
して、信号φEV,φODのうちのいずれか一方の信号
(図12ではφEV)がパルス的に「H」レベルに立上
げられ、ラッチ回路29,30の出力信号φ29,φ3
0がラッチ回路(この場合は30,32)にラッチされ
て信号φ31,φ32となる。
【0064】次に、時刻t1から2クロックサイクル経
過後(tW=2)の時刻t3におけるクロック信号CL
Kの立上がりエッジに応答して、信号WDRVがパルス
的に「H」レベルに立上げられる。信号WDRVが
「H」レベルに立上げられると、図3のトランスファゲ
ート27,28が導通し、ラッチ回路31,32の出力
信号φ31,φ32がトランスファゲート27,28お
よびデータバスDBE,DBOを介してメモリアレイ
5,6に与えられる。メモリアレイ5,6に与えられた
信号φ31,φ32は、アドレス信号RA0〜RA1
1,CA0〜CA11で選択された2つのメモリセルM
Cに書込まれる。
過後(tW=2)の時刻t3におけるクロック信号CL
Kの立上がりエッジに応答して、信号WDRVがパルス
的に「H」レベルに立上げられる。信号WDRVが
「H」レベルに立上げられると、図3のトランスファゲ
ート27,28が導通し、ラッチ回路31,32の出力
信号φ31,φ32がトランスファゲート27,28お
よびデータバスDBE,DBOを介してメモリアレイ
5,6に与えられる。メモリアレイ5,6に与えられた
信号φ31,φ32は、アドレス信号RA0〜RA1
1,CA0〜CA11で選択された2つのメモリセルM
Cに書込まれる。
【0065】次いで、時刻t3から1クロックサイクル
経過後の時刻t4におけるクロック信号CLKの立上が
りエッジにおいてプリチャージコマンドPCGが入力さ
れる。これに応じて、行デコーダ11によってワード線
WLが非選択レベルの「L」レベルに立上げられてメモ
リセルMCが非活性化され、センスアンプ15が非活性
化され、イコライザ16が活性化されてビット線対B
L,/BLがビット線プリチャージ電位VBLにプリチ
ャージされる。したがって、通常動作時は、データ信号
を書込むのに最小限必要な時間tRCは5クロックサイ
クルとなる。
経過後の時刻t4におけるクロック信号CLKの立上が
りエッジにおいてプリチャージコマンドPCGが入力さ
れる。これに応じて、行デコーダ11によってワード線
WLが非選択レベルの「L」レベルに立上げられてメモ
リセルMCが非活性化され、センスアンプ15が非活性
化され、イコライザ16が活性化されてビット線対B
L,/BLがビット線プリチャージ電位VBLにプリチ
ャージされる。したがって、通常動作時は、データ信号
を書込むのに最小限必要な時間tRCは5クロックサイ
クルとなる。
【0066】図13は、図1〜図11で示したDDR
SDRAMのテスト時の書込動作を示すタイムチャート
である。図13において、ある時刻t1におけるクロッ
ク信号CLKの立上がりエッジにおいてアクティブコマ
ンドACTが入力され、そのときのアドレス信号A0〜
A11が行アドレス信号RA0〜RA11として取込ま
れる。
SDRAMのテスト時の書込動作を示すタイムチャート
である。図13において、ある時刻t1におけるクロッ
ク信号CLKの立上がりエッジにおいてアクティブコマ
ンドACTが入力され、そのときのアドレス信号A0〜
A11が行アドレス信号RA0〜RA11として取込ま
れる。
【0067】これに応じて、イコライザ16が非活性化
されてビット線対BL,/BLのイコライズが停止さ
れ、行デコーダ11によって行アドレス信号RA0〜R
A11に対応するワード線WLが選択レベルの「H」レ
ベルに立上げられてメモリセルMCが活性化され、セン
スアンプ15が活性化される。
されてビット線対BL,/BLのイコライズが停止さ
れ、行デコーダ11によって行アドレス信号RA0〜R
A11に対応するワード線WLが選択レベルの「H」レ
ベルに立上げられてメモリセルMCが活性化され、セン
スアンプ15が活性化される。
【0068】また、時刻t1におけるクロック信号CL
Kの立上がりエッジおよびそれに続く立下がりエッジに
同期して、それぞれ外部データストローブ信号DQSの
立上がりエッジおよび立下がりエッジが入力されるとと
もに2つのデータ信号が入力される。入力された2つの
データ信号は、それぞれ図3のラッチ回路29,30に
ラッチされて信号φ29,φ30となる。
Kの立上がりエッジおよびそれに続く立下がりエッジに
同期して、それぞれ外部データストローブ信号DQSの
立上がりエッジおよび立下がりエッジが入力されるとと
もに2つのデータ信号が入力される。入力された2つの
データ信号は、それぞれ図3のラッチ回路29,30に
ラッチされて信号φ29,φ30となる。
【0069】また、信号DQSの立下がりエッジに応答
して、信号φEV,φODのうちのいずれか一方の信号
(図13ではφEV)がパルス的に「H」レベルに立上
げられ、ラッチ回路29,30の出力信号φ29,φ3
0がラッチ回路31,32にラッチされて信号φ31,
φ32となる。
して、信号φEV,φODのうちのいずれか一方の信号
(図13ではφEV)がパルス的に「H」レベルに立上
げられ、ラッチ回路29,30の出力信号φ29,φ3
0がラッチ回路31,32にラッチされて信号φ31,
φ32となる。
【0070】次に,時刻t1から1クロックサイクル経
過後の時刻t2におけるクロック信号CLKの立上がり
エッジにおいてライトコマンドWRTが入力され、その
ときのアドレス信号A0〜A11が列アドレス信号CA
0〜CA11として取込まれる。これに応じて、列デコ
ーダ12によって列アドレス信号CA0〜CA11に対
応する列の列選択線CSLが選択レベルの「H」レベル
に立上げられ、その列のビット線対BL,/BLが列選
択ゲート14およびデータ入出力線対IO,/IOを介
してデータバスDBE(またはDBO)に接続される。
過後の時刻t2におけるクロック信号CLKの立上がり
エッジにおいてライトコマンドWRTが入力され、その
ときのアドレス信号A0〜A11が列アドレス信号CA
0〜CA11として取込まれる。これに応じて、列デコ
ーダ12によって列アドレス信号CA0〜CA11に対
応する列の列選択線CSLが選択レベルの「H」レベル
に立上げられ、その列のビット線対BL,/BLが列選
択ゲート14およびデータ入出力線対IO,/IOを介
してデータバスDBE(またはDBO)に接続される。
【0071】また、時刻t2におけるクロック信号CL
Kの立上がりエッジに応答して、信号WDRVがパルス
的に「H」レベルに立上げられる。信号WDRVが
「H」レベルに立上げられると、図3のトランスファゲ
ート27,28が導通し、ラッチ回路31,32の出力
信号φ31,φ32がトランスファゲート27,28お
よびデータバスDBE,DBOを介してメモリアレイ
5,6に与えられる。メモリアレイ5,6に与えられた
信号φ31,φ32は、アドレス信号RA0〜RA1
1,CA0〜CA11で選択された2つのメモリセルM
Cに書込まれる。
Kの立上がりエッジに応答して、信号WDRVがパルス
的に「H」レベルに立上げられる。信号WDRVが
「H」レベルに立上げられると、図3のトランスファゲ
ート27,28が導通し、ラッチ回路31,32の出力
信号φ31,φ32がトランスファゲート27,28お
よびデータバスDBE,DBOを介してメモリアレイ
5,6に与えられる。メモリアレイ5,6に与えられた
信号φ31,φ32は、アドレス信号RA0〜RA1
1,CA0〜CA11で選択された2つのメモリセルM
Cに書込まれる。
【0072】次いで、時刻t2から次の1クロックサイ
クル経過後の時刻t3におけるクロック信号CLKの立
上がりエッジにおいてプリチャージコマンドPCGが入
力される。これに応じて、行デコーダ11によってワー
ド線WLが非選択レベルの「L」レベルに立下げられて
メモリセルMCが非活性化され、センスアンプ15が非
活性化され、イコライザ16が活性化されてビット線対
BL,/BLがビット線プリチャージ電位VBLにプリ
チャージされる。したがって、テスト時は、データ信号
を書込むのに最小限必要な時間tRCは3クロックサイ
クルとなる。
クル経過後の時刻t3におけるクロック信号CLKの立
上がりエッジにおいてプリチャージコマンドPCGが入
力される。これに応じて、行デコーダ11によってワー
ド線WLが非選択レベルの「L」レベルに立下げられて
メモリセルMCが非活性化され、センスアンプ15が非
活性化され、イコライザ16が活性化されてビット線対
BL,/BLがビット線プリチャージ電位VBLにプリ
チャージされる。したがって、テスト時は、データ信号
を書込むのに最小限必要な時間tRCは3クロックサイ
クルとなる。
【0073】この実施の形態では、通常動作時はライト
レイテンシを持った書込動作を行なう、テスト時はライ
トレイテンシを持たない書込動作を行なうので、低い周
波数でテストを行なう場合でもテスト時間が短くて済
む。
レイテンシを持った書込動作を行なう、テスト時はライ
トレイテンシを持たない書込動作を行なうので、低い周
波数でテストを行なう場合でもテスト時間が短くて済
む。
【0074】なお、図6の信号発生回路60を図14の
信号発生回路110で置換してもよい。信号発生回路1
10は、信号発生回路59にインバータ111,112
およびNANDゲート113を追加したものである。テ
スト信号TEは、インバータ111を介してNANDゲ
ート113の一方入力ノードに入力される。信号EZ0
は、NANDゲート113の他方入力ノードに入力され
る。NANDゲート113の出力信号は、インバータ1
12を介してNANDゲート69の他方入力ノードに入
力されるとともに、インバータ112,66を介してN
ANDゲート70の他方入力ノードに入力される。
信号発生回路110で置換してもよい。信号発生回路1
10は、信号発生回路59にインバータ111,112
およびNANDゲート113を追加したものである。テ
スト信号TEは、インバータ111を介してNANDゲ
ート113の一方入力ノードに入力される。信号EZ0
は、NANDゲート113の他方入力ノードに入力され
る。NANDゲート113の出力信号は、インバータ1
12を介してNANDゲート69の他方入力ノードに入
力されるとともに、インバータ112,66を介してN
ANDゲート70の他方入力ノードに入力される。
【0075】通常動作時は、テスト信号TEが非活性化
レベルの「L」レベルにされ、信号EZ0はNANDゲ
ート113およびインバータ112を通過してゲート回
路61に入力される。この場合は、信号発生回路110
は、信号発生回路60と同じ構成になる。テスト時は、
テスト信号TEが活性化レベルの「H」レベルにされ、
インバータ112の出力信号が「L」レベルに固定さ
れ、信号φEVが「L」レベルに固定されるとともにパ
ルス信号DQSLがNANDゲート70およびインバー
タ68を通過して信号φODとなる。したがって、テス
ト時はアドレス信号A0を取込む必要がないので、テス
ト動作の簡単化を図ることができる。
レベルの「L」レベルにされ、信号EZ0はNANDゲ
ート113およびインバータ112を通過してゲート回
路61に入力される。この場合は、信号発生回路110
は、信号発生回路60と同じ構成になる。テスト時は、
テスト信号TEが活性化レベルの「H」レベルにされ、
インバータ112の出力信号が「L」レベルに固定さ
れ、信号φEVが「L」レベルに固定されるとともにパ
ルス信号DQSLがNANDゲート70およびインバー
タ68を通過して信号φODとなる。したがって、テス
ト時はアドレス信号A0を取込む必要がないので、テス
ト動作の簡単化を図ることができる。
【0076】なお、インバータ67,68の出力信号を
それぞれ信号φOD,φEVとしてもよいことは言うま
でもない。
それぞれ信号φOD,φEVとしてもよいことは言うま
でもない。
【0077】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0078】
【発明の効果】以上のように、この発明に係る半導体記
憶装置では、行列状に配置された複数のメモリセルと、
各行に対応して設けられたワード線と、各列に対応して
設けられたビット線対とを含むメモリアレイと、アクテ
ィブ命令に応答して、行アドレス信号に応じた行のワー
ド線を選択し、その行の各メモリセルを活性化させる行
選択回路と、ライト命令に応答して、列アドレス信号に
応じた列のビット線対を選択する列選択回路と、通常動
作時はライト命令がされてから予め定められた第1時間
が経過した後に外部データ信号を取込み、テスト時はア
クティブ命令がされたことに応じて外部データ信号を取
込み、取込んだ外部データ信号を列選択回路によって選
択されたビット線対を介して行選択回路によって活性化
されたメモリセルに書込む書込回路とが設けられる。し
たがって、テスト時はライトレイテンシを持たない書込
動作を行なうので、低周波数でテストする場合でもテス
ト時間が短くて済む。
憶装置では、行列状に配置された複数のメモリセルと、
各行に対応して設けられたワード線と、各列に対応して
設けられたビット線対とを含むメモリアレイと、アクテ
ィブ命令に応答して、行アドレス信号に応じた行のワー
ド線を選択し、その行の各メモリセルを活性化させる行
選択回路と、ライト命令に応答して、列アドレス信号に
応じた列のビット線対を選択する列選択回路と、通常動
作時はライト命令がされてから予め定められた第1時間
が経過した後に外部データ信号を取込み、テスト時はア
クティブ命令がされたことに応じて外部データ信号を取
込み、取込んだ外部データ信号を列選択回路によって選
択されたビット線対を介して行選択回路によって活性化
されたメモリセルに書込む書込回路とが設けられる。し
たがって、テスト時はライトレイテンシを持たない書込
動作を行なうので、低周波数でテストする場合でもテス
ト時間が短くて済む。
【0079】好ましくは、半導体記憶装置は、2つのメ
モリアレイを備え、外部クロック信号に含まれる前縁お
よび後縁に同期して連続的に入力される2つの外部デー
タ信号と、それらの2つの外部データ信号に同期した前
縁および後縁を有する外部データストローブ信号とを受
ける。行選択回路は各メモリアレイごとにワード線を選
択し、列選択回路は各メモリアレイごとにビット線対を
選択する。書込回路は、外部データ出力信号の前縁およ
び後縁に応答して2つの外部データ信号を取込み、取込
んだ2つの外部データ信号のうちの一方の外部データ信
号を2つのメモリアレイのうちのいずれか一方のメモリ
アレイのメモリセルに書込み、他方の外部データ信号を
他方のメモリアレイのメモリセルに書込む。この場合
は、外部クロック信号の前縁および後縁の両方に同期し
て外部データ信号を取込むので、書込動作の高速化を図
ることができる。
モリアレイを備え、外部クロック信号に含まれる前縁お
よび後縁に同期して連続的に入力される2つの外部デー
タ信号と、それらの2つの外部データ信号に同期した前
縁および後縁を有する外部データストローブ信号とを受
ける。行選択回路は各メモリアレイごとにワード線を選
択し、列選択回路は各メモリアレイごとにビット線対を
選択する。書込回路は、外部データ出力信号の前縁およ
び後縁に応答して2つの外部データ信号を取込み、取込
んだ2つの外部データ信号のうちの一方の外部データ信
号を2つのメモリアレイのうちのいずれか一方のメモリ
アレイのメモリセルに書込み、他方の外部データ信号を
他方のメモリアレイのメモリセルに書込む。この場合
は、外部クロック信号の前縁および後縁の両方に同期し
て外部データ信号を取込むので、書込動作の高速化を図
ることができる。
【0080】また好ましくは、書込回路は、通常動作時
はアクティブ命令が出されたことに応じて活性化され、
テスト時は常時活性化され、外部データ信号に従って内
部データ信号を生成する入力バッファと、それぞれ2つ
のメモリアレイに対応して設けられた第1および第2の
ラッチ回路と、外部データストローブ信号の前縁に応答
して、入力バッファで生成された内部データ信号を第1
のラッチ回路に与え、外部データストローブ信号の後縁
に応答して、入力バッファで生成された内部データ信号
を第2のラッチ回路に与える第1の切換回路とを含む。
この場合は、テスト時には入力バッファが常時活性化さ
れるので、アクティブ命令に先立って外部データ信号を
入力することができる。また、第1および第2のラッチ
回路と第1の切換回路によって、シリアルな2つの内部
データ信号をパラレルな2つの内部データ信号に変換す
ることができる。
はアクティブ命令が出されたことに応じて活性化され、
テスト時は常時活性化され、外部データ信号に従って内
部データ信号を生成する入力バッファと、それぞれ2つ
のメモリアレイに対応して設けられた第1および第2の
ラッチ回路と、外部データストローブ信号の前縁に応答
して、入力バッファで生成された内部データ信号を第1
のラッチ回路に与え、外部データストローブ信号の後縁
に応答して、入力バッファで生成された内部データ信号
を第2のラッチ回路に与える第1の切換回路とを含む。
この場合は、テスト時には入力バッファが常時活性化さ
れるので、アクティブ命令に先立って外部データ信号を
入力することができる。また、第1および第2のラッチ
回路と第1の切換回路によって、シリアルな2つの内部
データ信号をパラレルな2つの内部データ信号に変換す
ることができる。
【0081】また好ましくは、半導体記憶装置は、さら
に、プリチャージ命令に応答して各ビット線対を予め定
められた電位にプリチャージするプリチャージ回路と、
通常動作時はライト命令がされたことに応じて外部アド
レス信号に含まれるメモリアレイ選択信号を取込み、テ
スト時はプリチャージ命令がされたことに応じてメモリ
アレイ選択信号を取込み、取込んだメモリアレイ選択信
号に従って第1および第2の信号を出力する第1の信号
発生回路を備える。書込回路は、さらに、それぞれ2つ
のメモリアレイに対応して設けられた第3および第4の
ラッチ回路と、第1の信号発生回路から第1の信号が出
力された場合は第1および第2のラッチ回路から出力さ
れた内部データ信号をそれぞれ第3および第4のラッチ
回路に与え、第1の信号発生回路から第2の信号が出力
された場合は第1および第2のラッチ回路から出力され
た内部データ信号をそれぞれ第4および第3のラッチ回
路に与える第2の切換回路とを含む。この場合は、テス
ト時にはアクティブ命令およびライト命令よりも先に入
力されるプリチャージ命令に応答してメモリアレイ選択
信号を取込むので、ライトレイテンシを持たない書込動
作を容易に行なうことができる。
に、プリチャージ命令に応答して各ビット線対を予め定
められた電位にプリチャージするプリチャージ回路と、
通常動作時はライト命令がされたことに応じて外部アド
レス信号に含まれるメモリアレイ選択信号を取込み、テ
スト時はプリチャージ命令がされたことに応じてメモリ
アレイ選択信号を取込み、取込んだメモリアレイ選択信
号に従って第1および第2の信号を出力する第1の信号
発生回路を備える。書込回路は、さらに、それぞれ2つ
のメモリアレイに対応して設けられた第3および第4の
ラッチ回路と、第1の信号発生回路から第1の信号が出
力された場合は第1および第2のラッチ回路から出力さ
れた内部データ信号をそれぞれ第3および第4のラッチ
回路に与え、第1の信号発生回路から第2の信号が出力
された場合は第1および第2のラッチ回路から出力され
た内部データ信号をそれぞれ第4および第3のラッチ回
路に与える第2の切換回路とを含む。この場合は、テス
ト時にはアクティブ命令およびライト命令よりも先に入
力されるプリチャージ命令に応答してメモリアレイ選択
信号を取込むので、ライトレイテンシを持たない書込動
作を容易に行なうことができる。
【0082】また好ましくは、半導体記憶装置は、さら
に、プリチャージ命令に応答して各ビット線対を予め定
められた電位にプリチャージするプリチャージ回路と、
通常動作時はライト命令が出されたことに応じて外部ア
ドレス信号に含まれるメモリアレイ選択信号を取込み、
取込んだメモリアレイ選択信号に従って第1または第2
の信号を出力し、テスト時は第1および第2の信号のう
ちの予め選択された信号を出力する第1の信号発生回路
とを備える。書込回路は、さらに、それぞれ2つのメモ
リアレイに対して設けられた第3および第4のラッチ回
路と、第1の信号発生回路から第1の信号が出力された
場合は第1および第2のラッチ回路から出力された内部
データ信号をそれぞれ第3および第4のラッチ回路に与
え、第1の信号発生回路から第2の信号が出力された場
合は第1および第2のラッチ回路から出力された内部デ
ータ信号をそれぞれ第3および第4のラッチ回路に与え
る第2の切換回路とを含む。この場合は、テスト時には
メモリアレイ選択信号を取込む必要がないので、ライト
レイテンシを持たない書込動作を一層容易に行なうこと
ができる。
に、プリチャージ命令に応答して各ビット線対を予め定
められた電位にプリチャージするプリチャージ回路と、
通常動作時はライト命令が出されたことに応じて外部ア
ドレス信号に含まれるメモリアレイ選択信号を取込み、
取込んだメモリアレイ選択信号に従って第1または第2
の信号を出力し、テスト時は第1および第2の信号のう
ちの予め選択された信号を出力する第1の信号発生回路
とを備える。書込回路は、さらに、それぞれ2つのメモ
リアレイに対して設けられた第3および第4のラッチ回
路と、第1の信号発生回路から第1の信号が出力された
場合は第1および第2のラッチ回路から出力された内部
データ信号をそれぞれ第3および第4のラッチ回路に与
え、第1の信号発生回路から第2の信号が出力された場
合は第1および第2のラッチ回路から出力された内部デ
ータ信号をそれぞれ第3および第4のラッチ回路に与え
る第2の切換回路とを含む。この場合は、テスト時には
メモリアレイ選択信号を取込む必要がないので、ライト
レイテンシを持たない書込動作を一層容易に行なうこと
ができる。
【0083】また好ましくは、半導体記憶装置は、さら
に、通常動作時はライト命令がされてから予め定められ
た第2時間が経過した後に第3の信号を出力し、テスト
時はライト命令に応答して第3の信号を出力する第2の
信号発生回路を備え、書込回路は、さらに、第2の信号
発生回路から第3の信号が出力されたことに応じて、第
3および第4のラッチ回路から出力された内部データ信
号をそれぞれ2つのメモリアレイの選択されたメモリセ
ルに与えるための第3の切換回路とを含む。この場合
は、通常時はライトレイテンシを持った書込動作を行な
い、テスト時はライトレイテンシを持たない書込動作を
容易に行なうことができる。
に、通常動作時はライト命令がされてから予め定められ
た第2時間が経過した後に第3の信号を出力し、テスト
時はライト命令に応答して第3の信号を出力する第2の
信号発生回路を備え、書込回路は、さらに、第2の信号
発生回路から第3の信号が出力されたことに応じて、第
3および第4のラッチ回路から出力された内部データ信
号をそれぞれ2つのメモリアレイの選択されたメモリセ
ルに与えるための第3の切換回路とを含む。この場合
は、通常時はライトレイテンシを持った書込動作を行な
い、テスト時はライトレイテンシを持たない書込動作を
容易に行なうことができる。
【図1】 この発明の一実施の形態によるDDR SD
RAMの全体構成を示すブロック図である。
RAMの全体構成を示すブロック図である。
【図2】 図1に示したメモリアレイおよびそれに関連
する部分の構成を示す回路ブロック図である。
する部分の構成を示す回路ブロック図である。
【図3】 図1に示したIOバッファの要部を示す回路
ブロック図である。
ブロック図である。
【図4】 図3に示した入力バッファの構成を示す回路
図である。
図である。
【図5】 図4に示した活性化信号ENを生成するため
の信号発生回路の構成を示す回路図である。
の信号発生回路の構成を示す回路図である。
【図6】 図3に示した信号φEV,φODを生成する
ための信号発生回路の構成を示す回路図である。
ための信号発生回路の構成を示す回路図である。
【図7】 図6に示した信号EZ0を生成するための信
号発生回路の構成を示す回路図である。
号発生回路の構成を示す回路図である。
【図8】 図6および図7に示した信号発生回路のテス
ト時の動作を示すタイムチャートである。
ト時の動作を示すタイムチャートである。
【図9】 図3に示した信号WDRVを生成するための
信号発生回路の構成を示す回路図である。
信号発生回路の構成を示す回路図である。
【図10】 図9に示した信号発生回路のテスト時の動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図11】 図9に示した信号発生回路の通常時の動作
を示すタイムチャートである。
を示すタイムチャートである。
【図12】 図1〜図11に示したDDR SDRAM
の通常時の書込動作を示すタイムチャートである。
の通常時の書込動作を示すタイムチャートである。
【図13】 図1〜図11に示したDDR SDRAM
のテスト時の書込動作を示すタイムチャートである。
のテスト時の書込動作を示すタイムチャートである。
【図14】 この実施の形態の変更例を示す回路図であ
る。
る。
1 クロックバッファ、2 制御信号バッファ、3 ア
ドレスバッファ、4制御回路、5,6 メモリアレイ、
7 DQSバッファ、8 IOバッファ、MC メモリ
セル、WL ワード線、BL,/BL ビット線対、1
1 行デコーダ、12 列デコーダ、13 センスアン
プ+入出力制御回路、14 列選択ゲート、15 セン
スアンプ、16 イコライザ、20 入力バッファ、2
1〜28 トランスファゲート、29〜32,74,8
6〜88 ラッチ回路、35コンパレータ、36,52
〜55,63〜68,77〜79,81,82,92〜
100,111,112 インバータ、37〜40,1
04 PチャネルMOSトランジスタ、41〜44,1
05,106 NチャネルMOSトランジスタ、51,
69,70,75,76,101,102,113 N
ANDゲート、56,73,103 ORゲート、5
9,71,85 信号発生回路、60 パルス発生回
路、61,72 ゲート回路、62 NORゲート、8
0,89〜91 クロックドインバータ。
ドレスバッファ、4制御回路、5,6 メモリアレイ、
7 DQSバッファ、8 IOバッファ、MC メモリ
セル、WL ワード線、BL,/BL ビット線対、1
1 行デコーダ、12 列デコーダ、13 センスアン
プ+入出力制御回路、14 列選択ゲート、15 セン
スアンプ、16 イコライザ、20 入力バッファ、2
1〜28 トランスファゲート、29〜32,74,8
6〜88 ラッチ回路、35コンパレータ、36,52
〜55,63〜68,77〜79,81,82,92〜
100,111,112 インバータ、37〜40,1
04 PチャネルMOSトランジスタ、41〜44,1
05,106 NチャネルMOSトランジスタ、51,
69,70,75,76,101,102,113 N
ANDゲート、56,73,103 ORゲート、5
9,71,85 信号発生回路、60 パルス発生回
路、61,72 ゲート回路、62 NORゲート、8
0,89〜91 クロックドインバータ。
フロントページの続き
Fターム(参考) 2G132 AA08 AG01 AK07 AL09
5L106 AA01 DD00 EE02 FF04 GG03
5M024 AA49 AA91 BB20 BB30 BB36
BB40 DD62 DD63 DD80 JJ03
JJ32 MM04 MM20 PP01 PP02
PP03 PP07
Claims (6)
- 【請求項1】 クロック信号に同期して外部制御信号、
外部アドレス信号および外部データ信号を取込む半導体
記憶装置であって、 複数行複数列に配置された複数のメモリセルと、それぞ
れ前記複数行に対応して設けられた複数のワード線と、
それぞれ前記複数列に対応して設けられた複数のビット
線対とを含むメモリアレイ、 前記外部制御信号によってアクティブ命令がされたこと
に応じて、前記外部アドレス信号を行アドレス信号とし
て取込み、取込んだ行アドレス信号に従って前記複数の
ワード線のうちのいずれかのワード線を選択し、選択し
たワード線に対応する各メモリセルを活性化させる行選
択回路、 前記外部制御信号によってライト命令がされたことに応
じて、前記外部アドレス信号を列アドレス信号として取
込み、取込んだ列アドレス信号に従って前記複数のビッ
ト線対のうちのいずれかのビット線対を選択する列選択
回路、および 通常動作時は前記ライト命令がされてから予め定められ
た第1時間が経過した後に前記外部データ信号を取込
み、テスト時は前記アクティブ命令がされたことに応じ
て前記外部データ信号を取込み、取込んだ外部データ信
号を前記列選択回路によって選択されたビット線対を介
して前記行選択回路によって活性化されたメモリセルに
書込む書込回路を備える、半導体記憶装置。 - 【請求項2】 前記半導体記憶装置は、 2つのメモリアレイを備え、 外部クロック信号に含まれる前縁および後縁に同期して
連続的に入力される2つの外部データ信号と、該2つの
外部データ信号に同期した前縁および後縁を有する外部
データストローブ信号とを受け、 前記行選択回路は、取込んだ行アドレス信号に従って、
各メモリアレイにおいて前記複数のワード線のうちのい
ずれかのワード線を選択し、選択したワード線に対応す
る各メモリセルを活性化させ、 前記列選択回路は、取込んだ列アドレス信号に従って、
各メモリアレイにおいて前記複数のビット線対のうちの
いずれかのビット線対を選択し、 前記書込回路は、前記外部データストローブ信号の前縁
および後縁に応答して前記2つの外部データ信号を取込
み、取込んだ2つの外部データ信号のうちの一方の外部
データ信号を前記2つのメモリアレイのうちのいずれか
一方のメモリアレイのメモリセルに書込み、他方の外部
データ信号を他方のメモリアレイのメモリセルに書込
む、請求項1に記載の半導体記憶装置。 - 【請求項3】 前記書込回路は、 通常動作時は前記アクティブ命令がされたことに応じて
活性化され、テスト時は常時活性化され、前記外部デー
タ信号に従って内部データ信号を生成する入力バッフ
ァ、 それぞれ前記2つのメモリアレイに対応して設けられ、
各々が前記入力バッファで生成された内部データ信号を
保持および出力するための第1および第2のラッチ回
路、および 前記外部データストローブ信号の前縁に応答して、前記
入力バッファで生成された内部データ信号を前記第1の
ラッチ回路に与え、前記外部データストローブ信号の後
縁に応答して、前記入力バッファで生成された内部デー
タ信号を前記第2のラッチ回路に与える第1の切換回路
を含む、請求項2に記載の半導体記憶装置。 - 【請求項4】 前記半導体記憶装置は、 さらに、前記外部制御信号によってプリチャージ命令が
されたことに応じて、各ビット線対を予め定められた電
位にプリチャージするプリチャージ回路、および通常動
作時は前記ライト命令がされたことに応じて前記外部ア
ドレス信号に含まれるメモリアレイ選択信号を取込み、
テスト時は前記プリチャージ命令がされたことに応じて
前記メモリアレイ選択信号を取込み、取込んだメモリア
レイ選択信号に従って第1または第2の信号を出力する
第1の信号発生回路を備え、 前記書込回路は、 さらに、それぞれ前記2つのメモリアレイに対応して設
けられ、各々が前記入力バッファで生成された内部デー
タ信号を保持および出力するための第3および第4のラ
ッチ回路、および前記第1の信号発生回路から第1の信
号が出力された場合は前記第1および第2のラッチ回路
から出力された内部データ信号をそれぞれ前記第3およ
び第4のラッチ回路に与え、前記第1の信号発生回路か
ら第2の信号が出力された場合は前記第1および第2の
ラッチ回路から出力された内部データ信号をそれぞれ前
記第4および第3のラッチ回路に与える第2の切換回路
を含む、請求項3に記載の半導体記憶装置。 - 【請求項5】 前記半導体記憶装置は、 さらに、前記外部制御信号によってプリチャージ命令が
されたことに応じて、各ビット線対を予め定められた電
位にプリチャージするプリチャージ回路、および通常動
作時は前記ライト命令がされたことに応じて前記外部ア
ドレス信号に含まれるメモリアレイ選択信号を取込み、
取込んだメモリアレイ選択信号に従って第1または第2
の信号を出力し、テスト時は第1および第2の信号のう
ちの予め選択された信号を出力する第1の信号発生回路
を備え、 前記書込回路は、 さらに、それぞれ前記2つのメモリアレイに対応して設
けられ、各々が前記入力バッファで生成された内部デー
タ信号を保持および出力するための第3および第4のラ
ッチ回路、および前記第1の信号発生回路から第1の信
号が出力された場合は前記第1および第2のラッチ回路
から出力された内部データ信号をそれぞれ前記第3およ
び第4のラッチ回路に与え、前記第1の信号発生回路か
ら第2の信号が出力された場合は前記第1および第2の
ラッチ回路から出力された内部データ信号をそれぞれ前
記第4および第3のラッチ回路に与える第2の切換回路
を含む、請求項3に記載の半導体記憶装置。 - 【請求項6】 前記半導体記憶装置は、さらに、通常動
作時は前記ライト命令がされてから予め定められた第2
時間が経過した後に第3の信号を出力し、テスト時は前
記ライト命令に応答して前記第3の信号を出力する第2
の信号発生回路を備え、 前記書込回路は、さらに、前記第2の信号発生回路から
前記第3の信号が出力されたことに応じて、前記第3お
よび第4のラッチ回路から出力された内部データ信号を
それぞれ前記2つのメモリアレイの選択されたメモリセ
ルに与えるための第3の切換回路を含む、請求項4また
は請求項5に記載の半導体記憶装置。
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2002
- 2002-05-01 US US10/135,507 patent/US6636455B2/en not_active Expired - Fee Related
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