JP2003085999A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003085999A
JP2003085999A JP2001271600A JP2001271600A JP2003085999A JP 2003085999 A JP2003085999 A JP 2003085999A JP 2001271600 A JP2001271600 A JP 2001271600A JP 2001271600 A JP2001271600 A JP 2001271600A JP 2003085999 A JP2003085999 A JP 2003085999A
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Yukiko Maruyama
由紀子 丸山
Seiji Sawada
誠二 澤田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 テスト時間が短くて済む半導体記憶装置を提
供する。 【解決手段】 このＤＤＲ ＳＤＲＡＭは、通常動作時
はライトレイテンシを持った書込動作を行ない、テスト
時はライトコマンドＷＲＴの１クロックサイクル前にデ
ータストローブ信号ＤＱＳおよびデータ信号を受けてラ
イトレイテンシを持たない書込動作を行なう。したがっ
て、低い周波数でテストを行なう場合でもテスト時間が
短くて済む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、クロック信号に同期して外部制御信号、外
部アドレス信号および外部データ信号を取込む半導体記
憶装置に関する。
【０００２】
【従来の技術】近年、クロック信号の立上がりエッジお
よび立下がりエッジの両方に同期して、外部データ信号
を取込むＤＤＲ（Double Data Rate） ＳＤＲＡＭ（Sy
nchronous DRAM）が開発されている。このＤＤＲ ＳＤ
ＲＡＭでは、メモリシステムにおけるチップ間のタイム
スキューを最小化するためにデータストローブ信号が使
用され、１クロックサイクルのライトレイテンシをもつ
書込動作が行なわれる。
【０００３】
【発明が解決しようとする課題】しかし、このようなＤ
ＤＲ ＳＤＲＡＭでは、ライトレイテンシを持っている
ため、１回のデータ書込みに最小限必要な時間ｔＲＣは
５クロックサイクルとなり（図１２参照）、低周波数で
テストする場合にテスト時間が長くなり、テストコスト
が高くなるという問題があった。
【０００４】それゆえに、この発明の主たる目的は、テ
スト時間が短くて済む半導体記憶装置を提供することで
ある。
【０００５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、クロック信号に同期して外部制御信号、外部
アドレス信号および外部データ信号を取込む半導体記憶
装置であって、複数行複数列に配置された複数のメモリ
セルと、それぞれ複数行に対応して設けられた複数のワ
ード線と、それぞれ複数列に対応して設けられた複数の
ビット線対とを含むメモリアレイと、外部制御信号によ
ってアクティブ命令がされたことに応じて、外部アドレ
ス信号を行アドレス信号として取込み、取込んだ行アド
レス信号に従って複数のワード線のうちのいずれかのワ
ード線を選択し、選択したワード線に対応する各メモリ
セルを活性化させる行選択回路と、外部制御信号によっ
てライト命令がされたことに応じて、外部アドレス信号
を列アドレス信号として取込み、取込んだ列アドレス信
号に従って複数のビット線対のうちのいずれかのビット
線対を選択する列選択回路と、通常動作時はライト命令
がされてから予め定められた第１時間が経過した後に外
部データ信号を取込み、テスト時はアクティブ命令がさ
れたことに応じて外部データ信号を取込み、取込んだ外
部データ信号を列選択回路によって選択されたビット線
対を介して行選択回路によって活性化されたメモリセル
に書込む書込回路とを備えたものである。
【０００６】好ましくは、半導体記憶装置は、２つのメ
モリアレイを備え、外部クロック信号に含まれる前縁お
よび後縁に同期して連続的に入力される２つの外部デー
タ信号と、それらの２つの外部データ信号に同期した前
縁および後縁を有する外部データストローブ信号とを受
ける。行選択回路は、取込んだ行アドレス信号に従っ
て、各メモリアレイにおいて複数のワード線のうちのい
ずれかのワード線を選択し、選択したワード線に対応す
る各メモリセルを活性化させる。列選択回路は、取込ん
だ列アドレス信号に従って、各メモリアレイにおいて複
数のビット線対のうちのいずれかのビット線対を選択す
る。書込回路は、外部データストローブ信号の前縁およ
び後縁に応答して２つの外部データ信号を取込み、取込
んだ２つの外部データ信号のうちの一方の外部データ信
号を２つのメモリアレイのうちのいずれか一方のメモリ
アレイのメモリセルに書込み、他方の外部データ信号を
他方のメモリアレイのメモリセルに書込む。
【０００７】また好ましくは、書込回路は、通常動作時
はアクティブ命令がされたことに応じて活性化され、テ
スト時は常時活性化され、外部データ信号に従って内部
データ信号を生成する入力バッファと、それぞれ２つの
メモリアレイに対応して設けられ、各々が入力バッファ
で生成された内部データ信号を保持および出力するため
の第１および第２のラッチ回路と、外部データストロー
ブ信号の前縁に応答して、入力バッファで生成された内
部データ信号を第１のラッチ回路に与え、外部データス
トローブ信号の後縁に応答して、入力バッファで生成さ
れた内部データ信号を第２のラッチ回路に与える第１の
切換回路とを含む。
【０００８】また好ましくは、半導体記憶装置は、さら
に、外部制御信号によってプリチャージ命令がされたこ
とに応じて、各ビット線対を予め定められた電位にプリ
チャージするプリチャージ回路と、通常動作時はライト
命令がされたことに応じて外部アドレス信号に含まれる
メモリアレイ選択信号を取込み、テスト時はプリチャー
ジ命令がされたことに応じてメモリアレイ選択信号を取
込み、取込んだメモリアレイ選択信号に従って第１また
は第２の信号を出力する第１の信号発生回路を備える。
書込回路は、さらに、それぞれ２つのメモリアレイに対
応して設けられ、各々が入力バッファで生成された内部
データ信号を保持および出力するための第３および第４
のラッチ回路と、第１の信号発生回路から第１の信号が
出力された場合は第１および第２のラッチ回路から出力
された内部データ信号をそれぞれ第３および第４のラッ
チ回路に与え、第１の信号発生回路から第２の信号が出
力された場合は第１および第２のラッチ回路から出力さ
れた内部データ信号をそれぞれ第４および第３のラッチ
回路に与える第２の切換回路とを含む。
【０００９】また好ましくは、半導体記憶装置は、さら
に、外部制御信号によってプリチャージ命令がされたこ
とに応じて、各ビット線対を予め定められた電位にプリ
チャージするプリチャージ回路と、通常動作時はライト
命令がされたことに応じて外部アドレス信号に含まれる
メモリアレイ選択信号を取込み、取込んだメモリアレイ
選択信号に従って第１または第２の信号を出力し、テス
ト時は第１および第２の信号のうちの予め選択された信
号を出力する第１の信号発生回路とを備える。書込回路
は、さらに、それぞれ２つのメモリアレイに対応して設
けられ、各々が入力バッファで生成された内部データ信
号を保持および出力するための第３および第４のラッチ
回路と、第１の信号発生回路から第１の信号が出力され
た場合は第１および第２のラッチ回路から出力された内
部データ信号をそれぞれ第３および第４のラッチ回路に
与え、第１の信号発生回路から第２の信号が出力された
場合は第１および第２のラッチ回路から出力された内部
データ信号をそれぞれ第４および第３のラッチ回路に与
える第２の切換回路とを含む。
【００１０】また好ましくは、半導体記憶装置は、さら
に、通常動作時はライト命令がされてから予め定められ
た第２時間が経過した後に第３の信号を出力し、テスト
時はライト命令に応答して第３の信号を出力する第２の
信号発生回路を備える。書込回路は、さらに、第２の信
号発生回路から第３の信号が出力されたことに応じて、
第３および第４のラッチ回路から出力された内部データ
信号をそれぞれ２つのメモリアレイの選択されたメモリ
セルに与えるための第３の切換回路を含む。
【００１１】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＤＤＲ ＳＤＲＡＭの全体構成を示すブロック図
である。図１において、このＤＤＲ ＳＤＲＡＭは、ク
ロックバッファ１、制御信号バッファ２、アドレスバッ
ファ３、制御回路４、２つのメモリアレイ５，６、ＤＱ
Ｓバッファ７およびＩＯバッファ８を備える。
【００１２】クロックバッファ１は、外部クロック信号
ＣＬＫを制御信号バッファ２、アドレスバッファ３およ
び制御回路４に伝達させる。制御信号バッファ２は、ク
ロックバッファ１からの外部クロック信号ＣＬＫに同期
して、外部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅをラッチし、制御回路４に与える。アドレスバッファ
３は、クロックバッファ１からの外部クロック信号ＣＬ
Ｋに同期して、外部アドレス信号Ａ０〜Ａ１１をラッチ
し、制御回路４に与える。
【００１３】メモリアレイ５，６の各々は、行列状に配
列され、それぞれが１ビットのデータを記憶する複数の
メモリセルを含む。複数のメモリセルは、予め１６個ず
つグループ化されている。
【００１４】制御回路４は、クロックバッファ１、制御
信号バッファ２およびアドレスバッファ３からの信号に
従って種々の内部制御信号を生成し、ＳＤＲＡＭ全体を
制御する。制御回路４は、書込動作時および読出動作時
には、外部アドレス信号Ａ０〜Ａ１１に従って２つのメ
モリアレイ５，６の各々において１６個のメモリセルを
選択する。メモリアレイ５，６のうちの選択された合計
３２個のメモリセルは、データバスＤＢＥ，ＤＢＯを介
してＩＯバッファ８に結合される。
【００１５】ＤＱＳバッファ７は、書込動作時は外部デ
ータストローブ信号ＤＱＳをＩＯバッファ８に与え、読
出し動作時はＩＯバッファ８からのデータストローブ信
号ＤＱＳを外部に出力する。ＩＯバッファ８は、書込動
作時は外部データストローブ信号ＤＱＳの立上がりエッ
ジおよび立下がりエッジに同期して連続的に入力された
２組のデータＤ０〜Ｄ１５をパラレルな３２のデータに
変換してメモリアレイ５，６の合計３２個のメモリセル
に与え、読出動作時はメモリアレイ５，６の合計３２個
のメモリセルの読出データをシリアルな２組のデータＱ
０〜Ｑ１５に変換し、データストローブ信号ＤＱＳの立
上がりエッジおよび立下がりエッジとともに外部に出力
する。
【００１６】図２は、図１に示したメモリアレイ５のう
ちの１つのデータ信号ＤＱ０に対応する部分と、それに
関連する部分の構成を示す回路ブロック図である。図２
において、メモリアレイ５は、行列上に配列された複数
のメモリセルＭＣと、各行に対応して設けられたワード
線ＷＬと、各列に対応して設けられたビット線対ＢＬ，
／ＢＬとを含む。メモリセルＭＣは、アクセス用のＮチ
ャネルＭＯＳトランジスタと情報記憶用のキャパシタと
を含む周知のものである。
【００１７】メモリアレイ５に対応して行デコーダ１
１、列デコーダ１２およびセンスアンプ＋入出力制御回
路１３が設けられる。センスアンプ＋入出力制御回路１
３は、データ入出力線対ＩＯ，／ＩＯと、メモリアレイ
５の各列に対応して設けられた列選択ゲート１４、セン
スアンプ１５およびイコライザ１６とを含む。列選択ゲ
ート１４は、対応の列のビット線対ＢＬ，／ＢＬとデー
タ入出力線対ＩＯ，／ＩＯとの間に接続された１対のＮ
チャネルＭＯＳトランジスタを含む。各ＮチャネルＭＯ
Ｓトランジスタのゲートは、対応の列選択線ＣＳＬを介
して列デコーダ１２に接続される。列デコーダ１２によ
って列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上
げられるとＮチャネルＭＯＳトランジスタが導通し、ビ
ット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯ
とが結合される。
【００１８】センスアンプ１５は、センスアンプ活性化
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ
間の微小電位差を電源電圧ＶＣＣに増幅する。イコライ
ザ１６は、ビット線イコライズ信号ＢＬＥＱが活性化レ
ベルの「Ｈ」レベルにされたことに応じて、ビット線Ｂ
Ｌと／ＢＬの電位をビット線プリチャージ電位ＶＢＬに
イコライズする。
【００１９】行デコーダ１１は、行アドレス信号ＲＡ０
〜ＲＡ１１（外部制御信号／ＲＡＳが「Ｌ」レベルであ
るときの外部アドレス信号Ａ０〜Ａ１１）に従って、複
数のワード線ＷＬのうちのいずれかのワード線ＷＬを選
択レベルの「Ｈ」レベルに立上げる。列デコーダ１２
は、列アドレス信号ＣＡ０〜ＣＡ１１（外部制御信号／
ＣＡＳが「Ｌ」レベルであるときの外部アドレス信号Ａ
０〜Ａ１１）に従って、複数の列選択線ＣＳＬのうちの
いずれかの列選択線ＣＳＬを選択レベルの「Ｈ」レベル
に立上げる。もう１つのメモリアレイ６もメモリアレイ
５と同じ構成である。
【００２０】次に、図１および図２に示したＳＤＲＡＭ
の動作について説明する。ただし、説明の簡単化のた
め、１つのメモリアレイ５における１つのデータ信号Ｄ
Ｑ０の書込／読出についてのみ説明する。
【００２１】読出モード時においては、まずビット線イ
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられ、ビ
ット線対ＢＬ，／ＢＬのイコライズが停止される。次い
で行デコーダ１１によって行アドレス信号ＲＡ０〜ＲＡ
１１に対応する行のワード線ＷＬが選択レベルの「Ｈ」
レベルに立上げられ、その行のメモリセルＭＣのＮチャ
ネルＭＯＳトランジスタが導通する。これにより、ビッ
ト線対ＢＬ，／ＢＬ間の電位差は、活性化されたメモリ
セルＭＣのキャパシタの電荷量に応じて微小量だけ変化
する。
【００２２】次いで、センスアンプ活性化信号ＳＥ，／
ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ
てセンスアンプ１５が活性化される。ビット線ＢＬの電
位がビット線／ＢＬの電位よりも微小量だけ高いとき
は、ビット線ＢＬの電位が「Ｈ」レベルまで引上げられ
るとともにビット線／ＢＬの電位が「Ｌ」レベルまで引
下げられる。逆に、ビット線／ＢＬの電位がビット線Ｂ
Ｌの電位よりも微小量だけ高いときは、ビット線／ＢＬ
の電位が「Ｈ」レベルまで引上げられるとともにビット
線ＢＬの電位が「Ｌ」レベルまで引下げられる。
【００２３】次いで、列デコーダ１２によって列アドレ
ス信号ＣＡ０〜ＣＡ１１に対応する列の列選択線ＣＳＬ
が選択レベルの「Ｈ」レベルに立上げられ、その列の列
選択ゲート１４が導通する。選択されたビット線対Ｂ
Ｌ，／ＢＬのデータが列選択ゲート１４、データ入出力
線対ＩＯ，／ＩＯおよびデータバスＤＢＥを介してＩＯ
バッファ８に与えられる。ＩＯバッファ８は、データス
トローブ信号ＤＱＳの立上がりエッジまたは立下がりエ
ッジに同期して読出データ信号Ｑ０を外部に出力する。
【００２４】書込モード時においては、読出モード時と
同様にして、ビット線対ＢＬ，／ＢＬのイコライズが停
止され、行アドレス信号ＲＡ０〜ＲＡ１１に対応する行
のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げら
れ、センスアンプ１５が活性化される。
【００２５】次いで、列アドレス信号ＣＡ０〜ＣＡ１１
に対応する列の列選択ゲート１４が導通し、選択された
ビット線対ＢＬ，／ＢＬがデータ入出力線対ＩＯ，／Ｉ
ＯおよびデータバスＤＢＥを介してＩＯバッファ８に接
続される。ＩＯバッファ８は、データストローブ信号Ｄ
ＱＳの立上がりエッジまたは立下がりエッジに同期して
外部データ信号Ｄ０を取込み、そのデータ信号Ｄ０をデ
ータバスＤＢＥおよびデータ入出力線対ＩＯ，／ＩＯを
介して選択された列のビット線対ＢＬ，／ＢＬに与え
る。書込データ信号Ｄ０は、ビット線対ＢＬ，／ＢＬ間
の電位差として与えられる。選択されたメモリセルＭＣ
のキャパシタには、ビット線ＢＬまたは／ＢＬの電位に
応じた量の電荷が与えられる。
【００２６】以下、このＤＤＲ ＳＤＲＡＭの特徴とな
る書込制御方法について詳細に説明する。このＤＤＲ
ＳＤＲＡＭは、通常動作時は従来と同様にライトレイテ
ンシを持った書込動作を行ない、低周波数でのテスト時
はライトレイテンシを持たない書込動作を行なうもので
ある。
【００２７】図３は、このＤＤＲ ＳＤＲＡＭに含まれ
るＩＯバッファ８の１つのデータ信号Ｄ０の書込動作に
関連する部分を示す回路ブロック図である。図３におい
て、このＩＯバッファ８は、入力バッファ２０、トラン
スファゲート２１〜２８およびラッチ回路２９〜３２を
含む。
【００２８】入力バッファ２０は、図４に示すように、
コンパレータ３５およびインバータ３６を含む。コンパ
レータ３５は、ＰチャネルＭＯＳトランジスタ３７〜３
９およびＮチャネルＭＯＳトランジスタ４１〜４３を含
む。ＰチャネルＭＯＳトランジスタ３７，３８は、それ
ぞれ電源電位ＶＣＣのラインとノードＮ３７，Ｎ３８と
の間に接続され、それらのゲートはともにノードＮ３８
に接続される。ＰチャネルＭＯＳトランジスタ３７，３
８は、カレントミラー回路を構成する。ＮチャネルＭＯ
Ｓトランジスタ４１，４２は、それぞれノードＮ３７，
Ｎ３８とノードＮ４３との間に接続され、それらのゲー
トはそれぞれ外部データ信号Ｄ０および基準電位ＶＲを
受ける。ＮチャネルＭＯＳトランジスタ４３は、ノード
Ｎ４３と接地電位ＶＳＳのラインとの間に接続され、そ
のゲートは活性化信号ＥＮを受ける。ＰチャネルＭＯＳ
トランジスタ３９は、電源電位ＶＣＣのラインとノード
Ｎ３７との間に接続され、そのゲートは活性化信号ＥＮ
を受ける。ノードＮ３７に現われる信号は、コンパレー
タ３５の出力信号φ３５となる。
【００２９】活性化信号ＥＮが非活性化レベルの「Ｌ」
レベルの場合は、ＮチャネルＭＯＳトランジスタ４３が
非導通になるとともにＰチャネルＭＯＳトランジスタ３
９が導通し、コンパレータ３５が非活性化されてその出
力信号φ３５が「Ｈ」レベルに固定される。活性化信号
ＥＮが活性化レベルの「Ｈ」レベルの場合は、Ｎチャネ
ルＭＯＳトランジスタ４３が導通するとともにＰチャネ
ルＭＯＳトランジスタ３９が非導通になってコンパレー
タ３５が活性化される。
【００３０】ＮチャネルＭＯＳトランジスタ４２とＰチ
ャネルＭＯＳトランジスタ３８は直列接続され、Ｐチャ
ネルＭＯＳトランジスタ３８と３７はカレントミラー回
路を構成しているので、ＭＯＳトランジスタ４２，３
８，３７には同じ値の電位が流れる。外部データ信号Ｄ
０のレベルが基準電位ＶＲよりも低い場合は、Ｎチャネ
ルＭＯＳトランジスタ４１に流れる電流がＰチャネルＭ
ＯＳトランジスタ３７に流れる電流よりも小さくなって
信号φ３５が「Ｈ」レベルになる。外部データ信号Ｄ０
のレベルが基準電位ＶＲよりも高い場合は、Ｎチャネル
ＭＯＳトランジスタ４１に流れる電流がＰチャネルＭＯ
Ｓトランジスタ３７に流れる電流よりも大きくなって信
号φ３５が「Ｌ」レベルになる。
【００３１】インバータ３６は、ＰチャネルＭＯＳトラ
ンジスタ４０およびＮチャネルＭＯＳトランジスタ４１
を含む。ＰチャネルＭＯＳトランジスタ４０は、電源電
位ＶＣＣのラインと出力ノードＮ２０との間に接続さ
れ、そのゲートはコンパレータ３５の出力信号φ３５を
受ける。ＮチャネルＭＯＳトランジスタ４４は、出力ノ
ードＮ２０と接地電位ＶＳＳのラインとの間に接続さ
れ、そのゲートは信号φ３５を受ける。出力ノードＮ２
０に現われる信号Ｄ０′が、入力バッファ２０の出力信
号Ｄ０′となる。
【００３２】コンパレータ３５の出力信号φ３５が
「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ
４０が非導通となるとともにＮチャネルＭＯＳトランジ
スタ４４が導通し、外部データ信号Ｄ０′が「Ｌ」レベ
ルになる。コンパレータ３５の出力信号φ３５が「Ｌ」
レベルの場合は、ＰチャネルＭＯＳトランジスタ４０が
導通するとともにＮチャネルＭＯＳトランジスタ４４が
非導通となり、外部データ信号Ｄ０′は「Ｈ」レベルに
なる。
【００３３】図５は、図４に示した活性化信号ＥＮを生
成する信号発生回路５０の構成を示す回路図である。図
５において、信号発生回路５０は、ＮＡＮＤゲート５
１、インバータ５２〜５５およびＯＲゲート５６を含
む。アクティブ信号φＡＣＴは、アクティブ時に活性化
レベルの「Ｈ」レベルにされる信号であり、ＮＡＮＤゲ
ート５１の一方入力ノードに入力される。テスト信号Ｔ
Ｅは、テスト時に活性化レベルの「Ｈ」レベルにされる
信号であり、インバータ５３を介してＮＡＮＤゲート５
１の他方入力ノードに入力されるとともに、インバータ
５４，５５を介してＯＲゲート５６の一方入力ノードに
入力される。ＮＡＮＤゲート５６の出力信号は、インバ
ータ５２を介してＯＲゲート５６の他方入力ノードに入
力される。ＯＲゲート５６の出力信号が活性化信号ＥＮ
となる。
【００３４】通常動作時は、テスト信号ＴＥが非活性化
レベルの「Ｌ」レベルにされる。この場合は、アクティ
ブ信号φＡＣＴがＮＡＮＤゲート５１、インバータ５２
およびＯＲゲート５６を通過して活性化信号ＥＮとな
る。アクティブ信号φＡＣＴが「Ｌ」レベルとなるスタ
ンバイ時は活性化信号ＥＮが「Ｌ」レベルとなり、アク
ティブ信号φＡＣＴが「Ｈ」レベルとなるアクティブ時
は活性化信号ＥＮが「Ｈ」レベルとなる。テスト時は、
テスト信号ＴＥが活性化レベルの「Ｈ」レベルにされ
る。この場合は、テスト信号ＴＥがインバータ５４，５
５およびＯＲゲート５６を通過して活性化信号ＥＮとな
る。したがって、テスト信号ＴＥが「Ｈ」レベルとなる
テスト時は、活性化信号ＥＮは活性化レベルの「Ｈ」レ
ベルとなり、アクティブコマンドＡＣＴが入力されなく
ても入力バッファ２０が活性化される。
【００３５】図３に戻って、トランスファゲート２１
は、入力バッファ２０の出力信号Ｄ０′を受け、データ
ストローブ信号ＤＱＳの立上がりエッジに応答してパル
ス的に導通し、その信号Ｄ０′をラッチ回路２９に与え
る。トランスファゲート２２は、入力バッファ２０の出
力信号Ｄ０′を受け、データストローブ信号ＤＱＳの立
下がりエッジ（データストローブ信号ＤＱＳの反転信号
ＺＤＱＳの立上がりエッジ）に応答してパルス的に導通
し、信号Ｄ０′をラッチ回路３０に与える。ラッチ回路
２９，３０は、入力バッファ２０からトランスファゲー
ト２１，２２を介して与えられた信号を保持および出力
する。
【００３６】トランスファゲート２３は、ラッチ回路２
９の出力信号φ２９を受け、信号φＯＤが「Ｈ」レベル
の場合に導通してその信号φ２９をラッチ回路３２に与
える。トランスファゲート２４は、ラッチ回路３０の出
力信号φ３０を受け、信号φＯＤが「Ｈ」レベルの場合
に導通してその信号φ３０をラッチ回路３１に与える。
トランスファゲート２５は、ラッチ回路２９の出力信号
φ２９を受け、信号φＥＶが「Ｈ」レベルの場合に導通
してその信号φ２９をラッチ回路３１に与える。トラン
スファゲート２６は、ラッチ回路３０の出力信号φ３０
を受け、信号φＥＶが「Ｈ」レベルの場合に導通してそ
の信号φ３０をラッチ回路３２に与える。
【００３７】ラッチ回路３１は、ラッチ回路２９または
３０からトランスファゲート２５または２４を介して与
えられた信号を保持および出力する。ラッチ回路３２
は、ラッチ回路３０または２９からトランスファゲート
２６または２３を介して与えられた信号を保持および出
力する。トランスファゲート２７は、ラッチ回路３１の
出力信号φ３１を受け、信号ＷＤＲＶが「Ｈ」レベルの
場合に導通してその信号φ３１をデータバスＤＢＥを介
してメモリアレイ５に与える。トランスファゲート２８
は、ラッチ回路３２の出力信号φ３２を受け、信号ＷＤ
ＲＶが「Ｈ」レベルの場合に導通してその信号φ３２を
データバスＤＢＯを介してメモリアレイ６に与える。
【００３８】図６は、図３に示した信号φＥＶ，φＯＤ
を生成するための信号発生回路５９の構成を示す回路図
である。図６において、この信号発生回路５９は、パル
ス発生回路６０およびゲート回路６１を含む。パルス発
生回路６０は、ＮＯＲゲート６２およびインバータ６３
〜６５を含む。外部データストローブ信号ＤＱＳは、Ｎ
ＯＲゲート６２の一方入力ノードに直接入力されるとと
もに、インバータ６３〜６５を介してＮＯＲゲート６２
の他方入力ノードに入力される。
【００３９】信号ＤＱＳが「Ｈ」レベルの場合は、ＮＯ
Ｒゲート６２の一方入力ノードおよび他方入力ノードは
それぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、ＮＯ
Ｒゲート６２の出力信号ＤＱＳＬは「Ｌ」レベルにな
る。信号ＤＱＳが「Ｌ」レベルに立下げられると、ＮＯ
Ｒゲート６２の一方入力ノードおよび他方入力ノードは
ともに「Ｌ」レベルになって信号ＤＱＳＬは「Ｈ」レベ
ルになり、インバータ６３〜６５の遅延時間の経過後は
ＮＯＲゲート６２の一方入力ノードおよび他方入力ノー
ドはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになって
信号ＤＱＳＬは「Ｌ」レベルになる。したがって、信号
ＤＱＳＬは、信号ＤＱＳが「Ｈ」レベルから「Ｌ」レベ
ルに立下げられたことに応じて、インバータ６３〜６５
の遅延時間だけパルス的に「Ｈ」レベルにされる。
【００４０】ゲート回路６１は、インバータ６６〜６８
およびＮＡＮＤゲート６９，７０を含む。パルス発生回
路６０の出力信号ＤＱＳＬは、ＮＡＮＤゲート６９，７
０の一方入力ノードに入力される。信号ＥＺ０は、ＮＡ
ＮＤゲート６９の他方入力ノードに直接入力されるとと
もに、インバータ６６を介してＮＡＮＤゲート７０の他
方入力ノードに入力される。ＮＡＮＤゲート６９の出力
信号はインバータ６７で反転されて信号φＥＶとなり、
ＮＡＮＤゲート７０の出力信号はインバータ６８で反転
されて信号φＯＤとなる。
【００４１】信号ＥＺ０が「Ｈ」レベルの場合は、信号
ＤＱＳＬがパルス的に「Ｈ」レベルにされたことに応じ
てφＥＶがパルス的に「Ｈ」レベルにされるとともに、
信号φＯＤは「Ｌ」レベルに固定される。信号ＥＺ０が
「Ｌ」レベルの場合は、信号ＤＱＳＬがパルス的に
「Ｈ」レベルにされたことに応じて信号φＯＤが「Ｈ」
レベルにされるとともに、信号φＥＶは「Ｌ」レベルに
固定される。
【００４２】図７は、図６に示した信号ＥＺ０を生成す
るための信号発生回路７１の構成を示す回路図である。
図７において、信号発生回路７１は、ゲート回路７２、
ＯＲゲート７３およびラッチ回路７４を含む。ゲート回
路７２は、ＮＡＮＤゲート７５，７６およびインバータ
７７〜７９を含む。信号ＰＲＥ，ＷＴは、それぞれＮＡ
ＮＤゲート７５，７６の一方入力ノードに入力される。
信号ＰＲＥ，ＷＴは、それぞれプリチャージコマンドＰ
ＣＧおよびライトコマンドＷＲＴが入力されたことに応
じてパルス的に「Ｈ」レベルにされる信号である。テス
ト信号ＴＥは、ＮＡＮＤゲート７５の他方入力ノードに
直接入力されるとともに、インバータ７７を介してＮＡ
ＮＤゲート７６の他方入力ノードに入力される。ＮＡＮ
Ｄゲート７８，７９の出力信号は、それぞれインバータ
７８，７９で反転されてＯＲゲート７３に入力される。
【００４３】テスト信号ＴＥが非活性化レベルの「Ｌ」
レベルの場合は、インバータ７８の出力信号が「Ｌ」レ
ベルに固定されるとともに、信号ＷＴがＮＡＮＤゲート
７６およびインバータ７９を通過してＯＲゲート７３に
入力される。テスト信号ＴＥが活性化レベルの「Ｈ」レ
ベルの場合は、インバータ７９の出力信号が「Ｌ」レベ
ルに固定されるとともに、信号ＰＲＥがＮＡＮＤゲート
７５およびインバータ７８を通過してＯＲゲート７３に
入力される。
【００４４】ラッチ回路７４は、クロックドインバータ
８０およびインバータ８１，８２を含む。クロックドイ
ンバータ８０およびインバータ８１は、入力ノードＮ８
０と出力ノードＮ８１との間に直列接続され、インバー
タ８２はインバータ８１に逆並列に接続される。入力ノ
ードＮ８０には内部アドレス信号Ａ０′が与えられる。
クロックドインバータ８０の制御ノードには、ＯＲゲー
ト７３の出力信号ＣＯＬが与えられる。出力ノードＮ８
１に現われる信号は、信号ＥＺ０となる。したがって、
ＯＲゲート７３の出力信号ＣＯＬが「Ｈ」レベルである
ときの内部アドレス信号Ａ０のレベルが、ラッチ回路７
４によりラッチされて信号ＥＺ０となる。
【００４５】図８は、図６および図７に示した信号発生
回路５９，７１のテスト時の動作を示すタイムチャート
である。図８において、ある時刻ｔ０におけるクロック
信号ＣＬＫの立上がりエッジにおいてテストコマンドＴ
ＭＥが入力され、テスト信号ＴＥが活性化レベルの
「Ｈ」レベルに立上げられる。テストコマンドＴＭＥ
は、たとえば、いわゆるＷＣＢＲのタイミングで信号／
ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥを入力するととも
に、いわゆるアドレスキィーを入力することにより入力
される。
【００４６】次に、時刻ｔ０から２クロックサイクル経
過後の時刻ｔ２におけるクロック信号ＣＬＫの立上がり
エッジにおいてプリチャージコマンドＰＣＧ（／ＣＳ＝
Ｌ，／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｌ）が入力
され、入力時の外部アドレス信号Ａ０がラッチされて内
部アドレス信号Ａ０′が生成されるとともに、信号ＰＲ
Ｅがパルス的に「Ｈ」レベルに立上げられる。信号ＰＲ
Ｅは、図７のＮＡＮＤゲート７５、インバータ７８およ
びＯＲゲート７３を通過して信号ＣＯＬとなる。信号Ｃ
ＯＬがパルス的に「Ｈ」レベルに立上げられると、内部
アドレス信号Ａ０′がラッチ回路７４でラッチされて信
号ＥＺ０が生成される。また、図２のビット線イコライ
ズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルにされて
イコライザ１６が活性化され、各ビット線対ＢＬ，／Ｂ
Ｌがビット線プリチャージ電位ＶＢＬにプリチャージさ
れる。
【００４７】次いで、時刻ｔ２から１クロックサイクル
経過後の時刻ｔ３におけるクロック信号ＣＬＫの立上が
りエッジにおいてアクティブコマンドＡＣＴ（／ＣＳ＝
Ｌ，／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｈ）が入力
され、そのときのアドレス信号Ａ０〜Ａ１１が行アドレ
ス信号ＲＡ０〜ＲＡ１１として取込まれる。
【００４８】これに応じて、イコライザ１６は非活性化
されてビット線ＢＬ，／ＢＬのイコライズが停止され、
行デコーダ１１によって行アドレス信号ＲＡ０〜ＲＡ１
１に対応する行のワード線ＷＬが選択レベルの「Ｈ」レ
ベルに立上げられてメモリセルＭＣが活性化され、セン
スアンプ１５が活性化される。
【００４９】また、時刻ｔ３におけるクロック信号ＣＬ
Ｋの立上がりエッジおよびそれに続く立下がりエッジに
同期して、それぞれ外部データストローブ信号ＤＱＳの
立上がりエッジおよび立下がりエッジが入力される。外
部データストローブ信号ＤＱＳの立下がりエッジに応答
して、図６のパルス発生回路６０によって信号ＤＱＳＬ
がパルス的に「Ｈ」レベルに立上げられ、たとえば信号
φＥＶがパルス的に「Ｈ」レベルに立上げられる。信号
ＥＶが「Ｈ」レベルに立上げられると、図３のトランス
ファゲート２５，２６が導通し、ラッチ回路２９，３０
の出力信号φ２９，φ３０がそれぞれトランスファゲー
ト２５，２６を介して、ラッチ回路３１，３２に与えら
れる。
【００５０】図９は、図３の信号ＷＤＲＶを生成するた
めの信号発生回路８５の構成を示す回路図である。図９
において、この信号発生回路８５は、ラッチ回路８６〜
８８、クロックドインバータ９０，９１、インバータ９
４〜１００、ＮＡＮＤゲート１０１，１０２およびＯＲ
ゲート１０３を含む。信号ＷＴは、ＮＡＮＤゲート１０
１，１０２の一方入力ノードに入力される。テスト信号
ＴＥは、ＮＡＮＤゲート１０２の他方入力ノードに直接
入力されるとともに、インバータ９６を介してＮＡＮＤ
ゲート１０１の他方入力ノードに入力される。ＮＡＮＤ
ゲート１０１の出力信号は、ラッチ回路８６〜８８およ
びインバータ９４を介してクロックドインバータ９０の
制御ノードに入力される。
【００５１】ラッチ回路８６〜８８の各々は、クロック
信号ＣＬＫに同期して入力信号を取込むためのクロック
ドインバータ８９と、クロックドインバータ８９によっ
て取込んだ信号を保持および出力するための１対のイン
バータ９２，９３とを含む。ラッチ回路８６，８８の各
々は、クロック信号ＣＬＫが「Ｌ」レベルの期間に入力
信号を取込み、クロック信号ＣＬＫが「Ｌ」レベルから
「Ｈ」レベルに立上げられたことに応じて、取込んだ信
号を保持および出力する。ラッチ回路８７は、クロック
信号ＣＬＫが「Ｈ」レベルの期間に入力信号を取込み、
クロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに
立下げられたことに応じて取込んだ信号を保持および出
力する。
【００５２】クロックドインバータ９０は、電源電位Ｖ
ＣＣのラインと接地電位ＶＳＳのラインとの間に直列接
続されたＰチャネルＭＯＳトランジスタ１０４およびＮ
チャネルＭＯＳトランジスタ１０５，１０６を含む。Ｍ
ＯＳトランジスタ１０４，１０６のゲート（入力ノー
ド）はクロック信号ＣＬＫを受け、ＭＯＳトランジスタ
１０５のゲート（制御ノード）はインバータ９４の出力
信号φ９４を受ける。信号φ９４が「Ｌ」レベルの場合
は、ＮチャネルＭＯＳトランジスタ１０５は非導通にな
ってクロックドインバータ９０が非活性化され、クロッ
クドインバータ９０の出力信号が「Ｈ」レベルに固定さ
れる。信号φ９４が「Ｈ」の場合は、ＮチャネルＭＯＳ
トランジスタ１０５が導通してクロックドインバータ９
０が活性化され、クロックドインバータ９０がクロック
信号ＣＬＫの反転信号を出力する。クロックドインバー
タ９０の出力信号は、インバータ９５を介してＯＲゲー
ト１０３の一方入力ノードに入力される。
【００５３】クロックドインバータ９１は、クロックド
インバータ９０と同様に、電源電位ＶＣＣのラインと接
地電位ＶＳＳのラインとの間に直列接続されたＰチャネ
ルＭＯＳトランジスタ１０４およびＮチャネルＭＯＳト
ランジスタ１０５，１０６を含む。ＮＡＮＤゲート１０
２の出力信号は、インバータ９７を介してクロックドイ
ンバータ９１の制御ノード（ＭＯＳトランジスタ１０５
のゲート）に入力される。クロック信号ＣＬＫは、イン
バータ９８，９９を介してクロックドインバータ９１の
入力ノード（ＭＯＳトランジスタ１０４，１０６のゲー
ト）に入力される。
【００５４】インバータ９７の出力信号φ９７が「Ｌ」
レベルの場合は、ＮチャネルＭＯＳトランジスタ１０５
が非導通となってクロックドインバータ９１が非活性化
され、クロックドインバータ９１の出力信号が「Ｈ」レ
ベルに固定される。信号φ９７が「Ｈ」レベルの場合
は、ＮチャネルＭＯＳトランジスタ１０５が導通してク
ロックドインバータ９１が活性化され、クロックドイン
バータ９１はクロック信号ＣＬＫの反転信号を出力す
る。クロックドインバータ９１の出力信号は、インバー
タ１００を介してＯＲゲート１０３の他方入力ノードに
入力される。ＯＲゲート１０３の出力信号は、信号発生
回路８５の出力信号ＷＤＲＶとなる。
【００５５】図１０は、図９に示す信号発生回路８５の
テスト時の動作を示すタイムチャートである。図１０に
おいて、ある時刻ｔ０におけるクロック信号ＣＬＫの立
上がりエッジにおいてテストコマンドＴＭＥが入力さ
れ、テスト信号ＴＥが活性化レベルの「Ｈ」レベルに立
上げられる。これにより、ＮＡＮＤゲート１０１の出力
信号が「Ｈ」レベルに固定され、インバータ９４の出力
信号φ９４が「Ｌ」レベルに固定され、インバータ９５
の出力信号が「Ｌ」レベルに固定される。一方、ＮＡＮ
Ｄゲート１０２は、信号ＷＴに対してインバータとして
動作する。
【００５６】時刻ｔ０から４クロックサイクル経過後の
時刻ｔ４におけるクロック信号ＣＬＫの立上がりエッジ
においてライトコマンドＷＲＴが入力され、信号ＷＴが
１クロックサイクル分だけ「Ｈ」レベルに立上げられ
る。信号ＷＴが「Ｈ」レベルにされると、クロックドイ
ンバータ９１が活性化され、クロック信号ＣＬＫがイン
バータ９８，９９，９１，１００およびＯＲゲート１０
３を通過して、信号ＷＤＲＶとなる。信号ＷＴは１クロ
ックサイクル分だけ「Ｈ」レベルにされるので、信号Ｗ
ＤＲＶは１／２クロックサイクル分だけ「Ｈ」レベルに
される。したがって、テスト時は、信号ＷＤＲＶはライ
トコマンドＷＲＴに応答して１／２クロックサイクル分
だけパルス的に「Ｈ」レベルに立上げられる。信号ＷＤ
ＲＶが「Ｈ」レベルにされると、図３のトランスファゲ
ート２７，２８は導通し、ラッチ回路３１，３２の出力
信号φ３１，φ３２がトランスファゲート２７，２８を
介してデータバスＤＢＥ，ＤＢＯに与えられる。
【００５７】図１１は、図９に示した信号発生回路８５
の通常時の動作を示すタイムチャートである。この場合
は、テスト信号ＴＥは「Ｌ」レベルに固定され、図９の
ＮＡＮＤゲート１０２の出力信号は「Ｈ」レベルに固定
され、インバータ１００の出力信号は「Ｌ」レベルに固
定される。一方、ＮＡＮＤゲート１０１は、信号ＷＴに
対してインバータとして動作する。
【００５８】時刻ｔ０におけるクロック信号ＣＬＫの立
上がりエッジにおいてライトコマンドＷＲＴが入力さ
れ、信号ＷＴが１クロックサイクル分だけ「Ｈ」レベル
に立上げられる。信号ＷＴは、クロック信号ＣＬＫの立
下がりエッジに応答してラッチ回路８６にラッチされ、
その次の立上がりエッジに応答してラッチ回路８７にラ
ッチされ、さらにその次の立下がりエッジに応答してラ
ッチ回路８８にラッチされる。したがって、インバータ
９４の出力信号φ９４は信号ＷＴを３／２クロックサイ
クル分だけ遅延させた信号となり、信号ＷＤＲＶは時刻
ｔ０から２クロックサイクル経過後の時刻ｔ２において
１／２クロックサイクル分だけパルス的に「Ｈ」レベル
に立上げられる。
【００５９】図１２は、図１〜図１１で示したＤＤＲ
ＳＤＲＡＭの通常時の書込動作を示すタイムチャートで
ある。図１２において、ある時刻ｔ０におけるクロック
信号ＣＬＫの立上がりエッジにおいてアクティブコマン
ドＡＣＴが入力され、そのときのアドレス信号Ａ０〜Ａ
１１が行アドレス信号ＲＡ０〜ＲＡ１１として取込まれ
る。
【００６０】これに応じて、イコライザ１６が非活性化
され、ビット線対ＢＬ，／ＢＬのイコライズが停止さ
れ、行デコーダ１１によって行アドレス信号ＲＡ０〜Ｒ
Ａ１１に対応する行のワード線ＷＬが選択レベルの
「Ｈ」レベルに立上げられて、メモリセルＭＣが活性化
され、センスアンプ１５が活性化される。
【００６１】次いで、時刻ｔ０から１クロックサイクル
経過後の時刻ｔ１におけるクロック信号ＣＬＫの立上が
りエッジにおいてライトコマンドＷＲＴが入力され、そ
のときのアドレス信号Ａ０〜Ａ１１が列アドレス信号Ｃ
Ａ０〜ＣＡ１１として取込まれる。これに応じて、列デ
コーダ１２によって列アドレス信号ＣＡ０〜ＣＡ１１に
対応する列選択線ＣＳＬが選択レベルの「Ｈ」レベルに
立上げられ、その列のビット線対ＢＬ，／ＢＬが列選択
ゲート１４およびデータ入出力線対ＩＯ，／ＩＯを介し
てデータバスＤＢＥ（またはＤＢＯ）に接続される。
【００６２】次に、時刻ｔ１から１クロックサイクル経
過後（ライトレイテンシＷＬ＝１）の時刻ｔ２における
クロック信号ＣＬＫの立上がりエッジおよびそれに続く
立下がりエッジに同期して、それぞれ外部データストロ
ーブ信号ＤＱＳの立上がりエッジおよび立下がりエッジ
が入力されるとともに、２つのデータ信号が入力され
る。入力された２つのデータ信号は、それぞれ図３のラ
ッチ回路２９，３０にラッチされて信号φ２９，φ３０
となる。
【００６３】また、信号ＤＱＳの立下がりエッジに応答
して、信号φＥＶ，φＯＤのうちのいずれか一方の信号
（図１２ではφＥＶ）がパルス的に「Ｈ」レベルに立上
げられ、ラッチ回路２９，３０の出力信号φ２９，φ３
０がラッチ回路（この場合は３０，３２）にラッチされ
て信号φ３１，φ３２となる。
【００６４】次に、時刻ｔ１から２クロックサイクル経
過後（ｔＷ＝２）の時刻ｔ３におけるクロック信号ＣＬ
Ｋの立上がりエッジに応答して、信号ＷＤＲＶがパルス
的に「Ｈ」レベルに立上げられる。信号ＷＤＲＶが
「Ｈ」レベルに立上げられると、図３のトランスファゲ
ート２７，２８が導通し、ラッチ回路３１，３２の出力
信号φ３１，φ３２がトランスファゲート２７，２８お
よびデータバスＤＢＥ，ＤＢＯを介してメモリアレイ
５，６に与えられる。メモリアレイ５，６に与えられた
信号φ３１，φ３２は、アドレス信号ＲＡ０〜ＲＡ１
１，ＣＡ０〜ＣＡ１１で選択された２つのメモリセルＭ
Ｃに書込まれる。
【００６５】次いで、時刻ｔ３から１クロックサイクル
経過後の時刻ｔ４におけるクロック信号ＣＬＫの立上が
りエッジにおいてプリチャージコマンドＰＣＧが入力さ
れる。これに応じて、行デコーダ１１によってワード線
ＷＬが非選択レベルの「Ｌ」レベルに立上げられてメモ
リセルＭＣが非活性化され、センスアンプ１５が非活性
化され、イコライザ１６が活性化されてビット線対Ｂ
Ｌ，／ＢＬがビット線プリチャージ電位ＶＢＬにプリチ
ャージされる。したがって、通常動作時は、データ信号
を書込むのに最小限必要な時間ｔＲＣは５クロックサイ
クルとなる。
【００６６】図１３は、図１〜図１１で示したＤＤＲ
ＳＤＲＡＭのテスト時の書込動作を示すタイムチャート
である。図１３において、ある時刻ｔ１におけるクロッ
ク信号ＣＬＫの立上がりエッジにおいてアクティブコマ
ンドＡＣＴが入力され、そのときのアドレス信号Ａ０〜
Ａ１１が行アドレス信号ＲＡ０〜ＲＡ１１として取込ま
れる。
【００６７】これに応じて、イコライザ１６が非活性化
されてビット線対ＢＬ，／ＢＬのイコライズが停止さ
れ、行デコーダ１１によって行アドレス信号ＲＡ０〜Ｒ
Ａ１１に対応するワード線ＷＬが選択レベルの「Ｈ」レ
ベルに立上げられてメモリセルＭＣが活性化され、セン
スアンプ１５が活性化される。
【００６８】また、時刻ｔ１におけるクロック信号ＣＬ
Ｋの立上がりエッジおよびそれに続く立下がりエッジに
同期して、それぞれ外部データストローブ信号ＤＱＳの
立上がりエッジおよび立下がりエッジが入力されるとと
もに２つのデータ信号が入力される。入力された２つの
データ信号は、それぞれ図３のラッチ回路２９，３０に
ラッチされて信号φ２９，φ３０となる。
【００６９】また、信号ＤＱＳの立下がりエッジに応答
して、信号φＥＶ，φＯＤのうちのいずれか一方の信号
（図１３ではφＥＶ）がパルス的に「Ｈ」レベルに立上
げられ、ラッチ回路２９，３０の出力信号φ２９，φ３
０がラッチ回路３１，３２にラッチされて信号φ３１，
φ３２となる。
【００７０】次に，時刻ｔ１から１クロックサイクル経
過後の時刻ｔ２におけるクロック信号ＣＬＫの立上がり
エッジにおいてライトコマンドＷＲＴが入力され、その
ときのアドレス信号Ａ０〜Ａ１１が列アドレス信号ＣＡ
０〜ＣＡ１１として取込まれる。これに応じて、列デコ
ーダ１２によって列アドレス信号ＣＡ０〜ＣＡ１１に対
応する列の列選択線ＣＳＬが選択レベルの「Ｈ」レベル
に立上げられ、その列のビット線対ＢＬ，／ＢＬが列選
択ゲート１４およびデータ入出力線対ＩＯ，／ＩＯを介
してデータバスＤＢＥ（またはＤＢＯ）に接続される。
【００７１】また、時刻ｔ２におけるクロック信号ＣＬ
Ｋの立上がりエッジに応答して、信号ＷＤＲＶがパルス
的に「Ｈ」レベルに立上げられる。信号ＷＤＲＶが
「Ｈ」レベルに立上げられると、図３のトランスファゲ
ート２７，２８が導通し、ラッチ回路３１，３２の出力
信号φ３１，φ３２がトランスファゲート２７，２８お
よびデータバスＤＢＥ，ＤＢＯを介してメモリアレイ
５，６に与えられる。メモリアレイ５，６に与えられた
信号φ３１，φ３２は、アドレス信号ＲＡ０〜ＲＡ１
１，ＣＡ０〜ＣＡ１１で選択された２つのメモリセルＭ
Ｃに書込まれる。
【００７２】次いで、時刻ｔ２から次の１クロックサイ
クル経過後の時刻ｔ３におけるクロック信号ＣＬＫの立
上がりエッジにおいてプリチャージコマンドＰＣＧが入
力される。これに応じて、行デコーダ１１によってワー
ド線ＷＬが非選択レベルの「Ｌ」レベルに立下げられて
メモリセルＭＣが非活性化され、センスアンプ１５が非
活性化され、イコライザ１６が活性化されてビット線対
ＢＬ，／ＢＬがビット線プリチャージ電位ＶＢＬにプリ
チャージされる。したがって、テスト時は、データ信号
を書込むのに最小限必要な時間ｔＲＣは３クロックサイ
クルとなる。
【００７３】この実施の形態では、通常動作時はライト
レイテンシを持った書込動作を行なう、テスト時はライ
トレイテンシを持たない書込動作を行なうので、低い周
波数でテストを行なう場合でもテスト時間が短くて済
む。
【００７４】なお、図６の信号発生回路６０を図１４の
信号発生回路１１０で置換してもよい。信号発生回路１
１０は、信号発生回路５９にインバータ１１１，１１２
およびＮＡＮＤゲート１１３を追加したものである。テ
スト信号ＴＥは、インバータ１１１を介してＮＡＮＤゲ
ート１１３の一方入力ノードに入力される。信号ＥＺ０
は、ＮＡＮＤゲート１１３の他方入力ノードに入力され
る。ＮＡＮＤゲート１１３の出力信号は、インバータ１
１２を介してＮＡＮＤゲート６９の他方入力ノードに入
力されるとともに、インバータ１１２，６６を介してＮ
ＡＮＤゲート７０の他方入力ノードに入力される。
【００７５】通常動作時は、テスト信号ＴＥが非活性化
レベルの「Ｌ」レベルにされ、信号ＥＺ０はＮＡＮＤゲ
ート１１３およびインバータ１１２を通過してゲート回
路６１に入力される。この場合は、信号発生回路１１０
は、信号発生回路６０と同じ構成になる。テスト時は、
テスト信号ＴＥが活性化レベルの「Ｈ」レベルにされ、
インバータ１１２の出力信号が「Ｌ」レベルに固定さ
れ、信号φＥＶが「Ｌ」レベルに固定されるとともにパ
ルス信号ＤＱＳＬがＮＡＮＤゲート７０およびインバー
タ６８を通過して信号φＯＤとなる。したがって、テス
ト時はアドレス信号Ａ０を取込む必要がないので、テス
ト動作の簡単化を図ることができる。
【００７６】なお、インバータ６７，６８の出力信号を
それぞれ信号φＯＤ，φＥＶとしてもよいことは言うま
でもない。
【００７７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７８】
【発明の効果】以上のように、この発明に係る半導体記
憶装置では、行列状に配置された複数のメモリセルと、
各行に対応して設けられたワード線と、各列に対応して
設けられたビット線対とを含むメモリアレイと、アクテ
ィブ命令に応答して、行アドレス信号に応じた行のワー
ド線を選択し、その行の各メモリセルを活性化させる行
選択回路と、ライト命令に応答して、列アドレス信号に
応じた列のビット線対を選択する列選択回路と、通常動
作時はライト命令がされてから予め定められた第１時間
が経過した後に外部データ信号を取込み、テスト時はア
クティブ命令がされたことに応じて外部データ信号を取
込み、取込んだ外部データ信号を列選択回路によって選
択されたビット線対を介して行選択回路によって活性化
されたメモリセルに書込む書込回路とが設けられる。し
たがって、テスト時はライトレイテンシを持たない書込
動作を行なうので、低周波数でテストする場合でもテス
ト時間が短くて済む。
【００７９】好ましくは、半導体記憶装置は、２つのメ
モリアレイを備え、外部クロック信号に含まれる前縁お
よび後縁に同期して連続的に入力される２つの外部デー
タ信号と、それらの２つの外部データ信号に同期した前
縁および後縁を有する外部データストローブ信号とを受
ける。行選択回路は各メモリアレイごとにワード線を選
択し、列選択回路は各メモリアレイごとにビット線対を
選択する。書込回路は、外部データ出力信号の前縁およ
び後縁に応答して２つの外部データ信号を取込み、取込
んだ２つの外部データ信号のうちの一方の外部データ信
号を２つのメモリアレイのうちのいずれか一方のメモリ
アレイのメモリセルに書込み、他方の外部データ信号を
他方のメモリアレイのメモリセルに書込む。この場合
は、外部クロック信号の前縁および後縁の両方に同期し
て外部データ信号を取込むので、書込動作の高速化を図
ることができる。
【００８０】また好ましくは、書込回路は、通常動作時
はアクティブ命令が出されたことに応じて活性化され、
テスト時は常時活性化され、外部データ信号に従って内
部データ信号を生成する入力バッファと、それぞれ２つ
のメモリアレイに対応して設けられた第１および第２の
ラッチ回路と、外部データストローブ信号の前縁に応答
して、入力バッファで生成された内部データ信号を第１
のラッチ回路に与え、外部データストローブ信号の後縁
に応答して、入力バッファで生成された内部データ信号
を第２のラッチ回路に与える第１の切換回路とを含む。
この場合は、テスト時には入力バッファが常時活性化さ
れるので、アクティブ命令に先立って外部データ信号を
入力することができる。また、第１および第２のラッチ
回路と第１の切換回路によって、シリアルな２つの内部
データ信号をパラレルな２つの内部データ信号に変換す
ることができる。
【００８１】また好ましくは、半導体記憶装置は、さら
に、プリチャージ命令に応答して各ビット線対を予め定
められた電位にプリチャージするプリチャージ回路と、
通常動作時はライト命令がされたことに応じて外部アド
レス信号に含まれるメモリアレイ選択信号を取込み、テ
スト時はプリチャージ命令がされたことに応じてメモリ
アレイ選択信号を取込み、取込んだメモリアレイ選択信
号に従って第１および第２の信号を出力する第１の信号
発生回路を備える。書込回路は、さらに、それぞれ２つ
のメモリアレイに対応して設けられた第３および第４の
ラッチ回路と、第１の信号発生回路から第１の信号が出
力された場合は第１および第２のラッチ回路から出力さ
れた内部データ信号をそれぞれ第３および第４のラッチ
回路に与え、第１の信号発生回路から第２の信号が出力
された場合は第１および第２のラッチ回路から出力され
た内部データ信号をそれぞれ第４および第３のラッチ回
路に与える第２の切換回路とを含む。この場合は、テス
ト時にはアクティブ命令およびライト命令よりも先に入
力されるプリチャージ命令に応答してメモリアレイ選択
信号を取込むので、ライトレイテンシを持たない書込動
作を容易に行なうことができる。
【００８２】また好ましくは、半導体記憶装置は、さら
に、プリチャージ命令に応答して各ビット線対を予め定
められた電位にプリチャージするプリチャージ回路と、
通常動作時はライト命令が出されたことに応じて外部ア
ドレス信号に含まれるメモリアレイ選択信号を取込み、
取込んだメモリアレイ選択信号に従って第１または第２
の信号を出力し、テスト時は第１および第２の信号のう
ちの予め選択された信号を出力する第１の信号発生回路
とを備える。書込回路は、さらに、それぞれ２つのメモ
リアレイに対して設けられた第３および第４のラッチ回
路と、第１の信号発生回路から第１の信号が出力された
場合は第１および第２のラッチ回路から出力された内部
データ信号をそれぞれ第３および第４のラッチ回路に与
え、第１の信号発生回路から第２の信号が出力された場
合は第１および第２のラッチ回路から出力された内部デ
ータ信号をそれぞれ第３および第４のラッチ回路に与え
る第２の切換回路とを含む。この場合は、テスト時には
メモリアレイ選択信号を取込む必要がないので、ライト
レイテンシを持たない書込動作を一層容易に行なうこと
ができる。
【００８３】また好ましくは、半導体記憶装置は、さら
に、通常動作時はライト命令がされてから予め定められ
た第２時間が経過した後に第３の信号を出力し、テスト
時はライト命令に応答して第３の信号を出力する第２の
信号発生回路を備え、書込回路は、さらに、第２の信号
発生回路から第３の信号が出力されたことに応じて、第
３および第４のラッチ回路から出力された内部データ信
号をそれぞれ２つのメモリアレイの選択されたメモリセ
ルに与えるための第３の切換回路とを含む。この場合
は、通常時はライトレイテンシを持った書込動作を行な
い、テスト時はライトレイテンシを持たない書込動作を
容易に行なうことができる。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるＤＤＲ ＳＤ
ＲＡＭの全体構成を示すブロック図である。
【図２】 図１に示したメモリアレイおよびそれに関連
する部分の構成を示す回路ブロック図である。
【図３】 図１に示したＩＯバッファの要部を示す回路
ブロック図である。
【図４】 図３に示した入力バッファの構成を示す回路
図である。
【図５】 図４に示した活性化信号ＥＮを生成するため
の信号発生回路の構成を示す回路図である。
【図６】 図３に示した信号φＥＶ，φＯＤを生成する
ための信号発生回路の構成を示す回路図である。
【図７】 図６に示した信号ＥＺ０を生成するための信
号発生回路の構成を示す回路図である。
【図８】 図６および図７に示した信号発生回路のテス
ト時の動作を示すタイムチャートである。
【図９】 図３に示した信号ＷＤＲＶを生成するための
信号発生回路の構成を示す回路図である。
【図１０】 図９に示した信号発生回路のテスト時の動
作を示すタイムチャートである。
【図１１】 図９に示した信号発生回路の通常時の動作
を示すタイムチャートである。
【図１２】 図１〜図１１に示したＤＤＲ ＳＤＲＡＭ
の通常時の書込動作を示すタイムチャートである。
【図１３】 図１〜図１１に示したＤＤＲ ＳＤＲＡＭ
のテスト時の書込動作を示すタイムチャートである。
【図１４】 この実施の形態の変更例を示す回路図であ
る。
【符号の説明】
１ クロックバッファ、２ 制御信号バッファ、３ ア
ドレスバッファ、４制御回路、５，６ メモリアレイ、
７ ＤＱＳバッファ、８ ＩＯバッファ、ＭＣ メモリ
セル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、１
１ 行デコーダ、１２ 列デコーダ、１３ センスアン
プ＋入出力制御回路、１４ 列選択ゲート、１５ セン
スアンプ、１６ イコライザ、２０ 入力バッファ、２
１〜２８ トランスファゲート、２９〜３２，７４，８
６〜８８ ラッチ回路、３５コンパレータ、３６，５２
〜５５，６３〜６８，７７〜７９，８１，８２，９２〜
１００，１１１，１１２ インバータ、３７〜４０，１
０４ ＰチャネルＭＯＳトランジスタ、４１〜４４，１
０５，１０６ ＮチャネルＭＯＳトランジスタ、５１，
６９，７０，７５，７６，１０１，１０２，１１３ Ｎ
ＡＮＤゲート、５６，７３，１０３ ＯＲゲート、５
９，７１，８５ 信号発生回路、６０ パルス発生回
路、６１，７２ ゲート回路、６２ ＮＯＲゲート、８
０，８９〜９１ クロックドインバータ。
フロントページの続き Ｆターム(参考） 2G132 AA08 AG01 AK07 AL09 5L106 AA01 DD00 EE02 FF04 GG03 5M024 AA49 AA91 BB20 BB30 BB36 BB40 DD62 DD63 DD80 JJ03 JJ32 MM04 MM20 PP01 PP02 PP03 PP07

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号に同期して外部制御信号、
    外部アドレス信号および外部データ信号を取込む半導体
    記憶装置であって、 複数行複数列に配置された複数のメモリセルと、それぞ
    れ前記複数行に対応して設けられた複数のワード線と、
    それぞれ前記複数列に対応して設けられた複数のビット
    線対とを含むメモリアレイ、 前記外部制御信号によってアクティブ命令がされたこと
    に応じて、前記外部アドレス信号を行アドレス信号とし
    て取込み、取込んだ行アドレス信号に従って前記複数の
    ワード線のうちのいずれかのワード線を選択し、選択し
    たワード線に対応する各メモリセルを活性化させる行選
    択回路、 前記外部制御信号によってライト命令がされたことに応
    じて、前記外部アドレス信号を列アドレス信号として取
    込み、取込んだ列アドレス信号に従って前記複数のビッ
    ト線対のうちのいずれかのビット線対を選択する列選択
    回路、および 通常動作時は前記ライト命令がされてから予め定められ
    た第１時間が経過した後に前記外部データ信号を取込
    み、テスト時は前記アクティブ命令がされたことに応じ
    て前記外部データ信号を取込み、取込んだ外部データ信
    号を前記列選択回路によって選択されたビット線対を介
    して前記行選択回路によって活性化されたメモリセルに
    書込む書込回路を備える、半導体記憶装置。
  2. 【請求項２】 前記半導体記憶装置は、 ２つのメモリアレイを備え、 外部クロック信号に含まれる前縁および後縁に同期して
    連続的に入力される２つの外部データ信号と、該２つの
    外部データ信号に同期した前縁および後縁を有する外部
    データストローブ信号とを受け、 前記行選択回路は、取込んだ行アドレス信号に従って、
    各メモリアレイにおいて前記複数のワード線のうちのい
    ずれかのワード線を選択し、選択したワード線に対応す
    る各メモリセルを活性化させ、 前記列選択回路は、取込んだ列アドレス信号に従って、
    各メモリアレイにおいて前記複数のビット線対のうちの
    いずれかのビット線対を選択し、 前記書込回路は、前記外部データストローブ信号の前縁
    および後縁に応答して前記２つの外部データ信号を取込
    み、取込んだ２つの外部データ信号のうちの一方の外部
    データ信号を前記２つのメモリアレイのうちのいずれか
    一方のメモリアレイのメモリセルに書込み、他方の外部
    データ信号を他方のメモリアレイのメモリセルに書込
    む、請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記書込回路は、 通常動作時は前記アクティブ命令がされたことに応じて
    活性化され、テスト時は常時活性化され、前記外部デー
    タ信号に従って内部データ信号を生成する入力バッフ
    ァ、 それぞれ前記２つのメモリアレイに対応して設けられ、
    各々が前記入力バッファで生成された内部データ信号を
    保持および出力するための第１および第２のラッチ回
    路、および 前記外部データストローブ信号の前縁に応答して、前記
    入力バッファで生成された内部データ信号を前記第１の
    ラッチ回路に与え、前記外部データストローブ信号の後
    縁に応答して、前記入力バッファで生成された内部デー
    タ信号を前記第２のラッチ回路に与える第１の切換回路
    を含む、請求項２に記載の半導体記憶装置。
  4. 【請求項４】 前記半導体記憶装置は、 さらに、前記外部制御信号によってプリチャージ命令が
    されたことに応じて、各ビット線対を予め定められた電
    位にプリチャージするプリチャージ回路、および通常動
    作時は前記ライト命令がされたことに応じて前記外部ア
    ドレス信号に含まれるメモリアレイ選択信号を取込み、
    テスト時は前記プリチャージ命令がされたことに応じて
    前記メモリアレイ選択信号を取込み、取込んだメモリア
    レイ選択信号に従って第１または第２の信号を出力する
    第１の信号発生回路を備え、 前記書込回路は、 さらに、それぞれ前記２つのメモリアレイに対応して設
    けられ、各々が前記入力バッファで生成された内部デー
    タ信号を保持および出力するための第３および第４のラ
    ッチ回路、および前記第１の信号発生回路から第１の信
    号が出力された場合は前記第１および第２のラッチ回路
    から出力された内部データ信号をそれぞれ前記第３およ
    び第４のラッチ回路に与え、前記第１の信号発生回路か
    ら第２の信号が出力された場合は前記第１および第２の
    ラッチ回路から出力された内部データ信号をそれぞれ前
    記第４および第３のラッチ回路に与える第２の切換回路
    を含む、請求項３に記載の半導体記憶装置。
  5. 【請求項５】 前記半導体記憶装置は、 さらに、前記外部制御信号によってプリチャージ命令が
    されたことに応じて、各ビット線対を予め定められた電
    位にプリチャージするプリチャージ回路、および通常動
    作時は前記ライト命令がされたことに応じて前記外部ア
    ドレス信号に含まれるメモリアレイ選択信号を取込み、
    取込んだメモリアレイ選択信号に従って第１または第２
    の信号を出力し、テスト時は第１および第２の信号のう
    ちの予め選択された信号を出力する第１の信号発生回路
    を備え、 前記書込回路は、 さらに、それぞれ前記２つのメモリアレイに対応して設
    けられ、各々が前記入力バッファで生成された内部デー
    タ信号を保持および出力するための第３および第４のラ
    ッチ回路、および前記第１の信号発生回路から第１の信
    号が出力された場合は前記第１および第２のラッチ回路
    から出力された内部データ信号をそれぞれ前記第３およ
    び第４のラッチ回路に与え、前記第１の信号発生回路か
    ら第２の信号が出力された場合は前記第１および第２の
    ラッチ回路から出力された内部データ信号をそれぞれ前
    記第４および第３のラッチ回路に与える第２の切換回路
    を含む、請求項３に記載の半導体記憶装置。
  6. 【請求項６】 前記半導体記憶装置は、さらに、通常動
    作時は前記ライト命令がされてから予め定められた第２
    時間が経過した後に第３の信号を出力し、テスト時は前
    記ライト命令に応答して前記第３の信号を出力する第２
    の信号発生回路を備え、 前記書込回路は、さらに、前記第２の信号発生回路から
    前記第３の信号が出力されたことに応じて、前記第３お
    よび第４のラッチ回路から出力された内部データ信号を
    それぞれ前記２つのメモリアレイの選択されたメモリセ
    ルに与えるための第３の切換回路を含む、請求項４また
    は請求項５に記載の半導体記憶装置。
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