JP2002197894A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 ストレステスト時に、構成するポンプ回路内
の各キャパシタにストレスを掛けることのできる半導体
記憶装置を提供する。 【解決手段】 昇圧電源（Ｖｐｐ）発生回路を構成する
ポンプ回路３１０は、昇圧電源を発生する第１のポンプ
３１１，第２のポンプ３１２およびリングオシレータか
ら入力される信号Φ２とテスト信号ＴＭ１とＴＭ２とに
より第１のポンプ３１１，第２のポンプ３１２にかかる
ストレスを制御するテスト回路４００を備える。本発明
による半導体記憶装置によれば、ストレステスト時に構
成するポンプ回路の各キャパシタに対して所望のストレ
スを掛けることができ、ストレステストの効率向上およ
び半導体集積回路の信頼性向上が図れる。
の各キャパシタにストレスを掛けることのできる半導体
記憶装置を提供する。 【解決手段】 昇圧電源（Ｖｐｐ）発生回路を構成する
ポンプ回路３１０は、昇圧電源を発生する第１のポンプ
３１１，第２のポンプ３１２およびリングオシレータか
ら入力される信号Φ２とテスト信号ＴＭ１とＴＭ２とに
より第１のポンプ３１１，第２のポンプ３１２にかかる
ストレスを制御するテスト回路４００を備える。本発明
による半導体記憶装置によれば、ストレステスト時に構
成するポンプ回路の各キャパシタに対して所望のストレ
スを掛けることができ、ストレステストの効率向上およ
び半導体集積回路の信頼性向上が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に昇圧電源発生回路の構成に関するものである。
し、特に昇圧電源発生回路の構成に関するものである。
【０００２】
【従来の技術】従来より、ＤＲＡＭ（Dynamic Random A
ccess Memory)をはじめとする半導体集積回路におい
て、トランジスタのしきい値電圧の影響をなくすために
昇圧電源が広く用いられている。ＤＲＡＭにおいては、
主にワード線電圧等に昇圧電源Ｖｐｐが用いられてい
る。
ccess Memory)をはじめとする半導体集積回路におい
て、トランジスタのしきい値電圧の影響をなくすために
昇圧電源が広く用いられている。ＤＲＡＭにおいては、
主にワード線電圧等に昇圧電源Ｖｐｐが用いられてい
る。
【０００３】図１４は、昇圧電源発生回路５００（以下
Ｖｐｐ発生回路と記す）のブロック図である。
Ｖｐｐ発生回路と記す）のブロック図である。
【０００４】Ｖｐｐ発生回路５００はディテクタ回路１
００とリングオシレータ回路２００とポンプ回路３００
とを含む。
００とリングオシレータ回路２００とポンプ回路３００
とを含む。
【０００５】ディテクタ回路１００はＶｐｐ電圧発生
時、半導体集積回路の電流消費等によりその電圧が一定
レベル以下まで低下したことを検出し、信号Φ１を発生
する回路である。
時、半導体集積回路の電流消費等によりその電圧が一定
レベル以下まで低下したことを検出し、信号Φ１を発生
する回路である。
【０００６】リングオシレータ回路２００の一例を図１
５に示す。リングオシレータ回路２００は、ＮＡＮＤ回
路２０１と、直列に接続されるインバータ２０２〜２０
５を含む遅延回路２０６と、インバータ２０７とを含
む。
５に示す。リングオシレータ回路２００は、ＮＡＮＤ回
路２０１と、直列に接続されるインバータ２０２〜２０
５を含む遅延回路２０６と、インバータ２０７とを含
む。
【０００７】リングオシレータ回路２００は、前記信号
Φ１を受けて繰返しパルス信号Φ２を発生する回路であ
る。
Φ１を受けて繰返しパルス信号Φ２を発生する回路であ
る。
【０００８】ポンプ回路３００の一例を図１６に示す。
ポンプ回路３００は、キャパシタ３０１，３０２，３０
３と直列に接続されるインバータ３０４とＮcｈトラン
ジスタ３０５，３０６，３０７，３０８とを含む。
ポンプ回路３００は、キャパシタ３０１，３０２，３０
３と直列に接続されるインバータ３０４とＮcｈトラン
ジスタ３０５，３０６，３０７，３０８とを含む。
【０００９】ポンプ回路３００において、キャパシタ３
０１は、ノードＮ１とノードＮ３との間に設けられる。
Ｎｃｈトランジスタ３０５は、外部電源Ｅｘｔ．Ｖｃｃ
(以下、Ｖｃｃとする。）とノードＮ３との間に設けら
れ、ゲートは、外部電源Ｖｃｃと接続されている。Ｎｃ
ｈトランジスタ３０６は、外部電源ＶｃｃとノードＮ４
との間に設けられ、ゲートは、ノードＮ３と接続されて
いる。Ｎｃｈトランジスタ３０７は、外部電源Ｖｃｃと
ノードＮ５との間に設けられ、ゲートは、ノードＮ３と
接続されている。インバータ３０４は、ノードＮ１とノ
ードＮ２との間に設けられる。キャパシタ３０２は、ノ
ードＮ２とノードＮ５との間に設けられる。キャパシタ
３０３は、ノードＮ２とノードＮ４との間に設けられ
る。Ｎｃｈトランジスタ３０８は、ノードＮ４とノード
Ｎ６との間に設けられ、ゲートは、ノードＮ５と接続さ
れている。また、ノードＮ６から各部位にＶｐｐ電圧が
供給される。
０１は、ノードＮ１とノードＮ３との間に設けられる。
Ｎｃｈトランジスタ３０５は、外部電源Ｅｘｔ．Ｖｃｃ
(以下、Ｖｃｃとする。）とノードＮ３との間に設けら
れ、ゲートは、外部電源Ｖｃｃと接続されている。Ｎｃ
ｈトランジスタ３０６は、外部電源ＶｃｃとノードＮ４
との間に設けられ、ゲートは、ノードＮ３と接続されて
いる。Ｎｃｈトランジスタ３０７は、外部電源Ｖｃｃと
ノードＮ５との間に設けられ、ゲートは、ノードＮ３と
接続されている。インバータ３０４は、ノードＮ１とノ
ードＮ２との間に設けられる。キャパシタ３０２は、ノ
ードＮ２とノードＮ５との間に設けられる。キャパシタ
３０３は、ノードＮ２とノードＮ４との間に設けられ
る。Ｎｃｈトランジスタ３０８は、ノードＮ４とノード
Ｎ６との間に設けられ、ゲートは、ノードＮ５と接続さ
れている。また、ノードＮ６から各部位にＶｐｐ電圧が
供給される。
【００１０】ポンプ回路３００は、リングオシレータ回
路２００の出力信号Φ２を受けて、キャパシタ３０１，
３０２，３０３のポンピング動作によりＶｐｐ電圧を発
生する回路である。
路２００の出力信号Φ２を受けて、キャパシタ３０１，
３０２，３０３のポンピング動作によりＶｐｐ電圧を発
生する回路である。
【００１１】図１７のタイムチャートを用いて図１４の
Ｖｐｐ発生回路５００の動作を説明する。
Ｖｐｐ発生回路５００の動作を説明する。
【００１２】ディテクタ回路１００は、Ｖｐｐ電圧発生
時に、その電圧レベルが所望のレベル（検出レベル以
上）を保持していればその出力信号Φ１を“Ｌ”とする
ように設定されている。
時に、その電圧レベルが所望のレベル（検出レベル以
上）を保持していればその出力信号Φ１を“Ｌ”とする
ように設定されている。
【００１３】また、ディテクタ回路１００は、半導体集
積回路の電流消費等によりＶｐｐ電圧レベルがある一定
レベル以下になればそれを検知しその出力信号Φ１を
“Ｈ”とするように設定されている。
積回路の電流消費等によりＶｐｐ電圧レベルがある一定
レベル以下になればそれを検知しその出力信号Φ１を
“Ｈ”とするように設定されている。
【００１４】リングオシレータ回路２００は、Ｖｐｐ電
圧レベルの低下が検出されればディテクタ回路１００の
出力信号Φ１＝“Ｈ”が入力されるので、入力信号Φ１
＝“Ｈ”により、Ｖｐｐ電圧レベルが後述するポンピン
グ動作によりあるレベルに回復するまで繰返しパルス信
号Φ２＝“Ｈ”を出力する（図１７では１回のポンピン
グ動作でＶｐｐ電圧レベルが回復することを示してい
る）。
圧レベルの低下が検出されればディテクタ回路１００の
出力信号Φ１＝“Ｈ”が入力されるので、入力信号Φ１
＝“Ｈ”により、Ｖｐｐ電圧レベルが後述するポンピン
グ動作によりあるレベルに回復するまで繰返しパルス信
号Φ２＝“Ｈ”を出力する（図１７では１回のポンピン
グ動作でＶｐｐ電圧レベルが回復することを示してい
る）。
【００１５】また、リングオシレータ回路２００は、Ｖ
ｐｐ電圧レベルの低下が検出されなければディテクタ回
路１００の出力信号Φ１＝“Ｌ”が入力されるので、出
力信号Φ２＝“Ｌ”となる。
ｐｐ電圧レベルの低下が検出されなければディテクタ回
路１００の出力信号Φ１＝“Ｌ”が入力されるので、出
力信号Φ２＝“Ｌ”となる。
【００１６】このとき、ポンプ回路３００は、ノードＮ
１が“Ｌ”、ノードＮ２がインバータ３０４により
“Ｈ”となっている。
１が“Ｌ”、ノードＮ２がインバータ３０４により
“Ｈ”となっている。
【００１７】また、ノードＮ３は電源電圧Ｖｃｃ−Ｖｔ
ｈ（Ｖｔｈは、Ｎｃｈトランジスタ３０５のしきい値電
圧）のレベルにプリチャージされており、キャパシタ３
０１は充電されている。
ｈ（Ｖｔｈは、Ｎｃｈトランジスタ３０５のしきい値電
圧）のレベルにプリチャージされており、キャパシタ３
０１は充電されている。
【００１８】また、ノードＮ４、ノードＮ５はＶｃｃ−
２Ｖｔｈ（Ｖｔｈは、それぞれＮｃｈトランジスタ３０
６，３０７のしきい値電圧）のレベルになっている。
２Ｖｔｈ（Ｖｔｈは、それぞれＮｃｈトランジスタ３０
６，３０７のしきい値電圧）のレベルになっている。
【００１９】ところで、ディテクタ回路１００がＶｐｐ
電圧の低下を検出すると、その出力信号Φ１は“Ｈ”と
なる。
電圧の低下を検出すると、その出力信号Φ１は“Ｈ”と
なる。
【００２０】信号Φ１＝“Ｈ”によりリングオシレータ
回路２００が動作し、その出力信号Φ２は“Ｈ”とな
る。
回路２００が動作し、その出力信号Φ２は“Ｈ”とな
る。
【００２１】このとき、ノードＮ１は“Ｈ”となり、キ
ャパシタ３０１のポンピング動作によりノードＮ３は２
Ｖｃｃ−Ｖｔｈレベルとなり、Ｎｃｈトランジスタ３０
６，３０７が完全にオンになる。
ャパシタ３０１のポンピング動作によりノードＮ３は２
Ｖｃｃ−Ｖｔｈレベルとなり、Ｎｃｈトランジスタ３０
６，３０７が完全にオンになる。
【００２２】またノードＮ２は、インバータ３０４によ
り“Ｈ”から“Ｌ”レベルとなる。したがって、ノード
Ｎ４，ノードＮ５の電圧レベルは一旦低下するが、前記
Ｎｃｈトランジスタ３０６，３０７がオンすることによ
りＶｃｃレベルにプリチャージされる。
り“Ｈ”から“Ｌ”レベルとなる。したがって、ノード
Ｎ４，ノードＮ５の電圧レベルは一旦低下するが、前記
Ｎｃｈトランジスタ３０６，３０７がオンすることによ
りＶｃｃレベルにプリチャージされる。
【００２３】これにより、キャパシタ３０２，３０３は
Ｖｃｃレベルまで充電される。その後、リングオシレー
タ回路２００の出力信号Φ２が“Ｌ”レベルに変化した
とき、ノードＮ２はインバータ３０４により“Ｈ”とな
る。
Ｖｃｃレベルまで充電される。その後、リングオシレー
タ回路２００の出力信号Φ２が“Ｌ”レベルに変化した
とき、ノードＮ２はインバータ３０４により“Ｈ”とな
る。
【００２４】これにより、ノードＮ４，Ｎ５は、キャパ
シタ３０２，３０３のポンピング動作により２Ｖｃｃレ
ベルとなる。
シタ３０２，３０３のポンピング動作により２Ｖｃｃレ
ベルとなる。
【００２５】そして、Ｎｃｈトランジスタ３０８がオン
となり、ノードＮ６に電荷が供給される。これにより、
ノードＮ６の電圧レベルが上昇する。
となり、ノードＮ６に電荷が供給される。これにより、
ノードＮ６の電圧レベルが上昇する。
【００２６】
【発明が解決しようとする課題】ところで、半導体集積
回路において信頼性を保証するために酸化膜に高電界を
掛けるストレステストを実施している。上記Ｖｐｐ発生
回路においてもキャパシタ３０１，３０２，３０３の信
頼性を保証する必要がある。ストレステストモード時に
は半導体集積回路をスタンバイ状態にしておき、図１４
に示すＴｅｓｔ信号によりディテクタ回路１００を非活
性化させる。このとき、ディテクタ回路１００の出力信
号Φ１は“Ｌ”であり、リングオシレータ回路２００の
出力信号Φ２も“Ｌ”である。したがってストレステス
トモード時にはポンプ回路のノードＮ１は常に“Ｌ”、
ノードＮ２は常に“Ｈ”であり、キャパシタ３０１に比
べてキャパシタ３０２，３０３に掛かるストレスが弱
い。
回路において信頼性を保証するために酸化膜に高電界を
掛けるストレステストを実施している。上記Ｖｐｐ発生
回路においてもキャパシタ３０１，３０２，３０３の信
頼性を保証する必要がある。ストレステストモード時に
は半導体集積回路をスタンバイ状態にしておき、図１４
に示すＴｅｓｔ信号によりディテクタ回路１００を非活
性化させる。このとき、ディテクタ回路１００の出力信
号Φ１は“Ｌ”であり、リングオシレータ回路２００の
出力信号Φ２も“Ｌ”である。したがってストレステス
トモード時にはポンプ回路のノードＮ１は常に“Ｌ”、
ノードＮ２は常に“Ｈ”であり、キャパシタ３０１に比
べてキャパシタ３０２，３０３に掛かるストレスが弱
い。
【００２７】従来の半導体集積回路のＶｐｐ発生回路５
００は、上記のように構成されているので、信頼性を保
証するためのストレステストモード時において、構成す
るポンプ回路内の各キャパシタに所望のストレスを掛け
ることができなかった。
００は、上記のように構成されているので、信頼性を保
証するためのストレステストモード時において、構成す
るポンプ回路内の各キャパシタに所望のストレスを掛け
ることができなかった。
【００２８】本発明は、このような問題を解消するため
になされたものでキャパシタの信頼性を確実にテストす
ることのできるＶｐｐ発生回路を提供することを目的と
する。
になされたものでキャパシタの信頼性を確実にテストす
ることのできるＶｐｐ発生回路を提供することを目的と
する。
【００２９】
【課題を解決するための手段】本発明の半導体集積回路
は、行列状に配置される複数のメモリセルと、行に対応
して設けられる複数のワード線と、列に対応して設けら
れる複数のビット線とを含むメモリセルアレイ領域と、
前記メモリセルアレイ領域に供給する昇圧電圧を複数の
キャパシタにより発生する、ポンプ回路と、前記ポンプ
回路において、前記複数のキャパシタに掛かるストレス
の状態を制御するテスト回路を含む。
は、行列状に配置される複数のメモリセルと、行に対応
して設けられる複数のワード線と、列に対応して設けら
れる複数のビット線とを含むメモリセルアレイ領域と、
前記メモリセルアレイ領域に供給する昇圧電圧を複数の
キャパシタにより発生する、ポンプ回路と、前記ポンプ
回路において、前記複数のキャパシタに掛かるストレス
の状態を制御するテスト回路を含む。
【００３０】好ましくは、前記テスト回路は、テスト信
号により制御される。特に、前記複数のキャパシタに掛
かるストレスの状態を前記テスト信号により制御する。
号により制御される。特に、前記複数のキャパシタに掛
かるストレスの状態を前記テスト信号により制御する。
【００３１】特に、前記テスト回路は、前記複数のキャ
パシタに掛かるストレスの状態を前記テスト信号により
同時に制御する。
パシタに掛かるストレスの状態を前記テスト信号により
同時に制御する。
【００３２】特に、前記テスト信号は、外部信号ピンか
ら入力される。好ましくは、前記テスト信号を内部発生
する、テスト信号発生回路をさらに備える。
ら入力される。好ましくは、前記テスト信号を内部発生
する、テスト信号発生回路をさらに備える。
【００３３】特に、前記テスト信号発生回路は、外部信
号ピンからの入力によりテスト信号を発生させる。
号ピンからの入力によりテスト信号を発生させる。
【００３４】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
【００３５】（実施の形態１）図１に本発明の実施例１
におけるＶｐｐ発生回路を構成するポンプ回路３１０を
示す。
におけるＶｐｐ発生回路を構成するポンプ回路３１０を
示す。
【００３６】ポンプ回路３１０は、テスト回路４００と
第１のポンプ３１１と第２のポンプ３１２とノードＮ１
とＮ２との間に接続されたインバータ３０４とを含む。
第１のポンプ３１１と第２のポンプ３１２とノードＮ１
とＮ２との間に接続されたインバータ３０４とを含む。
【００３７】テスト回路４００は、テスト信号ＴＭ１と
リングオシレータ回路２００の出力信号Φ２とが入力を
されるＮＯＲ回路４０１と、ＮＯＲ回路４０１の出力信
号とテスト信号ＴＭ２とが入力されるＮＯＲ回路４０２
とを含む。
リングオシレータ回路２００の出力信号Φ２とが入力を
されるＮＯＲ回路４０１と、ＮＯＲ回路４０１の出力信
号とテスト信号ＴＭ２とが入力されるＮＯＲ回路４０２
とを含む。
【００３８】テスト回路４００は、リングオシレータ回
路２００の出力信号Φ２をテスト信号により制御する回
路である。
路２００の出力信号Φ２をテスト信号により制御する回
路である。
【００３９】テスト回路の出力（ＮＯＲ回路４０２の出
力）は、ノードＮ１に供給(入力）される。第１のポン
プ３１１に、ノードＮ１からの信号、第２のポンプ３１
２に、ノードＮ２からの信号（ノードＮ１からの反転信
号）を入力することにより、各ポンプにかかるストレス
の状態を制御する。
力）は、ノードＮ１に供給(入力）される。第１のポン
プ３１１に、ノードＮ１からの信号、第２のポンプ３１
２に、ノードＮ２からの信号（ノードＮ１からの反転信
号）を入力することにより、各ポンプにかかるストレス
の状態を制御する。
【００４０】第１のポンプ３１１と第２のポンプ３１２
とは、それぞれキャパシタを含む。本発明においては、
テスト回路４００によりストレステストモード時に各キ
ャパシタに所望のストレスが掛かるようにする。
とは、それぞれキャパシタを含む。本発明においては、
テスト回路４００によりストレステストモード時に各キ
ャパシタに所望のストレスが掛かるようにする。
【００４１】本発明のＶｐｐ発生回路５１０の構成を図
２に示す。図２においては、前記ポンプ回路３１０の一
具体例としてポンプ回路３２０が記載されている。
２に示す。図２においては、前記ポンプ回路３１０の一
具体例としてポンプ回路３２０が記載されている。
【００４２】前記Ｖｐｐ発生回路５１０は、ディテクタ
回路１００とリングオシレータ回路２００とポンプ回路
３２０とを含む。
回路１００とリングオシレータ回路２００とポンプ回路
３２０とを含む。
【００４３】前記ポンプ回路３２０は、テスト回路４０
０と、キャパシタ３０１〜３０３と、トランジスタ３０
５〜３０８と、インバータ３０４とを含む。
０と、キャパシタ３０１〜３０３と、トランジスタ３０
５〜３０８と、インバータ３０４とを含む。
【００４４】キャパシタ３０１〜３０３と、トランジス
タ３０５〜３０８と、インバータ３０４との接続関係
は、上述したとおりである。
タ３０５〜３０８と、インバータ３０４との接続関係
は、上述したとおりである。
【００４５】図３のポンプ回路の動作図を用いて、本発
明によるポンプ回路３２０の動作を示す。
明によるポンプ回路３２０の動作を示す。
【００４６】通常動作時において、テスト信号ＴＭ１を
“Ｌ”，ＴＭ２を“Ｌ”とすると、テスト回路４００の
入力信号Φ２は、そのままノードＮ１に入力される。
“Ｌ”，ＴＭ２を“Ｌ”とすると、テスト回路４００の
入力信号Φ２は、そのままノードＮ１に入力される。
【００４７】ストレステストモード時において、テスト
信号ＴＭ１，ＴＭ２を制御し、その組合せによりノード
Ｎ１、ノードＮ２の電圧レベルが制御される。
信号ＴＭ１，ＴＭ２を制御し、その組合せによりノード
Ｎ１、ノードＮ２の電圧レベルが制御される。
【００４８】すなわちテスト信号ＴＭ１＝“Ｈ”、ＴＭ
２＝“Ｌ”を入力すると、ノードＮ１＝“Ｈ”、ノード
Ｎ２＝“Ｌ”となり、図２に示したキャパシタ３０２，
３０３にストレスが掛かる。
２＝“Ｌ”を入力すると、ノードＮ１＝“Ｈ”、ノード
Ｎ２＝“Ｌ”となり、図２に示したキャパシタ３０２，
３０３にストレスが掛かる。
【００４９】またテスト信号ＴＭ１＝“Ｌ”、ＴＭ２＝
“Ｈ”を入力すると、ノードＮ１＝“Ｌ”、ノードＮ２
＝“Ｈ”となり、図２に示したキャパシタ３０１にスト
レスが掛かる。
“Ｈ”を入力すると、ノードＮ１＝“Ｌ”、ノードＮ２
＝“Ｈ”となり、図２に示したキャパシタ３０１にスト
レスが掛かる。
【００５０】ここでテスト信号ＴＭ１，ＴＭ２の入力方
法であるが、図４に示すようにウェハ状態に入力する場
合は、外部パッド１７から入力する。
法であるが、図４に示すようにウェハ状態に入力する場
合は、外部パッド１７から入力する。
【００５１】また、図５に示すように外部信号ピン１８
から受ける外部信号に応じてテスト信号ＴＭ１とＴＭ２
とをテスト信号発生回路１９から内部発生させることも
できる。
から受ける外部信号に応じてテスト信号ＴＭ１とＴＭ２
とをテスト信号発生回路１９から内部発生させることも
できる。
【００５２】（実施の形態２）図６に本発明の実施例２
におけるＶｐｐ発生回路を構成するポンプ回路３３０を
示す。
におけるＶｐｐ発生回路を構成するポンプ回路３３０を
示す。
【００５３】ポンプ回路３３０は、テスト回路４１０と
第１のポンプ３１１と第２のポンプ３１２とインバータ
３０４とを含む。インバータ３０４は、リングオシレー
タ回路２００の出力信号Φ２の反転信号を出力する。
第１のポンプ３１１と第２のポンプ３１２とインバータ
３０４とを含む。インバータ３０４は、リングオシレー
タ回路２００の出力信号Φ２の反転信号を出力する。
【００５４】テスト回路４１０は、テスト信号ＴＭ１
と、リングオシレータ回路２００の出力信号Φ２とが入
力されるＮＯＲ回路４１１とＮＯＲ回路４１１の出力信
号とテスト信号ＴＭ２とが入力されるＮＯＲ回路４１
２、テスト信号ＴＭ１と、インバータ３１３の出力信号
とが入力されるＮＯＲ回路４１３とＮＯＲ回路４１３の
出力信号とテスト信号ＴＭ２とが入力されるＮＯＲ回路
４１４とを含む。
と、リングオシレータ回路２００の出力信号Φ２とが入
力されるＮＯＲ回路４１１とＮＯＲ回路４１１の出力信
号とテスト信号ＴＭ２とが入力されるＮＯＲ回路４１
２、テスト信号ＴＭ１と、インバータ３１３の出力信号
とが入力されるＮＯＲ回路４１３とＮＯＲ回路４１３の
出力信号とテスト信号ＴＭ２とが入力されるＮＯＲ回路
４１４とを含む。
【００５５】ＮＯＲ回路４１２の出力は、第１のポンプ
３１１と電気的に接続されるノードＮ７に供給され、Ｎ
ＯＲ回路４１４の出力は、第２のポンプ３１２と電気的
に接続されるノードＮ８に供給される。
３１１と電気的に接続されるノードＮ７に供給され、Ｎ
ＯＲ回路４１４の出力は、第２のポンプ３１２と電気的
に接続されるノードＮ８に供給される。
【００５６】テスト回路４１０は、テスト信号を用い
て、ノードＮ７とノードＮ８との電圧レベルを制御する
ことにより、各ポンプにかかるストレスの状態を制御す
る。
て、ノードＮ７とノードＮ８との電圧レベルを制御する
ことにより、各ポンプにかかるストレスの状態を制御す
る。
【００５７】本発明においては、テスト回路４１０によ
りストレステストモード時に各キャパシタに所望のスト
レスが同時に掛かるようにする。
りストレステストモード時に各キャパシタに所望のスト
レスが同時に掛かるようにする。
【００５８】図７は、前記ポンプ回路３３０の一具体例
としてポンプ回路３４０を含む、本発明のＶｐｐ発生回
路５２０である。
としてポンプ回路３４０を含む、本発明のＶｐｐ発生回
路５２０である。
【００５９】前記Ｖｐｐ発生回路５２０は、ディテクタ
回路１００とリングオシレータ回路２００とポンプ回路
３４０とを含む。
回路１００とリングオシレータ回路２００とポンプ回路
３４０とを含む。
【００６０】前記ポンプ回路３４０は、テスト回路４１
０と、キャパシタ３０１〜３０３と、トランジスタ３０
５〜３０８と、インバータ３０４とを含む。
０と、キャパシタ３０１〜３０３と、トランジスタ３０
５〜３０８と、インバータ３０４とを含む。
【００６１】キャパシタ３０１〜３０３と、トランジス
タ３０５〜３０８との接続関係は、上述したとおりであ
る。インバータ３０４は、テスト回路４１０に、リング
オシレータ回路２００の出力信号Φ２の反転信号を入力
するものであり、ＮＯＲ回路４１３と接続されている。
タ３０５〜３０８との接続関係は、上述したとおりであ
る。インバータ３０４は、テスト回路４１０に、リング
オシレータ回路２００の出力信号Φ２の反転信号を入力
するものであり、ＮＯＲ回路４１３と接続されている。
【００６２】また、ポンプ回路３４０においては、キャ
パシタ３０１は、ノードＮ７とノードＮ３との間に接続
され、キャパシタ３０２は、ノードＮ８とノードＮ５と
の間に接続され、キャパシタ３０３は、ノードＮ８とノ
ードＮ５との間に接続される。
パシタ３０１は、ノードＮ７とノードＮ３との間に接続
され、キャパシタ３０２は、ノードＮ８とノードＮ５と
の間に接続され、キャパシタ３０３は、ノードＮ８とノ
ードＮ５との間に接続される。
【００６３】図８のポンプ回路の動作図を用いて、本発
明によるポンプ回路３４０の動作を示す。
明によるポンプ回路３４０の動作を示す。
【００６４】通常動作時において、実施例１と同じくテ
スト信号ＴＭ１，ＴＭ２を“Ｌ”とすると、入力信号Φ
２と入力信号Φ２の反転信号とは、そのままノードＮ７
とノードＮ８とに入力される。
スト信号ＴＭ１，ＴＭ２を“Ｌ”とすると、入力信号Φ
２と入力信号Φ２の反転信号とは、そのままノードＮ７
とノードＮ８とに入力される。
【００６５】ストレステストモード時において、テスト
信号ＴＭ１，ＴＭ２を制御し、その組み合わせによりノ
ードＮ７、ノードＮ８の電圧レベルが制御される。
信号ＴＭ１，ＴＭ２を制御し、その組み合わせによりノ
ードＮ７、ノードＮ８の電圧レベルが制御される。
【００６６】すなわち、テスト信号ＴＭ２＝“Ｈ”を入
力したときにはテスト信号ＴＭ１にかかわりなくノード
Ｎ７、ノードＮ８はともに“Ｌ”となり、図７に示した
キャパシタ３０１，３０２，３０３にストレスが同時に
掛かる。
力したときにはテスト信号ＴＭ１にかかわりなくノード
Ｎ７、ノードＮ８はともに“Ｌ”となり、図７に示した
キャパシタ３０１，３０２，３０３にストレスが同時に
掛かる。
【００６７】ここでテスト信号ＴＭ１，ＴＭ２の入力方
法であるが、実施例１と同じく、図９に示すようにウェ
ハ状態に入力する場合は、外部パッド１７から入力す
る。
法であるが、実施例１と同じく、図９に示すようにウェ
ハ状態に入力する場合は、外部パッド１７から入力す
る。
【００６８】また、図１０に示すように外部信号ピン１
８を受けてテスト信号ＴＭ１とＴＭ２がテスト信号発生
回路１９から内部発生させることもできる。
８を受けてテスト信号ＴＭ１とＴＭ２がテスト信号発生
回路１９から内部発生させることもできる。
【００６９】図１１は、この発明の一実施の形態による
ＤＲＡＭの構成を示すブロック図である。図１１におい
て、このＤＲＡＭは、内部電源電位発生回路１、クロッ
ク発生回路２、行および列アドレスバッファ３、行デコ
ーダ４、列デコーダ５、メモリマット６、入力バッファ
９および出力バッファ１０を備え、メモリマット６はメ
モリアレイ７およびセンスアンプ＋入出力制御回路８を
含む。
ＤＲＡＭの構成を示すブロック図である。図１１におい
て、このＤＲＡＭは、内部電源電位発生回路１、クロッ
ク発生回路２、行および列アドレスバッファ３、行デコ
ーダ４、列デコーダ５、メモリマット６、入力バッファ
９および出力バッファ１０を備え、メモリマット６はメ
モリアレイ７およびセンスアンプ＋入出力制御回路８を
含む。
【００７０】内部電源電位発生回路１は、外部から電源
電位ＶＣＣおよび接地電位ＧＮＤを受け、内部電源電位
ＶＰＰ，ＶＣＣＳ，ＶＢＬを生成する。クロック発生回
路２は、外部から与えられる信号／ＲＡＳ，／ＣＡＳに
基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制
御する。
電位ＶＣＣおよび接地電位ＧＮＤを受け、内部電源電位
ＶＰＰ，ＶＣＣＳ，ＶＢＬを生成する。クロック発生回
路２は、外部から与えられる信号／ＲＡＳ，／ＣＡＳに
基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制
御する。
【００７１】行および列アドレスバッファ３は、外部か
ら与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは０
以上の整数である）に基づいて行アドレス信号ＲＡ０〜
ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、
生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそ
れぞれ行デコーダ４および列デコーダ５に与える。
ら与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは０
以上の整数である）に基づいて行アドレス信号ＲＡ０〜
ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、
生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそ
れぞれ行デコーダ４および列デコーダ５に与える。
【００７２】メモリアレイ７は、行列状に配列され、そ
れぞれが１ビットのデータを記憶する複数のメモリセル
を含む。各メモリセルは行アドレスおよび列アドレスに
よって決定される所定のアドレスに配置される。
れぞれが１ビットのデータを記憶する複数のメモリセル
を含む。各メモリセルは行アドレスおよび列アドレスに
よって決定される所定のアドレスに配置される。
【００７３】行デコーダ４は、行および列アドレスバッ
ファ３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに
応答して、メモリアレイ７の行アドレスを指定する。列
デコーダ５は、行および列アドレスバッファ３から与え
られた列アドレス信号ＣＡ０〜ＣＡｉに応答して、メモ
リアレイ７の列アドレスを指定する。センスアンプ＋入
出力制御回路８は、行デコーダ４および列デコーダ５に
よって指定されたアドレスのメモリセルをデータ入出力
線対ＩＯＰの一方端に接続する。データ入出力線対ＩＯ
Ｐの他方端は、入力バッファ９および出力バッファ１０
に接続される。
ファ３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに
応答して、メモリアレイ７の行アドレスを指定する。列
デコーダ５は、行および列アドレスバッファ３から与え
られた列アドレス信号ＣＡ０〜ＣＡｉに応答して、メモ
リアレイ７の列アドレスを指定する。センスアンプ＋入
出力制御回路８は、行デコーダ４および列デコーダ５に
よって指定されたアドレスのメモリセルをデータ入出力
線対ＩＯＰの一方端に接続する。データ入出力線対ＩＯ
Ｐの他方端は、入力バッファ９および出力バッファ１０
に接続される。
【００７４】入力バッファ９は、書込モード時に、外部
から与えられる信号／Ｗに応答して、外部から入力され
たデータＤｊ（ただし、ｊは自然数である）をデータ入
出力線対ＩＯＰを介して選択されたメモリセルに与え
る。出力バッファ１０は、読出ノード時に、外部から入
力された信号／ＯＥに応答して、選択されたメモリセル
からの読出データＱｊを外部に出力する。
から与えられる信号／Ｗに応答して、外部から入力され
たデータＤｊ（ただし、ｊは自然数である）をデータ入
出力線対ＩＯＰを介して選択されたメモリセルに与え
る。出力バッファ１０は、読出ノード時に、外部から入
力された信号／ＯＥに応答して、選択されたメモリセル
からの読出データＱｊを外部に出力する。
【００７５】図１２は、図１１に示したＤＲＡＭのメモ
リマット６の構成を示す回路ブロック図である。図１２
において、メモリアレイ７は、行列状に配列された複数
のメモリセルＭＣと、各行に対応して設けられたワード
線ＷＬと、各列に対応して設けられたビット線対ＢＬ，
／ＢＬとを含む。各メモリセルＭＣは、アクセス用のＮ
チャネルＭＯＳトランジスタと情報記憶用のキャパシタ
とを含む周知のものである。ワード線ＷＬは、行デコー
ダ４の出力を伝達し、選択された行のメモリセルＭＣを
活性化させる。ビット線対ＢＬ，／ＢＬは、選択された
メモリセルＭＣとデータ信号の入出力を行なう。
リマット６の構成を示す回路ブロック図である。図１２
において、メモリアレイ７は、行列状に配列された複数
のメモリセルＭＣと、各行に対応して設けられたワード
線ＷＬと、各列に対応して設けられたビット線対ＢＬ，
／ＢＬとを含む。各メモリセルＭＣは、アクセス用のＮ
チャネルＭＯＳトランジスタと情報記憶用のキャパシタ
とを含む周知のものである。ワード線ＷＬは、行デコー
ダ４の出力を伝達し、選択された行のメモリセルＭＣを
活性化させる。ビット線対ＢＬ，／ＢＬは、選択された
メモリセルＭＣとデータ信号の入出力を行なう。
【００７６】センスアンプ＋入出力制御回路８は、デー
タ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）と、各列に対応し
て設けられた列選択ゲート１１、センスアンプ１２およ
びイコライザ１３とを含む。列選択ゲート１１は、ビッ
ト線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯと
の間に接続された１対のＮチャネルＭＯＳトランジスタ
を含む。各列選択ゲート１１の１対のＮチャネルＭＯＳ
トランジスタのゲートは、列選択線ＣＳＬを介して列デ
コーダ５に接続される。列デコーダ５において列選択線
ＣＳＬが選択レベルの「Ｈ」レベルに立上げられると１
対のＮチャネルＭＯＳトランジスタが導通し、ビット線
対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結
合される。
タ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）と、各列に対応し
て設けられた列選択ゲート１１、センスアンプ１２およ
びイコライザ１３とを含む。列選択ゲート１１は、ビッ
ト線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯと
の間に接続された１対のＮチャネルＭＯＳトランジスタ
を含む。各列選択ゲート１１の１対のＮチャネルＭＯＳ
トランジスタのゲートは、列選択線ＣＳＬを介して列デ
コーダ５に接続される。列デコーダ５において列選択線
ＣＳＬが選択レベルの「Ｈ」レベルに立上げられると１
対のＮチャネルＭＯＳトランジスタが導通し、ビット線
対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結
合される。
【００７７】センスアンプ１２は、センスアンプ活性化
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ
間の微少電位差を内部電源電圧ＶＣＣＳ（＜ＶＣＣ）に
増幅する。イコライザ１３は、ビット線イコライズ信号
ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに
応じて、ビット線対ＢＬ，／ＢＬの電位をビット線電位
ＶＢＬ（＝ＶＣＣＳ／２）にイコライズする。
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ
間の微少電位差を内部電源電圧ＶＣＣＳ（＜ＶＣＣ）に
増幅する。イコライザ１３は、ビット線イコライズ信号
ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに
応じて、ビット線対ＢＬ，／ＢＬの電位をビット線電位
ＶＢＬ（＝ＶＣＣＳ／２）にイコライズする。
【００７８】このように、ＤＲＡＭでは、外部電源電位
ＶＣＣに基づいて種々の内部電源電位ＶＰＰ，ＶＣＣ
Ｓ，ＶＢＬが生成されている。
ＶＣＣに基づいて種々の内部電源電位ＶＰＰ，ＶＣＣ
Ｓ，ＶＢＬが生成されている。
【００７９】図１３は、本発明におけるテスト信号発生
回路１９を図１１のＤＲＡＭに備えたものである。
回路１９を図１１のＤＲＡＭに備えたものである。
【００８０】前記テスト信号発生回路１９は、外部パッ
ド１７または外部信号ピン１８の入力によりテスト信号
ＴＭ１とＴＭ２とを出力する。
ド１７または外部信号ピン１８の入力によりテスト信号
ＴＭ１とＴＭ２とを出力する。
【００８１】本発明のＶｐｐ発生回路は、図１１または
図１３の内部電源電位発生回路１に含まれる。
図１３の内部電源電位発生回路１に含まれる。
【００８２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【００８３】
【発明の効果】本発明における半導体集積回路によれ
ば、ポンプ回路において複数のキャパシタに掛かるスト
レスの状態がテスト信号により制御される。
ば、ポンプ回路において複数のキャパシタに掛かるスト
レスの状態がテスト信号により制御される。
【００８４】また、本発明における半導体集積回路によ
れば、ストレステストモード時に構成するポンプ回路の
各キャパシタに対し所望のストレスを掛けることがで
き、半導体集積回路の信頼性向上が図れる。
れば、ストレステストモード時に構成するポンプ回路の
各キャパシタに対し所望のストレスを掛けることがで
き、半導体集積回路の信頼性向上が図れる。
【００８５】また、本発明における半導体集積回路によ
れば、ストレステスト時に構成するポンプ回路の各キャ
パシタに対して、所望のストレスを同時に掛けることが
可能となり、ストレステストの効率向上および半導体集
積回路の信頼性向上が図れる。
れば、ストレステスト時に構成するポンプ回路の各キャ
パシタに対して、所望のストレスを同時に掛けることが
可能となり、ストレステストの効率向上および半導体集
積回路の信頼性向上が図れる。
【００８６】また、本発明における半導体集積回路によ
れば、入力テスト信号が外部パッド、外部信号ピンまた
はテスト信号発生回路から内部発生させられる。
れば、入力テスト信号が外部パッド、外部信号ピンまた
はテスト信号発生回路から内部発生させられる。
【図１】 本発明の実施例１によるポンプ回路の図。
【図２】 本発明に実施例１によるＶｐｐ発生回路の
図。
図。
【図３】 本発明に実施例１によるポンプ回路の動作
図。
図。
【図４】 本発明に実施例１によるポンプ回路の図。
【図５】 本発明に実施例１によるポンプ回路の図。
【図６】 本発明に実施例２によるポンプ回路の図。
【図７】 本発明に実施例２によるＶｐｐ発生回路の
図。
図。
【図８】 本発明に実施例２によるポンプ回路の動作
図。
図。
【図９】 本発明に実施例２によるポンプ回路の図。
【図１０】 本発明に実施例２によるポンプ回路の図。
【図１１】 本発明の一実施の形態によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図１２】 図１１に示したメモリマットの構成を示す
回路ブロック図である。
回路ブロック図である。
【図１３】本発明の一実施の形態によるテスト信号発生
回路を備える、ＤＲＡＭの全体構成を示すブロック図で
ある。
回路を備える、ＤＲＡＭの全体構成を示すブロック図で
ある。
【図１４】 Ｖｐｐ発生回路のブロック図。
【図１５】 リングオシレータ回路の一例を示した図。
【図１６】 ポンプ回路の一例を示した図。
【図１７】 Ｖｐｐ発生回路の動作波形の一例を示した
図。
図。
１ 内部電源電位発生回路、２ クロック発生回路、３
行および列アドレスバッファ、４ 行デコーダ、５
列デコーダ、６ メモリマット、７ メモリアレイ、８
センスアンプ＋入出力制御回路、９ 入力バッファ、
１０ 出力バッファ、１１ 列選択ゲート、１２ セン
スアンプ、１３ イコライザ、ＭＣ メモリセル、ＷＬ
ワード線、ＢＬ，／ＢＬ ビット線対、１９ テスト
信号発生回路、１００ ディテクタ回路、２００ リン
グオシレータ回路、２０１，４０１，４０２，４１１〜
４１４ ＮＯＲ回路、２０２〜２０５，２０７，３０４
インバータ、２０６ 遅延回路、３００，３１０，３２
０，３３０，３４０ ポンプ回路、３０１〜３０３ キ
ャパシタ、３０５〜３０８ Ｎｃｈトランジスタ、３１
１ 第１のポンプ、３１２ 第２のポンプ、４００，４
１０ テスト回路、５００，５１０，５２０ Ｖｐｐ発
生回路。
行および列アドレスバッファ、４ 行デコーダ、５
列デコーダ、６ メモリマット、７ メモリアレイ、８
センスアンプ＋入出力制御回路、９ 入力バッファ、
１０ 出力バッファ、１１ 列選択ゲート、１２ セン
スアンプ、１３ イコライザ、ＭＣ メモリセル、ＷＬ
ワード線、ＢＬ，／ＢＬ ビット線対、１９ テスト
信号発生回路、１００ ディテクタ回路、２００ リン
グオシレータ回路、２０１，４０１，４０２，４１１〜
４１４ ＮＯＲ回路、２０２〜２０５，２０７，３０４
インバータ、２０６ 遅延回路、３００，３１０，３２
０，３３０，３４０ ポンプ回路、３０１〜３０３ キ
ャパシタ、３０５〜３０８ Ｎｃｈトランジスタ、３１
１ 第１のポンプ、３１２ 第２のポンプ、４００，４
１０ テスト回路、５００，５１０，５２０ Ｖｐｐ発
生回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｑ Ｇ１１Ｃ 11/34 ３７１Ａ Ｆターム(参考） 2G032 AA07 AB03 AG01 AH07 AK11 AL00 5B024 AA15 BA21 BA27 CA07 EA01 EA04 5L106 AA01 DD12 DD35 GG07
Claims (9)
- 【請求項１】 行列状に配置される複数のメモリセル
と、行に対応して設けられる複数のワード線と、列に対
応して設けられる複数のビット線とを含むメモリセルア
レイ領域と、 前記メモリセルアレイ領域に供給する昇圧電圧を発生す
るための複数のキャパシタと、 前記複数のキャパシタに掛かるストレスの状態を制御す
るテスト回路とを備える、半導体集積回路。 - 【請求項２】 前記テスト回路は、テスト信号により制
御される、請求項１記載の半導体集積回路。 - 【請求項３】 前記テスト回路は、前記複数のキャパシ
タに掛かるストレスの状態を前記テスト信号により制御
する、請求項２記載の半導体集積回路。 - 【請求項４】 前記テスト回路は、前記複数のキャパシ
タに掛かるストレスの状態を前記テスト信号により同時
に制御する、請求項２記載の半導体集積回路。 - 【請求項５】 前記テスト信号は、外部信号ピンから入
力される、請求項２記載の半導体集積回路。 - 【請求項６】 前記テスト信号は、外部パッドから入力
される、請求項２記載の半導体集積回路。 - 【請求項７】 前記テスト信号を内部発生する、テスト
信号発生回路をさらに備える、請求項２記載の半導体集
積回路。 - 【請求項８】 前記テスト信号発生回路は、外部信号ピ
ンからの入力により前記テスト信号を発生させる、請求
項７記載の半導体集積回路。 - 【請求項９】 前記テスト信号発生回路は、外部パッド
からの入力により前記テスト信号を発生させる、請求項
７記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000392740A JP2002197894A (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路 |
| US09/887,167 US6538936B2 (en) | 2000-12-25 | 2001-06-25 | Semiconductor integrated circuit having test circuit |
| KR10-2001-0050876A KR100438237B1 (ko) | 2000-12-25 | 2001-08-23 | 테스트 회로를 갖는 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000392740A JP2002197894A (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002197894A true JP2002197894A (ja) | 2002-07-12 |
Family
ID=18858682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000392740A Withdrawn JP2002197894A (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6538936B2 (ja) |
| JP (1) | JP2002197894A (ja) |
| KR (1) | KR100438237B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100761372B1 (ko) | 2006-06-30 | 2007-09-27 | 주식회사 하이닉스반도체 | 승압전압 생성기의 발진회로 |
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|---|---|---|---|---|
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| KR100605575B1 (ko) * | 2004-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 테스트 모드시 전하 펌프에서의 토글링 주기를 변경할 수있는 내부 전압 발생 회로 및 방법 |
| US7187599B2 (en) * | 2005-05-25 | 2007-03-06 | Infineon Technologies North America Corp. | Integrated circuit chip having a first delay circuit trimmed via a second delay circuit |
| US7564728B2 (en) * | 2005-09-29 | 2009-07-21 | Hynix Semiconductor, Inc. | Semiconductor memory device and its driving method |
| KR20120068228A (ko) * | 2010-12-17 | 2012-06-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 동작방법 |
| KR102231519B1 (ko) * | 2015-01-30 | 2021-03-24 | 에스케이하이닉스 주식회사 | 반도체 소자의 열화도 검출 기능을 갖는 반도체 집적 회로 장치 및 그 구동방법 |
| US9678523B2 (en) * | 2015-10-15 | 2017-06-13 | Microsoft Technology Licensing, Llc | Self biasing driver circuit for voltage boosting |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3199987B2 (ja) * | 1995-08-31 | 2001-08-20 | 株式会社東芝 | 半導体集積回路装置およびその動作検証方法 |
| JPH10201222A (ja) * | 1996-12-27 | 1998-07-31 | Fujitsu Ltd | 昇圧回路及びこれを用いた半導体装置 |
| JP3904282B2 (ja) * | 1997-03-31 | 2007-04-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6023187A (en) * | 1997-12-23 | 2000-02-08 | Mitsubishi Semiconductor America, Inc. | Voltage pump for integrated circuit and operating method thereof |
| JP3655116B2 (ja) * | 1999-02-12 | 2005-06-02 | 富士通株式会社 | チャージポンプ回路の駆動方法及び電圧変換回路 |
-
2000
- 2000-12-25 JP JP2000392740A patent/JP2002197894A/ja not_active Withdrawn
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