JP3135681B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にＤＲＡＭ（ダイナミック型ランダムアクセスメ
モリ）に対して電圧ストレステストを行うための回路に
関する。

【０００２】

【従来の技術】ＤＲＡＭにおいては、ワード線がゲート
電極に連なっているメモリセルのトランスファゲート用
トランジスタ（セルトランジスタ）のゲート絶縁膜に最
も高い高電界（電圧ストレス）が印加されるので、この
箇所で信頼性上の問題が起こる確率が高い。また、ＤＲ
ＡＭは、世代が１つ進む毎にリフレッシュサイクルは２
倍になっているため、通常のサイクルを繰り返している
場合においてワード線に高電界が印加されるデューティ
ー比は世代毎に半減している。

【０００３】従来、ＤＲＡＭのバーンインは、電源電圧
を上げてセルトランジスタのゲート絶縁膜に印加する電
界を加速しているが、ワード線を順次選択しているの
で、セルトランジスタのゲート絶縁膜のスクリーニング
に時間がかかり過ぎていた。従って、ＤＲＡＭの世代が
変わっても、セルトランジスタのゲート絶縁膜に高電界
をかけてスクリーニングするのに必要な時間の合計が一
定だとすれば、バーンインテスト時間は世代毎に２倍に
伸びて行く。

【０００４】そこで、ＤＲＡＭのバーンインテスト時間
を短縮する必要が今後ますます出てくる。その解決策の
１つとして、通常動作時よりも同時に選択されるワード
線の本数を増やした状態でワード線に直流を印加してバ
ーンインを行うモードを搭載することが提案されてい
る。以下、このモードを、従来の通常のバーンインモー
ドと区別するために、時短方式の直流（ＤＣ）バーンイ
ンテストモードと称する。

【０００５】この時短方式のＤＣバーンインテストモー
ドを実現する手段の１つは、通常動作時には使用されな
い電圧ストレステスト専用パッドをチップ上に余分に設
けておき、ウェハー状態でのバーンインテスト時に上記
パッドにストレス電圧を印加することにより、通常動作
時に選択される本数よりも多くのワード線を同時に選択
した状態に設定し、この状態でバーンインテストを行う
するものである。

【０００６】しかし、上記した電圧ストレステスト専用
パッドを使用するバーンインテストモードは、パッケー
ジに封入された後のＤＲＡＭに対して、電圧ストレステ
ストを行うことができない。

【０００７】このような事情に鑑みて、例えば特願平２
−４１８３７１号により提案されている時短方式のＤＣ
バーンインテストモードを実現する手段は、外部から制
御信号を入力することにより、ワード線選択回路の入力
側あるいは出力側の信号を強制的に一定レベルに制御
し、全てのワード線を同時に選択した状態に設定し、こ
の状態でバーンインテストを行うものである。これによ
り、電圧ストレステスト専用パッドを必要とせずに、ウ
ェハー状態あるいはパッケージに封入した後の状態でＤ
Ｃバーンインテストモードに設定することが可能であ
る。

【０００８】上記したように外部から制御信号を入力す
ることにより時短方式のＤＣバーンインテストモードに
設定するための回路構成として、通常動作モードに必要
とされる回路以外の回路を極力無くし、チップ面積の増
大を抑制することが望ましい。また、時短方式のＤＣバ
ーンインテストモードに設定する際に、ローデコーダ回
路を制御するだけでなく、その他の回路も同時に制御す
ることが必要、あるいは望ましいことがあり、これらの
点についても具体化が望まれる。

【０００９】

【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、ウェハー状態あるいはパッケー
ジに封入した後の状態で所望の直流電圧ストレステスト
モードを設定する場合に、電圧ストレステスト専用パッ
ドを必要とせずに、通常動作モードに必要とされる回路
以外の回路を極力無くし、チップ面積の増大を抑制し得
る半導体記憶装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の半導体記憶装置
は、ＤＲＡＭ回路と、上記ＤＲＡＭ回路の通常動作時に
使用される外部端子の一部から入力する所定の信号に基
ずいて電圧ストレステストモード信号を発生する電圧ス
トレステストモード信号発生回路と、この電圧ストレス
テストモード信号発生回路からのテストモード信号を受
け、前記ＤＲＡＭ回路のリフレッシュ用アドレスカウン
タの出力信号の全てを同一レベルに固定することによ
り、ＤＲＡＭ回路のワード線駆動回路が全てのワード線
を同時に駆動するように制御する制御回路とを具備する
ことを特徴とする。

【００１１】

【作用】ＤＲＡＭ回路の通常動作時に使用される外部端
子の一部から入力する所定の信号に基ずいて電圧ストレ
ステストモード信号が発生し、この信号を受けて、リフ
レッシュ用アドレスカウンタの相補的な出力信号の全て
を同一レベルに固定することにより、所望の電圧ストレ
ステストモード（例えば時短方式のＤＣバーンインテス
トモード）に入ることが可能になる。

【００１２】従って、電圧ストレステストモードに設定
するために特別なパッドを必要とせずに、ウェハー状態
あるいはパッケージに封入した後の状態で電圧ストレス
テストモードに設定することが可能になり、しかも、通
常動作モードに必要とされる回路以外の回路を極力無く
し、チップ面積の増大を抑制することが可能になる。

【００１３】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係る時短方
式のＤＣバーインテストモードを搭載したＤＲＡＭの一
部を示す。まず、図１のＤＲＡＭについて、概要を説明
する。

【００１４】ＤＲＡＭ回路１０は、通常アクセスモー
ド、通常のバーンインモード、標準化されている複数ビ
ット並列テストモードを有すると共に、通常動作時に選
択される本数よりも多くのワード線に同時にＤＣ電圧ス
トレスを印加する時短方式のＤＣバーンインテストモー
ドを有する。

【００１５】バーンインテストモード信号発生回路２０
は、上記ＤＲＡＭ回路１の通常動作時に使用される外部
端子２の一部から入力する所定の信号に基ずいてバーン
インテストモード信号ＢＩＴＤＣを発生するものであ
る。本例では、このバーンインテストモード信号ＢＩＴ
ＤＣは、活性時に高レベル“Ｈ”になり、非活性時に低
レベル“Ｌ”になる。

【００１６】バーンインテストモード制御回路２１は、
上記信号発生回路２０からのバーンインテストモード信
号ＢＩＴＤＣを受け、ＤＲＡＭ回路１０のリフレッシュ
用アドレスカウンタ４の出力信号の全てを同一レベルに
固定することにより、ＤＲＡＭ回路１０のワード線駆動
回路８が全てのワード線を同時に駆動するように制御す
る（時短方式のＤＣバーンインテストモードに設定す
る）ものである。

【００１７】図１のＤＲＡＭによれば、ＤＲＡＭ回路１
０の通常動作時に使用される外部端子２の一部から入力
する所定の信号に基ずいてバーンインテストモード信号
ＢＩＴＤＣが発生すると、ＤＲＡＭ回路１０のリフレッ
シュ用アドレスカウンタ４の相補的な出力信号の全てを
同一レベルに固定することにより時短方式のＤＣバーン
インテストモードに入る。

【００１８】従って、時短方式のＤＣバーンインテスト
モードに設定するために特別なパッドを必要とせず、通
常動作モードに必要とされる回路以外の回路を極力無く
し、チップ面積の増大を抑制することが可能になる。

【００１９】しかも、時短方式のＤＣバーンインテスト
モードに設定するために特別なパッドを必要としないの
で、ウェハー状態あるいはパッケージに封入した後の状
態で時短方式のバーンインテストモードに設定すること
が可能になる。これにより、ウェハー状態で時短方式の
ＤＣバーンインテストを行う場合には通常の機能テスト
で使用されるテスト装置（プローブカードなど）を用い
ることができ、パッケージに封入した後に時短方式のＤ
Ｃバーンインテストを行う場合には通常のメモリテスタ
を用いることができる。次に、図１のＤＲＡＭについ
て、詳細に説明する。

【００２０】ＤＲＡＭ回路１０は、複数個のダイナミッ
ク型メモリセルが行列状に配置されたメモリセルアレイ
１と、このメモリセルアレイ１の同一行のメモリセルに
接続されるワード線ＷＬと、上記メモリセルアレイ１の
同一列のメモリセルに接続されるビット線ＢＬと、外部
端子２（外部から電源電圧が入力する電源端子２ａ、ア
ドレス信号および各種の制御信号（ライトイネーブル信
号／ＷＥ、ローアドレスストローブ信号／ＲＡＳ、カラ
ムアドレスストローブ信号／ＣＡＳなどが入力する入力
端子２ｂなど）と、この外部端子２の一部から入力する
外部アドレス信号を増幅するアドレスバッファ回路３
と、前記メモリセルのリフレッシュ動作のためのリフレ
ッシュアドレス信号を生成するリフレッシュ用アドレス
カウンタ４と、このアドレスカウンタ４の出力信号およ
び前記アドレスバッファ回路３のローアドレス信号出力
のいずれかを選択するためのアドレス切換回路５と、こ
のアドレス切換回路５から出力する内部ローアドレス信
号に応じて任意の行を選択するワード線選択機能を有す
るローデコーダ回路（ワード線選択回路）６と、ワード
線駆動用電圧源７と、このワード線駆動用電圧源７と前
記ワード線ＷＬとの間に接続された少なくとも１つのワ
ード線駆動用ＭＯＳトランジスタ（本例ではＰＭＯＳト
ランジスタ）を有し、上記ローデコーダ回路６の出力信
号に応じて前記ワード線ＷＬを駆動するワード線駆動回
路８と、前記メモリセルから前記ビット線ＢＬに読み出
される情報を検知するセンスアンプ回路ＳＡと、カラム
デコーダ回路９と、カラム選択回路ＣＳとを具備する。

【００２１】さらに、上記ＤＲＡＭ回路１０において
は、センスアンプＳＡの入力ノードとビット線ＢＬとの
間には、制御信号φT によりオン／オフ制御されるビッ
ト線トランスファゲートＴＧが挿入されている。

【００２２】また、前記ビット線ＢＬには、ビット線イ
コライズ信号ＥＱＬによりオン／オフ制御されるビット
線プリチャージ・イコライズ回路１１が接続されてお
り、このビット線プリチャージ・イコライズ回路１１は
ビット線プリチャージ電位（ＶBL）発生回路１２からＶ
BLが供給される。また、不良救済のための冗長構成（予
備メモリセル、予備ワード線ＳＷＬ、予備ローデコーダ
・ワード線駆動回路１３など）を有する。

【００２３】前記ワード線駆動用電圧源７は、半導体チ
ップ外部から与えられる電源電圧ＶCCをチップ上で昇圧
してワード線駆動用電圧ＶPPを生成する昇圧回路であ
り、このワード線駆動用電圧ＶPPを前記ワード線駆動回
路８の電源として供給するものである。

【００２４】この場合、上記ワード線駆動用電圧源７
は、チャージポンプ式の昇圧回路でもよいが、電流駆動
能力の大きな昇圧回路（例えばリング発振回路および整
流回路からなる。）を用いることが望ましい。

【００２５】そして、通常動作時は上記昇圧回路の出力
を選択し、電圧ストレステスト時には外部から供給され
るワード線駆動用電圧を選択し、選択した電圧をワード
線駆動用電圧として供給する切換回路（図示せず）を設
けてもよいが、本例では、電圧ストレステスト時に上記
ワード線駆動用電圧源７の出力ノードを外部電源端子２
ａに例えば短絡接続し、電圧ストレステスト時に外部か
らワード線駆動用電圧を供給するためのＶPP−ＶCC短絡
回路１４を設けている。

【００２６】前記バーンインテストモード信号発生回路
２０は、例えばＷＣＢＲサイクル（／ＷＥ信号入力と／
ＣＡＳ信号入力とを／ＲＡＳ信号入力よりも先に活性化
する動作）の時、／ＲＡＳ信号が活性化した時点でのロ
ーアドレス信号入力を取り込み、予め決められたアドレ
スの組み合わせであればＢＩＴＤＣ信号を“Ｈ”レベル
にする。

【００２７】上記したように、ＷＣＢＲサイクルにより
バーンインテストモードに設定する場合、既存の機能テ
ストモードの１つである複数ビット並列テストモードの
設定方法に対して上位互換性を持たせるためには、特願
平４−１３２４７７号により本願発明者が提案したよう
に、電源電圧の通常使用条件の値（例えば３Ｖ）でＷＣ
ＢＲサイクルとすれば従来の複数ビット並列テストモー
ドに入り、電源電圧を通常の動作範囲外の高い値（例え
ば６Ｖ）にしてＷＣＢＲサイクルを行えばＢＩＴＤＣ信
号が“Ｈ”レベルになるようにすればよい。

【００２８】さらに、バーインテストモードとして何種
類か存在する場合は、電源電圧を通常の動作範囲外の高
い値にしてＷＣＢＲサイクルで／ＲＡＳ信号入力が活性
化する時にアドレス信号の一部が特定の組み合わせ（本
例では、Ａ０Ｒビットが“Ｌ”レベル、Ａ１Ｒビットが
“Ｈ”レベル）となるように設定することにより、時短
方式のＤＣバーインモードに入る設定方式を採用すれば
良い。

【００２９】なお、上記したような時短方式のＤＣバー
インテストモードだけを搭載する場合には、上記したよ
うな複雑な設定方式を採用する必要はなく、例えば単に
ＷＣＢＲサイクルのみで時短方式のＤＣバーインテスト
モードに設定することも可能であるし、ある特定の外部
端子を通常の印加電圧外の電圧（例えば通常の電源電圧
よりも高い電圧；スーパーボルテージ）に設定し、これ
を検知することによりＤＣバーインテストモードに設定
することで設定する方法も考えられる。

【００３０】前記バーンインテストモード制御回路２１
は、バーンインテストモード信号発生回路２０からのバ
ーンインテストモード信号ＢＩＴＤＣを受けることによ
り、前記したようにＤＲＡＭ回路１０のリフレッシュ用
アドレスカウンタ４の相補的な出力信号の全てを同一レ
ベルに固定するだけでなく、その他の回路部もＤＣバー
ンインテストモードに対応して適切な回路状態に制御す
るように構成することが望ましい。即ち、前記予備ワー
ド線ＳＷＬが選択駆動されるように制御し、前記制御信
号φT およびビット線イコライズ信号ＥＱＬをそれぞれ
活性レベルに制御（つまり、電圧ストレステストに際し
て前記ビット線トランスファゲートＴＧおよび前記ビッ
ト線イコライズ回路１１をそれぞれオン状態に制御）
し、ビット線プリチャージ電位ＶBLを低レベルに制御
し、センスアンプ回路ＳＡおよびその出力側の回路（デ
ータ線に接続されているバッファ回路など）の動作を禁
止するように制御することが望ましい。

【００３１】次に、図１中の本発明に関連する部分につ
いて図２乃至図１２を参照しながら詳細に説明する。な
お、図中の各符号の添字ｎは、図１中のメモリセルアレ
イ１が複数個に分割されたセルブロックのうちの１個の
セルブロックに対応する部分であることを表わしてい
る。図２は、図１中のアドレスバッファ回路３のローア
ドレスバッファの一部（１個分）を取り出して一例を示
す回路図である。

【００３２】ここで、ＶCCは電源電位、ＶSSは接地電
位、Ｐ１はＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ５
はＮチャネルＭＯＳトランジスタ、Ｃ１、Ｃ２はＮチャ
ネルＭＯＳトランジスタのドレイン・ソースがＶSSノー
ドに共通に接続されたＭＯＳキャパシタ、２２は差動型
のラッチ回路、／ＲＬＴＣはラッチ制御信号、ＡＩＮｊ
（ｊ＝０〜１０）は外部から入力するアドレス信号、Ｖ
ref は参照電位、ＲＡＣＰおよび／ＲＨＬＤはゲート制
御信号、（ＡＩｊＲ、／ＡＩｊＲ）は相補的なローアド
レスバッファ出力信号である。図３は、図１中のリフレ
ッシュ用アドレスカウンタ４およびバーンインテストモ
ード制御回路２１の一部（１段分）を取り出して一例を
示す回路図である。

【００３３】ここで、３１〜３４はクロックドインバー
タ、３５はインバータであり、アドレスカウンタの各段
の相補的な出力端部には、バーンインテストモード制御
回路２１の一部である例えば二入力ノアゲート３６が挿
入されており、このノアゲート３６の一方の入力端にＢ
ＩＴＤＣ信号が入力している。（ＣＴｊ、／ＣＴｊ）
（ｊ＝０〜１０）はアドレスカウンタの相補的な出力信
号である。図４は、図１中のアドレス切換回路５の一部
（１個分）を取り出して一例を示す回路図である。

【００３４】ここで、４１はアドレス切換用のＮＭＯＳ
トランジスタ、４２はラッチ回路用のインバータ、／Ｒ
ＴＲＳはローアドレスバッファ出力選択用の切換信号、
ＣＴはアドレスカウンタ出力選択用の切換信号、（ＲＡ
Ｂｊ、／ＲＡＢｊ）は選択出力（内部ローアドレス信
号）である。

【００３５】図２乃至図４の回路は、ＤＲＡＭの通常動
作時、リフレッシュ動作時、時短方式のＤＣバーインテ
ストモード時に対応して、図５、図６、図７のタイミン
グ波形図に示すような動作例を実現するように論理構成
されている。

【００３６】即ち、図５に示す通常動作時には、ＢＩＴ
ＤＣ信号は“Ｌ”レベルであり、ＤＲＡＭ回路１０は従
来のＤＲＡＭと同じ動作をする。つまり、／ＲＡＳ信号
の活性化によりローアドレス信号を取り込んだ後に／Ｃ
ＡＳ信号の活性化によりカラムアドレス信号を取り込む
動作に際しては、ＣＴ信号は“Ｌ”レベルを保ち、／Ｒ
ＴＲＳ信号が“Ｈ”レベルを保つ。これにより、ローア
ドレスバッファ出力信号（ＡＩｊＲ、／ＡＩｊＲ）を選
択して内部ローアドレス信号（ＲＡＢｊ、／ＲＡＢｊ）
として取り込む。

【００３７】図６は、ＣＢＲサイクル（つまり、／ＣＡ
Ｓ信号を／ＲＡＳ信号よりも早く活性化する動作）の実
行による自動リフレッシュ動作を示している。このリフ
レッシュ動作時には、／ＲＴＲＳ信号は直ぐに“Ｌ”レ
ベルになり、ローアドレスバッファ出力信号（ＡＩｊ
Ｒ、／ＡＩｊＲ）の選択を絶つ。同時に、ＣＴ信号が活
性化され、その時のアドレスカウンタ４に記憶されてい
た出力信号（ＣＴｊ、／ＣＴｊ）を選択して内部ローア
ドレス信号（ＲＡＢｊ、／ＲＡＢｊ）として取り込み、
この時のワード線選択信号により選択されるメモリセル
のリフレッシュ動作を行う。

【００３８】図７に示すＤＣバーインテストモード時の
動作に際しては、ＢＩＴＤＣ信号が“Ｈ”レベルにな
り、リフレッシュ用アドレスカウンタ４の全ての出力信
号（ＣＴｊ、／ＣＴｊ）が“Ｌ”レベルに固定され。こ
の時、ＣＢＲサイクルを実行すれば、内部ローアドレス
信号（ＲＡＢｊ、／ＲＡＢｊ）は全て“Ｈ”レベルに固
定される、つまり、ワード線選択信号は全て“Ｈ”レベ
ルに固定される。従って、ワード線駆動回路８は全て選
択された状態になり、ワード線ＷＬは全て選択されて
“Ｈ”レベルになる。図８（Ａ）は、バーンインテスト
モード信号発生回路２０の一例を示す回路図である。

【００３９】ここで、ＷＣＢＲはＷＣＢＲサイクルのク
ロックが入力することにより発生する信号、／Ａ０Ｒお
よびＡ１Ｒは／ＲＡＳ信号入力が活性化した時の内部ロ
ーアドレス信号の一部、ＲＯＲはＲＯＲサイクル（／Ｒ
ＡＳ信号のみ一時的に活性化するＲＡＳオンリーリフレ
ッシュサイクル）のクロックが入力することにより発生
する信号である。６１は三入力ナンドゲート、６２はフ
リップフロップ回路、６３はインバータである。

【００４０】図８（Ａ）の回路は、図８（Ｂ）のタイミ
ング波形図のような動作例を実現するように論理構成さ
れている。即ち、アドレス信号の例えばＡ０ビットが
“Ｌ”レベル、Ａ１ビットが“Ｈ”レベルの時にＷＣＢ
Ｒサイクルを行うと、ＢＩＴＤＣ信号が立ち上がる。Ｄ
Ｃバーンインテストモードの終了後、ＲＯＲサイクルを
実行することによりＢＩＴＤＣ信号は“Ｌ”レベルに下
がる。図９は、図１中のローデコーダ回路６およびワー
ド線駆動回路８の一部を取り出して一例を示す回路図で
ある。ここで、ＰＲｎ、／ＰＲｎはセルブロックｎ用の
プリチャージ信号、７０は差動回路、ＰＲＣＨＰは差動
回路７０から出力するプリチャージ信号である。

【００４１】７１は内部ローアドレス信号Ａ２Ｒ、／Ａ
２Ｒ、Ａ３Ｒ、／Ａ３Ｒ、Ａ４Ｒ、／Ａ４Ｒの組み合わ
せ信号をデコードしてＸＡｉ（ｉ＝０〜７）信号を出力
するナンド回路である。

【００４２】７２は内部ローアドレス信号Ａ５Ｒ、／Ａ
５Ｒ、Ａ６Ｒ、／Ａ６Ｒ、Ａ７Ｒ、／Ａ７Ｒの組み合わ
せ信号をデコードしてＸＢｊ（ｉ＝０〜７）信号を出力
するナンド回路である。

【００４３】７３は前記ＰＲＣＨＰ信号がゲートに入力
するプリチャージ負荷用のＰＭＯＳトランジスタ負荷を
有し、前記ＸＡｉ信号およびＸＢｊ信号および／ＲＳＰ
ｎ信号（ワード線ＷＬの選択を許可するための信号）を
デコードするナンド回路である。

【００４４】７４は前記ＰＲＣＨＰ信号がゲートに入力
するプリチャージ負荷用のＰＭＯＳトランジスタを有
し、内部アドレス信号（Ａ０Ｒ、／Ａ０Ｒ）、（Ａ１
Ｒ、／Ａ１Ｒ）の組み合わせ信号および前記／ＲＳＰｎ
信号をデコードするナンド回路であり、本例では１つの
セルブロックに４個設けられている。

【００４５】７５は前記ナンド回路（ローデコーダ）７
４の出力により選択駆動される第１のワード線駆動回
路、７６は前記ナンド回路（ローデコーダ）７３の出力
により選択駆動される第２のワード線駆動回路である。

【００４６】ＷＬ０ｎは前記第１のワード線駆動回路７
５の各出力ノードに各一端側が接続されたワ−ド線（本
例では１つのセルブロックに４本）であり、各他端側は
それぞれ１群の第２のワ−ド線駆動回路７６の駆動電圧
源ノードに接続されている。ＷＤＲＶｎｊは上記ワード
線ＷＬ０ｎの電圧、／ＷＤＲＶｎｊは上記ワード線電圧
ＷＤＲＶｎｊのレベルが反転されたものである。ＷＬは
前記１群の第２のワード線駆動回路７６の各出力ノード
に各一端側が接続されたワ−ド線である。

【００４７】前記第１のワード線駆動回路７５は、駆動
電圧源ノードとワード線ＷＬ０ｎとの間に接続されたワ
ード線駆動用ＰＭＯＳトランジスタＴＰと、ワード線と
ＶSSノードとの間に接続されたＮＭＯＳトランジスタ７
７と、ＶCCノードと駆動回路入力ノードとの間に接続さ
れたプルアップ用ＰＭＯＳトランジスタ７８と、上記駆
動回路入力ノードと上記プルアップ用ＰＭＯＳトランジ
スタ７８のゲートとの間に接続されたインバータ７９と
からなる。

【００４８】また、前記第２のワード線駆動回路７６
は、駆動電圧源ノードとワード線ＷＬとの間に接続され
たワード線駆動用ＰＭＯＳトランジスタＴＰと、ワード
線とＶSSノードとの間に接続されたＮＭＯＳトランジス
タ７７と、ＶCCノードと駆動回路入力ノードとの間に接
続されたプルアップ用ＰＭＯＳトランジスタ７８と、上
記駆動回路入力ノードと上記プルアップ用ＰＭＯＳトラ
ンジスタ７８のゲートとの間に接続されたインバータ７
９と、前記ワード線ＷＬの一端に接続され、前記ワード
線電圧／ＷＤＲＶｎｊがゲートに入力するノイズキラー
用のＮＭＯＳトランジスタＴＮとからなる。

【００４９】図９の回路は、図１０のタイミング波形図
に示すような動作例を実現するように論理構成されてい
る。即ち、ＢＩＴＤＣ信号が“Ｌ”レベルであれば、通
常動作であれ、自動リフレッシュ動作であれ、メモリセ
ルアレイ１における活性化されたｎ個のメモリセルブロ
ック内で１本のワード線ＷＬが選択される。しかし、Ｂ
ＩＴＤＣ信号が“Ｈ”レベルとなり、内部ローアドレス
信号の真補信号（ＲＡＢｊ、／ＲＡＢｊ）が両方共
“Ｈ”レベルになれば、ナンド回路７１〜７４の選択能
力は無くなり、全てのナンド回路７１〜７４の出力が
“Ｌ”レベルに選択された状態となるので、全てのワー
ド線ＷＬが立ち上がる。この時、全てのｎ個のメモリセ
ルブロックがやはり選択状態にされるならば、全ブロッ
クの全てのワード線ＷＬが立ち上がることになる。図１
１は、図１中の予備ローデコーダ・ワード線駆動回路１
３の一例を示す回路図である。

【００５０】ここで、８１はゲートにデコードすべきア
ドレス信号が入力するノア入力用のＮＭＯＳトランジス
タであり、それぞれのソースは接地され、それぞれのド
レインは対応して例えばポリシリコンからなるヒューズ
素子Ｆを介して一括接続されている。このヒューズ素子
Ｆは、デコードすべきアドレスに応じて切断される。８
２はプリチャージ用のＰＭＯＳトランジスタ、８３はプ
ルアップ用のＰＭＯＳトランジスタ、８４はインバー
タ、８５はナンドゲートである。

【００５１】図１１の回路は、以下に述べるような動作
を実現するように論理構成されている。即ち、通常動作
時（ＢＩＴＤＣ信号が“Ｌ”レベル）には、切断状態の
ヒューズ素子Ｆに接続されているノア入力用トランジス
タ８１のゲートに入力するアドレス信号のみが“Ｈ”レ
ベルであれば、／ＲＳＰ信号が“Ｌ”レベル、ＲＳＰ信
号が“Ｈ”レベルとなる。そして、ブロック選択信号Ｒ
ＳＬｎで選択されたブロックで同期信号ＸＶＬＤが
“Ｌ”レベルから“Ｈ”レベルに立ち上がった時に、／
ＲＳＰｎ信号は“Ｌ”レベルのままを保ち、ＳＷＳｎ信
号が“Ｌ”レベルから“Ｈ”レベルに立ち上がるので、
アドレス信号Ａ０Ｒまたは／Ａ０Ｒの論理レベルに応じ
て予備ワード線ＳＷＬｉ（ｉ＝０、１）が選択される。

【００５２】また、ヒューズ素子Ｆが切断されていない
場合に任意のノア入力アドレス信号が“Ｈ”レベルに立
ち上がるか、または、切断状態のヒューズ素子Ｆに接続
されているノア入力用トランジスタ以外のノア入力用ト
ランジスタ８１のゲートに入力するアドレス信号が
“Ｈ”レベルに立ち上がれば、／ＲＳＰ信号が“Ｈ”レ
ベル、ＲＳＰ信号が“Ｌ”レベルとなり、ＸＶＬＤ信号
と共に／ＲＳＰｎ信号が立ち上がり、図１０に示したよ
うにワード線ＷＬを選択する。このような動作により、
ＢＩＴＤＣ信号が“Ｌ”レベルであれば、予備ワード線
ＳＷＬｉとワード線ＷＬとが同時に選択されることは有
り得ない。

【００５３】ところが、ＤＣバーインモードに入り、Ｂ
ＩＴＤＣ信号が“Ｈ”レベルとなると、内部ローアドレ
ス信号は全て“Ｈ”レベルになるので、／ＲＳＰ信号と
ＲＳＰ信号とが共に“Ｈ”レベルになる。

【００５４】従って、ＸＶＬＤ信号が立ち上がると共に
ＳＷＳｎ信号も／ＲＳＰｎ信号も一緒に立ち上がり、予
備ワード線ＳＷＬｉもワード線ＷＬも全て立ち上がる。
これにより、通常のワード線ＷＬも予備ワード線ＳＷＬ
ｉも同様にＤＣストレスがかかるようになる。図１２
は、図１中のメモリセルアレイ１の１カラム分およびセ
ル周辺回路の一部を取り出して一例を示す回路図であ
る。

【００５５】ここで、ＭＣは行列状に配置されたメモリ
セルのうち代表的に２個を示しており、それぞれトラン
スファゲート用のＭＯＳトランジスタ（セルトランジス
タ）ＴのソースにメモリセルのキャパシタＣの一端が接
続され、このキャパシタＣの他端がキャパシタ配線（例
えばプレート電位ＶＰＬ）に接続されている。そして、
同一行のセルトランジスタＴのゲートにはワード線ＷＬ
ｎｉ、ＷＬ (n+1)ｊ（代表的に２本を示す。）が接続さ
れ、同一列のセルトランジスタＴのドレインにはビット
線ＢＬnk、／ＢＬnk（代表的に１対を示す。）が接続さ
れている。

【００５６】センスアンプ回路ＳＡは、例えばＮチャネ
ルセンスアンプＮＳＡおよびＰチャネルセンスアンプＰ
ＳＡからなるラッチ型回路が用いられている。９１はＮ
チャネルセンスアンプＮＳＡ用の活性化制御用（駆動）
トランジスタ、９２はＰチャネルセンスアンプＰＳＡ用
の活性化制御用（駆動）トランジスタ、９３はオアゲー
ト、９４はアンドゲート、９５はナンドゲートである。

【００５７】ビット線トランスファゲートＴＧは、セン
スアンプＳＡの一対の入力ノードとビット線対（ＢＬ、
／ＢＬ）との間に挿入されたＮＭＯＳトランジスタから
なり、このトランジスタのゲートにトランスファゲート
制御信号φT が入力することにより、センスアンプＳＡ
とビット線対（ＢＬ、／ＢＬ）との接続を制御するため
に用いられる。なお、表示の簡単化のために、センスア
ンプ回路ＳＡにより増幅された情報をデータ線対（図示
せず）に伝達するためにカラム選択線（図示せず）によ
り制御されるカラム選択回路用トランスファゲートは省
略してある。

【００５８】ビット線プリチャージ・イコライズ回路１
１は、ビット線イコライズ信号ＥＱＬにより制御され、
センスアンプＳＡの両側のビット線対（ＢＬ、／ＢＬ）
をビット線プリチャージ電位ＶBLにプリチャージすると
共に等電位にするために用いられる。

【００５９】／ＣＥＮＢ信号発生回路９６は、センスア
ンプ回路ＳＡおよびその出力側の回路の動作（例えばリ
ード動作の場合には、カラムアドレスを取り込んでカラ
ム選択線を立ち上げる動作、データ線対に接続されてい
るバッファ回路（図示せず）を活性化させることにより
データ線対の情報を増幅して出力バッファ回路（図示せ
ず）にデータ転送し、チップ外部へ出力する等の動作）
を活性化するための／ＣＥＮＢ信号を発生するものであ
る。

【００６０】図１２の回路は、以下に述べるような動作
例を実現するように論理構成されている。即ち、ＢＩＴ
ＤＣ信号が“Ｌ”レベルの通常動作時には、センスアン
プ活性化信号ＳＥＮが立ち上がれば、Ｎチャネルセンス
アンプＮＳＡが活性化され、次に、センスアンプ活性化
信号ＳＥＰが立ち上がれば、ＰチャネルセンスアンプＰ
ＳＡが活性化される。その後、／ＣＥＮＢ信号が“Ｌ”
レベルに移行し、カラム系の動作を開始する。

【００６１】ＢＩＴＤＣ信号が“Ｈ”レベルになると、
ＮチャネルセンスアンプＮＳＡおよびＰチャネルセンス
アンプＰＳＡは共に活性化されず、さらに、ＣＥＮＢ信
号が“Ｈ”レベルを保ち、カラム系の動作も禁止され
る。図１３は、図１２中のφT 信号・ＥＱＬ信号を発生
するためのφT ・ＥＱＬ信号発生回路の一例を示す回路
図である。

【００６２】ここで、１００は差動回路、１０１〜１０
７はインバータ、１０８〜１１０はナンドゲートであ
る。ＷＬＤＯＷＮはワード線ＷＬが立ち上がるまでは
“Ｈ”レベルになる信号である。

【００６３】図１３の回路は、以下に述べるような動作
例を実現するように論理構成されている。即ち、ＢＩＴ
ＤＣ信号が“Ｌ”レベルの通常動作時には、ブロック選
択信号ＲＳＬｎで選択されたブロックにおいて、／ＲＡ
Ｓ信号直後に“Ｌ”レベルに落ちる／ＲＳＴＲ信号に同
期して（ＷＬＤＯＷＮ信号はワード線ＷＬが立ち上がる
までは“Ｈ”レベルなので、この場合は無関係）、ＢＬ
ＨＺ信号が“Ｌ”レベルに落ち、選択されたメモリセル
ブロックのビット線対（ＢＬ、／ＢＬ）のイコライズ動
作を停止してワード線ＷＬの立ち上がりを待つ。

【００６４】ＢＩＴＤＣ信号が“Ｈ”レベルになると、
φT 信号、ＥＱＬ信号が共に“Ｈ”レベルにクランプさ
れる。これにより、全てのビット線対（ＢＬ、／ＢＬ）
はビット線プリチャージ電位ＶBLと同電位になる。図１
４は、図１中のビット線プリチャージ電位（ＶBL）発生
回路１２の一例を示す回路図である。ここで、Ｐ２〜Ｐ
５はＰＭＯＳトランジスタ、Ｎ６〜Ｎ１０はＮＭＯＳト
ランジスタ、１１１はインバータ回路である。

【００６５】図１４の回路は、以下に述べるような動作
例を実現するように構成されている。即ち、ＢＩＴＤＣ
信号が“Ｌ”レベルの通常動作時には、０．５×ＶCCの
ＶBL電位を出力する。ＢＩＴＤＣ信号が“Ｈ”レベルに
なると、ＶBLは強制的に“Ｌ”レベルになり、全てのビ
ット線対（ＢＬ、／ＢＬ）は“Ｌ”レベルに固定され
る。図１５は、図１中のワード線駆動電圧源７（ＶPP発
生回路）およびＶPP−ＶCC短絡回路１４の一例を示す回
路図である。

【００６６】ここで、１２０はＶPP発生用の昇圧回路、
１２１はインバータ回路、１２２はノアゲート、ＣＰは
容量素子、Ｄ…はダイオード、Ｒ１、Ｒ２は抵抗素子、
１２３はＰＭＯＳトランジスタ、１２４は差動回路、１
２５は比較回路である。

【００６７】図１５の回路は、以下に述べるような動作
例を実現するように構成されている。即ち、ＢＩＴＤＣ
信号が“Ｌ”レベルの通常動作時には、ＶPPライン−Ｖ
CCライン間のＰＭＯＳトランジスタ１２３はオフしてお
り、ＶPPライン−ＶCCライン間の昇圧回路１２０が働
き、基準電位Ｖref1に対応するリミット電位までチップ
内でワード線駆動用電位ＶPPを発生する。ＢＩＴＤＣ信
号が“Ｈ”レベルになると、昇圧回路１２０は非動作状
態にされ、代わりに、ＶPP−ＶCC短絡回路１４が動作状
態にされ、ワード線駆動用電位ＶPPは外部電源電位ＶCC
に等しくなる。

【００６８】次に、本発明のＤＲＡＭの第２実施例とし
て、チップ外部から与えられる電源電圧ＶCCをワード線
駆動用電圧として供給し、上記電源電圧ＶCCをチップ上
で降圧した内部降圧電圧ＶDDをメモリセル周辺回路の電
源として供給するための電源降圧回路を使用している場
合について説明する。

【００６９】この第２実施例のＤＲＡＭにおいては、図
１６に示すように、ＤＣバーインモードテストに際して
電源降圧回路１３０の出力ノードを外部電源端子に例え
ば短絡接続するためのＶCC−ＶDD短絡回路１３１を設け
ることが望ましい。

【００７０】これにより、ＤＣバーインモードに設定し
た時、メモリセルのトランスファーゲートのみならず、
その他の回路のトランジスタの絶縁膜のストレスも通常
使用の値よりも高くして電圧ストレスを加速することが
可能になる。図１６は、上記電源降圧回路１３０および
ＶCC−ＶDD短絡回路１３１の一例を示す回路図である。
ここで、１３２はインバータ、１３３、１３４はＰＭＯ
Ｓトランジスタ、１３５は比較回路、Ｒ３、Ｒ４は抵抗
素子である。

【００７１】図１７は、上述したような本発明のＤＲＡ
Ｍに対する時短方式のＤＣバーインテストモードの設定
サイクル、ＤＣストレステストサイクル、テストからの
抜け出しサイクルの動作例を示すタイミング波形図であ
る。この時短方式のＤＣバーインテストモードは、以下
のステップにしたがって実行される。

【００７２】第１ステップ：ＷＣＢＲサイクルを実行す
ると共に、アドレス信号のＡ０Ｒビットを“Ｌ”レベ
ル、Ａ１Ｒビットを“Ｈ”レベルにしてテストモード信
号を発生させる。

【００７３】第２ステップ：以下の設定を行う。（ＣＴ
ｊ、／ＣＴｊ）信号＝“Ｌ”レベルＥＱＬ信号、φT 信
号＝“Ｈ”レベル、ＳＥＰ信号、ＳＥＮ信号＝“Ｌ”レ
ベル、ＶBL＝“Ｌ”レベル、ＶPP＝ＶCC、ＶDD＝ＶCC
（電源降圧回路を用いる場合）。 第３ステップ：第２ステップにおけるＶBL、ＶPP、ＶDD
の設定が完了するのに充分な時間ｔRP（〜数μ秒）を確
保する。 第４ステップ：ＶCC電位をバーインを行うべき高電圧に
引き上げる。 第５ステップ：ロングＣＢＲサイクルを実行し、全ての
ワード線ＷＬに同時に必要な時間だけＤＣストレスをか
ける。 第６ステップ：ＲＯＲサイクルのクロックを入力し、Ｄ
Ｃバーインモードから抜け出す。

【００７４】なお、上記実施例では、バーンインに際し
ての電圧ストレステストを例にとって説明したが、本発
明は、温度加速に関係なく電圧ストレステストを行う場
合にも有効であることはいうまでもない。

【００７５】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、ウェハー状態あるいはパッケージに封入した
後の状態で所望の直流電圧ストレステストモードを設定
する場合に、電圧ストレステスト専用パッドを必要とせ
ず、通常動作モードに必要とされる回路以外の回路を極
力無くし、チップ面積の増大を最小限に抑制することが
できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る時短方式のＤＣバー
インテストモードを搭載したＤＲＡＭの一部を示すブロ
ック図。

【図２】図１中のローアドレス用のアドレスバッファ回
路の一部を取り出して一例を示す回路図。

【図３】図１中のリフレッシュ用アドレスカウンタの１
段分およびバーンインテストモード制御回路の一部を取
り出して一例を示す回路図。

【図４】図１中のアドレス切換回路の一部を取り出して
一例を示す回路図。

【図５】図２乃至図４の回路の通常動作時の動作例を示
すタイミング波形図。

【図６】図２乃至図４の回路のリフレッシュ動作時の動
作例を示すタイミング波形図。

【図７】図２乃至図４の回路の時短方式のＤＣバーイン
テストモード時の動作例を示すタイミング波形図。

【図８】図１中のバーンインテストモード信号発生回路
の一例および動作波形の一例を示す図。

【図９】図１中のローデコーダ回路、ワード線駆動回路
の一部を取り出して一例を示す回路図。

【図１０】図８の回路の動作波形の一例を示す波形図。

【図１１】図１中の予備ローデコーダ・ワード線駆動回
路の一例を示す回路図。

【図１２】図１中のメモリセルアレイの１カラム分およ
びセル周辺回路の一部を取り出して一例を示す回路図。

【図１３】図１２中のφT 信号・ＥＱＬ信号を発生する
ためのφT ・ＥＱＬ信号発生回路の一例を示す回路図。

【図１４】図１中のＶBL発生回路の一例を示す回路図。

【図１５】図１中のワード線駆動電圧源およびＶPP−Ｖ
CC短絡回路の一例を示す回路図。

【図１６】本発明の第２実施例に係るＤＲＡＭに設けら
れる電源降圧回路およびＶCC−ＶDD短絡回路の一例を示
す回路図。

【図１７】本発明のＤＲＡＭに対する時短方式のＤＣバ
ーインテストモードの設定サイクル、ＤＣストレステス
トサイクル、テスト抜け出しサイクルを示すタイミング
図。

【符号の説明】

１…メモリセルアレイ、２（２ａ、２ｂ）…外部端子、
３…アドレスバッファ回路、４…リフレッシュ用アドレ
スカウンタ、５…アドレス切換回路、６…ローデコーダ
回路（ワード線選択回路）、７…ワード線駆動用電圧
源、８…ワード線駆動回路、９…カラムデコーダ回路、
１０…ＤＲＡＭ回路、１１…ビット線プリチャージ・イ
コライズ回路、１２…ビット線プリチャージ電位（ＶB
L）発生回路、１３…予備ローデコーダ・ワード線駆動
回路、１４…ＶPP−ＶCC短絡回路、２０…バーンインテ
ストモード信号発生回路、２１…バーンインテストモー
ド制御回路、３６…バーンインテストモード制御回路用
二入力ノアゲート、１２０…昇圧回路、１３０…電源降
圧回路、１３１…ＶCC−ＶDD短絡回路、ＭＣ…メモリセ
ル、Ｔ…セルトランジスタ、ＷＬ０、ＷＬ…ワード線、
ＳＷＬ…予備ワード線、ＢＬ、／ＢＬ…ビット線、ＴＰ
…ワード線駆動用ＰＭＯＳトランジスタ、ＳＡ…センス
アンプ回路、ＣＳ…カラム選択回路、ＴＧ…ビット線ト
ランスファゲート、ＢＩＴＤＣ…バーンインテストモー
ド信号。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 671

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 ＤＲＡＭ回路と、 上記ＤＲＡＭ回路の通常動作時に使用される外部端子の
   一部から入力する所定の信号に基ずいて電圧ストレステ
   ストモード信号を発生する電圧ストレステストモード信
   号発生回路と、 この電圧ストレステストモード信号発生回路からのテス
   トモード信号を受け、前記ＤＲＡＭ回路のリフレッシュ
   用アドレスカウンタの出力信号の全てを同一レベルに固
   定することにより、ＤＲＡＭ回路のワード線駆動回路が
   全てのワード線を同時に駆動するように制御する制御回
   路とを具備することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記ＤＲＡＭ回路は、 複数個のダイナミック型メモリセルが行列状に配置され
   たメモリセルアレイと、 このメモリセルアレイの同一行のメモリセルに接続され
   るワード線と、 上記メモリセルアレイの同一列のメモリセルに接続され
   るビット線と、 このビット線に接続され、ビット線イコライズ信号によ
   りオン／オフ制御され、ビット線をビット線プリチャー
   ジ電位にプリチャージするためのビット線プリチャージ
   回路と、 外部から電源電圧、アドレス信号および各種の制御信号
   が入力する外部端子と、 この外部端子の一部から入力する外部アドレス信号を増
   幅するアドレスバッファ回路と、 前記メモリセルのリフレッシュ動作のためのリフレッシ
   ュアドレス信号を生成するリフレッシュ用アドレスカウ
   ンタと、 このリフレッシュ用アドレスカウンタの出力信号および
   前記アドレスバッファ回路のローアドレス信号出力のい
   ずれかを選択するためのアドレス切換回路と、 このアドレス切換回路から出力する内部ローアドレス信
   号に応じて任意の行を選択するワード線選択機能を有す
   るローデコーダ回路と、 ワード線駆動用電圧源と前記ワード線との間に接続され
   た少なくとも１つのワード線駆動用ＭＯＳトランジスタ
   を有し、上記ローデコーダ回路の出力信号に応じて前記
   ワード線を駆動するワード線駆動回路と、 前記メモリセルから前記ビット線に読み出される情報を
   検知するセンスアンプ回路このセンスアンプ回路の入力
   ノードと前記ビット線との間に挿入され、制御信号によ
   りオン／オフ制御されるビット線トランスファゲートと
   を具備することを特徴とする半導体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置におい
   て、 前記ＤＲＡＭ回路は、不良救済のための予備ワード線、
   予備ローデコーダ・ワード線駆動回路を有し、 前記制御回路は、さらに、電圧ストレステストに際して
   上記予備ワード線が選択駆動されるように制御すること
   を特徴とする半導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置におい
   て、 前記制御回路は、さらに、電圧ストレステストに際して
   前記ビット線トランスファゲートおよび前記ビット線イ
   コライズ回路をそれぞれオン状態に制御し、前記ビット
   線プリチャージ電位を低レベルに制御し、前記センスア
   ンプ回路およびその出力側の回路の動作を禁止するよう
   に制御することを特徴とする半導体記憶装置。
5. 【請求項５】 請求項２または３または４記載の半導体
   記憶装置において、 前記ワード線駆動用電圧源は、半導体チップ外部の電源
   である、または、半導体チップ外部から与えられる電源
   電圧をチップ上で昇圧してワード線駆動用電圧を生成す
   る昇圧回路であり、このワード線駆動用電圧を前記ワー
   ド線駆動回路の電源として供給することを特徴とする半
   導体記憶装置。
6. 【請求項６】 請求項５記載の半導体記憶装置におい
   て、 前記制御回路は、さらに、電圧ストレステストに際して
   前記昇圧回路の出力ノードを外部電源端子に接続するよ
   うに制御することを特徴とする半導体記憶装置。
7. 【請求項７】 請求項２または３または４項に記載の半
   導体記憶装置において、 前記ＤＲＡＭ回路は、さらに、半導体チップ外部から与
   えられる電源電圧をチップ上で降圧してメモリセル周辺
   回路の電源として供給する電源降圧回路を有し、 前記制御回路は、さらに、電圧ストレステストに際して
   上記電源降圧回路の出力ノードを外部電源端子に接続す
   るように制御することを特徴とする半導体記憶装置。
8. 【請求項８】 請求項２乃至７のいずれか１項に記載の
   半導体記憶装置において、 前記ダイナミック型メモリセルは、ＮチャネルＭＯＳト
   ランジスタからなるトランスファゲ−トを有し、 前記ワード線駆動回路の駆動用ＭＯＳトランジスタは、
   ＰチャネルＭＯＳトランジスタであることを特徴とする
   半導体記憶装置。