JPH05342858A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05342858A JPH05342858A JP4153482A JP15348292A JPH05342858A JP H05342858 A JPH05342858 A JP H05342858A JP 4153482 A JP4153482 A JP 4153482A JP 15348292 A JP15348292 A JP 15348292A JP H05342858 A JPH05342858 A JP H05342858A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- word line
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】ウェハー状態あるいはパッケージに封入した後
の状態のDRAMに所望の直流電圧ストレステストモー
ドを設定する場合に、電圧ストレステスト専用パッドを
必要とせず、通常動作モードに必要とされる回路以外の
回路を極力無くし、チップ面積の増大を抑制する。 【構成】DRAM回路10の通常動作時に使用される外
部端子の一部から入力する所定の信号に基ずいて電圧ス
トレステストモード信号を発生する回路20と、この回
路からのテストモード信号を受け、リフレッシュ用アド
レスカウンタ4の出力信号の全てを同一レベルに固定す
ることにより、ワード線駆動回路8が全てのワード線を
同時に駆動するように制御する制御回路21とを具備す
ることを特徴とする。
の状態のDRAMに所望の直流電圧ストレステストモー
ドを設定する場合に、電圧ストレステスト専用パッドを
必要とせず、通常動作モードに必要とされる回路以外の
回路を極力無くし、チップ面積の増大を抑制する。 【構成】DRAM回路10の通常動作時に使用される外
部端子の一部から入力する所定の信号に基ずいて電圧ス
トレステストモード信号を発生する回路20と、この回
路からのテストモード信号を受け、リフレッシュ用アド
レスカウンタ4の出力信号の全てを同一レベルに固定す
ることにより、ワード線駆動回路8が全てのワード線を
同時に駆動するように制御する制御回路21とを具備す
ることを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にDRAM(ダイナミック型ランダムアクセスメ
モリ)に対して電圧ストレステストを行うための回路に
関する。
り、特にDRAM(ダイナミック型ランダムアクセスメ
モリ)に対して電圧ストレステストを行うための回路に
関する。
【0002】
【従来の技術】DRAMにおいては、ワード線がゲート
電極に連なっているメモリセルのトランスファゲート用
トランジスタ(セルトランジスタ)のゲート絶縁膜に最
も高い高電界(電圧ストレス)が印加されるので、この
箇所で信頼性上の問題が起こる確率が高い。また、DR
AMは、世代が1つ進む毎にリフレッシュサイクルは2
倍になっているため、通常のサイクルを繰り返している
場合においてワード線に高電界が印加されるデューティ
ー比は世代毎に半減している。
電極に連なっているメモリセルのトランスファゲート用
トランジスタ(セルトランジスタ)のゲート絶縁膜に最
も高い高電界(電圧ストレス)が印加されるので、この
箇所で信頼性上の問題が起こる確率が高い。また、DR
AMは、世代が1つ進む毎にリフレッシュサイクルは2
倍になっているため、通常のサイクルを繰り返している
場合においてワード線に高電界が印加されるデューティ
ー比は世代毎に半減している。
【0003】従来、DRAMのバーンインは、電源電圧
を上げてセルトランジスタのゲート絶縁膜に印加する電
界を加速しているが、ワード線を順次選択しているの
で、セルトランジスタのゲート絶縁膜のスクリーニング
に時間がかかり過ぎていた。従って、DRAMの世代が
変わっても、セルトランジスタのゲート絶縁膜に高電界
をかけてスクリーニングするのに必要な時間の合計が一
定だとすれば、バーンインテスト時間は世代毎に2倍に
伸びて行く。
を上げてセルトランジスタのゲート絶縁膜に印加する電
界を加速しているが、ワード線を順次選択しているの
で、セルトランジスタのゲート絶縁膜のスクリーニング
に時間がかかり過ぎていた。従って、DRAMの世代が
変わっても、セルトランジスタのゲート絶縁膜に高電界
をかけてスクリーニングするのに必要な時間の合計が一
定だとすれば、バーンインテスト時間は世代毎に2倍に
伸びて行く。
【0004】そこで、DRAMのバーンインテスト時間
を短縮する必要が今後ますます出てくる。その解決策の
1つとして、通常動作時よりも同時に選択されるワード
線の本数を増やした状態でワード線に直流を印加してバ
ーンインを行うモードを搭載することが提案されてい
る。以下、このモードを、従来の通常のバーンインモー
ドと区別するために、時短方式の直流(DC)バーンイ
ンテストモードと称する。
を短縮する必要が今後ますます出てくる。その解決策の
1つとして、通常動作時よりも同時に選択されるワード
線の本数を増やした状態でワード線に直流を印加してバ
ーンインを行うモードを搭載することが提案されてい
る。以下、このモードを、従来の通常のバーンインモー
ドと区別するために、時短方式の直流(DC)バーンイ
ンテストモードと称する。
【0005】この時短方式のDCバーンインテストモー
ドを実現する手段の1つは、通常動作時には使用されな
い電圧ストレステスト専用パッドをチップ上に余分に設
けておき、ウェハー状態でのバーンインテスト時に上記
パッドにストレス電圧を印加することにより、通常動作
時に選択される本数よりも多くのワード線を同時に選択
した状態に設定し、この状態でバーンインテストを行う
するものである。
ドを実現する手段の1つは、通常動作時には使用されな
い電圧ストレステスト専用パッドをチップ上に余分に設
けておき、ウェハー状態でのバーンインテスト時に上記
パッドにストレス電圧を印加することにより、通常動作
時に選択される本数よりも多くのワード線を同時に選択
した状態に設定し、この状態でバーンインテストを行う
するものである。
【0006】しかし、上記した電圧ストレステスト専用
パッドを使用するバーンインテストモードは、パッケー
ジに封入された後のDRAMに対して、電圧ストレステ
ストを行うことができない。
パッドを使用するバーンインテストモードは、パッケー
ジに封入された後のDRAMに対して、電圧ストレステ
ストを行うことができない。
【0007】このような事情に鑑みて、例えば特願平2
−418371号により提案されている時短方式のDC
バーンインテストモードを実現する手段は、外部から制
御信号を入力することにより、ワード線選択回路の入力
側あるいは出力側の信号を強制的に一定レベルに制御
し、全てのワード線を同時に選択した状態に設定し、こ
の状態でバーンインテストを行うものである。これによ
り、電圧ストレステスト専用パッドを必要とせずに、ウ
ェハー状態あるいはパッケージに封入した後の状態でD
Cバーンインテストモードに設定することが可能であ
る。
−418371号により提案されている時短方式のDC
バーンインテストモードを実現する手段は、外部から制
御信号を入力することにより、ワード線選択回路の入力
側あるいは出力側の信号を強制的に一定レベルに制御
し、全てのワード線を同時に選択した状態に設定し、こ
の状態でバーンインテストを行うものである。これによ
り、電圧ストレステスト専用パッドを必要とせずに、ウ
ェハー状態あるいはパッケージに封入した後の状態でD
Cバーンインテストモードに設定することが可能であ
る。
【0008】上記したように外部から制御信号を入力す
ることにより時短方式のDCバーンインテストモードに
設定するための回路構成として、通常動作モードに必要
とされる回路以外の回路を極力無くし、チップ面積の増
大を抑制することが望ましい。また、時短方式のDCバ
ーンインテストモードに設定する際に、ローデコーダ回
路を制御するだけでなく、その他の回路も同時に制御す
ることが必要、あるいは望ましいことがあり、これらの
点についても具体化が望まれる。
ることにより時短方式のDCバーンインテストモードに
設定するための回路構成として、通常動作モードに必要
とされる回路以外の回路を極力無くし、チップ面積の増
大を抑制することが望ましい。また、時短方式のDCバ
ーンインテストモードに設定する際に、ローデコーダ回
路を制御するだけでなく、その他の回路も同時に制御す
ることが必要、あるいは望ましいことがあり、これらの
点についても具体化が望まれる。
【0009】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、ウェハー状態あるいはパッケー
ジに封入した後の状態で所望の直流電圧ストレステスト
モードを設定する場合に、電圧ストレステスト専用パッ
ドを必要とせずに、通常動作モードに必要とされる回路
以外の回路を極力無くし、チップ面積の増大を抑制し得
る半導体記憶装置を提供することを目的とする。
鑑みてなされたもので、ウェハー状態あるいはパッケー
ジに封入した後の状態で所望の直流電圧ストレステスト
モードを設定する場合に、電圧ストレステスト専用パッ
ドを必要とせずに、通常動作モードに必要とされる回路
以外の回路を極力無くし、チップ面積の増大を抑制し得
る半導体記憶装置を提供することを目的とする。
【0010】
【課題を解決するための手段】本発明の半導体記憶装置
は、DRAM回路と、上記DRAM回路の通常動作時に
使用される外部端子の一部から入力する所定の信号に基
ずいて電圧ストレステストモード信号を発生する電圧ス
トレステストモード信号発生回路と、この電圧ストレス
テストモード信号発生回路からのテストモード信号を受
け、前記DRAM回路のリフレッシュ用アドレスカウン
タの出力信号の全てを同一レベルに固定することによ
り、DRAM回路のワード線駆動回路が全てのワード線
を同時に駆動するように制御する制御回路とを具備する
ことを特徴とする。
は、DRAM回路と、上記DRAM回路の通常動作時に
使用される外部端子の一部から入力する所定の信号に基
ずいて電圧ストレステストモード信号を発生する電圧ス
トレステストモード信号発生回路と、この電圧ストレス
テストモード信号発生回路からのテストモード信号を受
け、前記DRAM回路のリフレッシュ用アドレスカウン
タの出力信号の全てを同一レベルに固定することによ
り、DRAM回路のワード線駆動回路が全てのワード線
を同時に駆動するように制御する制御回路とを具備する
ことを特徴とする。
【0011】
【作用】DRAM回路の通常動作時に使用される外部端
子の一部から入力する所定の信号に基ずいて電圧ストレ
ステストモード信号が発生し、この信号を受けて、リフ
レッシュ用アドレスカウンタの相補的な出力信号の全て
を同一レベルに固定することにより、所望の電圧ストレ
ステストモード(例えば時短方式のDCバーンインテス
トモード)に入ることが可能になる。
子の一部から入力する所定の信号に基ずいて電圧ストレ
ステストモード信号が発生し、この信号を受けて、リフ
レッシュ用アドレスカウンタの相補的な出力信号の全て
を同一レベルに固定することにより、所望の電圧ストレ
ステストモード(例えば時短方式のDCバーンインテス
トモード)に入ることが可能になる。
【0012】従って、電圧ストレステストモードに設定
するために特別なパッドを必要とせずに、ウェハー状態
あるいはパッケージに封入した後の状態で電圧ストレス
テストモードに設定することが可能になり、しかも、通
常動作モードに必要とされる回路以外の回路を極力無く
し、チップ面積の増大を抑制することが可能になる。
するために特別なパッドを必要とせずに、ウェハー状態
あるいはパッケージに封入した後の状態で電圧ストレス
テストモードに設定することが可能になり、しかも、通
常動作モードに必要とされる回路以外の回路を極力無く
し、チップ面積の増大を抑制することが可能になる。
【0013】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の第1実施例に係る時短方
式のDCバーインテストモードを搭載したDRAMの一
部を示す。まず、図1のDRAMについて、概要を説明
する。
に説明する。図1は、本発明の第1実施例に係る時短方
式のDCバーインテストモードを搭載したDRAMの一
部を示す。まず、図1のDRAMについて、概要を説明
する。
【0014】DRAM回路10は、通常アクセスモー
ド、通常のバーンインモード、標準化されている複数ビ
ット並列テストモードを有すると共に、通常動作時に選
択される本数よりも多くのワード線に同時にDC電圧ス
トレスを印加する時短方式のDCバーンインテストモー
ドを有する。
ド、通常のバーンインモード、標準化されている複数ビ
ット並列テストモードを有すると共に、通常動作時に選
択される本数よりも多くのワード線に同時にDC電圧ス
トレスを印加する時短方式のDCバーンインテストモー
ドを有する。
【0015】バーンインテストモード信号発生回路20
は、上記DRAM回路1の通常動作時に使用される外部
端子2の一部から入力する所定の信号に基ずいてバーン
インテストモード信号BITDCを発生するものであ
る。本例では、このバーンインテストモード信号BIT
DCは、活性時に高レベル“H”になり、非活性時に低
レベル“L”になる。
は、上記DRAM回路1の通常動作時に使用される外部
端子2の一部から入力する所定の信号に基ずいてバーン
インテストモード信号BITDCを発生するものであ
る。本例では、このバーンインテストモード信号BIT
DCは、活性時に高レベル“H”になり、非活性時に低
レベル“L”になる。
【0016】バーンインテストモード制御回路21は、
上記信号発生回路20からのバーンインテストモード信
号BITDCを受け、DRAM回路10のリフレッシュ
用アドレスカウンタ4の出力信号の全てを同一レベルに
固定することにより、DRAM回路10のワード線駆動
回路8が全てのワード線を同時に駆動するように制御す
る(時短方式のDCバーンインテストモードに設定す
る)ものである。
上記信号発生回路20からのバーンインテストモード信
号BITDCを受け、DRAM回路10のリフレッシュ
用アドレスカウンタ4の出力信号の全てを同一レベルに
固定することにより、DRAM回路10のワード線駆動
回路8が全てのワード線を同時に駆動するように制御す
る(時短方式のDCバーンインテストモードに設定す
る)ものである。
【0017】図1のDRAMによれば、DRAM回路1
0の通常動作時に使用される外部端子2の一部から入力
する所定の信号に基ずいてバーンインテストモード信号
BITDCが発生すると、DRAM回路10のリフレッ
シュ用アドレスカウンタ4の相補的な出力信号の全てを
同一レベルに固定することにより時短方式のDCバーン
インテストモードに入る。
0の通常動作時に使用される外部端子2の一部から入力
する所定の信号に基ずいてバーンインテストモード信号
BITDCが発生すると、DRAM回路10のリフレッ
シュ用アドレスカウンタ4の相補的な出力信号の全てを
同一レベルに固定することにより時短方式のDCバーン
インテストモードに入る。
【0018】従って、時短方式のDCバーンインテスト
モードに設定するために特別なパッドを必要とせず、通
常動作モードに必要とされる回路以外の回路を極力無く
し、チップ面積の増大を抑制することが可能になる。
モードに設定するために特別なパッドを必要とせず、通
常動作モードに必要とされる回路以外の回路を極力無く
し、チップ面積の増大を抑制することが可能になる。
【0019】しかも、時短方式のDCバーンインテスト
モードに設定するために特別なパッドを必要としないの
で、ウェハー状態あるいはパッケージに封入した後の状
態で時短方式のバーンインテストモードに設定すること
が可能になる。これにより、ウェハー状態で時短方式の
DCバーンインテストを行う場合には通常の機能テスト
で使用されるテスト装置(プローブカードなど)を用い
ることができ、パッケージに封入した後に時短方式のD
Cバーンインテストを行う場合には通常のメモリテスタ
を用いることができる。次に、図1のDRAMについ
て、詳細に説明する。
モードに設定するために特別なパッドを必要としないの
で、ウェハー状態あるいはパッケージに封入した後の状
態で時短方式のバーンインテストモードに設定すること
が可能になる。これにより、ウェハー状態で時短方式の
DCバーンインテストを行う場合には通常の機能テスト
で使用されるテスト装置(プローブカードなど)を用い
ることができ、パッケージに封入した後に時短方式のD
Cバーンインテストを行う場合には通常のメモリテスタ
を用いることができる。次に、図1のDRAMについ
て、詳細に説明する。
【0020】DRAM回路10は、複数個のダイナミッ
ク型メモリセルが行列状に配置されたメモリセルアレイ
1と、このメモリセルアレイ1の同一行のメモリセルに
接続されるワード線WLと、上記メモリセルアレイ1の
同一列のメモリセルに接続されるビット線BLと、外部
端子2(外部から電源電圧が入力する電源端子2a、ア
ドレス信号および各種の制御信号(ライトイネーブル信
号/WE、ローアドレスストローブ信号/RAS、カラ
ムアドレスストローブ信号/CASなどが入力する入力
端子2bなど)と、この外部端子2の一部から入力する
外部アドレス信号を増幅するアドレスバッファ回路3
と、前記メモリセルのリフレッシュ動作のためのリフレ
ッシュアドレス信号を生成するリフレッシュ用アドレス
カウンタ4と、このアドレスカウンタ4の出力信号およ
び前記アドレスバッファ回路3のローアドレス信号出力
のいずれかを選択するためのアドレス切換回路5と、こ
のアドレス切換回路5から出力する内部ローアドレス信
号に応じて任意の行を選択するワード線選択機能を有す
るローデコーダ回路(ワード線選択回路)6と、ワード
線駆動用電圧源7と、このワード線駆動用電圧源7と前
記ワード線WLとの間に接続された少なくとも1つのワ
ード線駆動用MOSトランジスタ(本例ではPMOSト
ランジスタ)を有し、上記ローデコーダ回路6の出力信
号に応じて前記ワード線WLを駆動するワード線駆動回
路8と、前記メモリセルから前記ビット線BLに読み出
される情報を検知するセンスアンプ回路SAと、カラム
デコーダ回路9と、カラム選択回路CSとを具備する。
ク型メモリセルが行列状に配置されたメモリセルアレイ
1と、このメモリセルアレイ1の同一行のメモリセルに
接続されるワード線WLと、上記メモリセルアレイ1の
同一列のメモリセルに接続されるビット線BLと、外部
端子2(外部から電源電圧が入力する電源端子2a、ア
ドレス信号および各種の制御信号(ライトイネーブル信
号/WE、ローアドレスストローブ信号/RAS、カラ
ムアドレスストローブ信号/CASなどが入力する入力
端子2bなど)と、この外部端子2の一部から入力する
外部アドレス信号を増幅するアドレスバッファ回路3
と、前記メモリセルのリフレッシュ動作のためのリフレ
ッシュアドレス信号を生成するリフレッシュ用アドレス
カウンタ4と、このアドレスカウンタ4の出力信号およ
び前記アドレスバッファ回路3のローアドレス信号出力
のいずれかを選択するためのアドレス切換回路5と、こ
のアドレス切換回路5から出力する内部ローアドレス信
号に応じて任意の行を選択するワード線選択機能を有す
るローデコーダ回路(ワード線選択回路)6と、ワード
線駆動用電圧源7と、このワード線駆動用電圧源7と前
記ワード線WLとの間に接続された少なくとも1つのワ
ード線駆動用MOSトランジスタ(本例ではPMOSト
ランジスタ)を有し、上記ローデコーダ回路6の出力信
号に応じて前記ワード線WLを駆動するワード線駆動回
路8と、前記メモリセルから前記ビット線BLに読み出
される情報を検知するセンスアンプ回路SAと、カラム
デコーダ回路9と、カラム選択回路CSとを具備する。
【0021】さらに、上記DRAM回路10において
は、センスアンプSAの入力ノードとビット線BLとの
間には、制御信号φT によりオン/オフ制御されるビッ
ト線トランスファゲートTGが挿入されている。
は、センスアンプSAの入力ノードとビット線BLとの
間には、制御信号φT によりオン/オフ制御されるビッ
ト線トランスファゲートTGが挿入されている。
【0022】また、前記ビット線BLには、ビット線イ
コライズ信号EQLによりオン/オフ制御されるビット
線プリチャージ・イコライズ回路11が接続されてお
り、このビット線プリチャージ・イコライズ回路11は
ビット線プリチャージ電位(VBL)発生回路12からV
BLが供給される。また、不良救済のための冗長構成(予
備メモリセル、予備ワード線SWL、予備ローデコーダ
・ワード線駆動回路13など)を有する。
コライズ信号EQLによりオン/オフ制御されるビット
線プリチャージ・イコライズ回路11が接続されてお
り、このビット線プリチャージ・イコライズ回路11は
ビット線プリチャージ電位(VBL)発生回路12からV
BLが供給される。また、不良救済のための冗長構成(予
備メモリセル、予備ワード線SWL、予備ローデコーダ
・ワード線駆動回路13など)を有する。
【0023】前記ワード線駆動用電圧源7は、半導体チ
ップ外部から与えられる電源電圧VCCをチップ上で昇圧
してワード線駆動用電圧VPPを生成する昇圧回路であ
り、このワード線駆動用電圧VPPを前記ワード線駆動回
路8の電源として供給するものである。
ップ外部から与えられる電源電圧VCCをチップ上で昇圧
してワード線駆動用電圧VPPを生成する昇圧回路であ
り、このワード線駆動用電圧VPPを前記ワード線駆動回
路8の電源として供給するものである。
【0024】この場合、上記ワード線駆動用電圧源7
は、チャージポンプ式の昇圧回路でもよいが、電流駆動
能力の大きな昇圧回路(例えばリング発振回路および整
流回路からなる。)を用いることが望ましい。
は、チャージポンプ式の昇圧回路でもよいが、電流駆動
能力の大きな昇圧回路(例えばリング発振回路および整
流回路からなる。)を用いることが望ましい。
【0025】そして、通常動作時は上記昇圧回路の出力
を選択し、電圧ストレステスト時には外部から供給され
るワード線駆動用電圧を選択し、選択した電圧をワード
線駆動用電圧として供給する切換回路(図示せず)を設
けてもよいが、本例では、電圧ストレステスト時に上記
ワード線駆動用電圧源7の出力ノードを外部電源端子2
aに例えば短絡接続し、電圧ストレステスト時に外部か
らワード線駆動用電圧を供給するためのVPP−VCC短絡
回路14を設けている。
を選択し、電圧ストレステスト時には外部から供給され
るワード線駆動用電圧を選択し、選択した電圧をワード
線駆動用電圧として供給する切換回路(図示せず)を設
けてもよいが、本例では、電圧ストレステスト時に上記
ワード線駆動用電圧源7の出力ノードを外部電源端子2
aに例えば短絡接続し、電圧ストレステスト時に外部か
らワード線駆動用電圧を供給するためのVPP−VCC短絡
回路14を設けている。
【0026】前記バーンインテストモード信号発生回路
20は、例えばWCBRサイクル(/WE信号入力と/
CAS信号入力とを/RAS信号入力よりも先に活性化
する動作)の時、/RAS信号が活性化した時点でのロ
ーアドレス信号入力を取り込み、予め決められたアドレ
スの組み合わせであればBITDC信号を“H”レベル
にする。
20は、例えばWCBRサイクル(/WE信号入力と/
CAS信号入力とを/RAS信号入力よりも先に活性化
する動作)の時、/RAS信号が活性化した時点でのロ
ーアドレス信号入力を取り込み、予め決められたアドレ
スの組み合わせであればBITDC信号を“H”レベル
にする。
【0027】上記したように、WCBRサイクルにより
バーンインテストモードに設定する場合、既存の機能テ
ストモードの1つである複数ビット並列テストモードの
設定方法に対して上位互換性を持たせるためには、特願
平4−132477号により本願発明者が提案したよう
に、電源電圧の通常使用条件の値(例えば3V)でWC
BRサイクルとすれば従来の複数ビット並列テストモー
ドに入り、電源電圧を通常の動作範囲外の高い値(例え
ば6V)にしてWCBRサイクルを行えばBITDC信
号が“H”レベルになるようにすればよい。
バーンインテストモードに設定する場合、既存の機能テ
ストモードの1つである複数ビット並列テストモードの
設定方法に対して上位互換性を持たせるためには、特願
平4−132477号により本願発明者が提案したよう
に、電源電圧の通常使用条件の値(例えば3V)でWC
BRサイクルとすれば従来の複数ビット並列テストモー
ドに入り、電源電圧を通常の動作範囲外の高い値(例え
ば6V)にしてWCBRサイクルを行えばBITDC信
号が“H”レベルになるようにすればよい。
【0028】さらに、バーインテストモードとして何種
類か存在する場合は、電源電圧を通常の動作範囲外の高
い値にしてWCBRサイクルで/RAS信号入力が活性
化する時にアドレス信号の一部が特定の組み合わせ(本
例では、A0Rビットが“L”レベル、A1Rビットが
“H”レベル)となるように設定することにより、時短
方式のDCバーインモードに入る設定方式を採用すれば
良い。
類か存在する場合は、電源電圧を通常の動作範囲外の高
い値にしてWCBRサイクルで/RAS信号入力が活性
化する時にアドレス信号の一部が特定の組み合わせ(本
例では、A0Rビットが“L”レベル、A1Rビットが
“H”レベル)となるように設定することにより、時短
方式のDCバーインモードに入る設定方式を採用すれば
良い。
【0029】なお、上記したような時短方式のDCバー
インテストモードだけを搭載する場合には、上記したよ
うな複雑な設定方式を採用する必要はなく、例えば単に
WCBRサイクルのみで時短方式のDCバーインテスト
モードに設定することも可能であるし、ある特定の外部
端子を通常の印加電圧外の電圧(例えば通常の電源電圧
よりも高い電圧;スーパーボルテージ)に設定し、これ
を検知することによりDCバーインテストモードに設定
することで設定する方法も考えられる。
インテストモードだけを搭載する場合には、上記したよ
うな複雑な設定方式を採用する必要はなく、例えば単に
WCBRサイクルのみで時短方式のDCバーインテスト
モードに設定することも可能であるし、ある特定の外部
端子を通常の印加電圧外の電圧(例えば通常の電源電圧
よりも高い電圧;スーパーボルテージ)に設定し、これ
を検知することによりDCバーインテストモードに設定
することで設定する方法も考えられる。
【0030】前記バーンインテストモード制御回路21
は、バーンインテストモード信号発生回路20からのバ
ーンインテストモード信号BITDCを受けることによ
り、前記したようにDRAM回路10のリフレッシュ用
アドレスカウンタ4の相補的な出力信号の全てを同一レ
ベルに固定するだけでなく、その他の回路部もDCバー
ンインテストモードに対応して適切な回路状態に制御す
るように構成することが望ましい。即ち、前記予備ワー
ド線SWLが選択駆動されるように制御し、前記制御信
号φT およびビット線イコライズ信号EQLをそれぞれ
活性レベルに制御(つまり、電圧ストレステストに際し
て前記ビット線トランスファゲートTGおよび前記ビッ
ト線イコライズ回路11をそれぞれオン状態に制御)
し、ビット線プリチャージ電位VBLを低レベルに制御
し、センスアンプ回路SAおよびその出力側の回路(デ
ータ線に接続されているバッファ回路など)の動作を禁
止するように制御することが望ましい。
は、バーンインテストモード信号発生回路20からのバ
ーンインテストモード信号BITDCを受けることによ
り、前記したようにDRAM回路10のリフレッシュ用
アドレスカウンタ4の相補的な出力信号の全てを同一レ
ベルに固定するだけでなく、その他の回路部もDCバー
ンインテストモードに対応して適切な回路状態に制御す
るように構成することが望ましい。即ち、前記予備ワー
ド線SWLが選択駆動されるように制御し、前記制御信
号φT およびビット線イコライズ信号EQLをそれぞれ
活性レベルに制御(つまり、電圧ストレステストに際し
て前記ビット線トランスファゲートTGおよび前記ビッ
ト線イコライズ回路11をそれぞれオン状態に制御)
し、ビット線プリチャージ電位VBLを低レベルに制御
し、センスアンプ回路SAおよびその出力側の回路(デ
ータ線に接続されているバッファ回路など)の動作を禁
止するように制御することが望ましい。
【0031】次に、図1中の本発明に関連する部分につ
いて図2乃至図12を参照しながら詳細に説明する。な
お、図中の各符号の添字nは、図1中のメモリセルアレ
イ1が複数個に分割されたセルブロックのうちの1個の
セルブロックに対応する部分であることを表わしてい
る。図2は、図1中のアドレスバッファ回路3のローア
ドレスバッファの一部(1個分)を取り出して一例を示
す回路図である。
いて図2乃至図12を参照しながら詳細に説明する。な
お、図中の各符号の添字nは、図1中のメモリセルアレ
イ1が複数個に分割されたセルブロックのうちの1個の
セルブロックに対応する部分であることを表わしてい
る。図2は、図1中のアドレスバッファ回路3のローア
ドレスバッファの一部(1個分)を取り出して一例を示
す回路図である。
【0032】ここで、VCCは電源電位、VSSは接地電
位、P1はPチャネルMOSトランジスタ、N1〜N5
はNチャネルMOSトランジスタ、C1、C2はNチャ
ネルMOSトランジスタのドレイン・ソースがVSSノー
ドに共通に接続されたMOSキャパシタ、22は差動型
のラッチ回路、/RLTCはラッチ制御信号、AINj
(j=0〜10)は外部から入力するアドレス信号、V
ref は参照電位、RACPおよび/RHLDはゲート制
御信号、(AIjR、/AIjR)は相補的なローアド
レスバッファ出力信号である。図3は、図1中のリフレ
ッシュ用アドレスカウンタ4およびバーンインテストモ
ード制御回路21の一部(1段分)を取り出して一例を
示す回路図である。
位、P1はPチャネルMOSトランジスタ、N1〜N5
はNチャネルMOSトランジスタ、C1、C2はNチャ
ネルMOSトランジスタのドレイン・ソースがVSSノー
ドに共通に接続されたMOSキャパシタ、22は差動型
のラッチ回路、/RLTCはラッチ制御信号、AINj
(j=0〜10)は外部から入力するアドレス信号、V
ref は参照電位、RACPおよび/RHLDはゲート制
御信号、(AIjR、/AIjR)は相補的なローアド
レスバッファ出力信号である。図3は、図1中のリフレ
ッシュ用アドレスカウンタ4およびバーンインテストモ
ード制御回路21の一部(1段分)を取り出して一例を
示す回路図である。
【0033】ここで、31〜34はクロックドインバー
タ、35はインバータであり、アドレスカウンタの各段
の相補的な出力端部には、バーンインテストモード制御
回路21の一部である例えば二入力ノアゲート36が挿
入されており、このノアゲート36の一方の入力端にB
ITDC信号が入力している。(CTj、/CTj)
(j=0〜10)はアドレスカウンタの相補的な出力信
号である。図4は、図1中のアドレス切換回路5の一部
(1個分)を取り出して一例を示す回路図である。
タ、35はインバータであり、アドレスカウンタの各段
の相補的な出力端部には、バーンインテストモード制御
回路21の一部である例えば二入力ノアゲート36が挿
入されており、このノアゲート36の一方の入力端にB
ITDC信号が入力している。(CTj、/CTj)
(j=0〜10)はアドレスカウンタの相補的な出力信
号である。図4は、図1中のアドレス切換回路5の一部
(1個分)を取り出して一例を示す回路図である。
【0034】ここで、41はアドレス切換用のNMOS
トランジスタ、42はラッチ回路用のインバータ、/R
TRSはローアドレスバッファ出力選択用の切換信号、
CTはアドレスカウンタ出力選択用の切換信号、(RA
Bj、/RABj)は選択出力(内部ローアドレス信
号)である。
トランジスタ、42はラッチ回路用のインバータ、/R
TRSはローアドレスバッファ出力選択用の切換信号、
CTはアドレスカウンタ出力選択用の切換信号、(RA
Bj、/RABj)は選択出力(内部ローアドレス信
号)である。
【0035】図2乃至図4の回路は、DRAMの通常動
作時、リフレッシュ動作時、時短方式のDCバーインテ
ストモード時に対応して、図5、図6、図7のタイミン
グ波形図に示すような動作例を実現するように論理構成
されている。
作時、リフレッシュ動作時、時短方式のDCバーインテ
ストモード時に対応して、図5、図6、図7のタイミン
グ波形図に示すような動作例を実現するように論理構成
されている。
【0036】即ち、図5に示す通常動作時には、BIT
DC信号は“L”レベルであり、DRAM回路10は従
来のDRAMと同じ動作をする。つまり、/RAS信号
の活性化によりローアドレス信号を取り込んだ後に/C
AS信号の活性化によりカラムアドレス信号を取り込む
動作に際しては、CT信号は“L”レベルを保ち、/R
TRS信号が“H”レベルを保つ。これにより、ローア
ドレスバッファ出力信号(AIjR、/AIjR)を選
択して内部ローアドレス信号(RABj、/RABj)
として取り込む。
DC信号は“L”レベルであり、DRAM回路10は従
来のDRAMと同じ動作をする。つまり、/RAS信号
の活性化によりローアドレス信号を取り込んだ後に/C
AS信号の活性化によりカラムアドレス信号を取り込む
動作に際しては、CT信号は“L”レベルを保ち、/R
TRS信号が“H”レベルを保つ。これにより、ローア
ドレスバッファ出力信号(AIjR、/AIjR)を選
択して内部ローアドレス信号(RABj、/RABj)
として取り込む。
【0037】図6は、CBRサイクル(つまり、/CA
S信号を/RAS信号よりも早く活性化する動作)の実
行による自動リフレッシュ動作を示している。このリフ
レッシュ動作時には、/RTRS信号は直ぐに“L”レ
ベルになり、ローアドレスバッファ出力信号(AIj
R、/AIjR)の選択を絶つ。同時に、CT信号が活
性化され、その時のアドレスカウンタ4に記憶されてい
た出力信号(CTj、/CTj)を選択して内部ローア
ドレス信号(RABj、/RABj)として取り込み、
この時のワード線選択信号により選択されるメモリセル
のリフレッシュ動作を行う。
S信号を/RAS信号よりも早く活性化する動作)の実
行による自動リフレッシュ動作を示している。このリフ
レッシュ動作時には、/RTRS信号は直ぐに“L”レ
ベルになり、ローアドレスバッファ出力信号(AIj
R、/AIjR)の選択を絶つ。同時に、CT信号が活
性化され、その時のアドレスカウンタ4に記憶されてい
た出力信号(CTj、/CTj)を選択して内部ローア
ドレス信号(RABj、/RABj)として取り込み、
この時のワード線選択信号により選択されるメモリセル
のリフレッシュ動作を行う。
【0038】図7に示すDCバーインテストモード時の
動作に際しては、BITDC信号が“H”レベルにな
り、リフレッシュ用アドレスカウンタ4の全ての出力信
号(CTj、/CTj)が“L”レベルに固定され。こ
の時、CBRサイクルを実行すれば、内部ローアドレス
信号(RABj、/RABj)は全て“H”レベルに固
定される、つまり、ワード線選択信号は全て“H”レベ
ルに固定される。従って、ワード線駆動回路8は全て選
択された状態になり、ワード線WLは全て選択されて
“H”レベルになる。図8(A)は、バーンインテスト
モード信号発生回路20の一例を示す回路図である。
動作に際しては、BITDC信号が“H”レベルにな
り、リフレッシュ用アドレスカウンタ4の全ての出力信
号(CTj、/CTj)が“L”レベルに固定され。こ
の時、CBRサイクルを実行すれば、内部ローアドレス
信号(RABj、/RABj)は全て“H”レベルに固
定される、つまり、ワード線選択信号は全て“H”レベ
ルに固定される。従って、ワード線駆動回路8は全て選
択された状態になり、ワード線WLは全て選択されて
“H”レベルになる。図8(A)は、バーンインテスト
モード信号発生回路20の一例を示す回路図である。
【0039】ここで、WCBRはWCBRサイクルのク
ロックが入力することにより発生する信号、/A0Rお
よびA1Rは/RAS信号入力が活性化した時の内部ロ
ーアドレス信号の一部、RORはRORサイクル(/R
AS信号のみ一時的に活性化するRASオンリーリフレ
ッシュサイクル)のクロックが入力することにより発生
する信号である。61は三入力ナンドゲート、62はフ
リップフロップ回路、63はインバータである。
ロックが入力することにより発生する信号、/A0Rお
よびA1Rは/RAS信号入力が活性化した時の内部ロ
ーアドレス信号の一部、RORはRORサイクル(/R
AS信号のみ一時的に活性化するRASオンリーリフレ
ッシュサイクル)のクロックが入力することにより発生
する信号である。61は三入力ナンドゲート、62はフ
リップフロップ回路、63はインバータである。
【0040】図8(A)の回路は、図8(B)のタイミ
ング波形図のような動作例を実現するように論理構成さ
れている。即ち、アドレス信号の例えばA0ビットが
“L”レベル、A1ビットが“H”レベルの時にWCB
Rサイクルを行うと、BITDC信号が立ち上がる。D
Cバーンインテストモードの終了後、RORサイクルを
実行することによりBITDC信号は“L”レベルに下
がる。図9は、図1中のローデコーダ回路6およびワー
ド線駆動回路8の一部を取り出して一例を示す回路図で
ある。ここで、PRn、/PRnはセルブロックn用の
プリチャージ信号、70は差動回路、PRCHPは差動
回路70から出力するプリチャージ信号である。
ング波形図のような動作例を実現するように論理構成さ
れている。即ち、アドレス信号の例えばA0ビットが
“L”レベル、A1ビットが“H”レベルの時にWCB
Rサイクルを行うと、BITDC信号が立ち上がる。D
Cバーンインテストモードの終了後、RORサイクルを
実行することによりBITDC信号は“L”レベルに下
がる。図9は、図1中のローデコーダ回路6およびワー
ド線駆動回路8の一部を取り出して一例を示す回路図で
ある。ここで、PRn、/PRnはセルブロックn用の
プリチャージ信号、70は差動回路、PRCHPは差動
回路70から出力するプリチャージ信号である。
【0041】71は内部ローアドレス信号A2R、/A
2R、A3R、/A3R、A4R、/A4Rの組み合わ
せ信号をデコードしてXAi(i=0〜7)信号を出力
するナンド回路である。
2R、A3R、/A3R、A4R、/A4Rの組み合わ
せ信号をデコードしてXAi(i=0〜7)信号を出力
するナンド回路である。
【0042】72は内部ローアドレス信号A5R、/A
5R、A6R、/A6R、A7R、/A7Rの組み合わ
せ信号をデコードしてXBj(i=0〜7)信号を出力
するナンド回路である。
5R、A6R、/A6R、A7R、/A7Rの組み合わ
せ信号をデコードしてXBj(i=0〜7)信号を出力
するナンド回路である。
【0043】73は前記PRCHP信号がゲートに入力
するプリチャージ負荷用のPMOSトランジスタ負荷を
有し、前記XAi信号およびXBj信号および/RSP
n信号(ワード線WLの選択を許可するための信号)を
デコードするナンド回路である。
するプリチャージ負荷用のPMOSトランジスタ負荷を
有し、前記XAi信号およびXBj信号および/RSP
n信号(ワード線WLの選択を許可するための信号)を
デコードするナンド回路である。
【0044】74は前記PRCHP信号がゲートに入力
するプリチャージ負荷用のPMOSトランジスタを有
し、内部アドレス信号(A0R、/A0R)、(A1
R、/A1R)の組み合わせ信号および前記/RSPn
信号をデコードするナンド回路であり、本例では1つの
セルブロックに4個設けられている。
するプリチャージ負荷用のPMOSトランジスタを有
し、内部アドレス信号(A0R、/A0R)、(A1
R、/A1R)の組み合わせ信号および前記/RSPn
信号をデコードするナンド回路であり、本例では1つの
セルブロックに4個設けられている。
【0045】75は前記ナンド回路(ローデコーダ)7
4の出力により選択駆動される第1のワード線駆動回
路、76は前記ナンド回路(ローデコーダ)73の出力
により選択駆動される第2のワード線駆動回路である。
4の出力により選択駆動される第1のワード線駆動回
路、76は前記ナンド回路(ローデコーダ)73の出力
により選択駆動される第2のワード線駆動回路である。
【0046】WL0nは前記第1のワード線駆動回路7
5の各出力ノードに各一端側が接続されたワ−ド線(本
例では1つのセルブロックに4本)であり、各他端側は
それぞれ1群の第2のワ−ド線駆動回路76の駆動電圧
源ノードに接続されている。WDRVnjは上記ワード
線WL0nの電圧、/WDRVnjは上記ワード線電圧
WDRVnjのレベルが反転されたものである。WLは
前記1群の第2のワード線駆動回路76の各出力ノード
に各一端側が接続されたワ−ド線である。
5の各出力ノードに各一端側が接続されたワ−ド線(本
例では1つのセルブロックに4本)であり、各他端側は
それぞれ1群の第2のワ−ド線駆動回路76の駆動電圧
源ノードに接続されている。WDRVnjは上記ワード
線WL0nの電圧、/WDRVnjは上記ワード線電圧
WDRVnjのレベルが反転されたものである。WLは
前記1群の第2のワード線駆動回路76の各出力ノード
に各一端側が接続されたワ−ド線である。
【0047】前記第1のワード線駆動回路75は、駆動
電圧源ノードとワード線WL0nとの間に接続されたワ
ード線駆動用PMOSトランジスタTPと、ワード線と
VSSノードとの間に接続されたNMOSトランジスタ7
7と、VCCノードと駆動回路入力ノードとの間に接続さ
れたプルアップ用PMOSトランジスタ78と、上記駆
動回路入力ノードと上記プルアップ用PMOSトランジ
スタ78のゲートとの間に接続されたインバータ79と
からなる。
電圧源ノードとワード線WL0nとの間に接続されたワ
ード線駆動用PMOSトランジスタTPと、ワード線と
VSSノードとの間に接続されたNMOSトランジスタ7
7と、VCCノードと駆動回路入力ノードとの間に接続さ
れたプルアップ用PMOSトランジスタ78と、上記駆
動回路入力ノードと上記プルアップ用PMOSトランジ
スタ78のゲートとの間に接続されたインバータ79と
からなる。
【0048】また、前記第2のワード線駆動回路76
は、駆動電圧源ノードとワード線WLとの間に接続され
たワード線駆動用PMOSトランジスタTPと、ワード
線とVSSノードとの間に接続されたNMOSトランジス
タ77と、VCCノードと駆動回路入力ノードとの間に接
続されたプルアップ用PMOSトランジスタ78と、上
記駆動回路入力ノードと上記プルアップ用PMOSトラ
ンジスタ78のゲートとの間に接続されたインバータ7
9と、前記ワード線WLの一端に接続され、前記ワード
線電圧/WDRVnjがゲートに入力するノイズキラー
用のNMOSトランジスタTNとからなる。
は、駆動電圧源ノードとワード線WLとの間に接続され
たワード線駆動用PMOSトランジスタTPと、ワード
線とVSSノードとの間に接続されたNMOSトランジス
タ77と、VCCノードと駆動回路入力ノードとの間に接
続されたプルアップ用PMOSトランジスタ78と、上
記駆動回路入力ノードと上記プルアップ用PMOSトラ
ンジスタ78のゲートとの間に接続されたインバータ7
9と、前記ワード線WLの一端に接続され、前記ワード
線電圧/WDRVnjがゲートに入力するノイズキラー
用のNMOSトランジスタTNとからなる。
【0049】図9の回路は、図10のタイミング波形図
に示すような動作例を実現するように論理構成されてい
る。即ち、BITDC信号が“L”レベルであれば、通
常動作であれ、自動リフレッシュ動作であれ、メモリセ
ルアレイ1における活性化されたn個のメモリセルブロ
ック内で1本のワード線WLが選択される。しかし、B
ITDC信号が“H”レベルとなり、内部ローアドレス
信号の真補信号(RABj、/RABj)が両方共
“H”レベルになれば、ナンド回路71〜74の選択能
力は無くなり、全てのナンド回路71〜74の出力が
“L”レベルに選択された状態となるので、全てのワー
ド線WLが立ち上がる。この時、全てのn個のメモリセ
ルブロックがやはり選択状態にされるならば、全ブロッ
クの全てのワード線WLが立ち上がることになる。図1
1は、図1中の予備ローデコーダ・ワード線駆動回路1
3の一例を示す回路図である。
に示すような動作例を実現するように論理構成されてい
る。即ち、BITDC信号が“L”レベルであれば、通
常動作であれ、自動リフレッシュ動作であれ、メモリセ
ルアレイ1における活性化されたn個のメモリセルブロ
ック内で1本のワード線WLが選択される。しかし、B
ITDC信号が“H”レベルとなり、内部ローアドレス
信号の真補信号(RABj、/RABj)が両方共
“H”レベルになれば、ナンド回路71〜74の選択能
力は無くなり、全てのナンド回路71〜74の出力が
“L”レベルに選択された状態となるので、全てのワー
ド線WLが立ち上がる。この時、全てのn個のメモリセ
ルブロックがやはり選択状態にされるならば、全ブロッ
クの全てのワード線WLが立ち上がることになる。図1
1は、図1中の予備ローデコーダ・ワード線駆動回路1
3の一例を示す回路図である。
【0050】ここで、81はゲートにデコードすべきア
ドレス信号が入力するノア入力用のNMOSトランジス
タであり、それぞれのソースは接地され、それぞれのド
レインは対応して例えばポリシリコンからなるヒューズ
素子Fを介して一括接続されている。このヒューズ素子
Fは、デコードすべきアドレスに応じて切断される。8
2はプリチャージ用のPMOSトランジスタ、83はプ
ルアップ用のPMOSトランジスタ、84はインバー
タ、85はナンドゲートである。
ドレス信号が入力するノア入力用のNMOSトランジス
タであり、それぞれのソースは接地され、それぞれのド
レインは対応して例えばポリシリコンからなるヒューズ
素子Fを介して一括接続されている。このヒューズ素子
Fは、デコードすべきアドレスに応じて切断される。8
2はプリチャージ用のPMOSトランジスタ、83はプ
ルアップ用のPMOSトランジスタ、84はインバー
タ、85はナンドゲートである。
【0051】図11の回路は、以下に述べるような動作
を実現するように論理構成されている。即ち、通常動作
時(BITDC信号が“L”レベル)には、切断状態の
ヒューズ素子Fに接続されているノア入力用トランジス
タ81のゲートに入力するアドレス信号のみが“H”レ
ベルであれば、/RSP信号が“L”レベル、RSP信
号が“H”レベルとなる。そして、ブロック選択信号R
SLnで選択されたブロックで同期信号XVLDが
“L”レベルから“H”レベルに立ち上がった時に、/
RSPn信号は“L”レベルのままを保ち、SWSn信
号が“L”レベルから“H”レベルに立ち上がるので、
アドレス信号A0Rまたは/A0Rの論理レベルに応じ
て予備ワード線SWLi(i=0、1)が選択される。
を実現するように論理構成されている。即ち、通常動作
時(BITDC信号が“L”レベル)には、切断状態の
ヒューズ素子Fに接続されているノア入力用トランジス
タ81のゲートに入力するアドレス信号のみが“H”レ
ベルであれば、/RSP信号が“L”レベル、RSP信
号が“H”レベルとなる。そして、ブロック選択信号R
SLnで選択されたブロックで同期信号XVLDが
“L”レベルから“H”レベルに立ち上がった時に、/
RSPn信号は“L”レベルのままを保ち、SWSn信
号が“L”レベルから“H”レベルに立ち上がるので、
アドレス信号A0Rまたは/A0Rの論理レベルに応じ
て予備ワード線SWLi(i=0、1)が選択される。
【0052】また、ヒューズ素子Fが切断されていない
場合に任意のノア入力アドレス信号が“H”レベルに立
ち上がるか、または、切断状態のヒューズ素子Fに接続
されているノア入力用トランジスタ以外のノア入力用ト
ランジスタ81のゲートに入力するアドレス信号が
“H”レベルに立ち上がれば、/RSP信号が“H”レ
ベル、RSP信号が“L”レベルとなり、XVLD信号
と共に/RSPn信号が立ち上がり、図10に示したよ
うにワード線WLを選択する。このような動作により、
BITDC信号が“L”レベルであれば、予備ワード線
SWLiとワード線WLとが同時に選択されることは有
り得ない。
場合に任意のノア入力アドレス信号が“H”レベルに立
ち上がるか、または、切断状態のヒューズ素子Fに接続
されているノア入力用トランジスタ以外のノア入力用ト
ランジスタ81のゲートに入力するアドレス信号が
“H”レベルに立ち上がれば、/RSP信号が“H”レ
ベル、RSP信号が“L”レベルとなり、XVLD信号
と共に/RSPn信号が立ち上がり、図10に示したよ
うにワード線WLを選択する。このような動作により、
BITDC信号が“L”レベルであれば、予備ワード線
SWLiとワード線WLとが同時に選択されることは有
り得ない。
【0053】ところが、DCバーインモードに入り、B
ITDC信号が“H”レベルとなると、内部ローアドレ
ス信号は全て“H”レベルになるので、/RSP信号と
RSP信号とが共に“H”レベルになる。
ITDC信号が“H”レベルとなると、内部ローアドレ
ス信号は全て“H”レベルになるので、/RSP信号と
RSP信号とが共に“H”レベルになる。
【0054】従って、XVLD信号が立ち上がると共に
SWSn信号も/RSPn信号も一緒に立ち上がり、予
備ワード線SWLiもワード線WLも全て立ち上がる。
これにより、通常のワード線WLも予備ワード線SWL
iも同様にDCストレスがかかるようになる。図12
は、図1中のメモリセルアレイ1の1カラム分およびセ
ル周辺回路の一部を取り出して一例を示す回路図であ
る。
SWSn信号も/RSPn信号も一緒に立ち上がり、予
備ワード線SWLiもワード線WLも全て立ち上がる。
これにより、通常のワード線WLも予備ワード線SWL
iも同様にDCストレスがかかるようになる。図12
は、図1中のメモリセルアレイ1の1カラム分およびセ
ル周辺回路の一部を取り出して一例を示す回路図であ
る。
【0055】ここで、MCは行列状に配置されたメモリ
セルのうち代表的に2個を示しており、それぞれトラン
スファゲート用のMOSトランジスタ(セルトランジス
タ)TのソースにメモリセルのキャパシタCの一端が接
続され、このキャパシタCの他端がキャパシタ配線(例
えばプレート電位VPL)に接続されている。そして、
同一行のセルトランジスタTのゲートにはワード線WL
ni、WL (n+1)j(代表的に2本を示す。)が接続さ
れ、同一列のセルトランジスタTのドレインにはビット
線BLnk、/BLnk(代表的に1対を示す。)が接続さ
れている。
セルのうち代表的に2個を示しており、それぞれトラン
スファゲート用のMOSトランジスタ(セルトランジス
タ)TのソースにメモリセルのキャパシタCの一端が接
続され、このキャパシタCの他端がキャパシタ配線(例
えばプレート電位VPL)に接続されている。そして、
同一行のセルトランジスタTのゲートにはワード線WL
ni、WL (n+1)j(代表的に2本を示す。)が接続さ
れ、同一列のセルトランジスタTのドレインにはビット
線BLnk、/BLnk(代表的に1対を示す。)が接続さ
れている。
【0056】センスアンプ回路SAは、例えばNチャネ
ルセンスアンプNSAおよびPチャネルセンスアンプP
SAからなるラッチ型回路が用いられている。91はN
チャネルセンスアンプNSA用の活性化制御用(駆動)
トランジスタ、92はPチャネルセンスアンプPSA用
の活性化制御用(駆動)トランジスタ、93はオアゲー
ト、94はアンドゲート、95はナンドゲートである。
ルセンスアンプNSAおよびPチャネルセンスアンプP
SAからなるラッチ型回路が用いられている。91はN
チャネルセンスアンプNSA用の活性化制御用(駆動)
トランジスタ、92はPチャネルセンスアンプPSA用
の活性化制御用(駆動)トランジスタ、93はオアゲー
ト、94はアンドゲート、95はナンドゲートである。
【0057】ビット線トランスファゲートTGは、セン
スアンプSAの一対の入力ノードとビット線対(BL、
/BL)との間に挿入されたNMOSトランジスタから
なり、このトランジスタのゲートにトランスファゲート
制御信号φT が入力することにより、センスアンプSA
とビット線対(BL、/BL)との接続を制御するため
に用いられる。なお、表示の簡単化のために、センスア
ンプ回路SAにより増幅された情報をデータ線対(図示
せず)に伝達するためにカラム選択線(図示せず)によ
り制御されるカラム選択回路用トランスファゲートは省
略してある。
スアンプSAの一対の入力ノードとビット線対(BL、
/BL)との間に挿入されたNMOSトランジスタから
なり、このトランジスタのゲートにトランスファゲート
制御信号φT が入力することにより、センスアンプSA
とビット線対(BL、/BL)との接続を制御するため
に用いられる。なお、表示の簡単化のために、センスア
ンプ回路SAにより増幅された情報をデータ線対(図示
せず)に伝達するためにカラム選択線(図示せず)によ
り制御されるカラム選択回路用トランスファゲートは省
略してある。
【0058】ビット線プリチャージ・イコライズ回路1
1は、ビット線イコライズ信号EQLにより制御され、
センスアンプSAの両側のビット線対(BL、/BL)
をビット線プリチャージ電位VBLにプリチャージすると
共に等電位にするために用いられる。
1は、ビット線イコライズ信号EQLにより制御され、
センスアンプSAの両側のビット線対(BL、/BL)
をビット線プリチャージ電位VBLにプリチャージすると
共に等電位にするために用いられる。
【0059】/CENB信号発生回路96は、センスア
ンプ回路SAおよびその出力側の回路の動作(例えばリ
ード動作の場合には、カラムアドレスを取り込んでカラ
ム選択線を立ち上げる動作、データ線対に接続されてい
るバッファ回路(図示せず)を活性化させることにより
データ線対の情報を増幅して出力バッファ回路(図示せ
ず)にデータ転送し、チップ外部へ出力する等の動作)
を活性化するための/CENB信号を発生するものであ
る。
ンプ回路SAおよびその出力側の回路の動作(例えばリ
ード動作の場合には、カラムアドレスを取り込んでカラ
ム選択線を立ち上げる動作、データ線対に接続されてい
るバッファ回路(図示せず)を活性化させることにより
データ線対の情報を増幅して出力バッファ回路(図示せ
ず)にデータ転送し、チップ外部へ出力する等の動作)
を活性化するための/CENB信号を発生するものであ
る。
【0060】図12の回路は、以下に述べるような動作
例を実現するように論理構成されている。即ち、BIT
DC信号が“L”レベルの通常動作時には、センスアン
プ活性化信号SENが立ち上がれば、Nチャネルセンス
アンプNSAが活性化され、次に、センスアンプ活性化
信号SEPが立ち上がれば、PチャネルセンスアンプP
SAが活性化される。その後、/CENB信号が“L”
レベルに移行し、カラム系の動作を開始する。
例を実現するように論理構成されている。即ち、BIT
DC信号が“L”レベルの通常動作時には、センスアン
プ活性化信号SENが立ち上がれば、Nチャネルセンス
アンプNSAが活性化され、次に、センスアンプ活性化
信号SEPが立ち上がれば、PチャネルセンスアンプP
SAが活性化される。その後、/CENB信号が“L”
レベルに移行し、カラム系の動作を開始する。
【0061】BITDC信号が“H”レベルになると、
NチャネルセンスアンプNSAおよびPチャネルセンス
アンプPSAは共に活性化されず、さらに、CENB信
号が“H”レベルを保ち、カラム系の動作も禁止され
る。図13は、図12中のφT 信号・EQL信号を発生
するためのφT ・EQL信号発生回路の一例を示す回路
図である。
NチャネルセンスアンプNSAおよびPチャネルセンス
アンプPSAは共に活性化されず、さらに、CENB信
号が“H”レベルを保ち、カラム系の動作も禁止され
る。図13は、図12中のφT 信号・EQL信号を発生
するためのφT ・EQL信号発生回路の一例を示す回路
図である。
【0062】ここで、100は差動回路、101〜10
7はインバータ、108〜110はナンドゲートであ
る。WLDOWNはワード線WLが立ち上がるまでは
“H”レベルになる信号である。
7はインバータ、108〜110はナンドゲートであ
る。WLDOWNはワード線WLが立ち上がるまでは
“H”レベルになる信号である。
【0063】図13の回路は、以下に述べるような動作
例を実現するように論理構成されている。即ち、BIT
DC信号が“L”レベルの通常動作時には、ブロック選
択信号RSLnで選択されたブロックにおいて、/RA
S信号直後に“L”レベルに落ちる/RSTR信号に同
期して(WLDOWN信号はワード線WLが立ち上がる
までは“H”レベルなので、この場合は無関係)、BL
HZ信号が“L”レベルに落ち、選択されたメモリセル
ブロックのビット線対(BL、/BL)のイコライズ動
作を停止してワード線WLの立ち上がりを待つ。
例を実現するように論理構成されている。即ち、BIT
DC信号が“L”レベルの通常動作時には、ブロック選
択信号RSLnで選択されたブロックにおいて、/RA
S信号直後に“L”レベルに落ちる/RSTR信号に同
期して(WLDOWN信号はワード線WLが立ち上がる
までは“H”レベルなので、この場合は無関係)、BL
HZ信号が“L”レベルに落ち、選択されたメモリセル
ブロックのビット線対(BL、/BL)のイコライズ動
作を停止してワード線WLの立ち上がりを待つ。
【0064】BITDC信号が“H”レベルになると、
φT 信号、EQL信号が共に“H”レベルにクランプさ
れる。これにより、全てのビット線対(BL、/BL)
はビット線プリチャージ電位VBLと同電位になる。図1
4は、図1中のビット線プリチャージ電位(VBL)発生
回路12の一例を示す回路図である。ここで、P2〜P
5はPMOSトランジスタ、N6〜N10はNMOSト
ランジスタ、111はインバータ回路である。
φT 信号、EQL信号が共に“H”レベルにクランプさ
れる。これにより、全てのビット線対(BL、/BL)
はビット線プリチャージ電位VBLと同電位になる。図1
4は、図1中のビット線プリチャージ電位(VBL)発生
回路12の一例を示す回路図である。ここで、P2〜P
5はPMOSトランジスタ、N6〜N10はNMOSト
ランジスタ、111はインバータ回路である。
【0065】図14の回路は、以下に述べるような動作
例を実現するように構成されている。即ち、BITDC
信号が“L”レベルの通常動作時には、0.5×VCCの
VBL電位を出力する。BITDC信号が“H”レベルに
なると、VBLは強制的に“L”レベルになり、全てのビ
ット線対(BL、/BL)は“L”レベルに固定され
る。図15は、図1中のワード線駆動電圧源7(VPP発
生回路)およびVPP−VCC短絡回路14の一例を示す回
路図である。
例を実現するように構成されている。即ち、BITDC
信号が“L”レベルの通常動作時には、0.5×VCCの
VBL電位を出力する。BITDC信号が“H”レベルに
なると、VBLは強制的に“L”レベルになり、全てのビ
ット線対(BL、/BL)は“L”レベルに固定され
る。図15は、図1中のワード線駆動電圧源7(VPP発
生回路)およびVPP−VCC短絡回路14の一例を示す回
路図である。
【0066】ここで、120はVPP発生用の昇圧回路、
121はインバータ回路、122はノアゲート、CPは
容量素子、D…はダイオード、R1、R2は抵抗素子、
123はPMOSトランジスタ、124は差動回路、1
25は比較回路である。
121はインバータ回路、122はノアゲート、CPは
容量素子、D…はダイオード、R1、R2は抵抗素子、
123はPMOSトランジスタ、124は差動回路、1
25は比較回路である。
【0067】図15の回路は、以下に述べるような動作
例を実現するように構成されている。即ち、BITDC
信号が“L”レベルの通常動作時には、VPPライン−V
CCライン間のPMOSトランジスタ123はオフしてお
り、VPPライン−VCCライン間の昇圧回路120が働
き、基準電位Vref1に対応するリミット電位までチップ
内でワード線駆動用電位VPPを発生する。BITDC信
号が“H”レベルになると、昇圧回路120は非動作状
態にされ、代わりに、VPP−VCC短絡回路14が動作状
態にされ、ワード線駆動用電位VPPは外部電源電位VCC
に等しくなる。
例を実現するように構成されている。即ち、BITDC
信号が“L”レベルの通常動作時には、VPPライン−V
CCライン間のPMOSトランジスタ123はオフしてお
り、VPPライン−VCCライン間の昇圧回路120が働
き、基準電位Vref1に対応するリミット電位までチップ
内でワード線駆動用電位VPPを発生する。BITDC信
号が“H”レベルになると、昇圧回路120は非動作状
態にされ、代わりに、VPP−VCC短絡回路14が動作状
態にされ、ワード線駆動用電位VPPは外部電源電位VCC
に等しくなる。
【0068】次に、本発明のDRAMの第2実施例とし
て、チップ外部から与えられる電源電圧VCCをワード線
駆動用電圧として供給し、上記電源電圧VCCをチップ上
で降圧した内部降圧電圧VDDをメモリセル周辺回路の電
源として供給するための電源降圧回路を使用している場
合について説明する。
て、チップ外部から与えられる電源電圧VCCをワード線
駆動用電圧として供給し、上記電源電圧VCCをチップ上
で降圧した内部降圧電圧VDDをメモリセル周辺回路の電
源として供給するための電源降圧回路を使用している場
合について説明する。
【0069】この第2実施例のDRAMにおいては、図
16に示すように、DCバーインモードテストに際して
電源降圧回路130の出力ノードを外部電源端子に例え
ば短絡接続するためのVCC−VDD短絡回路131を設け
ることが望ましい。
16に示すように、DCバーインモードテストに際して
電源降圧回路130の出力ノードを外部電源端子に例え
ば短絡接続するためのVCC−VDD短絡回路131を設け
ることが望ましい。
【0070】これにより、DCバーインモードに設定し
た時、メモリセルのトランスファーゲートのみならず、
その他の回路のトランジスタの絶縁膜のストレスも通常
使用の値よりも高くして電圧ストレスを加速することが
可能になる。図16は、上記電源降圧回路130および
VCC−VDD短絡回路131の一例を示す回路図である。
ここで、132はインバータ、133、134はPMO
Sトランジスタ、135は比較回路、R3、R4は抵抗
素子である。
た時、メモリセルのトランスファーゲートのみならず、
その他の回路のトランジスタの絶縁膜のストレスも通常
使用の値よりも高くして電圧ストレスを加速することが
可能になる。図16は、上記電源降圧回路130および
VCC−VDD短絡回路131の一例を示す回路図である。
ここで、132はインバータ、133、134はPMO
Sトランジスタ、135は比較回路、R3、R4は抵抗
素子である。
【0071】図17は、上述したような本発明のDRA
Mに対する時短方式のDCバーインテストモードの設定
サイクル、DCストレステストサイクル、テストからの
抜け出しサイクルの動作例を示すタイミング波形図であ
る。この時短方式のDCバーインテストモードは、以下
のステップにしたがって実行される。
Mに対する時短方式のDCバーインテストモードの設定
サイクル、DCストレステストサイクル、テストからの
抜け出しサイクルの動作例を示すタイミング波形図であ
る。この時短方式のDCバーインテストモードは、以下
のステップにしたがって実行される。
【0072】第1ステップ:WCBRサイクルを実行す
ると共に、アドレス信号のA0Rビットを“L”レベ
ル、A1Rビットを“H”レベルにしてテストモード信
号を発生させる。
ると共に、アドレス信号のA0Rビットを“L”レベ
ル、A1Rビットを“H”レベルにしてテストモード信
号を発生させる。
【0073】第2ステップ:以下の設定を行う。(CT
j、/CTj)信号=“L”レベルEQL信号、φT 信
号=“H”レベル、SEP信号、SEN信号=“L”レ
ベル、VBL=“L”レベル、VPP=VCC、VDD=VCC
(電源降圧回路を用いる場合)。 第3ステップ:第2ステップにおけるVBL、VPP、VDD
の設定が完了するのに充分な時間tRP(〜数μ秒)を確
保する。 第4ステップ:VCC電位をバーインを行うべき高電圧に
引き上げる。 第5ステップ:ロングCBRサイクルを実行し、全ての
ワード線WLに同時に必要な時間だけDCストレスをか
ける。 第6ステップ:RORサイクルのクロックを入力し、D
Cバーインモードから抜け出す。
j、/CTj)信号=“L”レベルEQL信号、φT 信
号=“H”レベル、SEP信号、SEN信号=“L”レ
ベル、VBL=“L”レベル、VPP=VCC、VDD=VCC
(電源降圧回路を用いる場合)。 第3ステップ:第2ステップにおけるVBL、VPP、VDD
の設定が完了するのに充分な時間tRP(〜数μ秒)を確
保する。 第4ステップ:VCC電位をバーインを行うべき高電圧に
引き上げる。 第5ステップ:ロングCBRサイクルを実行し、全ての
ワード線WLに同時に必要な時間だけDCストレスをか
ける。 第6ステップ:RORサイクルのクロックを入力し、D
Cバーインモードから抜け出す。
【0074】なお、上記実施例では、バーンインに際し
ての電圧ストレステストを例にとって説明したが、本発
明は、温度加速に関係なく電圧ストレステストを行う場
合にも有効であることはいうまでもない。
ての電圧ストレステストを例にとって説明したが、本発
明は、温度加速に関係なく電圧ストレステストを行う場
合にも有効であることはいうまでもない。
【0075】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、ウェハー状態あるいはパッケージに封入した
後の状態で所望の直流電圧ストレステストモードを設定
する場合に、電圧ストレステスト専用パッドを必要とせ
ず、通常動作モードに必要とされる回路以外の回路を極
力無くし、チップ面積の増大を最小限に抑制することが
できる。
によれば、ウェハー状態あるいはパッケージに封入した
後の状態で所望の直流電圧ストレステストモードを設定
する場合に、電圧ストレステスト専用パッドを必要とせ
ず、通常動作モードに必要とされる回路以外の回路を極
力無くし、チップ面積の増大を最小限に抑制することが
できる。
【図1】本発明の第1実施例に係る時短方式のDCバー
インテストモードを搭載したDRAMの一部を示すブロ
ック図。
インテストモードを搭載したDRAMの一部を示すブロ
ック図。
【図2】図1中のローアドレス用のアドレスバッファ回
路の一部を取り出して一例を示す回路図。
路の一部を取り出して一例を示す回路図。
【図3】図1中のリフレッシュ用アドレスカウンタの1
段分およびバーンインテストモード制御回路の一部を取
り出して一例を示す回路図。
段分およびバーンインテストモード制御回路の一部を取
り出して一例を示す回路図。
【図4】図1中のアドレス切換回路の一部を取り出して
一例を示す回路図。
一例を示す回路図。
【図5】図2乃至図4の回路の通常動作時の動作例を示
すタイミング波形図。
すタイミング波形図。
【図6】図2乃至図4の回路のリフレッシュ動作時の動
作例を示すタイミング波形図。
作例を示すタイミング波形図。
【図7】図2乃至図4の回路の時短方式のDCバーイン
テストモード時の動作例を示すタイミング波形図。
テストモード時の動作例を示すタイミング波形図。
【図8】図1中のバーンインテストモード信号発生回路
の一例および動作波形の一例を示す図。
の一例および動作波形の一例を示す図。
【図9】図1中のローデコーダ回路、ワード線駆動回路
の一部を取り出して一例を示す回路図。
の一部を取り出して一例を示す回路図。
【図10】図8の回路の動作波形の一例を示す波形図。
【図11】図1中の予備ローデコーダ・ワード線駆動回
路の一例を示す回路図。
路の一例を示す回路図。
【図12】図1中のメモリセルアレイの1カラム分およ
びセル周辺回路の一部を取り出して一例を示す回路図。
びセル周辺回路の一部を取り出して一例を示す回路図。
【図13】図12中のφT 信号・EQL信号を発生する
ためのφT ・EQL信号発生回路の一例を示す回路図。
ためのφT ・EQL信号発生回路の一例を示す回路図。
【図14】図1中のVBL発生回路の一例を示す回路図。
【図15】図1中のワード線駆動電圧源およびVPP−V
CC短絡回路の一例を示す回路図。
CC短絡回路の一例を示す回路図。
【図16】本発明の第2実施例に係るDRAMに設けら
れる電源降圧回路およびVCC−VDD短絡回路の一例を示
す回路図。
れる電源降圧回路およびVCC−VDD短絡回路の一例を示
す回路図。
【図17】本発明のDRAMに対する時短方式のDCバ
ーインテストモードの設定サイクル、DCストレステス
トサイクル、テスト抜け出しサイクルを示すタイミング
図。
ーインテストモードの設定サイクル、DCストレステス
トサイクル、テスト抜け出しサイクルを示すタイミング
図。
1…メモリセルアレイ、2(2a、2b)…外部端子、
3…アドレスバッファ回路、4…リフレッシュ用アドレ
スカウンタ、5…アドレス切換回路、6…ローデコーダ
回路(ワード線選択回路)、7…ワード線駆動用電圧
源、8…ワード線駆動回路、9…カラムデコーダ回路、
10…DRAM回路、11…ビット線プリチャージ・イ
コライズ回路、12…ビット線プリチャージ電位(VB
L)発生回路、13…予備ローデコーダ・ワード線駆動
回路、14…VPP−VCC短絡回路、20…バーンインテ
ストモード信号発生回路、21…バーンインテストモー
ド制御回路、36…バーンインテストモード制御回路用
二入力ノアゲート、120…昇圧回路、130…電源降
圧回路、131…VCC−VDD短絡回路、MC…メモリセ
ル、T…セルトランジスタ、WL0、WL…ワード線、
SWL…予備ワード線、BL、/BL…ビット線、TP
…ワード線駆動用PMOSトランジスタ、SA…センス
アンプ回路、CS…カラム選択回路、TG…ビット線ト
ランスファゲート、BITDC…バーンインテストモー
ド信号。
3…アドレスバッファ回路、4…リフレッシュ用アドレ
スカウンタ、5…アドレス切換回路、6…ローデコーダ
回路(ワード線選択回路)、7…ワード線駆動用電圧
源、8…ワード線駆動回路、9…カラムデコーダ回路、
10…DRAM回路、11…ビット線プリチャージ・イ
コライズ回路、12…ビット線プリチャージ電位(VB
L)発生回路、13…予備ローデコーダ・ワード線駆動
回路、14…VPP−VCC短絡回路、20…バーンインテ
ストモード信号発生回路、21…バーンインテストモー
ド制御回路、36…バーンインテストモード制御回路用
二入力ノアゲート、120…昇圧回路、130…電源降
圧回路、131…VCC−VDD短絡回路、MC…メモリセ
ル、T…セルトランジスタ、WL0、WL…ワード線、
SWL…予備ワード線、BL、/BL…ビット線、TP
…ワード線駆動用PMOSトランジスタ、SA…センス
アンプ回路、CS…カラム選択回路、TG…ビット線ト
ランスファゲート、BITDC…バーンインテストモー
ド信号。
Claims (8)
- 【請求項1】 DRAM回路と、 上記DRAM回路の通常動作時に使用される外部端子の
一部から入力する所定の信号に基ずいて電圧ストレステ
ストモード信号を発生する電圧ストレステストモード信
号発生回路と、 この電圧ストレステストモード信号発生回路からのテス
トモード信号を受け、前記DRAM回路のリフレッシュ
用アドレスカウンタの出力信号の全てを同一レベルに固
定することにより、DRAM回路のワード線駆動回路が
全てのワード線を同時に駆動するように制御する制御回
路とを具備することを特徴とする半導体記憶装置。 - 【請求項2】 請求項1記載の半導体記憶装置におい
て、 前記DRAM回路は、 複数個のダイナミック型メモリセルが行列状に配置され
たメモリセルアレイと、 このメモリセルアレイの同一行のメモリセルに接続され
るワード線と、 上記メモリセルアレイの同一列のメモリセルに接続され
るビット線と、 このビット線に接続され、ビット線イコライズ信号によ
りオン/オフ制御され、ビット線をビット線プリチャー
ジ電位にプリチャージするためのビット線プリチャージ
回路と、 外部から電源電圧、アドレス信号および各種の制御信号
が入力する外部端子と、 この外部端子の一部から入力する外部アドレス信号を増
幅するアドレスバッファ回路と、 前記メモリセルのリフレッシュ動作のためのリフレッシ
ュアドレス信号を生成するリフレッシュ用アドレスカウ
ンタと、 このリフレッシュ用アドレスカウンタの出力信号および
前記アドレスバッファ回路のローアドレス信号出力のい
ずれかを選択するためのアドレス切換回路と、 このアドレス切換回路から出力する内部ローアドレス信
号に応じて任意の行を選択するワード線選択機能を有す
るローデコーダ回路と、 ワード線駆動用電圧源と前記ワード線との間に接続され
た少なくとも1つのワード線駆動用MOSトランジスタ
を有し、上記ローデコーダ回路の出力信号に応じて前記
ワード線を駆動するワード線駆動回路と、 前記メモリセルから前記ビット線に読み出される情報を
検知するセンスアンプ回路このセンスアンプ回路の入力
ノードと前記ビット線との間に挿入され、制御信号によ
りオン/オフ制御されるビット線トランスファゲートと
を具備することを特徴とする半導体記憶装置。 - 【請求項3】 請求項2記載の半導体記憶装置におい
て、 前記DRAM回路は、不良救済のための予備ワード線、
予備ローデコーダ・ワード線駆動回路を有し、 前記制御回路は、さらに、電圧ストレステストに際して
上記予備ワード線が選択駆動されるように制御すること
を特徴とする半導体記憶装置。 - 【請求項4】 請求項3記載の半導体記憶装置におい
て、 前記制御回路は、さらに、電圧ストレステストに際して
前記ビット線トランスファゲートおよび前記ビット線イ
コライズ回路をそれぞれオン状態に制御し、前記ビット
線プリチャージ電位を低レベルに制御し、前記センスア
ンプ回路およびその出力側の回路の動作を禁止するよう
に制御することを特徴とする半導体記憶装置。 - 【請求項5】 請求項2または3または4記載の半導体
記憶装置において、 前記ワード線駆動用電圧源は、半導体チップ外部の電源
である、または、半導体チップ外部から与えられる電源
電圧をチップ上で昇圧してワード線駆動用電圧を生成す
る昇圧回路であり、このワード線駆動用電圧を前記ワー
ド線駆動回路の電源として供給することを特徴とする半
導体記憶装置。 - 【請求項6】 請求項5記載の半導体記憶装置におい
て、 前記制御回路は、さらに、電圧ストレステストに際して
前記昇圧回路の出力ノードを外部電源端子に接続するよ
うに制御することを特徴とする半導体記憶装置。 - 【請求項7】 請求項2または3または4項に記載の半
導体記憶装置において、 前記DRAM回路は、さらに、半導体チップ外部から与
えられる電源電圧をチップ上で降圧してメモリセル周辺
回路の電源として供給する電源降圧回路を有し、 前記制御回路は、さらに、電圧ストレステストに際して
上記電源降圧回路の出力ノードを外部電源端子に接続す
るように制御することを特徴とする半導体記憶装置。 - 【請求項8】 請求項2乃至7のいずれか1項に記載の
半導体記憶装置において、 前記ダイナミック型メモリセルは、NチャネルMOSト
ランジスタからなるトランスファゲ−トを有し、 前記ワード線駆動回路の駆動用MOSトランジスタは、
PチャネルMOSトランジスタであることを特徴とする
半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04153482A JP3135681B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体記憶装置 |
KR1019930010501A KR950014099B1 (ko) | 1992-06-12 | 1993-06-10 | 반도체 기억장치 |
DE69320416T DE69320416T2 (de) | 1992-06-12 | 1993-06-11 | Halbleiter-Speichergerät mit Spannungstressprüfmodus |
EP93109368A EP0574002B1 (en) | 1992-06-12 | 1993-06-11 | Semiconductor memory device with voltage stress test mode |
US08/075,313 US5381373A (en) | 1992-06-12 | 1993-06-11 | Voltage stress test circuit for a DRAM |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04153482A JP3135681B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05342858A true JPH05342858A (ja) | 1993-12-24 |
JP3135681B2 JP3135681B2 (ja) | 2001-02-19 |
Family
ID=15563542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04153482A Expired - Fee Related JP3135681B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3135681B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6600685B2 (en) | 2001-05-14 | 2003-07-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device having test mode |
KR100510480B1 (ko) * | 1999-02-25 | 2005-08-26 | 삼성전자주식회사 | 번-인 모드 데이터 기입회로 |
US7310753B2 (en) | 2004-06-29 | 2007-12-18 | Hynix Semiconductor Inc. | Internal signal test device and method thereof |
-
1992
- 1992-06-12 JP JP04153482A patent/JP3135681B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100510480B1 (ko) * | 1999-02-25 | 2005-08-26 | 삼성전자주식회사 | 번-인 모드 데이터 기입회로 |
US6600685B2 (en) | 2001-05-14 | 2003-07-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device having test mode |
US7310753B2 (en) | 2004-06-29 | 2007-12-18 | Hynix Semiconductor Inc. | Internal signal test device and method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP3135681B2 (ja) | 2001-02-19 |
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