JP2000090695A

JP2000090695A - 半導体記憶装置

Info

Publication number: JP2000090695A
Application number: JP11267196A
Authority: JP
Inventors: Junichi Okamura; 淳一岡村; Toru Furuyama; 透古山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-21
Filing date: 1999-09-21
Publication date: 2000-03-31

Abstract

(57)【要約】【目的】昇圧電圧がゲートに印加されるセルトランジス
タを積極的にスクリ−ニングの対象にしたいというＤＲ
ＡＭ特有の事情に鑑み、電圧ストレス試験時にワード線
駆動回路を介して全てのワード線あるいは通常動作時に
選択される本数以上のワード線に一斉に電圧ストレスを
印加し、バーンインの効率を著しく向上させる。また、
ワード線部分にＤＣ的な電圧ストレスを安定に印加す
る。【構成】ＤＲＡＭにおいて、ストレス試験制御信号に基
づいて、ワード線駆動回路が通常動作時に外部アドレス
信号入力に応じて選択される行より多くの行を選択する
ように制御する制御回路を具備する。また、セルトラン
ジスタがＮＭＯＳトランジスタの場合に、高電位側のワ
ード線駆動用トランジスタにＰＭＯＳトランジスタを用
い、このＰＭＯＳトランジスタのゲートをストレス試験
時に接地電位に固定してそのゲートノードを安定に維持
することを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にダイナミックＲＡＭ（以下、ＤＲＡＭとい
う）の例えばウェハー状態での不良のスクリーニングに
際して、メモリセルのトランスファゲ−トのスクリーニ
ングを行うために通常使用時よりも加速して電圧ストレ
スをかけるための回路に関する。

【０００２】

【従来の技術】一般に、半導体デバイスを製造出荷する
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリ−ニング
を行う。このスクリ−ニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリ−ニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くすることができる。

【０００３】従来、ＤＲＡＭのバーンインに際しては、
アドレス順にスキャンしてワ−ド線を順々にアクセスす
る方法が用いられている。この場合、ワ−ド線にゲート
が接続されたメモリセルのトランスファゲ−ト用のトラ
ンジスタ（以下、セルトランジスタという）についてみ
ると、周辺回路のトランジスタよりずっと少ない頻度で
しか電圧ストレスが印加されないことになる。例えば、
４メガＤＲＡＭについてみると、ワ−ド線は４０９６本
あるが、これらのうち１サイクルに選択される本数は４
本のみであり、セルトランジスタの試験は、１０２４サ
イクル行うことにより完了することになる。従って、セ
ルトランジスタのゲ−トは、周辺回路のトランジスタに
比べ１０２４分の１の時間しか電圧ストレスを受けない
ことになり、最大電界が印加されている実質時間が短か
いので、バーンインに長時間を必要とする。

【０００４】さらに、近年のＤＲＡＭは、メモリセルの
容量の電極に電源電圧の半分（Ｖcc／２）を印加するの
が一般的となっている。このため、容量の絶縁膜は、膜
厚が薄くても電界の面で緩和されるため、信頼性上問題
となることが少ない。これに対して、セルトランジスタ
のゲ−ト酸化膜は、セルトランジスタの選択時に昇圧さ
れた電位（例えば、１．５×Ｖcc近傍）が印加されるの
で、膜厚が厚くても厳しい電界が加わり、信頼性上問題
となる可能性が大きい。そこで、ＤＲＡＭのバーンイン
に際しては、特に昇圧電位がゲートに印加されるセルト
ランジスタを積極的にスクリ−ニングの対象にしたいと
ころである。

【０００５】上記したように、積極的にスクリ−ニング
の対象としたいセルトランジスタに少ない頻度でしか電
圧ストレスが印加されないという問題点を解決するため
に、本願発明者の一人により、不良のスクリ−ニング時
に全てのワード線あるいは通常動作時に選択される本数
以上のワード線に一斉に電圧ストレスを印加し得るよう
にし、セルトランジスタに対するストレス印加の効率を
向上し得る半導体メモリ装置を提案した（本願出願人の
出願に係る特願平１−１６９６３１号）。これにより、
ＤＲＡＭの場合、メモリセルのトランスファゲートの不
良のスクリ−ニングについては不良が十分に収束するレ
ベルになり、１ＭのＤＲＡＭや４ＭのＤＲＡＭにおける
不良の大半を占めるビット不良を高速に収束することが
可能になり、スクリ−ニングの効率を著しく向上するこ
とが可能になる。

【０００６】上記提案に係る半導体メモリ装置において
は、ＤＲＡＭのワード線に一斉に電圧ストレスを印加す
る手段の具体例として、（ａ）図８に示すように、不良
のスクリ−ニング時に、デコーダ２０の出力によりワ−
ド線駆動用のＮチャネル型のＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタという）１２をオン状態に制
御し、パッド１８に外部からＤＣ（直流）的あるいはＡ
Ｃ（交流）的に与えた所望の電圧ストレスを上記ＮＭＯ
Ｓトランジスタ１２およびワ−ド線ＷＬを介してセルト
ランジスタ１５のゲートに印加する構成、（ｂ）図９に
示すように、一端にワ−ド線駆動回路が接続されたワ−
ド線ＷＬの他端側に、不良のスクリ−ニング時にパッド
２６から与えられるゲート電圧によりオン状態となるよ
うに制御されるスイッチ用のＮＭＯＳトランジスタ２５
を接続し、パッド２７に外部から与えた所望の電圧スト
レスを上記スイッチ用トランジスタ２５およびワ−ド線
ＷＬを介してセルトランジスタ１５のゲートに印加する
構成などを示している。

【０００７】

【発明が解決しようとする課題】上記したように現在提
案中の半導体メモリ装置において、ＤＲＡＭの不良のス
クリ−ニング時に、パッドに所望のストレス電圧をＤＣ
的に印加してワード線駆動用ＮＭＯＳトランジスタおよ
びワ−ド線を介してセルトランジスタのゲートに印加す
る場合には、ワード線駆動用のＮＭＯＳトランジスタの
ゲートノードが浮遊状態になってリークによってレベル
が下がると、ワード線部分のＤＣ的な電圧ストレスが下
がっていくおそれがある。また、電圧ストレスをＡＣ的
に印加する場合には、ストレスを加えていない時間が存
在し、ストレス印加時間の効率が低下する。

【０００８】また、パッドに所望のストレス電圧を印加
してワ−ド線の他端側に接続されたスイッチ用のＮＭＯ
Ｓトランジスタおよびワ−ド線を介してセルトランジス
タのゲートに印加する場合には、ワード線駆動回路を介
することなく電圧ストレスを印加するので、セルトラン
ジスタとワード線駆動回路とに対して同時に電圧ストレ
ス試験を行なうことができず、ワ−ド線毎にスイッチ用
のＮＭＯＳトランジスタを付加するので、記憶装置のチ
ップ面積の増大を招く。

【０００９】そこで、ＤＲＡＭの電圧ストレス試験時に
ワード線に一斉に電圧ストレスを印加するために、現在
提案中の具体例よりも現実性がある提案が望まれるとこ
ろである。

【００１０】本発明は上記の事情に鑑みてなされたもの
で、電圧ストレス試験制御信号に基づいてワード線駆動
回路を介して全てのワード線あるいは通常動作時に選択
される本数以上のワード線に一斉に電圧ストレスを印加
でき、特に昇圧電位がゲートに印加されるセルトランジ
スタを積極的にスクリ−ニングの対象にしたいというＤ
ＲＡＭ特有の要求を満足しつつスクリ−ニングの効率を
著しく向上することが可能になる半導体記憶装置を提供
することを目的とする。

【００１１】また、ワード線駆動用トランジスタのゲー
トノードを固定することにより、ワード線部分にＤＣ的
な電圧ストレスを安定に印加することが可能になる半導
体記憶装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明は、トランスファ
ゲート用のＮチャネルＭＯＳトランジスタ及びこのＭＯ
Ｓトランジスタに接続されデータを記憶する容量とから
なるダイナミック型メモリセルと、上記メモリセルのＭ
ＯＳトランジスタのゲートに接続されたワード線と、入
力される電源電圧を昇圧して一定のワード線駆動電圧を
発生する電圧昇圧回路からなるワード線駆動電圧源と、
外部から入力されるアドレス信号を受けて内部アドレス
信号を発生するアドレス増幅回路と、上記ワード線駆動
電圧源に接続され、第１のノードと接地電位のノードと
の間に直列に接続されたプリチャージ回路とディスチャ
ージ回路とからなり、上記内部アドレス信号をデコード
し、上記プリチャージ回路と上記ディスチャージ回路と
の直列接続ノードから、第１の電圧と第２の電圧との間
で電圧が変化するワード線選択信号を出力するワード線
選択回路と、ソースが上記ワード線駆動電圧が得られる
上記第１のノードに接続され、ドレインが上記ワード線
に接続され、ゲートに上記ワード線選択信号が供給され
るＰチャネルＭＯＳトランジスタを有し、上記ワード線
選択信号に対応して上記ワード線を駆動するワード線駆
動回路とを具備し、上記プリチャージ回路がプリチャー
ジ回路とディスチャージ回路との上記直列接続ノードを
プリチャージしている第１の期間及び上記ワード線駆動
回路が対応するワード線を駆動している第２の期間に、
上記ワード線駆動電圧源は上記一定のワード線駆動用電
圧を発生することを特徴とする。

【００１３】本発明は、複数個のメモリセルが接続され
たワード線と、ワード線駆動用電圧が供給されるノード
と所定電位のノードとの間に直列に接続されたプリチャ
ージ回路とディスチャージ回路とからなり、アドレス信
号を受けて、ワード線の非選択時にはワード線駆動用電
圧にされ、ワード線の選択時には上記所定電位となるワ
ード線選択信号を、上記プリチャージ回路とディスチャ
ージ回路との直列接続ノードから出力するワード線選択
回路と、上記ワード線選択回路に接続され、上記プリチ
ャージ回路がディスチャージ回路との直列接続ノードを
プリチャージしている第１の期間とこれとは異なる第２
の期間に一定のワード線駆動用電圧を発生する電圧昇圧
回路からなるワード線駆動電圧源と、上記ワード線選択
回路とワード線との間に設けられ、Ｐチャネル型の充電
用のＭＯＳトランジスタとＮチャネル型の放電用のＭＯ
Ｓトランジスタからなり、上記ワード線選択信号を受
け、上記第２の期間に上記ワード線選択信号が上記所定
の電位のときに上記Ｐチャネル型の充電用のＭＯＳトラ
ンジスタによって上記ワード線を上記ワード線駆動用電
圧によって充電し、かつ上記ワード線選択信号が上記ワ
ード線駆動用電圧のときに上記Ｎチャネル型の放電用の
ＭＯＳトランジスタによって上記ワード線を上記所定の
電位に放電するワード線駆動回路とを具備したことを特
徴とする。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の途中で考えられ
たＤＲＡＭの一部の構成を示している。３１…はチップ
外部からアドレス信号が入力されるアドレス用ボンディ
ングパッド、３２は通常動作時は使用されないが、電圧
ストレス試験時に外部から電圧ストレス試験制御信号が
入力するストレス試験信号用パッドである。

【００１５】アドレス増幅回路３３…は、上記アドレス
用パッド３１…からのアドレス信号がそれぞれ対応して
入力し、それぞれ相補型の内部アドレス信号を出力す
る。

【００１６】制御回路３４は、上記アドレス増幅回路３
３…の出力側にそれぞれ接続されたゲート回路群を有
し、通常動作時には上記アドレス増幅回路３３…から出
力する相補型の内部アドレス信号を出力し、電圧ストレ
ス試験時には通常動作時に外部アドレス信号に応じて選
択される行より多くの行を選択するように内部アドレス
信号を制御するものである。この制御回路３４の構成例
としては、上記アドレス増幅回路３３…から出力する相
補型の内部アドレス信号がそれぞれ入力するインバータ
３５、３６群と、前記ストレス試験信号用パッドからの
信号が共通に入力するインバータ３７群と、このインバ
ータ３７群の各出力と前記インバータ３５、３６群の各
出力とのナンド論理をそれぞれとる２入力ナンドゲート
３８、３９群とからなる。

【００１７】ワード線選択回路４０…は、ナンドゲート
群で構成され、上記制御回路３４からの内部アドレス信
号に応じてワード線選択信号を出力する。ワード線駆動
回路４１は、ワード線駆動用電圧源４２とワード線ＷＬ
との間に接続された少なくとも１つの駆動用ＭＯＳトラ
ンジスタ４３を有し、上記ワード線選択回路４０の出力
信号に応じてワード線ＷＬを駆動する。

【００１８】上記ワード線駆動回路４１の一例として
は、ワード線選択回路４０の出力端に一端が接続され、
ゲートに電源電位Ｖccが与えられるバリア用のＮＭＯＳ
トランジスタ４４と、このトランジスタ４４の他端にゲ
ートが接続され、ソース・基板相互が接続され、前記ワ
ード線駆動用電圧源４２とワード線ＷＬとの間に接続さ
れた駆動用のＰＭＯＳトランジスタ４３と、ワード線Ｗ
Ｌと接地電位Ｖssとの間に接続されたプルダウン用（ノ
イズキャンセル用）のＮＭＯＳトランジスタ４５と、ゲ
ートがワード線ＷＬに接続され、ソース・基板相互が接
続され、ワード線駆動用電圧源４２と駆動用のＰＭＯＳ
トランジスタ４３のゲートと間に接続されたプルアップ
用のＰＭＯＳトランジスタ４６とからなる。

【００１９】前記ワード線駆動用電圧源４２は、本例で
は記憶装置内部（ＤＲＡＭチップ上）で生成される、例
えば、通常はチップ外部から与えられる電源電圧を昇圧
する昇圧回路からなり、この昇圧出力をワード線駆動用
電圧として複数個のワード線駆動回路４１に共通に供給
するものとする。

【００２０】なお、上記ＤＲＡＭにおいては、通常通
り、リフレッシュ動作を必要とする複数個のダイナミッ
ク型メモリセルが行列状に配置され、同一行のメモリセ
ルにワード線が接続され、同一列のメモリセルにビット
線が接続されている。このメモリセルは、後出の図３に
示すように、ＮＭＯＳトランジスタ１５のゲートがワー
ド線ＷＬに接続され、そのドレインがビット線ＢＬに接
続され、そのソースが情報蓄積用の容量素子１６の一端
に接続され、この容量素子１６の他端がキャパシタプレ
ート電位に接続されている。

【００２１】次に、図１の回路の動作を説明する。通常
動作時には、外部からアドレス信号がアドレス増幅回路
３３…に入力すると、相補型の内部アドレス信号が出力
し、この内部アドレス信号のロジック・レベルの組み合
わせに応じて任意の本数のワード線ＷＬ分のワード線選
択信号が出力してワード線ＷＬが選択される。この場
合、ワード線選択信号の活性レベル“Ｌ”が入力する選
択状態のワード線駆動回路４１においては、ＮＭＯＳト
ランジスタ４５がオフ状態になると共にバリア用のＮＭ
ＯＳトランジスタ４４がオン状態になるので、駆動用の
ＰＭＯＳトランジスタ４３はゲート電位が接地電位Ｖss
に固定されてオン状態になってワード線ＷＬを“Ｈ”レ
ベル状態に駆動し、プルアップ用のＰＭＯＳトランジス
タ４６はゲート電位（ワード線電位）が“Ｈ”レベルで
あるのでオフ状態になる。

【００２２】また、ワード線選択信号の非活性レベル
“Ｈ”が入力する非選択状態のワード線駆動回路４１に
おいては、ＮＭＯＳトランジスタ４５がオン状態になる
と共にバリア用のＮＭＯＳトランジスタ４４がオフ状態
になり、プルアップ用のＰＭＯＳトランジスタ４６はゲ
ート電位（ワード線電位）が“Ｌ”レベルであるのでオ
ン状態になり、駆動用のＰＭＯＳトランジスタ４３はゲ
ート電位が“Ｈ”レベルになるのでオフ状態になる。

【００２３】これに対して、上記ＤＲＡＭのバーンイン
を行なう場合には、動作電源を供給してＤＲＡＭを動作
可能状態にし、パッド３２に“Ｈ”レベルの電圧ストレ
ス試験制御信号を入力すると、制御回路３４は相補型の
内部アドレス信号を全て“Ｈ”レベルにし、ワード線選
択回路４０の出力信号が全て“Ｌ”レベルになり、全て
のワード線ＷＬが駆動される。

【００２４】上記したように図１のＤＲＡＭによれば、
制御回路３４は、外部から通常動作時には使用されない
パッド３２を介して入力する電圧ストレス試験制御信号
に基ずいて、通常動作時に外部アドレス信号に応じて選
択される行より多くの行を選択するように内部アドレス
信号を制御するので、ワード線駆動回路４１が通常動作
時に外部アドレス信号入力に応じて選択される行より多
くの行を駆動するようになる。

【００２５】これにより、バーンイン時にワード線駆動
回路４１を介して全てのワード線ＷＬあるいは通常動作
時に選択される本数以上のワード線ＷＬに一斉にＤＣ的
な電圧ストレスを印加することができ、バーンインの効
率を著しく向上することが可能になる。

【００２６】また、セルトランジスタ１５がＮＭＯＳト
ランジスタである場合に、ワード線駆動用トランジスタ
としてＰＭＯＳトランジスタ４３を用い、電圧ストレス
試験時に上記ＰＭＯＳトランジスタ４３のゲート・ノー
ドを接地電位Ｖssに固定してそのゲートノードを安定に
維持しているので、このゲート・ノードのリークによる
ワード線電位の降下がなく、ＰＭＯＳトランジスタ４３
を介してワード線ＷＬにＤＣ的な電圧ストレスを安定に
加えることが可能になる。

【００２７】しかも、前記制御回路３４は、比較的簡単
な回路構成で実現可能であり、制御回路の付加による記
憶装置のチップ面積の増大分は少なくて済む。

【００２８】図２は、本発明の第１の実施の形態のＤＲ
ＡＭの構成を示している。この実施の形態によるＤＲＡ
Ｍでは、プリチャージ型及びディスチャージ型のナンド
ゲートからなるワード線選択回路５０を用い、ワード線
駆動回路５１としてＰＭＯＳトランジスタ４３およびＮ
ＭＯＳトランジスタ４５からなるＣＭＯＳインバータを
用いた場合を示しており、その他は図１中と同じである
ので同一符号を付している。

【００２９】上記プリチャージ型及びディスチャージ型
のナンドゲートは、前記ワード線駆動用電圧源４２と接
地電位Ｖssとの間に、プリチャージ用のＰＭＯＳトラン
ジスタ５２と内部アドレス信号デコード用のＮＭＯＳト
ランジスタ群５３とが直列に接続され、ＰＭＯＳトラン
ジスタ５２とＮＭＯＳトランジスタ群５３との直列接続
点が出力ノード５４となっている。

【００３０】その動作は、プリチャージ信号が活性レベ
ル“Ｌ”になって出力ノード５４を“Ｈ”レベルにプリ
チャージした後に、入力される内部アドレス信号が全て
“Ｈ”レベルになった場合に出力ノード５４の信号（ワ
ード線選択信号）を“Ｌ”レベルに引き落とす（ディス
チャージする）。ワード線駆動回路５１は、ワード線選
択信号の“Ｌ”／“Ｈ”レベルに対応して、ＰＭＯＳト
ランジスタ４３／ＮＭＯＳトランジスタ４５がオン状態
になる。

【００３１】図２のＤＲＡＭによれば、基本的には前記
した図１のＤＲＡＭと同様の動作が可能であり、図１の
ＤＲＡＭと同様の効果が得られる。

【００３２】図３は、本発明の途中で考えられた別のＤ
ＲＡＭを示しており、前記した図１のＤＲＡＭに、さら
に、電圧ストレス試験時に各ビット線を所望の固定電位
に接続するビット線電位制御手段が付加されており、図
１中と同一部分には同一符号を付している。

【００３３】このビット線電位制御手段の一例として
は、各ビット線の一端側にそれぞれスイッチ用ＮＭＯＳ
トランジスタ４７を挿入接続し、前記ストレス試験制御
信号用パッド３２からの信号入力時に上記各スイッチ用
トランジスタ４７をオン状態に制御するようにし、上記
各スイッチ用トランジスタ４７の一端側に所望の電圧を
印加するビット線電圧印加回路４８を接続する。

【００３４】この場合、上記各スイッチ用トランジスタ
４７を通常動作時に使用されるビット線プリチャージ用
トランジスタと兼用するようにするために、ストレス試
験制御信号用パッド３２からの信号入力とビット線プリ
チャージ・イコライズ用信号ＥＱＬとの論理和をとって
上記各スイッチ用トランジスタ４７のゲートに印加する
ためのロジック回路４９を付加し、前記ビット線電圧印
加回路４８として、通常動作時にはビット線ＢＬにビッ
ト線プリチャージ電位ＶＢＬ（電源電位Ｖccと接地電位
Ｖssとの中間の電位、通常はＶcc／２）を印加するプリ
チャージ電圧発生回路を用い、電圧ストレス試験制御信
号入力により上記プリチャージ電圧発生回路の出力を所
望の電圧（例えば接地電位Ｖss）に切換えるように制御
する切換回路を付加し、この切換回路を電圧ストレス試
験時に動作させるように構成すればよい。

【００３５】図３のＤＲＡＭによれば、基本的には前記
した図１のＤＲＡＭと同様の動作が可能であり、図１の
ＤＲＡＭと同様の効果が得られるほか、電圧ストレス試
験時に各ビット線ＢＬが各スイッチ用トランジスタ４７
を介して例えば接地電位Ｖssに設定することが可能にな
るので、各セルトランジスタ１５のゲート・ドレイン間
に大きな電圧ストレスを加えることができる。

【００３６】図４は、本発明の途中で考えられた別のＤ
ＲＡＭを示しており、前記した図１のＤＲＡＭと比べ
て、通常動作時は使用されないワード線駆動電圧印加用
パッド６１と、通常動作時には記憶装置内部で生成され
るワード線駆動用電圧源４２を選択し、電圧ストレス試
験時には外部の電圧源から上記パッド６１を介して加え
られる所望のストレス電圧を選択してワード線駆動用電
圧を供給する切換回路６２とが付設されている点が異な
り、その他は同じであるので同一符号を付している。

【００３７】図４のＤＲＡＭによれば、基本的には前記
した図１のＤＲＡＭと同様の動作が可能であり、図１の
ＤＲＡＭと同様の効果が得られるほか、前記ワード線駆
動用電圧源４２を記憶装置内部（ＤＲＡＭチップ上）で
生成する場合に通常動作時に選択されるワード線数を駆
動する能力しかないと、全てのワード線ＷＬを駆動する
時には過渡的に電圧降下が生じるという問題を避けるこ
とが可能になる。これにより、ワード線駆動回路４１を
介してワード線ＷＬにＤＣ的なストレスを直ちに印加す
ることが可能となる。

【００３８】なお、前記切換回路６２を省略し、前記ワ
ード線駆動電圧印加用パッド６１をワード線駆動用電圧
源４２の出力ノードに接続しておき、電圧ストレス試験
時に外部の電圧源から上記パッド６１を介してワード線
駆動用電圧を供給するようにしても、図３のＤＲＡＭと
同様の効果が得られる。

【００３９】図５は、図４のＤＲＡＭの変形例として、
図２のＤＲＡＭと同様に、プリチャージ型のナンドゲー
トからなるワード線選択回路５０を用い、ワード線駆動
回路５１としてＣＭＯＳインバータを用いた場合を示し
ており、その他は図４中と同じであるので同一符号を付
している。図５に示した本発明の第２の実施の形態のＤ
ＲＡＭも、図４のＤＲＡＭと同様の効果が得られる。

【００４０】図６は、本発明の第３の実施の形態のＤＲ
ＡＭを示しており、前記した図２のＤＲＡＭと比べて、
アドレス増幅回路３３…の出力側の制御回路３４に代え
て、ワード線選択回路５０の出力側に制御回路７０が設
けられている点が異なり、その他は同じであるので同一
符号を付している。

【００４１】この制御回路７０は、ワード線選択回路５
０の出力側にそれぞれ接続されるゲート回路を有し、通
常動作時には上記ワード線選択回路５０から出力するワ
ード線選択信号を出力し、電圧ストレス試験時には通常
動作時に外部アドレス信号に応じて選択される行より多
くの行を選択するようにワード線選択信号を制御するも
のである。

【００４２】この制御回路７０の構成例としては、ワー
ド線選択回路５０の出力側にそれぞれ接続され、ストレ
ス試験信号用パッド３２から“Ｈ”レベルのストレス試
験制御信号が共通に入力することによりそれぞれワード
線選択信号を選択状態（“Ｌ”レベル）にするＮＭＯＳ
トランジスタ７１群からなる。この制御回路７０の動作
は、通常動作時にはＮＭＯＳトランジスタ７１群がオフ
状態であり、ワード線選択信号をそのまま出力し、スト
レス試験信号用パッド３２に“Ｈ”レベルの電圧ストレ
ス試験制御信号が入力すると、ＮＭＯＳトランジスタ７
１群がオン状態になり、ワード線選択信号を全て“Ｌ”
レベルにし、全てのワード線ＷＬを駆動する。

【００４３】図６のＤＲＡＭによれば、基本的には前記
した図２のＤＲＡＭと同様の動作が可能であり、図２の
ＤＲＡＭと同様の効果が得られる。

【００４４】図７は、図５のＤＲＡＭの変形例として、
図６のＤＲＡＭと同様に、ワード線選択回路５０の出力
側に制御回路７０が設けられている点が異なり、その他
は図５中と同じであるので同一符号を付している。この
図７のＤＲＡＭも、図５のＤＲＡＭと同様の効果が得ら
れる。

【００４５】なお、図３に示したようなビット線電位制
御手段は、図２、図４〜図７のＤＲＡＭにも採用するこ
とができる。

【００４６】また、前記各実施の形態においては、通常
動作時に使用することがないパッドから所定の電圧を印
加したが、通常動作モードとストレス試験モードとでパ
ッドの役割を切換える手段を設けることにより、通常動
作時に使用するようなパッドで兼用することも可能であ
る。

【００４７】また、前記各実施の形態において、前記ス
トレス試験制御信号用パッド３２とかワード線駆動電圧
印加用パッド６１としては、ボンディング・パッドでも
よいが、これに限らず、ＤＲＡＭをウェーハ状態のまま
でバーンインする場合には、テスターのプローブカード
の触針に接触して電圧を印加可能な構造であればよく、
ウェーハからＤＲＡＭチップを分離した後にパッケージ
ングした状態でバーンインを行なう場合には、パッケー
ジングに際してチップ外部の配線と接続可能な構造であ
ればよい。

【００４８】また、上記ＤＲＡＭをウェーハ状態のまま
でバーンインする場合には、前記ストレス試験制御信号
用パッド３２とかワード線駆動電圧印加用パッド６１を
それぞれ複数個のチップで共用し、この共用パッドと複
数個のチップとの間を接続するための配線をウェーハの
例えばダイシングライン領域上に形成するようにしても
よい。

【００４９】ここで、上記ＤＲＡＭをウェーハ状態のま
までバーンインする場合の利点を述べる。前記各実施の
形態で説明したように、バーンインの効率が著しく向上
し、バーンインに要する時間を著しく短縮できることか
ら、ウェーハ状態のままで複数個のＤＲＡＭチップに対
して同時にバーンインを行うことにより、高温仕様のプ
ローバとプローブカードを用いて電圧ストレスを印加す
ることが可能になり、ウェーハプロセス直後のダイソー
トの前や後に簡便にバーンインすることが可能になる。

【００５０】従って、現在行われているようにアセンブ
リが済んでパッケージに収納された最終製品の形態での
長時間のバーンインが必要なくなる、あるいは、その時
間を大幅に短縮することが可能になる。換言すれば、バ
ーンイン装置を大規模に縮小することができ、バーンイ
ン装置の設備投資とその設置場所およびテスト時間を節
約し、半導体集積回路の製造コストの大幅な低減を図る
ことができる。

【００５１】勿論、ウェーハ状態で電気的、熱的なスト
レスをかけることができる新規なバーンイン装置は必要
になるが、この装置は従来のバーンイン装置よりもはる
かに簡便かつ小型で済み、省スペースも可能になる。ま
た、ウェーハ段階で不良品となったものを不良として処
理できることは、従来のアセンブリされた段階でバーン
インする方法においては、アセンブリまで進んで製造費
のかさんだ段階で不良品となったものを不良として処理
しなければならず、ダイソート時に不良として処理され
る不良チップと比べて著しく損失が大きいという問題を
解決できる。

【００５２】また、ダイソートとは別に、一定時間スト
レスを印加する過程を挿入して弱いトランジスタを予め
弾き出した後にダイソートを行うようにすれば、ダイソ
ート中にはストレスを印加しないで済み、テスタを止め
る必要がなくなり、設備の有効な活用を図ることができ
る。

【００５３】さらに、冗長回路を備えたＤＲＡＭの場合
は、ウェーハ状態でのバーンインをダイソート前に行え
ば、従来は不良品となっていたバーンインでのスクリー
ニング分を救済することが可能になり、チップの歩留り
向上を期待でき、工程の後の方での不良を削減できると
いう面からも大幅なコストダウンの効果も期待できる。

【００５４】なお、前記したような電圧ストレス試験制
御信号の供給方法としては、（ａ）前記実施の形態のよ
うにウェーハ状態の時に専用のパッドを通して外部から
入力する、あるいは、パッケージング後に通常動作時に
は使用されない専用端子を通して外部から入力する方法
のほか、（ｂ）４ＭのＤＲＡＭでＪＥＤＥＣ（JointEle
ctron Devices Engineering Council ;共同電子機器技
術委員会）で標準化されたＷＣＢＲモード（WE and CAS
before RAS モード）、つまり、ＲＡＳ（RowAddress S
torobe ）信号が活性化した時にＷＥ（Write Enable）
信号とＣＡＳ（Column Address Storobe）信号とが活性
化状態になっているとテストモードに入るモード（日経
マイクロデバイス別冊1987,NO.1,pp.183-196参照）のオ
プションとしてアドレスキーコード入力に基づいてチッ
プ上で生成する方法、（ｃ）任意の端子（通常動作時に
使用されるものでもよい。）に通常動作時には使用され
ない範囲の電圧を外部から入力する（例えば電源電位Ｖ
ccが５Ｖの場合に７Ｖを入力する）方法、（ｄ）通常動
作時に使用される複数の端子に通常動作時には使用され
ない順序関係で信号を入力する方法などが考えられる。

【００５５】なお、上記実施の形態では、バーンインに
際しての電圧ストレス試験を例にとって説明したが、本
発明は、温度加速に関係なく電圧ストレス試験を行う場
合にも有効であることはいうまでもない。

【００５６】

【発明の効果】上述したように本発明によれば、電圧ス
トレス試験に基づいてワード線駆動回路を介して全ての
ワード線あるいは通常動作時に選択される本数以上のワ
ード線に一斉に電圧ストレスを印加でき、特に昇圧電位
がゲートに印加されるセルトランジスタを積極的にスク
リーニングの対象にしたいというＤＲＡＭ特有の要求を
満足しつつ、不良のスクリーニングの効率を著しく向上
させることができる半導体記憶装置を提供することがで
きる。

【００５７】また、ワード線駆動用トランジスタのゲー
トノードを固定することにより、ワード線部分にＤＣ的
な電圧ストレスを安定に印加することが可能になる半導
体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の途中で考えられた半導体記憶装置の一
部を示す回路図。

【図２】本発明の第１の実施の形態に係る半導体記憶装
置を示す回路図。

【図３】本発明の途中で考えられた半導体記憶装置の一
部を示す図。

【図４】本発明の途中で考えられた半導体記憶装置の一
部を示す回路図。

【図５】本発明の第２の実施の形態に係る半導体記憶装
置を示す回路図。

【図６】本発明の第３の実施の形態に係る半導体記憶装
置の一部を示す回路図。

【図７】図５の変形例を示す回路図。

【図８】現在提案中の半導体メモリ装置の一部を示す回
路図。

【図９】同じく現在提案中の半導体メモリ装置の一部を
示す回路図。

【符号の説明】

１５…セルトランジスタ（ＮＭＯＳトランジスタ）、ＷＬ…ワード線、ＢＬ…ビット線、３１…アドレス用ボンディングパッド、３２…ストレス試験信号用パッド、３３…アドレス増幅回路、３４…制御回路、４０、５０…ワード線選択回路、４１、５１…ワード線駆動回路、４２…ワード線駆動用電圧源、４３…ワード線駆動用ＭＯＳトランジスタ（ＰＭＯＳト
ランジスタ）、４８…ビット線電圧印加回路、６１…ワード線駆動電圧印加用パッド、６２…切換回路、７０…制御回路。

Claims

【特許請求の範囲】

【請求項１】トランスファゲート用のＮチャネルＭＯ
Ｓトランジスタ及びこのＭＯＳトランジスタに接続され
データを記憶する容量とからなるダイナミック型メモリ
セルと、上記メモリセルのＭＯＳトランジスタのゲートに接続さ
れたワード線と、入力される電源電圧を昇圧して一定のワード線駆動電圧
を発生する電圧昇圧回路からなるワード線駆動電圧源
と、外部から入力されるアドレス信号を受けて内部アドレス
信号を発生するアドレス増幅回路と、上記ワード線駆動電圧源に接続され、第１のノードと接
地電位のノードとの間に直列に接続されたプリチャージ
回路とディスチャージ回路とからなり、上記内部アドレ
ス信号をデコードし、上記プリチャージ回路と上記ディ
スチャージ回路との直列接続ノードから、第１の電圧と
第２の電圧との間で電圧が変化するワード線選択信号を
出力するワード線選択回路と、ソースが上記ワード線駆動電圧が得られる上記第１のノ
ードに接続され、ドレインが上記ワード線に接続され、
ゲートに上記ワード線選択信号が供給されるＰチャネル
ＭＯＳトランジスタを有し、上記ワード線選択信号に対
応して上記ワード線を駆動するワード線駆動回路とを具
備し、上記プリチャージ回路がプリチャージ回路とディスチャ
ージ回路との上記直列接続ノードをプリチャージしてい
る第１の期間及び上記ワード線駆動回路が対応するワー
ド線を駆動している第２の期間に、上記ワード線駆動電
圧源は上記一定のワード線駆動用電圧を発生することを
特徴とする半導体記憶装置。
【請求項２】前記プリチャージ回路は、前記第１のノ
ードと前記ディスチャージ回路との間に接続され、ゲー
トにブリチャージ信号が供給され、前記ディスチャージ
回路との直列接続ノードをプリチャージし、上記ブリチ
ャージ信号が前記ワード線駆動用電圧と同じ電圧にされ
て活性化されたときにオン状態になるＰチャネル型のＭ
ＯＳトランジスタからなり、前記ディスチャージ回路は、前記プリチャージ回路との
直列接続ノードをディスチャージするために前記プリチ
ャージ回路との直列接続ノードと所定の電位との間に直
列接続され、ゲートに前記内部アドレス信号が供給さ
れ、所定の内部アドレス信号が供給されたときにオン状
態になる複数個のＮチャネル型のＭＯＳトランジスタか
らなることを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】前記Ｐチャネル型のＭＯＳトランジスタ
のバックゲートには前記ワード線駆動用電圧が供給され
ることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】前記ワード線駆動回路は、前記ワード線
と所定電位との間に挿入され、ゲートに前記ワード線選
択信号が供給されるＮチャネル型のＭＯＳトランジスタ
をさらに具備したことを特徴とする請求項１記載の半導
体記憶装置。
【請求項５】複数個のメモリセルが接続されたワード
線と、ワード線駆動用電圧が供給されるノードと所定電
位のノードとの間に直列に接続されたプリチャージ回路
とディスチャージ回路とからなり、アドレス信号を受け
て、ワード線の非選択時にはワード線駆動用電圧にさ
れ、ワード線の選択時には上記所定電位となるワード線
選択信号を、上記プリチャージ回路とディスチャージ回
路との直列接続ノードから出力するワード線選択回路
と、上記ワード線選択回路に接続され、上記プリチャージ回
路がディスチャージ回路との直列接続ノードをプリチャ
ージしている第１の期間とこれとは異なる第２の期間に
一定のワード線駆動用電圧を発生する電圧昇圧回路から
なるワード線駆動電圧源と、上記ワード線選択回路とワード線との間に設けられ、Ｐ
チャネル型の充電用のＭＯＳトランジスタとＮチャネル
型の放電用のＭＯＳトランジスタからなり、上記ワード
線選択信号を受け、上記第２の期間に上記ワード線選択
信号が上記所定の電位のときに上記Ｐチャネル型の充電
用のＭＯＳトランジスタによって上記ワード線を上記ワ
ード線駆動用電圧によって充電し、かつ上記ワード線選
択信号が上記ワード線駆動用電圧のときに上記Ｎチャネ
ル型の放電用のＭＯＳトランジスタによって上記ワード
線を上記所定の電位に放電するワード線駆動回路とを具
備したことを特徴とする半導体記憶装置。
【請求項６】前記Ｐチャネル型の充電用のＭＯＳトラ
ンジスタとＮチャネル型の放電用のＭＯＳトランジスタ
とが直列に接続されていることを特徴とする請求項５記
載の半導体記憶装置。