JPH04225277A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04225277A JPH04225277A JP2418374A JP41837490A JPH04225277A JP H04225277 A JPH04225277 A JP H04225277A JP 2418374 A JP2418374 A JP 2418374A JP 41837490 A JP41837490 A JP 41837490A JP H04225277 A JPH04225277 A JP H04225277A
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Abstract
め要約のデータは記録されません。
Description
、例えばウェハー状態での不良のスクリーニングに際し
て、メモリセルのトランジスタおよびワード線相互間の
信頼性不良の要因をスクリーニングするために通常使用
時よりも加速して電圧ストレスをかけるためのストレス
印加手段に関する。
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリーニング
を行う。このスクリーニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリーニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くすることができる。
アドレス順にスキャンしてワード線を順々にアクセスす
る方法が用いられている。この場合、ワード線にゲート
が接続されたメモリセルのトランスファゲート用のトラ
ンジスタ(以下、セルトランジスタという。)について
みると、周辺回路のトランジスタよりずっと少ない頻度
でしか電圧ストレスが印加されないことになる。例えば
、4メガDRAMについてみると、ワード線は4096
本あるが、これらのうち1サイクルに選択される本数は
4本のみであり、セルトランジスタの試験は、1024
サイクル行うことにより完了することになる。従って、
セルトランジスタのゲートは、周辺回路のトランジスタ
に比べ1024分の1の時間しか電圧ストレスを受けな
いことになり、最大電界が印加されている実質時間が短
かいので、バーンインに長時間を必要とする。
容量の電極に電源電圧の半分(Vcc/2)を印加する
のが一般的となっている。このため、容量の絶縁膜は、
膜厚が薄くても電界の面で緩和されるため、信頼性上問
題となることが少ない。これに対して、セルトランジス
タのゲート酸化膜は、セルトランジスタの選択時に昇圧
された電位(例えば、1.5×Vcc近傍)が印加され
るので、膜厚が厚くても厳しい電界が加わり、信頼性上
問題となる可能性が大きい。そこで、DRAMのバーン
インに際しては、特に昇圧電位がゲートに印加されるセ
ルトランジスタを積極的にスクリーニングの対象にした
いところである。
の対象としたいセルトランジスタに少ない頻度でしか電
圧ストレスが印加されないという問題点を解決するため
に、本願発明者の一人により、スクリーニング時に全て
のワード線あるいは通常動作時に選択される本数以上の
ワード線に一斉に電圧ストレスを印加し得るようにし、
セルトランジスタに対するストレス印加の効率を向上し
得る半導体メモリ装置を提案した(本願出願人の出願に
係る特願平1−169631号)。これにより、DRA
Mの場合、メモリセルのトランスファゲートのスクリー
ニングについては不良が十分に収束するレベルになり、
1MのDRAMや4MのDRAMにおける不良の大半を
占めるビット不良を高速に収束することが可能になり、
スクリーニングの効率を著しく向上することが可能にな
る。
案中の半導体メモリ装置において、全ワード線に一斉に
ストレス電圧を印加すると、物理的に隣り合うワード線
間に信頼性不良を引き起こす要因が存在する場合にその
スクリーニングができないおそれがある。
で、電圧ストレス試験時に、選択された一部のワード線
群に一斉に所望の電圧ストレスを印加することにより、
スクリーニングの効率を著しく向上することが可能にな
る共に選択状態のワード線と非選択状態のワード線とが
物理的に隣り合う領域におけるワード線相互間の信頼性
不良の要因をスクリーニングすることが可能になる半導
体記憶装置を提供することを目的とする。
は、スクリーニングに際しての電圧ストレス試験時に全
ワード線を所定の基準にしたがってグループ分けされた
複数グループのうちの任意のグループのワード線群を同
時に選択し、この選択されたワード線群に一斉に所望の
電圧ストレスを印加する選択的ストレス印加手段を具備
し、上記各グループのワード線群は、それぞれ通常動作
時に選択される本数以上のワード線を含み、かつ、それ
ぞれの配列領域内に他のグループのワード線と物理的に
隣り合う領域を複数個含むことを特徴とする。
に、任意の一部のグループのワード線群を同時に選択し
て一斉に所望の電圧ストレスを印加する操作を各グルー
プに対して行うように複数回繰り返すことにより、全ワ
ード線を時間的に分割してスクリーニングすることが可
能である。この場合、各グループのワード線群は、それ
ぞれ通常動作時に選択される本数以上のワード線を含む
ので、従来の半導体メモリのスクリーニングに際してア
ドレス順にスキャンしてワード線を順々にアクセスする
方法に比べて、昇圧電位が印加されるセルトランジスタ
のスクリーニングの効率を著しく向上させることが可能
になる。また、各グループのワード線群は、それぞれの
配列領域内に他のグループのワード線と物理的に隣り合
う領域を複数個含むので、選択状態のワード線と非選択
状態のワード線とが物理的に隣り合った状態でのスクリ
ーニングを行うことが可能になる。
線の奇数番目または偶数番目の任意の一方のワード線群
のみ同時に選択して一斉に所望の電圧ストレスを印加す
るようにグループ分けすると、全ワード線を時間的に2
分割してそれぞれ選択状態のワード線と非選択状態のワ
ード線とが物理的に隣り合った状態でスクリーニングす
ることが可能になり、スクリーニングの効率がさらに向
上する。
に選択して一斉に所望の電圧ストレスを印加した場合に
は、全ワード線を同時にスクリーニングすることが可能
である。
する。
を示している。ここで、1〜9はトランスファゲート用
のNMOSトランジスタ、10〜13は昇圧バリア用の
MOSトランジスタ、14はビット線プリチャージ用の
NMOSトランジスタ、15はリフレッシュ動作を必要
とするダイナミック型メモリセルのトランスファゲート
用のNMOSトランジスタ(以下、セルトランジスタと
いう。)、16はメモリセルの情報蓄積用のキャパシタ
、17は昇圧用のMOSキャパシタ、18および19は
それぞれ通常動作時は使用されないが、電圧ストレス試
験時に外部から所定の電圧が印加されるストレス試験用
パッドである。20および21はワード線選択回路用の
ノアゲート、22は前記ストレス試験用パッド18に連
なるノード、WLOm(m=1,2,3,4)は第1の
ワード線、WLn(n=1,2,3,4…)は第2のワ
ード線、BL1はビツト線である。また、φBOOTは
昇圧信号、φONはトランスファゲート9をオン駆動す
るための信号、φWLは前記ノード22におけるワード
線駆動信号である。
ノード22と第1のワード線WLOmとの間には1段目
のワード線駆動用のトランスファゲート1〜4が接続さ
れている。第1のワード線WLO1と第2のワード線W
Lnとの間には2段目のワード線駆動用のトランスファ
ゲート5〜8が接続されている。そして、上記トランス
ファゲート1〜4のゲートとアドレスA0〜A1をデコ
ードするワード線選択回路20の出力端との間には、そ
れぞれ対応してゲートに電源電位Vccが与えられる昇
圧バリア用トランジスタ12…が接続されている。また
、前記トランスファゲート5〜8のゲートとアドレスA
2〜Anをデコードするワード線選択回路21の出力端
との間には、それぞれ対応してゲートに電源電位Vcc
が与えられる昇圧バリア用トランジスタ13…が接続さ
れている。さらに、第2のワード線WL1には、セルト
ランジスタ15のゲートが接続され、このセルトランジ
スタ15のソースは記憶キャパシタ16の一方の電極に
接続され、記憶キャパシタ16の他方の電極にはキャパ
シタプレート電圧VPLが印加され、セルトランジスタ
15のドレインはビット線BL1に接続されている。 このビット線BL1は、ゲートにビット線プリチャージ
信号φPREが入力するプリチャージ用トランジスタ1
4を介して前記ストレス試験用パッド19に接続されて
いる。
おいては、複数個のダイナミック型メモリセル15…が
行列状に配置され、同一行のメモリセルにワード線が接
続され、同一列のメモリセルにビット線が接続されてい
る。
電圧ストレス試験時に、全ワード線を所定の基準にした
がってグループ分けされた複数グループのうちの任意の
グループのワード線群を同時に選択し、このワード線群
にワード線駆動用トランスファゲートを介して電圧スト
レスを印加するようにした例を示している。本例では、
任意のグループのワード線群を同時に選択するように制
御するために、前記ワード線選択回路20、21の入力
(あるいは出力)を変更するようにしている。また、電
圧ストレスを印加するためにストレス試験用パッド18
が用いられている。
ープのワード線群が、通常動作時に選択される本数以上
のワード線を含み、かつ、そのワード線群の配列領域内
に他のグループのワード線と物理的に隣り合う領域を複
数箇所含むようにする。この物理的に隣り合う態様の具
体例としては、(a)あるグループのワード線の両側に
他のグループのワード線が存在する領域を少なくとも1
個含む、(b)あるグループのワード線と他のグループ
のワード線とが交互に隣り合う領域を複数個含む、(c
)ワード線群の配列領域内の全領域においてあるグルー
プのワード線と他のグループのワード線とが交互に隣り
合う、などが挙げられる。
てワード線選択を行うのに、外部からのアドレス信号入
力の操作だけで可能であれば、簡単に実施できるので都
合がよい。しかし、実際のワード線群の配列とアドレス
信号入力との関係やグループ分けの仕方によっては、外
部からのアドレス信号入力の操作だけでは所望の選択が
不可能な場合がある。この場合には、ワード線選択回路
20、21の入力側(あるいは出力側でもよい)に制御
回路(図示せず)を接続し、通常動作時にはワード線選
択回路の入力(あるいは出力)を変更しないが、電圧ス
トレス試験時には、前記したようなグループ分けにした
がってワード線選択を行うように制御する必要がある。
スA0〜An(実際はそれぞれ相補的な信号)をデコー
ドしたワード線選択信号に応じてトランスファゲート1
〜8が選択的にオン状態となるように駆動され、ワード
線が選択的に駆動される。この時、ビット線プリチャー
ジ用トランジスタ14の一端には、ビット線プリチャー
ジ電圧発生回路(図示せず)からビット線プリチャージ
電圧VBLが与えられる。
ハー状態でバーンインする際、動作電源を供給してDR
AMを動作可能状態にし、トランスファゲート1〜4の
全てがオンするようにアドレスA0〜A1を真補ともに
“L”レベルに制御し、トランスファゲート5〜8も全
てがオンするようにアドレスA2〜Anを真補ともに“
L”レベルに制御して全ワード線を選択状態にすれば、
ワード線駆動用トランスファゲートを介して全ワード線
に一斉にストレス電圧を印加することが可能になる。し
かし、この場合には、物理的に隣り合うワード線間に信
頼性不良を引き起こす要因が存在したとしてもスクリー
ニングできない。そこで、前記したように所定の基準に
したがってグループ分けされた複数グループのうちの任
意の一部のグループのワード線群を同時に選択し、この
選択されたワード線にワード線駆動回路を介して一斉に
電圧ストレスを印加する。そして、このような操作を、
各グループに対して行うように複数回繰り返すことによ
り、時間的に分割して全ワード線を時間的に分割してス
クリーニングすることが可能になる。これにより、バー
ンインの効率を著しく向上することが可能になる共に選
択状態(“H”レベル)のワード線と非選択状態(“L
”レベル)のワード線とが物理的に隣り合う領域におけ
るワード線相互間の信頼性不良の要因をスクリーニング
することが可能になる。
レスとを順次選択するようにアドレスA2〜Anを制御
することにより、第2のワード線WLnが物理的に隣り
合うワード線の一方のみを選択して駆動した状態でスク
リーニングを行った後に上記隣り合うワード線の他方の
みを選択して駆動した状態でスクリーニングを行うと、
全ワード線を時間的に2分割してスクリーニングするこ
とが可能になり、スクリーニングをより効率的に行うこ
とが可能になる。
択状態のワード線と非選択状態のワード線と間の信頼性
不良の要因をスクリーニングする時、このワード線間を
短絡するような細い配線がワード線形成プロセスで残存
していたとしても、この細い残存配線に短絡電流が流れ
ることにより溶断してしまい、ワード線間の短絡不良を
改善することが可能になるという効果も得られる。
用のキャパシタ17の容量値CBOOTは通常動作時に
選択されるワード線を駆使するのに足る程度しか用意さ
れていない。従って、この昇圧された電位のみでは、上
記したように全てのあるいは通常動作に選択される本数
以上のワード線を一斉に駆動するのには不十分である。 そこで、上記実施例のDRAMでは、前記ノード22に
通常動作時には使用されることがないストレス試験用パ
ッド18を接続している。そして、外部から上記ボンデ
ィングパッド18を介して前記ノード22に所望の電圧
ストレスをDC(直流)的に与えることにより、選択状
態のワード線を一斉に直ちに駆動させることができる。
トランジスタ1〜8のゲートは電位的に浮遊状態であり
、このノードのレベルがリークにより下がり、ノード2
2に与えたDC的な電圧ストレスがワード線部分で次第
に下がっていくおそれがある。このおそれを避けるため
に、ノード22に電圧ストレスをAC(交流)的に例え
ばパルス電圧を与えるようにしてもよい。
に所望の電圧を印加可能なビット線電圧印加手段として
、ビット線プリチャージ用トランジスタ14の一端側(
ビット線プリチャージ電源VBL側)に通常動作時には
使用されることがないストレス試験用パッド19を接続
している。従って、このパッド19に所望の電圧を与え
ると共に前記ビット線プリチャージ用トランジスタ14
をオン状態に制御することにより、選択されたワード線
とビット線との間、つまり、選択されたセルトランジス
タ15のゲートとドレインとの間に所望のストレス電圧
を与えることが可能になる。この場合、パッド19に接
地電圧Vssを与えることにより、選択されたワード線
とビット線との間に大きなストレス電圧を与えることが
可能になる。
れば、任意の一部のグループのワード線群を同時に選択
し、この選択されたワード線群に一斉に所望の電圧スト
レスを印加することが可能になり、このような操作を各
グループに対して行うように複数回繰り返すことにより
、全ワード線を時間的に分割してスクリーニングするこ
とが可能である。これにより、従来のDRAMのバーン
インに際してアドレス順にスキャンしてワード線を順々
にアクセスする方法に比べて、昇圧電位が印加されるセ
ルトランジスタのスクリーニングの効率を著しく向上す
ることが可能になると共に選択状態のワード線と非選択
状態のワード線とが物理的に隣り合うワード線領域にお
けるワード線相互間の信頼性不良の要因をスクリーニン
グすることが可能になる。この場合、規則的に配列され
ているワード線の奇数番目または偶数番目の任意の一方
のワード線群のみ同時に選択し、この選択されたワード
線群に一斉に所望の電圧ストレスを印加するようにすれ
ば、全ワード線を時間的に2分割してスクリーニングす
ることが可能になり、スクリーニングの効率をさらに向
上させることが可能になる。
を示したものである。なお、第1実施例と同一部分には
同一符号を付してその詳細な説明を省略する。ここで、
23〜28はMOSトランジスタ、29,31,32は
ストレス試験用パッド、WL0i,WL0j,WL0k
,およびWL1i,WL1j,WL1kはワード線を示
している。
OSトランジスタ23〜28が接続されている。このM
OSトランジスタ23〜28のゲートは共通に接続され
ており、通常動作時に使用されることのないストレス試
験用パッド29に接続されている。また、このMOSト
ランジスタ23〜25のソースは共通に接続されており
、通常動作時に使用されることのないストレス試験用パ
ッド31に接続されている。同様に、このMOSトラン
ジスタ26〜28のソースは共通に接続されており、通
常動作時に使用されることのないストレス試験用パッド
32に接続されている。
電圧ストレス試験時に、全ワード線を所定の基準にした
がってグループ分けされた複数グループのうちの任意の
グループのワード線群を同時に選択するためのMOSト
ランジスタをワード線の他端に接続し、このMOSトラ
ンジスタを介してワード線群に電圧ストレスを印加する
ようにした例を示している。本例では、上記MOSトラ
ンジスタをオン駆動するためにストレス試験用パッド2
9が用いられている。また、電圧ストレスを印加するた
めに、ストレス試験用パッド31、32が用いられてい
る。この場合、規則的に配列されているワード線の奇数
番目または偶数番目の一方のワード線群がMOSトラン
ジスタ群を介して一方のストレス試験用パッド31に接
続され、他方のワード線群がMOSトランジスタ群を介
して他方のストレス試験用パッド32に接続されている
。これにより、全ワード線が2つにグループ分けされて
いる。
レス信号をデコードしたワード線選択信号に応じてワー
ド線駆動用のトランスファゲート(図示せず)が選択的
にオン状態となるように駆動され、ワード線が選択的に
駆動される。この時、MOSトランジスタ23〜28は
オフ状態に制御しておく。
ハー状態でバーンインする際、DRAMに動作電源を与
えない状態にし、パッド31および32に同時に所望の
ストレス電圧VSTを与え、パッド29にはVST+V
th(MOSトランジスタ23〜28の閾値電圧。)以
上のゲート電圧VGを与えてMOSトランジスタ23〜
28をオンさせることにより、全ワード線と半導体基板
との間に一斉にストレス電圧を印加することが可能にな
る。しかし、この場合には、物理的に隣り合うワード線
間に信頼性不良を引き起こす要因が存在したとしてもス
クリーニングできない。
た2グループのうちの任意の一方のグループのワード線
群を同時に選択し、この選択されたワード線にMOSト
ランジスタを介して一斉にストレス電圧を印加する。即
ち、例えばパッド31に所望のストレス電圧VST1を
与え、パッド29にはVST1+Vth(MOSトラン
ジスタ23〜28の閾値電圧。)以上のゲート電圧VG
を印加してMOSトランジスタ23〜25をオン駆動す
ることにより、このMOSトランジスタ23〜25を介
して一方のグループのワード線WL0i,WL0j,W
L0k…群のみ同時に選択して一斉に所望の電圧ストレ
スを印加することが可能になる。この時、パッド32に
は、少なくとも前記ストレス電圧VST1より低い電圧
を印加する。次に、今度は、パッド32にストレス電圧
VST2(=VST1)を与え、パッド29にはゲート
電圧VGを与えてMOSトランジスタ26〜28をオン
駆動することにより、このMOSトランジスタ26〜2
8を介して他方のグループのワード線WL1i,WL1
j,WL1k…群のみ同時に選択して一斉に所望の電圧
ストレスを印加することが可能になる。この時、パッド
31には、少なくともストレス電圧VST2より低い電
圧を印加する。このような操作により、全ワード線を時
間的に2分割して効率的にスクリーニングすることが可
能になり、バーンインの効率を著しく向上することが可
能になる共に選択状態(“H”レベル)のワード線と非
選択状態(“L”レベル)のワード線とが物理的に隣り
合う領域におけるワード線相互間の信頼性不良の要因を
スクリーニングすることが可能になる。即ち、一方のグ
ループのワード線のWL0i,WL0j,WL0kと、
他方のグループのワード線のWL1i,WL1j,WL
1kとが、それぞれのワード線群の配列領域内の全領域
において交互に物理的に隣り合うように構成した時、2
つのグループのワード線間に電圧ストレスを印加するこ
とが可能であり、ワード線間に存在する信頼性不良の要
因をスクリーニングできる。
VG、ストレス電圧印加用のパッド31および32には
VST1およびVST2が印加されるが、各MOSトラ
ンジスタ23〜28のゲートには、通常のワード線の駆
動回路のトランスファゲートと同等の電圧が印加される
のでそのゲートが信頼性上問題となることはない。
1実施例のDRAMと同様に、ビット線にも所望のスト
レス電圧を与えることが可能であり、前記した第1実施
例のDRAMと同様な効果が得られる。
を示しており、第2実施例に係るDRAMと比べて、M
OSトランジスタ23〜25、26〜28の各ソースを
パッド31に共通に接続し、MOSトランジスタ23〜
25の各ゲートをパッド29に共通に接続し、MOSト
ランジスタ26〜28の各ゲートをパッド30に共通に
接続するように変更したものであり、その他は第2実施
例と同一であるので同一符号を付してその詳細な説明を
省略する。
のDRAMと同様であるが、バーンインに際しての動作
が若干異なる。即ち、パッド31にストレス電圧VST
を与え、パッド29にはVST+Vth以上のゲート電
圧VG1、パッド30にはVST+Vth以上のゲート
電圧VG2を同時に与えてMOSトランジスタ23〜2
8をオンさせることにより、全てのワード線に所望の電
圧ストレスを加えることが可能である。しかし、この場
合には、物理的の隣り合うワード線間に信頼性不良を引
き起こす要因が存在する時、スクリーニングできない。 そこで、パッド31にストレス電圧VSTを与え、パッ
ド29にはゲート電圧VG1を与えてMOSトランジス
タ23〜25をオンさせることにより、このMOSトラ
ンジスタ23〜25を介してパッド31に接続されてい
る一方のグループのワード線WL0i,WL0j,WL
0k…群に所望の電圧ストレスを加える。この時、パッ
ド30に少なくとも前記電圧(VST+Vth1)より
低い電圧を印加し、MOSトランジスタ26〜28をオ
フ状態にさせる。次に、今度は、パッド31にストレス
電圧VSTを与え、パッド30にはゲート電圧VG2を
与えてMOSトランジスタ26〜28をオンさせること
により、このMOSトランジスタ26〜28を介してパ
ッド31に接続されている他方のグループのワード線W
L1i,WL1j,WL1k…群に電圧ストレスを加え
る。この時、パッド29に少なくとも前記電圧(VST
+Vth1)より低い電圧を印加し、MOSトランジス
タ23〜25はオフ状態にさせる。即ち、ワード線WL
0i,WL0j,WL0k…と、ワード線のWL1i,
WL1j,WL1kとが物理的に隣り合うように構成し
た時、2つのグループの各ワード線間に電圧ストレスを
印加することが可能であり、ワード線間に存在する信頼
性不良の要因をスクリーニングできる。
び30にはVG1およびVG2、ストレス電圧印加用の
パッド31にはVSTが印加されるが、各MOSトラン
ジスタ23〜28のゲートには、通常のワード線の駆動
回路のトランスファゲートと同等の電圧が印加されるの
でそのゲートが信頼性上問題となることはない。
1実施例のDRAMと同様に、ビット線にも所望のスト
レス電圧を与えることが可能であり、前記した第2実施
例のDRAMと同様な効果が得られる。
を示しており、第2実施例に係るDRAMと比べて、M
OSトランジスタ23〜25の各ゲートをパッド29に
共通に接続し、MOSトランジスタ23〜25の各ソー
スをパッド31に共通に接続し、MOSトランジスタ2
6〜28の各ゲートをパッド30に共通に接続し、MO
Sトランジスタ26〜28の各ソースをパッド32に共
通に接続するように変更したものであり、その他は第2
実施例と同一であるので同一符号を付してその詳細な説
明を省略する。
のDRAMと同様であるが、バーンインに際しての動作
が若干異なる。即ち、パッド31および32に対応して
ストレス電圧VST1およびVST2を同時に与え、パ
ッド29にはVST1+Vth以上のゲート電圧VG1
、パッド30にはVST2+Vth以上のゲート電圧V
G2を同時に与えてMOSトランジスタ23〜28をオ
ンさせることにより、全てのワード線に所望の電圧スト
レスを加えることが可能になる。しかし、この場合には
、物理的の隣り合うワード線間に信頼性不良を引き起こ
す要因が存在する時、スクリーニングできない。そこで
、パッド31にストレス電圧VST1を与え、パッド2
9にはゲート電圧VG1を与えてMOSトランジスタ2
3〜25をオンさせることにより、このMOSトランジ
スタ23〜25を介してパッド31に接続されている一
方のグループのワード線WL0i,WL0j,WL0k
…群に所望の電圧ストレスを加える。この時、パッド3
0および32には、それぞれ少なくともVST1より低
い電圧を印加する。次に、今度は、パッド32にストレ
ス電圧VST2を与え、パッド30にはゲート電圧VG
2を与えてMOSトランジスタ26〜28をオンさせる
ことにより、このMOSトランジスタ26〜28を介し
てパッド32に接続されている他方のグループのワード
線WL1i,WL1j,WL1k…群に電圧ストレスを
加える。この時、パッド29および31は、それぞれ少
なくともVST2より低い電圧を印加する。
0k…と、ワード線のWL1i,WL1j,WL1kと
が物理的に隣り合うように構成した時、2つのグループ
の各ワード線間に電圧ストレスを印加することが可能で
あり、ワード線間に存在する信頼性不良の要因をスクリ
ーニングできる。
び30にはVG1およびVG2、ストレス電圧印加用の
パッド31および32にはVST1およびVST2が印
加されるが、各MOSトランジスタ23〜28のゲート
には、通常のワード線の駆動回路のトランスファゲート
と同等の電圧が印加されるのでそのゲートが信頼性上問
題となることはない。
1実施例のDRAMと同様に、ビット線にも所望のスト
レス電圧を与えることが可能であり、前記した第2実施
例、第3実施例のDRAMと同様な効果が得られる。
トレスをAC的(パルス的)にも、または、DC的にも
印加することができる。時間的に効率よく加速するとい
う観点からすれば、DC的なものが望ましく、また簡単
である。また、MOSトランジスタ23〜28の寸法は
、あるワード線のストレス印加によってセルトランジス
タのゲート酸化膜の破壊が起こり、リークによりワード
線レベルが低下しても、他のワード線に印加する電圧ス
トレスに影響のでない範囲に設定することが望ましい。 このようにすれば、セルトランジスタの1ヶ所のゲート
破壊により、他のゲートの電界加速ができなくなるとい
う事態を回避できる。
ース領域に低濃度の不純物拡散層(N−型)を用いるこ
とにより、高耐圧化を図るようにしてもよい。
ート酸化膜の破壊が心配であれば、図5に示すような方
法でスクリーニングを行うこともできる。まず、パッド
29に例えば電源電圧VCCを印加し、次に、パッド3
1にストレス電圧VST1として電圧VSTを印加する
。この段階で、一方のグループのワード線WL0i,W
L0j,WL0k…群(例えば奇数アドレスのワード線
)の電位がVcc−Vthまで上昇するのを待つ。この
後、前記パッド29にゲート電圧VG1としてVST+
Vth以上を印加する。このようにすれば、MOSトラ
ンジスタ23〜25のゲート酸化膜にVST+Vth以
上のゲート電圧VG1が直接に印加されることを防ぐこ
とができる。同様に、パッド30に例えば電源電圧Vc
cを印加し、次に、パッド32にストレス電圧VST2
として電圧VSTを印加する。この段階で、他方のグル
ープのワード線WL1i,WL1j,WL1k…群(例
えば偶数アドレスのワード線)の電位がVcc−Vth
まで上昇するのを待つ。この後、前記パッド30にゲー
ト電圧VG2としてVST+Vth以上を印加する。こ
のようにすれば、MOSトランジスタ26〜28のゲー
ト酸化膜にVST+Vth以上のゲート電圧VG2が直
接に印加されることを防ぐことができる。
ス試験時に前記ビット線に所望の電圧を印加可能なビッ
ト線電圧印加手段としてストレス試験用パッド19を用
いたが、このパッド19を省略し、通常はビット線対間
に接続されているリストア用のラッチ型のPチャネル型
センスアンプを構成するPMOSトランジスタの基板(
Nウェル)の電位(通常動作時には電源電位Vccに接
続されている。)を電圧ストレス試験時に接地電圧Vs
sにするようにしてもよい。これにより、上記ビット線
に接続されているPMOSトランジスタのドレインと上
記基板とのPN接合が順バイアスされ、このPN接合の
順バイアスにより決まるビルトインポテンシャルΦBに
より、ビット線電位は接地電圧Vssより僅かに浮いた
状態になるので、選択されたセルトランジスタのゲート
とドレインとの間に大きなストレス電圧を与えることが
可能になる。
、通常動作時には前記ビット線に電源電位Vccと接地
電位Vssとの中間の電位(通常、Vcc/2)を印加
するビット線プリチャージ電圧発生回路の出力を、電圧
ストレス試験時に接地電位Vssに落すように制御する
回路を付加し、この回路を電圧ストレス試験時に動作さ
せるようにしてもよい。
動作電源を供給しない状態(即ち、Vcc電源ノードと
Vss電源ノードとの間にDRAMが動作するのに必要
な電位差が与えられていない状態)にしてウェハー全体
を均一なレベルに固定することにより、ビット線電位が
接地電圧Vssになるようにしてもよい。
ばスタック型容量の下部電極(電荷蓄積電極)が存在し
、ワード線の一部が電荷蓄積ノードと対向する構造を採
用したDRAMに本発明を適用した場合には、電圧スト
レス試験時にはDRAMに動作電源を供給しない状態に
して電荷蓄積ノードが接地電圧Vssになるようにして
ワード線にストレス電圧を印加することにより、ワード
線と電荷蓄積ノードとの間に内在する信頼性不良の要因
をスクリーニングすることができる。
時に使用することがないパッドから所定の電圧を印加し
たが、通常動作モードとストレス試験モードとでパッド
の役割を切換える手段を設けることにより、通常動作時
に使用するようなパッドで兼用することも可能である。
験用パッドとしては、ボンディング・パッドでもよいが
、これに限らず、DRAMをウェハー状態のままでバー
ンインする場合には、テスターのプローブカードの触針
に接触してストレス試験用電圧を印加可能な構造であれ
ばよく、ウェハーからDRAMチップを分離した後にパ
ッケージングした状態でバーンインを行なう場合には、
パッケージングに際してチップ外部の配線と接続可能な
構造であればよい。
でバーンインする場合には、ストレス試験用パッドを各
チップ毎に設けておいてもよいが、上記パッドを複数個
のチップで共用し、この共用パッドと複数個のチップと
の間を接続するための配線をウェハーの例えばダイシン
グライン領域上に形成するようにしてもよい。
までバーンインする場合の利点を述べる。前記各実施例
で説明したように、バーンインの効率が著しく向上し、
バーンインに要する時間を著しく短縮できることから、
ウェハー状態のままで複数個のDRAMチップに対して
同時にバーンインを行うことにより、高温仕様のプロー
バとプローブカードを用いて電圧ストレスを印加するこ
とが可能になり、ウェハープロセス直後のダイソートの
前や後に簡便にバーンインすることが可能になる。従っ
て、現在行われているようにアセンブリが済んでパッケ
ージに収納された最終製品の形態での長時間のバーンイ
ンが必要なくなる、あるいは、その時間を大幅に短縮す
ることが可能になる。換言すれば、バーンイン装置を大
規模に縮小することができ、バーンイン装置の設備投資
とその設置場所およびテスト時間を節約し、半導体集積
回路の製造コストの大幅な低減を図ることができる。勿
論、ウェハー状態で電気的、熱的なストレスをかけるこ
とができる新規なバーンイン装置は必要になるが、この
装置は従来のバーンイン装置よりもはるかに簡便かつ小
型で済み、省スペースも可能になる。また、ウェハー段
階で不良品となったものを不良として処理できることは
、従来のアセンブリされた段階でバーンインする方法に
おいては、アセンブリまで進んで製造費のかさんだ段階
で不良品となったものを不良として処理しなければなら
ず、ダイソート時に不良として処理される不良チップと
比べて著しく損失が大きいという問題を解決できる。 また、ダイソートテストとは別に、一定時間ストレスを
印加する過程を挿入して弱いトランジスタを予め弾き出
した後にダイソートを行うようにすれば、ダイソート中
にはストレスを印加しないで済み、テスタを止める必要
がなくなり、設備の有効な活用を図ることができる。さ
らに、冗長回路を備えたDRAMの場合は、ウェハー状
態でのバーンインをダイソート前に行えば、従来は不良
品となっていたバーンインでのスクリーニング分を救済
することが可能になり、チップの歩留り向上を期待でき
、工程の後の方での不良を削減できるという面からも大
幅なコストダウンの効果も期待できる。
ためのストレス電圧やゲート電圧の供給方法としては、
前記実施例のようにウェハー状態の時に専用のパッドに
直接に外部から入力する方法、ウェハー状態の時にウェ
ハー上の試験専用配線を介して外部から入力する方法の
ほか、パッケージング後に通常動作時には使用されない
専用端子を通して外部から入力する方法がある。
を必要とするDRAMを示したが、本発明はDRAMに
限らず、メモリセルにフリップフロップを用いたスタテ
ィックRAMとか、その他の各種のメモリ集積回路、メ
モリ混載集積回路などにも適用することができる。
ての電圧ストレス試験を例にして説明したが、本発明は
、温度加速に関係なく電圧ストレス試験を行う場合にも
有効であることはいうまでもない。
トレス試験時に、選択された一部のワード線群に一斉に
所望の電圧ストレスを印加することにより、不良のスク
リーニングの効果を著しく向上させることが可能になる
と共に、選択状態のワード線と非選択状態のワード線と
が物理的に隣り合う領域におけるワード線相互間の信頼
性不良の原因をスクリーニングすることが可能になる半
導体記憶装置を提供することができる。
部を示す回路図。
部を示す回路図。
部を示す図。
部を示す回路図。
法の一例を示すタイミング波形図。
ルトランジスタ、16…セル容量、18、19、29〜
32…ストレス電圧印加用パッド、22…ノード、23
〜28…MOSトランジスタ、WLOm(m=1,2,
3,4)…第1のワード線、WLn(n=1,2,3,
4…)…第2のワード線、BL1…ビット線。
Claims (10)
- 【請求項1】 行列状に配置された複数個のメモリセ
ルと、同一行のメモリセルに接続されるワード線と、同
一列のメモリセルに接続されるビット線と、前記ワード
線の一端に接続されるワード線駆動回路と、アドレス信
号に応じて上記ワード線駆動回路を駆動制御するワード
線選択回路と、電圧ストレス試験時に、全ワード線を所
定の基準にしたがってグループ分けした複数グループの
うちの任意のグループのワード線群を同時に選択し、こ
の選択されたワード線群に一斉に所望の電圧ストレスを
印加する選択的ストレス印加手段とを具備し、上記各グ
ループのワード線群は、それぞれ通常動作時に選択され
る本数以上のワード線を含み、かつ、それぞれの配列領
域内には他のグループのワード線と物理的に隣り合う領
域を複数個含むことを特徴とする半導体記憶装置。 - 【請求項2】 請求項1記載の半導体記憶装置におい
て、前記各グループのワード線群の配列領域内には、あ
るグループのワード線の両側に他のグループのワード線
が存在する領域を少なくとも1個含むことを特徴とする
半導体記憶装置。 - 【請求項3】 請求項1記載の半導体記憶装置におい
て、前記各グループのワード線群の配列領域内には、あ
るグループのワード線と他のグループのワード線とが交
互に隣り合う領域を複数個含むことを特徴とする半導体
記憶装置。 - 【請求項4】 行列状に配置された複数個のメモリセ
ルと、同一行のメモリセルに接続されるワード線と、同
一列のメモリセルに接続されるビット線と、前記ワード
線の一端に接続されるワード線駆動回路と、アドレス信
号に応じて上記ワード線駆動回路を駆動制御するワード
線選択回路と、電圧ストレス試験時に前記ワード線の配
列における奇数番目または偶数番目の任意の一方のワー
ド線群のみ同時に選択し、この選択されたワード線群に
一斉に所望の電圧ストレスを印加する選択的ストレス印
加手段とを具備することを特徴とする半導体記憶装置。 - 【請求項5】 請求項1乃至4のいずれか1項に記載
の半導体記憶装置において、前記選択的ストレス印加手
段は、各ワード線の他端に各ドレインが接続された複数
個のMOSトランジスタと、この各MOSトランジスタ
の各ゲートに共通に接続されたゲート電圧印加用の第1
のパッドと、上記各ワード線を物理的に隣り合うワード
線が互いに異なるグループに属するようにグループ分け
した複数グループに対応して複数個設けられ、各グルー
プのワード線群に対応する前記MOSトランジスタ群の
各ソースに共通に接続されたストレス電圧印加用の第2
のパッドとを具備することを特徴とする半導体記憶装置
。 - 【請求項6】 請求項1乃至4のいずれか1項に記載
の半導体記憶装置において、前記選択的ストレス印加手
段は、各ワード線の他端に各ドレインが接続された複数
個のMOSトランジスタと、上記各ワード線を物理的に
隣り合うワード線が互いに異なるグループに属するよう
にグループ分けした複数グループに対応して複数個設け
られ、各グループのワード線群に対応する前記MOSト
ランジスタ群の各ゲートに共通に接続されたゲート電圧
印加用の第1のパッドと、前記各MOSトランジスタの
各ソースに共通に接続されたストレス電圧印加用の第2
のパッドとを具備することを特徴とする半導体記憶装置
。 - 【請求項7】 請求項1乃至4のいずれか1項に記載
の半導体記憶装置において、前記選択的ストレス印加手
段は、各ワード線の他端に各ドレインが接続された複数
個のMOSトランジスタと、上記各ワード線を物理的に
隣り合うワード線が互いに異なるグループに属するよう
にグループ分けした複数グループに対応して複数個設け
られ、各グループのワード線群に対応する前記MOSト
ランジスタ群の各ゲートに共通に接続されたゲート電圧
印加用の第1のパッドと、複数グループに対応して複数
個設けられ、各グループのワード線群に対応する前記M
OSトランジスタ群の各ソースに共通に接続されたスト
レス電圧印加用の第2のパッドとを具備することを特徴
とする半導体記憶装置。 - 【請求項8】 請求項1乃至4のいずれか1項に記載
の半導体記憶装置において、前記選択的ストレス印加手
段は、前記ワード線選択回路の入力あるいは出力を制御
する制御手段と、前記ワード線駆動回路を介して前記ワ
ード線に電圧ストレスを印加するためのストレス印加手
段とを具備することを特徴とする半導体記憶装置。 - 【請求項9】 請求項1乃至4のいずれか1項に記載
の半導体記憶装置において、電圧ストレス試験時に前記
ビット線に所望の電圧を印加可能なビット線電圧印加手
段を具備したことを特徴とする記載の半導体記憶装置。 - 【請求項10】 前記ビット線電圧印加手段は、通常
動作時には前記ビット線に電源電位と接地電位との中間
の電位を出力し、電圧ストレス試験時には前記ビット線
に接地電位を出力する回路であることを特徴とする請求
項9記載の半導体記憶装置。
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JP2418374A JPH0770620B2 (ja) | 1990-12-26 | 1990-12-26 | 半導体記憶装置 |
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JPH0770620B2 JPH0770620B2 (ja) | 1995-07-31 |
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ID=18526219
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JP2418374A Expired - Lifetime JPH0770620B2 (ja) | 1990-12-26 | 1990-12-26 | 半導体記憶装置 |
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