KR100220950B1 - 웨이퍼 번인회로 - Google Patents

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Abstract

본 발명은 웨이퍼 테스트시 회로의 추가없이 기존의 워드라인 드라이버를 통해 번-인 스트레스를 가하도록 구현한 웨이퍼 번-인 회로에 관한 것으로, 이를 구현하기 위해 로오 어드레스 신호의 조합에 의해 1개의 워드라인을 선택 구동하기 위한 디코딩된 신호를 출력하는 로오 어드레스 프리디코딩 수단과, 정상 동작에서는 상기 디코딩된 어드레스 신호의 조합에 의해 제1신호를 출력하고, 웨이퍼 번-인 동작에서는 상기 입력 어드레스 신호에 상관없이 제2신호를 출력하는 워드라인 구동 제어 수단과, 상기 로오 어드레서 프리디코딩 수단과 워드라인 구동 제어수단의 출력신호에 의해 정상 동작에서는 입력되는 어드레스에 의해 선택적으로 워드라인을 구동시키고, 웨이퍼 번-인 동작에서는 다수의 워드라인을 동시에 구동시키는 로오 디코더 수단을 구비하였다.

Description

웨이퍼 번-인 회로
본 발명은 반도체 메모리 장치의 웨이퍼 번-인 회로(wafer burn-in circuit)에 관한 것으로, 특히 웨이퍼 테스트시 회로의 추가없이 기존의 워드라인 드라이버를 통해 번-인 스트레스를 가하도록 구현한 웨이퍼 번-인 회로에 관한 것이다.
통상적으로, 메모리 테스트(memory test)에서 번-인 테스트(burn-in test)를 하는 이유는 '하이 볼테지(high voltage)'(이하 '번-인 전압'이라 함)를 가함으로써 조기에 결함 셀을 검출할 수 있고, 동작 전압 레인지(operation voltage range)에서의 테스트 시간을 감소시킬 수 있기 때문에 번-인 테스트를 실시하고 잇다. 현재 16M DRAM의 경우 번-인 테스트의 동작은 리프레스 옵션(1K,4K)에 따라 다르게 동작된다(1K 옵선:16개 워드라인 액티브, 4K 옵션:4개 워드라인 액티브). 16K 로오(row)×1K 컬럼(colmn)으로 구성되어 있는 16M DRAM의 경우 워드라인 전체로 스트레스를 가하기 위해서는 1K 옵션에서는 16K/16ea(한번의 로오 액티브에서 16개 로오 액티브)=1K 번의 로오 액티브가 필요하고, 동일한 방법으로 4K 리프레시의 경우에는 4K 번의 로오 액티브가 수행되어야 한다. 또한, 컬럼의 스트레스 수는 1K번으로 4K와 1K 리프레시 모두 동일하다. 그리고, 16M 디램의 전체 셀을 번-인 테스트하기에 필요한 시간은 1K 리프레시의 경우 24시간 즉, (사이클 시간(500ns)×2(wr/rd)×1M(16M×1/16(1번 로오 16개)×1K 컬럼)×스트레스 넘버(86400(s))=24hr, 4K 리프레시의 경우에는 96시간 즉, (사이클 시간(500ns)×2(wr/rd)×4M(16M×(1/4)(1번 로오 4개)×1K 컬럼)×스트레스 넘버(86400(s))=96hr이 필요하게 된다. 여기서, ns=10-9초이고, M=106이며, hr은 시간을 의미한다.
따라서, 하나의 칩을 번-인 테스트하는데 필요한 시간이 하루 또는 4일이 걸리게 됨으로서 이에 따른 테스트의 비용도 그만큼 증가하게 되었다. 이러한 테스트 비용과 시간을 줄이기 위하여 종래에서는 웨이퍼 번-인을 사용하게 되었다. 그 원리는 한 번의 로우 액티브에서 멀티 워드라인(multi-wordline; 16K 워드라인 전체 또는 4K 워드라인)을 턴-온시켜 모든 워드라인의 게이트 옥사이드(gate oxide)로 스트레스(stress)를 주는 방식이다. 이러한, 방식에 따른 웨이퍼 번-인의 테스트는 86.4초(sec), 즉, (사이클 시간(500ns)×2(wr/rd)×1번(16K 로오)×1K 컬럼×스트레스 넘버(86400(s))=86.4(sec)로 줄어들게 된다.
이와같이, 종래의 웨이퍼 번-인을 동작시키기 위해서는 칩 내부에 한번의 로오 액티브시에 전체의 워드라인을 액티브시키기 위해 제1도에서와 같은 부가적인 회로가 필요하였다.
그러면, 제1도 내지 제5도를 보면서 종래의 웨이퍼 번-인 동작에 대해 설명하기로 한다.
제1도는 종래의 웨이퍼 번-인 로오 디코더 회로도를 도시한 것으로, 정상 동작에서는 웨이퍼 번-인 신호(wbi)가 '로우'가 되어 로오 어드레스에 의해 선택된 워드라인(wl0∼wl3중에서 하나)이 구동되어지며, 웨이퍼 번-인 동작에서는 상기 웨이퍼 번-인 신호(wbi)가 '하이'가 되어 4개의 워드라인(WL10∼WL13)으로 스트레스 전압을 가하게 된다.
제2도는 종래의 웨이퍼 번-인 테스트 패스(wbi PAD)를 도시한 회로도로서, 웨이퍼 번-인시 wbi 패드(pad)로 전원이 인가되면 출력(wbi)은 '하이'가 된다. 이 하이레벨의 웨이퍼 번-인 신호(wbi)에 의해 한번의 액티브 사이클동안 많은 워드라인으로 동시에 스트레스를 인가해 줄 수 있다.
제3도는 종래의 웨이퍼 번-인 로오어드레스 프리디코더 회로도로서, 웨이퍼 번-인 동작에서 웨이퍼 번-인 신호(wbi)가 '하이'가 되면 디코딩된 로오어드레스 ax23, ax23b, ax2b3, ax2b3b 모두 '로우'가 된다.
제4도는 종래의 웨이퍼 번-인 로오어드레스 프리디코더 구동신호 발생 회로도에서, 제3도에서 출력된 로오 어드레스 ax23<0:3>에 의해 자신의 출력(xdpb)을 '로우'로 유지시키게 된다. 이는 웨이퍼 번-인시 로오 디코더 입력인 ax23, ax45, ax67은 '로우'를 유지한 상태에서 출력(xdpb)은 '로우'상태를 유지함으로 제1도의 A노드와 B노드의 전위를 모두 '로우'로 유지시키게 된다. 따라서 부트스트랩핑 동작에 의해 워드라인 WL10∼WL13으로 워드라인 부스팅 신호(px)가 공급되어 웨이퍼 번-인 동작에서 스트레스 전압을 가하게 된다.(종래의 웨이퍼 번-인 동작 타이밍도를 제5도에 도시하였다.)
이상과 같은 종래의 웨이퍼 번-인 테스트는 한번의 액티브 사이클에서 다수의 워드라인을 동시에 구동시키기 위해 제1도에서와 같이 트랜지스터(Q1∼Qn)가 부가적으로 사용됨으로써 칩 사이즈(chip size)가 증가하는 문제점이 있었다.
따라서 본 발명에서는 웨이퍼 테스트시 회로의 추가없이 기존의 워드라인 드라이버를 통해 번-인 스트레스를 가하도록 구현한 웨이퍼 번-인 회로를 제공하는 데에 그 목적이 있다.
본 발명의 다른 목적은 웨이퍼 상태에서 리페어 실시전에 한번의 사이클동안 멀티 워드라인으로 스트레스를 가하여 취약한 셀을 리페어시킴으로서 조기에 불량을 검출해 내고 수율을 향상시킨 웨이퍼 번-인 회로를 제공함에 있다.
상기 목적을 달성하기 위해 본 발명의 실시예에 따른 웨이퍼 번-인 회로는, 입력되는 로오 어드레스 신호를 조합하여 1개의 워드라인을 선택 구동하기 위한 프리디코딩된 로오 어드레스 신호를 출력하는 로오 어드레스 프리디코딩 수단과; 정상 동작시 상기 프리디코딩된 로오 어드레스 신호에 따라 해당하는 워드라인을 선택적으로 구동시키기 위한 제1신호를 출력하고, 웨이퍼 번-인 동작시에는 상기 입력 로오 어드레스 신호에 상관없이 다수의 워드라인을 인에이블시키기 위한 제2신호를 출력하는 워드라인 구동 제어 수단과; 상기 로오 어드레스 프리디코딩 수단과 워드라인 구동 제어 수단의 출력신호에 의해 정상 동작에서는 입력 로오 어드레스 신호에 해당하는 워드라인을 선택적으로 구동시키고, 웨이퍼 번-인 동작에서는 다수의 워드라인을 동시에 구동시키는 로오 디코더 수단을 구비한다.
제1도는 종래의 웨이퍼 번-인 동작을 위한 로오 디코더 회로도.
제2도는 종래의 웨이퍼 번-인 테스트 패드를 도시한 회로도.
제3도는 종래의 웨이퍼 번-인 로오어드레스 프리디코더 회로도.
제4도는 종래의 웨이퍼 번-인 로오어드레스 프리디코더 구동신호 발생 회로도.
제5도는 종래의 웨이퍼 번-인 동작 타이밍도.
제6도는 본 발명의 실시예에 의한 웨이퍼 번-인 로오 디코더 회로도.
제7도는 본 발명의 실시예에 의한 웨이퍼 번-인 로오어드레스 프리디코더 회로도.
제8도는 본 발명의 실시예에 의한 웨이퍼 번-인 로오어드레스 프리디코더 구동신호 발생 회로도.
제9도는 본 발명의 실시예에 의한 웨이퍼 번-인 동작 타이밍도.
상술한 목적과 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제6도는 본 발명의 실시예에 의한 웨이퍼 번-인 로오 디코더 회로도를 도시한 것으로서, 제1도와 비교하여 볼 때 트랜지스터(Q1∼Qn)가 필요없고, 노어(nor) 게이트 대신에 인버터를 사용하였다는 점이 차이난다.
제6도의 로오 디코더 회로는, 제1노드(n1)의 전위가 제1논리 상태(하이 상태)를 가질 때 입력된 로오 어드레스 신호에 의해 선택된 워드라인으로 워드라인 부스팅 신호(px)를 공급하는 워드라인 구동부(T0∼T3, N0∼N3, M0∼M3)와; 상기 제1노드(n1)와 제2노드(n2) 사이에 접속된 인버터(IV1,IV2)와; 후술하는 로오어드레스 프리디코더 구동신호 발생회로(워드라인 구동 제어 수단)의 출력신호에 의해 상기 제2노드(n2)로 전원전압을 전달하는 제1모스트랜지스터(PL1; P-모스 트랜지스터)와, 후술하는 로오 어드레스 프리디코딩 수단으로부터 출력된 디코딩 신호중 어느 하나라도 인에이블되면 상기 제2노드(n2)로 접지전압을 전달하는 스위칭회로부(S1,S2,S3; N-모tm 트랜지스터)로 구성된다.
제6도의 로오 디코더 회로는, 정상 동작에서는 입력되는 어드레스(ax23,ax45,ax67)에 의해 선택적으로 워드라인(wl0∼wl3중 하나)을 구동시키고, 웨이퍼 번-인 동작에서는 다수의 워드라인(wl0∼wl3)을 동시에 구동시키게 된다.
제7도는 본 발명의 실시예에 의한 웨이퍼 번-인 로오어드레스 프리디코더 회로도를 도시한 것으로서, 상기 로오 디코더의 입력 어드레스 신호를 만들어 내는 로오어드레스 프리디코더인데, 동 도면에서는 로오어드레스(ax23)에 대해서만 도시하였다. 동 도면의 경우 2입력 낸드 게이트(ND1,ND2,ND3,ND4)와 인버터(I1∼I12)를 이용한다. 즉, 로오어드레스 ax23<0:3>으로 각각 조합하여 해당하는 낸드게이트(ND1,ND2,ND3,ND4)로 입력하고, 각각의 낸드 게이트(ND1,ND2,ND3,ND4)의 출력을 인버터(I1∼I3; I4∼I6; I7∼I9; I10∼I12)를 통해 홀수회 반전시켜 최종적인 프리디코딩신호(ax23,ax23b,ax2b3,ax2b3b)를 출력한다.
제8도는 제6도에 도시된 웨이퍼 번-인 로오어드레스 프리디코더 구동신호(xdpb) 발생 회로도를 도시한 것으로서, 로오어드레스 프리디코더 구동신호 발생회로(워드라인 구동 제어 수단)는 상기 디코딩된 로오 어드레스 신호를 입력받아 일정기간 동안만 인에이블되는 에지 신호를 에지 신호 발생수단(K1,K2,K3,K4)과; 상기 에지 신호와 라스바 신호를 입력받아 논리연산하는 제1논리 연산부(K5; 낸드게이트)와; 상기 제1논리 연산부(K5)의 출력 신호와 웨이퍼 번-인 동작신호(wbi)를 입력받아 논리연산하는 제2논리 연산부(K6; 노어게이트)와; 상기 제2논리 연산부(K6)의 출력단에 접속된 홀수개의 인버터(K7,K8,K9)로 구성된다.
제8도에서, 정상 동작(라이트/리드)에서는 웨이퍼 번-인 신호(wbi)가 로우레벨이므로 제7도의 로오 어드레스 프리디코더에 의해 디코딩된 어드레스 신호의 조합에 대응되는 신호를 출력하고, 웨이퍼 번-인 동작에서는 웨이퍼 번-인 신호(wbi)가 하이이기 때문에 로오 어드레스에 상관없이 출력(xdpb)이 '하이'가 된다. 그에 따라, 제6도의 A 노드가 하이로 되고 B 노드는 로우가 되므로 모든 워드라인(wl0∼wl3)이 동시에 구동된다.
제9도는 본 발명의 실시예에 의한 웨이퍼 번-인 동작시 동작 타이밍도를 도시한 것이다. 웨이퍼 번-인 동작시 로오어드레스 프리디코더 구동신호 발생회로에 입력되는 웨이퍼 번-인 신호(wbi)는 하이레벨이 된다. 그에 따라 로오어드레스 프리디코더 구동신호 발생회로의 출력(xdpb)이 하이레벨이 되고, 로오 디코더로 입력되는 어드레스(ax23,ax45,ax67)도 역시 하이레벨로 되며, 제6도에서 A노드는 하이로 되고 B노드는 로우로 된다.
그 결과, 모스 트랜지스터(M0,M1,M2,M3)는 턴오프상태를 유지하게 되고, 모스 트랜지스터(N0,N1,N2,N3)의 게이트 전압이 "Vcc-Vt"까지 상승하게 된다. 이어 "Vcc-Vt"에 도달하면 전달 트랜지스터(T0,T1,T2,T3)는 오프되고 상기 모스 트랜지스터(N0,N1,N2,N3)의 게이트 전압은 상기 "Vcc-Vt"라는 전압을 유지하게 된다. 그후, 고전압(Vpp)의 워드라인 부스팅신호(px)가 각각의 모스 트랜지스터(N0,N1,N2,N3)의 드레인에 인가되면 워드라인 전압이 상승하게 되고, 그로 인해 모스 트랜지스터(N0,N1,N2,N3)의 게이트-소오스간 오버랩 캐패시턴스(Overlap Capacitance)에 의해 상기 모스 트랜지스터(N0,N1,N2,N3)의 게이트가 셀프-부트스래핑(Self-Bootatrapping)된다. 따라서, 상기 모스 트랜지스터(N0,N1,N2,N3)의 게이트 전윈가 "Vcc+2Vt" 이상으로 상승하여 모든 워드라인(Wl0∼Wl3)은 동시에 하이레벨("Vcc+Vt")로 구동된다. 그리고, 상기 워드라인(wl0∼wl3)이 하이레벨로 구동되는 동안 스트레스가 가해지게 된다.
여기서 본 발명에 의한 웨이퍼 번-인 동작은 종래의 웨이퍼 번-인 동작과 테스트 시간과 동작은 거의 동일하지만, 본 발명의 경우 웨이퍼 테스트시 회로의 추가없이 기존의 워드라인 드라이버를 통해 번-인 스트레스를 가할 수 있게 되어, 모든 워드라인에 대해 종래의 방식에서 발생되는 문제 즉 셀 어레이 영역안에 트랜지스터(Q1∼Qn)를 추가하여야 하는 칩 영역문제 및 로오 디코더 회로에서도 레이아웃 피치가 문제가 되는 디코더 영역에 노어 게이트를 레이아웃시켜야 되는 레이아웃 문제를 동시에 해결하게 된다.
이상에서 설명한 바와, 같이 본 발명에 의한 웨이퍼 번-인 회로는 웨이퍼 테스트시 회로의 추가없이 기존의 워드라인 드라이버를 통해 번-인 스트레스를 가하도록 구현함으로써 종래에 칩 사이즈가 증가되는 문제점을 해결하였다. 또한, 웨이퍼 상태에서 리페어 실시전에 한번의 사이클동안 멀티 워드라인으로 스트레스를 가하여 취약한 셀을 리페어시킴으로써 조기에 불량을 검출해내고 수율을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 반도체 메모리 장치에 있어서, 입력되는 로오 어드레스 신호를 조합하여 1개의 워드라인을 선택 구동하기 위한 프리디코딩된 로오 어드레스 신호를 출력하는 로오 어드레스 프리디코딩 수단과; 정상 동작시 상기 프리디코딩된 로오 어드레스 신호에 따라 해당하는 워드라인을 선택적으로 구동시키기 위한 제1신호를 출력하고, 웨이퍼 번-인 동작시에는 상기 입력 로오 어드레스 신호에 상관없이 다수의 워드라인을 인에이블시키기 위한 제2신호를 출력하는 워드라인 구동 제어 수단과; 상기 로오 어드레스 프리디코딩 수단과 워드라인 구동 제어 수단의 출력신호에 의해 정상 동작에서는 입력 로오 어드레스 신호에 해당하는 워드라인을 선택적으로 구동시키고, 웨이퍼 번-인 동작에서는 다수의 워드라인을 동시에 구동시키는 로오 디코더 수단을 구비하는 것을 특징으로 하는 웨이퍼 번-인 회로.
  2. 제1항에 있어서, 상기 로오 어드레스 프리디코딩 수단은, 상기 로오 어드레스 신호를 입력받아 디코딩된 신호를 출력하는 논리연산부와; 상기 논리연산부의 출력단에 접속된 홀수개의 인버터로 구성된 것을 특징으로 하는 웨이퍼 번-인 회로.
  3. 제1항에 있어서, 상기 워드라인 구동 제어 수단은, 상기 디코딩된 로오 어드레스 신호를 입력받아 일정기간동안만 인에이블되는 에지 신호를 발생하는 에지신호 발생수단과; 상기 에지 신호와 라스바 신호를 입력받아 논리연산하는 제1논리 연산부와; 상기 제1논리 연산부의 출력 신호와 웨이퍼 번-인 동작 신호를 입력받아 논리연산하는 제2논리 연산부와; 상기 제2논리 연산부의 출력단에 접속된 홀수개의 인버터로 구성된 것을 특징으로 하는 웨이퍼 번-인 회로.
  4. 제1항에 있어서, 상기 로오 디코더 수단은, 상기 제1노드의 전위가 제1논리 상태를 가질 때 입력된 로오 어드레스 신호에 의해 선택된 워드라인으로 워드라인 부스팅 신호를 공급하는 워드라인 구동부와; 상기 제1노드와 제2노드 사이에 접속된 인버터와; 상기 워드라인 구동 제어 수단의 출력신호에 의해 상기 제2노드로 전원전압을 전달하는 제1모스 트랜지스터와; 상기 로오 어드레스 프리디코딩 수단으로부터 출력된 디코딩 신호중 어느 하나라도 인에이블되면 상기 제2노드로 접지전압을 전달하는 스위칭 회로부로 구성된 것을 특징으로 하는 웨이퍼 번-인 회로.
  5. 제4항에 있어서, 상기 제1모스 트랜지스터는 P-모스인 것을 특징으로 하는 웨이퍼 번-인 회로.
  6. 제4항에 있어서, 상기 스위칭 회로부는 상기 로오 어드레스 프리디코딩 수단으로부터 출력된디코딩 신호를 각각 게이트로 입력받는 N-모드 트랜지스터인 것을 특징으로 하는 웨이퍼 번-인 회로.
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