JP2001184890A

JP2001184890A - 半導体記憶装置

Info

Publication number: JP2001184890A
Application number: JP36954899A
Authority: JP
Inventors: Yutaka Ikeda; 豊池田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-12-27
Filing date: 1999-12-27
Publication date: 2001-07-06
Also published as: US6304498B1

Abstract

(57)【要約】【課題】欠陥メモリセルを冗長メモリセルと置換した
場合にも、動作速度の劣化を抑制することが可能な半導
体記憶装置を提供する。【解決手段】行プリデコーダ２６は、アドレスラッチ
回路１１０．０〜１１０．７から出力される内部アドレ
ス信号を受けて、プリデコード信号を出力する。スペア
判定回路４０．ｉは、アドレス信号Ａ＜２：７＞を受
け、予め記憶された欠陥行アドレスとの比較結果を出力
する。冗長置換を行なわない場合、正規行デコーダ１４
０．ｉは、プリデコードアドレス信号を受けて、対応す
る正規メモリセルブロック中のワード線を選択し、冗長
置換をする場合、冗長行デコーダ１４２．ｉは、プリデ
コード信号を受けて、冗長メモリセルブロック中の冗長
ワード線を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置の
構成に関し、より特定的には、半導体記憶装置の冗長判
定回路の構成に関する。

【０００２】

【従来の技術】半導体記憶装置においては、製造工程中
に発生するメモリセルアレイ中の欠陥メモリセルを救済
するために、冗長メモリセルアレイが設けられ、欠陥メ
モリセルをこの冗長メモリセルアレイ中のメモリセルと
置換することによるいわゆる助長救済が行なわれるのが
一般的である。

【０００３】この場合、予め欠陥メモリセルの存在する
メモリセル列またはメモリセル行のアドレス情報を、ヒ
ューズ素子などの不揮発的に記憶可能な素子を用いるこ
とで予め半導体記憶装置内で記憶しておき、外部から与
えられたアドレス信号がこの欠陥行アドレスまたは欠陥
列アドレスと一致するか否かの判断を行なった上で、一
致する場合には、正規のメモリセルアレイに対する選択
動作を停止し、代わりに冗長メモリセルアレイに対する
選択動作を活性化するための冗長判定回路が設けられ
る。

【０００４】

【発明が解決しようとする課題】一方で、半導体記憶装
置に要求される動作速度に対する高速化の要求は高まっ
ているが、上記のような冗長判定を行なう分、一般には
冗長置換を行なったアドレスに対するアクセス時間が正
規のメモリセルを選択する場合に比べて劣化してしまう
という傾向がある。

【０００５】これでは、欠陥メモリセルの存在自体は冗
長メモリセルアレイにより救済することが可能でも、製
品の要求仕様に対しては動作速度の点で応えることがで
きない。

【０００６】以下、上記の内容についてさらに詳しく説
明する。図１４は、従来の半導体記憶装置において、メ
モリセルアレイ中のメモリセル行を選択するための回路
構成を説明するための概略ブロック図である。以下で
は、説明の簡単のために行および列アドレスバッファ２
２４に与えられる行アドレス信号は、アドレス信号Ａ＜
０＞〜Ａ＜７＞の８ビットであるものとする。

【０００７】ここで、正規メモリセルアレイには、簡単
のためにワード線ＷＬが２５６本存在するものとし、正
規メモリセルアレイに対応して設けられる冗長メモリセ
ルアレイには、冗長メモリセル行が４行設けられ、これ
に対応して冗長ワード線ＳＷＬが４本存在するものとす
る。

【０００８】図１４を参照して、行および列アドレスバ
ッファ２２４中に、アドレス信号Ａ＜０＞〜Ａ＜７＞に
それぞれ対応して設けられるアドレスラッチ回路２１
０．０〜２１０．７の各々は、信号ＺＲＡＬが活性状態
において、対応するアドレス信号を取込んでラッチし、
信号ＲＡＤＥに応じて、内部アドレス信号ＲＡ＜０＞、
ＺＲＡ＜０＞、ＲＡ＜１＞、ＺＲＡ＜１＞、〜ＲＡ＜７
＞、ＺＲＡ＜７＞を出力する。

【０００９】たとえば、アドレスラッチ２１０．０は、
アドレス信号Ａ＜０＞を受けて、内部アドレス信号ＲＡ
＜０＞およびＺＲＡ＜０＞を出力する。

【００１０】行プリデコーダ２２６は、アドレスラッチ
回路２１０．０〜２１０．７から出力される内部アドレ
ス信号ＲＡ＜０＞、ＺＲＡ＜０＞〜ＲＡ＜７＞、ＺＲＡ
＜７＞を受けて、プリデコード信号ＸＡ＜０：３＞、Ｘ
Ｂ＜０：３＞、ＸＣ＜０：３＞、ＸＣ＜０：３＞を出力
する。

【００１１】一方、スペア判定回路２４０は、信号ＺＲ
ＡＬにより活性化されて、アドレス信号Ａ＜２：７＞
（＝Ａ＜２＞〜Ａ＜７＞）を受け、信号ＲＡＤＥに応じ
て予め記憶された欠陥行アドレスとの比較結果を出力す
る。論理ゲート２３２は、信号ＲＸＴと、スペア判定回
路２４０からの出力の判定信号とを受けて、スペア判定
の結果、アドレス信号Ａ＜０＞〜Ａ＜７＞と冗長メモリ
セル行アドレスの一致が検出されない場合は活性状態
（“Ｈ”レベル）となり、冗長メモリセル行アドレスと
の一致が検出された場合は不活性状態（“Ｌ”レベル）
となる信号ＮＲＥを出力する。

【００１２】一方、論理ゲート２３４は、信号ＲＸＴと
スペア判定回路２４０の出力とを受けて、冗長メモリセ
ル行と外部から与えられたアドレス信号Ａ＜０＞〜Ａ＜
７＞とが一致した場合は活性状態（“Ｈ”レベル）とな
り、一致しない場合は不活性状態（“Ｌ”レベル）とな
る信号ＳＲＥを出力する。

【００１３】正規行デコーダ２４０は、プリデコードア
ドレス信号ＸＡ＜０：３＞〜ＸＤ＜０：３＞を受けて、
信号ＮＲＥが活性状態においては、対応する正規メモリ
セルアレイ中のワード線ＷＬ＜０：２５５＞（ＷＬ＜０
＞〜ＷＬ＜２５５＞）のうちのいずれか１つを活性状態
とする。

【００１４】一方、冗長行デコーダ２４２は、プリデコ
ード信号ＸＡ＜０：３＞と信号ＳＲＥとを受けて、スペ
ア判定回路２４０において冗長メモリセル行と与えられ
たアドレス信号とが一致し、信号ＳＲＥが活性状態とな
るのに応じて、冗長メモリセルブロックＲＣＢｉ中の冗
長ワード線ＳＷＬ＜０：３＞（ＳＷＬ＜０＞〜ＳＷＬ＜
３＞）のうちのいずれか１つを活性状態とする。

【００１５】図１５は、図１４に示したスペア判定回路
２４０の構成を説明するための概略ブロック図である。

【００１６】スペア判定回路２４０は、信号ＲＡＤＥを
受けて、所定時間遅延した後に信号ＲＡＤＥＤとして出
力するための遅延回路３００２と、予め欠陥アドレス行
を記憶し、入力されたプリデコード信号ＸＢ＜０＞、Ｘ
Ｂ＜１＞、ＸＣ＜０＞〜ＸＣ＜３＞、ＸＣ＜０＞〜ＸＣ
＜３＞を受けて、比較結果を出力する欠陥アドレス比較
部３０１０と、信号ＲＡＤＥＤに応じて、欠陥アドレス
比較部３０１０に電源電位Ｖｃｃを選択的に供給するた
めのＰチャネルＭＯＳトランジスタＴＰ１１０と、欠陥
アドレス比較部３０１０の出力ノードｎ１０１の出力を
受けるインバータＩＮＶ１１０と、電源電位Ｖｃｃとノ
ードｎ１０１との間に接続され、インバータＩＮＶ１１
０の出力をゲートに受けるＰチャネルＭＯＳトランジス
タＴＰ１１１と、インバータＩＮＶ１１０の出力を受け
て、信号ＳＲＥＦを出力するインバータＩＮＶ１１１と
を備える。

【００１７】欠陥アドレス比較部３０１０は、ノードｎ
１０１と接地電位ＧＮＤとの間にそれぞれ直列に接続さ
れる、ヒューズ素子Ｆ３１００．０およびＮチャネルＭ
ＯＳトランジスタＴＮ３１００．０、ヒューズ素子Ｆ３
１００．１およびＮチャネルＭＯＳトランジスタＴＮ３
１００．１〜ヒューズ素子Ｆ３１００．１５およびＮチ
ャネルＭＯＳトランジスタＴＮ３１００．１５を含む。

【００１８】トランジスタＴＮ３１００．０〜ＴＮ３１
００．１５のゲートは、プリデコード信号ＸＢ＜０＞、
ＸＢ＜１＞、ＸＣ＜０＞〜ＸＣ＜３＞、ＸＣ＜０＞〜Ｘ
Ｃ＜３＞をそれぞれ受ける。

【００１９】図１６は、図１４に示したセル行を選択す
るための回路の動作を説明するためのタイミングチャー
トである。

【００２０】外部からアドレス信号が与えられると、時
刻ｔ０において信号ＺＲＡＬは活性状態であることに応
じて、アドレスラッチ２１０．０〜２１０．７にアドレ
ス信号Ａ＜０＞〜Ａ＜７＞が取り込まれてラッチされ
る。

【００２１】つづいて、時刻ｔ１において、信号ＲＡＤ
Ｅが活性状態となるのに応じて、時刻ｔ２において、信
号ＺＲＡＬが不活性状態となる。信号ＺＲＡＬが不活性
状態となってから、冗長行の判定の結果待ち時間および
プリデコード動作のための遅延時間等の余裕時間が経過
した後の時刻ｔ３において、ワード線の選択動作の開始
を指示するための信号ＲＸＴが活性状態となる。

【００２２】すなわち、信号ＺＲＡＬが不活性状態とな
ってから、信号ＲＸＴを活性化するまでに、このような
余裕時間を設ける必要があり、冗長行置換を行なうこと
により、行選択動作がこの分遅れることになる。

【００２３】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、欠陥メモリ
セルを冗長メモリセルアレイ中の冗長メモリセルと置換
した場合にも、動作速度の劣化を抑制することが可能な
半導体記憶装置を提供することである。

【００２４】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、行列状に配置される複数のメモリセルを含む
メモリセルアレイを備え、メモリセルアレイは、複数の
正規メモリセルを含む正規メモリセルアレイと、正規メ
モリセルアレイ中の欠陥メモリセルと置換される複数の
冗長メモリセルを含む冗長メモリセルアレイとを含み、
半導体記憶装置の外部から与えられる行アドレス信号お
よび列アドレス信号を受けるアドレスバッファと、行ア
ドレス信号に応じてメモリセルアレイの行を選択する行
選択回路とをさらに備え、行選択回路は、アドレスバッ
ファからの行アドレス信号を受けて、行プリデコード信
号を生成するための行プリデコーダと、予め欠陥メモリ
セルアドレスを保持し、アドレスバッファからの行アド
レス信号を受けて、冗長メモリセルとの置換を行なうか
を判定するための冗長判定回路と、冗長置換を行わない
場合、行プリデコーダからの行プリデコード信号に応じ
て、正規メモリセル中のメモリセル行を選択する正規行
デコーダと、冗長置換を行なう場合、冗長メモリセル中
のメモリセル行を選択する冗長行デコーダとを含み、列
アドレス信号に応じてメモリセルアレイの列の少なくと
も１つを選択するための信号を生成する列選択回路と、
選択されたメモリセル列との間で記憶データを授受する
ためのデータ入出力回路とをさらに備える。

【００２５】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、アドレスバッ
ファから冗長判定回路に行アドレス信号を伝達するため
のアドレスバスと、行プリデコーダから行デコーダに行
プリデコード信号を伝達するためのプリデコード線群と
をさらに備える。

【００２６】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、正規メモリセ
ルアレイは、複数の正規メモリセルブロックに分割さ
れ、冗長メモリセルアレイは、それぞれ正規メモリセル
ブロックに対応する複数の冗長メモリセルブロックに分
割され、冗長判定回路は、複数の正規メモリセルブロッ
クにそれぞれ対応して設けられる複数のローカル冗長判
定回路を含み、正規行デコーダは、複数の正規メモリセ
ルブロックにそれぞれ対応して設けられる複数のローカ
ル正規行デコーダ回路を含み、冗長行デコーダは、複数
の冗長メモリセルブロックにそれぞれ対応して設けられ
る複数のローカル冗長行デコーダ回路を含み、半導体記
憶装置は、複数のローカル冗長判定回路に共通に設けら
れ、アドレスバッファから複数のローカル冗長判定回路
に行アドレス信号を伝達するためのアドレスバスと、複
数のローカル正規行デコーダ回路に共通に設けられ、行
プリデコーダから複数のローカル正規行デコーダ回路に
行プリデコード信号を伝達するためのプリデコード線群
とをさらに備える。

【００２７】請求項４記載の半導体記憶装置は、請求項
２または３記載の半導体記憶装置の構成に加えて、冗長
行デコーダは、冗長置換を行なう場合、行プリデコーダ
からの行プリデコード信号に応じて、冗長メモリセル中
のメモリセル行を選択する。

【００２８】請求項５記載の半導体記憶装置は、請求項
３記載の半導体記憶装置の構成に加えて、複数の正規メ
モリセルブロックは、各々独立にアクセス可能なバンク
である。

【００２９】請求項６記載の半導体記憶装置は、請求項
５記載の半導体記憶装置の構成に加えて、冗長判定回路
は、複数のローカル冗長判定回路に共通に設けられ、予
め欠陥メモリセルアドレスを保持し、アドレスバッファ
からの行アドレス信号と、欠陥メモリセルアドレスとを
比較する欠陥アドレス比較部をさらに含み、各ローカル
冗長判定回路は、欠陥アドレス比較部の比較結果に応じ
て、対応するバンクのローカル正規行デコーダ回路およ
びローカル冗長行デコーダ回路を制御するための信号を
生成する複数の冗長判定信号生成回路を含む。

【００３０】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体記憶装置１０００の構成を示す
概略ブロック図である。

【００３１】図１を参照して、半導体記憶装置１０００
は、外部から外部ロウアドレスストローブ信号ｅｘｔ．
／ＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔ．
／ＣＡＳ、外部ライトイネーブル信号ｅｘｔ．／ＷＥ等
の制御信号をそれぞれ受ける制御信号入力端子群２、
４、６と、アドレス入力端子群８と、データ信号を授受
するためのデータ入出力端子群９と、接地電位Ｖｓｓが
与えられる接地端子１２と、電源電位ｅｘｔ．Ｖｃｃが
与えられる電源端子１０とを備える。

【００３２】半導体記憶装置１０００は、さらに、制御
信号を受けて、半導体記憶装置１０００の内部動作を制
御するための内部制御信号を生成するコントロール回路
２２と、外部からのアドレス信号を受けて内部アドレス
信号を生成する行および列アドレスバッファ２４と、行
および列アドレスバッファ２４からの信号を受けて、行
選択を行なうための行プリデコード信号を生成する行プ
リデコーダ２６と、行プリデコーダ２６からの行プリデ
コード信号を伝達するための行プデコード線群ＰＤＬ
と、行プデコード線群ＰＤＬにより伝達された行プリデ
コード信号に基づいて、メモリセルアレイ３２中のメモ
リセル行（ワード線）を選択する行デコーダ２７と、行
および列アドレスバッファ２４からの内部アドレス信号
を伝達するためのアドレスバスＡＤＢと、欠陥メモリセ
ルを予め不揮発的に記憶し、アドレスバスＡＤＢにより
伝達された内部アドレス信号に基づいて、正規メモリセ
ル行（ワード線）と冗長メモリセル行（ワード線）との
置換を行なうかを判断するためのスペア判定回路４０．
０〜４０．ｎ−１と、行および列アドレスバッファ２４
からの信号を受けて、列選択を行なうための列プリデコ
ード信号を生成する列プリデコーダ２８と、センスアン
プ＋入出力制御回路３０と、メモリセルアレイ３２と、
データ入出力バッファ３４とを備える。

【００３３】コントロール回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号ｅｘｔ．／ＣＡＳ等の外部制御信号に基づいた
所定の動作モードに相当する制御クロックを発生し、半
導体記憶装置全体の動作を制御する。ゲート回路１８
は、コントロール回路２２からの出力と外部ライトイネ
ーブル信号Ｅｘｔ．／ＷＥとに応じて、書込み動作およ
び読出動作におけるデータ入出力バッファ３４の動作を
制御する信号を生成する。

【００３４】行および列アドレスバッファ回路２４は、
外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然
数）に基づいて生成した内部アドレス信号を行プリデコ
ーダ２６、スペア判定回路４０および列プリデコーダ２
８に与える。

【００３５】メモリセルアレイ３２は、複数のメモリセ
ルブロックＭＣＢ０〜ＭＣＢｎに分割されている。メモ
リセルアレイ３２中の正規メモリセルブロックＭＣＢｉ
（０≦ｉ≦ｎ−１：ｎ；自然数）に対応して、冗長メモ
リセルブロックＲＣＢｉ（０≦ｉ≦ｎ−１）（図示せ
ず）が設けられる。

【００３６】半導体記憶装置１０００は、さらに、列プ
リデコーダ２８からの列プリデコード信号に基づいて、
対応するメモリセルブロック内の列（ビット線対）を選
択する列デコーダ１１０．０と、各ビット線対に対応し
て設けられ、選択されたメモリセルの記憶データの増幅
を行なうセンスアンプＳＡおよび列デコーダ１１０．０
により選択されるビット線対からのデータをデータ入出
力バッファ３４に選択的に伝達するためのＩ／Ｏ回路と
が設けられる。図１においては、便宜上、列デコーダ
（ＹＤ）１１０．０、センスアンプおよびＩ／Ｏ回路３
０とは、まとめてひとつのブロックで表してある。

【００３７】つまり、行デコーダ２７中の正規行デコー
ダ１４０．ｉまたは冗長行デコーダ１４２．ｉと列デコ
ーダ１１０．０とによって指定されたメモリセルアレイ
３２中のメモリセルＭＣは、センスアンプ＋Ｉ／Ｏ回路
３０とデータ入出力バッファ３４を介して、入出力端子
群９を通じて外部とデータのやり取りを行なう。

【００３８】半導体記憶装置１０００は、さらに、外部
電源電位Ｅｘｔ．Ｖｃｃおよび接地電位Ｖｓｓとを受け
て、外部電源電位Ｅｘｔ．Ｖｃｃを降圧した内部電源電
位Ｖｃｃおよび外部電源電位Ｅｘｔ．Ｖｃｃを昇圧した
昇圧電位Ｖｐｐを生成する内部電源回路３８を備える。

【００３９】なお、図１に示した半導体記憶装置１００
０の構成は、その代表的な一例にすぎず、本願は、より
一般的に、ダイナミック型半導体記憶装置の他の構成に
も適用可能なものである。たとえば、メモリセルアレイ
の分割の仕方は、とくに図１の例に限定されるものでは
なく、また、半導体記憶装置１０００自体は、１チップ
上に他の回路とともに集積化される構成であってもよ
い。

【００４０】［行選択回路の構成］図２は、図１に示し
た半導体記憶装置１０００の構成のうち、行選択を行な
うための回路部分の配置を示すブロック図である。

【００４１】図２を参照して、メモリセルアレイ３２
は、上述の通り、複数のメモリセルブロックＭＣＢ０〜
ＭＣＢｎに分割されている。メモリセルアレイ３２中の
正規メモリセルブロックＭＣＢｉ（０≦ｉ≦ｎ−１：
ｎ；自然数）に対応して、冗長メモリセルブロックＲＣ
Ｂｉ（０≦ｉ≦ｎ−１）が設けられる。行デコーダ２７
は、正規メモリセルブロックＭＣＢｉに対応する正規行
デコーダ１４０．ｉと、冗長メモリセルブロックＲＣＢ
ｉに対応する冗長行デコーダ１４２．ｉとを含む。

【００４２】スペア判定回路４０．０〜４０．ｎ−１
は、正規メモリセルブロックＭＣＢｉにそれぞれ対応し
て設けられ、後に詳しく説明するように、ヒューズ素子
等を用いて欠陥メモリセルを予め不揮発的に記憶してお
り、アドレスバスＡＤＢにより伝達された内部アドレス
信号に基づいて、正規メモリセルブロックＭＣＢｉのメ
モリセル行（ワード線ＷＬ）と正規メモリセルブロック
ＭＣＢｉに対応して設けられる冗長メモリセルブロック
ＲＣＢｉの冗長メモリセル行（冗長ワード線ＳＷＬ）と
の置換を行なうかを判断し、正規行デコーダ１４０．ｉ
と冗長行デコーダ１４２．ｉとに指示を与える。

【００４３】正規行デコーダ１４０．ｉは、行プデコー
ド線群ＰＤＬにより伝達された行プリデコード信号に基
づいて、対応する正規メモリセルブロックＭＣＢｉのメ
モリセル行（ワード線ＷＬ）を選択する。冗長行デコー
ダ１４２．ｉは、対応するスペア判定回路４０．ｉの指
示と、行プリデコーダ２６からのプリデコード信号に基
づいて、対応する冗長メモリセルブロックＲＣＢｉの冗
長メモリセル行（冗長ワード線ＳＷＬ）を選択する。冗
長行デコーダ１４２．ｉにより、冗長メモリセル行の選
択が行なわれる場合は、正規行デコーダ１４０．ｉによ
る行選択動作は停止される。

【００４４】正規行デコーダ１４０．ｉまたは冗長行デ
コーダ１４２．ｉと列デコーダ１１０．０とによって指
定されたメモリセルアレイ３２中のメモリセルＭＣは、
ビット線対ＢＬ，／ＢＬ、センスアンプ＋Ｉ／Ｏ回路３
０を介してデータ入出力バッファ３４とデータの授受を
行なう。

【００４５】図３は、半導体記憶装置１０００におい
て、メモリセルブロックＭＣＢｉおよび冗長メモリセル
ブロックＲＣＢｉ中のメモリセル行を選択するための回
路構成を説明するための概略ブロック図である。以下で
は、説明の簡単のために行および列アドレスバッファ２
４に与えられる行アドレス信号は、アドレス信号Ａ＜０
＞〜Ａ＜７＞の８ビットであるものとする。

【００４６】ここで、メモリセルブロックＭＣＢｉに
は、ワード線ＷＬが２５６本存在するものとし、正規メ
モリセルブロックＭＣＢｉに対応して設けられる冗長メ
モリセルブロックＲＣＢｉには、冗長メモリセル行が４
行設けられ、これに対応して冗長ワード線ＳＷＬが４本
存在するものとする。

【００４７】図３を参照して、行および列アドレスバッ
ファ２４中に、アドレス信号Ａ＜０＞〜Ａ＜７＞にそれ
ぞれ対応して設けられるアドレスラッチ回路１１０．０
〜１１０．７の各々は、信号ＺＲＡＬが活性状態におい
て、対応するアドレス信号を取込んでラッチし、信号Ｒ
ＡＤＥに応じて、内部アドレス信号ＲＡ＜０＞、ＺＲＡ
＜０＞、ＲＡ＜１＞、ＺＲＡ＜１＞、〜ＲＡ＜７＞、Ｚ
ＲＡ＜７＞を出力する。

【００４８】たとえば、アドレスラッチ１１０．０は、
アドレス信号Ａ＜０＞を受けて、内部アドレス信号ＲＡ
＜０＞およびＺＲＡ＜０＞を出力する。

【００４９】行プリデコーダ２６は、アドレスラッチ回
路１１０．０〜１１０．７から出力される内部アドレス
信号ＲＡ＜０＞、ＺＲＡ＜０＞〜ＲＡ＜７＞、ＺＲＡ＜
７＞を受けて、プリデコード信号ＸＡ＜０：３＞、ＸＢ
＜０：３＞、ＸＣ＜０：３＞、ＸＣ＜０：３＞を出力す
る。ここで、信号ＸＡ＜０：３＞は、信号ＸＡ＜０＞〜
ＸＡ＜３＞を一括して示す。

【００５０】一方、スペア判定回路４０．ｉは、信号Ｚ
ＲＡＬにより活性化されて、アドレス信号Ａ＜２：７＞
（＝Ａ＜２＞〜Ａ＜７＞）を受け、信号ＲＡＤＥに応じ
て予め記憶された欠陥行アドレスとの比較結果を出力す
る。論理ゲート１３２は、信号ＲＸＴと、スペア判定回
路４０．ｉからの出力の判定信号とを受けて、スペア判
定の結果、アドレス信号Ａ＜０＞〜Ａ＜７＞と冗長メモ
リセル行アドレスの一致が検出されない場合は活性状態
（“Ｈ”レベル）となり、冗長メモリセル行アドレスと
の一致が検出された場合は不活性状態（“Ｌ”レベル）
となる信号ＮＲＥを出力する。

【００５１】一方、論理ゲート１３４は、信号ＲＸＴと
スペア判定回路４０．ｉの出力とを受けて、冗長メモリ
セル行と外部から与えられたアドレス信号Ａ＜０＞〜Ａ
＜７＞とが一致した場合は活性状態（“Ｈ”レベル）と
なり、一致しない場合は不活性状態（“Ｌ”レベル）と
なる信号ＳＲＥを出力する。

【００５２】正規行デコーダ１４０．ｉは、プリデコー
ドアドレス信号ＸＡ＜０：３＞〜ＸＤ＜０：３＞を受け
て、信号ＮＲＥが活性状態においては、対応する正規メ
モリセルブロックＭＣＢｉ中のワード線ＷＬ＜０：２５
５＞（ＷＬ＜０＞〜ＷＬ＜２５５＞）のうちのいずれか
１つを活性状態とする。

【００５３】一方、冗長行デコーダ１４２．ｉは、プリ
デコード信号ＸＡ＜０：３＞と信号ＳＲＥとを受けて、
スペア判定回路４０．ｉにおいて冗長メモリセル行と与
えられたアドレス信号とが一致し、信号ＳＲＥが活性状
態となるのに応じて、冗長メモリセルブロックＲＣＢｉ
中の冗長ワード線ＳＷＬ＜０：３＞（ＳＷＬ＜０＞〜Ｓ
ＷＬ＜３＞）のうちのいずれか１つを活性状態とする。

【００５４】図４は、図３に示したセル行を選択するた
めの回路の動作を説明するためのタイミングチャートで
ある。

【００５５】外部からアドレス信号が与えられると、時
刻ｔ０において信号ＺＲＡＬは活性状態であることに応
じて、アドレスラッチ１１０．０〜１１０．７にアドレ
ス信号Ａ＜０＞〜Ａ＜７＞が取り込まれてラッチされ
る。

【００５６】つづいて、時刻ｔ１において、信号ＲＡＤ
Ｅが活性状態となるのに応じて、時刻ｔ２において、ほ
ぼ同時に信号ＺＲＡＬが不活性状態となるとともに、ワ
ード線の選択動作の開始を指示するための信号ＲＸＴが
活性状態となる。

【００５７】すなわち、図１６に示した従来例とことな
り、信号ＺＲＡＬが不活性状態となってから、信号ＲＸ
Ｔを活性化するまでに、冗長行の判定の結果待ち時間お
よびプリデコード動作のための遅延時間等の余裕時間を
設ける必要がなくなるので、行選択動作の高速化が達成
される。

【００５８】図５は、図３に示したアドレスラッチ１１
０．０の構成を説明するための回路図である。

【００５９】他のアドレスラッチ回路１１０．１〜１１
０．７についても、入力される信号は異なるのみで、そ
の構成は基本的に同様である。

【００６０】図５を参照して、アドレスラッチ回路１１
０．０は、アドレス信号Ａ＜０＞をドレインに受け、ゲ
ートが信号ＺＲＡＬを受けるＮチャネルＭＯＳトランジ
スタＴＮ１１と、ＮチャネルＭＯＳトランジスタＴＮ１
１のソースと入力ノードが結合するインバータＩＮＶ１
１と、インバータＩＮＶ１１の出力を入力ノードに受
け、その出力がインバータＩＮＶ１１の入力ノードと結
合してラッチ回路を構成するインバータＩＮＶ１２と、
インバータＩＮＶ１１の出力を受けるインバータＩＮＶ
１３と、一方入力ノードに信号ＲＡＤＥを受け、他方入
力ノードにインバータＩＮＶ１３の出力を受けるＮＡＮ
Ｄ回路ＮＡＤ１１と、一方入力ノードに信号ＲＡＤＥを
受け、他方入力ノードがインバータＩＮＶ１１の出力と
結合するＮＡＮＤ回路ＮＡＤ１２と、ＮＡＮＤ回路ＮＡ
Ｄ１１の出力を受けて、内部アドレス信号ＲＡ＜０＞を
出力するインバータＩＮＶ１４と、ＮＡＮＤ回路ＮＡＤ
１２の出力を受けて、内部アドレス信号ＺＲＡ＜０＞を
出力するインバータＩＮＶ１５とを含む。

【００６１】すなわち、内部アドレス信号ＲＡ＜０＞と
ＺＲＡ＜０＞とは相互に相補な信号である。

【００６２】図６は、図３に示した行プリデコーダ２６
の構成の一部を説明するための回路図である。

【００６３】行プリデコーダ２６は、行アドレス信号Ｒ
Ａ＜０＞、ＲＡ＜１＞、ＺＲＡ＜０＞およびＺＲＡ＜１
＞に対応する構成として、信号ＺＲＡ＜０＞と信号ＺＲ
Ａ＜１＞とを受けるＮＡＮＤ回路ＮＡＧ２１と、ＮＡＮ
Ｄ回路ＮＡＧ２１の出力を受けて、プリデコード信号Ｘ
Ａ＜０＞を出力するインバータＩＮＶ２１と、信号ＲＡ
＜０＞と信号ＺＲＡ＜１＞とを受けるＮＡＮＤ回路ＮＡ
Ｇ２２と、ＮＡＮＤ回路ＮＡＧ２２の出力を受けて、プ
リデコード信号ＸＡ＜１＞を出力するインバータＩＮＶ
２２と、信号ＺＲＡ＜０＞と信号ＲＡ＜１＞とを受ける
ＮＡＮＤ回路ＮＡＧ２３と、ＮＡＮＤ回路ＮＡＧ２３の
出力を受けて、プリデコード信号ＸＡ＜２＞を出力する
インバータＩＮＶ２３と、信号ＲＡ＜０＞と信号ＲＡ＜
１＞とを受けるＮＡＮＤ回路ＮＡＧ２４と、ＮＡＮＤ回
路ＮＡＧ２４の出力を受けて、プリデコード信号ＸＡ＜
３＞を出力するインバータＩＮＶ２４とを含む。

【００６４】信号ＲＡ＜２＞、ＺＲＡ＜２＞、ＲＡ＜３
＞およびＺＲＡ＜３＞に対応しても同様な構成が設けら
れ、プリデコード信号ＸＢ＜０＞〜ＸＢ＜３＞を出力す
る構成が設けられる。

【００６５】同様にして、信号ＲＡ＜４＞、ＺＲＡ＜４
＞、ＲＡ＜５＞およびＺＲＡ＜５＞に対応してプリデコ
ード信号ＸＣ＜０＞〜ＸＣ＜３＞を出力する構成、およ
び信号ＲＡ＜６＞、ＺＲＡ＜６＞、ＲＡ＜６＞およびＺ
ＲＡ＜６＞に対応してプリデコード信号ＸＤ＜０＞〜Ｘ
Ｄ＜３＞を出力する構成も設けられている。

【００６６】図７は、図３に示した構成のうち正規行デ
コーダ１４０．ｉの構成を説明するための回路図であ
る。

【００６７】図７においては、プリデコード信号のう
ち、ＸＡ＜０＞、ＸＢ＜０＞、ＸＣ＜０＞およびＸＤ＜
０＞とを受けて対応するワード線を駆動する構成のみを
抜き出して示しているが、実際には、プリデコード信号
ＸＡ＜０：３＞〜ＸＤ＜０：３＞の他の組合せに対応し
ても、同様の構成が設けられて、対応するワード線を駆
動する。

【００６８】したがって図７には、正規行デコーダ１４
０．ｉのうちの部分回路１４０．ｉ０が示されている。

【００６９】ロウデコーダ部分回路１４０．ｉ０は、プ
リデコード信号ＸＡ＜０＞、ＸＢ＜０＞、ＸＣ＜０＞を
受ける３入力ＮＡＮＤ回路ＮＡＧ３１と、信号ＮＲＥお
よびプリデコード信号ＸＤ＜０＞とを受けるＮＡＮＤ回
路ＮＡＧ３２と、昇圧電位Ｖｐｐと内部ノードｎ３１と
の間に設けられるＰチャネルＭＯＳトランジスタＴＰ３
１と、内部ノードｎ３１と接地電位ＧＮＤとの間に設け
られ、ゲートにＮＡＮＤ回路ＮＡＧ３２の出力を受ける
ＮチャネルＭＯＳトランジスタＴＮ３１と、内部ノード
ｎ３１と接地電位ＧＮＤとの間に設けられ、ゲートにＮ
ＡＮＤ回路ＮＡＧ３１の出力を受けるＮチャネルＭＯＳ
トランジスタＴＮ３２と、昇圧電位Ｖｐｐと内部ノード
ｎ３２との間に設けられ、ゲートが内部ノードｎ３１と
接続するＰチャネルＭＯＳトランジスタＴＰ３２と、内
部ノードｎ３２と接地電位ＧＮＤとの間に直列に設けら
れるＮチャネルＭＯＳトランジスタＴＮ３３およびＴＮ
３４と、ＮＡＮＤ回路ＮＡＧ３２の出力を受けて反転し
た信号をＮチャネルＭＯＳトランジスタＴＮ３３のゲー
トに与えるインバータＩＮＶ３１と、ＮＡＮＤ回路ＮＡ
Ｇ３１の出力を受けて反転した信号をＮチャネルＭＯＳ
トランジスタＴＮ３４のゲートに与えるインバータＩＮ
Ｖ３２と、昇圧電位Ｖｐｐと接地電位ＧＮＤとの間に直
列に接続されるＰチャネルＭＯＳトランジスタＴＰ３３
およびＴＮ３５とを含む。

【００７０】トランジスタＴＰ３１のゲートと内部ノー
ドｎ３２とが接続し、トランジスタＴＰ３３およびＴＮ
３５のゲートも内部ノードｎ３２と接続している。

【００７１】トランジスタＴＰ３３とＴＮ３５の接続ノ
ードが対応するワード線ＷＬ＜０＞と接続している。

【００７２】図８は、図３に示した冗長行デコーダ１４
２．ｉ中のスペアワード線ＳＷＬ＜０＞を活性化するた
めの冗長行デコーダ部分回路１４２．ｉ０の構成を説明
するための回路図である。

【００７３】図８においては、プリデコード信号のう
ち、ＸＡ＜０＞を受けて対応するワード線を駆動する構
成のみを抜き出して示しているが、実際には、プリデコ
ード信号ＸＡ＜０：３＞の他のビットに対応しても、同
様の構成が設けられて、対応するワード線を駆動する。

【００７４】冗長行デコーダ部分回路１４２．ｉ０は、
プリデコード信号ＸＡ＜０＞を受けるインバータＩＮＶ
４１と、信号ＳＲＥを受けるインバータＩＮＶ４２と、
昇圧電位Ｖｐｐと内部ノードｎ４１との間に設けられる
ＰチャネルＭＯＳトランジスタＴＰ４１と、内部ノード
ｎ４１と接地電位ＧＮＤとの間に設けられ、ゲートにイ
ンバータＩＮＶ４２の出力を受けるＮチャネルＭＯＳト
ランジスタＴＮ４１と、内部ノードｎ４１と接地電位Ｇ
ＮＤとの間に設けられ、ゲートにインバータＩＮＶ４１
の出力を受けるＮチャネルＭＯＳトランジスタＴＮ４２
と、昇圧電位Ｖｐｐと内部ノードｎ４２との間に設けら
れ、ゲートが内部ノードｎ４１と接続するＰチャネルＭ
ＯＳトランジスタＴＰ４２と、内部ノードｎ４２と接地
電位ＧＮＤとの間に直列に設けられるＮチャネルＭＯＳ
トランジスタＴＮ４３およびＴＮ４４と、インバータＩ
ＮＶ４２の出力を受けて反転した信号をＮチャネルＭＯ
ＳトランジスタＴＮ４３のゲートに与えるインバータＩ
ＮＶ４３と、インバータＩＮＶ４１の出力を受けて反転
した信号をＮチャネルＭＯＳトランジスタＴＮ４４のゲ
ートに与えるインバータＩＮＶ４４と、昇圧電位Ｖｐｐ
と接地電位ＧＮＤとの間に直列に接続されるＰチャネル
ＭＯＳトランジスタＴＰ４３およびＴＮ４５とを含む。

【００７５】トランジスタＴＰ４１のゲートと内部ノー
ドｎ４２とが接続し、トランジスタＴＰ４３およびＴＮ
４５のゲートも内部ノードｎ４２と接続している。

【００７６】トランジスタＴＰ４３とＴＮ４５の接続ノ
ードが対応するワード線ＳＷＬ＜０＞と接続している。

【００７７】図９は、図３に示したスペア判定回路４
０．ｉの構成を説明する回路図である。

【００７８】スペア判定回路４０．ｉは、複数のヒュー
ズ素子を含み、欠陥アドレス行を記憶し、内部アドレス
信号Ａ＜２＞〜Ａ＜７＞、ＺＡ＜２＞〜ＺＡ＜７＞と記
憶された欠陥行アドレスとの比較結果を出力するための
欠陥アドレス比較部３００と、信号ＲＡＤＥに応じて制
御されて、欠陥アドレス比較部３００に電源電位Ｖｃｃ
を供給するためのＰチャネルＭＯＳトランジスタＴＰ５
１と、信号ＲＡＤＥにより制御されて、欠陥アドレス比
較部３００に接地電位ＧＮＤを供給するためのＮチャネ
ルＭＯＳトランジスタＴＮ５１と、欠陥アドレス比較部
３００の出力ノードとドレイン電極が接続し、ゲート電
位に信号ＺＲＡＬを受けるＮチャネルＭＯＳトランジス
タＴＮ５１と、トランジスタＴＮ５１のソースと入力ノ
ードが接続するインバータＩＮＶ５１とインバータＩＮ
Ｖ５１の出力を受け、出力ノードがインバータＩＮＶ５
１の入力ノードと接続してラッチ回路を構成するインバ
ータＩＮＶ５２と、インバータＩＮＶ５２の出力と信号
ＲＡＤＥとを受けるＮＡＮＤ回路ＮＡＧ５１と、ＮＡＮ
Ｄ回路ＮＡＧ５１の出力を受けて反転し信号ＳＲＥＦを
出力するインバータＩＮＶ５３とを含む。

【００７９】スペア判定回路４０．ｉは、さらに、信号
Ａ＜２＞〜Ａ＜７＞を受けて、それぞれ反転して内部ア
ドレス信号ＺＡ＜２＞〜ＺＡ＜７＞を出力するためのイ
ンバータＩＮＶ５０．２〜ＩＮＶ５０．７を含む。

【００８０】欠陥アドレス比較部３００は、トランジス
タＴＰ５１により電源電位Ｖｃｃが選択的に供給する内
部ノードｎ５１と、トランジスタＴＮ５１により接地電
位ＧＮＤが選択的に供給される内部ノードｎ５２との間
に並列に接続されるアドレス比較部３１０．２〜３１
０．７と、同様にノードｎ５１と内部ノードｎ５２との
間に並列に接続されるアドレス比較部３１２．２〜３１
２．７を含む。

【００８１】アドレス比較部３１０．２は、内部ノード
ｎ５１と内部ノードｎ５２との間に直列に接続されるヒ
ューズ素子Ｆ５０．２およびＮチャネルＭＯＳトランジ
スタＴＮ５２．２とを含む。他のアドレス比較部３１
０．３〜３１１０．７も同様である。

【００８２】同様に、アドレス比較部３１２．２も、内
部ノードｎ５１と内部ノードｎ５２との間に直列に接続
されるヒューズ素子Ｆ５２．２およびＮチャネルＭＯＳ
トランジスタＴＮ５４．２とを含む。

【００８３】トランジスタＴＮ５２．２のゲートはアド
レス信号Ａ＜２＞を受け、トランジスタＴＮ５４．２の
ゲートは、内部アドレス信号ＺＡ＜２＞を受ける。

【００８４】他のアドレス比較部３１０．３〜３１２．
７も、入力される内部アドレス信号がＡ＜２＞の代わり
に、それぞれＡ＜３＞〜Ａ＜７＞となっている点を除い
て、アドレス比較部３１０．２の構成と同様である。

【００８５】また、他のアドレス比較部３１２．３〜３
１２．７も、入力される内部アドレス信号がＺＡ＜２＞
の代わりに、それぞれＺＡ＜３＞〜ＺＡ＜７＞となって
いる点を除いて、アドレス比較部３１２．２の構成と同
様である。

【００８６】以上のような構成により、信号ＲＡＤＥが
“Ｌ”レベルの期間にノードｎ５１はプリチャージされ
る。続いて信号ＲＡＤＥが“Ｈ”レベルとなって、トラ
ンジスタＴＰ５１はオフ状態に、トランジスタＴＮ５１
はオン状態となって、各アドレス比較部３１０．２〜３
１０．７および３１２．２〜３１２．７に、内部アドレ
ス信号Ａ＜２＞〜Ａ＜７＞、ＺＡ＜２＞〜ＺＡ＜７＞が
それぞれ入力されると、予めヒューズ素子の切断により
記録されている欠陥アドレス行と内部アドレス信号とが
一致した場合は、内部ノードｎ５１のレベルは“Ｈ”レ
ベルに保持されるのに対し、一致しない場合は“Ｌ”レ
ベルへと変化する。

【００８７】これにより、信号ＺＲＡＬは“Ｈ”レベル
であるので、ノードｎ５１のレベルがインバータＩＮＶ
５１およびＩＮＶ５２により構成されラッチ回路に保持
される。

【００８８】したがって、入力されたアドレス信号が記
録された不良アドレスと一致する場合は、インバータＩ
ＮＶ５２から“Ｈ”レベルの信号が出力される。

【００８９】これに応じて、ＮＡＮＤ回路ＮＡＧ５１か
らは、“Ｌ”レベルの信号が出力され、インバータＩＮ
Ｖ５３から出力される信号ＳＲＥＦは“Ｈ”レベルの信
号となる。

【００９０】つまり、スペア判定回路４０．ｉにおい
て、予め記録された欠陥行アドレスと入力されたアドレ
ス信号とが一致する場合は、“Ｈ”レベルの信号ＳＲＥ
Ｆが出力されることになる。

【００９１】以上のような構成により、スペア判定回路
には、プリデコードされた後の信号ではなく、外部から
のアドレス信号Ａ＜２：７＞（Ａ＜２＞〜Ａ＜７＞）が
入力されるため、正規のメモリセルアレイに対するプリ
デコード処理と冗長メモリセルに対するスペア判定処理
とが並行して行なわれるために、正規メモリセルが冗長
メモリセルにより置換されている場合でも、冗長メモリ
セル行が選択されるまでの時間が短縮される。

【００９２】［実施の形態１の変形例］図１０は、本発
明の実施の形態１の変形例のスペア判定回路４１の構成
を示す概略ブロック図である。

【００９３】スペア判定回路４１は、欠陥アドレス比較
部３００と、信号ＡＣＴにより制御されて、欠陥アドレ
ス比較部３００に電源電位Ｖｃｃを選択的に供給するた
めのＰチャネルＭＯＳトランジスタＴＰ５１と、欠陥ア
ドレス比較部３００に信号ＡＣＴにより制御されて接地
電位ＧＮＤを選択的に供給するためのＮチャネルＭＯＳ
トランジスタＴＮ５１とを備える構成となっており、こ
の部分の構成は図９に示した実施の形態１のスペア判定
回路４０．ｉの構成と同様である。

【００９４】スペア判定回路４１の構成が、スペア判定
回路４０．ｉの構成と異なる点は、欠陥アドレス比較部
３００の出力を、各バンクごとに対応するスペア判定信
号生成回路３２０．０〜３２０．３に供給される構成と
なっていることである。

【００９５】すなわち、スペア判定信号生成回路３２
０．０は、欠陥アドレス比較部３００の出力を受けて、
バンク０に対応するスペア判定信号ＳＲＥＦ０を出力す
る。

【００９６】同様にして、スペア判定信号生成回路３２
０．１〜３２０．３もそれぞれ対応するバンク１〜バン
ク３に対してスペア判定信号ＳＲＥＦ１〜ＳＲＥＦ３を
出力する。

【００９７】スペア判定信号生成回路３２０．０は、ス
ペアアドレス記憶部３００の出力をドレインに受け、ゲ
ートに信号ＺＲＡＬ０を受けるＮチャネルＭＯＳトラン
ジスタＴＮ６１と、トランジスタＴＮ６１のソースと入
力ノードが接続するインバータＩＮＶ６１と、インバー
タＩＮＶ６１の出力を受け、出力ノードがインバータＩ
ＮＶ６１の入力ノードと接続するインバータＩＮＶ６２
と、インバータＩＮＶ６２の出力と信号ＲＡＤＥ０とを
受けるＮＡＮＤ回路ＮＡＧ６１と、ＮＡＮＤ回路ＮＡＧ
６１の出力を受けて反転し信号ＳＲＥＦ０を出力するイ
ンバータＩＮＶ６３とを含む。

【００９８】信号ＺＲＡＬ０および信号ＲＡＤＥ０は、
バンク０の活性化に対応してコントローラ回路２２によ
り生成される信号である。

【００９９】以上のような構成とすることにより、実施
の形態１と同様の効果が得られるとともに、多バンク
（たとえば４バンク）の構成を有する半導体記憶装置に
おいて、欠陥アドレス比較部３００を共有することによ
り、回路面積の縮小を図ることが可能となる。

【０１００】［実施の形態２］図１１は、本発明の実施
の形態２の半導体記憶装置１０００における行選択回路
の構成を説明するための概略ブロック図である。

【０１０１】図３に示した実施の形態１の行選択回路の
構成と異なる点は、アドレスラッチ回路１１０．０〜１
１０．７およびプリデコーダ回路２０の代わりに、プリ
デコードラッチ回路５０が設けられる構成となっている
点である。

【０１０２】その他の点は、図１に示した実施の形態１
の行選択回路の構成と同様であるので、同一部分には同
一符号を付してその説明は繰返さない。

【０１０３】プリデコードラッチ回路５０は、アドレス
信号ＺＲＡＬの活性化のタイミングで、アドレス信号Ａ
＜０＞〜Ａ＜７＞を受けて、信号ＲＡＤＥの活性化のタ
イミングで、プリデコード信号ＸＡ＜０：３＞〜ＸＤ＜
０：３＞を生成する。

【０１０４】図１２は、図１１に示したプリデコードラ
ッチ回路５０の構成を説明するための概略ブロック図で
ある。

【０１０５】図１２においては、図１１に示したプリデ
コードラッチ回路５０の構成のうち、アドレス信号Ａ＜
０＞およびＡ＜１＞ならびにそれらに対する相補な内部
アドレス信号ＺＡ＜０＞およびＺＡ＜１＞との関連する
部分のみを抜き出して示している。

【０１０６】プリデコードラッチ回路５０は、アドレス
信号Ａ＜０＞を受けて反転し信号ＺＡ＜０＞を出力する
インバータＩＮＶ７１と、信号Ａ＜１＞を受けて反転し
信号ＺＡ＜１＞を出力するインバータＩＮＶ７２とを含
む。

【０１０７】プリデコードラッチ回路５０は、さらに、
信号ＺＡ＜０＞およびＺＡ＜１＞を受けるＮＡＮＤ回路
ＮＡＧ７１と、アドレス信号Ａ＜０＞およびＺＡ＜１＞
受けるＮＡＮＤ回路ＮＡＧ７２と、内部アドレス信号Ｚ
Ａ＜０＞およびＡ＜１＞を受けるＮＡＮＤ回路ＮＡＧ７
３と、アドレス信号Ａ＜０＞およびＡ＜１＞を受けるＮ
ＡＮＤ回路ＮＡＧ７４と、ＮＡＮＤ回路ＮＡＧ７１とＮ
チャネルＭＯＳトランジスタＴＮ７１を介して接続する
ラッチ回路ＬＴ７１と、ＮＡＮＤ回路ＮＡＧ７１とＮチ
ャネルＭＯＳトランジスタＴＮ７２を介して接続するラ
ッチ回路ＬＴ７２と、ＮＡＮＤ回路ＮＡＧ７３とトラン
ジスタＴＮ７３を介して接続するラッチ回路ＬＴ７３
と、ＮＡＮＤ回路ＮＡＧ７４とトランジスタＴＮ７４を
介して接続するラッチ回路ＬＴ７４とを含む。

【０１０８】トランジスタＴＮ７１〜ＴＮ７４のゲート
は、ともに信号ＺＲＡＬにより制御される。

【０１０９】ラッチ回路ＬＴ７１は、トランジスタＴＮ
７１を介してＮＡＮＤ回路ＮＡＧ７１の出力が与えられ
るラッチ回路ＬＴ７１の入力ノードの電位を受けて、反
転するインバータＩＮＶ７３．１と、インバータＩＮＶ
７３．１の出力を受けてその出力ノードがインバータＩ
ＮＶ７３．１の入力ノードと接続するインバータＩＮＶ
７４．１とを含む。他のラッチ回路ＬＴ７２〜７４も同
様の構成を有する。

【０１１０】プリデコードラッチ回路５０はさらに、一
方入力ノードに信号ＲＡＤＥを受け、他方入力ノードに
ラッチ回路ＬＴ７１の出力を受けるＮＡＮＤ回路ＮＡＧ
７５と、ＮＡＮＤ回路ＮＡＧ７５の出力を受けて反転
し、プリデコード信号ＸＡ＜０＞を出力するインバータ
ＩＮＶ７５と、一方入力ノードに信号ＲＡＤＥを受け、
他方入力ノードにラッチ回路ＬＴ７２の出力を受けるＮ
ＡＮＤ回路ＮＡＧ７６と、ＮＡＮＤ回路ＮＡＧ７６の出
力を受けて反転し、プリデコード信号ＸＡ＜１＞を出力
するインバータＩＮＶ７６と、一方入力ノードに信号Ｒ
ＡＤＥを受け、他方入力ノードにラッチ回路ＬＴ７３の
出力を受けるＮＡＮＤ回路ＮＡＧ７７と、ＮＡＮＤ回路
ＮＡＧ７７の出力を受けて反転し、プリデコード信号Ｘ
Ａ＜２＞を出力するインバータＩＮＶ７７と、一方入力
ノードに信号ＲＡＤＥを受け、他方入力ノードにラッチ
回路ＬＴ７４の出力を受けるＮＡＮＤ回路ＮＡＧ７８
と、ＮＡＮＤ回路ＮＡＧ７８の出力を受けて反転し、プ
リデコード信号ＸＡ＜３＞を出力するインバータＩＮＶ
７８とを備える。

【０１１１】以上のような構成とすることでも、実施の
形態１の行選択回路と同様に、正規のメモリセルアレイ
に対するプリデコード処理と冗長メモリセルに対するス
ペア判定処理とが並行して行なわれるために、正規メモ
リセルが冗長メモリセルにより置換されている場合で
も、冗長メモリセル行が選択されるまでの時間が短縮さ
れる。

【０１１２】［実施の形態２の変形例］図１３は、実施
の形態２の変形例のプリデコードラッチ回路５２の構成
を示す概略ブロック図である。

【０１１３】プリデコードラッチ回路５２の構成と、プ
リデコードラッチ回路５０の構成の異なる点は、プリデ
コードラッチ回路５２においては、バンクが４つあるこ
とに対応して、それぞれのバンクごとに設けられるプリ
デコードラッチ回路が、ＮＡＮＤ回路ＮＡＧ７１〜ＮＡ
Ｇ７４を共有する構成となっている点である。

【０１１４】これに応じて、たとえばバンク０に対応し
てはコントロール回路２２から信号ＺＲＡＬ０および信
号ＲＡＤＥ０がコントロール回路から与えられる。他の
バンク１〜３についても同様である。

【０１１５】実施の形態２と同様の効果が得られるとと
もに、多バンク（たとえば４バンク）の構成を有する半
導体記憶装置において、回路面積の縮小を図ることが可
能となる。

【０１１６】なお、以上の説明では、冗長置換を行なう
のは、冗長行であるものとして説明したが、冗長列と置
換する場合でも、単に行プリデコーダおよび行デコーダ
を、列プリデコーダおよび列デコーダに置き換え、冗長
列に対応する冗長列選択線が正規列に対応する正規列選
択線の代わりに選択される構成とすることができる。

【０１１７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１１８】

【発明の効果】請求項１、２および４記載の半導体記憶
装置は、プリデコーダと冗長判定回路がともにアドレス
バッファからの行アドレス信号に応じて動作するので、
冗長置換機能を備える場合でも、プリデコード時間の余
裕をとる必要がなく高速動作が可能である。

【０１１９】請求項３記載の半導体記憶装置は、メモリ
セルアレイが分割されている場合でも、プリデコード時
間の余裕をとる必要がなく高速動作が可能である。

【０１２０】請求項５記載の半導体記憶装置は、メモリ
セルアレイが多バンク構成の場合でも、プリデコード時
間の余裕をとる必要がなく高速動作が可能である。

【０１２１】請求項６記載の半導体記憶装置は、メモリ
セルアレイが多バンク構成の場合でも、プリデコード時
間の余裕をとる必要がなく高速動作が可能であり、かつ
回路面積を抑制することが可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。

【図２】図１に示した半導体記憶装置１０００の構成
のうち、行選択を行なうための回路部分の配置を示すブ
ロック図である。

【図３】メモリセルブロックＭＣＢｉおよび冗長メモ
リセルブロックＲＣＢｉ中のメモリセル行を選択するた
めの回路構成を説明するための概略ブロック図である。

【図４】図３に示したセル行を選択するための回路の
動作を説明するためのタイミングチャートである。

【図５】図３に示したアドレスラッチ１１０．０の構
成を説明するための回路図である。

【図６】図３に示した行プリデコーダ２６の構成の一
部を説明するための回路図である。

【図７】図３に示した構成のうち正規行デコーダ１４
０．ｉの構成を説明するための回路図である。

【図８】スペアワード線ＳＷＬ＜０＞を活性化するた
めの冗長行デコーダ部分回路１４２．ｉ０の構成を説明
するための回路図である。

【図９】図３に示したスペア判定回路４０．ｉの構成
を説明する回路図である。

【図１０】本発明の実施の形態１の変形例のスペア判
定回路４１の構成を示す概略ブロック図である。

【図１１】本発明の実施の形態２の半導体記憶装置１
０００における行選択回路の構成を説明するための概略
ブロック図である。

【図１２】図１１に示したプリデコードラッチ回路５
０の構成を説明するための概略ブロック図である。

【図１３】実施の形態２の変形例のプリデコードラッ
チ回路５２の構成を示す概略ブロック図である。

【図１４】従来の半導体記憶装置において、メモリセ
ルアレイ中のメモリセル行を選択するための回路構成を
説明するための概略ブロック図である。

【図１５】図１４に示したスペア判定回路２４０の構
成を説明するための概略ブロック図である。

【図１６】図１４に示したセル行を選択するための回
路の動作を説明するためのタイミングチャートである。

【符号の説明】

２，４，６制御信号入力端子、８アドレス信号入力
端子群、９データ入出力端子群、１０電源入力端
子、１２接地電位入力端子、２２コントロール回
路、２４行およびアドレスバッファ、２６行プリデ
コーダ、２７行デコーダ、２８列プリデコーダ、３
０センスアンプ＋入出力制御回路、３２メモリセルア
レイ、３４データ入出力バッファ、４０．０〜４０．
ｎ−１スペア判定回路、１００列デコーダ、１４
０．０〜１４０．ｎ−１正規行デコーダ、１４２．０
〜１４２．ｎ−１冗長行デコーダ、１０００半導体
記憶装置。

Claims

【特許請求の範囲】

【請求項１】行列状に配置される複数のメモリセルを
含むメモリセルアレイを備え、前記メモリセルアレイは、複数の正規メモリセルを含む正規メモリセルアレイと、前記正規メモリセルアレイ中の欠陥メモリセルと置換さ
れる複数の冗長メモリセルを含む冗長メモリセルアレイ
とを含み、前記半導体記憶装置の外部から与えられる行アドレス信
号および列アドレス信号を受けるアドレスバッファと、前記行アドレス信号に応じて前記メモリセルアレイの行
を選択する行選択回路とをさらに備え、前記行選択回路は、前記アドレスバッファからの行アドレス信号を受けて、
行プリデコード信号を生成するための行プリデコーダ
と、予め欠陥メモリセルアドレスを保持し、前記アドレスバ
ッファからの行アドレス信号を受けて、前記冗長メモリ
セルとの置換を行なうかを判定するための冗長判定回路
と、冗長置換を行わない場合、前記行プリデコーダからの前
記行プリデコード信号に応じて、前記正規メモリセル中
のメモリセル行を選択する正規行デコーダと、冗長置換を行なう場合、前記冗長メモリセル中のメモリ
セル行を選択する冗長行デコーダとを含み、前記列アドレス信号に応じて前記メモリセルアレイの列
の少なくとも１つを選択するための信号を生成する列選
択回路と、選択された前記メモリセル列との間で記憶データを授受
するためのデータ入出力回路とをさらに備える、半導体
記憶装置。
【請求項２】前記アドレスバッファから前記冗長判定
回路に前記行アドレス信号を伝達するためのアドレスバ
スと、前記行プリデコーダから前記行デコーダに前記行プリデ
コード信号を伝達するためのプリデコード線群とをさら
に備える、請求項１記載の半導体記憶装置。
【請求項３】前記正規メモリセルアレイは、複数の正
規メモリセルブロックに分割され、前記冗長メモリセルアレイは、それぞれ前記正規メモリ
セルブロックに対応する複数の冗長メモリセルブロック
に分割され、前記冗長判定回路は、前記複数の正規メモリセルブロッ
クにそれぞれ対応して設けられる複数のローカル冗長判
定回路を含み、前記正規行デコーダは、前記複数の正規メモリセルブロ
ックにそれぞれ対応して設けられる複数のローカル正規
行デコーダ回路を含み、前記冗長行デコーダは、前記複数の冗長メモリセルブロ
ックにそれぞれ対応して設けられる複数のローカル冗長
行デコーダ回路を含み、前記半導体記憶装置は、前記複数のローカル冗長判定回路に共通に設けられ、前
記アドレスバッファから前記複数のローカル冗長判定回
路に前記行アドレス信号を伝達するためのアドレスバス
と、前記複数のローカル正規行デコーダ回路に共通に設けら
れ、前記行プリデコーダから前記複数のローカル正規行
デコーダ回路に前記行プリデコード信号を伝達するため
のプリデコード線群とをさらに備える、請求項１記載の
半導体記憶装置。
【請求項４】前記冗長行デコーダは、冗長置換を行な
う場合、前記行プリデコーダからの前記行プリデコード
信号に応じて、前記前記冗長メモリセル中のメモリセル
行を選択する、請求項２または３に記載の半導体記憶装
置。
【請求項５】前記複数の正規メモリセルブロックは、
各々独立にアクセス可能なバンクである、請求項３記載
の半導体記憶装置。
【請求項６】前記冗長判定回路は、前記複数のローカル冗長判定回路に共通に設けられ、予
め前記欠陥メモリセルアドレスを保持し、前記アドレス
バッファからの行アドレス信号と、前記欠陥メモリセル
アドレスとを比較する欠陥アドレス比較部をさらに含
み、各前記ローカル冗長判定回路は、前記欠陥アドレス比較部の比較結果に応じて、対応する
バンクの前記ローカル正規行デコーダ回路および前記ロ
ーカル冗長行デコーダ回路を制御するための信号を生成
する複数の冗長判定信号生成回路を含む、請求項５記載
の半導体記憶装置。