JP2004079138A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】冗長救済可能な確率が高められた不揮発性半導体記憶装置を提供する。
【解決手段】ＭＲＡＭのメモリセルアレイにおいて、正規メモリセルは参照値を保持する参照メモリセルと比較することにより、１セルあたり１ビットを記憶させる。スペアメモリセルは２セルで１ビットを記憶させる。相補な値をスペアメモリセル２セルに書込み、これらのセルをセンスアンプに接続することにより記憶した１ビットを読出す。アレイ周辺部分に配置されることが多いスペアメモリセル部分が、素子の仕上り寸法のばらつきに強くなり、スペアメモリセルに置換して救済するばあいの成功率が向上する。
【選択図】 図４
【解決手段】ＭＲＡＭのメモリセルアレイにおいて、正規メモリセルは参照値を保持する参照メモリセルと比較することにより、１セルあたり１ビットを記憶させる。スペアメモリセルは２セルで１ビットを記憶させる。相補な値をスペアメモリセル２セルに書込み、これらのセルをセンスアンプに接続することにより記憶した１ビットを読出す。アレイ周辺部分に配置されることが多いスペアメモリセル部分が、素子の仕上り寸法のばらつきに強くなり、スペアメモリセルに置換して救済するばあいの成功率が向上する。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、より特定的には、不良メモリセルを置換するためのスペアメモリセルを備える不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
データ記憶を実行するための半導体記憶装置においては、メモリセルでのデータ記憶形式は種々の形態がとられる。たとえば、アクセス時における各メモリセルの通過電流が記憶データに応じて変化するように構成される半導体記憶装置が提供されている。このような半導体記憶装置では、アクセス時には、アクセス対象である選択メモリセルの通過電流と予め設定された基準電流との比較に応じて、選択メモリセルの記憶データが読出される。このようなメモリセルを有する半導体記憶装置の一つとして、低消費電力で不揮発的なデータ記憶が実行可能なＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスが注目されている。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、非特許文献１、非特許文献２等の技術文献に開示されている。
【０００４】
図１８は、トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１８を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ライトビット線ＷＢＬおよびリードビット線ＲＢＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのライトビット線ＷＢＬおよびライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出電流の供給を受けるリードビット線ＲＢＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤに設定されたライトビット線ＷＢＬと、リードビット線ＲＢＬとの間に電気的に結合される。
【０００７】
図１９は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図１９を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１１】
図２０は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１２】
図２０を参照して、横軸は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１６】
図２０に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトディジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１７】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
図２１は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図２１を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。また、ライトビット線ＷＢＬは、接地電圧ＧＮＤに設定される。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でリードビット線ＲＢＬと電気的に結合される。
【００１９】
この状態で、リードビット線ＲＢＬを所定電圧でプルアップすれば、リードビット線ＲＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗値ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【非特許文献１】
Ｒｏｙ Ｓｃｈｅｕｅｒｌｅｉｎ、他６名，“Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ”， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， Ｆｅｂ． ２０００， ＴＡ７．２，ｐ．９４−９５，１２８−１２９，４０９
【００２２】
【非特許文献２】
Ｍ． Ｄｕｒｌａｍ、他５名，“Ｎｏｎｖｏｌａｔｉｌｅ ＲＡＭ ｂａｓｅｄ ｏｎ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ ＪｕｎｃｔｉｏｎＥｌｅｍｅｎｔｓ”， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， Ｆｅｂ． ２０００， ＴＡ７．３， ｐ．９６−９７
【００２３】
【発明が解決しようとする課題】
図１８に示すような、１トランジスタ１ＭＴＪ素子型のＭＲＡＭは、メモリセルの素子の仕上がりにより誤動作を起こす場合がある。正規メモリセルに誤動作を起こすような不良が生じた場合に備えて冗長なスペアメモリセルを設けておく場合が多い。不良メモリセルが確認されると、これをスペアメモリセルに置換することによって一旦不良判定されたチップを救済することができる。
【００２４】
しかしながら、スペアメモリセルは、メモリセルアレイの周辺部分に設けられる場合が多く、このような場所はメモリセルアレイの中央部分に比べて素子の仕上がり寸法にばらつきが生じやすい。スペアメモリセルも故障していると、正規メモリセルに生じた不良メモリセルをせっかくスペアメモリセルに置換してもチップを救済することができない。
【００２５】
この発明の目的は、スペアメモリセルの信頼性を向上させ、かつ、高速動作が可能な不揮発性半導体記憶装置を提供することである。
【００２６】
【課題を解決するための手段】
請求項１に記載の不揮発性半導体記憶装置は、各々が１ビットのデータを不揮発的に記憶する複数の正規メモリセルと、複数の正規メモリセルのうちに不良メモリセルが存在する場合に、不良メモリセルに代えて用いられ、２セルあたり１ビットを不揮発的に記憶する複数のスペアメモリセルと、外部からのアクセスに応じて複数の正規メモリセルのうちからアドレス信号に対応する第１のメモリセル群の選択を行ない、かつ、第１のメモリセル群の選択と並行して複数のスペアメモリセルから第２のメモリセル群の選択を行なう制御回路と、第１、第２のメモリセル群のうちから、アドレス信号に応じて読出メモリセル群を選択して読出メモリセル群が保持するデータを増幅して出力する選択増幅部とを備える。
【００２７】
請求項２に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の構成に加えて、第１、第２のメモリセル群のデータを読出すためのデータ線群をさらに備え、選択増幅部は、読出メモリセル群に含まれるメモリセルの数と同数の複数のセンスアンプ回路と、アドレス信号に応じて読出されるべきデータを伝達するデータ線群のうちの一部を選択的に複数のセンスアンプ回路に接続する選択部とを含む。
【００２８】
請求項３に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の構成に加えて、複数の正規メモリセルは、行列状に配列され、複数の正規メモリセルの行に沿って設けられる複数のワード線と、複数の正規メモリセルの列に沿って設けられる複数のビット線と、複数の正規メモリセルが配置される領域に隣接して設けられ、複数の正規メモリセルの列方向に沿って列をなして配列され、正規メモリセルを読出す際に読出し値を判別するための参照値を保持する複数の参照メモリセルと、いずれか一方が複数の正規メモリセルのいずれかに接続され、他方が複数の参照メモリセルのいずれかに接続される、第１、第２のデータ線と、複数のスペアメモリセルのうち対をなして所定の１ビットを記憶する第１、第２のスペアメモリセルにそれぞれ接続される第３、第４のデータ線とをさらに備える。
【００２９】
請求項４に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の構成に加えて、複数の正規メモリセルは、行列状に配列され、複数の正規メモリセルの行の各々に対応して１本ずつ設けられ、書込時に行選択を行う複数のディジット線と、複数の正規メモリセルの行の各々に対応して２本ずつ設けられ、読出時に行選択を行う複数のワード線とを備え、各行における複数の正規メモリセルは、対応する２本のワード線に交互に接続され、不揮発性半導体記憶装置は、複数の正規メモリセルが配置される領域に隣接して設けられ、複数の正規メモリセルの行方向に沿って行をなして配列され、正規メモリセルを読出す際に読出し値を判別するための参照値を保持する複数の参照メモリセルとをさらに備える。
【００３０】
請求項５に記載の不揮発性半導体記憶装置は、複数の正規メモリセルと、複数の正規メモリセルのうちに不良メモリセルが存在する場合に、不良メモリセルに代えて用いられる複数のスペアメモリセルと、外部からのアクセスに応じて複数の正規メモリセルのうちから第１のデータ群を読出すための第１のデータ線群と、複数のスペアメモリセルのうちから第１のデータの読出と並行して第２のデータ群を読出すための第２のデータ線群と、第１、第２のデータ群のうちから、アドレス信号に応じて読出データ群を選択的に増幅して出力する選択増幅部とを備える。
【００３１】
請求項６に記載の不揮発性半導体記憶装置は、請求項５に記載の不揮発性半導体記憶装置の構成に加えて、選択増幅部は、読出データ群に含まれるデータの数と同数の複数のセンスアンプ回路と、アドレス信号に応じて読出されるべきデータを伝達する第１、第２のデータ線群のうちの一部を選択的に複数のセンスアンプ回路に接続する選択部とを含む。
【００３２】
請求項７に記載の不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置の構成に加えて、アドレス信号を受けて、不良メモリセルに対応するアドレスか否かを検出する冗長制御部をさらに備え、第１、第２のデータ線群に含まれる複数のデータ線は、所定の順に並んで配列され、選択部は、冗長制御部の出力に応じて、第１、第２のデータ線群のうちから選択したデータ線を所定の順が入れ替わらないようにシフトして複数のセンスアンプに接続する。
【００３３】
請求項８に記載の不揮発性半導体記憶装置は、複数の正規メモリセルと、複数の正規メモリセルのうちに不良メモリセルが存在する場合に、不良メモリセルに代えて用いられる複数のスペアメモリセルと、不良メモリセルのアドレスを不揮発的に記憶するプログラムアレイとを備え、プログラムアレイは、複数のプログラムセットを含み、複数のプログラムセットの各々は、正規メモリセルと同じ構造を有する不揮発性メモリセルで構成され、不良メモリセルのアドレスが対応するプログラムセットに対して記憶済か否かを示すフラグビットを記憶する第１のプログラムユニットと、不良メモリセルのアドレスを記憶する第２のプログラムユニットとを有し、不揮発性半導体記憶装置は、複数のプログラムセットにそれぞれ対応する複数のフラグビットのうちの一部をプログラムセットアドレスに応じて選択する選択回路と、選択回路の出力を外部に読出す端子とをさらに備える。
【００３４】
請求項９に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の構成に加えて、プログラムアレイは、フラグビットが記憶済を示すデータと同じデータが読出されるように、第１のプログラムユニットに含まれる不揮発性メモリセルを不可逆的に破壊するために、外部から与えられる高電圧を第１のプログラムユニットに選択的に与える電圧切換え回路を、さらに含む。
【００３５】
請求項１０に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の構成において、複数のスペアメモリセルは、複数の置換単位に分割配置され、複数のプログラムセットの数は、複数の置換単位の数よりも小さい。
【００３６】
請求項１１に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の構成に加えて、複数のスペアメモリセルは、複数の置換単位に分割配置され、プログラムセットの各々は、複数の置換単位のうちの１つを指定する情報を記憶する第３のプログラムユニットをさらに有する。
【００３７】
請求項１２に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の構成に加えて、プログラムセットの各々は、記憶された不良メモリセルに対応するアドレスと、入力アドレスとの一致を検出する一致検出部をさらに有し、一致検出部の出力に応じて、正規メモリセルに対する書込信号の非活性化を行なう書込ドライバをさらに備える。
【００３８】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３９】
［実施の形態１］
図１は、本発明の不揮発性半導体記憶装置１の構成を示す概略ブロック図である。
【００４０】
図１を参照して、不揮発性半導体記憶装置１は、外部から制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＡＴの出力を実行する。
【００４１】
不揮発性半導体記憶装置１は、制御信号ＣＭＤに応じて不揮発性半導体記憶装置１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００４２】
メモリアレイ１０には、ＭＴＪメモリセルの行の各々に対応して、ワード線ＷＬおよびライトディジット線ＷＤＬが配置されている。また、ＭＴＪメモリセルＭＣの列の各々に対応してビット線ＢＬおよびソース線ＳＬが配置される。図１においては、１つのＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよびソース線ＳＬの配置が代表的に示されている。
【００４３】
不揮発性半導体記憶装置１は、さらに、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０とを備える。
【００４４】
読出／書込制御回路３０は、データ書込時においてビット線ＢＬにデータ書込電流を流すための回路、およびデータ読出時においてビット線ＢＬにデータ読出電流を流すための回路を総称したものである。
【００４５】
不揮発性半導体記憶装置１は、さらに、メモリアレイ１０に隣接して設けられるスペアメモリアレイ１２と、冗長選択部３２とを含む。スペアメモリアレイ１２は、ワード線ＷＬおよびライトディジット線ＷＤＬをメモリアレイ１０と共有している。冗長選択部３２は、スペアメモリアレイに含まれる複数のスペアビット線ＳＢＬのうちの一部を選択する。
【００４６】
不揮発性半導体記憶装置１は、さらに、外部から所定の高電位ＳＶｃｃを印加するためのパッド３４と、置換アドレスを不揮発的に記憶するプログラムアレイ３６と、プログラムアレイ３６から置換アドレス情報が転送されるＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）アレイ３８と、選択増幅部４０とを含む。
【００４７】
プログラムアレイ３６に不揮発的に保持されている置換アドレス情報は、電源投入時にＣＡＭアレイ３８に転送される。ＣＡＭアレイ３８は、転送された遅延アドレス情報と入力アドレス信号ＡＤＤとを高速に比較して制御信号ＲＣＯＮを出力する。冗長選択部３２は、複数あるスペアビット線ＳＢＬのうちから制御信号ＲＣＯＮに応じてその一部を選択する。選択増幅部４０は、読出／書込制御回路３０および冗長選択部３２から伝達される読出データのうちから制御信号ＲＣＯＮに応じた選択を行ない読出データＤＡＴを出力する。
【００４８】
コントロール回路５、行デコーダ２０、列デコーダ２５、読出／書込制御回路３０、ＣＡＭアレイ３８および冗長選択部３２は、全体として不揮発性半導体記憶装置１の選択制御回路をなす。この選択制御回路は、外部からのアクセスに応じて複数の正規メモリセルのうちからアドレス信号に対応する第１のメモリセル群の選択を行ない、かつ、第１のメモリセル群の選択と並行して複数のスペアメモリセルから第２のメモリセル群の選択を行なう。正規メモリセルの選択に並行してスペアメモリセルの選択を行なうことにより、読出動作の高速化が図られている。
【００４９】
図２は、図１に示した不揮発性半導体記憶装置１の読出系を説明するためのブロック図である。
【００５０】
図２を参照して、メモリアレイ１０は、正規メモリセルブロック５１〜５３と、リファレンスセルコラム６１〜６３とを含む。正規メモリセルブロック５１〜５３から読出されるデータは、リファレンスセルコラム６１〜６３に保持されているハイレベルとローレベルの中間に相当する参照値とそれぞれ比較されることによって記憶データが判断される。
【００５１】
スペアメモリアレイ１２は、スペアメモリセルコラム７１〜７３を含む。スペアメモリセルコラムに含まれるメモリセルは、２メモリセル当り１ビットを記憶する。１メモリセルで１ビットを記憶する正規メモリセルよりも、スペアメモリセル部分の信頼性の向上が図られている。
【００５２】
正規メモリセルブロック５１〜５３にそれぞれ対応してセレクタ８１〜８３が設けられる。また、正規メモリセルブロック５１〜５３にそれぞれ対応してＩＯ線対ＩＯＰ１〜ＩＯＰ３が設けられる。
【００５３】
セレクタ８１の出力は接続部９１によってＩＯ線対ＩＯＰ１のいずれか一方のＩＯ線に接続され、リファレンスセルコラム６１からの出力は接続部９２によってＩＯ線対ＩＯＰ１のいずれか他方のＩＯ線に接続される。
【００５４】
セレクタ８２の出力は接続部９３によってＩＯ線対ＩＯＰ２のいずれか一方のＩＯ線に接続され、リファレンスセルコラム６２からの出力は接続部９４によってＩＯ線対ＩＯＰ１のいずれか他方のＩＯ線に接続される。
【００５５】
セレクタ８３の出力は接続部９５によってＩＯ線対ＩＯＰ３のいずれか一方のＩＯ線に接続され、リファレンスセルコラム６３からの出力は接続部９６によってＩＯ線対ＩＯＰ１のいずれか他方のＩＯ線に接続される。
【００５６】
なお、図２では、３つのＩＯ線対および３つの正規メモリセルブロックが設けられている場合が示されているが、正規メモリセルブロックの数と対応するＩＯ線対の数が同じであればこれらの数は３つよりも多くても少なくてもよい。正規メモリセルブロック中のアクセスされたメモリセルがＩＯ線対の一方のＩＯ線に接続され、これとともに対応するリファレンスセルコラム中のメモリセルがＩＯ線対の他方のＩＯ線に接続される。
【００５７】
スペアメモリセルコラム７１〜７３の一部がセレクタ８４によって選択される。セレクタ８４は、図１のＣＡＭアレイ３８から出力される制御信号ＲＣＯＮに応じて３つのスペアメモリセルコラムのうちの２つを選択してスペアメモリセルのデータ伝達のために専用に設けられる２組のＩＯ線対ＩＯＰ４，ＩＯＰ５に接続する。
【００５８】
スペアメモリセルコラムは、１ビットを２つのメモリセルで記憶する。各スペアメモリセルコラムごとにスペアビット線ＳＢＬが２本設けられる。３つのスペアメモリセルコラムからまず２つのスペアメモリセルコラムがセレクタ８４で選択されてスペア専用のＩＯ線対ＩＯＰ４，ＩＯＰ５に伝達される。セレクタ８４での選択は、冗長検出を行なうＣＡＭアレイ３８から出力される制御信号ＲＣＯＮによって行なわれる。入力アドレスに応じて使用されるべきスペアビット線が、セレクタ８４によってスペア専用のＩＯ線対に接続される。
【００５９】
なお、スペアメモリセルコラムの数とスペア専用のＩＯ線対の数とを等しくすれば、セレクタ８４は設けなくてもよい。この場合、スペアメモリアレイ１２からのデータは、すべて選択部１００までは出力されることになる。このようにすればビット線出力部のセレクタ部に冗長判定の結果を適用する必要がなく動作の高速化が望める場合もある。
【００６０】
ただし、実施の形態１では、セレクタ８４を設けてＩＯ線対に接続する際に３つのスペアメモリセルコラムのうちから２つのメモリセルコラムを選択する。この理由は、ＩＯ線対の数が多くなると、ＩＯ線対を設けることによる面積増大が問題となるからである。
【００６１】
図２におけるセレクタ８１〜８３および接続部９１〜９６は、図１の読出／書込制御回路３０の一部に相当する。また、セレクタ８４は、図１の冗長選択部３２の一部に該当する。このようにして合計５対のＩＯ線対にいずれかのメモリセルが接続される。
【００６２】
５対のＩＯ線対ＩＯＰ１〜ＩＯＰ５は、選択増幅部４０に接続されている。選択増幅部４０は、制御信号ＲＣＯＮに応じて５つのＩＯ線対ＩＯＰ１〜ＩＯＰ５から３つを選択する選択部１００と、選択部１００によって選択されたＩＯ線対に接続されるメモリセルのデータを読出するためのセンスアンプ１０１〜１０３とを含む。センスアンプの数は、端子１１１〜１１３に出力される必要なデータ数に等しい３個だけ設けられている。
【００６３】
冗長検出を行なう図１のＣＡＭアレイで検出された不良のメモリセルが接続されるＩＯ線対、および、必要のないスペアビット線に接続されるＩＯ線対は、センスアンプ１０１〜１０３には接続されない。センスアンプ１０１〜１０３は、入力アドレスに対応してデータが記憶されているメモリセルに対応するＩＯ線対を介して接続される。
【００６４】
センスアンプ１０１〜１０３は、接続されるメモリセルが正規メモリセルである場合は、対応するリファレンスセルコラムに存在する参照用のメモリセルにも接続され、これら２つのメモリセルに流れ込む電流値を比較する。
【００６５】
センスアンプ１０１〜１０３は、接続されるメモリセルがスペアメモリセルである場合は、相補な２つのメモリセルに流れ込む電流値を比較する。
【００６６】
このように、スペアメモリセルコラムは２つのメモリセルで１ビットを記憶し、スペアメモリセルのデータを読出すための専用のＩＯ線対を設け、接続されたＩＯ線対の電流検知を行なうセンスアンプをどのＩＯ線対に接続するかによって選択を行なう。
【００６７】
このような構成とすることにより、スペアメモリセル部分の信頼性の向上が図られる。また、正規メモリセルとスペアメモリセルのデータの同時読出で高速化を図ることができる。さらにこの同時読出はメモリセルアレイの外部に設けられているＩＯ線対の部分まで同時に行なうことにより高速化が図られる。
【００６８】
図３は、図１に示した不揮発性半導体記憶装置１の書込系を説明するためのブロック図である。
【００６９】
図３を参照して、ＭＲＡＭの場合には、ライト時とリード時とでスペアメモリセルコラムへのアクセスする経路が異なる。入力データ（図３ではデータ数は３である）は、通常は、対応するブロックのライトドライバ１２１〜１２３，１３１〜１３３に伝達され、所望のビット線ＢＬに電流を流すように対応するライトドライバが制御される。
【００７０】
アドレスで指定されたデータを書込む正規メモリセルがスペアメモリセルコラムで救済すべき不良コラムである場合には、正規メモリセルに代えてスペアメモリセルにデータ書込が行なわれる。
【００７１】
書込データＤＩＮは、冗長検出結果を示す制御信号ＲＣＯＮに基づいて分配回路１５０によってスペアメモリアレイ１２に分配される。このとき、正規メモリセル領域は、アドレスに対応する正規メモリセルが不良である場合には、この不良メモリセルに対応するライトドライバは非活性化される。スペア部分のライトドライバ１４１〜１４３のうち、書込まれるスペアメモリセルに対応するライトドライバが活性化される。活性化されたライトドライバはデータに従った書込動作を行なう。
【００７２】
なお、通常領域のライトドライバは、対応メモリセルが不良メモリセルである場合にも、データ書込動作を行なってもかまわない。しかし、この実施の形態では、書込電流が増加することを避けるため、後に図５で例を説明するような構成で不良メモリセルに対応するライトドライバを非活性化させている。
【００７３】
入力された書込データＤＩＮは、冗長検出結果を示す制御信号ＲＣＯＮに応じてメモリアレイ１０またはスペアメモリアレイ１２に分配される。書込むアドレスが不良メモリセルに対応しなければ通常のメモリアレイに対してデータが分配される。書込むアドレスが不良メモリセルに対応する場合には、分配回路１５０は、通常メモリアレイの対応正規メモリセルブロックに分配を行なう代わりにスペアメモリセルコラム７１〜７３のいずれかにデータを分配する。そして、対応するライトドライバ１４１〜１４３のいずれかが活性化される。
【００７４】
図４は、図２、図３に示した構成をより具体的に示した回路図である。
図４を参照して、正規メモリセルブロック５１，リファレンスセルコラム６１およびスペアメモリセルコラム７１とその関連回路が代表的に示されている。
【００７５】
まず、正規メモリセルについての説明をする。正規メモリセルブロック５１は、行列状に配置されるメモリセルＭＣを含む。メモリセルＭＣは１メモリセルで１ビットを記憶している。ビット線ＢＬＡ，ＢＬＢには、書込用のライトドライバ１２１，１３１と、読出用の接続部９１とが接続される。ライトドライバ１２１，１３１は、ビット線ＢＬＡ，ＢＬＢの両端に配置される。
【００７６】
メモリセルＭＣに“０”を書込む場合と“１”を書込む場合とではビット線に流す電流の向きは逆向きとなる。具体的には、メモリセルＭＣに“１”を書込むときにはライトドライバ１２１の中のトランジスタ１８１が導通状態とされ、ライトドライバ１３１の中のトランジスタ１９２が導通状態とされる。これによりビット線ＢＬＡは、ライトドライバ１２１からライトドライバ１３１に向かう向きに電流が流れる。
【００７７】
一方、メモリセルＭＣに“０”を書込む場合には、ライトドライバ１３１のトランジスタ１９１およびライトドライバ１２１のトランジスタ１８２が導通し、ライトドライバ１３１からライトドライバ１２１に向けてビット線ＢＬＡを電流が流れる。
【００７８】
同様にビット線ＢＬＢについても、トランジスタ１８３，１８４，１９３，１９４の制御が書込データに基づいて行なわれる。なお、Ｗ１は“１”を書込む際に活性化される信号を示し、Ｗ０は“０”を書込む場合に活性化される信号を示す。このようにトランジスタの活性化制御は、ライトドライバ１２１と１３１とで逆になる。
【００７９】
待機時には、書込ドライバ１２１，１３１の両方ともにおいて、ビット線を接地電位に固定するトランジスタを活性化するか、トランジスタ１８１〜１８４，１９１〜１９４のすべてを非導通状態とさせビット線をフローティング状態にするかいずれでもよい。
【００８０】
図５は、ライトドライバ１３１において、スペア選択時に非活性化制御を行なう回路例を説明するための回路図である。
【００８１】
図５を参照して、制御ユニット１９５は、制御信号／ＨＩＴと信号ＳＷ０とを受けるＡＮＤ回路１９６と、制御信号／ＨＩＴと信号ＳＷ１とを受けるＡＮＤ回路１９７とを含む。ＡＮＤ回路１９６の出力はトランジスタ１９１のゲートに与えられる。ＡＮＤ回路１９７の出力はトランジスタ１９２のゲートに与えられる。図１のＣＡＭアレイ３８において入力アドレスが不良メモリセルのアドレスと一致した場合には、正規メモリセルの書込ドライバが消費電力低減のため非活性化される。制御信号／ＨＩＴがＬレベルに非活性化されることにより、ＡＮＤ回路１９６，１９７の出力はＬレベルとなり、トランジスタ１９１，１９２は共に非導通状態となる。したがってビット線ＢＬＡはフローティング状態となる。
【００８２】
再び図４を参照して、書込時にはトランジスタ１７１〜１７４が導通状態となり、トランジスタ１６１〜１６４は非導通状態となる。そして書込アドレスに応じてディジット線ドライバ１５５がディジット線ＷＤＬ１〜ＷＤＬ４のうちのいずれか１つを活性化する。このとき接続ゲート２１５によってスペアビット線ＳＢＬＡとスペアビット線ＳＢＬＢとは接続される。
【００８３】
読出時においては、トランジスタ１６１〜１６４が接続状態となり、トランジスタ１７１〜１７４は非接続状態となる。読出アドレスに応じてディジット線ドライバ１５５がワード線ＷＬ１〜ＷＬ４のうちのいずれかを活性化する。
【００８４】
接続部９１は、ビット線ＢＬＡとＩＯ線ＩＯ１Ａとの間に設けられゲートに選択信号ＣＳＬＡを受ける接続ゲート２１１と、ビット線ＢＬＢとＩＯ線ＩＯ１Ｂとの間に設けられゲートに選択信号ＣＳＬＢが与えられる接続ゲート２１２とを含む。選択信号ＣＳＬＡは、コラムアドレスＣＡをデコードする列デコーダ２５に含まれるデコード回路２２１から出力される。選択信号ＣＳＬＢは、列デコーダ２５のデコード回路２２２から出力される。
【００８５】
リファレンスセルコラム６１は、正規メモリセルＭＣのデータを判定するための参照値を記憶する参照メモリセルＭＣＲを含む。この参照メモリセルへの書込、読出も正規メモリセルＭＣと同様に行なわれる。ただし、データ読出時には、ＩＯ線への接続が工夫される。参照メモリセルの列に対応するビット線ＢＬＲは、接続部９２によってＩＯ線ＩＯ１Ａ，ＩＯ１Ｂのいずれにも接続可能となっている。
【００８６】
接続部９２は、ビット線ＢＬＲとＩＯ線ＩＯ１Ｂとの間に接続されゲートに制御信号ＳＲＥＦＡを受ける接続ゲート２１３と、ビット線ＢＬＲとＩＯ線ＩＯ１Ａとの間に接続されゲートに選択信号ＳＲＥＦＢを受ける接続ゲート２１４とを含む。
【００８７】
選択信号ＳＲＥＦＡは、選択信号ＣＳＬＡが活性化される場合に活性化される。これによりビット線ＢＬＡがＩＯ線ＩＯ１Ａに接続される場合には参照用のビット線ＢＬＲはＩＯ線ＩＯ１Ｂに接続される。これにより増幅部１０４においてメモリセルＭＣとメモリセルＭＣＲとの間に流れる電流値の差が検出される。
【００８８】
一方、選択信号ＳＲＥＦＢは、選択信号ＣＳＬＢが活性化される場合に活性化される。これにより、ビット線ＢＬＢがＩＯ線ＩＯ１Ｂに接続されビット線ＢＬＲはＩＯ線ＩＯ１Ａに接続される。隣接するビット線ＢＬＡ，ＢＬＢの接続をそれぞれ異なるＩＯ線に接続するのは、接続ゲート２１１，２１２の接合容量をＩＯ線それぞれに均等に配分するためである。これに従って、参照するビット線ＢＬＲの接続もいずれかのＩＯ線に選択的に接続される必要がある。
【００８９】
次に、スペアメモリセルについての説明をする。スペアメモリセルコラムは、２つのメモリセルで１ビットを記憶する。
【００９０】
たとえば、ディジット線ＷＤＬ１で選択される２つのメモリセルＳＭＣＡ，ＳＭＣＢに、同時に相補なデータの書込を行なう。このため、ビット線を駆動するライトドライバ１４１は、メモリアレイの片側にしか配置されない。そしてビット線ＳＢＬＡとビット線ＳＢＬＢとは、接続ゲート２１５によって書込時に接続される。
【００９１】
ライトドライバ１４１において、“０”を書込む場合には、トランジスタ２０１，２０４が導通状態とされ、ビット線ＳＢＬＡからＳＢＬＢに電流が流れる。逆に、データ“１”を書込む場合には、トランジスタ２０２，２０３が導通状態とされ、ビット線ＳＢＬＢからビット線ＳＢＬＡに向けて電流が流れる。ビット線ＳＢＬＡとビット線ＳＢＬＢとは接続ゲート２１５で片側が接続されるので、書込時においてビット線ＳＢＬＡに流れる電流の向きとビット線ＳＢＬＢに流れる電流の向きは常に逆向きとなる。これにより、ディジット線で選択される２つのスペアメモリセルに対して相補なデータが書き込まれる。
【００９２】
スペアメモリセルコラム７１以外にも、図示しないスペアメモリセルコラム７２，７３が配置されている。この３セットのスペアメモリセルコラムに対して、セレクタ８４でそのうち２セットを選択してスペアメモリセル読出専用のＩＯ線対ＩＯＰ４，ＩＯＰ５に接続がされる。
【００９３】
読出時には、スペアメモリセルコラムでは、接続ゲート２１５が非接続状態となり、スペアメモリセルＳＭＣＡ，ＳＭＣＢには別々の電流が流れる。
【００９４】
図４に示したように、ＭＲＡＭのメモリセルアレイにおいて、正規メモリセルは参照値を保持する参照メモリセルと比較することにより、１セルあたり１ビットを記憶させる。スペアメモリセルは２セルで１ビットを記憶させる。相補な値をスペアメモリセル２セルに書込み、これらのセルをセンスアンプに接続することにより記憶した１ビットを読出す。アレイ周辺部分に配置されることが多いスペアメモリセル部分が、素子の仕上り寸法のばらつきに強くなり、スペアメモリセルに置換して救済するばあいの成功率が向上する。
【００９５】
図６は、図１におけるプログラムアレイ３６の構成を示した回路図である。
図６を参照して、プログラムアレイ３６は、ディジット線ドライバ３０１と、ライトドライバ３０３，３０５と、ライトドライバ３０３，３０５をそれぞれ制御するための制御回路３０２，３０６とを含む。
【００９６】
プログラムアレイ３６は、ビット線３５１〜３５４と、ソース線３３０と、ライトディジット線３３１〜３３５と、ワード線３４１〜３４５とを含む。
【００９７】
プログラムアレイ３６は、さらに、ディジット線３３１およびワード線３４１に対応して設けられるＭＲＡＭメモリセル３６１〜３６４を含む。他のワード線およびディジット線に対応して同様にメモリセルが配置され、メモリセルアレイ３０７が構成されている。
【００９８】
データ書込時には、トランジスタ３２１〜３２５が導通状態となり、ディジット線ドライバ３０１は、ディジット線３３１〜３３５を選択的に活性化する。一方、読出時においては、トランジスタ３１１〜３１５が導通状態となりトランジスタ３２１〜３２５は非導通状態となる。ディジット線ドライバは、読出時においては、ワード線３４１〜３４５を選択的に活性化する。
【００９９】
ビット線３５１，３５２に接続されているメモリセルの列はプログラムセットが使用済みか否かを示すフラグを記憶する領域である。他の領域にはプログラムアドレスが記憶される。
【０１００】
プログラムアレイにおいても高信頼性を確保するため２つのメモリセルで１ビットを記憶する。データの書込は、たとえばメモリセル３６１と３６２に相補なデータ書込を行なうことにより実現される。このとき制御回路３０２，３０６は、書込むデータに応じて電流の向きを制御する。Ｗ１はデータ“１”を書込む際に活性化されるゲートを示し、Ｗ０はデータ“０”を書込む場合に活性化されるゲートを示す。
【０１０１】
プログラムアレイ３６は、さらに、センスアンプ３９５、３９６と、センスアンプとビット線とを接続するための接続ゲート３９１〜３９４とを含む。メモリセル３６１，３６２のデータを読出す際には、ビット線３５１，３５２がそれぞれ接続ゲート３９１，３９２によってセンスアンプ３９５に接続される。そしてディジット線ドライバ３０１によってワード線３４１が活性化されると、メモリセル３６１を通過してソース線３３０に流れ込む電流とメモリセル３６２を通過してソース線３３０に流れ込む電流との差がセンスアンプ３９５によって検出される。検出された結果は、信号Ｐ１として図１のＣＡＭアレイ３８に転送される。同様に、メモリセル３６３，３６４に記憶されているデータもそれぞれ接続ゲート３９３，３９４が導通状態となりセンスアンプ３９６によって電流の差が検出されて信号Ｐｎが出力されＣＡＭアレイ３８に転送される。この転送は、たとえばチップに電源を投入した際に行なわれ、以降ＣＡＭアレイでは入力アドレスとプログラムアドレスとの一致検出が高速に可能となる。
【０１０２】
ここで、１度プログラムアレイ３６にプログラムされたデータは制御信号ＢＲを活性化することによって書替え不可能に固定化することが可能である。選択ワード線に対してビット線に高電圧を印加して、メモリセル３６１，３６２のうちの低抵抗のＭＴＪ素子を破壊することによりデータの固定が行なわれる。プログラムアドレスを記憶するメモリセル３６３，３６４によっても同様に低抵抗側のＭＴＪ素子を破壊してデータを固定することができる。外部から図１のパッド３４を介して高電圧ＳＶＣＣが与えられ制御信号ＢＲが活性化されると、ライトドライバ３０５の電源として高電圧ＳＶＣＣが供給される。たとえばメモリセル３６１に含まれるＭＴＪ素子を破壊するためには、ライトドライバ３０３は非活性化されライトドライバ３０５によってビット線３５１に高電圧ＳＶＣＣが印加される。
【０１０３】
図７は、通常のＭＴＪ素子の抵抗値の変化を示した図である。
図７を参照して、ディジット線に電流が流れることによって磁界Ｈが変化してメモリセルのＭＴＪ素子の抵抗は、高抵抗のＲｍａｘと低抵抗のＲｍｉｎの間で変化する。高電圧ＳＶＣＣが印加されると、ＭＴＪ素子は破壊されその抵抗値は低抵抗のＲｍｉｎよりもさらに小さいＲｂｌとなる。
【０１０４】
図８は、固定後のＭＴＪ素子の抵抗値の変化を示した図である。
図８を参照して、一旦高電圧ＳＶＣＣが印加されＭＴＪ素子が破壊されると、ディジット線に電流がながれ磁界Ｈが変化してもＭＴＪ素子の抵抗値はＲｂｌのまま変化しない。相補な２つのメモリセルで置換情報を記憶させる場合、低抵抗Ｒｍｉｎに設定されていたメモリセルを破壊すれば、相補なメモリセルの抵抗値が強磁界の印加によってＲｍａｘからＲｍｉｎに書き換わったとしてもセンスアンプで検出される結果は正常な値となる。つまり、抵抗値ＲｂｌはＲｍａｘ、Ｒｍｉｎのいずれに対しても小さいので、低抵抗側のメモリセルをより低抵抗に変化させることで読出結果を固定させることができる。
【０１０５】
これにより、置換救済後の輸送時等において、強磁界が印加されても置換情報が失われることはない。
【０１０６】
再び、図６を参照して、ＭＴＪ素子が破壊されているか否かを後から検出することもできる。たとえばメモリセル３６１のＭＴＪ素子を破壊した場合には、制御信号ＢＲが非活性化状態であるときに、通常のＭＲＡＭの書替え方法で逆データを書込み、書込んだデータが期待値通り読出せるか否かを判断すればよい。具体的には、メモリセル３６１を高抵抗状態に書替え、メモリセル３６２を低抵抗状態に書替える動作を行なえばよい。
【０１０７】
その結果、期待値通りに読出せた場合にはメモリセル３６１は未破壊であることが検出できる。しかし、逆データを書込んでも、状態が固定的に読出されることとなれば、破壊されたプログラムセットであることが検出できる。このようにすることにより、通常の救済工程よりも後に発生する故障をさらに救済するような場合には、破壊済みのプログラムセットを避けて不良アドレスをプログラムアレイ３６にプログラムすることが可能である。
【０１０８】
このように、プログラムセットにフラグを用意することで、プログラムセットの使用状態を判断できる。そしてプログラムアレイに高電圧を印加できる構成とすることでプログラムアレイ３６に記憶される置換情報を書替え不可能に固定化することができる。この固定化の検出は対応するプログラムセットのフラグを読出すことで検出が可能である。
【０１０９】
図９は、図１におけるＣＡＭアレイ３８の構成を示した回路図である。
図９を参照して、ＣＡＭアレイは、フラグ記憶部４０１と、アドレス記憶部４０２と、一致検出部４０３と、使用するスペアメモリセルコラムの位置を記憶する記憶部４０４とを含む。
【０１１０】
フラグ記憶部４０１は、各々が異なる置換情報を記憶する５セットのプログラムセットに対応して、５つのラッチ回路４１１〜４１５を含む。アドレス記憶部４０２は、ラッチ回路４１１〜４１５にそれぞれ対応するプログラムセット４２１〜４２５を含む。一致検出部４０３は、プログラムセット４２１〜４２５にそれぞれ対応する一致検出部４３１〜４３５を含む。記憶部４０４は、一致検出部４３１〜４３５の出力に応じて活性化される記憶ユニット４４１〜４４５を含む。記憶ユニット４４１〜４４５の出力は制御信号ＲＣＯＮとなる。
【０１１１】
図６で説明したプログラムアレイ３６から出力される信号Ｐ１〜Ｐｎは、フラグ記憶部４０１およびアドレス記憶部４０２に入力されてラッチ回路に保持される。フラグ記憶部４０１の出力は、一致検出部４０３に出力されるとともにセレクタ４０５にも出力される。
【０１１２】
プログラムセット４２１〜４２５に有効なアドレスが既に記憶されているかどうかは、ラッチ回路４１１〜４１５の出力をセレクタ４０５および出力回路４０６を介して端子ＰＯから出力することにより外部に読出すことができる。これにより、置換アドレスを追加するような場合に既に使用しているアドレスセットへの書込を行なわないようにすることができる。
【０１１３】
セレクタ４０５は、プログラムセット４２１〜４２５を特定するためのセットアドレスＳＥＴＡＤＤに応じてラッチ回路４１１〜４１５の出力のうちのいずれか１つを選択する。出力回路４０６は、テストモードにおいて活性化される信号ＦＲＥＡＤに応じて活性化され、セレクタ４０５の出力を端子ＰＯに出力する。
【０１１４】
図１０は、図９における一致検出部４３１の構成を示した回路図である。
図１０を参照して、一致検出部４３１は、フラグ記憶部においてプログラムセット４２１に対応するフラグ信号ＦＬＡＧと、プログラムセット４２１に含まれるラッチ４５２〜４５ｎの出力と、入力されるアドレス信号ＡＤＤとを受ける。ラッチ４５２は置換アドレスの最下位ビットを保持しており、ラッチ４５ｎは最上位ビットを保持している。
【０１１５】
一致検出部４３１は、プログラムセット４２１から出力される置換アドレスと入力アドレス信号とのビット毎の比較を行なう一致検出回路４６１〜４６ｎと、信号ＦＬＡＧおよび一致検出回路４６１〜４６ｎの出力を受けて信号ＨＩＴ１を出力するＡＮＤ回路４７０とを含む。
【０１１６】
再び図９を参照して、対応するフラグが活性化されているプログラムセット４２１〜４２５出力と入力されたアドレスとの一致判定が一致検出部４３１〜４３５で行なわれる。この結果に応じて読出時にセレクタ８４が選択動作を行なう。
【０１１７】
図９に示した構成では、プログラムセットが５セットある。一方、図２に示したアレイ構成では、スペアメモリセルコラムが３つである。そしてこの３つのスペアメモリセルコラムのうちの２つがＩＯ線対ＩＯＰ４，ＩＯＰ５に接続される。つまり、１回のアクセスに対応して同時に置換されるコラムは２つであり、一致検出部４３１〜４３５の出力のうち同時に活性化されるのは最大で２つである。
【０１１８】
ここで、スペアメモリセルコラム７１〜７３のうちのいずれをＩＯ線対に接続するかを記憶部４０４に含まれる記憶ユニット４４１〜４４５の保持内容に応じて図２のセレクタ８４が選択動作を行なう。また、ＩＯ線対ＩＯＰ１〜ＩＯＰ５とセンスアンプ１０１〜１０３の接続については、不良のコラムアドレスに対応するＩＯ線対を非接続とし、代わりにスペアビット線から読出されたデータをスペア線用のＩＯ線対を介してセンスアンプと接続する。
【０１１９】
書込時においても、検出された不良のメモリセルが接続するビット線の書込ドライバを非活性化し、代わりに書込データをスペアビット線のライトドライバに伝達する。
【０１２０】
以上説明したように、プログラムセットとスペアメモリセルコラムとの数が１対１対応でなくてもよい。プログラムセットの数を冗長のスペアメモリセルコラムの数に対して任意に選択することができる。フラグビットを設けることにより、置換アドレスを追加する場合に未使用のプログラムセットを検出することが可能となる。また冗長メモリセルと置換アドレスを記憶するプログラムセットとの数の選択の自由度が向上する。
【０１２１】
図１１は、図１における選択増幅部４０の構成を示した回路図である。
図１１を参照して、選択増幅部４０は、選択部１００と、増幅部１０４とを含む。選択部１００は、５つのＩＯ線対のうちから３つのＩＯ線対を制御信号ＲＣＯＮに応じて選択する。
【０１２２】
選択には、いわゆるシフトリダンダンシの手法が適用される。選択部１００は、ＩＯ線ＩＯ１Ａ，ＩＯ２Ａ，ＩＯ３Ａのうちのいずれか１つを選択してＩＯ線ＲＩＯ１Ａに接続する切換回路４８１と、ＩＯ線ＩＯ１Ｂ，ＩＯ２Ｂ，ＩＯ３Ｂのうちのいずれか１つをＩＯ線ＲＩＯ１Ｂに接続する切換回路４９１とを含む。
【０１２３】
選択部１００は、さらに、ＩＯ線ＩＯ２Ａ，ＩＯ３Ａ，ＩＯ４Ａのうちのいずれか１つを選択してＩＯ線ＲＩＯ２Ａに接続する切換回路４８２と、ＩＯ線ＩＯ２Ｂ，ＩＯ３Ｂ，ＩＯ４Ｂ，のうちのいずれか１つをＩＯ線ＲＩＯ２Ｂに接続する切換回路４９２とを含む。
【０１２４】
選択部１００は、さらに、ＩＯ線ＩＯ３Ａ，ＩＯ４Ａ，ＩＯ５Ａのうちのいずれか１つを選択してＩＯ線ＲＩＯ３Ａに接続する切換回路４８３と、ＩＯ線ＩＯ３Ｂ，ＩＯ３Ｂ，ＩＯ５Ｂのうちのいずれか１つをＩＯ線ＲＩＯ３Ｂに接続する切換回路４９３とを含む。
【０１２５】
増幅部１０４は、ＩＯ線ＲＩＯ１Ａ，ＲＩＯ１Ｂに接続されるメモリセルに流れる電流の差を検出することにより記憶データを読出すセンスアンプ１０１と、ＩＯ線ＲＩＯ２Ａ，ＲＩＯ２Ｂに接続されるメモリセルに流れる電流の差を検出することにより記憶データを読出すセンスアンプ１０２と、ＩＯ線ＲＩＯ３Ａ，ＲＩＯ３Ｂに接続されるメモリセルに流れる電流の差を検出することにより記憶データを読出すセンスアンプ１０３とを含む。
【０１２６】
切換回路４８１は、制御信号ＲＣＯＮをデコードするデコーダ５００と、デコーダ５００の出力に応じてＩＯ線ＩＯ１Ａ，ＩＯ２Ａ，ＩＯ３ＡをそれぞれＩＯ線ＲＩＯ１Ａに接続する接続ゲート５０１，５０２，５０３を含む。デコーダ５００は、不良メモリセルに対応するＩＯ線の特定ビットと置換するスペアメモリセルコラムを特定するビットとをデコードする。デコーダ５００は、デコード結果に基づき接続ゲート５０１，５０２，５０３のいずれか１つを接続状態にする。
【０１２７】
接続ゲートをセンスアンプの１つの入力ノード当り３つ設けることにより２段シフト動作が可能となっている。これにより、５対のＩＯ線対から３対を選択してこれをシフトリダンダンシの手法を適用して３つのセンスアンプに接続することができる。
【０１２８】
シフトリダンダンシでは、ＩＯ線ＩＯ１Ａ〜ＩＯ５Ａから３つのＩＯ線が選択され、この選択されたＩＯ線は順番が入替わらないようにＩＯ線ＲＩＯ１Ａ〜１ＩＯ３Ａに接続される。また、ＩＯ線ＩＯ１Ｂ〜ＩＯ５Ｂから３つのＩＯ線が選択され、この選択されたＩＯ線は順番が入替わらないようにＩＯ線ＲＩＯ１Ｂ〜１ＩＯ３Ｂに接続される。
【０１２９】
シフトリダンダンシ構成にすることにより、センスアンプの入力ノードとＩＯ線ＩＯ１Ａ〜ＩＯ５Ａ，ＩＯ１Ｂ〜ＩＯ５Ｂとの接続経路の長さが著しく差が生じないようにすることができる。これにより、負荷の均等化が図られ動作マージンを揃えることができる。
【０１３０】
［実施の形態２］
図１２は、実施の形態２の不揮発性半導体記憶装置のデータ読出に関する構成を示した図である。
【０１３１】
図１２を参照して、実施の形態２の不揮発性半導体記憶装置は、図２で説明した構成において、メモリアレイ１０に代えてメモリアレイ１０ａを含み、スペアメモリアレイ１２に代えてスペアメモリアレイ１２ａを含む。
【０１３２】
メモリアレイ１０ａは、正規メモリセルブロック５１ａ〜５３ａと、正規メモリセルブロック５１ａ〜５３ａにそれぞれ対応して設けられるリファレンスログ６０１〜６０３と、セレクタ８１ａ〜８３ａとを含む。セレクタ８１ａの出力はＩＯ線対ＩＯＰ１に接続される。セレクタ８２ａの出力はＩＯ線対ＩＯＰ２に接続される。セレクタ８３ａの出力はＩＯ線対ＩＯＰ３に接続される。
【０１３３】
スペアメモリアレイ１２ａは、スペアメモリセルコラム７１ａ〜７３ａと、制御信号ＲＣＯＮに応じてスペアメモリセルコラム７１ａ〜７３ａの選択を行なうセレクタ８４ａとを含む。８４ａの出力はＩＯ線対ＩＯＰ４，ＩＯＰ５に接続される。
【０１３４】
なお、選択増幅部４０の構成については図２で説明した場合と同様であるので説明は繰返さない。
【０１３５】
実施の形態２では、スペアメモリセルコラムに２本のスペアビット線ＳＢＬが配置され、スペアメモリセル２セルで１ビットを記憶する点は実施の形態１と同様である。一方、読出時の参照値を保持するリファレンスログ６０１〜６０３が正規メモリセルブロックのワード線と平行に配置される点が実施の形態１とは異なる。
【０１３６】
正規メモリセルブロック５１ａ〜５３ａにそれぞれ対応してセレクタ８１ａ〜８３ａが設けられる。また、正規メモリセルブロック５１ａ〜５３ａにそれぞれ対応してＩＯ線対ＩＯＰ１〜ＩＯＰ３が設けられる。
【０１３７】
セレクタ８１ａの出力はＩＯ線対ＩＯＰ１に接続される。正規メモリセルブロック５１ａ中の対応メモリセルがセレクタ８１ａを介してＩＯ線対ＩＯＰ１のいずれか一方のＩＯ線に接続される。リファレンスロウ６０１中の対応メモリセルがセレクタ８１ａを介してＩＯ線対ＩＯＰ１のいずれか他方のＩＯ線に接続される。
【０１３８】
セレクタ８２ａの出力はＩＯ線対ＩＯＰ２に接続される。正規メモリセルブロック５２ａ中の対応メモリセルがセレクタ８２ａを介してＩＯ線対ＩＯＰ２のいずれか一方のＩＯ線に接続される。リファレンスロウ６０２中の対応メモリセルがセレクタ８２ａを介してＩＯ線対ＩＯＰ２のいずれか他方のＩＯ線に接続される。
【０１３９】
セレクタ８３ａの出力はＩＯ線対ＩＯＰ３に接続される。正規メモリセルブロック５３ａ中の対応メモリセルがセレクタ８３ａを介してＩＯ線対ＩＯＰ３のいずれか一方のＩＯ線に接続される。リファレンスロウ６０３中の対応メモリセルがセレクタ８３ａを介してＩＯ線対ＩＯＰ３のいずれか他方のＩＯ線に接続される。
【０１４０】
なお、図１２では、３つのＩＯ線対および３つの正規メモリセルブロックが設けられている場合が示されているが、正規メモリセルブロックの数と対応するＩＯ線対の数が同じであればこれらの数は３つよりも多くても少なくてもよい。正規メモリセルブロック中のアクセスされたメモリセルがＩＯ線対の一方のＩＯ線に接続され、これとともに対応するリファレンスロウ中のメモリセルがＩＯ線対の他方のＩＯ線に接続される。
【０１４１】
スペアメモリセルコラム７１ａ〜７３ａの一部がセレクタ８４ａによって選択される。セレクタ８４ａは、ＣＡＭアレイから出力される制御信号ＲＣＯＮに応じて３つのスペアメモリセルコラムのうちの２つを選択してスペアメモリセルのデータ伝達のために専用に設けられる２組のＩＯ線対ＩＯＰ４，ＩＯＰ５に接続する。
【０１４２】
スペアメモリセルコラムは、１ビットを２つのメモリセルで記憶する。各スペアメモリセルコラムごとにスペアビット線ＳＢＬが２本設けられる。３つのスペアメモリセルコラムからまず２つのスペアメモリセルコラムがセレクタ８４ａで選択されてスペア専用のＩＯ線対ＩＯＰ４，ＩＯＰ５に伝達される。セレクタ８４ａでの選択は、冗長検出結果を示す制御信号ＲＣＯＮによって行なわれる。入力アドレスに応じて使用されるべきスペアビット線が、セレクタ８４ａによってスペア専用のＩＯ線対に接続される。
【０１４３】
なお、スペアメモリセルコラムの数とスペア専用のＩＯ線対の数とを等しくすれば、セレクタ８４ａは設けなくてもよい。この場合、スペアメモリアレイ１２ａからのデータは、すべて選択部１００までは出力されることになる。このようにすればビット線出力部のセレクタ部に冗長判定の結果を適用する必要がなく動作の高速化が望める場合もある。
【０１４４】
ただし、実施の形態２では、セレクタ８４ａを設けてＩＯ線対に接続する際に３つのスペアメモリセルコラムのうちから２つのメモリセルコラムを選択する。この理由は、ＩＯ線対の数が多くなると、ＩＯ線対を設けることによる面積増大が問題となるからである。
【０１４５】
このようにして合計５対のＩＯ線対にいずれかのメモリセルが接続される。５対のＩＯ線対ＩＯＰ１〜ＩＯＰ５は、選択増幅部４０に接続されている。選択増幅部４０は、制御信号ＲＣＯＮに応じて５つのＩＯ線対ＩＯＰ１〜ＩＯＰ５から３つを選択する選択部１００と、選択部１００によって選択されたＩＯ線対に接続されるメモリセルのデータを読出するためのセンスアンプ１０１〜１０３とを含む。センスアンプの数は、端子１１１〜１１３に出力される必要なデータ数に等しい３個だけ設けられている。
【０１４６】
検出された不良のメモリセルが接続されるＩＯ線対、および、必要のないスペアビット線に接続されるＩＯ線対は、センスアンプ１０１〜１０３には接続されない。センスアンプ１０１〜１０３は、入力アドレスに対応してデータが記憶されているメモリセルに対応するＩＯ線対を介して接続される。
【０１４７】
センスアンプ１０１〜１０３は、接続されるメモリセルが正規メモリセルである場合は、対応するリファレンスセルロウに存在する参照用のメモリセルにも接続され、これら２つのメモリセルに流れ込む電流値を比較する。
【０１４８】
センスアンプ１０１〜１０３は、接続されるメモリセルがスペアメモリセルである場合は、相補な２つのメモリセルに流れ込む電流値を比較する。
【０１４９】
このように、スペアメモリセルコラムは２つのメモリセルで１ビットを記憶し、スペアメモリセルのデータを読出すための専用のＩＯ線対を設け、接続されたＩＯ線対の電流検知を行なうセンスアンプをどのＩＯ線対に接続するかによって選択を行なう。
【０１５０】
このような構成とすることにより、スペアメモリセル部分の信頼性の向上が図られる。また、正規メモリセルとスペアメモリセルのデータの同時読出で高速化を図ることができる。さらにこの同時読出はメモリセルアレイの外部に設けられているＩＯ線対の部分まで同時に行なうことにより高速化が図られる。
【０１５１】
図１３は、図１２で説明したメモリアレイ１０ａおよびスペアメモリアレイ１２ａのより詳細な構成を説明するための回路図である。
【０１５２】
図１３を参照して、図１２の正規メモリセルブロック５１ａ、スペアメモリセルコラム７１ａ，７２ａに対応する構成についての説明を行なう。
【０１５３】
正規メモリセルブロック５１ａは、メモリセル６１１，６１２，６１４，６１５を含む。正規メモリセルブロック５１ａに隣接して設けられるリファレンスログ６０１は、メモリセル６１３，６１６を含む。
【０１５４】
正規メモリセルブロック５１ａおよびリファレンスログ６０１に対応してライトドライバ６３０，６３１およびセレクタ６５１が設けられる。ライトドライバ６３０は、トランジスタ６８１〜６８４を含む。ライトドライバ６３１はトランジスタ６９１〜６９４を含む。これらのトランジスタは“１”書込のときに導通するものにはＷ１、“０”書込のときに導通するものにはＷ０の記号が付されている。
【０１５５】
１行のメモリセルには２本のデータ読出用のワード線が交互に接続される。すなわちメモリセル６１１はワード線ＷＬ１Ａに接続され、メモリセル６１４はワード線ＷＬ１Ｂに接続される。同様にメモリセル６１２はワード線ＷＬ２Ａに接続され、メモリセル６１５はワード線ＷＬ２Ｂに接続される。なおデータ書込用のディジット線ＷＤＬ１は各メモリセル行に共通して設けられる。すなわちメモリセル６１１，６１４はディジット線ＷＤＬ１に接続され、メモリセル６１２，６１５はディジット線ＷＤＬ２に接続される。
【０１５６】
リファレンスロウには各行にワード線が１本ずつ設けられる。メモリセル６１６にはワード線ＷＬ３が接続され、メモリセル６１３にはワード線ＷＬ４が接続される。
【０１５７】
次に正規メモリセルブロック５１ａからのデータの読出について説明する。メモリセル６１１，６１２のデータはビット線ＢＬＡａからソース線に流れ込む電流を検出することにより読出される。このときに参照用のメモリセル６１６との比較が行なわれる。このため信号ＲＥＡＤＡが活性化されトランジスタ６６６，６６７，６６８が導通状態となる。そしてディジット線ドライバ６５５が行の選択を行なうとメモリセル６１１または６１２が選択される。ディジット線ドライバ６５６はこのときワード線ＷＬ３を選択する。これによりセレクタ６５１に含まれるゲート回路７７１，７７２、ＩＯ線対ＩＯＰ１、選択部１００を経由して増幅部１０４に電流が流れる。
【０１５８】
一方、メモリセル６１４，６１５のデータを読出すには信号ＲＥＡＤＢが活性化され、トランジスタ６６１，６６２，６６３が導通状態となる。ディジット線ドライバ６５５は、メモリセル６１４，６１５のいずれかを選択するためにワード線ＷＬ１Ｂ，ＷＬ２Ｂを活性化し、ディジット線ドライバ６５６は選択した正規メモリセルと比較するためにワード線ＷＬ４を活性化してメモリセル６１３を選択する。
【０１５９】
次にスペアメモリセルについての説明を行なう。
スペアメモリセルコラム７１ａは、スペアメモリセル６１７〜６２０を含む。スペアメモリセルコラム７２ａは、スペアメモリセル６２１〜６２４を含む。
【０１６０】
スペアメモリセルコラム７１ａに対応してライトドライバ６４１が設けられる。ライトドライバ６４１は、トランジスタ７０１〜７０４を含む。スペアメモリセルコラム７２ａに対応してライトドライバ６４２が設けられる。ライトドライバ６４２は、トランジスタ７０５〜７０８を含む。トランジスタ７０１〜７０８のうち“０”書込を行なう場合に導通するトランジスタにはＷ０の符号が付されている。一方、“１”書込を行なうときに導通するトランジスタには符号Ｗ１が付されている。
【０１６１】
スペアメモリセルに対してデータ書込を行なう際には、トランジスタ６４３，６４４は導通状態とされ、ライトドライバ６４１，６４２により２本のスペアビット線に逆向きの電流が流れることによって２つのメモリセルに相補なデータが書込まれる。つまりスペアメモリセル６１７，６１９は対をなして１つのデータを記憶する。スペアメモリセル６１８，６２０は対をなして１ビットのデータを記憶する。スペアメモリセルコラム７２ａにおいても同様に２つのメモリセルで１ビットのデータが記憶される。
【０１６２】
メモリセル６１１，６１２のデータが読出される場合には、これと並列的にスペアメモリセルコラム７１ａからのデータが読出される。すなわちメモリセル６１１がワード線ＷＬ１Ａの活性化により選択された場合にはスペアメモリセル６１７，６１９が選択され、セレクタ８４ａからＩＯ線対、選択部１００を介して増幅部１０４によってスペアメモリセルのデータ読出も行なわれる。
【０１６３】
またメモリセル６１４，６１５からのデータ読出が行なわれる場合にはワード線ＷＬ１Ｂ，ＷＬ２Ｂのいずれかが活性化され、これによってスペアメモリセルコラム７２ａからのデータの読出も並列的に行なわれる。
【０１６４】
以上説明したように、正規メモリセルおよびスペアメモリセルにおいてはディジット線が共通である。そして正規メモリセルの１行に配置されるメモリセルには２つのワード線が交互に接続される。このようにリファレンスロウを構成すれば、選択された正規メモリセルが接続されるビット線に隣接するビット線に接続されているリファレンスメモリセルを使用できる。よって読出経路が正規メモリセルとリファレンスメモリセルとで均一となるので、データの読出誤りが発生しにくくなる。
【０１６５】
［実施の形態３］
近年、不揮発性半導体記憶装置として相変化メモリが提案されている。相変化メモリは、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）とも呼ばれる。
【０１６６】
図１４は、相変化メモリのメモリセルの形状を示した平面図である。
図１５は、図１４におけるＡ−Ａ断面の断面図である。
【０１６７】
図１４、図１５を参照して、Ｐ型の基板８０６にはｎ型の不純物領域でワード線８０１が形成され、ワード線８０１の上部にｐ型不純物領域が形成される。基板８０６，ワード線８０１，不純物領域８０５によって、縦型のＰＮＰ型寄生バイポーラトランジスタが形成される。
【０１６８】
ｐ型不純物領域８０５の上部にはヒータ素子８０４が形成され、さらにその上部にはカルコゲナイド層８０３が形成される。カルコゲナイド層８０３のさらに上部にはビット線８０２が形成される。
【０１６９】
カルコゲナイドは、ゲルマニウム、セルニウムおよびテルニウムの合金である。カルコゲナイドは、僅かな分量でも抵抗器で加熱することによりアモルファス状態と結晶状態の間で変化させることが可能な物質である。カルコゲナイドの抵抗値は、アモルファス状態では高抵抗値となり、結晶状態では低抵抗値となる。
【０１７０】
図１６は、図１４に示したメモリセルアレイの等価回路図である。
図１６を参照して、メモリセル８１０は、カルコゲナイド層８１１と、ＰＮＰ型のバイポーラトランジスタ８１２とを含む。ワード線８０１によってメモリセルの選択を行ない、ビット線８０２から選択されたメモリセルのコレクタ線８０７に向けて電流を流す。この電流の流す電流値や時間によってカルコゲナイド層８１１に接触して設けられているヒータ電極の発熱量を制御してカルコゲナイド層８１１を結晶状態とアモルファス状態との間で変化させることができる。
【０１７１】
図１７は、相変化メモリに対して本発明を適用した場合の回路図である。
図１７を参照して、正規メモリセルブロック５１ｂには行列状に配列されるメモリセルＭＣが配置される。正規メモリセルブロック５１ｂからデータを読出す際に参照値を保持するリファレンスセルコラム６１ｂが正規メモリセルブロック５１ｂに隣接して設けられる。スペアメモリセルコラム７１ｂには２つのメモリセルで１ビットを記憶する。スペアメモリセルＳＭＣＡとスペアメモリセルＳＭＣＢには相補な値が保持される。これによりスペアメモリセルはリファレンスメモリセルを必要とせず、かつ信頼性が正規メモリセルよりも高められている。
【０１７２】
ワード線ＷＬ１〜ＷＬ４が正規メモリセルブロック５１ｂ、リファレンスセルコラム６１ｂおよびスペアメモリセルコラム７１ｂに共通に設けられる。ワード線ＷＬ１〜ＷＬ４はそれぞれワード線ドライバ８５１〜８５４で駆動される。ワード線ドライバ８５１〜８５４はワード線デコーダ８５０によってアドレス信号に応じて選択的に活性化される。ビット線ＢＬＡ，ＢＬＢ，ＳＢＬＡ，ＳＢＬＢはライトドライバ８６１によって書込時に駆動される。ライトドライバ８６１は、トランジスタ８７１〜８７８を含む。
【０１７３】
トランジスタ８７１〜８７８のゲートはライトドライバデコーダ８６０によって制御される。ライトドライバデコーダ８６０は、メモリセルのカルコゲナイド層の相変化をさせるためにビット線の電位や駆動時間を書込情報に応じて変化させる。
【０１７４】
読出時には、デコーダ８８０およびリードゲート８６２によって対応するビット線が選択され、ゲート回路８８６，８８７のいずれかがＩＯ線対の一方に接続される。
【０１７５】
デコードゲート８８１によって信号ＣＳＬＡが選択される場合には信号ＳＲＥＦＡが活性化され、ゲート回路８８８によってＩＯ線対の他方に参照メモリセルが接続される。
【０１７６】
逆にデコードゲート８８２によって信号ＣＳＬＢが活性化された場合には、ビット線ＢＬＢがＩＯ線対の一方にゲート回路８８７によって接続される。このときには信号ＳＲＥＦＢが活性化されゲート回路８８９が導通し、ビット線ＢＬＲがＩＯ線対の他方に接続される。
【０１７７】
ＩＯ線対に接続されるゲート回路８８６，８８７の接合容量を均等に配分するためにビット線とＩＯ線対の接続は交互に行なわれている。このためリファレンスのビット線ＢＬＲの接続も選択される正規のメモリセルの列に対応してＩＯ線対のいずれか一方に接続されるようになっている。
【０１７８】
スペアメモリセルコラムは、２つのメモリセルで１ビットを記憶する構成のため、同一ワード線で選択される２個のメモリセルに同時に逆データを書込む。図３で説明した場合と同様にスペアメモリセルコラムは３つ設けられている。このうち代表的に１つのメモリセルコラム７１ｂが示されている。３セットのスペアメモリセルコラムに対してセレクタ８４ｂで２セットを選択し、スペアコラム専用のＩＯ線対ＩＯＰ４，ＩＯＰ５に接続される。
【０１７９】
１メモリセル当り１ビットを記憶する正規メモリセルブロック５１ｂでは、アクセスするメモリセルとリファレンスセルコラム６１ｂのメモリセルとの比較でデータを読出す。ワード線が活性化されると、アクセスされたメモリセルが接続されるビット線はデコーダ８８０およびリードゲート８６２によって選択されＩＯ線対ＩＯＰ１と接続される。ＩＯ線対を介してプリチャージ電流がビット線と選択メモリセルに流れ、選択メモリセルの抵抗値によりセンスアンプの状態が変化する。これに対してリファレンスのメモリセル側はアクセスされたメモリセルと同一のワード線で同時に選択される。それぞれのビット線は増幅部１０４に接続されアクセスメモリセルとリファレンスのメモリセルの状態が比較される。
【０１８０】
これに対しスペアメモリセルコラムは２つのメモリセルで１ビット記憶しており、リファレンスメモリセルが不要である。このように冗長部を１ビットを２つのメモリセルで相補なデータを保持することにより記憶させることによってアクセスメモリセルとリファレンスメモリセルのばらつきに対してスペアメモリセルアレイをより安定的に動作させることができる。
【０１８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８２】
【発明の効果】
請求項１〜３に記載の不揮発性半導体記憶装置は、スペアメモリセルは２セルで１ビットを記憶させるので、アレイ周辺部分に配置されることが多いスペアメモリセル部分が、素子の仕上り寸法のばらつきに強くなり、スペアメモリセルに置換して救済するばあいの成功率が向上する。
【０１８３】
請求項４に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の奏する効果に加えて、読出す正規メモリセルが配置されるメモリブロックと同一のブロックにリファレンスロウが配置されるので、選択された正規メモリセルが接続されるビット線に隣接するビット線に接続されているリファレンスメモリセルを使用できる。これにより読出経路が正規メモリセルとリファレンスメモリセルとでほぼ均一となるので、データの読出誤りが発生しにくくなる。
【０１８４】
請求項５，６に記載の不揮発性半導体記憶装置は、スペアメモリセルを読出すためのＩＯ線を正規メモリセルを読出すＩＯ線とは独立に設けるため、スペアメモリセルと正規メモリセルの選択動作を並行して行なうことができる。これにより高速動作が可能となる。
【０１８５】
請求項７に記載の不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置の奏する効果に加えて、センスアンプに対する接続がシフトリダンダンシの手法を用いて行なわれる。これにより、選択された接続経路相互の経路長の差を小さくすることができ、スペアメモリセル置換によるアクセスタイムの増大を抑えることができる。
【０１８６】
請求項８に記載の不揮発性半導体記憶装置は、一度スペアメモリセルの置換によるチップの救済を行なった後に、追加で救済する必要が生じた場合にも、未使用のプログラムセットを使ってスペアメモリセルの置換を行なうことができる。
【０１８７】
請求項９に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の奏する効果に加えて、フラグビットが書き換わらないようにすることができ、使用済みのプログラムセットを誤って使用することが無くなる。
【０１８８】
請求項１０，１１に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の奏する効果に加えて、スペアメモリセルの数とプログラムセットの数を１対１にする必要がなく、任意にすることができるのでメモリアレイの構成の自由度が増す。
【０１８９】
請求項１２に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の奏する効果に加えて、書込時の消費電流を低減させることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置１の構成を示す概略ブロック図である。
【図２】図１に示した不揮発性半導体記憶装置１の読出系を説明するためのブロック図である。
【図３】図１に示した不揮発性半導体記憶装置１の書込系を説明するためのブロック図である。
【図４】図２、図３に示した構成をより具体的に示した回路図である。
【図５】ライトドライバ１３１において、スペア選択時に非活性化制御を行なう回路例を説明するための回路図である。
【図６】図１におけるプログラムアレイ３６の構成を示した回路図である。
【図７】通常のＭＴＪ素子の抵抗値の変化を示した図である。
【図８】固定後のＭＴＪ素子の抵抗値の変化を示した図である。
【図９】図１におけるＣＡＭアレイ３８の構成を示した回路図である。
【図１０】図９における一致検出部４３１の構成を示した回路図である。
【図１１】図１における選択増幅部４０の構成を示した回路図である。
【図１２】実施の形態２の不揮発性半導体記憶装置のデータ読出に関する構成を示した図である。
【図１３】図１２で説明したメモリアレイ１０ａおよびスペアメモリアレイ１２ａのより詳細な構成を説明するための回路図である。
【図１４】相変化メモリのメモリセルの形状を示した平面図である。
【図１５】図１４におけるＡ−Ａ断面の断面図である。
【図１６】図１４に示したメモリセルアレイの等価回路図である。
【図１７】相変化メモリに対して本発明を適用した場合の回路図である。
【図１８】トンネル接合部を有するメモリセルの構成を示す概略図である。
【図１９】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２０】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【図２１】ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【符号の説明】
１ 不揮発性半導体記憶装置、５ コントロール回路、１０，１０ａ メモリアレイ、１２，１２ａ スペアメモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ 書込制御回路、３２ 冗長選択部、３４ パッド、３６ プログラムアレイ、３８ ＣＡＭアレイ、４０ 選択増幅部、４５ｎ ラッチ、５１〜５３，５１ａ〜５３ａ，５１ｂ 正規メモリセルブロック、６１〜６３，６１ｂ リファレンスセルコラム、７１〜７３，７１ａ〜７３ａ，７１ｂ スペアメモリセルコラム、８１〜８４，８１ａ〜８４ａ，８４ｂ，４０５，６５１ セレクタ、９１〜９６ 接続部、１００ 選択部、１０１〜１０３，３９５，３９６ センスアンプ、１０４ 増幅部、１１１〜１１３，ＰＯ 端子、１２１〜１２３，１３１〜１３３，１４１，３０３，３０５，６３０，６３１，６４１，６４２，８６１ ライトドライバ、１５０ 分配回路、１５５，３０１ ディジット線ドライバ、１９５ 制御ユニット、１９６，１９７，４７０ ＡＮＤ回路、２１１〜２１５，３９１〜３９４，５０１〜５０３ 接続ゲート、２２１，２２２ デコード回路、３０２，３０６ 制御回路、３３０，ＳＬ ソース線、３３１，ＷＤＬ，ＷＤＬ１，ＷＤＬ２ ディジット線、３４１，８０１，ＷＬ，ＷＬ１〜ＷＬ４，ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ２Ａ，ＷＬ２Ｂ ワード線、３５１，３５２，８０２，ＢＬ，ＢＬＡ，ＢＬＢ，ＳＢＬＡ，ＳＢＬＢ，ＢＬＡａ，ＢＬＲ，ＲＢＬ，ＳＢＬ ビット線、３６１〜３６４，６１１〜６１６，８１０，ＭＣ，ＭＣＲ メモリセル、６０１〜６０３ リファレンスロウ、６１７〜６２４，ＳＭＣＡ，ＳＭＣＢ スペアメモリセル、４０１ フラグ記憶部、４０２ アドレス記憶部、４０３，４３１ 一致検出部、４０４ 記憶部、４０６ 出力回路、４１１〜４１５ ラッチ回路、４２１〜４２５ プログラムセット、４４１ 記憶ユニット、４５２〜４５ｎ ラッチ、４６１〜４６ｎ 一致検出回路、４８１〜４８３，４９１〜４９３ 切換回路、５００，８８０ デコーダ、６５５，６５６ディジット線ドライバ、８０３，８１１ カルコゲナイド層、８０４ ヒータ素子、８０５ ｐ型不純物領域、８０６ ｐ基板、８０７ コレクタ線、８１２バイポーラトランジスタ、８５０ ワード線デコーダ、８５１ ワード線ドライバ、８６０ ライトドライバデコーダ、８６２ リードゲート、８８１，８８２ デコードゲート、７７１，７７２，８８６〜８８９ ゲート回路、ＡＴＲ アクセストランジスタ、ＩＯ１Ａ〜ＩＯ５Ａ，ＩＯ１Ｂ〜ＩＯ５Ｂ，ＲＩＯ１Ａ〜ＲＩＯ３Ａ，ＲＩＯ１Ｂ〜ＲＩＯ３Ｂ ＩＯ線、ＩＯＰ１〜ＩＯＰ５ ＩＯ線対、ＷＢＬ ライトビット線。
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、より特定的には、不良メモリセルを置換するためのスペアメモリセルを備える不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
データ記憶を実行するための半導体記憶装置においては、メモリセルでのデータ記憶形式は種々の形態がとられる。たとえば、アクセス時における各メモリセルの通過電流が記憶データに応じて変化するように構成される半導体記憶装置が提供されている。このような半導体記憶装置では、アクセス時には、アクセス対象である選択メモリセルの通過電流と予め設定された基準電流との比較に応じて、選択メモリセルの記憶データが読出される。このようなメモリセルを有する半導体記憶装置の一つとして、低消費電力で不揮発的なデータ記憶が実行可能なＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスが注目されている。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、非特許文献１、非特許文献２等の技術文献に開示されている。
【０００４】
図１８は、トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１８を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ライトビット線ＷＢＬおよびリードビット線ＲＢＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのライトビット線ＷＢＬおよびライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出電流の供給を受けるリードビット線ＲＢＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤに設定されたライトビット線ＷＢＬと、リードビット線ＲＢＬとの間に電気的に結合される。
【０００７】
図１９は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図１９を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１１】
図２０は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１２】
図２０を参照して、横軸は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１６】
図２０に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトディジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１７】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
図２１は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図２１を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。また、ライトビット線ＷＢＬは、接地電圧ＧＮＤに設定される。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤでプルダウンされた状態でリードビット線ＲＢＬと電気的に結合される。
【００１９】
この状態で、リードビット線ＲＢＬを所定電圧でプルアップすれば、リードビット線ＲＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗値ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【非特許文献１】
Ｒｏｙ Ｓｃｈｅｕｅｒｌｅｉｎ、他６名，“Ａ １０ｎｓ Ｒｅａｄ ａｎｄ Ｗｒｉｔｅ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｕｓｉｎｇ ａ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ ａｎｄ ＦＥＴ Ｓｗｉｔｃｈ ｉｎ ｅａｃｈ Ｃｅｌｌ”， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， Ｆｅｂ． ２０００， ＴＡ７．２，ｐ．９４−９５，１２８−１２９，４０９
【００２２】
【非特許文献２】
Ｍ． Ｄｕｒｌａｍ、他５名，“Ｎｏｎｖｏｌａｔｉｌｅ ＲＡＭ ｂａｓｅｄ ｏｎ Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ ＪｕｎｃｔｉｏｎＥｌｅｍｅｎｔｓ”， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， Ｆｅｂ． ２０００， ＴＡ７．３， ｐ．９６−９７
【００２３】
【発明が解決しようとする課題】
図１８に示すような、１トランジスタ１ＭＴＪ素子型のＭＲＡＭは、メモリセルの素子の仕上がりにより誤動作を起こす場合がある。正規メモリセルに誤動作を起こすような不良が生じた場合に備えて冗長なスペアメモリセルを設けておく場合が多い。不良メモリセルが確認されると、これをスペアメモリセルに置換することによって一旦不良判定されたチップを救済することができる。
【００２４】
しかしながら、スペアメモリセルは、メモリセルアレイの周辺部分に設けられる場合が多く、このような場所はメモリセルアレイの中央部分に比べて素子の仕上がり寸法にばらつきが生じやすい。スペアメモリセルも故障していると、正規メモリセルに生じた不良メモリセルをせっかくスペアメモリセルに置換してもチップを救済することができない。
【００２５】
この発明の目的は、スペアメモリセルの信頼性を向上させ、かつ、高速動作が可能な不揮発性半導体記憶装置を提供することである。
【００２６】
【課題を解決するための手段】
請求項１に記載の不揮発性半導体記憶装置は、各々が１ビットのデータを不揮発的に記憶する複数の正規メモリセルと、複数の正規メモリセルのうちに不良メモリセルが存在する場合に、不良メモリセルに代えて用いられ、２セルあたり１ビットを不揮発的に記憶する複数のスペアメモリセルと、外部からのアクセスに応じて複数の正規メモリセルのうちからアドレス信号に対応する第１のメモリセル群の選択を行ない、かつ、第１のメモリセル群の選択と並行して複数のスペアメモリセルから第２のメモリセル群の選択を行なう制御回路と、第１、第２のメモリセル群のうちから、アドレス信号に応じて読出メモリセル群を選択して読出メモリセル群が保持するデータを増幅して出力する選択増幅部とを備える。
【００２７】
請求項２に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の構成に加えて、第１、第２のメモリセル群のデータを読出すためのデータ線群をさらに備え、選択増幅部は、読出メモリセル群に含まれるメモリセルの数と同数の複数のセンスアンプ回路と、アドレス信号に応じて読出されるべきデータを伝達するデータ線群のうちの一部を選択的に複数のセンスアンプ回路に接続する選択部とを含む。
【００２８】
請求項３に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の構成に加えて、複数の正規メモリセルは、行列状に配列され、複数の正規メモリセルの行に沿って設けられる複数のワード線と、複数の正規メモリセルの列に沿って設けられる複数のビット線と、複数の正規メモリセルが配置される領域に隣接して設けられ、複数の正規メモリセルの列方向に沿って列をなして配列され、正規メモリセルを読出す際に読出し値を判別するための参照値を保持する複数の参照メモリセルと、いずれか一方が複数の正規メモリセルのいずれかに接続され、他方が複数の参照メモリセルのいずれかに接続される、第１、第２のデータ線と、複数のスペアメモリセルのうち対をなして所定の１ビットを記憶する第１、第２のスペアメモリセルにそれぞれ接続される第３、第４のデータ線とをさらに備える。
【００２９】
請求項４に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の構成に加えて、複数の正規メモリセルは、行列状に配列され、複数の正規メモリセルの行の各々に対応して１本ずつ設けられ、書込時に行選択を行う複数のディジット線と、複数の正規メモリセルの行の各々に対応して２本ずつ設けられ、読出時に行選択を行う複数のワード線とを備え、各行における複数の正規メモリセルは、対応する２本のワード線に交互に接続され、不揮発性半導体記憶装置は、複数の正規メモリセルが配置される領域に隣接して設けられ、複数の正規メモリセルの行方向に沿って行をなして配列され、正規メモリセルを読出す際に読出し値を判別するための参照値を保持する複数の参照メモリセルとをさらに備える。
【００３０】
請求項５に記載の不揮発性半導体記憶装置は、複数の正規メモリセルと、複数の正規メモリセルのうちに不良メモリセルが存在する場合に、不良メモリセルに代えて用いられる複数のスペアメモリセルと、外部からのアクセスに応じて複数の正規メモリセルのうちから第１のデータ群を読出すための第１のデータ線群と、複数のスペアメモリセルのうちから第１のデータの読出と並行して第２のデータ群を読出すための第２のデータ線群と、第１、第２のデータ群のうちから、アドレス信号に応じて読出データ群を選択的に増幅して出力する選択増幅部とを備える。
【００３１】
請求項６に記載の不揮発性半導体記憶装置は、請求項５に記載の不揮発性半導体記憶装置の構成に加えて、選択増幅部は、読出データ群に含まれるデータの数と同数の複数のセンスアンプ回路と、アドレス信号に応じて読出されるべきデータを伝達する第１、第２のデータ線群のうちの一部を選択的に複数のセンスアンプ回路に接続する選択部とを含む。
【００３２】
請求項７に記載の不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置の構成に加えて、アドレス信号を受けて、不良メモリセルに対応するアドレスか否かを検出する冗長制御部をさらに備え、第１、第２のデータ線群に含まれる複数のデータ線は、所定の順に並んで配列され、選択部は、冗長制御部の出力に応じて、第１、第２のデータ線群のうちから選択したデータ線を所定の順が入れ替わらないようにシフトして複数のセンスアンプに接続する。
【００３３】
請求項８に記載の不揮発性半導体記憶装置は、複数の正規メモリセルと、複数の正規メモリセルのうちに不良メモリセルが存在する場合に、不良メモリセルに代えて用いられる複数のスペアメモリセルと、不良メモリセルのアドレスを不揮発的に記憶するプログラムアレイとを備え、プログラムアレイは、複数のプログラムセットを含み、複数のプログラムセットの各々は、正規メモリセルと同じ構造を有する不揮発性メモリセルで構成され、不良メモリセルのアドレスが対応するプログラムセットに対して記憶済か否かを示すフラグビットを記憶する第１のプログラムユニットと、不良メモリセルのアドレスを記憶する第２のプログラムユニットとを有し、不揮発性半導体記憶装置は、複数のプログラムセットにそれぞれ対応する複数のフラグビットのうちの一部をプログラムセットアドレスに応じて選択する選択回路と、選択回路の出力を外部に読出す端子とをさらに備える。
【００３４】
請求項９に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の構成に加えて、プログラムアレイは、フラグビットが記憶済を示すデータと同じデータが読出されるように、第１のプログラムユニットに含まれる不揮発性メモリセルを不可逆的に破壊するために、外部から与えられる高電圧を第１のプログラムユニットに選択的に与える電圧切換え回路を、さらに含む。
【００３５】
請求項１０に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の構成において、複数のスペアメモリセルは、複数の置換単位に分割配置され、複数のプログラムセットの数は、複数の置換単位の数よりも小さい。
【００３６】
請求項１１に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の構成に加えて、複数のスペアメモリセルは、複数の置換単位に分割配置され、プログラムセットの各々は、複数の置換単位のうちの１つを指定する情報を記憶する第３のプログラムユニットをさらに有する。
【００３７】
請求項１２に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の構成に加えて、プログラムセットの各々は、記憶された不良メモリセルに対応するアドレスと、入力アドレスとの一致を検出する一致検出部をさらに有し、一致検出部の出力に応じて、正規メモリセルに対する書込信号の非活性化を行なう書込ドライバをさらに備える。
【００３８】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３９】
［実施の形態１］
図１は、本発明の不揮発性半導体記憶装置１の構成を示す概略ブロック図である。
【００４０】
図１を参照して、不揮発性半導体記憶装置１は、外部から制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＡＴの出力を実行する。
【００４１】
不揮発性半導体記憶装置１は、制御信号ＣＭＤに応じて不揮発性半導体記憶装置１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００４２】
メモリアレイ１０には、ＭＴＪメモリセルの行の各々に対応して、ワード線ＷＬおよびライトディジット線ＷＤＬが配置されている。また、ＭＴＪメモリセルＭＣの列の各々に対応してビット線ＢＬおよびソース線ＳＬが配置される。図１においては、１つのＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよびソース線ＳＬの配置が代表的に示されている。
【００４３】
不揮発性半導体記憶装置１は、さらに、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０とを備える。
【００４４】
読出／書込制御回路３０は、データ書込時においてビット線ＢＬにデータ書込電流を流すための回路、およびデータ読出時においてビット線ＢＬにデータ読出電流を流すための回路を総称したものである。
【００４５】
不揮発性半導体記憶装置１は、さらに、メモリアレイ１０に隣接して設けられるスペアメモリアレイ１２と、冗長選択部３２とを含む。スペアメモリアレイ１２は、ワード線ＷＬおよびライトディジット線ＷＤＬをメモリアレイ１０と共有している。冗長選択部３２は、スペアメモリアレイに含まれる複数のスペアビット線ＳＢＬのうちの一部を選択する。
【００４６】
不揮発性半導体記憶装置１は、さらに、外部から所定の高電位ＳＶｃｃを印加するためのパッド３４と、置換アドレスを不揮発的に記憶するプログラムアレイ３６と、プログラムアレイ３６から置換アドレス情報が転送されるＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）アレイ３８と、選択増幅部４０とを含む。
【００４７】
プログラムアレイ３６に不揮発的に保持されている置換アドレス情報は、電源投入時にＣＡＭアレイ３８に転送される。ＣＡＭアレイ３８は、転送された遅延アドレス情報と入力アドレス信号ＡＤＤとを高速に比較して制御信号ＲＣＯＮを出力する。冗長選択部３２は、複数あるスペアビット線ＳＢＬのうちから制御信号ＲＣＯＮに応じてその一部を選択する。選択増幅部４０は、読出／書込制御回路３０および冗長選択部３２から伝達される読出データのうちから制御信号ＲＣＯＮに応じた選択を行ない読出データＤＡＴを出力する。
【００４８】
コントロール回路５、行デコーダ２０、列デコーダ２５、読出／書込制御回路３０、ＣＡＭアレイ３８および冗長選択部３２は、全体として不揮発性半導体記憶装置１の選択制御回路をなす。この選択制御回路は、外部からのアクセスに応じて複数の正規メモリセルのうちからアドレス信号に対応する第１のメモリセル群の選択を行ない、かつ、第１のメモリセル群の選択と並行して複数のスペアメモリセルから第２のメモリセル群の選択を行なう。正規メモリセルの選択に並行してスペアメモリセルの選択を行なうことにより、読出動作の高速化が図られている。
【００４９】
図２は、図１に示した不揮発性半導体記憶装置１の読出系を説明するためのブロック図である。
【００５０】
図２を参照して、メモリアレイ１０は、正規メモリセルブロック５１〜５３と、リファレンスセルコラム６１〜６３とを含む。正規メモリセルブロック５１〜５３から読出されるデータは、リファレンスセルコラム６１〜６３に保持されているハイレベルとローレベルの中間に相当する参照値とそれぞれ比較されることによって記憶データが判断される。
【００５１】
スペアメモリアレイ１２は、スペアメモリセルコラム７１〜７３を含む。スペアメモリセルコラムに含まれるメモリセルは、２メモリセル当り１ビットを記憶する。１メモリセルで１ビットを記憶する正規メモリセルよりも、スペアメモリセル部分の信頼性の向上が図られている。
【００５２】
正規メモリセルブロック５１〜５３にそれぞれ対応してセレクタ８１〜８３が設けられる。また、正規メモリセルブロック５１〜５３にそれぞれ対応してＩＯ線対ＩＯＰ１〜ＩＯＰ３が設けられる。
【００５３】
セレクタ８１の出力は接続部９１によってＩＯ線対ＩＯＰ１のいずれか一方のＩＯ線に接続され、リファレンスセルコラム６１からの出力は接続部９２によってＩＯ線対ＩＯＰ１のいずれか他方のＩＯ線に接続される。
【００５４】
セレクタ８２の出力は接続部９３によってＩＯ線対ＩＯＰ２のいずれか一方のＩＯ線に接続され、リファレンスセルコラム６２からの出力は接続部９４によってＩＯ線対ＩＯＰ１のいずれか他方のＩＯ線に接続される。
【００５５】
セレクタ８３の出力は接続部９５によってＩＯ線対ＩＯＰ３のいずれか一方のＩＯ線に接続され、リファレンスセルコラム６３からの出力は接続部９６によってＩＯ線対ＩＯＰ１のいずれか他方のＩＯ線に接続される。
【００５６】
なお、図２では、３つのＩＯ線対および３つの正規メモリセルブロックが設けられている場合が示されているが、正規メモリセルブロックの数と対応するＩＯ線対の数が同じであればこれらの数は３つよりも多くても少なくてもよい。正規メモリセルブロック中のアクセスされたメモリセルがＩＯ線対の一方のＩＯ線に接続され、これとともに対応するリファレンスセルコラム中のメモリセルがＩＯ線対の他方のＩＯ線に接続される。
【００５７】
スペアメモリセルコラム７１〜７３の一部がセレクタ８４によって選択される。セレクタ８４は、図１のＣＡＭアレイ３８から出力される制御信号ＲＣＯＮに応じて３つのスペアメモリセルコラムのうちの２つを選択してスペアメモリセルのデータ伝達のために専用に設けられる２組のＩＯ線対ＩＯＰ４，ＩＯＰ５に接続する。
【００５８】
スペアメモリセルコラムは、１ビットを２つのメモリセルで記憶する。各スペアメモリセルコラムごとにスペアビット線ＳＢＬが２本設けられる。３つのスペアメモリセルコラムからまず２つのスペアメモリセルコラムがセレクタ８４で選択されてスペア専用のＩＯ線対ＩＯＰ４，ＩＯＰ５に伝達される。セレクタ８４での選択は、冗長検出を行なうＣＡＭアレイ３８から出力される制御信号ＲＣＯＮによって行なわれる。入力アドレスに応じて使用されるべきスペアビット線が、セレクタ８４によってスペア専用のＩＯ線対に接続される。
【００５９】
なお、スペアメモリセルコラムの数とスペア専用のＩＯ線対の数とを等しくすれば、セレクタ８４は設けなくてもよい。この場合、スペアメモリアレイ１２からのデータは、すべて選択部１００までは出力されることになる。このようにすればビット線出力部のセレクタ部に冗長判定の結果を適用する必要がなく動作の高速化が望める場合もある。
【００６０】
ただし、実施の形態１では、セレクタ８４を設けてＩＯ線対に接続する際に３つのスペアメモリセルコラムのうちから２つのメモリセルコラムを選択する。この理由は、ＩＯ線対の数が多くなると、ＩＯ線対を設けることによる面積増大が問題となるからである。
【００６１】
図２におけるセレクタ８１〜８３および接続部９１〜９６は、図１の読出／書込制御回路３０の一部に相当する。また、セレクタ８４は、図１の冗長選択部３２の一部に該当する。このようにして合計５対のＩＯ線対にいずれかのメモリセルが接続される。
【００６２】
５対のＩＯ線対ＩＯＰ１〜ＩＯＰ５は、選択増幅部４０に接続されている。選択増幅部４０は、制御信号ＲＣＯＮに応じて５つのＩＯ線対ＩＯＰ１〜ＩＯＰ５から３つを選択する選択部１００と、選択部１００によって選択されたＩＯ線対に接続されるメモリセルのデータを読出するためのセンスアンプ１０１〜１０３とを含む。センスアンプの数は、端子１１１〜１１３に出力される必要なデータ数に等しい３個だけ設けられている。
【００６３】
冗長検出を行なう図１のＣＡＭアレイで検出された不良のメモリセルが接続されるＩＯ線対、および、必要のないスペアビット線に接続されるＩＯ線対は、センスアンプ１０１〜１０３には接続されない。センスアンプ１０１〜１０３は、入力アドレスに対応してデータが記憶されているメモリセルに対応するＩＯ線対を介して接続される。
【００６４】
センスアンプ１０１〜１０３は、接続されるメモリセルが正規メモリセルである場合は、対応するリファレンスセルコラムに存在する参照用のメモリセルにも接続され、これら２つのメモリセルに流れ込む電流値を比較する。
【００６５】
センスアンプ１０１〜１０３は、接続されるメモリセルがスペアメモリセルである場合は、相補な２つのメモリセルに流れ込む電流値を比較する。
【００６６】
このように、スペアメモリセルコラムは２つのメモリセルで１ビットを記憶し、スペアメモリセルのデータを読出すための専用のＩＯ線対を設け、接続されたＩＯ線対の電流検知を行なうセンスアンプをどのＩＯ線対に接続するかによって選択を行なう。
【００６７】
このような構成とすることにより、スペアメモリセル部分の信頼性の向上が図られる。また、正規メモリセルとスペアメモリセルのデータの同時読出で高速化を図ることができる。さらにこの同時読出はメモリセルアレイの外部に設けられているＩＯ線対の部分まで同時に行なうことにより高速化が図られる。
【００６８】
図３は、図１に示した不揮発性半導体記憶装置１の書込系を説明するためのブロック図である。
【００６９】
図３を参照して、ＭＲＡＭの場合には、ライト時とリード時とでスペアメモリセルコラムへのアクセスする経路が異なる。入力データ（図３ではデータ数は３である）は、通常は、対応するブロックのライトドライバ１２１〜１２３，１３１〜１３３に伝達され、所望のビット線ＢＬに電流を流すように対応するライトドライバが制御される。
【００７０】
アドレスで指定されたデータを書込む正規メモリセルがスペアメモリセルコラムで救済すべき不良コラムである場合には、正規メモリセルに代えてスペアメモリセルにデータ書込が行なわれる。
【００７１】
書込データＤＩＮは、冗長検出結果を示す制御信号ＲＣＯＮに基づいて分配回路１５０によってスペアメモリアレイ１２に分配される。このとき、正規メモリセル領域は、アドレスに対応する正規メモリセルが不良である場合には、この不良メモリセルに対応するライトドライバは非活性化される。スペア部分のライトドライバ１４１〜１４３のうち、書込まれるスペアメモリセルに対応するライトドライバが活性化される。活性化されたライトドライバはデータに従った書込動作を行なう。
【００７２】
なお、通常領域のライトドライバは、対応メモリセルが不良メモリセルである場合にも、データ書込動作を行なってもかまわない。しかし、この実施の形態では、書込電流が増加することを避けるため、後に図５で例を説明するような構成で不良メモリセルに対応するライトドライバを非活性化させている。
【００７３】
入力された書込データＤＩＮは、冗長検出結果を示す制御信号ＲＣＯＮに応じてメモリアレイ１０またはスペアメモリアレイ１２に分配される。書込むアドレスが不良メモリセルに対応しなければ通常のメモリアレイに対してデータが分配される。書込むアドレスが不良メモリセルに対応する場合には、分配回路１５０は、通常メモリアレイの対応正規メモリセルブロックに分配を行なう代わりにスペアメモリセルコラム７１〜７３のいずれかにデータを分配する。そして、対応するライトドライバ１４１〜１４３のいずれかが活性化される。
【００７４】
図４は、図２、図３に示した構成をより具体的に示した回路図である。
図４を参照して、正規メモリセルブロック５１，リファレンスセルコラム６１およびスペアメモリセルコラム７１とその関連回路が代表的に示されている。
【００７５】
まず、正規メモリセルについての説明をする。正規メモリセルブロック５１は、行列状に配置されるメモリセルＭＣを含む。メモリセルＭＣは１メモリセルで１ビットを記憶している。ビット線ＢＬＡ，ＢＬＢには、書込用のライトドライバ１２１，１３１と、読出用の接続部９１とが接続される。ライトドライバ１２１，１３１は、ビット線ＢＬＡ，ＢＬＢの両端に配置される。
【００７６】
メモリセルＭＣに“０”を書込む場合と“１”を書込む場合とではビット線に流す電流の向きは逆向きとなる。具体的には、メモリセルＭＣに“１”を書込むときにはライトドライバ１２１の中のトランジスタ１８１が導通状態とされ、ライトドライバ１３１の中のトランジスタ１９２が導通状態とされる。これによりビット線ＢＬＡは、ライトドライバ１２１からライトドライバ１３１に向かう向きに電流が流れる。
【００７７】
一方、メモリセルＭＣに“０”を書込む場合には、ライトドライバ１３１のトランジスタ１９１およびライトドライバ１２１のトランジスタ１８２が導通し、ライトドライバ１３１からライトドライバ１２１に向けてビット線ＢＬＡを電流が流れる。
【００７８】
同様にビット線ＢＬＢについても、トランジスタ１８３，１８４，１９３，１９４の制御が書込データに基づいて行なわれる。なお、Ｗ１は“１”を書込む際に活性化される信号を示し、Ｗ０は“０”を書込む場合に活性化される信号を示す。このようにトランジスタの活性化制御は、ライトドライバ１２１と１３１とで逆になる。
【００７９】
待機時には、書込ドライバ１２１，１３１の両方ともにおいて、ビット線を接地電位に固定するトランジスタを活性化するか、トランジスタ１８１〜１８４，１９１〜１９４のすべてを非導通状態とさせビット線をフローティング状態にするかいずれでもよい。
【００８０】
図５は、ライトドライバ１３１において、スペア選択時に非活性化制御を行なう回路例を説明するための回路図である。
【００８１】
図５を参照して、制御ユニット１９５は、制御信号／ＨＩＴと信号ＳＷ０とを受けるＡＮＤ回路１９６と、制御信号／ＨＩＴと信号ＳＷ１とを受けるＡＮＤ回路１９７とを含む。ＡＮＤ回路１９６の出力はトランジスタ１９１のゲートに与えられる。ＡＮＤ回路１９７の出力はトランジスタ１９２のゲートに与えられる。図１のＣＡＭアレイ３８において入力アドレスが不良メモリセルのアドレスと一致した場合には、正規メモリセルの書込ドライバが消費電力低減のため非活性化される。制御信号／ＨＩＴがＬレベルに非活性化されることにより、ＡＮＤ回路１９６，１９７の出力はＬレベルとなり、トランジスタ１９１，１９２は共に非導通状態となる。したがってビット線ＢＬＡはフローティング状態となる。
【００８２】
再び図４を参照して、書込時にはトランジスタ１７１〜１７４が導通状態となり、トランジスタ１６１〜１６４は非導通状態となる。そして書込アドレスに応じてディジット線ドライバ１５５がディジット線ＷＤＬ１〜ＷＤＬ４のうちのいずれか１つを活性化する。このとき接続ゲート２１５によってスペアビット線ＳＢＬＡとスペアビット線ＳＢＬＢとは接続される。
【００８３】
読出時においては、トランジスタ１６１〜１６４が接続状態となり、トランジスタ１７１〜１７４は非接続状態となる。読出アドレスに応じてディジット線ドライバ１５５がワード線ＷＬ１〜ＷＬ４のうちのいずれかを活性化する。
【００８４】
接続部９１は、ビット線ＢＬＡとＩＯ線ＩＯ１Ａとの間に設けられゲートに選択信号ＣＳＬＡを受ける接続ゲート２１１と、ビット線ＢＬＢとＩＯ線ＩＯ１Ｂとの間に設けられゲートに選択信号ＣＳＬＢが与えられる接続ゲート２１２とを含む。選択信号ＣＳＬＡは、コラムアドレスＣＡをデコードする列デコーダ２５に含まれるデコード回路２２１から出力される。選択信号ＣＳＬＢは、列デコーダ２５のデコード回路２２２から出力される。
【００８５】
リファレンスセルコラム６１は、正規メモリセルＭＣのデータを判定するための参照値を記憶する参照メモリセルＭＣＲを含む。この参照メモリセルへの書込、読出も正規メモリセルＭＣと同様に行なわれる。ただし、データ読出時には、ＩＯ線への接続が工夫される。参照メモリセルの列に対応するビット線ＢＬＲは、接続部９２によってＩＯ線ＩＯ１Ａ，ＩＯ１Ｂのいずれにも接続可能となっている。
【００８６】
接続部９２は、ビット線ＢＬＲとＩＯ線ＩＯ１Ｂとの間に接続されゲートに制御信号ＳＲＥＦＡを受ける接続ゲート２１３と、ビット線ＢＬＲとＩＯ線ＩＯ１Ａとの間に接続されゲートに選択信号ＳＲＥＦＢを受ける接続ゲート２１４とを含む。
【００８７】
選択信号ＳＲＥＦＡは、選択信号ＣＳＬＡが活性化される場合に活性化される。これによりビット線ＢＬＡがＩＯ線ＩＯ１Ａに接続される場合には参照用のビット線ＢＬＲはＩＯ線ＩＯ１Ｂに接続される。これにより増幅部１０４においてメモリセルＭＣとメモリセルＭＣＲとの間に流れる電流値の差が検出される。
【００８８】
一方、選択信号ＳＲＥＦＢは、選択信号ＣＳＬＢが活性化される場合に活性化される。これにより、ビット線ＢＬＢがＩＯ線ＩＯ１Ｂに接続されビット線ＢＬＲはＩＯ線ＩＯ１Ａに接続される。隣接するビット線ＢＬＡ，ＢＬＢの接続をそれぞれ異なるＩＯ線に接続するのは、接続ゲート２１１，２１２の接合容量をＩＯ線それぞれに均等に配分するためである。これに従って、参照するビット線ＢＬＲの接続もいずれかのＩＯ線に選択的に接続される必要がある。
【００８９】
次に、スペアメモリセルについての説明をする。スペアメモリセルコラムは、２つのメモリセルで１ビットを記憶する。
【００９０】
たとえば、ディジット線ＷＤＬ１で選択される２つのメモリセルＳＭＣＡ，ＳＭＣＢに、同時に相補なデータの書込を行なう。このため、ビット線を駆動するライトドライバ１４１は、メモリアレイの片側にしか配置されない。そしてビット線ＳＢＬＡとビット線ＳＢＬＢとは、接続ゲート２１５によって書込時に接続される。
【００９１】
ライトドライバ１４１において、“０”を書込む場合には、トランジスタ２０１，２０４が導通状態とされ、ビット線ＳＢＬＡからＳＢＬＢに電流が流れる。逆に、データ“１”を書込む場合には、トランジスタ２０２，２０３が導通状態とされ、ビット線ＳＢＬＢからビット線ＳＢＬＡに向けて電流が流れる。ビット線ＳＢＬＡとビット線ＳＢＬＢとは接続ゲート２１５で片側が接続されるので、書込時においてビット線ＳＢＬＡに流れる電流の向きとビット線ＳＢＬＢに流れる電流の向きは常に逆向きとなる。これにより、ディジット線で選択される２つのスペアメモリセルに対して相補なデータが書き込まれる。
【００９２】
スペアメモリセルコラム７１以外にも、図示しないスペアメモリセルコラム７２，７３が配置されている。この３セットのスペアメモリセルコラムに対して、セレクタ８４でそのうち２セットを選択してスペアメモリセル読出専用のＩＯ線対ＩＯＰ４，ＩＯＰ５に接続がされる。
【００９３】
読出時には、スペアメモリセルコラムでは、接続ゲート２１５が非接続状態となり、スペアメモリセルＳＭＣＡ，ＳＭＣＢには別々の電流が流れる。
【００９４】
図４に示したように、ＭＲＡＭのメモリセルアレイにおいて、正規メモリセルは参照値を保持する参照メモリセルと比較することにより、１セルあたり１ビットを記憶させる。スペアメモリセルは２セルで１ビットを記憶させる。相補な値をスペアメモリセル２セルに書込み、これらのセルをセンスアンプに接続することにより記憶した１ビットを読出す。アレイ周辺部分に配置されることが多いスペアメモリセル部分が、素子の仕上り寸法のばらつきに強くなり、スペアメモリセルに置換して救済するばあいの成功率が向上する。
【００９５】
図６は、図１におけるプログラムアレイ３６の構成を示した回路図である。
図６を参照して、プログラムアレイ３６は、ディジット線ドライバ３０１と、ライトドライバ３０３，３０５と、ライトドライバ３０３，３０５をそれぞれ制御するための制御回路３０２，３０６とを含む。
【００９６】
プログラムアレイ３６は、ビット線３５１〜３５４と、ソース線３３０と、ライトディジット線３３１〜３３５と、ワード線３４１〜３４５とを含む。
【００９７】
プログラムアレイ３６は、さらに、ディジット線３３１およびワード線３４１に対応して設けられるＭＲＡＭメモリセル３６１〜３６４を含む。他のワード線およびディジット線に対応して同様にメモリセルが配置され、メモリセルアレイ３０７が構成されている。
【００９８】
データ書込時には、トランジスタ３２１〜３２５が導通状態となり、ディジット線ドライバ３０１は、ディジット線３３１〜３３５を選択的に活性化する。一方、読出時においては、トランジスタ３１１〜３１５が導通状態となりトランジスタ３２１〜３２５は非導通状態となる。ディジット線ドライバは、読出時においては、ワード線３４１〜３４５を選択的に活性化する。
【００９９】
ビット線３５１，３５２に接続されているメモリセルの列はプログラムセットが使用済みか否かを示すフラグを記憶する領域である。他の領域にはプログラムアドレスが記憶される。
【０１００】
プログラムアレイにおいても高信頼性を確保するため２つのメモリセルで１ビットを記憶する。データの書込は、たとえばメモリセル３６１と３６２に相補なデータ書込を行なうことにより実現される。このとき制御回路３０２，３０６は、書込むデータに応じて電流の向きを制御する。Ｗ１はデータ“１”を書込む際に活性化されるゲートを示し、Ｗ０はデータ“０”を書込む場合に活性化されるゲートを示す。
【０１０１】
プログラムアレイ３６は、さらに、センスアンプ３９５、３９６と、センスアンプとビット線とを接続するための接続ゲート３９１〜３９４とを含む。メモリセル３６１，３６２のデータを読出す際には、ビット線３５１，３５２がそれぞれ接続ゲート３９１，３９２によってセンスアンプ３９５に接続される。そしてディジット線ドライバ３０１によってワード線３４１が活性化されると、メモリセル３６１を通過してソース線３３０に流れ込む電流とメモリセル３６２を通過してソース線３３０に流れ込む電流との差がセンスアンプ３９５によって検出される。検出された結果は、信号Ｐ１として図１のＣＡＭアレイ３８に転送される。同様に、メモリセル３６３，３６４に記憶されているデータもそれぞれ接続ゲート３９３，３９４が導通状態となりセンスアンプ３９６によって電流の差が検出されて信号Ｐｎが出力されＣＡＭアレイ３８に転送される。この転送は、たとえばチップに電源を投入した際に行なわれ、以降ＣＡＭアレイでは入力アドレスとプログラムアドレスとの一致検出が高速に可能となる。
【０１０２】
ここで、１度プログラムアレイ３６にプログラムされたデータは制御信号ＢＲを活性化することによって書替え不可能に固定化することが可能である。選択ワード線に対してビット線に高電圧を印加して、メモリセル３６１，３６２のうちの低抵抗のＭＴＪ素子を破壊することによりデータの固定が行なわれる。プログラムアドレスを記憶するメモリセル３６３，３６４によっても同様に低抵抗側のＭＴＪ素子を破壊してデータを固定することができる。外部から図１のパッド３４を介して高電圧ＳＶＣＣが与えられ制御信号ＢＲが活性化されると、ライトドライバ３０５の電源として高電圧ＳＶＣＣが供給される。たとえばメモリセル３６１に含まれるＭＴＪ素子を破壊するためには、ライトドライバ３０３は非活性化されライトドライバ３０５によってビット線３５１に高電圧ＳＶＣＣが印加される。
【０１０３】
図７は、通常のＭＴＪ素子の抵抗値の変化を示した図である。
図７を参照して、ディジット線に電流が流れることによって磁界Ｈが変化してメモリセルのＭＴＪ素子の抵抗は、高抵抗のＲｍａｘと低抵抗のＲｍｉｎの間で変化する。高電圧ＳＶＣＣが印加されると、ＭＴＪ素子は破壊されその抵抗値は低抵抗のＲｍｉｎよりもさらに小さいＲｂｌとなる。
【０１０４】
図８は、固定後のＭＴＪ素子の抵抗値の変化を示した図である。
図８を参照して、一旦高電圧ＳＶＣＣが印加されＭＴＪ素子が破壊されると、ディジット線に電流がながれ磁界Ｈが変化してもＭＴＪ素子の抵抗値はＲｂｌのまま変化しない。相補な２つのメモリセルで置換情報を記憶させる場合、低抵抗Ｒｍｉｎに設定されていたメモリセルを破壊すれば、相補なメモリセルの抵抗値が強磁界の印加によってＲｍａｘからＲｍｉｎに書き換わったとしてもセンスアンプで検出される結果は正常な値となる。つまり、抵抗値ＲｂｌはＲｍａｘ、Ｒｍｉｎのいずれに対しても小さいので、低抵抗側のメモリセルをより低抵抗に変化させることで読出結果を固定させることができる。
【０１０５】
これにより、置換救済後の輸送時等において、強磁界が印加されても置換情報が失われることはない。
【０１０６】
再び、図６を参照して、ＭＴＪ素子が破壊されているか否かを後から検出することもできる。たとえばメモリセル３６１のＭＴＪ素子を破壊した場合には、制御信号ＢＲが非活性化状態であるときに、通常のＭＲＡＭの書替え方法で逆データを書込み、書込んだデータが期待値通り読出せるか否かを判断すればよい。具体的には、メモリセル３６１を高抵抗状態に書替え、メモリセル３６２を低抵抗状態に書替える動作を行なえばよい。
【０１０７】
その結果、期待値通りに読出せた場合にはメモリセル３６１は未破壊であることが検出できる。しかし、逆データを書込んでも、状態が固定的に読出されることとなれば、破壊されたプログラムセットであることが検出できる。このようにすることにより、通常の救済工程よりも後に発生する故障をさらに救済するような場合には、破壊済みのプログラムセットを避けて不良アドレスをプログラムアレイ３６にプログラムすることが可能である。
【０１０８】
このように、プログラムセットにフラグを用意することで、プログラムセットの使用状態を判断できる。そしてプログラムアレイに高電圧を印加できる構成とすることでプログラムアレイ３６に記憶される置換情報を書替え不可能に固定化することができる。この固定化の検出は対応するプログラムセットのフラグを読出すことで検出が可能である。
【０１０９】
図９は、図１におけるＣＡＭアレイ３８の構成を示した回路図である。
図９を参照して、ＣＡＭアレイは、フラグ記憶部４０１と、アドレス記憶部４０２と、一致検出部４０３と、使用するスペアメモリセルコラムの位置を記憶する記憶部４０４とを含む。
【０１１０】
フラグ記憶部４０１は、各々が異なる置換情報を記憶する５セットのプログラムセットに対応して、５つのラッチ回路４１１〜４１５を含む。アドレス記憶部４０２は、ラッチ回路４１１〜４１５にそれぞれ対応するプログラムセット４２１〜４２５を含む。一致検出部４０３は、プログラムセット４２１〜４２５にそれぞれ対応する一致検出部４３１〜４３５を含む。記憶部４０４は、一致検出部４３１〜４３５の出力に応じて活性化される記憶ユニット４４１〜４４５を含む。記憶ユニット４４１〜４４５の出力は制御信号ＲＣＯＮとなる。
【０１１１】
図６で説明したプログラムアレイ３６から出力される信号Ｐ１〜Ｐｎは、フラグ記憶部４０１およびアドレス記憶部４０２に入力されてラッチ回路に保持される。フラグ記憶部４０１の出力は、一致検出部４０３に出力されるとともにセレクタ４０５にも出力される。
【０１１２】
プログラムセット４２１〜４２５に有効なアドレスが既に記憶されているかどうかは、ラッチ回路４１１〜４１５の出力をセレクタ４０５および出力回路４０６を介して端子ＰＯから出力することにより外部に読出すことができる。これにより、置換アドレスを追加するような場合に既に使用しているアドレスセットへの書込を行なわないようにすることができる。
【０１１３】
セレクタ４０５は、プログラムセット４２１〜４２５を特定するためのセットアドレスＳＥＴＡＤＤに応じてラッチ回路４１１〜４１５の出力のうちのいずれか１つを選択する。出力回路４０６は、テストモードにおいて活性化される信号ＦＲＥＡＤに応じて活性化され、セレクタ４０５の出力を端子ＰＯに出力する。
【０１１４】
図１０は、図９における一致検出部４３１の構成を示した回路図である。
図１０を参照して、一致検出部４３１は、フラグ記憶部においてプログラムセット４２１に対応するフラグ信号ＦＬＡＧと、プログラムセット４２１に含まれるラッチ４５２〜４５ｎの出力と、入力されるアドレス信号ＡＤＤとを受ける。ラッチ４５２は置換アドレスの最下位ビットを保持しており、ラッチ４５ｎは最上位ビットを保持している。
【０１１５】
一致検出部４３１は、プログラムセット４２１から出力される置換アドレスと入力アドレス信号とのビット毎の比較を行なう一致検出回路４６１〜４６ｎと、信号ＦＬＡＧおよび一致検出回路４６１〜４６ｎの出力を受けて信号ＨＩＴ１を出力するＡＮＤ回路４７０とを含む。
【０１１６】
再び図９を参照して、対応するフラグが活性化されているプログラムセット４２１〜４２５出力と入力されたアドレスとの一致判定が一致検出部４３１〜４３５で行なわれる。この結果に応じて読出時にセレクタ８４が選択動作を行なう。
【０１１７】
図９に示した構成では、プログラムセットが５セットある。一方、図２に示したアレイ構成では、スペアメモリセルコラムが３つである。そしてこの３つのスペアメモリセルコラムのうちの２つがＩＯ線対ＩＯＰ４，ＩＯＰ５に接続される。つまり、１回のアクセスに対応して同時に置換されるコラムは２つであり、一致検出部４３１〜４３５の出力のうち同時に活性化されるのは最大で２つである。
【０１１８】
ここで、スペアメモリセルコラム７１〜７３のうちのいずれをＩＯ線対に接続するかを記憶部４０４に含まれる記憶ユニット４４１〜４４５の保持内容に応じて図２のセレクタ８４が選択動作を行なう。また、ＩＯ線対ＩＯＰ１〜ＩＯＰ５とセンスアンプ１０１〜１０３の接続については、不良のコラムアドレスに対応するＩＯ線対を非接続とし、代わりにスペアビット線から読出されたデータをスペア線用のＩＯ線対を介してセンスアンプと接続する。
【０１１９】
書込時においても、検出された不良のメモリセルが接続するビット線の書込ドライバを非活性化し、代わりに書込データをスペアビット線のライトドライバに伝達する。
【０１２０】
以上説明したように、プログラムセットとスペアメモリセルコラムとの数が１対１対応でなくてもよい。プログラムセットの数を冗長のスペアメモリセルコラムの数に対して任意に選択することができる。フラグビットを設けることにより、置換アドレスを追加する場合に未使用のプログラムセットを検出することが可能となる。また冗長メモリセルと置換アドレスを記憶するプログラムセットとの数の選択の自由度が向上する。
【０１２１】
図１１は、図１における選択増幅部４０の構成を示した回路図である。
図１１を参照して、選択増幅部４０は、選択部１００と、増幅部１０４とを含む。選択部１００は、５つのＩＯ線対のうちから３つのＩＯ線対を制御信号ＲＣＯＮに応じて選択する。
【０１２２】
選択には、いわゆるシフトリダンダンシの手法が適用される。選択部１００は、ＩＯ線ＩＯ１Ａ，ＩＯ２Ａ，ＩＯ３Ａのうちのいずれか１つを選択してＩＯ線ＲＩＯ１Ａに接続する切換回路４８１と、ＩＯ線ＩＯ１Ｂ，ＩＯ２Ｂ，ＩＯ３Ｂのうちのいずれか１つをＩＯ線ＲＩＯ１Ｂに接続する切換回路４９１とを含む。
【０１２３】
選択部１００は、さらに、ＩＯ線ＩＯ２Ａ，ＩＯ３Ａ，ＩＯ４Ａのうちのいずれか１つを選択してＩＯ線ＲＩＯ２Ａに接続する切換回路４８２と、ＩＯ線ＩＯ２Ｂ，ＩＯ３Ｂ，ＩＯ４Ｂ，のうちのいずれか１つをＩＯ線ＲＩＯ２Ｂに接続する切換回路４９２とを含む。
【０１２４】
選択部１００は、さらに、ＩＯ線ＩＯ３Ａ，ＩＯ４Ａ，ＩＯ５Ａのうちのいずれか１つを選択してＩＯ線ＲＩＯ３Ａに接続する切換回路４８３と、ＩＯ線ＩＯ３Ｂ，ＩＯ３Ｂ，ＩＯ５Ｂのうちのいずれか１つをＩＯ線ＲＩＯ３Ｂに接続する切換回路４９３とを含む。
【０１２５】
増幅部１０４は、ＩＯ線ＲＩＯ１Ａ，ＲＩＯ１Ｂに接続されるメモリセルに流れる電流の差を検出することにより記憶データを読出すセンスアンプ１０１と、ＩＯ線ＲＩＯ２Ａ，ＲＩＯ２Ｂに接続されるメモリセルに流れる電流の差を検出することにより記憶データを読出すセンスアンプ１０２と、ＩＯ線ＲＩＯ３Ａ，ＲＩＯ３Ｂに接続されるメモリセルに流れる電流の差を検出することにより記憶データを読出すセンスアンプ１０３とを含む。
【０１２６】
切換回路４８１は、制御信号ＲＣＯＮをデコードするデコーダ５００と、デコーダ５００の出力に応じてＩＯ線ＩＯ１Ａ，ＩＯ２Ａ，ＩＯ３ＡをそれぞれＩＯ線ＲＩＯ１Ａに接続する接続ゲート５０１，５０２，５０３を含む。デコーダ５００は、不良メモリセルに対応するＩＯ線の特定ビットと置換するスペアメモリセルコラムを特定するビットとをデコードする。デコーダ５００は、デコード結果に基づき接続ゲート５０１，５０２，５０３のいずれか１つを接続状態にする。
【０１２７】
接続ゲートをセンスアンプの１つの入力ノード当り３つ設けることにより２段シフト動作が可能となっている。これにより、５対のＩＯ線対から３対を選択してこれをシフトリダンダンシの手法を適用して３つのセンスアンプに接続することができる。
【０１２８】
シフトリダンダンシでは、ＩＯ線ＩＯ１Ａ〜ＩＯ５Ａから３つのＩＯ線が選択され、この選択されたＩＯ線は順番が入替わらないようにＩＯ線ＲＩＯ１Ａ〜１ＩＯ３Ａに接続される。また、ＩＯ線ＩＯ１Ｂ〜ＩＯ５Ｂから３つのＩＯ線が選択され、この選択されたＩＯ線は順番が入替わらないようにＩＯ線ＲＩＯ１Ｂ〜１ＩＯ３Ｂに接続される。
【０１２９】
シフトリダンダンシ構成にすることにより、センスアンプの入力ノードとＩＯ線ＩＯ１Ａ〜ＩＯ５Ａ，ＩＯ１Ｂ〜ＩＯ５Ｂとの接続経路の長さが著しく差が生じないようにすることができる。これにより、負荷の均等化が図られ動作マージンを揃えることができる。
【０１３０】
［実施の形態２］
図１２は、実施の形態２の不揮発性半導体記憶装置のデータ読出に関する構成を示した図である。
【０１３１】
図１２を参照して、実施の形態２の不揮発性半導体記憶装置は、図２で説明した構成において、メモリアレイ１０に代えてメモリアレイ１０ａを含み、スペアメモリアレイ１２に代えてスペアメモリアレイ１２ａを含む。
【０１３２】
メモリアレイ１０ａは、正規メモリセルブロック５１ａ〜５３ａと、正規メモリセルブロック５１ａ〜５３ａにそれぞれ対応して設けられるリファレンスログ６０１〜６０３と、セレクタ８１ａ〜８３ａとを含む。セレクタ８１ａの出力はＩＯ線対ＩＯＰ１に接続される。セレクタ８２ａの出力はＩＯ線対ＩＯＰ２に接続される。セレクタ８３ａの出力はＩＯ線対ＩＯＰ３に接続される。
【０１３３】
スペアメモリアレイ１２ａは、スペアメモリセルコラム７１ａ〜７３ａと、制御信号ＲＣＯＮに応じてスペアメモリセルコラム７１ａ〜７３ａの選択を行なうセレクタ８４ａとを含む。８４ａの出力はＩＯ線対ＩＯＰ４，ＩＯＰ５に接続される。
【０１３４】
なお、選択増幅部４０の構成については図２で説明した場合と同様であるので説明は繰返さない。
【０１３５】
実施の形態２では、スペアメモリセルコラムに２本のスペアビット線ＳＢＬが配置され、スペアメモリセル２セルで１ビットを記憶する点は実施の形態１と同様である。一方、読出時の参照値を保持するリファレンスログ６０１〜６０３が正規メモリセルブロックのワード線と平行に配置される点が実施の形態１とは異なる。
【０１３６】
正規メモリセルブロック５１ａ〜５３ａにそれぞれ対応してセレクタ８１ａ〜８３ａが設けられる。また、正規メモリセルブロック５１ａ〜５３ａにそれぞれ対応してＩＯ線対ＩＯＰ１〜ＩＯＰ３が設けられる。
【０１３７】
セレクタ８１ａの出力はＩＯ線対ＩＯＰ１に接続される。正規メモリセルブロック５１ａ中の対応メモリセルがセレクタ８１ａを介してＩＯ線対ＩＯＰ１のいずれか一方のＩＯ線に接続される。リファレンスロウ６０１中の対応メモリセルがセレクタ８１ａを介してＩＯ線対ＩＯＰ１のいずれか他方のＩＯ線に接続される。
【０１３８】
セレクタ８２ａの出力はＩＯ線対ＩＯＰ２に接続される。正規メモリセルブロック５２ａ中の対応メモリセルがセレクタ８２ａを介してＩＯ線対ＩＯＰ２のいずれか一方のＩＯ線に接続される。リファレンスロウ６０２中の対応メモリセルがセレクタ８２ａを介してＩＯ線対ＩＯＰ２のいずれか他方のＩＯ線に接続される。
【０１３９】
セレクタ８３ａの出力はＩＯ線対ＩＯＰ３に接続される。正規メモリセルブロック５３ａ中の対応メモリセルがセレクタ８３ａを介してＩＯ線対ＩＯＰ３のいずれか一方のＩＯ線に接続される。リファレンスロウ６０３中の対応メモリセルがセレクタ８３ａを介してＩＯ線対ＩＯＰ３のいずれか他方のＩＯ線に接続される。
【０１４０】
なお、図１２では、３つのＩＯ線対および３つの正規メモリセルブロックが設けられている場合が示されているが、正規メモリセルブロックの数と対応するＩＯ線対の数が同じであればこれらの数は３つよりも多くても少なくてもよい。正規メモリセルブロック中のアクセスされたメモリセルがＩＯ線対の一方のＩＯ線に接続され、これとともに対応するリファレンスロウ中のメモリセルがＩＯ線対の他方のＩＯ線に接続される。
【０１４１】
スペアメモリセルコラム７１ａ〜７３ａの一部がセレクタ８４ａによって選択される。セレクタ８４ａは、ＣＡＭアレイから出力される制御信号ＲＣＯＮに応じて３つのスペアメモリセルコラムのうちの２つを選択してスペアメモリセルのデータ伝達のために専用に設けられる２組のＩＯ線対ＩＯＰ４，ＩＯＰ５に接続する。
【０１４２】
スペアメモリセルコラムは、１ビットを２つのメモリセルで記憶する。各スペアメモリセルコラムごとにスペアビット線ＳＢＬが２本設けられる。３つのスペアメモリセルコラムからまず２つのスペアメモリセルコラムがセレクタ８４ａで選択されてスペア専用のＩＯ線対ＩＯＰ４，ＩＯＰ５に伝達される。セレクタ８４ａでの選択は、冗長検出結果を示す制御信号ＲＣＯＮによって行なわれる。入力アドレスに応じて使用されるべきスペアビット線が、セレクタ８４ａによってスペア専用のＩＯ線対に接続される。
【０１４３】
なお、スペアメモリセルコラムの数とスペア専用のＩＯ線対の数とを等しくすれば、セレクタ８４ａは設けなくてもよい。この場合、スペアメモリアレイ１２ａからのデータは、すべて選択部１００までは出力されることになる。このようにすればビット線出力部のセレクタ部に冗長判定の結果を適用する必要がなく動作の高速化が望める場合もある。
【０１４４】
ただし、実施の形態２では、セレクタ８４ａを設けてＩＯ線対に接続する際に３つのスペアメモリセルコラムのうちから２つのメモリセルコラムを選択する。この理由は、ＩＯ線対の数が多くなると、ＩＯ線対を設けることによる面積増大が問題となるからである。
【０１４５】
このようにして合計５対のＩＯ線対にいずれかのメモリセルが接続される。５対のＩＯ線対ＩＯＰ１〜ＩＯＰ５は、選択増幅部４０に接続されている。選択増幅部４０は、制御信号ＲＣＯＮに応じて５つのＩＯ線対ＩＯＰ１〜ＩＯＰ５から３つを選択する選択部１００と、選択部１００によって選択されたＩＯ線対に接続されるメモリセルのデータを読出するためのセンスアンプ１０１〜１０３とを含む。センスアンプの数は、端子１１１〜１１３に出力される必要なデータ数に等しい３個だけ設けられている。
【０１４６】
検出された不良のメモリセルが接続されるＩＯ線対、および、必要のないスペアビット線に接続されるＩＯ線対は、センスアンプ１０１〜１０３には接続されない。センスアンプ１０１〜１０３は、入力アドレスに対応してデータが記憶されているメモリセルに対応するＩＯ線対を介して接続される。
【０１４７】
センスアンプ１０１〜１０３は、接続されるメモリセルが正規メモリセルである場合は、対応するリファレンスセルロウに存在する参照用のメモリセルにも接続され、これら２つのメモリセルに流れ込む電流値を比較する。
【０１４８】
センスアンプ１０１〜１０３は、接続されるメモリセルがスペアメモリセルである場合は、相補な２つのメモリセルに流れ込む電流値を比較する。
【０１４９】
このように、スペアメモリセルコラムは２つのメモリセルで１ビットを記憶し、スペアメモリセルのデータを読出すための専用のＩＯ線対を設け、接続されたＩＯ線対の電流検知を行なうセンスアンプをどのＩＯ線対に接続するかによって選択を行なう。
【０１５０】
このような構成とすることにより、スペアメモリセル部分の信頼性の向上が図られる。また、正規メモリセルとスペアメモリセルのデータの同時読出で高速化を図ることができる。さらにこの同時読出はメモリセルアレイの外部に設けられているＩＯ線対の部分まで同時に行なうことにより高速化が図られる。
【０１５１】
図１３は、図１２で説明したメモリアレイ１０ａおよびスペアメモリアレイ１２ａのより詳細な構成を説明するための回路図である。
【０１５２】
図１３を参照して、図１２の正規メモリセルブロック５１ａ、スペアメモリセルコラム７１ａ，７２ａに対応する構成についての説明を行なう。
【０１５３】
正規メモリセルブロック５１ａは、メモリセル６１１，６１２，６１４，６１５を含む。正規メモリセルブロック５１ａに隣接して設けられるリファレンスログ６０１は、メモリセル６１３，６１６を含む。
【０１５４】
正規メモリセルブロック５１ａおよびリファレンスログ６０１に対応してライトドライバ６３０，６３１およびセレクタ６５１が設けられる。ライトドライバ６３０は、トランジスタ６８１〜６８４を含む。ライトドライバ６３１はトランジスタ６９１〜６９４を含む。これらのトランジスタは“１”書込のときに導通するものにはＷ１、“０”書込のときに導通するものにはＷ０の記号が付されている。
【０１５５】
１行のメモリセルには２本のデータ読出用のワード線が交互に接続される。すなわちメモリセル６１１はワード線ＷＬ１Ａに接続され、メモリセル６１４はワード線ＷＬ１Ｂに接続される。同様にメモリセル６１２はワード線ＷＬ２Ａに接続され、メモリセル６１５はワード線ＷＬ２Ｂに接続される。なおデータ書込用のディジット線ＷＤＬ１は各メモリセル行に共通して設けられる。すなわちメモリセル６１１，６１４はディジット線ＷＤＬ１に接続され、メモリセル６１２，６１５はディジット線ＷＤＬ２に接続される。
【０１５６】
リファレンスロウには各行にワード線が１本ずつ設けられる。メモリセル６１６にはワード線ＷＬ３が接続され、メモリセル６１３にはワード線ＷＬ４が接続される。
【０１５７】
次に正規メモリセルブロック５１ａからのデータの読出について説明する。メモリセル６１１，６１２のデータはビット線ＢＬＡａからソース線に流れ込む電流を検出することにより読出される。このときに参照用のメモリセル６１６との比較が行なわれる。このため信号ＲＥＡＤＡが活性化されトランジスタ６６６，６６７，６６８が導通状態となる。そしてディジット線ドライバ６５５が行の選択を行なうとメモリセル６１１または６１２が選択される。ディジット線ドライバ６５６はこのときワード線ＷＬ３を選択する。これによりセレクタ６５１に含まれるゲート回路７７１，７７２、ＩＯ線対ＩＯＰ１、選択部１００を経由して増幅部１０４に電流が流れる。
【０１５８】
一方、メモリセル６１４，６１５のデータを読出すには信号ＲＥＡＤＢが活性化され、トランジスタ６６１，６６２，６６３が導通状態となる。ディジット線ドライバ６５５は、メモリセル６１４，６１５のいずれかを選択するためにワード線ＷＬ１Ｂ，ＷＬ２Ｂを活性化し、ディジット線ドライバ６５６は選択した正規メモリセルと比較するためにワード線ＷＬ４を活性化してメモリセル６１３を選択する。
【０１５９】
次にスペアメモリセルについての説明を行なう。
スペアメモリセルコラム７１ａは、スペアメモリセル６１７〜６２０を含む。スペアメモリセルコラム７２ａは、スペアメモリセル６２１〜６２４を含む。
【０１６０】
スペアメモリセルコラム７１ａに対応してライトドライバ６４１が設けられる。ライトドライバ６４１は、トランジスタ７０１〜７０４を含む。スペアメモリセルコラム７２ａに対応してライトドライバ６４２が設けられる。ライトドライバ６４２は、トランジスタ７０５〜７０８を含む。トランジスタ７０１〜７０８のうち“０”書込を行なう場合に導通するトランジスタにはＷ０の符号が付されている。一方、“１”書込を行なうときに導通するトランジスタには符号Ｗ１が付されている。
【０１６１】
スペアメモリセルに対してデータ書込を行なう際には、トランジスタ６４３，６４４は導通状態とされ、ライトドライバ６４１，６４２により２本のスペアビット線に逆向きの電流が流れることによって２つのメモリセルに相補なデータが書込まれる。つまりスペアメモリセル６１７，６１９は対をなして１つのデータを記憶する。スペアメモリセル６１８，６２０は対をなして１ビットのデータを記憶する。スペアメモリセルコラム７２ａにおいても同様に２つのメモリセルで１ビットのデータが記憶される。
【０１６２】
メモリセル６１１，６１２のデータが読出される場合には、これと並列的にスペアメモリセルコラム７１ａからのデータが読出される。すなわちメモリセル６１１がワード線ＷＬ１Ａの活性化により選択された場合にはスペアメモリセル６１７，６１９が選択され、セレクタ８４ａからＩＯ線対、選択部１００を介して増幅部１０４によってスペアメモリセルのデータ読出も行なわれる。
【０１６３】
またメモリセル６１４，６１５からのデータ読出が行なわれる場合にはワード線ＷＬ１Ｂ，ＷＬ２Ｂのいずれかが活性化され、これによってスペアメモリセルコラム７２ａからのデータの読出も並列的に行なわれる。
【０１６４】
以上説明したように、正規メモリセルおよびスペアメモリセルにおいてはディジット線が共通である。そして正規メモリセルの１行に配置されるメモリセルには２つのワード線が交互に接続される。このようにリファレンスロウを構成すれば、選択された正規メモリセルが接続されるビット線に隣接するビット線に接続されているリファレンスメモリセルを使用できる。よって読出経路が正規メモリセルとリファレンスメモリセルとで均一となるので、データの読出誤りが発生しにくくなる。
【０１６５】
［実施の形態３］
近年、不揮発性半導体記憶装置として相変化メモリが提案されている。相変化メモリは、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）とも呼ばれる。
【０１６６】
図１４は、相変化メモリのメモリセルの形状を示した平面図である。
図１５は、図１４におけるＡ−Ａ断面の断面図である。
【０１６７】
図１４、図１５を参照して、Ｐ型の基板８０６にはｎ型の不純物領域でワード線８０１が形成され、ワード線８０１の上部にｐ型不純物領域が形成される。基板８０６，ワード線８０１，不純物領域８０５によって、縦型のＰＮＰ型寄生バイポーラトランジスタが形成される。
【０１６８】
ｐ型不純物領域８０５の上部にはヒータ素子８０４が形成され、さらにその上部にはカルコゲナイド層８０３が形成される。カルコゲナイド層８０３のさらに上部にはビット線８０２が形成される。
【０１６９】
カルコゲナイドは、ゲルマニウム、セルニウムおよびテルニウムの合金である。カルコゲナイドは、僅かな分量でも抵抗器で加熱することによりアモルファス状態と結晶状態の間で変化させることが可能な物質である。カルコゲナイドの抵抗値は、アモルファス状態では高抵抗値となり、結晶状態では低抵抗値となる。
【０１７０】
図１６は、図１４に示したメモリセルアレイの等価回路図である。
図１６を参照して、メモリセル８１０は、カルコゲナイド層８１１と、ＰＮＰ型のバイポーラトランジスタ８１２とを含む。ワード線８０１によってメモリセルの選択を行ない、ビット線８０２から選択されたメモリセルのコレクタ線８０７に向けて電流を流す。この電流の流す電流値や時間によってカルコゲナイド層８１１に接触して設けられているヒータ電極の発熱量を制御してカルコゲナイド層８１１を結晶状態とアモルファス状態との間で変化させることができる。
【０１７１】
図１７は、相変化メモリに対して本発明を適用した場合の回路図である。
図１７を参照して、正規メモリセルブロック５１ｂには行列状に配列されるメモリセルＭＣが配置される。正規メモリセルブロック５１ｂからデータを読出す際に参照値を保持するリファレンスセルコラム６１ｂが正規メモリセルブロック５１ｂに隣接して設けられる。スペアメモリセルコラム７１ｂには２つのメモリセルで１ビットを記憶する。スペアメモリセルＳＭＣＡとスペアメモリセルＳＭＣＢには相補な値が保持される。これによりスペアメモリセルはリファレンスメモリセルを必要とせず、かつ信頼性が正規メモリセルよりも高められている。
【０１７２】
ワード線ＷＬ１〜ＷＬ４が正規メモリセルブロック５１ｂ、リファレンスセルコラム６１ｂおよびスペアメモリセルコラム７１ｂに共通に設けられる。ワード線ＷＬ１〜ＷＬ４はそれぞれワード線ドライバ８５１〜８５４で駆動される。ワード線ドライバ８５１〜８５４はワード線デコーダ８５０によってアドレス信号に応じて選択的に活性化される。ビット線ＢＬＡ，ＢＬＢ，ＳＢＬＡ，ＳＢＬＢはライトドライバ８６１によって書込時に駆動される。ライトドライバ８６１は、トランジスタ８７１〜８７８を含む。
【０１７３】
トランジスタ８７１〜８７８のゲートはライトドライバデコーダ８６０によって制御される。ライトドライバデコーダ８６０は、メモリセルのカルコゲナイド層の相変化をさせるためにビット線の電位や駆動時間を書込情報に応じて変化させる。
【０１７４】
読出時には、デコーダ８８０およびリードゲート８６２によって対応するビット線が選択され、ゲート回路８８６，８８７のいずれかがＩＯ線対の一方に接続される。
【０１７５】
デコードゲート８８１によって信号ＣＳＬＡが選択される場合には信号ＳＲＥＦＡが活性化され、ゲート回路８８８によってＩＯ線対の他方に参照メモリセルが接続される。
【０１７６】
逆にデコードゲート８８２によって信号ＣＳＬＢが活性化された場合には、ビット線ＢＬＢがＩＯ線対の一方にゲート回路８８７によって接続される。このときには信号ＳＲＥＦＢが活性化されゲート回路８８９が導通し、ビット線ＢＬＲがＩＯ線対の他方に接続される。
【０１７７】
ＩＯ線対に接続されるゲート回路８８６，８８７の接合容量を均等に配分するためにビット線とＩＯ線対の接続は交互に行なわれている。このためリファレンスのビット線ＢＬＲの接続も選択される正規のメモリセルの列に対応してＩＯ線対のいずれか一方に接続されるようになっている。
【０１７８】
スペアメモリセルコラムは、２つのメモリセルで１ビットを記憶する構成のため、同一ワード線で選択される２個のメモリセルに同時に逆データを書込む。図３で説明した場合と同様にスペアメモリセルコラムは３つ設けられている。このうち代表的に１つのメモリセルコラム７１ｂが示されている。３セットのスペアメモリセルコラムに対してセレクタ８４ｂで２セットを選択し、スペアコラム専用のＩＯ線対ＩＯＰ４，ＩＯＰ５に接続される。
【０１７９】
１メモリセル当り１ビットを記憶する正規メモリセルブロック５１ｂでは、アクセスするメモリセルとリファレンスセルコラム６１ｂのメモリセルとの比較でデータを読出す。ワード線が活性化されると、アクセスされたメモリセルが接続されるビット線はデコーダ８８０およびリードゲート８６２によって選択されＩＯ線対ＩＯＰ１と接続される。ＩＯ線対を介してプリチャージ電流がビット線と選択メモリセルに流れ、選択メモリセルの抵抗値によりセンスアンプの状態が変化する。これに対してリファレンスのメモリセル側はアクセスされたメモリセルと同一のワード線で同時に選択される。それぞれのビット線は増幅部１０４に接続されアクセスメモリセルとリファレンスのメモリセルの状態が比較される。
【０１８０】
これに対しスペアメモリセルコラムは２つのメモリセルで１ビット記憶しており、リファレンスメモリセルが不要である。このように冗長部を１ビットを２つのメモリセルで相補なデータを保持することにより記憶させることによってアクセスメモリセルとリファレンスメモリセルのばらつきに対してスペアメモリセルアレイをより安定的に動作させることができる。
【０１８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８２】
【発明の効果】
請求項１〜３に記載の不揮発性半導体記憶装置は、スペアメモリセルは２セルで１ビットを記憶させるので、アレイ周辺部分に配置されることが多いスペアメモリセル部分が、素子の仕上り寸法のばらつきに強くなり、スペアメモリセルに置換して救済するばあいの成功率が向上する。
【０１８３】
請求項４に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置の奏する効果に加えて、読出す正規メモリセルが配置されるメモリブロックと同一のブロックにリファレンスロウが配置されるので、選択された正規メモリセルが接続されるビット線に隣接するビット線に接続されているリファレンスメモリセルを使用できる。これにより読出経路が正規メモリセルとリファレンスメモリセルとでほぼ均一となるので、データの読出誤りが発生しにくくなる。
【０１８４】
請求項５，６に記載の不揮発性半導体記憶装置は、スペアメモリセルを読出すためのＩＯ線を正規メモリセルを読出すＩＯ線とは独立に設けるため、スペアメモリセルと正規メモリセルの選択動作を並行して行なうことができる。これにより高速動作が可能となる。
【０１８５】
請求項７に記載の不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置の奏する効果に加えて、センスアンプに対する接続がシフトリダンダンシの手法を用いて行なわれる。これにより、選択された接続経路相互の経路長の差を小さくすることができ、スペアメモリセル置換によるアクセスタイムの増大を抑えることができる。
【０１８６】
請求項８に記載の不揮発性半導体記憶装置は、一度スペアメモリセルの置換によるチップの救済を行なった後に、追加で救済する必要が生じた場合にも、未使用のプログラムセットを使ってスペアメモリセルの置換を行なうことができる。
【０１８７】
請求項９に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の奏する効果に加えて、フラグビットが書き換わらないようにすることができ、使用済みのプログラムセットを誤って使用することが無くなる。
【０１８８】
請求項１０，１１に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の奏する効果に加えて、スペアメモリセルの数とプログラムセットの数を１対１にする必要がなく、任意にすることができるのでメモリアレイの構成の自由度が増す。
【０１８９】
請求項１２に記載の不揮発性半導体記憶装置は、請求項８に記載の不揮発性半導体記憶装置の奏する効果に加えて、書込時の消費電流を低減させることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置１の構成を示す概略ブロック図である。
【図２】図１に示した不揮発性半導体記憶装置１の読出系を説明するためのブロック図である。
【図３】図１に示した不揮発性半導体記憶装置１の書込系を説明するためのブロック図である。
【図４】図２、図３に示した構成をより具体的に示した回路図である。
【図５】ライトドライバ１３１において、スペア選択時に非活性化制御を行なう回路例を説明するための回路図である。
【図６】図１におけるプログラムアレイ３６の構成を示した回路図である。
【図７】通常のＭＴＪ素子の抵抗値の変化を示した図である。
【図８】固定後のＭＴＪ素子の抵抗値の変化を示した図である。
【図９】図１におけるＣＡＭアレイ３８の構成を示した回路図である。
【図１０】図９における一致検出部４３１の構成を示した回路図である。
【図１１】図１における選択増幅部４０の構成を示した回路図である。
【図１２】実施の形態２の不揮発性半導体記憶装置のデータ読出に関する構成を示した図である。
【図１３】図１２で説明したメモリアレイ１０ａおよびスペアメモリアレイ１２ａのより詳細な構成を説明するための回路図である。
【図１４】相変化メモリのメモリセルの形状を示した平面図である。
【図１５】図１４におけるＡ−Ａ断面の断面図である。
【図１６】図１４に示したメモリセルアレイの等価回路図である。
【図１７】相変化メモリに対して本発明を適用した場合の回路図である。
【図１８】トンネル接合部を有するメモリセルの構成を示す概略図である。
【図１９】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２０】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【図２１】ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【符号の説明】
１ 不揮発性半導体記憶装置、５ コントロール回路、１０，１０ａ メモリアレイ、１２，１２ａ スペアメモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ 書込制御回路、３２ 冗長選択部、３４ パッド、３６ プログラムアレイ、３８ ＣＡＭアレイ、４０ 選択増幅部、４５ｎ ラッチ、５１〜５３，５１ａ〜５３ａ，５１ｂ 正規メモリセルブロック、６１〜６３，６１ｂ リファレンスセルコラム、７１〜７３，７１ａ〜７３ａ，７１ｂ スペアメモリセルコラム、８１〜８４，８１ａ〜８４ａ，８４ｂ，４０５，６５１ セレクタ、９１〜９６ 接続部、１００ 選択部、１０１〜１０３，３９５，３９６ センスアンプ、１０４ 増幅部、１１１〜１１３，ＰＯ 端子、１２１〜１２３，１３１〜１３３，１４１，３０３，３０５，６３０，６３１，６４１，６４２，８６１ ライトドライバ、１５０ 分配回路、１５５，３０１ ディジット線ドライバ、１９５ 制御ユニット、１９６，１９７，４７０ ＡＮＤ回路、２１１〜２１５，３９１〜３９４，５０１〜５０３ 接続ゲート、２２１，２２２ デコード回路、３０２，３０６ 制御回路、３３０，ＳＬ ソース線、３３１，ＷＤＬ，ＷＤＬ１，ＷＤＬ２ ディジット線、３４１，８０１，ＷＬ，ＷＬ１〜ＷＬ４，ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ２Ａ，ＷＬ２Ｂ ワード線、３５１，３５２，８０２，ＢＬ，ＢＬＡ，ＢＬＢ，ＳＢＬＡ，ＳＢＬＢ，ＢＬＡａ，ＢＬＲ，ＲＢＬ，ＳＢＬ ビット線、３６１〜３６４，６１１〜６１６，８１０，ＭＣ，ＭＣＲ メモリセル、６０１〜６０３ リファレンスロウ、６１７〜６２４，ＳＭＣＡ，ＳＭＣＢ スペアメモリセル、４０１ フラグ記憶部、４０２ アドレス記憶部、４０３，４３１ 一致検出部、４０４ 記憶部、４０６ 出力回路、４１１〜４１５ ラッチ回路、４２１〜４２５ プログラムセット、４４１ 記憶ユニット、４５２〜４５ｎ ラッチ、４６１〜４６ｎ 一致検出回路、４８１〜４８３，４９１〜４９３ 切換回路、５００，８８０ デコーダ、６５５，６５６ディジット線ドライバ、８０３，８１１ カルコゲナイド層、８０４ ヒータ素子、８０５ ｐ型不純物領域、８０６ ｐ基板、８０７ コレクタ線、８１２バイポーラトランジスタ、８５０ ワード線デコーダ、８５１ ワード線ドライバ、８６０ ライトドライバデコーダ、８６２ リードゲート、８８１，８８２ デコードゲート、７７１，７７２，８８６〜８８９ ゲート回路、ＡＴＲ アクセストランジスタ、ＩＯ１Ａ〜ＩＯ５Ａ，ＩＯ１Ｂ〜ＩＯ５Ｂ，ＲＩＯ１Ａ〜ＲＩＯ３Ａ，ＲＩＯ１Ｂ〜ＲＩＯ３Ｂ ＩＯ線、ＩＯＰ１〜ＩＯＰ５ ＩＯ線対、ＷＢＬ ライトビット線。
Claims (12)
- 各々が１ビットのデータを不揮発的に記憶する複数の正規メモリセルと、
前記複数の正規メモリセルのうちに不良メモリセルが存在する場合に、前記不良メモリセルに代えて用いられ、２セルあたり１ビットを不揮発的に記憶する複数のスペアメモリセルと、
外部からのアクセスに応じて前記複数の正規メモリセルのうちからアドレス信号に対応する第１のメモリセル群の選択を行ない、かつ、前記第１のメモリセル群の選択と並行して前記複数のスペアメモリセルから第２のメモリセル群の選択を行なう制御回路と、
前記第１、第２のメモリセル群のうちから、前記アドレス信号に応じて読出メモリセル群を選択して前記読出メモリセル群が保持するデータを増幅して出力する選択増幅部とを備える、不揮発性半導体記憶装置。 - 前記第１、第２のメモリセル群のデータを読出すためのデータ線群をさらに備え、
前記選択増幅部は、
前記読出メモリセル群に含まれるメモリセルの数と同数の複数のセンスアンプ回路と、
前記アドレス信号に応じて読出されるべきデータを伝達する前記データ線群のうちの一部を選択的に前記複数のセンスアンプ回路に接続する選択部とを含む、請求項１に記載の不揮発性半導体記憶装置。 - 前記複数の正規メモリセルは、行列状に配列され、
前記複数の正規メモリセルの行に沿って設けられる複数のワード線と、
前記複数の正規メモリセルの列に沿って設けられる複数のビット線と、
前記複数の正規メモリセルが配置される領域に隣接して設けられ、前記複数の正規メモリセルの列方向に沿って列をなして配列され、前記正規メモリセルを読出す際に読出し値を判別するための参照値を保持する複数の参照メモリセルと、
いずれか一方が前記複数の正規メモリセルのいずれかに接続され、他方が前記複数の参照メモリセルのいずれかに接続される、第１、第２のデータ線と、
前記複数のスペアメモリセルのうち対をなして所定の１ビットを記憶する第１、第２のスペアメモリセルにそれぞれ接続される第３、第４のデータ線とをさらに備える、請求項１に記載の不揮発性半導体記憶装置。 - 前記複数の正規メモリセルは、行列状に配列され、
前記複数の正規メモリセルの行の各々に対応して１本ずつ設けられ、書込時に行選択を行う複数のディジット線と、
前記複数の正規メモリセルの行の各々に対応して２本ずつ設けられ、読出時に行選択を行う複数のワード線とを備え、
各行における前記複数の正規メモリセルは、対応する２本の前記ワード線に交互に接続され、
前記不揮発性半導体記憶装置は、
前記複数の正規メモリセルが配置される領域に隣接して設けられ、前記複数の正規メモリセルの行方向に沿って行をなして配列され、前記正規メモリセルを読出す際に読出し値を判別するための参照値を保持する複数の参照メモリセルとをさらに備える、請求項１に記載の不揮発性半導体記憶装置。 - 複数の正規メモリセルと、
前記複数の正規メモリセルのうちに不良メモリセルが存在する場合に、前記不良メモリセルに代えて用いられる複数のスペアメモリセルと、
外部からのアクセスに応じて前記複数の正規メモリセルのうちから第１のデータ群を読出すための第１のデータ線群と、
前記複数のスペアメモリセルのうちから前記第１のデータの読出と並行して第２のデータ群を読出すための第２のデータ線群と、
前記第１、第２のデータ群のうちから、アドレス信号に応じて読出データ群を選択的に増幅して出力する選択増幅部とを備える、不揮発性半導体記憶装置。 - 前記選択増幅部は、
前記読出データ群に含まれるデータの数と同数の複数のセンスアンプ回路と、
前記アドレス信号に応じて読出されるべきデータを伝達する前記第１、第２のデータ線群のうちの一部を選択的に前記複数のセンスアンプ回路に接続する選択部とを含む、請求項５に記載の不揮発性半導体記憶装置。 - 前記アドレス信号を受けて、不良メモリセルに対応するアドレスか否かを検出する冗長制御部をさらに備え、
前記第１、第２のデータ線群に含まれる複数のデータ線は、所定の順に並んで配列され、
前記選択部は、前記冗長制御部の出力に応じて、前記第１、第２のデータ線群のうちから選択したデータ線を前記所定の順が入れ替わらないようにシフトして前記複数のセンスアンプに接続する、請求項６に記載の不揮発性半導体記憶装置。 - 複数の正規メモリセルと、
前記複数の正規メモリセルのうちに不良メモリセルが存在する場合に、前記不良メモリセルに代えて用いられる複数のスペアメモリセルと、
前記不良メモリセルのアドレスを不揮発的に記憶するプログラムアレイとを備え、
前記プログラムアレイは、
複数のプログラムセットを含み、
前記複数のプログラムセットの各々は、
前記正規メモリセルと同じ構造を有する不揮発性メモリセルで構成され、不良メモリセルのアドレスが対応するプログラムセットに対して記憶済か否かを示すフラグビットを記憶する第１のプログラムユニットと、
不良メモリセルのアドレスを記憶する第２のプログラムユニットとを有し、
前記不揮発性半導体記憶装置は、
前記複数のプログラムセットにそれぞれ対応する複数のフラグビットのうちの一部をプログラムセットアドレスに応じて選択する選択回路と、
前記選択回路の出力を外部に読出す端子とをさらに備える、不揮発性半導体記憶装置。 - 前記プログラムアレイは、
前記フラグビットが記憶済を示すデータと同じデータが読出されるように、前記第１のプログラムユニットに含まれる不揮発性メモリセルを不可逆的に破壊するために、外部から与えられる高電圧を前記第１のプログラムユニットに選択的に与える電圧切換え回路を、さらに含む、請求項８に記載の不揮発性半導体記憶装置。 - 前記複数のスペアメモリセルは、複数の置換単位に分割配置され、
前記複数のプログラムセットの数は、前記複数の置換単位の数よりも小さい、請求項８に記載の不揮発性半導体記憶装置。 - 前記複数のスペアメモリセルは、複数の置換単位に分割配置され、
前記プログラムセットの各々は、
前記複数の置換単位のうちの１つを指定する情報を記憶する第３のプログラムユニットをさらに有する、請求項８に記載の不揮発性半導体記憶装置。 - 前記プログラムセットの各々は、
記憶された不良メモリセルに対応するアドレスと、入力アドレスとの一致を検出する一致検出部をさらに有し、
前記一致検出部の出力に応じて、前記正規メモリセルに対する書込信号の非活性化を行なう書込ドライバをさらに備える、請求項８に記載の不揮発性半導体記憶装置。
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