TWI768961B - 一種用於資料冗餘的新型位元單元 - Google Patents

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Abstract

本案內容提供了根據各個態樣的具有資料冗餘的位元單元。在某些態樣，位元單元包括耦接到寫入位元線的第一記憶體元件，以及耦接在第一記憶體元件和接地端之間的第一寫入存取開關。該位元單元亦包括耦接到寫入位元線的第二記憶體元件，以及耦接在第二記憶體元件和接地端之間的第二寫入存取開關。位元單元亦包括耦接在第一記憶體元件和讀取位元線之間的讀取存取開關，其中讀取存取開關的控制輸入端耦接到讀取選擇線。

Description

一種用於資料冗餘的新型位元單元
本案內容的各態樣整體上係關於記憶體，具體而言，係關於具有資料冗餘的位元單元。
非揮發性記憶體可在沒有電力的情況下儲存資料。一種非揮發性記憶體裝置可包括位元單元陣列，其中每個位元單元儲存相應位元。陣列之每一者位元單元可以包括相應的熔絲（例如，電熔絲（eFuse))，其中儲存在位元單元中的位元的值取決於相應的熔絲是熔斷還是未熔斷。
以下呈現了一或多個實施方式的簡化概述以提供對這些實施方式的基本理解。該概述不是對所有預期實施方式的廣泛綜述，並且既不意欲標識所有實施方式的關鍵或重要元素，亦不意欲描述任何或所有實施方式的範疇。其唯一目的是以簡化形式呈現一或多個實施方式的一些概念，作為稍後呈現的更詳細描述的序言。
第一態樣涉及一種位元單元。該位元單元包括耦接到寫入位元線的第一記憶體元件，以及耦接在第一記憶體元件和接地端之間的第一寫入存取開關。該位元單元亦包括耦接到寫入位元線的第二記憶體元件，以及耦接在第二記憶體元件和接地端之間的第二寫入存取開關。位元單元亦包括耦接在第一記憶體元件和讀取位元線之間的讀取存取開關，其中讀取存取開關的控制輸入端耦接到讀取選擇線。
第二態樣涉及一種記憶體裝置。該記憶體裝置包括第一位元單元。第一位元單元包括耦接到寫入位元線的第一記憶體元件，以及耦接在第一記憶體元件和接地端之間的第一寫入存取開關。第一位元單元亦包括耦接到寫入位元線的第二記憶體元件，以及耦接在第二記憶體元件和接地端之間的第二寫入存取開關。第一位元單元亦包括耦接在第一記憶體元件和讀取位元線之間的第一讀取存取開關，其中第一讀取存取開關的控制輸入端耦接到第一讀取選擇線。該記憶體裝置亦包括耦接到讀取位元線的讀出放大器。
第三態樣涉及一種系統。該系統包括第一記憶體裝置，其中第一記憶體裝置包括位元單元。位元單元包括耦接到寫入位元線的第一記憶體元件，以及耦接在第一記憶體元件和接地端之間的第一寫入存取開關。位元單元亦包括耦接到寫入位元線的第二記憶體元件，以及耦接在第二記憶體元件和接地端之間的第二寫入存取開關。位元單元亦包括耦接在第一記憶體元件和讀取位元線之間的讀取存取開關，其中讀取存取開關的控制輸入端耦接到讀取選擇線。第一記憶體裝置亦包括耦接到讀取位元線的讀取電路。該系統亦包括耦接到讀取電路的處理器。
第四態樣涉及一種操作位元單元的方法。位元單元包括耦接到寫入位元線的第一記憶體元件、耦接在第一記憶體元件和接地端之間的第一寫入存取開關、耦接到寫入位元線的第二記憶體元件、耦接在第二記憶體元件和接地端之間的第二寫入存取開關、以及耦接在第一記憶體元件和讀取位元線之間的讀取存取開關。該方法包括接通讀取存取開關和第二寫入存取開關，關斷第一寫入存取開關，以及經由讀取位元線感測第一記憶體元件和第二記憶體元件的串聯電阻。
下文結合附圖所闡述的具體實施方式意欲作為對各種配置的描述，且不意欲表示可實踐本文所描述的概念的僅有配置。實施方式包括用於提供對各種概念的透徹理解的特定細節。然而，對於本發明所屬領域中具有通常知識者來說顯而易見的是，可以在沒有這些具體細節的情況下實踐這些概念。在一些實例中，以方塊圖形式示出眾所周知的結構和部件以便避免使此類概念難以理解。
記憶體裝置可用於儲存例如韌體、安全金鑰、系統設置等的資料。記憶體裝置包括排列成行和列的位元單元陣列（稱為記憶體陣列），其中每個位元單元儲存單個位元。
圖1圖示記憶體陣列中耦接到位元線（標記為「BL」）的一列位元單元110-1至110-n的實例。位元單元110-1至110-n中的每一個亦耦接到相應的字線（標記為「WL1」到「WLn」）。字線WL1到WLn可以用於一次選擇列中的位元單元110-1至110-n中的一個。
在該實例中，位元單元110-1至110-n中的每一個包括相應的開關120-1至120-n（例如，電晶體）和相應的熔絲115-1至115-n（例如，eFuse）。在每個位元單元110-1至110-n中，相應的熔絲115-1至115-n耦接在位元線BL和相應的開關120-1至120-n之間，相應的開關120-1至120-n耦接在相應的熔絲115-1至115-n和接地端之間，並且相應的開關120-1至120-n的控制輸入端122-1至122-n耦接到相應的字線WL1至WLn。如本文所使用的，開關的「控制輸入端」基於控制輸入端處的訊號（例如，電壓）來控制開關是接通（亦即，封閉）還是關斷（亦即，斷開）。在該實例中，當選擇相應字線WL1到WLn時接通開關。
儲存在每個位元單元110-1至110-n中的位元值取決於相應的熔絲115-1至115-n是熔斷還是未熔斷。例如，若相應的熔絲115-1至115-n未熔斷，則位元單元可以儲存位元值零，而若相應的熔絲115-1至115-n熔斷，則儲存位元值一。未熔斷熔絲的電阻為低（例如，50），而熔斷熔絲的電阻為高（例如，10 KΩ）。因此，如以下進一步論述的，可以經由感測相應熔絲的電阻來讀取儲存在位元單元中的位元值。
為了熔斷位元單元110-1至110-n中的一個的熔絲（亦即，用位元值一來程式設計位元單元），選擇電路選擇對應於該位元單元的字線，並且寫入電路經由位元線BL發送高電流經由位元單元的熔絲以熔斷熔絲。高電流在熔絲中電遷移金屬，導致熔絲的電阻顯著增加。
為了讀取儲存在位元單元110-1至110-n中的一個中的位元，選擇電路選擇對應於該位元單元的字線，並且讀取電路經由位元線BL感測相應熔絲的電阻。若電阻為高，則讀取電路可讀取一，其對應於熔斷的熔絲，且若電阻為低，則讀取電路可讀取零，其對應於未熔斷的熔絲。
使用熔絲來儲存位元的挑戰是，由於溫度梯度和頻繁的讀取操作所引起的反向EM效應，熔斷的熔絲的電阻可能隨著時間而減小。電阻隨時間的減小導致具有熔斷熔絲的位元單元中的一些被錯誤地讀取為零而不是一。在敏感性資料儲存在記憶體陣列中的情況下，例如韌體、安全金鑰和系統設置，錯誤的讀取可能是不可接受的。
圖2A和2B中圖示反向EM效應的實例。圖2A圖示緊接在熔絲已經熔斷之後的時間t0，具有熔斷熔絲的位元單元的示例性電阻分佈210。圖2A亦示出在讀取操作中用於決定位元單元儲存一還是零的參考電阻215。在該實例中，大於參考電阻215的感測電阻被讀取為位元值一，而小於參考電阻215的感測電阻被讀取為位元值零。如圖2A所示，具有熔斷熔絲的每個位元單元的電阻大於參考電阻215。因此，在時間t0，具有熔斷熔絲的每個位元單元被正確地讀取為一個。
圖2B圖示在已經多次讀取位元單元之後出現的時間t1處具有熔斷熔絲的位元單元的電阻220的分佈的實例。如圖2B所示，由於反向EM效應，一些位元單元的電阻已經減小到參考電阻215以下。結果，這些位元單元被錯誤地讀作零而不是一。
解決上述問題的一種方法是將資料的兩個副本寫入兩個單獨的記憶體裝置310A和310B，圖3中示出其實例。每個記憶體裝置310A和310B包括被配置為儲存資料的相應記憶體陣列312A和312B與被配置為將資料寫入到相應記憶體陣列312A和312B及從其讀取資料的相應周邊電路315A和315B。在此方法中，記憶體裝置310A和310B中的一個充當儲存資料的冗餘副本以提高讀取準確性的冗餘記憶體裝置。
在讀取操作期間，從記憶體裝置310A和310B讀取資料的兩個副本。對於資料的每一位元，檢查電路320檢查從記憶體裝置310A讀取的位元和從記憶體裝置310B讀取的位元。若從記憶體裝置310A和310B中的至少一個讀取的位元是一，則檢查電路320決定位元值為一，而不管從記憶體裝置310A和310B中的另一個讀取的位元是一還是零(亦即，檢查電路320執行邏輯「或」運算)。因此，若從記憶體裝置310A和310B中的一個讀取的位元由於反向EM效應而錯誤地讀取為零而不是一，則只要正確地讀取來自記憶體裝置310A和310B中的另一個的位元，檢查電路320仍能夠決定正確的位元值一。從記憶體裝置310A讀取的位元和從記憶體裝置310B讀取的位元由於反向EM效應而均被錯誤讀取的概率遠低於從記憶體裝置310A和310B中的一個讀取的位元由於反向EM效應而被錯誤讀取的概率。因此，該方法經由使用儲存資料的冗餘副本的冗餘記憶體裝置來提高讀取操作的準確性。
上述方法的缺點是冗餘記憶體裝置增加了面積管理負擔和功耗。因此，需要一種用於使用較少面積管理負擔和較低功率的實現資料冗餘的方法。
本案內容的各態樣提供了具有內置資料冗餘的位元單元，與以上方法相比，降低了面積管理負擔和功耗，如以下進一步論述的。
圖4A圖示根據本案內容各態樣的示例性位元單元410。位元單元410包括兩個熔絲而不是一個熔絲，以提供用於改進的讀取可靠性的資料冗餘。在圖4的實例中，兩個熔絲包括第一熔絲415和第二熔絲417。熔絲415和417中的每一個可以用電熔絲（eFuse）實現。位元單元410亦包括第一寫入存取開關420、第二寫入存取開關424和讀取存取開關430。
第一熔絲415耦接在寫入位元線（標記為「WBL」）和第一寫入存取開關420之間，並且第一寫入存取開關420耦接在第一熔絲415和接地端之間。第一寫入存取開關420的控制輸入端422耦接到第一寫入選擇線（標記為「WL_L」）。如圖4A所示，第一熔絲415的一端或端子耦接到寫入位元線WBL，並且第一熔絲415的另一端或端子耦接到第一寫入存取開關420。
第二熔絲417耦接在寫入位元線WBL和第二寫入存取開關424之間，並且第二寫入存取開關424耦接在第二熔絲417和接地端之間。第二寫入存取開關424的控制輸入端426耦接到第二寫入選擇線（標記為「WL_R」）。如圖4A所示，第二熔絲417的一端或端子耦接到寫入位元線WBL，第二熔絲417的另一端或端子耦接到第二寫入存取開關424。
讀取存取開關430耦接在第一熔絲415和讀取位元線（標記為「RBL」）之間。在圖4A的實例中，讀取存取開關430與第一寫入存取開關420耦接到第一熔絲415的同一端或端子。讀取存取開關430的控制輸入端432耦接到讀取選擇線（標記為「RWL」）。
開關420、424和430中的每一個可以用電晶體、傳輸閘或另一類型的開關裝置來實現。
第一熔絲415和第二熔絲417最初皆是未熔斷的，其對應於位元值零。因此，為了將零儲存在位元單元410中，保留熔絲415和417不變。
為了將一寫入（亦即，程式設計）到位元單元410中，將熔絲415和417二者都熔斷。在一個實例中，一次一個地熔斷第一熔絲415和第二熔絲417。為了熔斷第一熔絲415，接通第一寫入存取開關420，而關斷第二寫入存取開關424和讀取存取開關430。可以經由選擇第一寫入選擇線WL_L接通第一寫入存取開關420。隨後，寫入電路（未圖示）經由寫入位元線WBL發送高電流經由第一熔絲415，以熔斷第一熔絲415。
為了熔斷第二熔絲417，接通第二寫入存取開關424，而關斷第一寫入存取開關420和讀取存取開關430。可以經由選擇第二寫入選擇線WL_R接通第二寫入存取開關424。隨後，寫入電路（未圖示）經由寫入位元線WBL發送高電流經由第二熔絲417，以熔斷第二熔絲417。
因此，將熔絲415和417二者熔斷以將位元值一儲存在位元單元410中。熔斷位元單元410的兩個熔絲415和417提供了資料冗餘，其允許正確地讀取一的位元值，即使熔絲415和417中的一個的電阻降低到參考電阻以下，如下文進一步論述的。
為了在兩個熔絲皆已經熔斷之後讀取儲存在位元單元410中的位元值，同時感測兩個熔絲415和417的電阻。在讀取操作期間，接通讀取存取開關430和第二寫入存取開關424，而關斷第一寫入存取開關420。可以經由選擇讀取選擇線RWL接通讀取存取開關430，並且可以經由選擇第二寫入-選擇線WL_R接通第二寫入存取開關424。而且，寫入位元線WBL在讀取操作期間是浮動的。隨後，讀取電路（圖4A中未圖示）經由讀取位元線RBL感測熔絲415和417的串聯電阻。熔絲415和417的串聯電阻等於第一熔絲415的電阻和第二熔絲417的電阻之和。若熔絲415和417的串聯電阻高於參考電阻，則讀取電路讀取一，若熔絲415和417的串聯電阻低於參考電阻，則讀取零。
由於讀取電路感測熔絲415和417的串聯電阻，所以若熔絲415和417中的至少一個保持電阻等於或高於參考電阻，則讀取電路正確地讀取一的位元值。因此，若熔絲415和417中的一個的電阻由於反向EM效應而降低到參考電阻以下，則若熔絲415和417中的另一個的電阻等於或高於參考電阻，則讀取電路仍然能夠正確地讀取位元值。若熔絲415和417的串聯電阻降低到參考電阻以下，則位元值被不正確地讀取為零，其發生概率比熔絲415和417中的一個的電阻降低到參考電阻以下低得多。因此，經由使用兩個熔絲415和417進行資料冗餘，位元單元410實現了比使用單個熔絲的位元單元明顯更高的讀取精度。
在以上實例中，位元單元410被程式設計為儲存位元值一。若位元單元410被用於儲存位元值零，則熔絲415和417保持未熔斷。在這種情況下，當讀取電路在讀取操作期間感測熔絲415和417的串聯電阻時，所感測的串聯電阻遠低於參考電阻，並且讀取電路讀取零的位元值。
除了利用內建資料冗餘來提高讀取準確性之外，與圖1中的位元單元110-1至110-n中的每一個相比，位元單元410亦減少了漏電流，如下文所解釋的。
在位元單元110-1中，開關120-1需要較大，以便處理可用於熔斷相應熔絲115-1的大寫入電流。由於開關120-1的尺寸大，即使當開關120-1關斷時，開關120-1亦會從位元線BL洩漏大量的電流。大的漏電流增加了功耗，且可能影響其他位元單元110-2至110-n的讀取操作。
相反，在根據本案內容各態樣的位元單元410中，可以將讀取存取開關430製造得比寫入存取開關420至424小得多，以減少讀取位元線RBL上的漏電流。這是因為讀取存取開關430在寫入操作期間被關斷，因此不需要處理用於熔斷熔絲415至417的大寫入電流。相反，讀取存取開關430在讀取操作期間處理的電流小得多。這是因為用於感測熔絲415和417的串聯電阻的電流可以比用於熔斷熔絲415和417的寫入電流小得多。由於讀取存取開關430的尺寸較小，當讀取存取開關430關斷時（例如，當正讀取耦接到讀取位元線的另一位元單元（未圖示）時），讀取存取開關430從讀取位元線RBL洩漏較少的電流。下文進一步論述其中讀取存取開關430比第一寫入存取開關420和第二寫入存取開關424中的每一個皆小以減少讀取位元線RBL上的電流洩漏的實例。
在某些態樣，開關420、424和430中的每一個都用電晶體來實現。在這點上，圖4B圖示其中開關420、424和430中的每一個分別用電晶體（例如，n型場效應電晶體（NFET））450、452和454實現的實例。在該實例中，開關420、424和430中的每一個的控制輸入端422、426和432位於相應電晶體450、452和454的閘極，如圖4B所示。在該實例中，可經由在耦接到相應電晶體450、452和454的閘極的線上施加選擇電壓來接通開關420、424和430，其中選擇電壓超過相應電晶體450、454和454的閾值電壓。例如，可以經由在第一寫入選擇線WL_L上施加選擇電壓來接通（亦即，封閉）第一寫入存取開關420，可以經由在第二寫入選擇線WL_R上施加選擇電壓來接通（亦即，封閉）第二寫入存取開關424，並且可以經由在讀取選擇線RWL上施加選擇電壓來接通（亦即，封閉）讀取存取開關430。用於開關420、424和430的選擇電壓可以相同或不同。此外，對於寫入操作和讀取操作，選擇電壓可以相同或不同。
如前述，讀取存取開關430的尺寸可以小於第一寫入-存取開關420和第二寫入-存取開關424中的每一個的尺寸，以減小讀取位元線RBL上的漏電流。對於每個開關420、424和430皆用電晶體（例如，電晶體450、452和454中的相應一個）來實現的實例，每個開關420、424和430的尺寸可以對應於相應電晶體的閘極的寬度。對於利用使用FinFET製程的電晶體（例如，電晶體450、452和454中的相應一個）來實現每個開關420、424和430的實例，每個開關420、424和430的尺寸可以對應於電晶體中的鰭狀物的寬度及/或高度及/或電晶體中的鰭狀物的數量。
在某些態樣，第一寫入存取開關420和第二寫入存取開關424中的每一個的尺寸至少是讀取存取開關430的尺寸的兩倍。在一個實例中，讀取存取開關430比第一寫入存取開關420和第二寫入存取開關424中的每一個小85%。對於其中每個開關都用電晶體實現的實例，第一寫入存取開關420和第二寫入存取開關424之每一者開關的電晶體的閘極寬度可以至少是讀取存取開關430的電晶體的閘極寬度的兩倍寬。
圖5圖示使用位元單元410的記憶體裝置510的實例。在該實例中，記憶體裝置510包括記憶體陣列512和周邊電路515。記憶體陣列512包括多個位元單元，其中每個位元單元可以用圖4A或圖4B中的位元單元410來實現（亦即，記憶體陣列512之每一者位元單元可以是位元單元410的單獨實例）。因此，在該實例中，記憶體陣列512中的位元單元中的每一個包括兩個相應熔絲，從而為位元單元提供資料冗餘。注意，為了易於說明，圖5中未圖示記憶體陣列512中的單個位元單元。周邊電路515被配置為將資料寫入記憶體陣列512中的位元單元以及從位元單元讀取資料。
用圖4A或圖4B中的位元單元410來實現記憶體陣列512之每一者位元單元允許記憶體裝置510實現資料冗餘以用於提高的讀取準確性，而不需要單獨的冗餘記憶體裝置。與圖3中使用兩個單獨的記憶體裝置310A和310B來實現資料冗餘的方法相比，這允許記憶體裝置510在佔據較小晶片面積的同時提供資料冗餘。
在圖5中示出晶片面積的減小。圖5示出與圖3中的兩個單獨記憶體裝置310A和310B的組合晶片面積相比的記憶體裝置510的晶片面積的實例。注意，記憶體裝置310A和310B在圖5中並排示出以示出記憶體裝置310A和310B的組合面積。在該實例中，記憶體裝置510的面積大於記憶體裝置310A和310B中的每一個單獨取得的面積。這是因為記憶體裝置510之每一者位元單元包括用於資料冗餘的兩個熔絲，這增加了每個位元單元的面積。然而，記憶體裝置510的面積小於（例如，小18%）兩個單獨記憶體裝置310A和310B的組合面積，從而導致與圖3中所示的方法相比晶片面積的淨減小。這至少部分是由於記憶體裝置510具有一個周邊電路515而兩個單獨的記憶體裝置310A和310具有兩個單獨的周邊電路315A和315B的事實。
另外，記憶體裝置510消耗的功率小於記憶體裝置310A與310B的組合功率。這是因為記憶體裝置510使用一個周邊電路515從記憶體陣列512讀取資料，而記憶體裝置310A和310A使用兩個單獨周邊電路315A和315B從兩個單獨記憶體陣列312A和312B讀取資料的兩個副本，這消耗較多的功率。
圖6A示出記憶體裝置510的記憶體陣列512中的第一位元單元410-1和第二位元單元410-2的實例。在該實例中，用圖4A中所示的示例性位元單元410來實現第一位元單元410-1和第二位元單元410-2中的每一個（亦即，第一位元單元410-1和第二位元單元410-2中的每一個是位元單元410的單獨實例）。因此，上文提供的位元單元410的描述適用於第一位元單元410-1和第二位元單元410-2中的每一個。在圖6中的實例中，第一位元單元410-1和第二位元單元410-2在記憶體陣列512的同一列中。儘管圖6A中圖示兩個位元單元，但是應當理解，記憶體陣列512可以包括大量位元單元（例如，數千個位元單元）。
在該實例中，記憶體裝置510的周邊電路515包括控制電路630、讀取電路635、寫入驅動器640和選擇電路645。讀取電路635耦接到讀取位元線RBL，且寫入驅動器640耦接到寫入位元線WBL。控制電路630被配置為控制讀取電路635、寫入驅動器640和選擇電路645以執行寫入操作和讀取操作，如下文進一步論述。應理解，周邊電路515可包括圖6A中未圖示的額外部件。
第一位元單元410-1包括第一熔絲415-1、第二熔絲417-1、第一寫入存取開關420-1、第二寫入存取開關424-1和第一讀取存取開關430-1。第一熔絲415-1耦接在寫入位元線WBL和第一寫入存取開關420-1之間，並且第一寫入存取開關420-1耦接在第一熔絲415-1和接地端之間。第一寫入存取開關420-1的控制輸入端422-1耦接到第一寫入選擇線610。第二熔絲417-1耦接在寫入位元線WBL和第二寫入存取開關424-1之間，並且第二寫入存取開關424-1耦接在第二熔絲417-1和接地端之間。第二寫入存取開關424-1的控制輸入端426-1耦接到第二寫入選擇線612。第一讀取存取開關430-1耦接在第一熔絲415-1和讀取位元線RBL之間。第一讀取存取開關430-1的控制輸入端432-1耦接到第一讀取選擇線615。
第二位元單元410-2包括第三熔絲415-2、第四熔絲417-2、第三寫入存取開關420-2、第四寫入存取開關424-2和第二讀取存取開關430-2。第三熔絲415-2耦接在寫入位元線WBL和第三寫入存取開關420-2之間，第三寫入存取開關420-2連接在第三熔絲415-2和接地端之間。第三寫入存取開關420-2的控制輸入端422-2耦接到第三寫入選擇線620。第四熔絲417-2耦接在寫入位元線WBL和第四寫入存取開關424-2之間，第四寫入存取開關424-2耦接在第四熔絲417-2和接地端之間。第四寫入存取開關424-2的控制輸入端426-2耦接到第四寫入選擇線622。第二讀取存取開關430-2耦接在第三熔絲415-2和讀取位元線RBL之間。第二讀取存取開關430-2的控制輸入端432-2耦接到第二讀取選擇線625。
選擇電路645耦接到寫入選擇線610、612、620和622以及讀取選擇線615和625。如下文進一步論述，選擇電路645使用寫入選擇線610、612、620和622以及讀取選擇線615和625來控制位元單元410-1和410-2中的開關在寫入操作和讀取操作期間的接通/關斷狀態。
第一位元單元410-1的熔絲415-1到417-1以及第二位元單元410-2的熔絲415-2和417-2最初未熔斷。因此，在該實例中，每個位元單元410-1和410-2最初儲存位元值零。亦即，在該實例中，每個位元單元410-1和410-2預設儲存位元值零。
在某些態樣，位元單元410-1至410-2中的開關可用電晶體來實現。在這點上，圖6B圖示其中第一位元單元410-1中的開關420-1、424-1和430-1中的每一個分別用電晶體（例如NFET）450-1、452-1和454-1實現的實例。在該實例中，如圖6B所示，開關420-1、424-1和430-1中的每一個的控制輸入端422-1、426-1和432-1位於相應電晶體450-1、452-1和454-1的閘極。
在該實例中，選擇電路645可經由在第一寫入選擇線610上施加超過相應電晶體450-1的閾值電壓的選擇電壓來接通第一寫入存取開關420-1，並經由在第一寫入選擇線610上施加大約零伏來關斷第一寫入存取開關420-1。選擇電路645可經由在第二寫入選擇線612上施加超過相應電晶體452-1的閾值電壓的選擇電壓來接通第二寫入存取開關424-1，並經由在第二寫入選擇線612上施加大約零伏來關斷第二寫入存取開關424-1。選擇電路645可經由在第一讀取選擇線615上施加超過相應電晶體454-1的閾值電壓的選擇電壓來接通第一讀取存取開關430-1，並經由在第一讀取選擇線615上施加大約零伏來關斷第一讀取存取開關430-1。
圖6B亦示出其中第二位元單元410-2中的開關420-2、424-2和430-2中的每一個分別用電晶體450-2、452-2和454-2實現的實例。在該實例中，開關420-2、424-2和430-2中的每一個的控制輸入端422-2、426-2和432-2位於相應電晶體450-2、452-2和454-2的閘極，如圖6B中所示。
在該實例中，選擇電路645可經由在第三寫入選擇線620上施加超過相應電晶體450-2的閾值電壓的選擇電壓來接通第三寫入存取開關420-2，並經由在第三寫入選擇線620上施加大約零伏來關斷第三寫入存取開關420-2。選擇電路645可經由在第四寫入選擇線622上施加超過相應電晶體452-2的閾值電壓的選擇電壓來接通第四寫入存取開關424-2，並經由在第四寫入選擇線622上施加大約零伏來關斷第四寫入存取開關424-2。選擇電路645可經由在第二讀取選擇線625上施加超過相應電晶體454-2的閾值電壓的選擇電壓來接通第二讀取存取開關430-2，並經由在第二讀取選擇線625上施加大約零伏來關斷第二讀取存取開關430-2。
現在將根據某些態樣描述用於在第一位元單元410-1中寫入（亦即，程式設計）位元值一的示例性寫入操作。在寫入操作期間，經由熔斷第一位元單元410-1中的熔絲415-1和417-1兩者，將位元值一寫入第一位元單元410-1。
在某些態樣，在寫入操作期間，一次一個地熔斷第一熔絲415-1和第二熔絲417-1。在這些態樣，控制電路630指示選擇電路645選擇第一位元單元410-1以進行寫入（亦即，程式設計）。
為了熔斷第一熔絲415-1，選擇電路645經由選擇第一寫入選擇線610來接通（亦即，封閉）第一寫入存取開關420-1。關斷（亦即，斷開）第二寫入存取開關424-1和第一讀取存取開關430-1，其中未選擇第二寫入選擇線612和第一讀取選擇線615。關斷（亦即，斷開）第二位元單元410-2中的開關420-2、424-2和430-2，因為在該實例中未選擇第二位元單元410-2進行寫入。在這種情況下，未選擇第三寫入選擇線620、第四寫入選擇線622和第二讀取選擇線625。若額外位元單元（未圖示）與第一位元單元410-1和第二位元單元410-2處於記憶體陣列512的同一列中，則選擇電路645亦關斷這些位元單元中的開關。對於開關420-1、420-2、424-1、424-2、430-1和430-2用圖6B所示的電晶體（例如NFET）450-1、450-2、452-1、452-2、454-1和454-2實現的實例，選擇電路645可以經由在第一寫入選擇線610上施加選擇電壓（例如1.8 V）來接通第一寫入存取開關420-1，並且經由在其他選擇線上施加大約零伏來關斷其他開關。
隨後，寫入驅動器640可以用寫入電壓（例如，1.8V）驅動寫入位元線WBL，這使得寫入電流流過第一熔絲415-1。寫入電流流過第一熔絲415-1，因為第一寫入存取開關420-1（其被接通）將第一熔絲415-1耦接到接地端，從而建立經由第一熔絲415-1到接地端的電流路徑。寫入電流（例如20 mA）熔斷第一熔絲415-1，導致第一熔絲415-1的電阻顯著增加。圖7A圖示在寫入操作期間經由第一熔絲415-1的寫入電流的路徑710。
在第一熔絲415-1熔斷之後，選擇電路645經由選擇第二寫入選擇線612來接通第二寫入存取開關424-1。關斷（亦即，斷開）第一寫入存取開關420-1和第一讀取存取開關430-1，其中未選擇第一寫入選擇線610和第一讀取選擇線615。關斷（亦即，斷開）第二位元單元410-2中的開關420-2、424-2和430-2，因為在該實例中未選擇第二位元單元410-2進行寫入。在這種情況下，未選擇第三寫入選擇線620、第四寫入選擇線622和第二讀取選擇線625。若額外位元單元（未圖示）與第一位元單元410-1和第二位元單元410-2處於記憶體陣列512的同一列中，則選擇電路645亦關斷這些位元單元中的開關。對於開關420-1、420-2、424-1、424-2、430-1和430-2用圖6B所示的電晶體450-1、450-2、452-1、452-2、454-1和454-2實現的實例，選擇電路645可以經由在第二寫入選擇線612上施加選擇電壓（例如，1.8V）來接通第二寫入存取開關424-1，並且經由在其他選擇線上施加大約零伏來關斷其他開關。
隨後，寫入驅動器640可以用寫入電壓（例如，1.8V）驅動寫入位元線WBL，這使得寫入電流流過第二熔絲417-1。寫入電流流過第二熔絲417-1，因為第二寫入存取開關424-1（其被接通）將第二熔絲417-1耦接到接地端，從而建立經由第二熔絲417-1到接地端的電流路徑。寫入電流（例如，20 mA）熔斷第二熔絲417-1。圖7B圖示在寫入操作期間經由第二熔絲417-1的寫入電流的路徑720。
因此，將兩個熔絲415-1和417-1都熔斷，以在第一位元單元410-1中儲存位元值一。如前述，熔斷第一位元單元410-1的兩個熔絲415-1和417-1提供了提高讀取準確性的資料冗餘。亦可經由重複上述寫入操作但顛倒第一位元單元410-1和第二位元單元410-2的角色來用位元值一程式設計第二位元單元410-2。
圖8示出其中用圖6B中所示的電晶體450-1、450-2、452-1、452-2、454-1和454-2來實現開關420-1、420-2、424-1、424-2、430-1和430-2的實例的寫入操作期間的示例性波形。圖8中的波形包括第一寫入選擇線610（標記為「WL_L」）、第二寫入選擇線612（標記為「WL_R」）、第一讀取選擇線615（標記為「RWL」）、讀取位元線RBL和寫入位元線WBL的示例性電壓波形。圖8中的波形亦包括用於寫入位元線WBL的示例性電流波形（標記為「i_WBL」）。
在該實例中，選擇電路645將第一讀取選擇線615保持在大約零伏，以關斷第一讀取存取開關430-1。寫入驅動器640在T0的持續時間內在寫入位元線WBL上施加寫入電壓（標記為「Vwrite」）。寫入電壓可以是1.8 V或另一電壓。選擇電路645在T1的持續時間內在第一寫入選擇線610上施加選擇電壓（標記為「用於寫入的Vdd」）以接通第一寫入存取開關420-1。持續時間T1在持續時間T0內。第一寫入存取開關420-1的接通使得寫入電流（標記為「用於第一熔絲的Iwrite」）流過寫入位元線WBL以熔斷第一熔絲415-1。在第一熔絲415-1熔斷之後，選擇電路645在T2的持續時間內在第二寫入選擇線612上施加選擇電壓（標記為「用於寫入的Vdd」）以接通第二寫入存取開關424-1。持續時間T2在持續時間T0內且在持續時間T1之後。第二寫入存取開關424-1的接通使得寫入電流（標記為「用於第二熔絲的Iwrite」）流過寫入位元線WBL以熔斷第二熔絲417-1。
在上述實例中，第一熔絲415-1和第二熔絲417-1在第一熔絲415-1首先熔斷的時間一次一個地熔斷。然而，應當理解，本案內容不限於首先熔斷第一熔絲415-1。例如，順序可以顛倒，其中首先熔斷第二熔絲417-1。
儘管在上述實例中一次一個地熔斷第一熔絲415-1和第二熔絲417-1，但是應當理解，在其他實施方式中，可以同時熔斷第一熔絲415-1和第二熔絲417-1。例如，選擇電路645可以在第一讀取存取開關430-1關斷的同時接通第一寫入存取開關420-1和第二寫入存取開關424-1，並且同時熔斷熔絲415-1和417-1。在該實中，寫入驅動器640可能需要向寫入位元元線WBL提供更大的寫入電流，以便同時熔斷熔絲415-1和417-1。
現在將根據某些態樣描述用於讀取第一位元單元410-1的示例性讀取操作。
為了讀取第一位元單元410-1，控制電路630指示選擇電路645選擇第一位元單元410-1進行讀取。作為回應，選擇電路645接通第一讀取存取開關430-1，接通第二寫入存取開關424-2，並且關斷第一寫入存取開關420-1。選擇電路645亦關斷第二位元單元410-2中的開關420-2、424-2和430-2（其未被選擇進行讀取）。若額外位元單元（未圖示）與第一位元單元410-1和第二位元單元410-2處於記憶體陣列512的同一列中，則選擇電路645亦關斷這些位元單元中的開關。
對於開關420-1、420-2、424-1、424-2、430-1和430-2用圖6B所示的電晶體450-1、450-2、452-1、452-2、454-1和454-2實現的實例，選擇電路645可以經由在第一讀取選擇線615上施加選擇電壓（例如，1.2V）來接通第一讀取存取開關430-1，經由在第二寫入選擇線612上施加選擇電壓（例如，1.2 V）來接通第二寫入存取開關424-1，並且經由在第一寫入選擇線610上施加大約零伏來關斷第一寫入存取開關420-1。
在讀取操作期間，寫入位元線WBL是浮動的。例如，控制電路630可以經由斷開寫入驅動器640和寫入位元線WBL之間的開關（未圖示）來使寫入位元線WBL浮動。
隨後，讀取電路635可以將感測電流發送到讀取位元線RBL中。感測電流流過圖9所示的電流路徑910中的第一位元單元410-1的第一熔絲415-1和第二熔絲417-1。感測電流不流入第二位元單元410-2，因為第二位元單元410-2的讀取存取開關430-2關斷。感測電流可以比用於熔斷熔絲的寫入電流小得多。
在該實例中，流過第一熔絲415-1和第二熔絲417-1的感測電流在讀取位元線RBL上產生讀取電壓（標記為「Vread」），該讀取電壓近似地與第一熔絲415-1和第二熔絲417-1的串聯電阻成比例。讀取電路635經由感測讀取位元線RBL上的讀取電壓來感測第一熔絲415-1與第二熔絲417-1的串聯電阻。第一熔絲415-1和第二熔絲417-1的串聯電阻越高，讀取位元線RBL上的讀取電壓就越高。
隨後，讀取電路635將所感測的讀取電壓與對應於參考電阻的參考電壓進行比較。當第一熔絲415-1和第二熔絲417-1的串聯電阻高於參考電阻時，所感測的讀取電壓高於參考電壓，而當第一熔絲415-1和第二熔絲417-1的串聯電阻低於參考電阻時，所感測的讀取電壓低於參考電壓。若所感測的讀取電壓高於參考電壓，則讀取電路635輸出指示讀取位元值一的一。若所感測的讀取電壓低於參考電壓，則讀取電路635輸出指示讀取位元值零的零。
圖10圖示根據某些態樣的讀取電路635的示例性實施方式。在該實例中，讀取電路635包括讀出放大器1010和比較器1020。在某些態樣，讀出放大器1010可以用電流讀出放大器來實現。
讀出放大器1010具有輸入端1012、第一輸出端1014和第二輸出端1016。輸入端1012耦接到讀取位元線RBL。比較器1020具有第一輸入端1022、第二輸入端1024和輸出端1026。比較器1020的第一輸入端1022耦接到讀出放大器1010的第一輸出端1014，並且比較器1020的第二輸入端1024耦接到讀出放大器1010的第二輸出端1016。比較器1020的輸出端1026可耦接到緩衝器（未圖示）。
經由第一啟用訊號（標記為「比較器_en」）選擇性地啟用或停用比較器1020。當被啟用時，比較器1020被配置為將第一輸入端1022處的電壓與第二輸入端1024處的電壓進行比較，並基於該比較在輸出端1026處輸出一或零。如下文進一步論述的，比較器1020的輸出提供讀取位元的位元值。在圖10的實例中，比較器1020由電壓鎖存讀出放大器（VLSA）實現，VLSA的正輸入端耦接到第一輸入端1022，而VLSA的負輸入端耦接到第二輸入端1024。
經由第二啟用訊號（標記為「sa_en」）選擇性地啟用或停用讀出放大器1010。當被停用時，讀出放大器1010被配置為將讀取位元元線RBL拉至接地。當被啟用時，讀出放大器1010執行用於讀出讀取位元線RBL上的位元單元中的所選位元單元的串聯電阻的操作，如下文進一步論述的。第一啟用訊號和第二啟用訊號可以由控制電路630（圖6A或圖6B中所示）控制。
當讀取電路635不執行讀取操作時，控制電路630可使用第一啟用訊號和第二啟用訊號停用讀出放大器1010和比較器1020。在這種情況下，讀出放大器1010將讀取位元線RBL拉至接地。
為了讀取儲存在第一位元單元410-1中的位元值，控制電路630指示選擇電路645選擇第一位元單元410-1進行讀取。如上文所論述的，選擇電路645經由接通第一讀取存取開關430-1和第二寫入存取開關424-1來選擇第一位元單元410-1進行讀取。
控制電路630隨後可以啟用讀出放大器1010和比較器1020以讀取儲存在第一位元單元410-1中的位元。當被啟用時，讀出放大器1010經由輸入端1012用感測電流（標記為「Isense」）驅動讀取位元線。感測電流流過圖9所示的電流路徑910中的第一位元單元410-1的第一熔絲415-1和第二熔絲417-1。流過第一位元單元410-1的第一熔絲415-1和第二熔絲417-1的感測電流在讀取位元線RBL上產生讀取電壓（標記為「Vread」），其近似地與第一熔絲415-1和第二熔絲417-1的串聯電阻成比例。讀出放大器1010感測放大器1010的輸入端1012處的讀取電壓。
讀出放大器1010放大所感測的讀取電壓以產生輸出讀取電壓（標記為「data_out」），並在讀出放大器1010的第一輸出端1014處輸出該輸出讀取電壓。讀出放大器1010產生對應於參考電阻的輸出參考電壓（標記為「ref_out」），並在第二輸出端1016處輸出該輸出參考電壓。當第一位元單元410-1中的第一熔絲415-1和第二熔絲417-1的串聯電阻高於參考電阻時，輸出讀取電壓高於輸出參考電壓，而當第一位元單元410-1中的第一熔絲415-1和第二熔絲417-1的串聯電阻低於參考電阻時，輸出讀取電壓低於輸出參考電壓。
比較器1020在第一輸入端1022接收輸出讀取電壓，在第二輸入端1024接收輸出參考電壓，並將輸出讀取電壓與輸出參考電壓進行比較。若輸出讀取電壓高於輸出參考電壓，指示第一熔絲415-1和第二熔絲417-1的串聯電阻高於參考電阻，則比較器1020輸出一，指示讀取位元值為一。若輸出讀取電壓低於輸出參考電壓，指示第一熔絲415-1和第二熔絲417-1的串聯電阻低於參考電阻，則比較器1020輸出一，指示讀取位元值為零。
讀取電路635可重複以上操作以讀取耦接到讀取位元線RBL的包括第二位元單元410-2的其他位元單元。
圖11圖示根據某些態樣的讀出放大器1010的示例性實施方式。在該實例中，讀出放大器1010包括啟用開關1110、電流鏡1120、第一電晶體1140、第二電晶體1145、第一放電開關1150、第二放電開關1155和參考電阻器（標記為「Rref」）。
啟用開關1110耦接在電壓源軌和電流鏡1120之間。啟用開關1110由上述第二啟用訊號（標記為「sa_en」）控制。在圖11的實例中，啟用開關1110用p型場效應電晶體（PFET）實現，其中將第二啟用訊號施加到PFET的閘極。在該實例中，啟用開關1110在第二啟用訊號為低時接通，並且在第二啟用訊號為高時關斷。
電流鏡1120具有第一端子1132和第二端子1135。當啟用開關1110接通時，電流鏡1120被配置為將流過第二端子1135的電流鏡像到第一端子1132。在圖11的實例中，電流鏡1120包括第一電流鏡電晶體1125和第二電流鏡電晶體1130，其中電流鏡電晶體1125和1130中的每一個用p型場效應電晶體（PFET）來實現。第一電流鏡電晶體1125的源極耦接到啟用開關1110，且第一電流鏡電晶體1125的汲極耦接到第一端子1132。第二電流鏡電晶體1130的源極耦接到啟用開關1110，第二電流鏡電晶體1130的閘極耦接到第一電流鏡電晶體1125的閘極，且第二電流鏡電晶體1130的汲極耦接到第二端子1135。第二電流鏡電晶體1130的汲極亦耦接到第二電流鏡電晶體1130的閘極。
第一電晶體1140耦接在電流鏡1120的第一端子1132和讀出放大器1010的輸入端1012之間，該輸入端耦接到讀取位元線RBL。在圖11的實例中，第一電晶體1140是被配置為共閘放大器的n型場效應電晶體（NFET），其中第一電晶體1140的汲極耦接到電流鏡1120的第一端子1132，第一電晶體1140的閘極由偏置電壓（標記為「Vbias」）偏置，並且第一電晶體1140的源極耦接到讀出放大器1010的輸入端1012。
第二電晶體1145耦接在電流鏡1120的第二端子1135和參考電阻器Rref之間。在圖11的實例中，第二電晶體1145是被配置為共閘放大器的n型場效應電晶體（NFET），其中第二電晶體1145的汲極耦接到電流鏡1120的第二端子1135，第二電晶體1145的閘極由偏置電壓（標記為「Vbias」）偏置，並且第二電晶體1145的源極耦接到參考電阻器Rref。
參考電阻器Rref耦接在第二電晶體1145和接地端之間。參考電阻器Rref的電阻提供了上述參考電阻。在某些態樣，用具有可程式設計電阻的可變電阻器來實現參考電阻器Rref，以允許對參考電阻進行程式設計。
第一放電開關1150耦接在讀出放大器1010的輸入端1012和接地端之間，且第二放電開關1155耦接在參考電阻器Rref和接地端之間。在圖11的實例中，第一放電開關1150和第二放電開關1155中的每一個皆用NFET來實現，並且由輸入到NFET的閘極的放電控制訊號（標記為「disch」）來控制。
現在將根據本案內容的某些態樣描述讀出放大器1010的示例性操作。
當沒有執行讀取操作時，控制電路630使用第二啟用訊號停用讀出放大器1010。控制電路630亦使用放電控制訊號接通第一放電開關1150和第二放電開關1155。這導致第一放電開關1150將讀出放大器1010的輸入端1012拉至接地。由於輸入端1012耦接到讀取位元線RBL，讀取位元線RBL亦被拉至接地。第二放電開關1155將參考電阻器Rref處的電壓拉至接地。
為了讀取儲存在第一位元單元410-1（圖10中所示）中的位元值，控制電路630指示選擇電路645選擇第一位元單元410-1進行讀取。如上文所論述的，選擇電路645經由選擇第一讀取選擇線615和第二寫入選擇線612來選擇第一位元單元410-1進行讀取。
控制電路630接著使用第二啟用訊號接通啟用開關1110以啟用讀出放大器1010。控制電路630亦關斷第一放電開關1150和第二放電開關1155。
啟用開關1110的接通允許參考電流（標記為「Iref」）經由啟用開關1110、第二電流鏡電晶體1130和第二電晶體1145流過參考電阻器Rref。流過參考電阻器Rref的參考電流在參考電阻器Rref兩端產生參考電壓（標記為「Vref」），其中參考電壓近似與參考電阻成比例。第二電晶體1145（其被配置作為共閘放大器）放大參考電壓Vref以在第二電晶體1145的耦接到讀出放大器1010的第二輸出端1016的汲極處產生輸出參考電壓（標記為「ref_out」）。
電流鏡1120將參考電流鏡像到電流鏡1120的第一端1132，這使得感測電流（標記為「Isense」）近似等於參考電流。感測電流流過第一電流鏡電晶體1125和第一電晶體1140。
感測電流經由輸入端1012流入讀取位元線RBL。感測電流流過圖9所示的電流路徑910中的第一位元單元410-1的第一熔絲415-1和第二熔絲417-1。流過第一位元單元410-1的第一熔絲415-1和第二熔絲417-1的感測電流在讀取位元線RBL上產生讀取電壓（標記為「Vread」），其近似與第一熔絲415-1和第二熔絲417-1的串聯電阻成比例。
第一電晶體1140放大讀出放大器1010的輸入端1012處的讀取電壓以在第一電晶體1140的耦接到讀出放大器1010的第一輸出端1014的汲極處產生輸出讀取電壓（標記為「data_out」）。
在該實例中，當讀取電壓高於參考電壓Vref時，輸出讀取電壓高於輸出參考電壓。當第一位元單元410-1中的第一熔絲415-1和第二熔絲417-1的串聯電阻高於參考電阻器Rref的電阻（亦即，參考電阻）時，讀取電壓高於參考電壓Vref。因此，當第一位元單元410-1中的第一熔絲415-1和第二熔絲417-1的串聯電阻高於參考電阻時，輸出讀取電壓高於輸出參考電壓，指示位元值為一。
當讀取電壓低於參考電壓Vref時，輸出讀取電壓低於輸出參考電壓。當第一位元單元410-1中的第一熔絲415-1和第二熔絲417-1的串聯電阻低於參考電阻器Rref的電阻（亦即，參考電阻）時，讀取電壓低於參考電壓Vref。因此，當第一位元單元410-1中的第一熔絲415-1和第二熔絲417-1的串聯電阻低於參考電阻時，輸出讀取電壓低於輸出參考電壓，指示位元值為零。
第一電晶體1140和第二電晶體1145亦分別限制輸入端1012處的讀取電壓和參考電阻器Rref兩端的參考電壓Vref。這是因為第一電晶體1140的源極（其耦接到輸入端1012）處的最大電壓低於偏置電壓（標記為「Vbias」）減去第一電晶體1140的閾值電壓，且第二電晶體1145的源極（其耦接到參考電阻器Rref）處的最大電壓低於偏置電壓減去第二電晶體1145的閾值電壓。
經由限制讀出放大器1010的輸入端1012處的讀取電壓，第一電晶體1140限制讀取位元線RBL上的讀取電壓。這樣做可以防止讀取位元線RBL上的電位在讀取操作期間變得過高，過高可能導致位元單元中未熔斷的一個或兩個熔絲意外熔斷。讀取電壓的電壓限制由偏置電壓和第一電晶體1140的閾值電壓設置。
以上使用熔斷的熔絲表示位元值一且未熔斷的熔絲表示位元值零的實例來描述本案內容的各態樣。然而，應理解，本案內容亦可以應用於熔斷的熔絲表示位元值零且未熔斷的熔絲表示位元值一的實例。
因此，一般來說，在位元單元（例如，位元單元410-1）的讀取操作期間，讀取電路635在所感測的位元單元的串聯電阻高於參考電阻時讀取第一位元值，且在所感測的位元單元的串聯電阻低於參考電阻時讀取第二位元值（例如，讀取電路635在讀取電壓高於參考電壓時讀取第一位元值，且在讀取電壓低於參考電壓時讀取第二位元值）。第一位元值可以是一，第二位元值可以是零，反之亦然。
儘管以上使用熔絲的實例論述了本案內容的各態樣，但是應當理解，本案內容不限於該實例。一般來說，本案內容的各態樣可應用於其中經由感測記憶體元件的電阻來讀取儲存在記憶體元件中的位元值的其他類型的記憶體元件。就這一點來說，圖12示出其中位元單元410-1和410-2包括記憶體元件1215-1、1217-1、1215-2和1217-2的實例。每個記憶體元件可用熔絲（例如，熔絲415-1、417-1、415-2和417-2中的相應一個）、反熔絲、快閃記憶體元件、電阻式隨機存取記憶體（RRAM）元件、磁阻式隨機存取記憶體（MRAM）元件、相變隨機存取記憶體（PRAM）元件或另一類型的記憶體元件來實現。
在該實例中，第一位元單元410-1包括第一記憶體元件1215-1、第二記憶體元件1217-1、第一寫入存取開關420-1、第二寫入存取開關424-1和第一讀取存取開關430-1。第一記憶體元件1215-1耦接在寫入位元線WBL和第一寫入存取開關420-1之間，而第一寫入存取開關420-1耦接在第一記憶體元件1215-1和接地端之間。第一寫入存取開關420-1的控制輸入端422-1耦接到第一寫入選擇線610。如圖12所示，第一記憶體元件1215-1的一端或端子耦接到寫入位元線WBL，第一記憶體元件1215-1的另一端或端子耦接到第一寫入存取開關420-1。
第二記憶體元件1217-1耦接在寫入位元線WBL和第二寫入存取開關424-1之間，第二寫入存取開關424-1耦接在第二記憶體元件1217-1和接地端之間。第二寫入存取開關424-1的控制輸入端426-1耦接到第二寫入選擇線612。如圖12所示，第二記憶體元件1217-1的一端或端子耦接到寫入位元線WBL，第二記憶體元件1217-1的另一端或端子耦接到第二寫入存取開關424-1。
第一讀取存取開關430-1耦接在第一記憶體元件1215-1和讀取位元線RBL之間。第一讀取存取開關430-1的控制輸入端432-1耦接到第一讀取選擇線615。第一讀取存取開關430-1可與第一寫入存取開關420-1耦接到第一記憶體元件1215-1的同一端或端子，如圖12所示。
第二位元單元410-2包括第三記憶體元件1215-2、第四記憶體元件1217-2、第三寫入存取開關420-2、第四寫入存取開關424-2和第二讀取存取開關430-2。第三記憶體元件1215-2耦接在寫入位元線WBL與第三寫入存取開關420-2之間，而第三寫入存取開關420-2耦接在第三記憶體元件1215-2和接地端之間。第三寫入存取開關420-2的控制輸入端422-2耦接到第三寫入選擇線620。如圖12所示，第三記憶體元件1217-2的一端或端子耦接到寫入位元線WBL，第三記憶體元件1217-2的另一端或端子耦接到第三寫入存取開關420-2。
第四記憶體元件1217-2耦接在寫入位元線WBL和第四寫入存取開關424-2之間，第四寫入存取開關424-2連接在第四記憶體元件1217-2和接地端之間。第四寫入存取開關424-2的控制輸入端426-2耦接到第四寫入選擇線622。如圖12所示，第四記憶體元件1217-2的一端或端子耦接到寫入位元線WBL，第四記憶體元件1217-2的另一端或端子耦接到第四寫入存取開關424-2。
第二讀取存取開關430-2耦接在第三記憶體元件1215-2和讀取位元線RBL之間。第二讀取存取開關430-2的控制輸入端432-2耦接到第二讀取選擇線625。第二讀取存取開關430-2可以與第三寫入存取開關420-2耦接到第三記憶體元件1215-2的同一端或端子，如圖12所示。
如上文所論述的，記憶體元件1215-1、1217-1、1215-2和1217-2可以分別用熔絲415-1、417-1、415-2和417-2或其中經由感測記憶體元件的電阻來讀取儲存在記憶體元件中的位元值的其他類型的記憶體元件來實現。可使用上文所論述的示例性寫入操作或其他寫入操作中的任一個來程式設計記憶體元件1215-1、1217-1、1215-2和1217-2。
為了讀取位元單元410-1，控制電路630指示選擇電路645選擇第一位元單元410-1進行讀取。作為回應，選擇電路645接通第一讀取存取開關430-1，接通第二寫入存取開關424-2，並且關斷第一寫入存取開關420-1。在讀取操作期間，寫入位元線WBL可以是浮動的。
隨後，讀取電路635可以將感測電流發送到讀取位元線RBL中。感測電流流過第一位元單元410-1的第一記憶體元件1215-1和第二記憶體元件1217-1。感測電流 不流入第二位元單元410-2，因為第二位元單元410-2的讀取存取開關430-2被關斷。
在該實例中，流過第一記憶體元件1215-1和第二記憶體元件1217-1的感測電流在讀取位元線RBL上產生讀取電壓，該讀取電壓近似與第一記憶體元件1215-1和第二記憶體元件1217-1的串聯電阻成比例。讀取電路635經由感測讀取位元線RBL上的讀取電壓來感測第一記憶體元件1215-1和第二記憶體元件1217-1的串聯電阻。
隨後，讀取電路635將所感測的讀取電壓與對應於參考電阻的參考電壓進行比較。在該實例中，若讀取電壓高於參考電壓，則讀取電路635可以讀取一，並且若讀取電壓低於參考電壓，則讀取零，反之亦然。
儘管為了便於論述，圖6A、6B和12圖示記憶體陣列512的一列的實例，但是應當理解，記憶體陣列512可以包括多列。每列可包括相應的寫入位元線WBL、相應的讀取位元線RBL和耦接到相應的寫入位元線WBL和讀取位元線RBL的多個位元單元，其中每個位元單元可用圖4A、圖4B或圖12中所示的示例性位元單元410來實現(例如，每個位元單元是位元單元410的單獨實例)。
亦應理解，周邊電路515可包括多個讀取電路，其中讀取電路中的每一個可用圖10和11中所示的讀取電路635的示例性實施方式中的任一個來實現。在一個實例中，周邊電路515中的讀取電路中的每一個可用於讀取記憶體陣列512中的相應列中的位元單元，其中讀取電路耦 接到相應列的讀取位元線RBL。在另一實例中，周邊電路515中的讀取電路中的每一個可用於讀取記憶體陣列512中的相應一對列中的位元單元。在該實例中，每個讀取電路可使用開關一次選擇性地耦接到相應一對列的讀取位元線中的一個。
圖13圖示根據本案內容的某些態樣的其中可以使用本案內容的各態樣的系統1305的實例。系統1305可併入行動設備(例如，手持機)中。在該實例中，系統1305包括記憶體裝置510、處理器1310、第二記憶體裝置1315、第三記憶體裝置1320和暫存器1330。第二記憶體裝置1315可包括唯讀記憶體(ROM)、快閃記憶體、硬碟、固態驅動器或其任何組合。第三記憶體裝置1320可包括隨機存取記憶體、快閃記憶體或另一類型的可重寫記憶體裝置。
處理器1310耦接到記憶體裝置510、第二記憶體裝置1315、第三記憶體裝置1320和暫存器1330。關於記憶體裝置510，處理器1310可耦接到記憶體裝置510的周邊電路515中的一或多個讀取電路(例如，讀取電路635)以讀取儲存在記憶體裝置510的記憶體陣列512中的位元(例如，安全金鑰、系統設置等)。
在一個實例中，第二記憶體裝置1315可以儲存一或多個引導載入程式及/或其他程式(亦稱為圖像)。在該實例中，處理器1310可從第二記憶體裝置1315讀取引導載入程式或其他程式的數位簽章，讀取儲存在記憶體裝置 510中的安全金鑰，且在認證程式中使用安全金鑰來驗證引導載入程式或其他程式的數位簽章。若驗證了數位簽章，則處理器1310可以將引導載入程式或其他程式載入到第三記憶體裝置1320及/或另一記憶體裝置(未圖示)。在該實例中，記憶體裝置510中的內建資料冗餘改進了儲存在記憶體裝置510中用於認證引導載入程式或其他程式的安全金鑰的完整性。引導載入程式可以被配置為在引導期間執行系統1305的引導操作。
在另一實例中，處理器1310可以從記憶體裝置510讀取系統設置，並且將系統設置載入到暫存器1330中。暫存器1330可以耦接到系統1305中的一或多個裝置(未圖示)，其中根據儲存在暫存器1330中的系統設置來配置一或多個裝置。
圖14圖示根據本案內容的某些態樣的操作位元單元的方法。位元單元(例如，位元單元410-1)包括耦接到寫入位元線(例如，WBL)的第一記憶體元件(例如，第一記憶體元件1215-1)、耦接在第一記憶體元件和接地端之間的第一寫入存取開關(例如，第一寫入存取開關420-1)、耦接到寫入位元線的第二記憶體元件(例如，第二記憶體元件1217-2)、耦接在第二記憶體元件和接地端之間的第二寫入存取開關(例如，第二寫入存取開關424-1)、以及耦接在第一記憶體元件和讀取位元線之間的讀取存取開關(例如，讀取存取開關430-1)。
在方塊1410處，接通讀取存取開關和第二寫入存取開關。例如，可以由選擇電路645接通讀取存取開關和第二寫入存取開關。對於其中每個開關用相應的電晶體(例如，電晶體452-1和454-1中相應的一個)實現的實例，選擇電路645可以經由在耦接到讀取存取開關的控制輸入端的讀取選擇線(例如，讀取選擇線615)上施加選擇電壓(例如，1.2V)來接通讀取存取開關，並且選擇電路645可以經由在耦接到第二寫入存取開關的控制輸入端的寫入選擇線(例如，第二寫入選擇線612)上施加選擇電壓(例如，1.2V)來接通第二寫入存取開關。
在方塊1420處，關斷第一寫入存取開關。例如，可以由選擇電路645關斷第一寫入存取開關。對於其中第一寫入存取開關用電晶體(例如，電晶體450-1)實現的實例，選擇電路645可以經由在耦接到第一寫入存取開關的控制輸入端的寫入選擇線(例如，第一寫入選擇線610)上施加零伏來關斷第一寫入存取開關。
在方塊1430處，經由讀取位元線感測第一記憶體元件和第二記憶體元件的串聯電阻。例如，可以由讀取電路635感測第一記憶體元件和第二記憶體元件的串聯電阻。
在某些態樣，感測第一記憶體元件和第二記憶體元件的串聯電阻可以包括向讀取位元線發送感測電流(例如，Isense)，並且感測讀取位元線上的讀取電壓(例如，Vread)。該方法亦可包括若讀取電壓高於參考電壓則讀 取第一位元值(例如，一)，且若電壓低於參考電壓則讀取第二位元值(例如，零)。
應當理解，本案內容不限於以上用於描述本案內容的各態樣的示例性術語。例如，電熔絲亦可以被稱為電子熔絲、電可程式設計熔絲、可熔鏈或另一術語。在另一實例中，位元單元亦可稱為記憶體單元或另一術語。在另一實例中，記憶體陣列亦可稱為記憶體塊。在另一實例中，選擇電路亦可被稱為行解碼器或另一術語。
使用諸如「第一」、「第二」等的名稱對本文中的元件的任何引用一般不限制那些元件的數量或順序。相反，這些名稱在本文中用作區分兩個或更多元件或元件實例的便利方式。因此，對第一和第二元件的引用並不意味著僅可以使用兩個元件，或者第一元件必須在第二元件之前。
在本案內容內，詞語「示例性」用於表示「用作實例、例子或說明」。本文描述為「示例性」的任何實施方式或態樣不一定被解釋為比本案內容的其他態樣更優選或有利。同樣，術語「態樣」不要求本案內容的所有態樣包括所論述的特徵、優點或操作模式。如本文關於該值或性質所用的，術語「大約」意欲指示在該值或性質的10%內。
提供本案內容的先前描述以使得本發明所屬領域中任何具有通常知識者能夠製造或使用本案內容。本發明所屬領域中具有通常知識者將容易明白對本案內容的各種 修改，且本文所界定的一般原理可在不脫離本案內容的精神或範疇的情況下應用於其他變化。因此，本案內容無意限於本文中所描述的實例，而是應被賦予與本文中所揭示的原理和新穎特徵一致的最廣範疇。
在下文中，描述了本案內容的進一步實施方式。
實施方式1、一種位元元單元，包括：第一記憶體元件，耦接到寫入位元線；第一寫入存取開關，耦接在該第一記憶體元件和接地端之間；第二記憶體元件，耦接到該寫入位元線；第二寫入存取開關，耦接在該第二記憶體元件和接地端之間；讀取存取開關，耦接在該第一記憶體元件和該讀取位元線之間，其中該讀取存取開關的控制輸入端耦接到讀取選擇線。
實施方式2、根據實施方式1之位元元單元，其中該第一記憶體元件包括第一熔絲，且該第二記憶體元件包括第二熔絲。
實施方式3、根據實施方式1或2之位元元單元，其中該第一寫入存取開關的大小是該讀取存取開關的大小的至少兩倍。
實施方式4、根據實施方式1至3中任一項所述的位元單元，其中該位元單元被整合在包括多個位元單元的記憶體陣列中。
實施方式5、根據實施方式1至4中任一項所述的位元單元，其中該第一寫入存取開關的控制輸入端耦接到第一寫入選擇線，並且該第二寫入存取開關的控制輸入端耦接到第二寫入選擇線。
實施方式6、一種記憶體裝置，包括：第一位元單元，其中該第一位元單元包括：第一記憶體元件，耦接到寫入位元線；第一寫入存取開關，耦接在該第一記憶體元件和接地端之間；第二記憶體元件，耦接到該寫入位元線；第二寫入存取開關，耦接在該第二記憶體元件和接地端之間；第一讀取存取開關，耦接在該第一記憶體元件和讀取位元線之間，其中該第一讀取存取開關的控制輸入端耦接到第一讀取選擇線；及讀出放大器，耦接到該讀取位元線。
實施方式7、根據實施方式6之記憶體裝置，亦包括耦接到該讀出放大器的比較器。
實施方式8、根據實施方式6或7之記憶體裝置，其中該比較器包括電壓鎖存讀出放大器。
實施方式9、根據實施方式6至8中任一項所述的記憶體裝置，其中該讀出放大器包括電流讀出放大器。
實施方式10、根據實施方式6至9中任一項所述的記憶體裝置，亦包括耦接到寫入位元線的寫入驅動器。
實施方式11、根據實施方式6至10中任一項所述的記憶體裝置，其中該第一記憶體元件包括第一熔絲，並且該第二記憶體元件包括第二熔絲。
實施方式12、根據實施方式6至11中任一項所述的記憶體裝置，其中該第一寫入存取開關的大小是讀取存取開關的大小的至少兩倍
實施方式13、根據實施方式6至12中任一項所述的記憶體裝置，其中該第一寫入存取開關的控制輸入端耦接到第一寫入選擇線，並且該第二寫入存取開關的控制輸入端耦接到第二寫入選擇線。
實施方式14、根據實施方式13之記憶體裝置，亦包括耦接到該第一寫入選擇線、該第二寫入選擇線和該第一讀取選擇線的選擇電路。
實施方式15、根據實施方式6至14中任一項所述的記憶體裝置，亦包括第二位元單元，其中該第二位元單元包括： 第三記憶體元件，耦接到該寫入位元線； 第三寫入存取開關，耦接在該第三記憶體元件和接地端之間； 第四記憶體元件，耦接到該寫入位元線； 第四寫入存取開關，耦接在該第四記憶體元件和接地端之間；及 第二讀取存取開關，耦接在該第三記憶體元件和該讀取位元線之間，其中該第二讀取存取開關的控制輸入端耦接到第二讀取選擇線。
實施方式16、根據實施方式15之記憶體裝置，其中該第一寫入存取開關的控制輸入端耦接到第一寫入選擇線，該第二寫入存取開關的控制輸入端耦接到第二寫入選擇線，該第三寫入存取開關的控制輸入端耦接到第三寫入選擇線，且該第四寫入存取開關的控制輸入端耦接到第四寫入選擇線。
實施方式17、根據實施方式16之記憶體裝置，亦包括耦接到該第一寫入選擇線、該第二寫入選擇線、該第三寫入選擇線、該第四寫入選擇線、該第一讀取選擇線和該第二讀取選擇線的選擇電路。
實施方式18、一種系統，包括： 第一記憶體裝置，其中該第一記憶體裝置包括： 位元單元，其中該位元單元包括： 第一記憶體元件，耦接到寫入位元線； 第一寫入存取開關，耦接在該第一記憶體元件和接地端之間； 第二記憶體元件，耦接到該寫入位元線； 第二寫入存取開關，耦接在該第二記憶體元件和接地端之間； 讀取存取開關，耦接在該第一記憶體元件和該讀取位元線之間，其中該讀取存取開關的控制輸入端耦接到讀取選擇線；及 讀取電路，耦接到該讀取位元線；及 處理器，耦接到該讀取電路。
實施方式19、根據實施方式18之系統，亦包括耦接到該處理器的暫存器。
實施方式20、根據實施方式18或19之系統，亦包括耦接到該處理器的第二記憶體裝置。
實施方式21、根據實施方式20之系統，其中該第二記憶體裝置包括唯讀記憶體（ROM）、快閃記憶體、硬碟或固態驅動器。
實施方式22、根據實施方式18至21中任一項所述的系統，其中該第一記憶體元件包括第一熔絲，並且該第二記憶體元件包括第二熔絲。
實施方式23、一種操作位元單元的方法，該位元單元包括耦接到寫入位元線的第一記憶體元件、耦接在該第一記憶體元件和接地端之間的第一寫入存取開關、耦接到該寫入位元線的第二記憶體元件、耦接在該第二記憶體元件和接地端之間的第二寫入存取開關、以及耦接在該第一記憶體元件和讀取位元線之間的讀取存取開關，該方法包括： 接通該讀取存取開關和該第二寫入存取開關； 關斷該第一寫入存取開關；及 經由該讀取位元線感測該第一記憶體元件和該第二記憶體元件的串聯電阻。
實施方式24、根據實施方式23之方法，亦包括： 若所感測的電阻高於參考電阻，則讀取第一位元值；及 若所感測的電阻低於該參考電阻，則讀取第二位元值。
實施方式25、根據實施方式23或24之方法，其中感測該第一記憶體元件和該第二記憶體元件的串聯電阻包括： 將感測電流發送到該讀取位元線；及 感測該讀取位元線上的讀取電壓。
實施方式26、根據實施方式25之方法，亦包括： 若讀取電壓高於參考電壓，則讀取第一位元值；及 若該電壓低於該參考電壓，則讀取第二位元值。
實施方式27、根據實施方式26之方法，其中該第一位元值為一，且該第二位元值為零。
實施方式28、根據實施方式23至27中任一項所述的方法，其中該第一記憶體元件包括第一熔絲，並且該第二記憶體元件包括第二熔絲。
實施方式29、根據實施方式23至28中任一項所述的方法，亦包括程式設計第一熔絲，其中程式設計該第一熔絲包括： 關斷該讀取存取開關和該第二寫入存取開關； 接通該第一寫入存取開關；及 經由該寫入位元線熔斷該第一熔絲。
實施方式30、根據實施方式29之方法，其中熔斷該第一熔絲包括在該寫入位元線上施加寫入電壓。
實施方式31、根據實施方式29或30之方法，亦包括程式設計該第二熔絲，其中程式設計該第二熔絲包括： 關斷該讀取存取開關和該第一寫入存取開關； 接通該第二寫入存取開關；及 經由該寫入位元線熔斷該第二熔絲。
實施方式32、根據實施方式23至28中任一項所述的方法，亦包括程式設計該位元單元，其中程式設計該位元單元包括： 關斷該讀取存取開關； 接通該第一寫入存取開關和該第二寫入存取開關；及 經由該寫入位元線熔斷該第一熔絲和該第二熔絲。
實施方式33、根據實施方式32之方法，其中熔斷該第一熔絲和該第二熔絲包括在該寫入位元線上施加寫入電壓。
110-1:位元單元 110-2:位元單元 110-n:位元單元 115-1:熔絲 115-2:熔絲 115-n:熔絲 120-1:開關 120-2:開關 120-n:開關 122-1:控制輸入端 122-2:控制輸入端 122-n:控制輸入端 210:電阻分佈 215:參考電阻 220:電阻 310A:記憶體裝置 310B:記憶體裝置 312A:記憶體陣列 312B:記憶體陣列 315A:周邊電路 315B:周邊電路 320:檢查電路 410:位元單元 410-1:第一位元單元 410-2:第二位元單元 415:熔絲 415-1:第一熔絲 415-2:第三熔絲 417:熔絲 417-1:第二熔絲 417-2:第四熔絲 420:第一寫入存取開關 420-1:第一寫入存取開關 420-2:第三寫入存取開關 422:控制輸入端 422-1:控制輸入端 422-2:控制輸入端 424:第二寫入存取開關 424-1:第二寫入存取開關 424-2:第四寫入存取開關 426:控制輸入端 426-1:控制輸入端 426-2:控制輸入端 430:讀取存取開關 430-1:第一讀取存取開關 430-2:第二讀取存取開關 432:控制輸入端 432-1:控制輸入端 432-2:控制輸入端 450:電晶體 450-1:電晶體 450-2:電晶體 452:電晶體 452-1:電晶體 452-2:電晶體 454:電晶體 454-1:電晶體 454-2:電晶體 510:記憶體裝置 512:記憶體陣列 515:周邊電路 610:第一寫入選擇線 612:第二寫入選擇線 615:第一讀取選擇線 620:第三寫入選擇線 622:第四寫入選擇線 625:第二讀取選擇線 630:控制電路 635:讀取電路 640:寫入驅動器 645:選擇電路 710:路徑 720:路徑 910:電流路徑 1010:讀出放大器 1012:輸入端 1014:第一輸出端 1016:第二輸出端 1020:比較器 1022:第一輸入端 1024:第二輸入端 1026:輸出端 1110:啟用開關 1120:電流鏡 1125:第一電流鏡電晶體 1130:第二電流鏡電晶體 1132:第一端子 1135:第二端子 1140:第一電晶體 1145:第二電晶體 1150:第一放電開關 1155:第二放電開關 1215-1:記憶體元件 1215-2:記憶體元件 1217-1:記憶體元件 1217-2:記憶體元件 1305:系統 1310:處理器 1315:第二記憶體裝置 1320:第三記憶體裝置 1330:暫存器 1410:方塊 1420:方塊 1430:方塊 BL:位元線 i_WBL:電流波形 RBL:讀取位元線 RWL:讀取選擇線 T0:持續時間 T1:持續時間 T2:持續時間 WBL:寫入位元線 WL_L:第一寫入選擇線 WL_R:第二寫入選擇線 WL1:字線 WL2:字線 WLn:字線 Vwrite:寫入電壓 Vread:讀取電壓 Vbias:偏置電壓 Isense:感測電流 Iref:參考電流 Rref:參考電阻器 VLSA:電壓鎖存讀出放大器 out:輸出 disch:放電控制訊號
圖1圖示根據本案內容的某些態樣的位元單元的實例，其中每個位元單元包括相應的熔絲。
圖2A圖示根據本案內容的某些態樣的具有熔斷的熔絲的位元單元的電阻分佈的實例。
圖2B圖示根據本案內容的某些態樣的在多次讀取操作之後具有熔斷的熔絲的位元單元的電阻分佈的實例。
圖3圖示根據本案內容的某些態樣的其中為了資料冗餘將資料的兩個副本儲存在兩個單獨的記憶體裝置中的實例。
圖4A圖示根據本案內容的某些態樣的包括用於資料冗餘的兩個熔絲的示例性位元單元。
圖4B圖示根據本案內容的某些態樣的其中用電晶體實現圖4A的示例性位元單元中的開關的實例。
圖5圖示根據本案內容的某些態樣的包括具有冗餘熔絲的位元單元的示例性記憶體裝置的面積與兩個單獨的記憶體裝置的組合面積之間的比較。
圖6A圖示根據本案內容的某些態樣的包括具有冗餘熔絲的位元單元的記憶體裝置的實例。
圖6B圖示根據本案內容的某些態樣的其中用電晶體實現圖6A的示例性記憶體裝置中的開關的實例。
圖7A圖示根據本案內容的某些態樣的用於熔斷位元單元中的兩個熔絲中的第一個熔絲的寫入電流的示例性路徑。
圖7B圖示根據本案內容的某些態樣的用於熔斷位元單元中的兩個熔絲中的第二個熔絲的寫入電流的示例性路徑。
圖8圖示根據本案內容的某些態樣的用於程式設計位元單元的訊號的實例。
圖9圖示根據本案內容的某些態樣的用於讀取位元單元的電流的示例性路徑。
圖10圖示根據本案內容的某些態樣的讀取電路的示例性實施方式。
圖11圖示根據本案內容的某些態樣的讀出放大器的示例性實施方式。
圖12圖示根據本案內容的某些態樣的包括記憶體元件的位元單元的實例。
圖13圖示根據本案內容的某些態樣的其中可以使用本案內容的各態樣的系統的實例。
圖14是示出根據本案內容的某些態樣的操作位元單元的方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
410:位元單元
415:熔絲
417:熔絲
420:第一寫入存取開關
422:控制輸入端
424:第二寫入存取開關
426:控制輸入端
430:讀取存取開關
432:控制輸入端

Claims (20)

  1. 一種位元單元，包括：一第一記憶體元件，其耦接到一寫入位元線；一第一寫入存取開關，其耦接在該第一記憶體元件和一接地端之間；一第二記憶體元件，其耦接到該寫入位元線；一第二寫入存取開關，其耦接在該第二記憶體元件和該接地端之間；及一讀取存取開關，其耦接在該第一記憶體元件和一讀取位元線之間，其中該讀取存取開關的一控制輸入端耦接到一讀取選擇線，其中該第一寫入存取開關的一大小是該讀取存取開關的一大小的至少兩倍。
  2. 根據請求項1之位元單元，其中該第一記憶體元件包括一第一熔絲，並且該第二記憶體元件包括一第二熔絲。
  3. 根據請求項1之位元單元，其中該位元單元被整合在包括複數個位元單元的一記憶體陣列中。
  4. 根據請求項1之位元單元，其中該第一寫入存取開關的一控制輸入端耦接到一第一寫入選擇線，並且該第二寫入存取開關的一控制輸入端耦接到一第二寫入選擇線。
  5. 一種記憶體裝置，包括：一第一位元單元，其中該第一位元單元包括：一第一記憶體元件，其耦接到一寫入位元線； 一第一寫入存取開關，其耦接在該第一記憶體元件和一接地端之間；一第二記憶體元件，其耦接到該寫入位元線；一第二寫入存取開關，其耦接在該第二記憶體元件和該接地端之間；及一第一讀取存取開關，其耦接在該第一記憶體元件和一讀取位元線之間，其中該第一讀取存取開關的一控制輸入端耦接到一第一讀取選擇線，其中該第一寫入存取開關的一大小是該第一讀取存取開關的一大小的至少兩倍；及一讀出放大器，其耦接到該讀取位元線。
  6. 根據請求項5之記憶體裝置，亦包括耦接到該讀出放大器的一比較器。
  7. 根據請求項6之記憶體裝置，其中該比較器包括一電壓鎖存讀出放大器。
  8. 根據請求項5之記憶體裝置，其中該讀出放大器包括一電流讀出放大器。
  9. 根據請求項5之記憶體裝置，亦包括耦接到該寫入位元線的一寫入驅動器。
  10. 根據請求項5之記憶體裝置，其中該第一記憶體元件包括一第一熔絲，並且該第二記憶體元件包括一第二熔絲。
  11. 根據請求項5之記憶體裝置，其中該第一寫入存取開關的一控制輸入端耦接到一第一寫入選擇線， 並且該第二寫入存取開關的一控制輸入端耦接到一第二寫入選擇線。
  12. 根據請求項11之記憶體裝置，亦包括耦接到該第一寫入選擇線、該第二寫入選擇線和該第一讀取選擇線的一選擇電路。
  13. 根據請求項5之記憶體裝置，亦包括一第二位元單元，其中該第二位元單元包括：一第三記憶體元件，其耦接到該寫入位元線；一第三寫入存取開關，其耦接在該第三記憶體元件和一接地端之間；一第四記憶體元件，其耦接到該寫入位元線；一第四寫入存取開關，其耦接在該第四記憶體元件和該接地端之間；及一第二讀取存取開關，其耦接在該第三記憶體元件和該讀取位元線之間，其中該第二讀取存取開關的一控制輸入端耦接到一第二讀取選擇線。
  14. 根據請求項13之記憶體裝置，其中該第一寫入存取開關的一控制輸入端耦接到一第一寫入選擇線，該第二寫入存取開關的一控制輸入端耦接到一第二寫入選擇線，該第三寫入存取開關的一控制輸入端耦接到一第三寫入選擇線，並且該第四寫入存取開關的一控制輸入端耦接到一第四寫入選擇線。
  15. 根據請求項14之記憶體裝置，亦包括耦接到該第一寫入選擇線、該第二寫入選擇線、該第三寫入 選擇線、該第四寫入選擇線、該第一讀取選擇線和該第二讀取選擇線的一選擇電路。
  16. 一種在一行動設備中使用的系統，包括：一第一記憶體裝置，其中該第一記憶體裝置包括：一位元單元，其中該位元單元包括：一第一記憶體元件，其耦接到一寫入位元線；一第一寫入存取開關，其耦接在該第一記憶體元件和一接地端之間；一第二記憶體元件，其耦接到該寫入位元線；一第二寫入存取開關，其耦接在該第二記憶體元件和該接地端之間；及一讀取存取開關，其耦接在該第一記憶體元件和一讀取位元線之間，其中該讀取存取開關的一控制輸入端耦接到一讀取選擇線，其中該第一寫入存取開關的一大小是該讀取存取開關的一大小的至少兩倍；及一讀取電路，其耦接到該讀取位元線；及一處理器，其耦接到該讀取電路。
  17. 根據請求項16之系統，亦包括耦接到該處理器的一暫存器。
  18. 根據請求項16之系統，亦包括耦接到該處理器的一第二記憶體裝置。
  19. 根據請求項18之系統，其中該第二記憶體裝置包括一唯讀記憶體(ROM)、一快閃記憶體、一硬 碟或一固態驅動器。
  20. 根據請求項16之系統，其中該第一記憶體元件包括一第一熔絲，並且該第二記憶體元件包括一第二熔絲。
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