JP2509730B2 - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体メモリ装置及びその製造方法に関する
ものであり、特に正規のメモリセルに不良が存在する場
合に、予備のメモリセルに置き換えることによって救済
する冗長回路を有した装置及びその製造方法に関する。
ものであり、特に正規のメモリセルに不良が存在する場
合に、予備のメモリセルに置き換えることによって救済
する冗長回路を有した装置及びその製造方法に関する。
（従来の技術） 近年の半導体製造技術の発展により、半導体メモリ装
置の高集積化、高機能化が進んでいるが、同時に微細化
が進むことによって製造歩留りの低下を招くことがあ
る。そこで予備のメモリセルを正規のメモリセルと同一
の半導体基板上に予め形成しておき、正規のメモリセル
に不良が存在する場合に予備のメモリセルの代わりに使
用することが行われている。
置の高集積化、高機能化が進んでいるが、同時に微細化
が進むことによって製造歩留りの低下を招くことがあ
る。そこで予備のメモリセルを正規のメモリセルと同一
の半導体基板上に予め形成しておき、正規のメモリセル
に不良が存在する場合に予備のメモリセルの代わりに使
用することが行われている。
このような、予備のメモリセルにより正規のメモリセ
ルの不良を救済する冗長回路を有した半導体メモリ装置
については、本出願人により特願昭63−204802におい
て、提案がなされている。これはマスクROMを対象とし
たものである。マスクROMでは、データの書込み処理は
製造段階で行われるため、不良のメモリセルが存在した
場合にデータを書きかえることは、一般的には不可能と
なる。この提案は、マスクROMにおいても不良のメモリ
セルを救済できるように、製造工程終了後であってもデ
ータの書き込みが可能であり、しかも電源の供給がなく
てもデータの保持が可能な予備のセルを有した冗長回路
を提供するものである。そして予備のメモリセルとして
ヒューズを用いており、MOSトランジスタのオンオフ電
流により、このヒューズを溶断あるいは溶断しないこと
によってデータの書き込みを行っている。
ルの不良を救済する冗長回路を有した半導体メモリ装置
については、本出願人により特願昭63−204802におい
て、提案がなされている。これはマスクROMを対象とし
たものである。マスクROMでは、データの書込み処理は
製造段階で行われるため、不良のメモリセルが存在した
場合にデータを書きかえることは、一般的には不可能と
なる。この提案は、マスクROMにおいても不良のメモリ
セルを救済できるように、製造工程終了後であってもデ
ータの書き込みが可能であり、しかも電源の供給がなく
てもデータの保持が可能な予備のセルを有した冗長回路
を提供するものである。そして予備のメモリセルとして
ヒューズを用いており、MOSトランジスタのオンオフ電
流により、このヒューズを溶断あるいは溶断しないこと
によってデータの書き込みを行っている。
このような冗長回路の基本構成について、第２図を参
照して説明する。図示されていない正規のメモリセルに
不良が存在するときに、代わりに使用するための予備の
セルがマトリクス状に配置されており、セルC1を例にと
ると、読み出し用のＮチャネルMOSトランジスタT3と、
書き込み用のＮチャネルMOSトランジスタT1と、ヒュー
ズF1とで構成されている。
照して説明する。図示されていない正規のメモリセルに
不良が存在するときに、代わりに使用するための予備の
セルがマトリクス状に配置されており、セルC1を例にと
ると、読み出し用のＮチャネルMOSトランジスタT3と、
書き込み用のＮチャネルMOSトランジスタT1と、ヒュー
ズF1とで構成されている。
トランジスタT3とトランジスタT1は、読み出しデータ
線BL1と接地配線G1との間に相互に直列に接続されてお
り、このトランジスタT3とT1との接続点に、一端が電源
の供給を行う書き込みデータ線VEに接続されたヒューズ
F1の他端が接続されている。
線BL1と接地配線G1との間に相互に直列に接続されてお
り、このトランジスタT3とT1との接続点に、一端が電源
の供給を行う書き込みデータ線VEに接続されたヒューズ
F1の他端が接続されている。
トランジスタT3は、ゲート電極が読み出しワード線WL
に接続されており、データの読み出しを行うときに導通
状態となる。
に接続されており、データの読み出しを行うときに導通
状態となる。
トランジスタT1は、ゲート電極が書き込みワード線L1
に接続されており、データの書き込みを行うときに、ヒ
ューズF1を溶断させるときは導通状態に、溶断させない
ときは非導通状態になる。
に接続されており、データの書き込みを行うときに、ヒ
ューズF1を溶断させるときは導通状態に、溶断させない
ときは非導通状態になる。
ヒューズF1の一端が接続された書き込みデータ線V
Eは、一端が情報書き込み用電源１に接続されている。
この電源１は書き込みを行う際に、ヒューズF1を溶断す
るための電力を供給するためのものである。
Eは、一端が情報書き込み用電源１に接続されている。
この電源１は書き込みを行う際に、ヒューズF1を溶断す
るための電力を供給するためのものである。
さらに書き込みデータ線VEには、他の接地配線と共有
している接地配線G1に一端が接続されたＮチャネルMOS
トランジスタT5の他端が接続されている。このトランジ
スタT5は、プログラム信号により導通制御をなされるも
のであり、書き込み時にはロウレベルのプログラム信号
を与えられて非導通状態となり、読み出し時にはハイレ
ベルのプログラム信号を与えられて導通状態となって書
き込みデータ線VEのレベルを接地電位Vssにするもので
ある。
している接地配線G1に一端が接続されたＮチャネルMOS
トランジスタT5の他端が接続されている。このトランジ
スタT5は、プログラム信号により導通制御をなされるも
のであり、書き込み時にはロウレベルのプログラム信号
を与えられて非導通状態となり、読み出し時にはハイレ
ベルのプログラム信号を与えられて導通状態となって書
き込みデータ線VEのレベルを接地電位Vssにするもので
ある。
この予備のセルC1と同様に他の予備のセルも構成され
ており、例えば同一の書き込みデータ線VEに接続されて
いる予備のセルC2は読み出し用のＮチャネルMOSトラン
ジスタT4と、書き込み用のＮチャネルMOSトランジスタT
2と、ヒューズF2とで構成されている。
ており、例えば同一の書き込みデータ線VEに接続されて
いる予備のセルC2は読み出し用のＮチャネルMOSトラン
ジスタT4と、書き込み用のＮチャネルMOSトランジスタT
2と、ヒューズF2とで構成されている。
次に、データの書き込み及び読み出しの動作について
説明する。先ずデータを書き込む場合であるが、ここで
はセルC1のヒューズF1を溶断し、セルC2のヒューズF2を
溶断しないとする。プログラム信号をロウレベルにして
トランジスタT5を非導通状態にし、情報書き込み用電源
１により書き込み用データ線VEに溶断電圧を印加してお
く。そして書き込みワード線L1はハイレベルにしてトラ
ンジスタT1を導通させ、書き込みワード線L2はロウレベ
ルにしてトランジスタT2は非導通状態にしておく。これ
により、書き込みデータ線VEからヒューズF1、トランジ
スタT1、配線G1を経て溶断電流としてのプログラム電流
が流れてヒューズF1は溶断される。ヒューズF2はトラン
ジスタT2が非導通状態であるため、溶断されない。この
ようにして書き込み動作が完了する。
説明する。先ずデータを書き込む場合であるが、ここで
はセルC1のヒューズF1を溶断し、セルC2のヒューズF2を
溶断しないとする。プログラム信号をロウレベルにして
トランジスタT5を非導通状態にし、情報書き込み用電源
１により書き込み用データ線VEに溶断電圧を印加してお
く。そして書き込みワード線L1はハイレベルにしてトラ
ンジスタT1を導通させ、書き込みワード線L2はロウレベ
ルにしてトランジスタT2は非導通状態にしておく。これ
により、書き込みデータ線VEからヒューズF1、トランジ
スタT1、配線G1を経て溶断電流としてのプログラム電流
が流れてヒューズF1は溶断される。ヒューズF2はトラン
ジスタT2が非導通状態であるため、溶断されない。この
ようにして書き込み動作が完了する。
次に読み出し動作であるが、プログラム信号をハイレ
ベルにしてトランジスタT5を導通状態にし、書き込みデ
ータ線VEを接地電位Vssにしておく。さらに読み出しワ
ード線WLをハイレベルにし、トランジスタT3、T4を導通
させる。これにより、ヒューズF1は溶断されているため
読み出しデータ線BL1はハイレベルになり、ヒューズF2
は溶断されていないため読み出しデータ線BL2はロウレ
ベルになる。このように、ヒューズが溶断されているか
否かにより読み出しデータ線のレベルが相違し、これに
よりデータが読み出される。
ベルにしてトランジスタT5を導通状態にし、書き込みデ
ータ線VEを接地電位Vssにしておく。さらに読み出しワ
ード線WLをハイレベルにし、トランジスタT3、T4を導通
させる。これにより、ヒューズF1は溶断されているため
読み出しデータ線BL1はハイレベルになり、ヒューズF2
は溶断されていないため読み出しデータ線BL2はロウレ
ベルになる。このように、ヒューズが溶断されているか
否かにより読み出しデータ線のレベルが相違し、これに
よりデータが読み出される。
（発明が解決しようとする課題） しかしこのような従来の冗長回路には、書き込みを行
う際に以下のような問題があった。第４図に、ヒューズ
F1を溶断させるときの書き込みワード線L1及びL2の電位
（第４（ａ）及び（ｃ））、ヒューズF1に流れるプログ
ラム電流Ｉ（第４図（ｂ））、接地配線G1（第４図
（ｄ））の電位の変化、さらに書き込みワード線L2の電
位V1と接地配線G1の電位V2との差VGS＝（V1−V2）と、
トランジスタT2のしきい値電圧Vthとの関係（第４図
（ｅ））を示す。上述したように、ヒューズF1を溶断さ
せるときは書き込みワード線L1はハイレベルであり、ト
ランジスタT1の導通によってヒューズF1に流れるプログ
ラム電流Ｉが増大していく。そし溶断可能な電流値I1に
到達すると、ヒューズF1は溶断されてプログラム電流Ｉ
は急激に低下する。これにより図のように接地配線G1の
電位が変動し、さらにこれに伴って、書き込みワード線
L2の電位も大きく変動する。書き込みワード線L2の電位
V1と接地配線G1の電位V2との電位差（V1−V2）をVGSと
すると、通常はこの電位差VGSはトランジスタT2のしき
い値電圧Vthを超えず、トランジスタT2は非導通状態を
保つ。このため、書き込みワード線L2がロウレベルに設
定されているかぎり、ヒューズF2が溶断されることはな
い。ところがヒューズF1の溶断時に、このような書き込
みワード線L2の電位と接地配線G1の電位とに変動が生
じ、第４図（ｅ）に示されたように相対的な電位差VGS
が、トランジスタT2のしきい値電圧Vthを超えることが
ある。これにより、書き込みワード線L2はロウレベルに
設定されているにもかかわらず、トランジスタT2が導通
し、プログラム電流が流れてヒューズF2が溶断すること
となる。
う際に以下のような問題があった。第４図に、ヒューズ
F1を溶断させるときの書き込みワード線L1及びL2の電位
（第４（ａ）及び（ｃ））、ヒューズF1に流れるプログ
ラム電流Ｉ（第４図（ｂ））、接地配線G1（第４図
（ｄ））の電位の変化、さらに書き込みワード線L2の電
位V1と接地配線G1の電位V2との差VGS＝（V1−V2）と、
トランジスタT2のしきい値電圧Vthとの関係（第４図
（ｅ））を示す。上述したように、ヒューズF1を溶断さ
せるときは書き込みワード線L1はハイレベルであり、ト
ランジスタT1の導通によってヒューズF1に流れるプログ
ラム電流Ｉが増大していく。そし溶断可能な電流値I1に
到達すると、ヒューズF1は溶断されてプログラム電流Ｉ
は急激に低下する。これにより図のように接地配線G1の
電位が変動し、さらにこれに伴って、書き込みワード線
L2の電位も大きく変動する。書き込みワード線L2の電位
V1と接地配線G1の電位V2との電位差（V1−V2）をVGSと
すると、通常はこの電位差VGSはトランジスタT2のしき
い値電圧Vthを超えず、トランジスタT2は非導通状態を
保つ。このため、書き込みワード線L2がロウレベルに設
定されているかぎり、ヒューズF2が溶断されることはな
い。ところがヒューズF1の溶断時に、このような書き込
みワード線L2の電位と接地配線G1の電位とに変動が生
じ、第４図（ｅ）に示されたように相対的な電位差VGS
が、トランジスタT2のしきい値電圧Vthを超えることが
ある。これにより、書き込みワード線L2はロウレベルに
設定されているにもかかわらず、トランジスタT2が導通
し、プログラム電流が流れてヒューズF2が溶断すること
となる。
以上のように従来は、溶断されるべきでないヒューズ
が他のヒューズの溶断によって生じる雑音の影響を受け
て溶断されるという問題があった。この結果、プログラ
ミングの成功率が低下することになる。このような現象
はチップ内で発生するため、外部から対策を施しただけ
では十分でなかった。
が他のヒューズの溶断によって生じる雑音の影響を受け
て溶断されるという問題があった。この結果、プログラ
ミングの成功率が低下することになる。このような現象
はチップ内で発生するため、外部から対策を施しただけ
では十分でなかった。
本発明は上記事情に鑑みてなされたものであり、冗長
回路の予備のセルへデータを書き込む際に、誤動作が発
生することを防止し得る半導体メモリ装置及びその製造
方法を提供することを目的とする。
回路の予備のセルへデータを書き込む際に、誤動作が発
生することを防止し得る半導体メモリ装置及びその製造
方法を提供することを目的とする。
（課題を解決するための手段） 本発明の半導体メモリ装置は、正規のメモリセルアレ
イと予備のメモリセルアレイとを有する冗長回路向の半
導体メモリ装置であって、予備メモリセルアレイを構成
する各予備のメモリセルは、読み出し用ワード線によっ
て選択される第１のトランジスタであって、ドレインが
読み出し用データ線に接続され、ソースがヒューズを介
して電源に接続された第１のトランジスタと、第２のト
ランジスタであって、第１のトランジスタとヒューズの
接続点及びアースの間に接続された第２のトランジスタ
とを備え、第２のトランジスタを書き込み線で選択する
ことにより、ヒューズに溶断電流を流して、ヒューズを
選択的に溶断して読み出し用データ線の放電流路を遮断
可能とした半導体メモリ装置において、予備のメモリセ
ルのいずれかにおける第２のトランジスタが書き込み線
の選択により導通してヒューズに溶断電流が流れたとき
に、他の予備のメモリセルに接続された書き込み線に発
生する対アース電位差よりも高いしきい値電圧を第２の
トランジスタが有することを特徴としている。
イと予備のメモリセルアレイとを有する冗長回路向の半
導体メモリ装置であって、予備メモリセルアレイを構成
する各予備のメモリセルは、読み出し用ワード線によっ
て選択される第１のトランジスタであって、ドレインが
読み出し用データ線に接続され、ソースがヒューズを介
して電源に接続された第１のトランジスタと、第２のト
ランジスタであって、第１のトランジスタとヒューズの
接続点及びアースの間に接続された第２のトランジスタ
とを備え、第２のトランジスタを書き込み線で選択する
ことにより、ヒューズに溶断電流を流して、ヒューズを
選択的に溶断して読み出し用データ線の放電流路を遮断
可能とした半導体メモリ装置において、予備のメモリセ
ルのいずれかにおける第２のトランジスタが書き込み線
の選択により導通してヒューズに溶断電流が流れたとき
に、他の予備のメモリセルに接続された書き込み線に発
生する対アース電位差よりも高いしきい値電圧を第２の
トランジスタが有することを特徴としている。
そしてこのような装置は、半導体基板表面の前記第２
のトランジスタ形成領域のチャネル部分、及びこの第２
のトランジスタと同一導電型の他のトランジスタのチャ
ネル部分に不純物イオンを注入する工程と、第２のトラ
ンジスタのチャネル部分、及びこの第２のトランジスタ
と逆導電型のトランジスタのチャネル部分に同じ不純物
イオンを注入する工程とを備えたことにより、第２のト
ランジスタのチャネル部分に不純物イオンを重ねて注入
することを特徴としている。
のトランジスタ形成領域のチャネル部分、及びこの第２
のトランジスタと同一導電型の他のトランジスタのチャ
ネル部分に不純物イオンを注入する工程と、第２のトラ
ンジスタのチャネル部分、及びこの第２のトランジスタ
と逆導電型のトランジスタのチャネル部分に同じ不純物
イオンを注入する工程とを備えたことにより、第２のト
ランジスタのチャネル部分に不純物イオンを重ねて注入
することを特徴としている。
（作 用） 各々の予備のメモリセルのうち、一方の予備のメモリ
セルのヒューズを溶断し、他方の予備のメモリセルのヒ
ューズを溶断しない場合を想定すると、一方の予備のメ
モリセルに接続された書き込み線によって、所定の電圧
がこのメモリセルの第２のトランジスタのゲート電極に
のみ印加されて導通し、他方の予備のメモリセルの第２
のトランジスタは非導通状態にある。これにより、一方
の予備のメモリセルにおいて、第２のトランジスタが導
通して電源からヒューズ、第２のトランジスタを経てア
ースに溶断電流が流れてヒューズが溶断される。この溶
断の直後に溶断電流が急激に低下することにより、第２
のトランジスタのアースとの間の電位が変動し、さらに
他方の予備のメモリセルに接続された書き込み線の電位
も変動する。
セルのヒューズを溶断し、他方の予備のメモリセルのヒ
ューズを溶断しない場合を想定すると、一方の予備のメ
モリセルに接続された書き込み線によって、所定の電圧
がこのメモリセルの第２のトランジスタのゲート電極に
のみ印加されて導通し、他方の予備のメモリセルの第２
のトランジスタは非導通状態にある。これにより、一方
の予備のメモリセルにおいて、第２のトランジスタが導
通して電源からヒューズ、第２のトランジスタを経てア
ースに溶断電流が流れてヒューズが溶断される。この溶
断の直後に溶断電流が急激に低下することにより、第２
のトランジスタのアースとの間の電位が変動し、さらに
他方の予備のメモリセルに接続された書き込み線の電位
も変動する。
この結果、書き込み線の対アース電位差は増大する
が、この電位差よりも第２のトランジスタのしきい値電
圧は高く設定されているため、他方の予備のメモリセル
の第２のトランジスタは非導通状態を維持する。このよ
うに、ヒューズ溶断による電位変動の影響を受けて導通
することがないように各々のトランジスタのしきい値電
圧は設定されるため、溶断されるべきでない予備のメモ
リセルのヒューズが溶断されるという誤動作発生が防止
される。
が、この電位差よりも第２のトランジスタのしきい値電
圧は高く設定されているため、他方の予備のメモリセル
の第２のトランジスタは非導通状態を維持する。このよ
うに、ヒューズ溶断による電位変動の影響を受けて導通
することがないように各々のトランジスタのしきい値電
圧は設定されるため、溶断されるべきでない予備のメモ
リセルのヒューズが溶断されるという誤動作発生が防止
される。
そしてこのような装置を製造する際に、第２のトラン
ジスタ形成領域のチャネル部分、及びこの第２のトラン
ジスタと同一導電型の他のトランジスタのチャネル部分
に不純物イオンを注入し、さらに第２のトランジスタの
チャネル部分、及びこの第２のトランジスタと逆導電型
のトランジスタのチャネル部分に同じ不純物イオンを注
入して、第２のトランジスタのチャネル部分に不純物イ
オンを重ねて注入することにより、この部分の不純物濃
度は同一導電型の他のトランジスタよりも高くなる。こ
れにより、新たに工程を追加することなく、第２のトラ
ンジスタのしきい値電圧を高くすることができる。
ジスタ形成領域のチャネル部分、及びこの第２のトラン
ジスタと同一導電型の他のトランジスタのチャネル部分
に不純物イオンを注入し、さらに第２のトランジスタの
チャネル部分、及びこの第２のトランジスタと逆導電型
のトランジスタのチャネル部分に同じ不純物イオンを注
入して、第２のトランジスタのチャネル部分に不純物イ
オンを重ねて注入することにより、この部分の不純物濃
度は同一導電型の他のトランジスタよりも高くなる。こ
れにより、新たに工程を追加することなく、第２のトラ
ンジスタのしきい値電圧を高くすることができる。
（実施例） 以下、本発明の一実施例による半導体メモリ装置及び
その製造方法について、図面を参照して説明する。この
半導体メモリ装置が有する冗長回路は、回路構成として
は上述した第２図の回路と同様であるが、書き込み用の
トランジスタT1、T2のしきい値電圧Vthが異なってい
る。この場合における書き込み動作について、ヒューズ
F1を溶断させるときの書き込みワード線L1及びL2の電
位、ヒューズF1に流れるプログラム電流Ｉ、接地配線G1
の電位の変化、書き込みワード線L2と接地配線G1の電位
の差VGSを示した第１図を用いて説明する。
その製造方法について、図面を参照して説明する。この
半導体メモリ装置が有する冗長回路は、回路構成として
は上述した第２図の回路と同様であるが、書き込み用の
トランジスタT1、T2のしきい値電圧Vthが異なってい
る。この場合における書き込み動作について、ヒューズ
F1を溶断させるときの書き込みワード線L1及びL2の電
位、ヒューズF1に流れるプログラム電流Ｉ、接地配線G1
の電位の変化、書き込みワード線L2と接地配線G1の電位
の差VGSを示した第１図を用いて説明する。
ヒューズF1のみを溶断させ、ヒューズF2は溶断させな
いとする。書き込みワード線のうちワード線L1は第１図
（ａ）のようにハイレベルに設定し、ワード線L2はロウ
レベルに設定する。これによりトランジスタT1は導通状
態に、トランジスタT2は非導通状態になり、ヒューズF1
にのみプログラム電流Ｉが流れる。このプログラム電流
は、第１図（ｂ）のように増大していき、溶断可能な電
流値I1に到達すると、ヒューズF1は溶断されてプログラ
ム電流Ｉは急激に低下する。
いとする。書き込みワード線のうちワード線L1は第１図
（ａ）のようにハイレベルに設定し、ワード線L2はロウ
レベルに設定する。これによりトランジスタT1は導通状
態に、トランジスタT2は非導通状態になり、ヒューズF1
にのみプログラム電流Ｉが流れる。このプログラム電流
は、第１図（ｂ）のように増大していき、溶断可能な電
流値I1に到達すると、ヒューズF1は溶断されてプログラ
ム電流Ｉは急激に低下する。
このときに他の書き込みワード線L2と接地配線G1との
間に雑音が生じ、第１図（ｃ）及び（ｄ）のように、書
き込みワード線L2の電位V1と接地配線G1の電位V2とが変
動し、この両者の電位差VGSは増大する。しかし従来の
場合と異なり、第１図（ｅ）のようにこの電位差VGSよ
りもトランジスタT2のしきい値電圧Vthは大きく設定さ
れている。従ってトランジスタT2は非導通状態を維持
し、ヒューズF2にはプログラム電流Ｉは流れないためヒ
ューズF2は溶断されない。
間に雑音が生じ、第１図（ｃ）及び（ｄ）のように、書
き込みワード線L2の電位V1と接地配線G1の電位V2とが変
動し、この両者の電位差VGSは増大する。しかし従来の
場合と異なり、第１図（ｅ）のようにこの電位差VGSよ
りもトランジスタT2のしきい値電圧Vthは大きく設定さ
れている。従ってトランジスタT2は非導通状態を維持
し、ヒューズF2にはプログラム電流Ｉは流れないためヒ
ューズF2は溶断されない。
一方セルC2のヒューズF2を溶断し、セルC1のヒューズ
F1は溶断しない場合には、上述とはセルC1側とセルC2側
とが入れ替わった関係になる。即ち書き込みワード線L2
はハイレベルに、書き込みワード線L1はロウレベルに設
定され、トランジスタT2のみ導通してヒューズF2にプロ
グラム電流Ｉが流れ、溶断される。そしてこの溶断直後
に書き込みワード線L1と接地配線G1との間に雑音が生
じ、両者の電位差VGSが増大するが、この場合もこの電
位差VGSよりトランジスタT1のしきい値電圧Vthの方が高
く設定されている。このためトランジスタT1は非導通状
態を維持し、ヒューズF1にはプログラム電流Ｉは流れな
いため、溶断されることはない。
F1は溶断しない場合には、上述とはセルC1側とセルC2側
とが入れ替わった関係になる。即ち書き込みワード線L2
はハイレベルに、書き込みワード線L1はロウレベルに設
定され、トランジスタT2のみ導通してヒューズF2にプロ
グラム電流Ｉが流れ、溶断される。そしてこの溶断直後
に書き込みワード線L1と接地配線G1との間に雑音が生
じ、両者の電位差VGSが増大するが、この場合もこの電
位差VGSよりトランジスタT1のしきい値電圧Vthの方が高
く設定されている。このためトランジスタT1は非導通状
態を維持し、ヒューズF1にはプログラム電流Ｉは流れな
いため、溶断されることはない。
以上のように本実施例によれば、溶断すべきでないヒ
ューズまで溶断してしまうといった誤動作を防止するこ
とが可能である。
ューズまで溶断してしまうといった誤動作を防止するこ
とが可能である。
このような装置は、次のような方法で製造することに
より、トランジスタT1,T2のしきい値電圧Vthを高くする
ことができる。この場合の工程別素子断面を、第３図に
示す。
より、トランジスタT1,T2のしきい値電圧Vthを高くする
ことができる。この場合の工程別素子断面を、第３図に
示す。
先ず第３図（ａ）のように、ｎ型半導体基板１の表面
に、素子が形成されるｐ型ウエル２が形成され、さらに
素子を分離するフィールド酸化膜４が形成されている。
ここでフィルム酸化膜４の下部には、N-型フィールド反
転防止層３が形成されている。この表面全体にレジスト
を塗布し、しきい値電圧Vthを上げるべきｎ型トランジ
スタT1,T2と、図示されていない他のｎ型トランジスタ
の素子形成領域の上部を除去する。そして得られたレジ
スト膜５をマスクとして、ボロンイオン（B+）をｎチャ
ネルイオン注入として表面部分に打ち込む。この後、レ
ジスト膜５を除去する。
に、素子が形成されるｐ型ウエル２が形成され、さらに
素子を分離するフィールド酸化膜４が形成されている。
ここでフィルム酸化膜４の下部には、N-型フィールド反
転防止層３が形成されている。この表面全体にレジスト
を塗布し、しきい値電圧Vthを上げるべきｎ型トランジ
スタT1,T2と、図示されていない他のｎ型トランジスタ
の素子形成領域の上部を除去する。そして得られたレジ
スト膜５をマスクとして、ボロンイオン（B+）をｎチャ
ネルイオン注入として表面部分に打ち込む。この後、レ
ジスト膜５を除去する。
第３図（ｂ）に示されたように、再び表面全体にレジ
ストを塗布する。そして、図示されていない他のｐ型ト
ランジスタの素子形成領域と、トランジスタT1,T2の素
子形成領域の上部を除去してレジスト膜６を得る。この
レジスト膜６をマスクとして、ボロンイオン（B+）をｐ
チャネルイオン注入として表面部分に打ち込み、レジス
ト膜６を除去する。これにより、トランジスタT1、T2の
チャネル部分には、二回に渡ってボロンイオン（B+）が
重ね打ちされたことになる。
ストを塗布する。そして、図示されていない他のｐ型ト
ランジスタの素子形成領域と、トランジスタT1,T2の素
子形成領域の上部を除去してレジスト膜６を得る。この
レジスト膜６をマスクとして、ボロンイオン（B+）をｐ
チャネルイオン注入として表面部分に打ち込み、レジス
ト膜６を除去する。これにより、トランジスタT1、T2の
チャネル部分には、二回に渡ってボロンイオン（B+）が
重ね打ちされたことになる。
その後表面に多結晶シリコンを堆積し、リン拡散を行
って抵抗率を下げる。ゲート電極を形成すべき領域以外
を除去した図示されていないレジスト膜を形成した後、
反応性イオンエッチング（RIE）を行ってパターニング
し、ゲート電極８を得る。このゲート電極８をマスクと
して、例えばヒ素イオン（As+）を注入し、ドレイン又
はソース領域となるn+型拡散層９を形成する。こうして
得られたトランジスタT1、T2のチャネル部分７は、他の
ｎ型トランジスタよりもｐ型不純物濃度が高くしきい値
電圧Vthが高い。
って抵抗率を下げる。ゲート電極を形成すべき領域以外
を除去した図示されていないレジスト膜を形成した後、
反応性イオンエッチング（RIE）を行ってパターニング
し、ゲート電極８を得る。このゲート電極８をマスクと
して、例えばヒ素イオン（As+）を注入し、ドレイン又
はソース領域となるn+型拡散層９を形成する。こうして
得られたトランジスタT1、T2のチャネル部分７は、他の
ｎ型トランジスタよりもｐ型不純物濃度が高くしきい値
電圧Vthが高い。
このように本実施例の製造方法では、ｐ型チャネルイ
オン注入とｎ型チャネルイオン注入とが同じイオン種
（ボロンイオン）を用いて行われることを利用し、他の
ｎ型トランジスタとｐ型トランジスタの各チャネル部分
にそれぞれイオンを打ち込む際に、重ねてトランジスタ
T1,T2のチャネル部分に打ち込む。これにより、トラン
ジスタT1,T2のしきい値電圧Vthを上げるために新たに工
程を追加する必要がなく、製造時間の短縮、及びコスト
低減を図ることができる。
オン注入とｎ型チャネルイオン注入とが同じイオン種
（ボロンイオン）を用いて行われることを利用し、他の
ｎ型トランジスタとｐ型トランジスタの各チャネル部分
にそれぞれイオンを打ち込む際に、重ねてトランジスタ
T1,T2のチャネル部分に打ち込む。これにより、トラン
ジスタT1,T2のしきい値電圧Vthを上げるために新たに工
程を追加する必要がなく、製造時間の短縮、及びコスト
低減を図ることができる。
上述した実施例は一例であって、本発明を限定するも
のではない。例えば本実施例では、書き込み用トランジ
スタとしてＮチャネルMOSトランジスタを使用している
が、ＰチャネルMOSトランジスタを用いることもでき
る。この場合にはしきい値電圧Vthは負の値になるが、
書き込みワード線と接地配線との間の電位差VGSの絶対
値よりもしきい値電圧Vthの絶対値を高く設定すること
により、上述の実施例と同様の効果が得られる。また冗
長回路の構成は第１図と異なっていてもよく、さらに予
備のセルの数は二つ以上あればよい。
のではない。例えば本実施例では、書き込み用トランジ
スタとしてＮチャネルMOSトランジスタを使用している
が、ＰチャネルMOSトランジスタを用いることもでき
る。この場合にはしきい値電圧Vthは負の値になるが、
書き込みワード線と接地配線との間の電位差VGSの絶対
値よりもしきい値電圧Vthの絶対値を高く設定すること
により、上述の実施例と同様の効果が得られる。また冗
長回路の構成は第１図と異なっていてもよく、さらに予
備のセルの数は二つ以上あればよい。
以上説明したように本発明の半導体メモリ装置は、一
方の予備のメモリセルのヒューズを溶断させた場合に、
同じ電源供給線に接続された他方の予備のメモリセルに
おいて生じた電位変動の影響を受けないようにヒューズ
溶断用の第２のトランジスタのしきい値電圧が設定され
ているため、溶断すべきでないヒューズを溶断するとい
う誤動作の発生を防止することが可能である。そしてこ
のような装置は、第２のトランジスタと同一導電型の他
のトランジスタのチャネル部分にイオン注入を行う際、
及び逆導電型トランジスタのチャネル部分にイオン注入
を行う際に、第２のトランジスタのチャネル部分に重ね
て注入を行うことによって、工程を新たに追加すること
なく第２のトランジスタのしきい値電圧Vthを高くする
ことができ、製造時間の短縮、及びコスト低減を達成す
ることができる。
方の予備のメモリセルのヒューズを溶断させた場合に、
同じ電源供給線に接続された他方の予備のメモリセルに
おいて生じた電位変動の影響を受けないようにヒューズ
溶断用の第２のトランジスタのしきい値電圧が設定され
ているため、溶断すべきでないヒューズを溶断するとい
う誤動作の発生を防止することが可能である。そしてこ
のような装置は、第２のトランジスタと同一導電型の他
のトランジスタのチャネル部分にイオン注入を行う際、
及び逆導電型トランジスタのチャネル部分にイオン注入
を行う際に、第２のトランジスタのチャネル部分に重ね
て注入を行うことによって、工程を新たに追加すること
なく第２のトランジスタのしきい値電圧Vthを高くする
ことができ、製造時間の短縮、及びコスト低減を達成す
ることができる。
第１図は本発明の一実施例による半導体メモリ装置が有
する冗長回路における書き込みワード線の電位、ヒュー
ズに流れるプログラム電流、接地配線の電位の変化を示
した説明図、第２図は同冗長回路として適用が可能な回
路の構成を示した回路図、第３図は本発明の一実施例に
よる半導体メモリ装置の製造方法を示す工程別素子断面
図、第４図は第２図の回路において、従来の場合にヒュ
ーズを溶断させた場合における書き込みワード線の電
位、ヒューズに流れるプログラム電流、接地配線の電位
の変化を示した説明図である。 １……情報書き込み用電源、C1,C2……予備のセル、F1,
F2……ヒューズ、T1,T2……書き込み用トランジスタ、T
3,T4……読みだし用トランジスタ、G1……接地用配線、
T5……プログラム用トランジスタ、L1,L2……書き込み
用ワード線、BL1,BL2……読み出し用データ線、WL……
読み出し用ワード線、VE……書き込み用データ線、１…
…半導体基板、２……ｐウエル、３……フィールド反転
防止層、４……フィールド酸化膜、５、６……レジスト
膜、７……チャネル部、８……ゲート電極、９……ｎ型
拡散層。
する冗長回路における書き込みワード線の電位、ヒュー
ズに流れるプログラム電流、接地配線の電位の変化を示
した説明図、第２図は同冗長回路として適用が可能な回
路の構成を示した回路図、第３図は本発明の一実施例に
よる半導体メモリ装置の製造方法を示す工程別素子断面
図、第４図は第２図の回路において、従来の場合にヒュ
ーズを溶断させた場合における書き込みワード線の電
位、ヒューズに流れるプログラム電流、接地配線の電位
の変化を示した説明図である。 １……情報書き込み用電源、C1,C2……予備のセル、F1,
F2……ヒューズ、T1,T2……書き込み用トランジスタ、T
3,T4……読みだし用トランジスタ、G1……接地用配線、
T5……プログラム用トランジスタ、L1,L2……書き込み
用ワード線、BL1,BL2……読み出し用データ線、WL……
読み出し用ワード線、VE……書き込み用データ線、１…
…半導体基板、２……ｐウエル、３……フィールド反転
防止層、４……フィールド酸化膜、５、６……レジスト
膜、７……チャネル部、８……ゲート電極、９……ｎ型
拡散層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 登 和彦 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 瀧沢 誠 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 石黒 重文 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 米原 一夫 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 二川 聡嗣 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 斉藤 幸治 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内
Claims (2)
- 【請求項１】正規のメモリセルアレイと予備のメモリセ
ルアレイとを有する冗長回路向の半導体メモリ装置であ
って、 前記予備のメモリセルアレイを構成する各予備のメモリ
セルは、 読み出し用ワード線によって選択される第１のトランジ
スタであって、ドレインが読み出し用データ線に接続さ
れ、ソースがヒューズを介して電源に接続された第１の
トランジスタと、第２のトランジスタであって第１のト
ランジスタとヒューズの接続点及びアースの間に接続さ
れた第２のトランジスタとを備え、 前記第２のトランジスタを書き込み線で選択することに
より、前記ヒューズに溶断電流を流して、前記ヒューズ
を選択的に溶断して前記読み出し用データ線の放電流路
を遮断可能とした半導体メモリ装置において、 前記予備のメモリセルのいずれかにおける前記第２のト
ランジスタが前記書き込み線の選択により導通して前記
ヒューズに溶断電流が流れたときに、他の予備のメモリ
セルに接続された書き込み線に発生する対アース電位差
よりも高いしきい値電圧を前記第２のトランジスタが有
することを特徴とする半導体メモリ装置。 - 【請求項２】正規のメモリセルアレイと予備のメモリセ
ルアレイとを有する冗長回路向の半導体メモリ装置であ
って、 前記予備のメモリセルアレイを構成する各予備のメモリ
セルは、 読み出し用ワード線によって選択される第１のトランジ
スタであって、ドレインが読み出し用データ線に接続さ
れ、ソースがヒューズを介して電源に接続された第１の
トランジスタと、第２のトランジスタであって第１のト
ランジスタとヒューズの接続点及びアースの間に接続さ
れた第２のトランジスタとを備え、 前記第２のトランジスタを書き込み線で選択することに
より、前記ヒューズに溶断電流を流して、前記ヒューズ
を選択的に溶断して前記読み出し用データ線の放電流路
を遮断可能とした半導体メモリ装置の製造方法におい
て、 半導体基板表面の前記第２のトランジスタ形成領域のチ
ャネル部分、及びこの第２のトランジスタと同一導電型
の他のトランジスタのチャネル部分に不純物イオンを注
入する工程と、 前記第２のトランジスタのチャネル部分、及びこの第２
のトランジスタと逆導電型のトランジスタのチャネル部
分に前記不純物イオンを注入する工程とを備えたことに
より、 前記第２のトランジスタのチャネル部分に前記不純物イ
オンを重ねて注入することを特徴とする半導体メモリ装
置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091104A JP2509730B2 (ja) | 1989-08-11 | 1990-04-05 | 半導体メモリ装置及びその製造方法 |
| DE69020461T DE69020461T2 (de) | 1989-08-11 | 1990-08-10 | Halbleiterspeichergerät und Verfahren zu dessen Herstellung. |
| EP90115399A EP0417484B1 (en) | 1989-08-11 | 1990-08-10 | Semiconductor memory device and process for making the same |
| KR1019900012363A KR930010730B1 (ko) | 1989-08-11 | 1990-08-11 | 반도체메모리장치 및 그 제조방법 |
| US07/565,820 US5257230A (en) | 1989-08-11 | 1990-08-13 | Memory device including redundancy cells with programmable fuel elements and process of manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20916989 | 1989-08-11 | ||
| JP1-209169 | 1989-08-11 | ||
| JP2091104A JP2509730B2 (ja) | 1989-08-11 | 1990-04-05 | 半導体メモリ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03155652A JPH03155652A (ja) | 1991-07-03 |
| JP2509730B2 true JP2509730B2 (ja) | 1996-06-26 |
Family
ID=26432578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2091104A Expired - Lifetime JP2509730B2 (ja) | 1989-08-11 | 1990-04-05 | 半導体メモリ装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5257230A (ja) |
| EP (1) | EP0417484B1 (ja) |
| JP (1) | JP2509730B2 (ja) |
| KR (1) | KR930010730B1 (ja) |
| DE (1) | DE69020461T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2981346B2 (ja) * | 1992-08-31 | 1999-11-22 | シャープ株式会社 | 読み出し専用半導体記憶装置 |
| US5677888A (en) * | 1995-06-06 | 1997-10-14 | Integrated Device Technology, Inc. | Redundancy circuit for programmable integrated circuits |
| JP3230795B2 (ja) * | 1995-09-29 | 2001-11-19 | シャープ株式会社 | 読み出し専用半導体記憶装置 |
| US6031771A (en) * | 1996-10-28 | 2000-02-29 | Macronix International Co., Ltd. | Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements |
| US5889711A (en) * | 1997-10-27 | 1999-03-30 | Macronix International Co., Ltd. | Memory redundancy for high density memory |
| US5896327A (en) * | 1997-10-27 | 1999-04-20 | Macronix International Co., Ltd. | Memory redundancy circuit for high density memory with extra row and column for failed address storage |
| JP4639030B2 (ja) * | 2002-11-18 | 2011-02-23 | パナソニック株式会社 | 半導体記憶装置 |
| US7583554B2 (en) * | 2007-03-02 | 2009-09-01 | Freescale Semiconductor, Inc. | Integrated circuit fuse array |
| US8542549B2 (en) | 2011-08-08 | 2013-09-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical fuse bit cell |
| US8760955B2 (en) * | 2011-10-21 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical fuse memory arrays |
| US8610243B2 (en) | 2011-12-09 | 2013-12-17 | Globalfoundries Inc. | Metal e-fuse with intermetallic compound programming mechanism and methods of making same |
| US20140268983A1 (en) * | 2013-03-15 | 2014-09-18 | GlobalFoundries, Inc. | Otprom array with leakage current cancelation for enhanced efuse sensing |
| GB2541961B (en) * | 2015-09-01 | 2019-05-15 | Lattice Semiconductor Corp | Multi-time programmable non-volatile memory cell |
| KR102389817B1 (ko) * | 2016-01-28 | 2022-04-22 | 삼성전자주식회사 | 디스차아지 회로를 갖는 퓨즈 메모리 |
| US11088140B2 (en) | 2019-08-27 | 2021-08-10 | Nanya Technology Corporation | Multiple semiconductor elements with different threshold voltages |
| US11177010B1 (en) * | 2020-07-13 | 2021-11-16 | Qualcomm Incorporated | Bitcell for data redundancy |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4230504B1 (en) * | 1978-04-27 | 1997-03-04 | Texas Instruments Inc | Method of making implant programmable N-channel rom |
| JPS5843838B2 (ja) * | 1979-02-28 | 1983-09-29 | 富士通株式会社 | 読取り専用メモリ |
| JPS584969A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | 半導体装置 |
| JPS60201598A (ja) * | 1984-03-23 | 1985-10-12 | Fujitsu Ltd | 半導体集積回路 |
| US4654830A (en) * | 1984-11-27 | 1987-03-31 | Monolithic Memories, Inc. | Method and structure for disabling and replacing defective memory in a PROM |
| JPH0235699A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 化合物半導体メモリデバイス |
| JPH0817039B2 (ja) * | 1988-08-19 | 1996-02-21 | 株式会社東芝 | 半導体メモリセル |
-
1990
- 1990-04-05 JP JP2091104A patent/JP2509730B2/ja not_active Expired - Lifetime
- 1990-08-10 DE DE69020461T patent/DE69020461T2/de not_active Expired - Fee Related
- 1990-08-10 EP EP90115399A patent/EP0417484B1/en not_active Expired - Lifetime
- 1990-08-11 KR KR1019900012363A patent/KR930010730B1/ko not_active IP Right Cessation
- 1990-08-13 US US07/565,820 patent/US5257230A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0417484A2 (en) | 1991-03-20 |
| KR910005459A (ko) | 1991-03-30 |
| DE69020461D1 (de) | 1995-08-03 |
| EP0417484B1 (en) | 1995-06-28 |
| EP0417484A3 (en) | 1992-01-02 |
| DE69020461T2 (de) | 1996-01-11 |
| US5257230A (en) | 1993-10-26 |
| JPH03155652A (ja) | 1991-07-03 |
| KR930010730B1 (ko) | 1993-11-08 |
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