JPH03155652A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH03155652A JPH03155652A JP2091104A JP9110490A JPH03155652A JP H03155652 A JPH03155652 A JP H03155652A JP 2091104 A JP2091104 A JP 2091104A JP 9110490 A JP9110490 A JP 9110490A JP H03155652 A JPH03155652 A JP H03155652A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
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-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体メモリ装置及びその製造方法に関するも
のであり、特に正規のメモリセルに不良が存在する場合
に、予備のメモリセルに置き換えることによって救済す
る冗長回路を有した装置及びその製造方法に関する。
のであり、特に正規のメモリセルに不良が存在する場合
に、予備のメモリセルに置き換えることによって救済す
る冗長回路を有した装置及びその製造方法に関する。
（従来の技術）
近年の半導体製造技術の発展により、半導体メモリ装置
の高集積化、高機能化が進んでいるが、同時に微細化が
進むことによって製造歩留りの低下を招くことがある。
の高集積化、高機能化が進んでいるが、同時に微細化が
進むことによって製造歩留りの低下を招くことがある。
そこで予備のメモリセルを正規のメモリセルと同一の半
導体基板上に予め形成しておき、正規のメモリセルに不
良が存在する場合に予備のメモリセルを代わりに使用す
ることが行われている。
導体基板上に予め形成しておき、正規のメモリセルに不
良が存在する場合に予備のメモリセルを代わりに使用す
ることが行われている。
このような、予備のメモリセルにより正規のメモリセル
の不良を救済する冗長回路を有した半導体メモリ装置に
ついては、本出願人により特願昭６３−２０４８０２に
おいて、提案がなされている。これはマスクＲＯＭを対
象としたものである。
の不良を救済する冗長回路を有した半導体メモリ装置に
ついては、本出願人により特願昭６３−２０４８０２に
おいて、提案がなされている。これはマスクＲＯＭを対
象としたものである。
マスクＲＯＭでは、データの書込み処理は製造段階で行
われるため、不良のメモリセルが存在した場合にデータ
を書きかえることは、−船釣には不可能となる。この提
案は、マスクＲＯＭにおいても不良のメモリセルを救済
できるように、製造工程終了後であってもデータの書き
込みが可能であり、しかも電源の供給がなくてもデータ
の保持が可能な予備のセルを有した冗長回路を提供する
ものである。そして予備のメモリセルとしてヒユーズを
用いており、ＭＯＳトランジスタのオンオフ電流により
、このヒユーズを溶断あるいは溶断しないことによって
データの書き込みを行っている。
われるため、不良のメモリセルが存在した場合にデータ
を書きかえることは、−船釣には不可能となる。この提
案は、マスクＲＯＭにおいても不良のメモリセルを救済
できるように、製造工程終了後であってもデータの書き
込みが可能であり、しかも電源の供給がなくてもデータ
の保持が可能な予備のセルを有した冗長回路を提供する
ものである。そして予備のメモリセルとしてヒユーズを
用いており、ＭＯＳトランジスタのオンオフ電流により
、このヒユーズを溶断あるいは溶断しないことによって
データの書き込みを行っている。
このような冗長回路の基本構成について、第２図を参照
して説明する。図示されていない正規のメモリセルに不
良が存在するときに、代わりに使用するための予備のセ
ルがマトリクス状に配置されており、セルＣ１を例にと
ると、読み出し用のＮチャネルＭｏＳトランジスタＴ３
と、書き込み用のＮチャネルＭＯＳ）ランジスタＴｌと
、ヒユーズＦ１とで構成されている。
して説明する。図示されていない正規のメモリセルに不
良が存在するときに、代わりに使用するための予備のセ
ルがマトリクス状に配置されており、セルＣ１を例にと
ると、読み出し用のＮチャネルＭｏＳトランジスタＴ３
と、書き込み用のＮチャネルＭＯＳ）ランジスタＴｌと
、ヒユーズＦ１とで構成されている。
トランジスタＴ３とトランジスタＴ１は、読み出しデー
タ線ＢＬＩと接地配線Ｇ１との間に相互に直列に接続さ
れており、このトランジスタＴ３とＴ１との接続点に、
一端が電源の供給を行う書き込みデータ線ＶＥに接続さ
れたヒユーズＦ１の他端が接続されている。
タ線ＢＬＩと接地配線Ｇ１との間に相互に直列に接続さ
れており、このトランジスタＴ３とＴ１との接続点に、
一端が電源の供給を行う書き込みデータ線ＶＥに接続さ
れたヒユーズＦ１の他端が接続されている。
トランジスタＴ３は、ゲート電極が読み出しワード線Ｗ
Ｌに接続されており、データの読み出しを行うときに導
通状態となる。
Ｌに接続されており、データの読み出しを行うときに導
通状態となる。
トランジスタＴ１は、ゲート電極が書き込みワード線Ｌ
１に接続されており、データの書き込みを行うときに、
ヒユーズＦ１を溶断させるときは導通状態に、溶断させ
ないときは非導通状態になる。
１に接続されており、データの書き込みを行うときに、
ヒユーズＦ１を溶断させるときは導通状態に、溶断させ
ないときは非導通状態になる。
ヒユーズＦ１の一端が接続された書き込みデータ線■６
は、一端が情報書き込み用電源１に接続されている。こ
の電源１は書き込みを行う際に、ヒユーズＦ１を溶断す
るための電力を供給するためのものである。
は、一端が情報書き込み用電源１に接続されている。こ
の電源１は書き込みを行う際に、ヒユーズＦ１を溶断す
るための電力を供給するためのものである。
さらに書き込みデータ線Ｖ。には、他の接地配線と共有
している接地配線Ｇ１に一端が接続されたＮチャネルＭ
ＯＳトランジスタＴ５の他端が接続されている。このト
ランジスタＴ５は、プログラム信号により導通制御をな
されるものであり、書き込み時にはロウレベルのプログ
ラム信号を与えられて非導通状態となり、読み出し時に
はハイレベルのプログラム信号を与えられて導通状態と
なって書き込みデータ線ＶＥのレベルを接地電位Ｖｓｓ
にするものである。
している接地配線Ｇ１に一端が接続されたＮチャネルＭ
ＯＳトランジスタＴ５の他端が接続されている。このト
ランジスタＴ５は、プログラム信号により導通制御をな
されるものであり、書き込み時にはロウレベルのプログ
ラム信号を与えられて非導通状態となり、読み出し時に
はハイレベルのプログラム信号を与えられて導通状態と
なって書き込みデータ線ＶＥのレベルを接地電位Ｖｓｓ
にするものである。
このＴ−備のセルＣ１と同様に他の予備のセルも構成さ
れており、例えば同一の書き込みデータ線ＶＥに接続さ
れている予備のセルＣ２は読み出し用のＮチャネルＭＯ
ＳトランジスタＴ４と、書き込み用のＮチャネルＭＯＳ
トランジスタＴ２と、ヒユーズＦ２とで構成されている
。
れており、例えば同一の書き込みデータ線ＶＥに接続さ
れている予備のセルＣ２は読み出し用のＮチャネルＭＯ
ＳトランジスタＴ４と、書き込み用のＮチャネルＭＯＳ
トランジスタＴ２と、ヒユーズＦ２とで構成されている
。
次に、データの書き込み及び読み出しの動作について説
明する。先ずデータを書き込む場合であるが、ここでは
セルＣ１のヒユーズＦ１を溶断し、セルＣ２のヒユーズ
Ｆ２を溶断しないとする。プログラム信号をロウレベル
にしてトランジスタＴ５を非導通状態にし、情報書き込
み用電源１により書き込み用データ線ＶＥに溶断電圧を
印加しておく。そして書き込みワード線Ｌ１はハイレベ
ルにしてトランジスタＴ１を導通させ、書き込みワード
線Ｌ２はロウレベルにしてトランジスタＴ２は非導通状
態にしておく。これにより、書き込みデータ線ＶＥから
ヒユーズＦ１、トランジスタＴ１、配線Ｇ１を経て溶断
電流としてのプログラム電流が流れてヒユーズＦ１は溶
断される。ヒユーズＦ２はトランジスタＴ２が非導通状
態であるため、溶断されない。このようにして書き込み
動作が完了する。
明する。先ずデータを書き込む場合であるが、ここでは
セルＣ１のヒユーズＦ１を溶断し、セルＣ２のヒユーズ
Ｆ２を溶断しないとする。プログラム信号をロウレベル
にしてトランジスタＴ５を非導通状態にし、情報書き込
み用電源１により書き込み用データ線ＶＥに溶断電圧を
印加しておく。そして書き込みワード線Ｌ１はハイレベ
ルにしてトランジスタＴ１を導通させ、書き込みワード
線Ｌ２はロウレベルにしてトランジスタＴ２は非導通状
態にしておく。これにより、書き込みデータ線ＶＥから
ヒユーズＦ１、トランジスタＴ１、配線Ｇ１を経て溶断
電流としてのプログラム電流が流れてヒユーズＦ１は溶
断される。ヒユーズＦ２はトランジスタＴ２が非導通状
態であるため、溶断されない。このようにして書き込み
動作が完了する。
次に読み出し動作であるが、プログラム信号をハイレベ
ルにしてトランジスタＴ５を導通状態にし、書き込みデ
ータ線ＶＥを接地電位ＶＳＳにしておく。さらに読み出
しワード線ＷＬをハイレベルにし、トランジスタＴ３、
Ｔ４を導通させる。これにより、ヒユーズＦ１は溶断さ
れているため読み出しデータ線ＢＬＩはハイレベルにな
り、ヒユーズＦ２は溶断されていないため読み出しデー
タ線ＢＬ２はロウレベルになる。このように、ヒユーズ
が溶断されているか否かにより読み出しデータ線のレベ
ルが相違し、これによりデータが読み出される。
ルにしてトランジスタＴ５を導通状態にし、書き込みデ
ータ線ＶＥを接地電位ＶＳＳにしておく。さらに読み出
しワード線ＷＬをハイレベルにし、トランジスタＴ３、
Ｔ４を導通させる。これにより、ヒユーズＦ１は溶断さ
れているため読み出しデータ線ＢＬＩはハイレベルにな
り、ヒユーズＦ２は溶断されていないため読み出しデー
タ線ＢＬ２はロウレベルになる。このように、ヒユーズ
が溶断されているか否かにより読み出しデータ線のレベ
ルが相違し、これによりデータが読み出される。
（発明が解決しようとする課題）
しかしこのような従来の冗長回路には、書き込みを行う
際に以下のような問題があった。第４図に、ヒユーズＦ
１を溶断させるときの書き込みワード線Ｌ１及びＬ２の
電位（第４（ａ）及び（Ｃ））、ヒユーズＦ１に流れる
プログラム電流Ｉ （第４図（ｂ）） 、接地配線Ｇ１
（第４図（ｄ））の電位の変化、さらに書き込みワード
線Ｌ２の電位ｖ１と接地配線Ｇ１の電位Ｖ２との差ＶＧ
ｓ−（Ｖ １−Ｖ ２）と、トランジスタＴ２のしきい
値電圧Ｖｔｈとの関係（第４図（ｅ））を示す。
際に以下のような問題があった。第４図に、ヒユーズＦ
１を溶断させるときの書き込みワード線Ｌ１及びＬ２の
電位（第４（ａ）及び（Ｃ））、ヒユーズＦ１に流れる
プログラム電流Ｉ （第４図（ｂ）） 、接地配線Ｇ１
（第４図（ｄ））の電位の変化、さらに書き込みワード
線Ｌ２の電位ｖ１と接地配線Ｇ１の電位Ｖ２との差ＶＧ
ｓ−（Ｖ １−Ｖ ２）と、トランジスタＴ２のしきい
値電圧Ｖｔｈとの関係（第４図（ｅ））を示す。
上述したように、ヒユーズＦ１を溶断させるときは書き
込みワード線Ｌ１はハイレベルであり、トランジスタＴ
１の導通によってヒユーズＦ１に流れるプログラム電流
工が増大していく。モして溶断可能な電流ＭＩ ｌに到
達すると、ヒユーズＦ１は溶断されてプログラム電流工
は急激に低下する。
込みワード線Ｌ１はハイレベルであり、トランジスタＴ
１の導通によってヒユーズＦ１に流れるプログラム電流
工が増大していく。モして溶断可能な電流ＭＩ ｌに到
達すると、ヒユーズＦ１は溶断されてプログラム電流工
は急激に低下する。
これにより図のように接地配線Ｇ１の電位が変動し、さ
らにこれに伴って、書き込みワード線Ｌ２の電位も大き
く変動する。書き込みワード線Ｌ２の電位■１と接地配
線Ｇ１の電位Ｖ２との電位差（Ｖｌ −Ｖ２ ）をＶ。
らにこれに伴って、書き込みワード線Ｌ２の電位も大き
く変動する。書き込みワード線Ｌ２の電位■１と接地配
線Ｇ１の電位Ｖ２との電位差（Ｖｌ −Ｖ２ ）をＶ。
８とすると、通常はこの電位”ＧＳはトランジスタＴ２
のしきい値電圧■ｔｈを超えず、トランジスタＴ２は非
導通状態を保つ。
のしきい値電圧■ｔｈを超えず、トランジスタＴ２は非
導通状態を保つ。
このため、書き込みワード線Ｌ２がロウレベルに設定さ
れているかぎり、ヒユーズＦ２が溶断されることはない
。ところがヒユーズＦ１の溶断時に、このような書き込
みワード線Ｌ２の電位と接地配線Ｇ１の電位とに変動が
生じ、第４図（ｅ）に示されたように相対的な７Ｉｉ位
差■。Ｓが、トランジスタＴ２のしきい値電圧ｖｔｈを
超えることがある。
れているかぎり、ヒユーズＦ２が溶断されることはない
。ところがヒユーズＦ１の溶断時に、このような書き込
みワード線Ｌ２の電位と接地配線Ｇ１の電位とに変動が
生じ、第４図（ｅ）に示されたように相対的な７Ｉｉ位
差■。Ｓが、トランジスタＴ２のしきい値電圧ｖｔｈを
超えることがある。
これにより、書き込みワード線Ｌ２はロウレベルに設定
されているにもかかわらず、トランジスタＴ２が導通し
、プログラム電流が流れてヒューズＦ２が溶断すること
となる。
されているにもかかわらず、トランジスタＴ２が導通し
、プログラム電流が流れてヒューズＦ２が溶断すること
となる。
以上のように従来は、溶断されるべきでないヒユーズが
他のヒユーズの溶断によって生じる雑音の影響を受けて
溶断されるという問題があった。
他のヒユーズの溶断によって生じる雑音の影響を受けて
溶断されるという問題があった。
この結果、プログラミングの成功率が低下することにな
る。このような現象はチップ内で発生するため、外部か
ら対策を施しただけでは十分でなかった。
る。このような現象はチップ内で発生するため、外部か
ら対策を施しただけでは十分でなかった。
本発明は上記事情に鑑みてなされたものであり、冗長回
路の予備のセルへデータを古き込む際に、誤動作が発生
することを防止しｊ７る半導体メモリ装置及びその製造
方法を提供することを目的とする。
路の予備のセルへデータを古き込む際に、誤動作が発生
することを防止しｊ７る半導体メモリ装置及びその製造
方法を提供することを目的とする。
（課題を解決するためのｆ段）
本発明の半導体メモリ装置は、正規のメモリセルアレイ
と予備のメモリセルアレイとを釘する冗長回路向の半導
体メモリ装置であって、予備メモリセルアレイを構成す
る各予備のメモリセルは、読み出し用ワード線によって
選択される第１のトランジスタであって、ドレインが読
み出し用データ線に接続され、ソースがヒユーズを介し
て電源に接続された第１のトランジスタと、第２のトラ
ンジスタであって、第１のトランジスタとヒユーズの接
続点及びアースの間に接続された第２のトランジスタと
を備え、第２のトランジスタを書き込み線で選択するこ
とにより、ヒユーズに溶断電流を流して、ヒユーズを選
択的に溶断して読み出し用データ線の放電流路を遮断可
能とした半導体メモリ装置において、予備のメモリセル
のいずれかにおける第２のトランジスタが書き込み線の
選択により導通してヒユーズに溶断電流が流れたときに
、他の予備のメモリセルに接続された書き込み線に発生
する対アース電位差よりも高いしきい値電圧を第２のト
ランジスタが有することを特徴としている。
と予備のメモリセルアレイとを釘する冗長回路向の半導
体メモリ装置であって、予備メモリセルアレイを構成す
る各予備のメモリセルは、読み出し用ワード線によって
選択される第１のトランジスタであって、ドレインが読
み出し用データ線に接続され、ソースがヒユーズを介し
て電源に接続された第１のトランジスタと、第２のトラ
ンジスタであって、第１のトランジスタとヒユーズの接
続点及びアースの間に接続された第２のトランジスタと
を備え、第２のトランジスタを書き込み線で選択するこ
とにより、ヒユーズに溶断電流を流して、ヒユーズを選
択的に溶断して読み出し用データ線の放電流路を遮断可
能とした半導体メモリ装置において、予備のメモリセル
のいずれかにおける第２のトランジスタが書き込み線の
選択により導通してヒユーズに溶断電流が流れたときに
、他の予備のメモリセルに接続された書き込み線に発生
する対アース電位差よりも高いしきい値電圧を第２のト
ランジスタが有することを特徴としている。
そしてこのような装置は、半導体基板表面の前記第２の
トランジスタ形成領域のチャネル部分、及び二の第２の
トランジスタと同一導電型の他のトランジスタのチャネ
ル部分に不純物イオンを注入する工程と、第２のトラン
ジスタのチャネル部分、及びこの第２のトランジスタと
逆導電型のトランジスタのチャネル部分に同じ不純物イ
オンを注入する工程とを備えたことにより、第２のトラ
ンジスタのチャネル部分に不純物イオンを重ねて注入す
る゛ことを特徴としている。
トランジスタ形成領域のチャネル部分、及び二の第２の
トランジスタと同一導電型の他のトランジスタのチャネ
ル部分に不純物イオンを注入する工程と、第２のトラン
ジスタのチャネル部分、及びこの第２のトランジスタと
逆導電型のトランジスタのチャネル部分に同じ不純物イ
オンを注入する工程とを備えたことにより、第２のトラ
ンジスタのチャネル部分に不純物イオンを重ねて注入す
る゛ことを特徴としている。
（作 用）
各々の予備のメモリセルのうち、一方の予備のメモリセ
ルのヒユーズを溶断し、他方の予備のメモリセルのヒユ
ーズを溶断しない場合を想定すると、一方の予備のメモ
リセルに接続された書き込み線によって、所定の電圧が
このメモリセルの第２のトランジスタのゲート電極にの
み印加されて導通し、他方の予備のメモリセルの第２の
トランジスタは非導通状態にある。これにより、一方の
予備のメモリセルにおいて、第２のトランジスタが導通
して電源からヒユーズ、第２のトランジスタを経てアー
スに溶断電流が流れてヒユーズが溶断される。この溶断
の直後に溶断電流が急激に低下することにより、第２の
トランジスタとアースとの間の電位が変動し、さらに他
方の予備のメモリセルに接続された書き込み線の電位も
変動する。
ルのヒユーズを溶断し、他方の予備のメモリセルのヒユ
ーズを溶断しない場合を想定すると、一方の予備のメモ
リセルに接続された書き込み線によって、所定の電圧が
このメモリセルの第２のトランジスタのゲート電極にの
み印加されて導通し、他方の予備のメモリセルの第２の
トランジスタは非導通状態にある。これにより、一方の
予備のメモリセルにおいて、第２のトランジスタが導通
して電源からヒユーズ、第２のトランジスタを経てアー
スに溶断電流が流れてヒユーズが溶断される。この溶断
の直後に溶断電流が急激に低下することにより、第２の
トランジスタとアースとの間の電位が変動し、さらに他
方の予備のメモリセルに接続された書き込み線の電位も
変動する。
この結果、書き込み線の対アース電位差は増大するが、
この電位差よりも第２のトランジスタのしきい値電圧は
高く設定されているため、他方の予備のメモリセルの第
２のトランジスタは非導通状態を維持する。このように
、ヒユーズ溶断による電位変動の影響を受けて導通する
ことがないように各々のトランジスタのしきい値電圧は
設定されるため、溶断されるべきでない予備のメモリセ
ルのヒユーズが溶断されるという誤動作発生が防止され
る。
この電位差よりも第２のトランジスタのしきい値電圧は
高く設定されているため、他方の予備のメモリセルの第
２のトランジスタは非導通状態を維持する。このように
、ヒユーズ溶断による電位変動の影響を受けて導通する
ことがないように各々のトランジスタのしきい値電圧は
設定されるため、溶断されるべきでない予備のメモリセ
ルのヒユーズが溶断されるという誤動作発生が防止され
る。
そしてこのような装置を製造する際に、第２のトランジ
スタ形成領域のチャネル部分、及びこの第２のトランジ
スタと同一導電型の他のトランジスタのチャネル部分に
不純物イオンを注入し、さらに第２のトランジスタのチ
ャネル部分、及びこの第２のトランジスタと逆導電型の
トランジスタのチャネル部分に同じ不純物イオンを注入
して、第２のトランジスタのチャネル部分に不純物イオ
ンを重ねて注入することにより、この部分の不純物濃度
は同一導電型の他のトランジスタよりも高くなる。これ
により、新たに工程を追加することなく、第２のトラン
ジスタのしきい値電圧を高くすることができる。
スタ形成領域のチャネル部分、及びこの第２のトランジ
スタと同一導電型の他のトランジスタのチャネル部分に
不純物イオンを注入し、さらに第２のトランジスタのチ
ャネル部分、及びこの第２のトランジスタと逆導電型の
トランジスタのチャネル部分に同じ不純物イオンを注入
して、第２のトランジスタのチャネル部分に不純物イオ
ンを重ねて注入することにより、この部分の不純物濃度
は同一導電型の他のトランジスタよりも高くなる。これ
により、新たに工程を追加することなく、第２のトラン
ジスタのしきい値電圧を高くすることができる。
（実施例）
以下、本発明の一実施例による半導体メモリ装置及びそ
の製造方法について、図面を参照して説明する。この半
導体メモリ装置が有する冗長回路は、回路構成としては
上述した第２図の回路と同様であるが、書き込み用のト
ランジスタＴ１、Ｔ２のしきい値電圧ＶＬｈが異なって
いる。この場合における書き込み動作について、ヒユー
ズＦ１を溶断させるときの書き込みワード線Ｌ１及びＬ
２の電位、ヒユーズＦ１に流れるプログラム電流１１接
地配線Ｇ１の電位の変化、書き込みワード線Ｌ２と接地
配線Ｇ１の電位の差Ｖ。８を示した第１図を用いて説明
する。
の製造方法について、図面を参照して説明する。この半
導体メモリ装置が有する冗長回路は、回路構成としては
上述した第２図の回路と同様であるが、書き込み用のト
ランジスタＴ１、Ｔ２のしきい値電圧ＶＬｈが異なって
いる。この場合における書き込み動作について、ヒユー
ズＦ１を溶断させるときの書き込みワード線Ｌ１及びＬ
２の電位、ヒユーズＦ１に流れるプログラム電流１１接
地配線Ｇ１の電位の変化、書き込みワード線Ｌ２と接地
配線Ｇ１の電位の差Ｖ。８を示した第１図を用いて説明
する。
ヒユーズＦ１のみを溶断させ、ヒユーズＦ２は溶断させ
ないとする。書き込みワード線のうちワード線Ｌ１は第
１図（ａ）のようにハイレベルに設定し、ワード線Ｌ２
はロウレベルに設定する。
ないとする。書き込みワード線のうちワード線Ｌ１は第
１図（ａ）のようにハイレベルに設定し、ワード線Ｌ２
はロウレベルに設定する。
これによりトランジスタＴ１は導通状態に、トランジス
タＴ２は非導通状態になり、ヒユーズＦ１にのみプログ
ラム電流Ｉが流れる。このプログラム電流は、第１図（
ｂ）のように増大していき、溶断可能な？！！流１１ｍ
１ｌに到達すると、ヒユーズＦ１は溶断されてプログラ
ム電流Ｉは急激に低下する。
タＴ２は非導通状態になり、ヒユーズＦ１にのみプログ
ラム電流Ｉが流れる。このプログラム電流は、第１図（
ｂ）のように増大していき、溶断可能な？！！流１１ｍ
１ｌに到達すると、ヒユーズＦ１は溶断されてプログラ
ム電流Ｉは急激に低下する。
このときに他の書き込みワード線Ｌ２と接地配線Ｇ１と
の間に雑音が生じ、第１図（ｃ）及び（ｄ）のように、
書き込みワード線Ｌ２の電位■１と接地配線Ｇ１の電位
ｖ２とが変動し、この両者の電位差Ｖ。８は増大する。
の間に雑音が生じ、第１図（ｃ）及び（ｄ）のように、
書き込みワード線Ｌ２の電位■１と接地配線Ｇ１の電位
ｖ２とが変動し、この両者の電位差Ｖ。８は増大する。
しかし従来の場さと異なり、第１図（ｅ）のようにこの
電位差Ｖ。ＳよりもトランジスタＴ２のしきい値電圧ｖ
ｔｈは大きく設定されている。従ってトランジスタＴ２
は非導通状態を維持し、ヒユーズＦ２にはプログラム電
流！は流れないためヒユーズＦ２は溶断されない。
電位差Ｖ。ＳよりもトランジスタＴ２のしきい値電圧ｖ
ｔｈは大きく設定されている。従ってトランジスタＴ２
は非導通状態を維持し、ヒユーズＦ２にはプログラム電
流！は流れないためヒユーズＦ２は溶断されない。
一方セルＣ２のヒユーズＦ２を溶断し、セルＣ１のヒユ
ーズＦ１は溶断しない場合には、上述とはセルＣ１側と
セルＣ２側とが入れ替わった関係になる。即ち書き込み
ワード線Ｌ２はハイレベルに、書き込みワード線Ｌ１は
ロウレベルに設定され、トランジスタＴ２のみ導通して
ヒユーズＦ２にプログラム電流Ｉが流れ、溶断される。
ーズＦ１は溶断しない場合には、上述とはセルＣ１側と
セルＣ２側とが入れ替わった関係になる。即ち書き込み
ワード線Ｌ２はハイレベルに、書き込みワード線Ｌ１は
ロウレベルに設定され、トランジスタＴ２のみ導通して
ヒユーズＦ２にプログラム電流Ｉが流れ、溶断される。
そしてこの溶断直後に書き込みワード線Ｌ１と接地配線
Ｃ１との間に雑音が生じ、両者の電位差Ｖ。。
Ｃ１との間に雑音が生じ、両者の電位差Ｖ。。
が増大するが、この場合もこの電位差Ｖ。８よりトラン
ジスタＴ１のしきい値電圧Ｖｔｈの方が高く設定されて
いる。このためトランジスタＴ１は非導通状態を維持し
、ヒユーズＦ１にはプログラム電流Ｉは流れないため、
溶断されることはない。
ジスタＴ１のしきい値電圧Ｖｔｈの方が高く設定されて
いる。このためトランジスタＴ１は非導通状態を維持し
、ヒユーズＦ１にはプログラム電流Ｉは流れないため、
溶断されることはない。
以上のように本実施例によれば、溶断すべきでないヒユ
ーズまで溶断してしまうといった裏動作を防止すること
が可能である。
ーズまで溶断してしまうといった裏動作を防止すること
が可能である。
このような装置は、次のような方法で製造することによ
り、トランジスタＴＩ、Ｔ２のしきい値電圧ＶＬｈを高
くすることができる。この場合の工程別素子断面を、第
３図に示す。
り、トランジスタＴＩ、Ｔ２のしきい値電圧ＶＬｈを高
くすることができる。この場合の工程別素子断面を、第
３図に示す。
先ず第３図（ａ）のように、ｎ型半導体基板１の表面に
、素子が形成されるｐ型ウェル２が形成され、さらに素
子を分離するフィールド酸化膜４が形成されている。こ
こでフィールド酸化膜４の下部には、Ｎ−型フイールド
反転防１＋ｒ、層３が形成されている。この表口全体に
レジストを塗布し、しきい値電圧Ｖｔｈを上げるべきｎ
型トランジスタＴＩ、Ｔ２と、図示されていない他のｎ
型トランジスタの素子形成領域の上部を除去する。そし
て得られたレジスト膜５をマスクとして、ボロンイオン
（Ｂ＋）をｎチャネルイオン注入として表面部分に打ち
込む。この後、レジスト膜５を除去する。
、素子が形成されるｐ型ウェル２が形成され、さらに素
子を分離するフィールド酸化膜４が形成されている。こ
こでフィールド酸化膜４の下部には、Ｎ−型フイールド
反転防１＋ｒ、層３が形成されている。この表口全体に
レジストを塗布し、しきい値電圧Ｖｔｈを上げるべきｎ
型トランジスタＴＩ、Ｔ２と、図示されていない他のｎ
型トランジスタの素子形成領域の上部を除去する。そし
て得られたレジスト膜５をマスクとして、ボロンイオン
（Ｂ＋）をｎチャネルイオン注入として表面部分に打ち
込む。この後、レジスト膜５を除去する。
第３図（ｂ）に示されたように、再び表面全体にレジス
トを塗布する。そして、図示されていない他のｐ型トラ
ンジスタの素子形成領域と、トランジスタＴＩ、Ｔ２の
素子形成領域の上部を除去してレジスト膜６を得る。こ
のレジスト膜６をマスクとして、ボロンイオン（Ｂ＋）
をｐチャネルイオン注入として表面部分に打ち込み、レ
ジスト膜６を除去する。これにより、トランジスタＴ１
、Ｔ２のチャネル部分には、二回に渡ってボロンイオン
（Ｂ ）が重ね打ちされたことになる。
トを塗布する。そして、図示されていない他のｐ型トラ
ンジスタの素子形成領域と、トランジスタＴＩ、Ｔ２の
素子形成領域の上部を除去してレジスト膜６を得る。こ
のレジスト膜６をマスクとして、ボロンイオン（Ｂ＋）
をｐチャネルイオン注入として表面部分に打ち込み、レ
ジスト膜６を除去する。これにより、トランジスタＴ１
、Ｔ２のチャネル部分には、二回に渡ってボロンイオン
（Ｂ ）が重ね打ちされたことになる。
その後表面に多結晶シリコンを堆積し、リン拡散を行っ
て抵抗率を下げる。ゲート電極を形成すべき領域以外を
除去した図示されていないレジスト膜を形成した後、反
応性イオンエツチング（ＲＩ Ｅ）を行ってパターニン
グし、ゲート電極８を得る。このゲート電極８をマスク
として、例えばヒ素イオン（Ａｓ＋ ）を注入し、ドレ
イン又はソース領域となるｎ＋型型数散層９形成する。
て抵抗率を下げる。ゲート電極を形成すべき領域以外を
除去した図示されていないレジスト膜を形成した後、反
応性イオンエツチング（ＲＩ Ｅ）を行ってパターニン
グし、ゲート電極８を得る。このゲート電極８をマスク
として、例えばヒ素イオン（Ａｓ＋ ）を注入し、ドレ
イン又はソース領域となるｎ＋型型数散層９形成する。
こうして得られたトランジスタＴ１、Ｔ２のチャネル部
分７は、他のｎ型トランジスタよりもｐ型不純物濃度が
高くしきい値電圧Ｖｔｈが高い。
分７は、他のｎ型トランジスタよりもｐ型不純物濃度が
高くしきい値電圧Ｖｔｈが高い。
このように本実施例の製造方法では、ｐ型チャネルイオ
ン注入とｎ型チャネルイオン注入とが同じイオン種（ボ
ロンイオン）を用いて行われることを利用し、他のｎ型
トランジスタとｎ型トランジスタの各チャネル部分にそ
れぞれイオンを打ち込む際に、重ねてトランジスタＴＩ
、Ｔ２のチャネル部分に打ち込む。これにより、トラン
ジスタＴｌ、Ｔ２のしきい値電圧ｖｔｈを上げるために
新たに工程を追加する必要がなく、製造時間の短縮、及
びコスト低減を図ることができる。
ン注入とｎ型チャネルイオン注入とが同じイオン種（ボ
ロンイオン）を用いて行われることを利用し、他のｎ型
トランジスタとｎ型トランジスタの各チャネル部分にそ
れぞれイオンを打ち込む際に、重ねてトランジスタＴＩ
、Ｔ２のチャネル部分に打ち込む。これにより、トラン
ジスタＴｌ、Ｔ２のしきい値電圧ｖｔｈを上げるために
新たに工程を追加する必要がなく、製造時間の短縮、及
びコスト低減を図ることができる。
上述した実施例は一例であって、本発明を限定するもの
ではない。例えば本実施例では、書き込み用トランジス
タとしてＮチャネルＭＯＳ）ランジスタを使用している
が、ＰチャネルＭＯＳトランジスタを用いることもでき
る。この場合にはしきい値電圧ｖｔｈは負の値になるが
、書き込みワード線と接地配線との間の電位差ＶＧＳの
絶対値よりもしきい値電圧Ｖ、１の絶対値を高く設定す
ることにより、上述の実施例と同様の効果が得られる。
ではない。例えば本実施例では、書き込み用トランジス
タとしてＮチャネルＭＯＳ）ランジスタを使用している
が、ＰチャネルＭＯＳトランジスタを用いることもでき
る。この場合にはしきい値電圧ｖｔｈは負の値になるが
、書き込みワード線と接地配線との間の電位差ＶＧＳの
絶対値よりもしきい値電圧Ｖ、１の絶対値を高く設定す
ることにより、上述の実施例と同様の効果が得られる。
また冗長回路の構成は第１図と異なっていてもよく、さ
らに予備のセルの数は二つ以上あればよい。
らに予備のセルの数は二つ以上あればよい。
〔発明の効果〕
以上説明したように本発明の半導体メモリ装置は、一方
の予備のメモリセルのヒユーズを溶断させた場合に、同
じ電源供給線に接続された他方の予備のメモリセルにお
いて生じた電位変動の影響を受けないようにヒユーズ溶
断用の第２のトランジスタのしきい値電圧が設定されて
いるため、溶断すべきでないヒユーズを溶断するという
誤動作の発生を防止することが可能である。そしてこの
ような装置は、第２のトランジスタと同一導電型の他の
トランジスタのチャネル部分にイオン注入を行う際、及
び逆導電型トランジスタのチャネル部分にイオン注入を
行う際に、第２のトランジスタのチャネル部分に重ねて
注入を行うことによって、工程を新たに追加することな
く第２のトランジスタのしきい値電圧ＶＬｈを高くする
ことができ、製造時間の短縮、及びコスト低減を達成す
ることができる。
の予備のメモリセルのヒユーズを溶断させた場合に、同
じ電源供給線に接続された他方の予備のメモリセルにお
いて生じた電位変動の影響を受けないようにヒユーズ溶
断用の第２のトランジスタのしきい値電圧が設定されて
いるため、溶断すべきでないヒユーズを溶断するという
誤動作の発生を防止することが可能である。そしてこの
ような装置は、第２のトランジスタと同一導電型の他の
トランジスタのチャネル部分にイオン注入を行う際、及
び逆導電型トランジスタのチャネル部分にイオン注入を
行う際に、第２のトランジスタのチャネル部分に重ねて
注入を行うことによって、工程を新たに追加することな
く第２のトランジスタのしきい値電圧ＶＬｈを高くする
ことができ、製造時間の短縮、及びコスト低減を達成す
ることができる。
第１図は本発明の一実施例による甲導体メモリ装置が有
する冗長回路における書き込みワード線の電位、ヒユー
ズに流れるプログラム電流、接地配線の電位の変化を示
した説明図、第２図は同冗長回路として適用が可能な回
路の構成を示した回路図、第３図は本発明の一実施例に
よる半導体メモリ装置の製造方法を示す工程別素子断面
図、第４図は第２図の回路において、従来の場合にヒユ
ーズを溶断させた場合における書き込みワード線の電位
、ヒユーズに流れるプログラム電流、接地配線の電位の
変化を示した説明図である。 １・・・情報書き込み用電源、ＣＩ、Ｃ２・・・予備の
セル、Ｆｌ、Ｆ２・・・ヒユーズ、Ｔｌ、Ｔ２・・・書
き込み用トランジスタ、Ｔ３．Ｔ４・・・読みだし用ト
ランジスタ、Ｇ１・・・接地用配線、Ｔ５・・・プログ
ラム用トランジスタ、Ｌｌ、Ｌ２・・・書き込み用ワー
ド線、ＢＬＩ、ＢＬ２・・・読み出し用データ線、ＷＬ
・・・読み出し用ワード線、Ｖｐ・・・書き込み用デー
タ線、１・・・半導体基板、２・・・ｐウェル、３・・
・フィールド反転防止層、４・・・フィールド酸化膜、
５．６・・・レジスト膜、７・・・チャネル部、８・・
・ゲート電極、９・・・ｎ型拡散層。 プログラム電流Ｌ （α） 書き込みつ−ド縁Ｌ１ 第４図
する冗長回路における書き込みワード線の電位、ヒユー
ズに流れるプログラム電流、接地配線の電位の変化を示
した説明図、第２図は同冗長回路として適用が可能な回
路の構成を示した回路図、第３図は本発明の一実施例に
よる半導体メモリ装置の製造方法を示す工程別素子断面
図、第４図は第２図の回路において、従来の場合にヒユ
ーズを溶断させた場合における書き込みワード線の電位
、ヒユーズに流れるプログラム電流、接地配線の電位の
変化を示した説明図である。 １・・・情報書き込み用電源、ＣＩ、Ｃ２・・・予備の
セル、Ｆｌ、Ｆ２・・・ヒユーズ、Ｔｌ、Ｔ２・・・書
き込み用トランジスタ、Ｔ３．Ｔ４・・・読みだし用ト
ランジスタ、Ｇ１・・・接地用配線、Ｔ５・・・プログ
ラム用トランジスタ、Ｌｌ、Ｌ２・・・書き込み用ワー
ド線、ＢＬＩ、ＢＬ２・・・読み出し用データ線、ＷＬ
・・・読み出し用ワード線、Ｖｐ・・・書き込み用デー
タ線、１・・・半導体基板、２・・・ｐウェル、３・・
・フィールド反転防止層、４・・・フィールド酸化膜、
５．６・・・レジスト膜、７・・・チャネル部、８・・
・ゲート電極、９・・・ｎ型拡散層。 プログラム電流Ｌ （α） 書き込みつ−ド縁Ｌ１ 第４図
Claims (1)
- 【特許請求の範囲】 １、正規のメモリセルアレイと予備のメモリセルアレイ
とを有する冗長回路向の半導体メモリ装置であつて、 前記予備のメモリセルアレイを構成する各予備のメモリ
セルは、 読み出し用ワード線によって選択される第１のトランジ
スタであって、ドレインが読み出し用データ線に接続さ
れ、ソースがヒューズを介して電源に接続された第１の
トランジスタと、第２のトランジスタであって第１のト
ランジスタとヒューズの接続点及びアースの間に接続さ
れた第２のトランジスタとを備え、 前記第２のトランジスタを書き込み線で選択することに
より、前記ヒューズに溶断電流を流して、前記ヒューズ
を選択的に溶断して前記読み出し用データ線の放電流路
を遮断可能とした半導体メモリ装置において、 前記予備のメモリセルのいずれかにおける前記第２のト
ランジスタが前記書き込み線の選択により導通して前記
ヒューズに溶断電流が流れたときに、他の予備のメモリ
セルに接続された書き込み線に発生する対アース電位差
よりも高いしきい値電圧を前記第２のトランジスタが有
することを特徴とする半導体メモリ装置。 ２、正規のメモリセルアレイと予備のメモリセルアレイ
とを有する冗長回路向の半導体メモリ装置であって、 前記予備のメモリセルアレイを構成する各予備のメモリ
セルは、 読み出し用ワード線によって選択される第１のトランジ
スタであって、ドレインが読み出し用データ線に接続さ
れ、ソースがヒューズを介して電源に接続された第１の
トランジスタと、第２のトランジスタであって第１のト
ランジスタとヒューズの接続点及びアースの間に接続さ
れた第２のトランジスタとを備え、 前記第２のトランジスタを書き込み線で選択することに
より、前記ヒューズに溶断電流を流して、前記ヒューズ
を選択的に溶断して前記読み出し用データ線の放電流路
を遮断可能とした半導体メモリ装置の製造方法において
、 半導体基板表面の前記第２のトランジスタ形成領域のチ
ャネル部分、及びこの第２のトランジスタと同一導電型
の他のトランジスタのチャネル部分に不純物イオンを注
入する工程と、 前記第２のトランジスタのチャネル部分、及びこの第２
のトランジスタと逆導電型のトランジスタのチャネル部
分に前記不純物イオンを注入する工程とを備えたことに
より、 前記第２のトランジスタのチャネル部分に前記不純物イ
オンを重ねて注入することを特徴とする半導体メモリ装
置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2091104A JP2509730B2 (ja) | 1989-08-11 | 1990-04-05 | 半導体メモリ装置及びその製造方法 |
| DE69020461T DE69020461T2 (de) | 1989-08-11 | 1990-08-10 | Halbleiterspeichergerät und Verfahren zu dessen Herstellung. |
| EP90115399A EP0417484B1 (en) | 1989-08-11 | 1990-08-10 | Semiconductor memory device and process for making the same |
| KR1019900012363A KR930010730B1 (ko) | 1989-08-11 | 1990-08-11 | 반도체메모리장치 및 그 제조방법 |
| US07/565,820 US5257230A (en) | 1989-08-11 | 1990-08-13 | Memory device including redundancy cells with programmable fuel elements and process of manufacturing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20916989 | 1989-08-11 | ||
| JP1-209169 | 1989-08-11 | ||
| JP2091104A JP2509730B2 (ja) | 1989-08-11 | 1990-04-05 | 半導体メモリ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03155652A true JPH03155652A (ja) | 1991-07-03 |
| JP2509730B2 JP2509730B2 (ja) | 1996-06-26 |
Family
ID=26432578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2091104A Expired - Lifetime JP2509730B2 (ja) | 1989-08-11 | 1990-04-05 | 半導体メモリ装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5257230A (ja) |
| EP (1) | EP0417484B1 (ja) |
| JP (1) | JP2509730B2 (ja) |
| KR (1) | KR930010730B1 (ja) |
| DE (1) | DE69020461T2 (ja) |
Cited By (1)
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|---|---|---|---|---|
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| US5896327A (en) * | 1997-10-27 | 1999-04-20 | Macronix International Co., Ltd. | Memory redundancy circuit for high density memory with extra row and column for failed address storage |
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| JP4639030B2 (ja) * | 2002-11-18 | 2011-02-23 | パナソニック株式会社 | 半導体記憶装置 |
| US8542549B2 (en) | 2011-08-08 | 2013-09-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical fuse bit cell |
| US8760955B2 (en) * | 2011-10-21 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical fuse memory arrays |
| US8610243B2 (en) | 2011-12-09 | 2013-12-17 | Globalfoundries Inc. | Metal e-fuse with intermetallic compound programming mechanism and methods of making same |
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| KR102389817B1 (ko) * | 2016-01-28 | 2022-04-22 | 삼성전자주식회사 | 디스차아지 회로를 갖는 퓨즈 메모리 |
| US11088140B2 (en) | 2019-08-27 | 2021-08-10 | Nanya Technology Corporation | Multiple semiconductor elements with different threshold voltages |
| US11177010B1 (en) * | 2020-07-13 | 2021-11-16 | Qualcomm Incorporated | Bitcell for data redundancy |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4230504B1 (en) * | 1978-04-27 | 1997-03-04 | Texas Instruments Inc | Method of making implant programmable N-channel rom |
| JPS5843838B2 (ja) * | 1979-02-28 | 1983-09-29 | 富士通株式会社 | 読取り専用メモリ |
| JPS584969A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | 半導体装置 |
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| JPH0235699A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 化合物半導体メモリデバイス |
| JPH0817039B2 (ja) * | 1988-08-19 | 1996-02-21 | 株式会社東芝 | 半導体メモリセル |
-
1990
- 1990-04-05 JP JP2091104A patent/JP2509730B2/ja not_active Expired - Lifetime
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