JP4992149B2 - モス構造のアンチヒューズを利用したメモリリペア回路 - Google Patents
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Description
【発明が属する技術分野】
本発明は、MOS(Metal−Oxide−Semiconductor)構造を有するアンチヒューズ(Antifuse)及びこれを利用したメモリリペア回路に関する。
【0002】
【従来の技術】
半導体集積回路は、技術発展によって与えられたシリコン領域にさらに多くの回路素子を含むこととなった。このような回路素子の欠陥を減少または除去しようとするならば、さらに多くの回路素子を必要とする。ダイ利用率を最大にしてさらに高い集積度を達成するために、回路デザイナーは個別回路素子のサイズを減らそうと努めている。このようなサイズの減少は、このような回路素子が製造工程中、不純物に起因する欠陥にますます影響を受けるようになる。このような欠陥は、集積回路製造の完了時、テスト手続きにより確認可能であるか、半導体チップレベルまたはパッケージ完了後、確認可能でなければならない。欠陥が確認された時、特に回路素子の少数が実際的に欠陥がある時、欠陥のある集積回路装置は捨てなければならないという問題点があり、これは経済的に好ましくない。
【0003】
集積回路の製造においてゼロ欠陥(Zero defects)を期待することは非現実的である。したがって、捨てられる集積回路の数を減少させるために集積回路に冗長回路が提供されている。第1の素子が欠陥として決定されれば、冗長回路素子が欠陥のある回路素子の代りをすることとなる。捨てられる素子の実際的減少は、集積回路素子コストの実際的な増加なしに冗長回路素子を使用して達成される。
【0004】
冗長回路素子を使用する集積回路のいずれか一つは、例えば、DRAM、SRAM、VRAM及びEPROMのような集積メモリ回路である。典型的な集積メモリ回路は、アドレス可能な行及び列のアレイに配列された多数のメモリを含む。行及び列上のメモリは、集積メモリ回路の第1回路素子である。冗長回路素子を提供することによって欠陥のある第1の列、行または個別的ビットが代替され得る。
【0005】
個別的集積メモリ回路の第1の回路素子は、別途にアドレスすることができるため、欠陥素子を代替しようとするならば、ヒューズ切断(Blowing)または欠陥のある第1回路素子のアドレスに応じて冗長回路をプログラムするためのヒューズ制御プログラム可能な回路のアンチヒューズを必要とする。このような過程は、欠陥素子を永久に代替することに非常に効果的である。
【0006】
例えば、DRAMの場合、特定のメモリセルが位置づけされる行及び列アドレスを提供することにより、特定のメモリセルが選択される。冗長回路は、有効な第1のメモリ回路素子を認識すべきであり、欠陥のある第1の回路素子に対するアドレスがユーザにより提供された時、全ての信号が冗長回路素子に変更されるようにすべきである。したがって、多数のヒューズまたはアンチヒューズは、各冗長回路素子と関連づけされる。各冗長回路素子に対応した断線(Blown)または短絡(Unblown)ヒューズの可能な組み合わせ(Combination)は、対応冗長素子が代わりをする全ての第1の素子の単一アドレスを示す。
【0007】
上記アンチヒューズは、電極/絶縁物/電極の構造で、絶縁破壊を利用して二つの電極を連結させるスイッチ役割をする素子である。このような絶縁物の絶縁破壊電圧をアンチヒューズのプログラム電圧(PGM)というが、プログラムを通じて二つの電極が短絡状態となる。
【発明が解決しようとする課題】
【0008】
本発明は、上述したような問題点を解決するためになされたものであって、アンチヒューズをMOS(Metal Oxide Semiconductor)トランジスタにより構成し、これを採用したアンチヒューズ回路を適切にプログラムすることによって、欠陥のあるセルをリペアすることのできるMOS構造のアンチヒューズを利用したメモリリペア回路を提供することにその目的がある。
【0009】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明のMOS構造のアンチヒューズを利用したメモリリペア回路は、パワーが0Vから一定電圧以上になれば、電源電圧を出力するパワーアップリセット回路と、プログラムするヒューズを選択するための信号を出力するアドレスマルチプレクサと、プログラム電圧を供給するための電圧生成器と、パワーアップリセット回路、アドレスマルチプレクサ及び電圧生成器の出力に応じてアンチヒューズ素子をプログラムし、アンチヒューズ素子がプログラムされたか否かを感知するためのアンチヒューズ回路と、アンチヒューズ回路の出力信号に応じて欠陥セルを冗長セルに代替するための冗長ブロックと、を含んでなり、電圧生成器が、電源電圧と負の電圧をプログラム電圧として生成し、アンチヒューズ回路が、第1電極に電源電圧、第2電極に負の電圧が供給される時、プログラムされ、アンチヒューズ回路は、アンチヒューズ素子の一つの電極に負の電圧が印加された状態でアドレスマルチプレクサからの出力信号、パワーアップリセット回路の第1及び第2制御信号に応じてアンチヒューズ素子の他の電極に印加される電源電圧をオンまたはオフさせるためのバイアス制御部と、パワーアップリセット回路の第1制御信号及び第3制御信号に応じてヒューズのプログラム状態をラッチするためのラッチ部とを含んでなり、バイアス制御部は、アドレスマルチプレクサからの出力信号及びパワーアップリセット回路からの第1制御信号を論理結合するNORゲートと、NORゲートの出力信号に応じて電源電圧をスイッチングするためのスイッチング素子を経由した電源電圧を接地にパスさせるためのトランジスタ素子と、スイッチング素子とアンチヒューズ素子の電源電圧印加端子とに接続され、ゲート電極が接地されるトランジスタ素子とを含んで構成され、ラッチ部は、前記パワーアップリセット回路からの第3制御信号に応じて電源電圧をスイッチングするためのスイッチング素子と、スイッチング素子と第1ノードとの間に接続され、前記パワーアップリセット回路からの第1制御信号に応じてターンオンされる第1トランジスタと、第1ノードと電源設置との間に接続され、ゲート電極がアンチヒューズ素子の電源電圧印加端子に接続される第2トランジスタと、スイッチング素子と第1トランジスタのアクセスポイントの電位とをラッチするためのラッチ回路とを含んでなることを特徴とする。
【0010】
また、本発明のMOS構造のアンチヒューズを利用したメモリリペア回路は、第1電極に高電圧、第2電極に電源電圧より低い電圧が供給される時プログラムされる多数のアンチヒューズ素子と、アンチヒューズ素子を選択するためのアドレスマルチプレクサと、アンチヒューズ素子の第1電極に高電圧を供給するための電圧生成器と、パワーアップリセット回路、アドレスマルチプレクサ及び電圧生成器の出力に応じてアンチヒューズ素子をプログラムし、アンチヒューズ素子がプログラムされたか否かを感知するためのアンチヒューズ回路と、アンチヒューズ回路の出力に応じて欠陥セルを冗長セルに代替するための冗長ブロックと、を含み、アンチヒューズ回路は、アンチヒューズ素子のゲート電極に高電圧が印加された状態でアドレスマルチプレクサからの出力信号、パワーアップリセット回路の第1及び第2制御信号に応じてアンチヒューズ素子のソース及びドレイン電極に印加される電源電圧より低い電圧をオンまたはオフさせるためのバイアス制御部と、パワーアップリセット回路の第2及び第3制御信号に応じてアンチヒューズ素子のプログラム状態をラッチするためのラッチ部とを含んでなり、バイアス制御部は、第2制御信号に応じて電源電圧を第1ノードに伝達するためのスイッチング素子と、アンチヒューズ素子のソースおよびドレイン端子連結ノードと第1ノードとの間に接続され、ゲート電極が電源電圧を供給される第1トランジスタと、第1ノードと電源接地との間に連結され前記アドレスマルチプレクサの出力信号に応じてオンされる第2トランジスタと、第2トランジスタと並列接続され、パワーアップリセット回路の第1制御信号に応じてオンされ、オン抵抗が大きい第3トランジスタとからなり、ラッチ部は、第3制御信号に応じて電源電圧を第2ノードに伝達するためのスイッチング素子と、第2ノードと第3ノードとの間に接続され第1ノードの信号に応じてオンされる第1トランジスタと、第3ノードと電源接地との間に接続され、第1制御信号に応じてオンされる第2トランジスタと、第2ノードと第4ノードとの間に接続され、第3ノードの信号に応じてオンされる第3トランジスタと、第4ノードと電源接地との間に接続され、前記第3ノードの信号に応じてオンされる第4トランジスタと、
前記第4ノードの電位をラッチするためのラッチ回路と、を含んでなることを特徴とする。
【0011】
【発明の実施の形態】
次に、本発明にかかるMOS構造のアンチヒューズを利用したメモリリペア回路の実施の形態の具体例を図面を参照しながら説明する。
【0012】
図lは、本発明にかかるアンチヒューズを利用したメモリリペア回路を説明するためのブロック図である。本発明にかかるメモリリペア回路は、アンチヒューズをプログラムし、アンチヒューズがプログラムされたのかを感知するためのアンチヒューズ回路10、パワーが0Vから一定電圧以上になれば、VCCを出力するパワーアップリセット回路20、プログラムするヒューズを選択するための信号を出力するアドレスマルチプレクサ30、プログラム電圧を供給する電圧生成器40、アンチヒューズ回路10の出力信号ROに応じて欠陥セルを冗長セルに代替するための冗長ブロック50により構成される。
【0013】
電圧生成器40は、図2に示したように、電圧生成端子NGNDと接地との間に接続されたPNダイオードD1のアノード(anode)端子を介して、例えば、−4V(NGND)または0Vを出力する一方、VCC端子とPVCC端子との間に接続されたPNダイオードD2のカソード端子を介して、例えば、8V(PVCC)またはVCC(3.3V)電圧を出力する。
【0014】
図3は、図1のアンチヒューズ回路の第1実施例である。アンチヒューズ回路は、VCC(3.3V)とNGND(−4V)の電圧差を利用してアンチヒューズをプログラムする回路として、バイアス制御部60、アンチヒューズ素子70及びラッチ部80により構成される。図9の動作タイミング図を参照しアンチヒューズ回路の動作を説明する。
【0015】
(1−1)初期化動作。
パワーアップリセット回路20からの制御信号PWRUPBが、図9に示したように、ハイであって、スペシャルアドレスSAがローであるならば、NORゲート111の出力がローとなってPMOSトランジスタP12を介して電源電圧VCCが第1ノードN1に伝達される。パワーアップリセット回路20からの制御信号PWRUPがローであるので、電源電圧VCCがPMOSトランジスタP15を介して第3ノードN3に伝達されるが、制御信号PWRUPBによりNMOSトランジスタN16がターンオンされ、第2ノードN2のハイ電位によりNMOSトランジスタN17がターンオンされるので、反転ゲート118、119からなるラッチの出力ROはハイとなる。
【0016】
(1−2)プログラム動作。
パワーの安定化がなされ、制御信号PWRUP_Pがショットパルス(short pulse)にハイとなれば、第1及び第2ノードN1、N2が0Vに初期化される。アンチヒューズ素子を選択するスペシャルアドレスSAがハイとなれば、アンチヒューズ素子70の一方の電極、すなわち第2ノードN2にVCCが印加される。この場合、電圧生成器40の出力NGNDが、例えば、−4Vとなってアンチヒューズ素子70の他方の電極に伝達されれば、アンチヒューズ素子70の両端の電圧差が7V以上の高電圧となるのでアンチヒューズ素子70がプログラムされる。
【0017】
(1−3)読出及びラッチ動作。
プログラムが全部完了した後、図9に示したように、パワーをオフさせた後オンさせる時、一定期間の間パワーの安定化がなされる。この場合、制御信号PWRUPBは、ハイとなってNORゲート111の出力がローとなる。したがって第1及び第2ノードN1、N2にVCCが伝達され、アンチヒューズ素子70がプログラムされた場合、第2ノードN2の電圧は、アンチヒューズ素子70を介してグラウンドにパスされるため、ローとなる。制御信号PWRUPは、ローとなるので、第3ノードN3は、VCC電位となるが、第2ノードN2がロー状態であるので接地への電流パスは遮断される。したがってラッチ80の出力はロー状態を保持する。
【0018】
図3で用いられたアンチヒューズ素子70は、図5、6、7及び8のように構成することができるが、その構成を説明すれば、以下の通りである。
【0019】
図5を参照すれば、P型基板100内のNウェル110が形成され、Nウェル110内にPウェル120が形成される。Pウェル120内には、第1N+領域130A及び第2N+領域130Bが形成され、第1及び第2N+領域130A、130B間の基板100上部には、絶縁膜及びゲート電極140が順に形成される。ゲート電極140は、VCCに連結され、第1及び第2N+領域130A、130Bは、図1の電圧生成器40の電圧生成端子NGNDに連結される。
【0020】
図6を参照すれば、P型基板100内にNウェル110が形成され、Nウェル110内にPウェル120が形成される。Pウェル120内には、N+領域130が形成され、N+領域130の一方の基板100上部には絶縁膜及びゲート電極140が順に形成される。ゲート電極140はVCCに連結され、N+領域130は、図1の電圧生成器40の電圧生成端子NGNDに連結される。
【0021】
図7を参照すれば、P型基板100内にNウェル110が形成され、このNウェル110内には、第1P+領域150A及び第2P+領域150Bが形成され、第1及び第2P+領域150A、150B間の基板100上部には、絶縁膜及びゲート電極140が順に形成される。ゲート電極140は、VCCに連結され、第1及び第2P+領域150A、150Bは、図1の電圧生成器40の電圧生成端子NGNDに連結される。
【0022】
図8を参照すれば、P型基板100内にNウェル110が形成され、Nウェル110内にP+領域150が形成され、P+領域150の一方の基板100上部には、絶縁膜及びゲート電極140が順に形成される。ゲート電極140は、VCCに連結され、P + 領域150は、図1の電圧生成器40の電圧生成端子NGNDに連結される。
【0023】
図5乃至8において、ゲート電極にはVCC(3.3V)、ジャンクション(junction)にはNGND(−4V)を印加してゲート端子とジャンクションとの間のエッジ(Edge)部分に絶縁破壊(Dielectric breakdown)を発生させてゲート電極とジャンクションとの間がオンとなる。図5及び図6は、トリプルウェルNMOSトランジスタを利用して構成し、図7及び図8は、ツインウェルPMOSを利用して構成した。図5及び図6のPウェルは、フローティング状態におくか、または電圧発生器40の負電圧発生端子NGNDに連結させ、NウェルにはVCCを印加する。図7及び図8のNウェルはフローティング状態に保持させる。
【0024】
図4は、図1のアンチヒューズ回路の第2実施例である。図4は、電圧生成器40から発生した正電圧をアンチヒューズ素子に印加してプログラムする回路図として、アンチヒューズ素子32、バイアス制御部31、及びラッチ部33により構成される。図4の動作を、図10の動作タイミング図を参照し説明する。
【0025】
(2−1)初期化動作。
図10に示したように、初期化期間(パワー安定化期間)にVCC電圧がアンチヒューズ素子32のゲート電極に伝達されるが、アンチヒューズ素子32がプログラムされていないので(オフ状態)、第4ノードN4にはVCCが伝達されない。
【0026】
図10の制御信号PWRUPB_Pがハイであるので、PMOSトランジスタP20は、ターンオフされ、NMOPトランジスタN21がターンオン状態であるが、第4ノードN4がロー状態であるので、第5ノードN5もロー状態となる。この場合、スペシャルアドレスSAは、ロー状態であるのでNMOSトランジスタN22は、ターンオフされる。
【0027】
制御信号PWRUPBは、ハイであるので、NMOSトランジスタN23(オン抵抗が非常に大きく設計される)がターンオンされて第5ノードN5を確実にロー状態にする。制御信号PWRUPは、ロー状態であるので、PMOSトランジスタP24、P25、P27を介してVCCが第6ノード及び第7ノードN6、N7にそれぞれ伝達される。
【0028】
この場合、制御信号PWRUPB_Pは、ハイであるが、NMOSトランジスタN26のオン抵抗を大きくしたので、第6ノードN6は、一定の電圧を有することとなる。第6ノードN6の電位によりPMOSトランジスタP27はオフ性となり、それに対し、NMOSトランジスタN28がターンオンされるため、第7ノードN7はロー状態となる。
【0029】
したがって、インバータI29、I30により構成されたラッチの出力ROはハイ状態となる。パワーが安定化されれば、制御信号PWRUPがハイ、制御信号PWRUPBがロー状態となってPMOSトランジスタP24及びNMOSトランジスタN23がターンオフされる。制御信号PWRUPB_Pがショットパルスでロー信号であるならば、PMOSトランジスタP20がターンオンされて第5及び第4ノードN5、N4にVCCが印加されて初期化される。また制御信号PWRUPB_Pがハイとなれば、PMOSトランジスタP20がターンオフされるのに対し、NMOSトランジスタN26がターンオンされて第6ノードN6がロー状態となる。
【0030】
(2−2)プログラム動作。
スペシャルアドレスSAがハイとなれば、NMOSトランジスタN22がターンオンされて第4ノード及び第5ノードN4、N5がロー状態となる。図1の電圧生成器40の正電圧出力端子PVCCから高電圧(7V以上)が出力されれば、アンチヒューズ素子がプログラムされ、この高電圧がアンチヒューズ素子32を介して第4ノードN4に伝達されるが、NMOSトランジスタN21のゲート電圧がVCC(3.3V以上)であるので、このゲートと第4ノードN4との間の電圧差は4V未満であるため、ブレーキダウン電圧に達しなく安定的に動作することができる。
【0031】
(2−3)読出及びラッチ動作。
プログラムが完了すれば、図10に示したように、パワーをオフさせた後オンさせる時、一定期間の間パワーの安定化がなされ、制御信号PWRUPB_Pは、ハイとなってPMOSトランジスタP20は、ターンオフされる。電圧生成器40の正電圧出力端子PVCCが接続されたアンチヒューズ素子32を介してVCC電圧の提供を受け、アンチヒューズ素子32がプログラムされたため(オン状態)、第4ノード及び第5ノードN4、N5にVCCが伝達される。
【0032】
スペシャルアドレスSAがローであるので、NMOSトランジスタN22は、ターンオフされる。制御信号PWRUPBがハイ状態であるが、NMOSトランジスタN23のオン抵抗が非常に大きいために、NMOSトランジスタN23を通じた電流パスはほとんどない。したがって、第5ノードN5は、ハイ状態を保持する。制御信号PWRUPは、ロー状態であるので、PMOSトランジスタP24はターンオン状態であるが、第5ノードN5の電位によりPMOSトランジスタP25がターンオフされるため、第6ノードN6は、続けてロー状態を保持する。第6ノードN6がロー状態であるので、PMOSトランジスタP27は、ターンオンされるのに対し、NMOSトランジスタN28は、ターンオフされるのでVCCがPMOSトランジスタP24、P27を介して第7ノードN7に伝達される。したがって、第7ノードN7は、ハイ状態となり、ラッチ部33の出力はロー状態となる。
【0033】
図4で用いられたアンチヒューズ素子32は、図11乃至図16のように構成することができるが、その構成を説明すれば以下の通りである。
【0034】
図11を参照すれば、P型基板100内にNウェル110が形成され、Nウェル110内にPウェル120が形成される。Pウェル120内には、第1N+領域130A及び第2N+領域130Bが形成され、第1及び第2N+領域130A、130B間の基板100上部には絶縁膜及びゲート電極140が順に形成される。ゲート電極140は、図1の電圧生成器40の正電圧生成端子PVCCに連結され第1及び第2N+領域130A、130Bは図4の第4ノードN4に連結される。
【0035】
図12を参照すれば、P型基板100内にNウェル110が形成され、Nウェル110内にPウェル120が形成される。Pウェル120内には、N+領域130が形成され、N+領域130の一方の基板100上部には絶縁膜及びゲート電極140が順に形成される。ゲート電極140は、図1の電圧生成器40の正電圧生成端子PVCCに連結され、N+領域130は、図4の第4ノードN4に連結される。
【0036】
図13を参照すれば、P型基板100内にNウェル110が形成され、Nウェル110内には第1P+領域150A及び第2P+領域150Bが形成され、第1及び第2P+領域150A、150B間の基板100上部には絶縁膜及びゲート電極140が順に形成される。ゲート電極140は図1の電圧生成器40の正電圧生成端子PVCCに連結され第1及び第2P+領域150A、150Bは、図4の第4ノードN4に連結される。
【0037】
図14を参照すれば、P型基板100内にNウェル110が形成され、Nウェル110内にP+領域150が形成され、P+領域150の一方の基板100上部には絶縁膜及びゲート電極140が順に形成される。ゲート電極140は、図1の電圧生成器40の正電圧生成端子PVCCに連結され、N+領域130は、図4の第4ノードN4に連結される。
【0038】
図15を参照すれば、P型基板100内にPウェル120が形成され、Pウェル120内には第1N+領域130A及び第2N+領域130Bが形成され、第1及び第2N+領域130A、130B間の基板100上部には絶縁膜及びゲート電極140が順に形成される。ゲート電極140は、図1の電圧生成器40の正電圧生成端子PVCCに連結され、第1及び第2N+領域130A、130Bは、図4の第4ノードN4に連結される。
【0039】
図11乃至15において、ゲート電極には、PVCC(7V)、ジャンクションには0Vを印加してゲート電極とジャンクションとの間のエッジ部分に絶縁破壊を発生させてゲート電極とジャンクションとの間をオン状態にする。
【0040】
図16を参照すれば、P型基板100内にPウェル120が形成され、Pウェル120内にN+領域130が形成され、N+領域130の一方の基板100上部には絶縁膜及びゲート電極140が順に形成される。ゲート電極140は、図1の電圧生成器40の正電圧生成端子PVCCに連結され、N+領域130は、図4の第4ノードN4に連結される。
【0041】
図11及び図12は、トリプルウェルNMOSを利用して構成し、図13及び図14は、ツインウェルPMOSを利用して構成した。図15及び図16は、NMOSを利用して構成した。図15及び図16のPウェルは、フローティング状態におくか、ジャンクションに連結させ、NウェルにはVCCを印加する。図13及び図14のNウェルは、フローティング状態におくか、ジャンクションに連結させる。図15及び図16のPウェルは、フローティング状態に保持させる。
【0042】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【0043】
【発明の効果】
上述したように、本発明は、MOS構造のアンチヒューズ素子を電気的にプログラムする方式を利用してメモリ素子の欠陥セルを剰余セルに代替させることができ、特にバーインテスト(burn−in test)以後発生する欠陥もリペアすることができてメモリ素子の生産性を向上させることができる。
【0044】
【図面の簡単な説明】
【図1】本発明にかかるアンチヒューズを利用したメモリリペア回路を説明す
るためのブロック図である。
【図2】図1の電圧生成器の出力状態を説明するための図面である。
【図3】図1のアンチヒューズ回路の第1実施例を示す回路図である。
【図4】図1のアンチヒューズ回路の第2実施例を示す回路図である。
【図5】図3で用いられたアンチヒューズ素子の構成例を示す図面である。
【図6】図3で用いられたアンチヒューズ素子の構成例を示す図面である。
【図7】図3で用いられたアンチヒューズ素子の構成例を示す図面である。
【図8】図3で用いられたアンチヒューズ素子の構成例を示す図面である。
【図9】図3の動作説明のための動作タイミング図である。
【図10】図4の動作説明のための動作タイミング図である。
【図11】図4で用いられたアンチヒューズ素子の構成例を示す図面である。
【図12】図4で用いられたアンチヒューズ素子の構成例を示す図面である。
【図13】図4で用いられたアンチヒューズ素子の構成例を示す図面である。
【図14】図4で用いられたアンチヒューズ素子の構成例を示す図面である。
【図15】図4で用いられたアンチヒューズ素子の構成例を示す図面である。
【図16】図4で用いられたアンチヒューズ素子の構成例を示す図面である。
【0045】
【符号の説明】
10 アンチヒューズ回路
20 パワーアップリセット回路
30 アドレスマルチプレクサ
31 バイアス制御部
32 アンチヒューズ素子
33 ラッチ部
40 電圧生成器
50 冗長ブロック
60 バイアス制御部
70 アンチヒューズ素子
80 ラッチ部
100 P型基板
110 Nウェル
120 Pウェル
130 N+領域
140 ゲート電極
150 P+領域
Claims (16)
- パワーが0Vから一定電圧以上になれば、電源電圧を出力するパワーアップリセット回路と、
プログラムするヒューズを選択するための信号を出力するアドレスマルチプレクサと、
プログラム電圧を供給するための電圧生成器と、
前記パワーアップリセット回路、アドレスマルチプレクサ及び電圧生成器の出力に応じてアンチヒューズ素子をプログラムし、アンチヒューズ素子がプログラムされたか否かを感知するためのアンチヒューズ回路と、
前記アンチヒューズ回路の出力信号に応じて欠陥セルを冗長セルに代替するための冗長ブロックと、を含んでなり、
前記電圧生成器が、電源電圧と負の電圧をプログラム電圧として生成し、
前記アンチヒューズ回路が、第1電極に前記電源電圧、第2電極に前記負の電圧が供給される時、プログラムされ、
前記アンチヒューズ回路は、前記アンチヒューズ素子の一つの電極に負の電圧が印加された状態で前記アドレスマルチプレクサからの出力信号、前記パワーアップリセット回路の第1及び第2制御信号に応じて前記アンチヒューズ素子の他の電極に印加される電源電圧をオンまたはオフさせるためのバイアス制御部と、
前記パワーアップリセット回路の第1制御信号及び第3制御信号に応じて前記ヒューズのプログラム状態をラッチするためのラッチ部と、を含んでなり、
前記バイアス制御部は、前記アドレスマルチプレクサからの出力信号及び前記パワーアップリセット回路からの第1制御信号を論理結合するNORゲートと、
前記NORゲートの出力信号に応じて電源電圧をスイッチングするためのスイッチング素子を経由した電源電圧を接地にパスさせるためのトランジスタ素子と、
前記スイッチング素子と前記アンチヒューズ素子の電源電圧印加端子とに接続され、ゲート電極が接地されるトランジスタ素子とを含んで構成され、
前記ラッチ部は、前記パワーアップリセット回路からの第3制御信号に応じて電源電圧をスイッチングするためのスイッチング素子と、
前記スイッチング素子と第1ノードとの間に接続され、前記パワーアップリセット回路からの第1制御信号に応じてターンオンされる第1トランジスタと、
前記第1ノードと電源接地との間に接続され、ゲート電極が前記アンチヒューズ素子の電源電圧印加端子に接続される第2トランジスタと、
前記スイッチング素子と第1トランジスタのアクセスポイントの電位とをラッチするためのラッチ回路とを含んでなることを特徴とするMOS構造のアンチヒューズを利用したメモリリペア回路。 - 前記アンチヒューズ素子は、トリプルPウェル内にソース及びドレインが形成されたNMOSトランジスタにより構成し、ゲート電極に電源電圧を印加し、ソースとドレインとは互いに連結して負の電圧が印加されるようにしたことを特徴とする請求項1に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記トリプルPウェルを、フローティング状態に保持するか、または前記ソースとドレインに連結されることを特徴とする請求項2に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記アンチヒューズ素子は、トリプルPウェル内にソースまたはドレインのいずれか一つのみを形成したMOSトランジスタにより構成し、ゲート電極に電源電圧を印加し、前記ソースまたはドレインのいずれか一つのみには負の電圧が印加されるようにしたことを特徴とする請求項1に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記トリプルPウェルを、フローティング状態に保持するか、または、前記ソースとドレインに連結されることを特徴とする請求項4に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 第1電極に高電圧、第2電極に電源電圧より低い電圧が供給される時プログラムされる多数のアンチヒューズ素子と、
前記アンチヒューズ素子を選択するためのアドレスマルチプレクサと、
前記アンチヒューズ素子の第1電極に高電圧を供給するための電圧生成器と、
パワーアップリセット回路、アドレスマルチプレクサ及び電圧生成器の出力に応じてアンチヒューズ素子をプログラムし、アンチヒューズ素子がプログラムされたか否かを感知するためのアンチヒューズ回路と、
前記アンチヒューズ回路の出力に応じて欠陥セルを冗長セルに代替するための冗長ブロックと、を含み、
前記アンチヒューズ回路は、前記アンチヒューズ素子のゲート電極に高電圧が印加された状態で前記アドレスマルチプレクサからの出力信号、前記パワーアップリセット回路の第1及び第2制御信号に応じて前記アンチヒューズ素子のソース及びドレイン電極に印加される電源電圧より低い電圧をオンまたはオフさせるためのバイアス制御部と、
前記パワーアップリセット回路の第2及び第3制御信号に応じて前記アンチヒューズ素子のプログラム状態をラッチするためのラッチ部と、を含んでなり、
前記バイアス制御部は、前記第2制御信号に応じて電源電圧を第1ノードに伝達するためのスイッチング素子と、
前記アンチヒューズ素子のソースおよびドレイン端子連結ノードと第1ノードとの間に接続され、ゲート電極が電源電圧を供給される第1トランジスタと、
前記第1ノードと電源接地との間に連結され前記アドレスマルチプレクサの出力信号に応じてオンされる第2トランジスタと、
前記第2トランジスタと並列接続され、前記パワーアップリセット回路の第1制御信号に応じてオンされ、オン抵抗が大きい第3トランジスタとからなり、
前記ラッチ部は、前記第3制御信号に応じて電源電圧を第2ノードに伝達するためのスイッチング素子と、
前記第2ノードと第3ノードとの間に接続され前記第1ノードの信号に応じてオンされる第1トランジスタと、
前記第3ノードと電源接地との間に接続され、前記第1制御信号に応じてオンされる第2トランジスタと、
前記第2ノードと第4ノードとの間に接続され、前記第3ノードの信号に応じてオンされる第3トランジスタと、
前記第4ノードと電源接地との間に接続され、前記第3ノードの信号に応じてオンされる第4トランジスタと、
前記第4ノードの電位をラッチするためのラッチ回路と、を含んでなることを特徴とするMOS構造のアンチヒューズを利用したメモリリペア回路。 - 前記アンチヒューズ素子は、トリプルPウェル内にソースおよびドレインが形成されたNMOSトランジスタにより構成し、ゲート電極に高電圧を印加し、ソースとドレインとは互いに連結して電源電圧より低い電圧が印加されるようにしたことを特徴とする請求項6に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記トリプルPウェルを、フローティング状態に保持するか、または、前記ソースとドレインに連結させることを特徴とする請求項7に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記アンチヒューズ素子は、トリプルPウェル内にソースまたはドレインのいずれか一つのみを形成したMOSトランジスタにより構成し、ゲート電極に高電圧を印加し、前記ソースまたはドレインのいずれか一つのみには電源電圧より低い電圧が印加されるようにしたことを特徴とする請求項6に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記トリプルPウェルを、フローティング状態に保持するか、または、前記ソースとドレインに連結されることを特徴とする請求項9に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記アンチヒューズ素子は、P型基板のNウェル内にソースおよびドレインが形成されたPMOSトランジスタにより構成し、ゲート電極に高電圧を印加し、ソースとドレインとは互いに連結して電源電圧より低い電圧が印加されるようにしたことを特徴とする請求項6に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記PMOSトランジスタのNウェルは、フローティングされることを特徴とする請求項11に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記アンチヒューズ素子は、P型基板のNウェル内にソースまたはドレインのいずれか一つのみを形成したMOSトランジスタにより構成し、ゲートには電源電圧を印加し、前記ソースまたはドレインのいずれか一つのみには電源電圧より低い電圧が印加されるようにしたことを特徴とする請求項6に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記アンチヒューズ素子は、Pウェル内にソースおよびドレインが形成されたNMOSトランジスタにより構成し、ゲートに電源電圧を印加し、ソースとドレインとは互いに連結して電源電圧より低い電圧が印加されるように構成したことを特徴とする請求項6に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記Pウェルは、フローティングされることを特徴とする請求項14に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
- 前記アンチヒューズ素子は、Pウェル内にソースまたはドレインのいずれか一つのみを形成したMOSトランジスタにより構成し、ゲートに高電圧を印加し、ソースまたはドレインのいずれか一つのみには電源電圧より低い電圧を印加することを特徴とする請求項6に記載のMOS構造のアンチヒューズを利用したメモリリペア回路。
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