JP3636738B2 - リードオンリメモリ装置の欠陥救済回路及び欠陥救済方法 - Google Patents
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Description
【産業上の利用分野】
本発明はリードオンリメモリ装置に関するもので、特に、リードオンリメモリ装置の欠陥救済回路に関するものである。
【0002】
【従来の技術】
最近では、製造工程時に特定のデータを記録するようにされたマスクROM(MASK ROM)が広く使用されている。このマスクROMは、製造工程時にプログラム用の指定された作業を行うようにされ、製造工程中にイオン注入方式又はコンタクト(contact )切換方式等を利用して、メモリセルに所定のデータを記憶させるメモリ装置である。
【0003】
通常のマスクROMは、製造工程又はデータ記録時に発生する不良セルを救済(repair)するため、不良セルに置換えるための冗長セルからなる冗長セルアレイを内装している。このような欠陥救済に対する従来技術が、Yasuo Naruke氏等によって1989年度ISSCCの第128頁〜第129頁に詳細に開示されている。この欠陥救済回路は、電気的に溶断可能なポリシリコンヒューズセルを冗長セルとして使用し、選択されたヒューズセルに電流を流して溶断することで欠陥を救済するという技術を用いている。
【0004】
しかしながら、このような欠陥救済方式においては、冗長セルとしてポリシリコンヒューズセルを用いるため、メモリチップの面積が増加することになり、集積度が減少するという短所を有している。
【0005】
また、ノーマルのセルアレイがヒューズセルではないときには、冗長セルアレイを形成するために別途の写真蝕刻工程が必要となり、そのために、マスク層(mask layers )の増加が必然的であるので、製造原価が高くなるという短所も有している。
【0006】
【発明が解決しようとする課題】
したがって本発明の目的は、ヒューズセルを用いないようにして、集積度の向上したリードオンリメモリ装置を提供することにある。
【0007】
また、本発明の他の目的は、メモリセルアレイと同じセル構造で形成された冗長セルアレイを有するマスクROMを提供することにある。
【0008】
さらに、本発明の他の目的は、写真蝕刻用マスクの増加を伴うことなく、不良チップを救済できるようなマスクROMを提供することにある。
【0009】
加えて、本発明の他の目的は、行単位又は行ブロック単位で不良セルの救済が可能なマスクROMを提供することにある。
【0010】
【課題を解決するための手段】
このような目的を達成するために本発明は、ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第1及び第2セルアレイと、外部から印加される行アドレス信号の組合せに応じて、対応する第1及び第2セルアレイの各ワード線をそれぞれ選択駆動する第1及び第2行デコーダと、第1セルアレイ内に発生した不良セルのアドレス信号を記憶しており、該記憶されたアドレス信号と外部から印加される行アドレス信号が同じときには、第1行デコーダを非活性化させると共に第2行デコーダを活性化させる行デコーダ選択手段と、を備えるようにすることを特徴としている。
【0011】
また、ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第1及び第2セルアレイと、外部から印加されるブロック選択アドレス信号を組合せて、第1セルアレイ内のメモリセルを行ブロック単位で選択するためのブロック選択信号を出力するブロック選択デコーダと、外部から印加される行アドレス信号を組合せて、対応する第1及び第2セルアレイの各ワード線をそれぞれ選択駆動する第1及び第2行デコーダと、第1セルアレイ内の行ブロックのうちの不良セルを含む行ブロックのアドレス信号を記憶しており、該記憶されたアドレス信号と前記ブロック選択アドレス信号が合致するときには、第1行デコーダを非活性化させると共に第2行デコーダを活性化させる行デコーダ選択手段と、を備えるようにすることを特徴とする。
【0012】
この場合、第1セルアレイは主(main)メモリセルアレイとして動作し、第2セルアレイは第1セルアレイの欠陥救済のための冗長セルアレイとして動作するようすればよい。
【0013】
また、行デコーダ選択手段は、第1セルアレイの中で不良セルを含んでいる行単位又は行ブロック単位のアドレス信号をその内に記憶しておいて、入力される外部アドレス信号が、該記憶されたアドレス信号と相互に異なる場合には第1行デコーダを活性化させ、外部アドレス信号が記憶されたアドレス信号と同じ場合には第2行デコーダを活性化させるようにするとよい。
【0014】
さらに、第2セルアレイは、第1セルアレイとビット線を共有するようにし、第1セルアレイにおける欠陥発生したメモリセルを含む行単位又は行ブロック単位のデータを、対応させて記録するように構成するとよい。
【0015】
【実施例】
以下、添付の図面を参照して本発明の実施例を詳細に説明する。
【0016】
図1は、本発明の好適な一実施例を示し、行(row )ブロック単位で欠陥救済を実施できる冗長セルアレイを有するマスクROMの機能ブロック図である。
【0017】
同図に示すメモリ装置は、主メモリセルからなるメモリセルアレイ10と、欠陥救済用冗長セルからなる冗長セルアレイ12とを有している。そして、メモリセルアレイ10のワード線は行デコーダ14によって選択的に駆動され、冗長セルアレイ12のワード線は冗長行デコーダ16によって選択的に駆動される。
【0018】
メモリセルアレイ10及び冗長セルアレイ12は、一連の工程によって形成された一つのセルアレイをワード線単位に分割して形成され、したがって同じメモリセル構造をもっており、データ出力のためのビット線を共有するようにされている。
【0019】
各ビット線の読出データは、センスアンプ及び出力ゲート18内に位置するセンスアンプで感知増幅され、列(column)セレクタ20によっていずれか一つの出力ゲートがONとされて、データ出力バッファ22に読出しデータが伝達される。
【0020】
メモリセルアレイ10は、NANDセルストリング(NAND cell string)を読出専用メモリセルとしてもっている。このNANDセルストリングについての回路例を図2に示す。
【0021】
この図2に示す例では、一つのNANDセルストリングは、ビット線BLと接地電圧Vss端との間にチャネルが直列接続された、2個のストリング選択トランジスタST1、ST2及びn個のメモリセルトランジスタM1〜Mnで構成され、そして、第1及び第2セルストリングが一つのビット線BLを共有するようになっている。
【0022】
ストリング選択トランジスタST1、ST2の各ゲート端子は、それぞれストリング選択線SSL1、SSL2に接続されている。また、メモリセルトランジスタM1〜Mnの各ゲート端子は、それぞれワード線WL1〜WLnに接続されている。
【0023】
ストリング選択トランジスタST1、ST2及びメモリセルトランジスタM1〜Mnは、最初に、エンハンスメント形(増加形)で製造され、その後、チャネル領域にイオン注入を実施することでデプレッション形(空乏形)とされ、データが記録される。つまり、エンハンスメント形はノーマリオフ形で、デプレッション形はノーマリオン形なので、それを利用して、データの記憶を行い、また、次のようにセルストリングを選択する。
【0024】
図2に示す例では、第1セルストリングのストリング選択トランジスタST1及びST2は、それぞれデプレッション形及びエンハンスメント形に製造され、第2セルストリングのストリング選択トランジスタST1及びST2は、それぞれエンハンスメント形及びデプレッション形に製造されている。したがって、ストリング選択線SSL1及びSSL2が、それぞれ論理“ロウ”及び“ハイ”の状態で印加されるとき、第1セルストリングのストリング選択トランジスタST1及びST2がONとなる。一方、第2セルストリングのストリング選択トランジスタST1はOFF、ストリング選択トランジスタST2はONとなるので、第1セルストリングのみビット線BLと接続され、データが読出される。また、ストリング選択線SSL1、SSL2によって制御される行方向に配列されたセルストリングが、一つの行ブロックを形成する。
【0025】
尚、この図2に示すNANDセルストリングは、各ゲートがストリング選択線SSL1、SSL2にそれぞれ接続された2個のストリング選択トランジスタST1、ST2を有しているが、これに限らず、より多くのストリング選択トランジスタをもつようにすることもできる。このときには、ストリング選択トランジスタと同数のストリング選択信号が必要となる(このようなマスクROMのNANDセルストリングについての詳細は、本願出願人により1989年5月31日付けで出願された韓国特許出願第89−7341号に開示されている)。
【0026】
図1に示すように、メモリ装置外部から印加されるブロック選択アドレス信号は、ブロック選択アドレスバッファ24で整形された後、冗長アドレスデコーダ26及びブロック選択デコーダ28に入力される。行アドレス信号は、行アドレスバッファ30で整形されて行プリデコーダ32に入力される。そして、列アドレス信号は、列アドレスバッファ34で整形されて列デコーダ36に入力される。
【0027】
ブロック選択デコーダ28は、入力されるブロック選択アドレス信号を組合せて、メモリセルアレイ10内の行ブロックのうちのいずれか一つを選択して活性化させる。
【0028】
冗長アドレスデコーダ26は、メモリセルアレイ10内の行ブロックのうち、欠陥の発生したNANDセルストリングを含んでいる行ブロックのアドレス信号を記憶しており、ブロック選択アドレスバッファ24から入力されるブロック選択アドレス信号が、その記憶された欠陥アドレス信号と同じときに、冗長エネーブル(Redundancy Enable )信号REを論理“ハイ”の状態で出力し、それ以外のときには論理“ロウ”の状態で出力する。この冗長エネーブル信号REは、行デコーダ14の動作制御端子に入力され、一方、インバータ38を通じて反転される冗長エネーブル信号バーREは、冗長行デコーダ16の動作制御端子に入力される。この行デコーダ14及び冗長行デコーダ16の構成例を、それぞれ図3及び図4に示す。
【0029】
図3に示すように、NORゲート42は、ブロック選択デコーダ28から出力されるブロック選択信号Biと、冗長アドレスデコーダ26から出力される冗長エネーブル信号REとを入力とする。したがって、冗長エネーブル信号RE及びブロック選択信号Biが論理“ロウ”の状態で印加されるとき、NORゲート42の出力は論理“ハイ”の状態になる。
【0030】
このNORゲート42の出力は、NANDゲート44〜54の各第1入力端子に入力される。また、このNANDゲート44〜54の各第2端子には、ストリング選択信号SS1、SS2とワード線駆動信号S1〜Snの中の該当信号がそれぞれ入力される。そして、ストリング選択信号SS1、SS2を入力とするNANDゲート44、46の各出力ノードには、それぞれインバータ45、47が接続され、これらインバータ45、47の各出力端子は、それぞれストリング選択線SSL1、SSL2に接続される。一方、ワード線駆動信号S1〜Snを入力とするNANDゲート48〜54の各出力ノードは、それぞれワード線WL1〜WLnに接続される。
【0031】
したがって、各NANDゲート44〜54に入力されるNORゲート42の出力が、論理“ハイ”の状態を維持する場合にのみ、ストリング選択信号SSi及びワード線駆動信号Siが有効な信号となるので、行デコーダ14は、ブロック選択信号Bi及び冗長エネーブル信号REが論理“ロウ”の状態で印加されるときに、動作が活性化される。
【0032】
一方、図4に示すように、冗長行デコーダ16は、図3に示す行デコーダ14と類似した構造を有している。NORゲート56は、冗長エネーブル信号バーRE及び接地電圧Vssを入力とし、このNORゲート56の出力は、NANDゲート58〜68の各第1入力端子に入力される。また、これらNANDゲート58〜68の各第2入力端子には、ストリング選択信号SS1、SS2及びワード線駆動信号S1〜Snの中の該当信号がそれぞれ入力される。
【0033】
ストリング選択信号SS1、SS2を入力とするNANDゲート58、60の各出力ノードには、それぞれインバータ59、61が接続され、そして、これらインバータ59、61の各出力は、冗長ストリング選択線SSRL1、SSRL2にそれぞれ接続されている。一方、ワード線駆動信号S1〜Snを入力とするNANDゲート62〜68の各出力ノードは、それぞれ冗長ワード線WLR1〜WLRnに接続される。
【0034】
したがって、各NANDゲート58〜68に入力されるNORゲート56の出力が論理“ハイ”の状態を維持する場合にのみ、ストリング選択信号SSi及びワード線駆動信号Siが有効な信号となるので、冗長行デコーダ16は、冗長エネーブル信号REが論理“ハイ”の状態、すなわち、これを反転させた信号バーREが論理“ロウ”の状態で入力されるとき、動作が活性化される。このときが冗長モードとなる。
【0035】
図1に示す実施例において、冗長アドレスデコーダ26は、先に述べたように、メモリセルアレイ10内の行ブロックの中の不良セルを含む行ブロックのアドレス信号を、それ自体の内に記憶している。そして、ブロック選択アドレスバッファ24から出力されるブロック選択アドレス信号が入力されると、その入力されたブロック選択アドレス信号が、記憶されているアドレス信号と異なる場合には行デコーダ14を活性化させ、記憶されているアドレス信号と合致するときには冗長行デコーダ16を活性化させる。このような冗長アドレスデコーダ26の構成例を図5に示す。
【0036】
図5に示すように、冗長アドレスデコーダ26は、チャネルが電源電圧Vcc端と出力ノードN1との間に設けられたPMOSトランジスタTpuと、チャネルが出力ノードN1と接地電圧Vss端との間に互いに直列接続された第1〜第7NMOSトランジスタMR0、バーMR0、MR1、バーMR1、MR2、バーMR2、Tpdと、出力ノードN1に接続され、冗長エネーブル信号REを出力するインバータ40とから構成される。
【0037】
PMOSトランジスタTpuは、出力ノードN1のプルアップ手段として作用し、第7NMOSトランジスタTpdは、プルダウン手段として作用する。第1〜第6NMOSトランジスタMR0、バーMR0、MR1、バーMR1、MR2、バーMR2の各ゲート端子には、ブロック選択アドレス信号及びその反転信号A0、バーA0、A1、バーA1、A2、バーA2がそれぞれ入力され、そして第7NMOSトランジスタTpdのゲート端子には、チップエネーブル(Chip Enable )信号CEが印加される。このようにチップエネーブル信号CEで第7NMOSトランジスタTpdのゲートを制御することで、待機時間における電流消耗を防止することができる。
【0038】
メモリセルアレイ10内の不良セルを含む行ブロックを示すアドレス信号は、第1〜第6NMOSトランジスタMR0〜バーMR2により記憶される。例えば、欠陥のある行ブロックを指定するブロック選択アドレス信号A0、A1、A2が、それぞれ“101”(ハイ−ロウ−ハイ)であれば、NMOSトランジスタMR0、バーMR1、MR2をエンハンスメント形とし、一方、NMOSトランジスタバーMR0、MR1、バーMR2は、チャネル領域にイオン注入してデプレッション形とすることで、不良セルを含む行ブロックのアドレス信号を記憶できる。
【0039】
このような目的のためには、公知の技術であるイオンビームリソグラフィ(ion beam lithography)技術を用いて、ブロック選択アドレス信号バーA0、A1、バーA2を受ける第2、第3、第6NMOSトランジスタバーMR0、MR1、バーMR2のゲートにイオン注入を実施し、最初、エンハンスメント形に製作されたものをデプレッション形に変換させればよい。
【0040】
以上の結果、チップエネーブル信号CEが論理“ハイ”にエネーブルとされた状態で、ブロック選択アドレス信号A0、A1、A2が、それぞれ論理“ハイ”、“ロウ”、“ハイ”の状態で印加されると、第1〜第7NMOSトランジスタMR0〜TpdがすべてONとなり、その結果、出力ノードN1の電位は接地電圧Vss端に放電される。したがって、出力ノードN1に接続されたインバータ40からは、冗長エネーブル信号REが論理“ハイ”の状態で出力される。尚、図5に示す例では、ブロック選択アドレス信号が3個の場合を説明したが、これに限らず、必要に応じてその数を変更することは勿論可能である。
【0041】
次に、図2〜図5を参照して、図1に示すマスクROMの欠陥救済動作について説明する。製造工程及びデータ記録工程を完了した後、EDS(Electrical Die Sorting)テスト(ダイソートテスト)を実施し、それにより不良セルの存在が確認されると、不良セルを含んでいる行ブロックのアドレス信号を、上述のようにして冗長アドレスデコーダ26に記憶させ、そして、その行ブロック内のすべてのメモリセルに記録されるべきデータを、冗長セルアレイ12の冗長セルに1対1で対応するように記録する。
【0042】
通常の製造工程において、マスクROMは、一つのウェーハに多数のチップを形成するようにして製造されるため、その一部のいくつかのチップが不良チップとなり得る。このような場合、次のようにして欠陥救済を行えばよい。
【0043】
不良チップが発見された場合、その不良チップ内の欠陥発生部位のアドレス信号及び最初の記録データを確認した後、ウェーハ全面に感光膜を形成する。そして、公知の技術であるイオンビームリソグラフィ技術を利用して、欠陥救済データが記録される冗長セルアレイの該当メモリセルと、欠陥行ブロックのアドレス信号を記憶させる冗長アドレスデコーダ26の該当トランジスタとに対して開口を形成する。この開口を通してイオンを注入し、最初にエンハンスメント形で製造されたトランジスタをデプレッション形トランジスタに変換させることによって、欠陥救済データ及び欠陥行ブロックのアドレス信号を記録する。
【0044】
このようにイオンビームリソグラフィ技術を用いると、感光膜の形成されたウェーハ上の一部位のみを選択的に蝕刻して開口を形成することが容易にできるので、選択部位にのみイオン注入を実施することが比較的簡単にできる。また、欠陥救済データの記録が完了した後に救済テストを実施し、それにより欠陥救済後にも不良の存在が確認されれば、再び欠陥救済を実施するようにしてもよい。
【0045】
尚、このような小規模の修正については、イオンビーム法だけではなく、電子ビーム直接露光(描画)技術を用いることも可能である。また、このようなビーム投射式の技術を用いる場合には、露光(描画)の対象となり得る部分の近辺に、露光の目標となる指標、例えば、アルミニウム製の十字線、四角形状の枠線、格子状の模様線等を予め形成しておくと、露光(描画)制度を高め、露光(描画)の準備時間を短縮することが可能となる。より具体的な例としては、行デコーダ及びメモリセルアレイで構成される四角形状の領域の四隅、あるいは、辺や対角線と関連づけてアルミニウム製の指標を設けることにより、掃引ビームに対する電子線放出(又はビーム反射)を利用して、ビーム掃引制御系の掃引座標キャリブレーションを行うことが容易にでき、露光(描画)制度の向上、露光(描画)準備時間の短縮を期待できる。
【0046】
最後に、上述のようにして製造工程及び欠陥救済の完了したマスクROMの読出動作について説明する。
【0047】
まず、ブロック選択アドレス信号が、不良のない正常な行ブロックを指定する場合を説明する。上述のように、冗長アドレスデコーダ26から出力される冗長エネーブル信号REが論理“ロウ”の状態とされ、それによって行デコーダ14が活性化される一方で、冗長行デコーダ16は非活性化される。したがって、ブロック選択デコーダ28によって、メモリセルアレイ10内のいずれか一つの行ブロックが選択され、そして、行デコーダ14が、行プリデコーダ32からストリング選択信号SSi及びワード線駆動信号Siを受けて、選択された行ブロック内のセルストリング及びワード線を選択的に駆動する。その結果、選択されたセルストリングから読出されてビット線に送られるデータは、センスアンプで感知増幅され、列アドレス信号によって選択される出力ゲートを通じてデータ出力バッファ22に伝達されてチップ外部に出力される。
【0048】
一方、ブロック選択アドレス信号が、不良セルを含んでいる行ブロックを指定するように印加される場合には、冗長アドレスデコーダ26から出力される冗長エネーブル信号REが論理“ロウ”の状態となる。それによって、行デコーダ14が非活性化される一方で、冗長行デコーダ16が活性化される。その結果、冗長行デコーダ16が、行プリデコーダ32からストリング選択信号SSi及びワード線駆動信号Siを受けて、冗長セルアレイ12内のセルストリングを選択しワード線を選択的に駆動する。したがって、選択されたセルストリングから読出されてビット線に送られるデータは、センスアンプで感知増幅され、列アドレス信号によって選択される出力ゲートを通じてデータ出力バッファ22に伝達されてチップ外部に出力される。
【0049】
【発明の効果】
以上述べてきたように本発明によるマスクROMは、従来技術で冗長セルとして使用されてきたヒューズセルに代えて、ノーマルのメモリセルアレイと同じセル構造をもつ冗長セルアレイを使用することができる。したがって、メモリセルアレイと冗長セルアレイを同時に製造することができ、集積度を向上させてチップ面積を最小化すると共に、欠陥救済用冗長セルアレイの拡張をも容易に達成することが可能となる。
【0050】
また、メモリセルアレイが行デコーダを、冗長セルアレイが冗長行デコーダをそれぞれ有し、そして冗長アドレスデコーダを用いて行デコーダと冗長行デコーダとを相補的に動作させるようにしたことで、行単位又は行ブロック単位で欠陥救済を実施することが容易に簡単な構成で可能となる。
【0051】
さらに、欠陥救済時に、イオンビームリソグラフィ技術を利用して欠陥救済を実施することで、従来技術にあった冗長セルアレイを形成するための写真蝕刻によるマスク層の増加という問題点を解決でき、製造原価を低く抑えることが可能なマスクROMを提供できる。また、欠陥救済の作業を容易なものとできるので、歩留りの面でもより一層の改善をもたらすことができる。
【図面の簡単な説明】
【図1】本発明に係る欠陥救済回路を有するマスクROMの一実施例を示す機能ブロック図。
【図2】図1に示すメモリセルアレイの一部回路図。
【図3】図1に示す行デコーダの構成例を示す回路図。
【図4】図1に示す冗長行デコーダの構成例を示す回路図。
【図5】図1に示す冗長アドレスデコーダの構成例を示す回路図。
【符号の説明】
10 メモリセルアレイ(第1セルアレイ)
12 冗長セルアレイ(第2セルアレイ)
14 行デコーダ
16 冗長行デコーダ
26 冗長アドレスデコーダ
RE、バーRE 冗長エネーブル信号
Claims (4)
- メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置であって、
ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第1及び第2セルアレイと、
外部から印加される行アドレス信号の組合せに応じて、対応する第1及び第2セルアレイの各ワード線をそれぞれ選択駆動する第1及び第2行デコーダと、
第1セルアレイ内に発生した不良セルのアドレス信号を記憶しており、該記憶されたアドレス信号と外部から印加される行アドレス信号が同じときには、第1行デコーダを非活性化させると共に第2行デコーダを活性化させる行デコーダ選択手段と、を備え、
行デコーダ選択手段は、電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続されると共に、各ゲート端子に行アドレス信号を受ける2以上のNチャネル形トランジスタとを少なくとも備えてなり、第1セルアレイの製造後に検出された不良セルのアドレス信号が、ビーム式露光技術によるイオン注入で前記トランジスタのうちの対応するトランジスタをエンハンスメント形からデプレッション形とすることにより、記憶されるようになっていることを特徴とするリードオンリメモリ装置。 - ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第1及び第2セルアレイと、外部から印加される行アドレス信号の組合せに応じて、対応する第1及び第2セルアレイの各ワード線をそれぞれ選択駆動する第1及び第2行デコーダと、第1セルアレイ内に発生した不良セルのアドレス信号を記憶しており、該記憶されたアドレス信号と外部から印加される行アドレス信号が同じときには、第1行デコーダを非活性化させると共に第2行デコーダを活性化させる行デコーダ選択手段と、を備え、メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置の欠陥救済方法において、
電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続されると共に、各ゲート端子に行アドレス信号を受ける2以上のエンハンスメント形トランジスタとを少なくとももつ行デコーダ選択手段を形成し、第1セルアレイの製造後に不良セルが検出されると、ビーム式露光技術によるイオン注入を行って前記エンハンスメント形トランジスタのうちの対応するトランジスタをデプレッション形とすることにより、不良セルのアドレス信号を記憶するようにしたことを特徴とする欠陥救済方法。 - メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置であって、
ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第1及び第2セルアレイと、
外部から印加されるブロック選択アドレス信号を組合せて、第1セルアレイ内のメモリセルを行ブロック単位で選択するためのブロック選択信号を出力するブロック選択デコーダと、
外部から印加される行アドレス信号を組合せて、対応する第1及び第2セルアレイの各ワード線をそれぞれ選択駆動する第1及び第2行デコーダと、
第1セルアレイ内の行ブロックのうちの不良セルを含む行ブロックのアドレス信号を記憶しており、該記憶されたアドレス信号と前記ブロック選択アドレス信号が合致するときには、第1行デコーダを非活性化させると共に第2行デコーダを活性化させる行デコーダ選択手段と、を備え、
行デコーダ選択手段は、電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続される と共に、各ゲート端子にブロック選択アドレス信号を受ける2以上のNチャネル形トランジスタとを少なくとも備えてなり、第1セルアレイの製造後に検出された不良セルを含む行ブロックのアドレス信号が、ビーム式露光技術によるイオン注入で前記トランジスタのうちの対応するトランジスタをエンハンスメント形からデプレッション形とすることにより、記憶されるようになっていることを特徴とするリードオンリメモリ装置。 - ワード線及びビット線からなるマトリックス内に対応形成された多数の読出専用メモリセルをワード線単位で分割するようにして形成され、ビット線を共有するようにされた第1及び第2セルアレイと、外部から印加されるブロック選択アドレス信号を組合せて、第1セルアレイ内のメモリセルを行ブロック単位で選択するためのブロック選択信号を出力するブロック選択デコーダと、外部から印加される行アドレス信号を組合せて、対応する第1及び第2セルアレイの各ワード線をそれぞれ選択駆動する第1及び第2行デコーダと、第1セルアレイ内の行ブロックのうちの不良セルを含む行ブロックのアドレス信号を記憶しており、該記憶されたアドレス信号と前記ブロック選択アドレス信号が合致するときには、第1行デコーダを非活性化させると共に第2行デコーダを活性化させる行デコーダ選択手段と、を備え、メモリセルに不良が発生した場合に、その不良セルを救済できるようになったリードオンリメモリ装置の欠陥救済方法において、
電源電圧端と接地電圧端との間に位置して行デコーダ選択信号を出力する出力ノードと、該出力ノードと接地電圧端との間にチャネルが直列接続されると共に、各ゲート端子にブロック選択アドレス信号を受ける2以上のエンハンスメント形トランジスタとを少なくとももつ行デコーダ選択手段を形成し、第1セルアレイの製造後に不良セルが検出されると、ビーム式露光技術によるイオン注入を行って前記エンハンスメント形トランジスタのうちの対応するトランジスタをデプレッション形とすることにより、不良セルを含む行ブロックのアドレス信号を記憶するようにしたことを特徴とする欠陥救済方法。
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