JPH02310898A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH02310898A JPH02310898A JP1132109A JP13210989A JPH02310898A JP H02310898 A JPH02310898 A JP H02310898A JP 1132109 A JP1132109 A JP 1132109A JP 13210989 A JP13210989 A JP 13210989A JP H02310898 A JPH02310898 A JP H02310898A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はメモリ回路に間し、特に予備用デコーダ（リダ
ンダンシデコーダ）を含むメモリ回路に間する。
ンダンシデコーダ）を含むメモリ回路に間する。
［従来の技術］
従来この種のメモリ回路においては、例えばガリウム・
ひ素基板上に形成されるメモリ回路に代表されるように
、高速動作化の可能性を秘め大型コンピュータ、計測機
器等への使用要求が高いにもかかわらず、その製造歩留
まりは化合物半導体特有の基板結晶の不均一性及び製造
プロセス制御の不安定性等の要因により不充分であるの
が実状である。
ひ素基板上に形成されるメモリ回路に代表されるように
、高速動作化の可能性を秘め大型コンピュータ、計測機
器等への使用要求が高いにもかかわらず、その製造歩留
まりは化合物半導体特有の基板結晶の不均一性及び製造
プロセス制御の不安定性等の要因により不充分であるの
が実状である。
このような低歩留まりなるメモリ回路において、メモリ
セルアレイ中の不良メモリセルを含む行または列を常時
非選択とし、予備の（リダンダンシ）行または列に切り
換えることにより不良メモリセルを含む行または列を排
除してメモリ回路不良を救済するいわゆるリダンダンシ
回路を設け、製品歩留まりを向上せしめる方法がある。
セルアレイ中の不良メモリセルを含む行または列を常時
非選択とし、予備の（リダンダンシ）行または列に切り
換えることにより不良メモリセルを含む行または列を排
除してメモリ回路不良を救済するいわゆるリダンダンシ
回路を設け、製品歩留まりを向上せしめる方法がある。
次に、従来のメモリ回路における典型的なデコーダ回路
によるリダンダンシ切換方法につき第２図〜第４図を参
照して説明する。第４図は従来のメモリ回路の一例を示
すブロック図である。このメモリ回路のメモリセルアレ
イ１は行方向及び列方向にそれぞれＮ個及びＭ個ずつマ
トリクス状に配列された通常動作用のメモリセルＭｌｌ
〜ＭＭＮと、行方向及び列方向に予備行１１．１２及び
予備列１３．１４を形成する２ （Ｎ＋２）＋２Ｍ個の
予備用のメモリセルＭＲＡＩ〜Ｍ ＲＡＮ、 Ｍ Ｒ
ＡＲＡ、 Ｍ ＲＡＲＢ。
によるリダンダンシ切換方法につき第２図〜第４図を参
照して説明する。第４図は従来のメモリ回路の一例を示
すブロック図である。このメモリ回路のメモリセルアレ
イ１は行方向及び列方向にそれぞれＮ個及びＭ個ずつマ
トリクス状に配列された通常動作用のメモリセルＭｌｌ
〜ＭＭＮと、行方向及び列方向に予備行１１．１２及び
予備列１３．１４を形成する２ （Ｎ＋２）＋２Ｍ個の
予備用のメモリセルＭＲＡＩ〜Ｍ ＲＡＮ、 Ｍ Ｒ
ＡＲＡ、 Ｍ ＲＡＲＢ。
Ｍ鈴１〜Ｍ ＲＢＮ、 Ｍ ＲＢＲＡ、 Ｍ Ｒ８
ＲＢ及びＭ ＩＲＡ −ＭＭＲＡ。
ＲＢ及びＭ ＩＲＡ −ＭＭＲＡ。
ＭＩＲＥＩ〜ＭＭＲＢと、これらメモリセルのうち１つ
を選択するワード線ＷＬＩ〜ＷＬＭ、ＷＬＲＡ、ＷＬＲ
Ｂ及びディジット線ＤＬＩ〜ＤＬＮ、ＤＬＲＡ、ＤＬＲ
Ｂとを備えている。
を選択するワード線ＷＬＩ〜ＷＬＭ、ＷＬＲＡ、ＷＬＲ
Ｂ及びディジット線ＤＬＩ〜ＤＬＮ、ＤＬＲＡ、ＤＬＲ
Ｂとを備えている。
行デコーダ回路２Ｘ’は、アドレス信号ＡＸ （ＡＩ、
Ａｌ−Ａｍ、 Ａｍ）により、通常動作用ツメモリ
セルＭｌｌ−ＭＭＮに不良メモリセルが存在しなければ
ワード線Ｗ・Ｌｌ〜’ｖＶ Ｌ Ｍの１つを選択制御し
、メモリセルＭｌｌ−ＭＭＮの中に不良メモリセルが存
在するときには、その不良メモリセルの存在する行のワ
ード線を非選択状態とし、かつ予備行１１が選択できる
ようにし、さらにメモリセルＭ １１ ＝ ＭＭＮの中
の予備行１１で置き換えた行とは異なる行に不良メモリ
セルが存在するときには、その不良メモリセルの存在す
る行のワード線も非選択状態とし、かつ予備行１２が選
択できるようにする。
Ａｌ−Ａｍ、 Ａｍ）により、通常動作用ツメモリ
セルＭｌｌ−ＭＭＮに不良メモリセルが存在しなければ
ワード線Ｗ・Ｌｌ〜’ｖＶ Ｌ Ｍの１つを選択制御し
、メモリセルＭｌｌ−ＭＭＮの中に不良メモリセルが存
在するときには、その不良メモリセルの存在する行のワ
ード線を非選択状態とし、かつ予備行１１が選択できる
ようにし、さらにメモリセルＭ １１ ＝ ＭＭＮの中
の予備行１１で置き換えた行とは異なる行に不良メモリ
セルが存在するときには、その不良メモリセルの存在す
る行のワード線も非選択状態とし、かつ予備行１２が選
択できるようにする。
ここで、メモリセルアレイ１のＭ行とアドレス信号ＡＸ
のｍビットとはＭ＝２’の関係にある。
のｍビットとはＭ＝２’の関係にある。
列デコーダ回ｆｆＪ２ｖ’は、アドレス信号ＡＶ （Ａ
ｍ＋ｔ 、 Ａ ｍ＋ｔ ＋ 〜Ａ ｎ Ｉ Ａ ｎ）
により、通常動作用のメモリセルＭｌｌ〜ＭＭＮ中に不
良メモリセルが存在し゛ないかまたは不良メモリセルが
多くとも２つの行にのみ存在するときにはディジット線
ＤＬＩ〜ＤＬＮを選択制御する選択信号ＹＳＩ〜ＹＳＮ
を出方し、メモリセルＭｌｌ〜ＭＭＮ中に不良メモリセ
ルが少なくとも３行にわたって存在するときには予備行
１１．１２に置き換えた不良メモリセルとは異なる他の
不良メモリセルの存在する列を呼び列１３に置き換える
ように、その不良メモリセルの存在する列のディジット
線を非選択状態とし、かつ予備列１３が選択できるよう
にし、さらにメモリセルＭｌｌ〜ＭＭＮ中に不良メモリ
セルが異なる４行、４列にわたフて存在するときには、
予備行１１，１２、予備列１３で置き換えた不良メモリ
セルとは異なる他の列を予備列１４に置き換えるように
、その不良メモリセルの存在する列のディジット線も非
選択状態とし、かつ予備列１４が選択できるようにする
。
ｍ＋ｔ 、 Ａ ｍ＋ｔ ＋ 〜Ａ ｎ Ｉ Ａ ｎ）
により、通常動作用のメモリセルＭｌｌ〜ＭＭＮ中に不
良メモリセルが存在し゛ないかまたは不良メモリセルが
多くとも２つの行にのみ存在するときにはディジット線
ＤＬＩ〜ＤＬＮを選択制御する選択信号ＹＳＩ〜ＹＳＮ
を出方し、メモリセルＭｌｌ〜ＭＭＮ中に不良メモリセ
ルが少なくとも３行にわたって存在するときには予備行
１１．１２に置き換えた不良メモリセルとは異なる他の
不良メモリセルの存在する列を呼び列１３に置き換える
ように、その不良メモリセルの存在する列のディジット
線を非選択状態とし、かつ予備列１３が選択できるよう
にし、さらにメモリセルＭｌｌ〜ＭＭＮ中に不良メモリ
セルが異なる４行、４列にわたフて存在するときには、
予備行１１，１２、予備列１３で置き換えた不良メモリ
セルとは異なる他の列を予備列１４に置き換えるように
、その不良メモリセルの存在する列のディジット線も非
選択状態とし、かつ予備列１４が選択できるようにする
。
ここで、メモリセルアレイのＮ列とアドレス信号ＡＶの
（ｍ−ｎ）ビットとはＮ ：２ ”−”の関係にある。
（ｍ−ｎ）ビットとはＮ ：２ ”−”の関係にある。
入出力回路３は行デコーダ回路２Ｘ’及び列デコーダ２
Ｙ’により選択されたメモリセルに対してデータＤＴＩ
、ＤＴＯの入出力を行う。
Ｙ’により選択されたメモリセルに対してデータＤＴＩ
、ＤＴＯの入出力を行う。
行デコーダ回路２Ｘ’、列デコーダ回路２Ｙ′にはワー
ド線ＷＬ１〜’ｖＶＬｉη、及びディジット線ＤＬ１−
ＤＬＮに対してそれぞれ第２図に示すようなＮＯＲＯＲ
回路けられている。
ド線ＷＬ１〜’ｖＶＬｉη、及びディジット線ＤＬ１−
ＤＬＮに対してそれぞれ第２図に示すようなＮＯＲＯＲ
回路けられている。
ＮＯＲ回路２１Ｘ（２１Ｙ）はエンハンスメント型電界
効果トランジスタ（以下、電界効果トランジスタをＦＥ
Ｔと記す） Ｑｌ （０ｍ＋１） 〜Ｑｍ （Ｑｎ）、
デプレッション型Ｆ Ｅ Ｔ ＱＬを備え、各ワード線
ＷＬＩ〜ＷＬＭ（各ディジット線ＤＬＩ〜ＤＬＮ）と対
応するアドレスデコード信号ＡＩ／ＡＩ （Ａｍ＋１７
λ丁汀）〜Ａｍ／Ａｍ （Ａｎ／Ａｎ）が入力された
とき（全ヒツト低レベルの時）そのワード線（ディジッ
ト線）を選択状態とするように高レベルを出力する。
効果トランジスタ（以下、電界効果トランジスタをＦＥ
Ｔと記す） Ｑｌ （０ｍ＋１） 〜Ｑｍ （Ｑｎ）、
デプレッション型Ｆ Ｅ Ｔ ＱＬを備え、各ワード線
ＷＬＩ〜ＷＬＭ（各ディジット線ＤＬＩ〜ＤＬＮ）と対
応するアドレスデコード信号ＡＩ／ＡＩ （Ａｍ＋１７
λ丁汀）〜Ａｍ／Ａｍ （Ａｎ／Ａｎ）が入力された
とき（全ヒツト低レベルの時）そのワード線（ディジッ
ト線）を選択状態とするように高レベルを出力する。
予備切換回路２２はデプレッション型ＦＥＴＱｐｕ、エ
ンハンスメント型ＦＥＴ ＱＯ及びヒユーズＦＯを備
え、不良メモリセルが存在する行（列）を予備行１１ま
たは予備行１２に（予備行１３または予備行１４に）切
り換えるため、対応する行（列）のヒユーズＦＯを切断
し、対応するワード線（ディジット線）を常時非選択状
態とする。従って、ヒユーズＦＯは、回路形成後のメモ
リセル動作試験が終了した後に切断可能なように、通常
多層配線構造の最上層配線に形成し、レーザー等の熱衝
撃により溶断する構造となっている。
ンハンスメント型ＦＥＴ ＱＯ及びヒユーズＦＯを備
え、不良メモリセルが存在する行（列）を予備行１１ま
たは予備行１２に（予備行１３または予備行１４に）切
り換えるため、対応する行（列）のヒユーズＦＯを切断
し、対応するワード線（ディジット線）を常時非選択状
態とする。従って、ヒユーズＦＯは、回路形成後のメモ
リセル動作試験が終了した後に切断可能なように、通常
多層配線構造の最上層配線に形成し、レーザー等の熱衝
撃により溶断する構造となっている。
また、行デコーダ回路２Ｘ″１列デコーダ回路２Ｙ′に
は予備行１１，１２及び予備列１３，１４に対してそれ
ぞれ第３図で示すような予備用ＮＯＲ回路が設けられる
。予備用ＮＯＲ回路はデプレッション型ＦＥＴＱＲＬ、
エンハンスメント型ＦＥＴＱ Ｒ１（Ｑ Ｒ（２ｍ＋１
）） 〜Ｑ Ｒ２ｍ （Ｑ Ｒ２ｎ）及びヒユーズＦ
Ｒ１（Ｆ Ｒ（２ｍ＋１）〜Ｆ Ｒ２ｍ （Ｐ Ｒ２ｎ
）を備え、アドレス信号ＡＸ （ＡＶ）の各ビットの正
補両方を入力してＮＯＲ処理を行う。従って、各ヒユー
ズＦＲＩ（Ｆ Ｒ（２ｍ＋１）） 〜Ｆ Ｒ２ｍ （Ｆ
Ｒ２ｎ）が導通状態の時は選択信号Ｘ５Ｒｉ （ＹＳ
Ｒｊ）は常に非選択レベルである低レベルを出力する。
は予備行１１，１２及び予備列１３，１４に対してそれ
ぞれ第３図で示すような予備用ＮＯＲ回路が設けられる
。予備用ＮＯＲ回路はデプレッション型ＦＥＴＱＲＬ、
エンハンスメント型ＦＥＴＱ Ｒ１（Ｑ Ｒ（２ｍ＋１
）） 〜Ｑ Ｒ２ｍ （Ｑ Ｒ２ｎ）及びヒユーズＦ
Ｒ１（Ｆ Ｒ（２ｍ＋１）〜Ｆ Ｒ２ｍ （Ｐ Ｒ２ｎ
）を備え、アドレス信号ＡＸ （ＡＶ）の各ビットの正
補両方を入力してＮＯＲ処理を行う。従って、各ヒユー
ズＦＲＩ（Ｆ Ｒ（２ｍ＋１）） 〜Ｆ Ｒ２ｍ （Ｆ
Ｒ２ｎ）が導通状態の時は選択信号Ｘ５Ｒｉ （ＹＳ
Ｒｊ）は常に非選択レベルである低レベルを出力する。
一方、不良メモリセルが存在し予備行１１または１２（
予備列１３または１４）に切り換えるときは、不良メモ
リセルの存在する行（列）と対応するアドレス信号によ
り予備行１１または１２（予備列１３または１４）が選
択されるようにヒユーズＦ Ｒ１（Ｆ Ｒ（２ｍ＋１）
） 〜ＦＲ２ｍ （Ｆ Ｒ２ｎ）のうちの所定のものを
切断する構成となっている。
予備列１３または１４）に切り換えるときは、不良メモ
リセルの存在する行（列）と対応するアドレス信号によ
り予備行１１または１２（予備列１３または１４）が選
択されるようにヒユーズＦ Ｒ１（Ｆ Ｒ（２ｍ＋１）
） 〜ＦＲ２ｍ （Ｆ Ｒ２ｎ）のうちの所定のものを
切断する構成となっている。
［発明が解決しようとする課題］
上述した従来のメモリ回路は予備行く予備列）に切換を
行った際に、対応する予備行く予備列）には不良メモリ
セルが無いことを仮定した回路であるため、予備行く予
備列）に不良メモリセルがあった場合にも一度予備用デ
コーダ回路のヒユーズＦ Ｒ１（Ｆ Ｒ（２ｍ＋Ｉ））
〜Ｆ Ｒ２ｍ （Ｆ Ｒ２ｎ）の所定のものを切断し
てしまうと、その予備行（予備列）は、排除できず、予
備用メモリセル中の不良メモリセルの救済が行えず、全
メモリセルの動作が良好なメモリ回路を提供できない。
行った際に、対応する予備行く予備列）には不良メモリ
セルが無いことを仮定した回路であるため、予備行く予
備列）に不良メモリセルがあった場合にも一度予備用デ
コーダ回路のヒユーズＦ Ｒ１（Ｆ Ｒ（２ｍ＋Ｉ））
〜Ｆ Ｒ２ｍ （Ｆ Ｒ２ｎ）の所定のものを切断し
てしまうと、その予備行（予備列）は、排除できず、予
備用メモリセル中の不良メモリセルの救済が行えず、全
メモリセルの動作が良好なメモリ回路を提供できない。
例えば１．化合物半導体等にみられる低歩留まりなメモ
リ回路においては特に予備行（予備列）を多くとり、不
良メモリセルの救済を多数行うことが多く、その切り換
え対象の予備行（予備列）中のメモリセルにも通常動作
用メモリセルと等しく不良メモリセルが存在し得るので
あるから、予備行（予備列）切換を行っても、メモリ回
路の完動品は得にくく、歩留まり向上が充分なされない
という欠点をもっていた。
リ回路においては特に予備行（予備列）を多くとり、不
良メモリセルの救済を多数行うことが多く、その切り換
え対象の予備行（予備列）中のメモリセルにも通常動作
用メモリセルと等しく不良メモリセルが存在し得るので
あるから、予備行（予備列）切換を行っても、メモリ回
路の完動品は得にくく、歩留まり向上が充分なされない
という欠点をもっていた。
本発明は上記従来の事情に鑑みなされたもので、予備用
メモリセルの不良メモリセルをも救済することを可能と
したメモリ回路を提供すことを目的とする。
メモリセルの不良メモリセルをも救済することを可能と
したメモリ回路を提供すことを目的とする。
［発明の従来技術に対する相違点コ
上述した従来のメモリ回路に対し、本発明のメモリ回路
は一度予備用デコーダ回路のヒユーズを切断した後にも
、対応する行または列のメモリセル中に不良メモリセル
が存在する場合には、その予備用デコーダを常時非選択
状態として他の予備用デコーダに切換を行い得るという
相違点を有している。
は一度予備用デコーダ回路のヒユーズを切断した後にも
、対応する行または列のメモリセル中に不良メモリセル
が存在する場合には、その予備用デコーダを常時非選択
状態として他の予備用デコーダに切換を行い得るという
相違点を有している。
［課順を解決するための手段及び作用コ本発明のメモリ
回路は、行方向及び列方向にそれぞれ複数個ずつマトリ
クス状に配列された通常動作用のメモリセル、前記行方
向及び列方向にこれら行方向及び列方向と同一個配列さ
れてそれぞれ少なくとも２つ以上の予備行及び予備列を
形成する予備用のメモリセル及び前記通常動作用及び予
備用のメモリセルのうち１つを選択する複数のワード線
及びディジット線とを備えたメモリセルアレイと、前記
通常動作用のワード線及びディジット線に対応して設け
られ、前記通常動作用メモリセル中に不良メモリセルが
存在しないときは前記通常動作用ワード線及びディジッ
ト線を選択制御し、前記通常動作用のメモリセル中に不
良メモリセルが存在するときには対応する通常動作用ワ
ード線またはディジット線を常時非選択とする通常動作
用デコーダ回路と、前記予備行、予備列に対応して設け
られ、前記通常動作用メモリセル中に不良メモリセルが
存在しないときは対応する予備用ワード線またはディジ
ット線を常時非選択状態とし、前記通常動作用メモリセ
ル中に不良メモリセルが存在するときは対応する予備用
ワード線またはディジット線を選択制御する予備用デコ
ーダ回路とからなるメモリ回路において、前記予備用デ
コーダ回路は切断されることにより予備用ワード線また
はディジット線を常時非選択状態とするヒユーズを備え
たことを特徴とする。
回路は、行方向及び列方向にそれぞれ複数個ずつマトリ
クス状に配列された通常動作用のメモリセル、前記行方
向及び列方向にこれら行方向及び列方向と同一個配列さ
れてそれぞれ少なくとも２つ以上の予備行及び予備列を
形成する予備用のメモリセル及び前記通常動作用及び予
備用のメモリセルのうち１つを選択する複数のワード線
及びディジット線とを備えたメモリセルアレイと、前記
通常動作用のワード線及びディジット線に対応して設け
られ、前記通常動作用メモリセル中に不良メモリセルが
存在しないときは前記通常動作用ワード線及びディジッ
ト線を選択制御し、前記通常動作用のメモリセル中に不
良メモリセルが存在するときには対応する通常動作用ワ
ード線またはディジット線を常時非選択とする通常動作
用デコーダ回路と、前記予備行、予備列に対応して設け
られ、前記通常動作用メモリセル中に不良メモリセルが
存在しないときは対応する予備用ワード線またはディジ
ット線を常時非選択状態とし、前記通常動作用メモリセ
ル中に不良メモリセルが存在するときは対応する予備用
ワード線またはディジット線を選択制御する予備用デコ
ーダ回路とからなるメモリ回路において、前記予備用デ
コーダ回路は切断されることにより予備用ワード線また
はディジット線を常時非選択状態とするヒユーズを備え
たことを特徴とする。
すなわち、予備用メモリセル中に不良メモリセルが存在
する場合には、予備用デコーダ回路のヒユーズを切断す
ることにより対応する予備用ワード線またはディジット
線を常時非選択状態とし、不良メモリセルの選択を回避
する。
する場合には、予備用デコーダ回路のヒユーズを切断す
ることにより対応する予備用ワード線またはディジット
線を常時非選択状態とし、不良メモリセルの選択を回避
する。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）、 （ｂ）は本発明の第１の実施例のブ
ロック図及びこの実施例の予備用デコーダ回路の回路図
である。本実施例が第２図〜第４図に示された従来例と
相異する点は、第３図に示される従来例の予備用デコー
ダ回路に対し、ヒユーズＦＲＯ及びデプレッションＦＥ
ＴＱＲＬより充分等価 ・抵抗値の小さいデプレッショ
ンＦＥＴＱＰＤはが付加された点にある。尚、第１の実
施例における通常動作用デコーダ回路は従来例と同一回
路でよく、その動作も従来例と全く同様の動作をするの
で、その図示及び説明は省く。
ロック図及びこの実施例の予備用デコーダ回路の回路図
である。本実施例が第２図〜第４図に示された従来例と
相異する点は、第３図に示される従来例の予備用デコー
ダ回路に対し、ヒユーズＦＲＯ及びデプレッションＦＥ
ＴＱＲＬより充分等価 ・抵抗値の小さいデプレッショ
ンＦＥＴＱＰＤはが付加された点にある。尚、第１の実
施例における通常動作用デコーダ回路は従来例と同一回
路でよく、その動作も従来例と全く同様の動作をするの
で、その図示及び説明は省く。
この実施例の予備用デコーダ回路はエンハンスメント型
ＦＥＴ ＱＲＩ（ＱＲ（２ｍ＋１））〜ＱＲ２ｍ（Ｑ
Ｒ２ｎ）及びデプレッション型ＦＥＴＱＲＬ及びヒユー
ズＦＲＯ，ＦＲＩ （ＦＲ（２ｍ＋１）） 〜ＦＲ２ｍ
（ＦＲ２ｎ）とから成っており、予備行（予備列）１
１．１２（］３．１４）に対応して接続している。メモ
リセル試験中に不良メモリセルが存在しないときは、ヒ
ユーズＦ Ｒ１（Ｆ Ｒ（２ｍ＋１）） 〜Ｆ Ｒ２ｍ
（Ｆ Ｒ２ｎ）は切断されず、導通状態にありかつア
ドレス信号ＡＸ（ＡＶ）の各ビットの正補両方を入力す
るので、ワード線（ディジット線）出力端子ｘｓｖｋ（
ｙｓＲｌｊ）は常時非選択の低レベルとなる。
ＦＥＴ ＱＲＩ（ＱＲ（２ｍ＋１））〜ＱＲ２ｍ（Ｑ
Ｒ２ｎ）及びデプレッション型ＦＥＴＱＲＬ及びヒユー
ズＦＲＯ，ＦＲＩ （ＦＲ（２ｍ＋１）） 〜ＦＲ２ｍ
（ＦＲ２ｎ）とから成っており、予備行（予備列）１
１．１２（］３．１４）に対応して接続している。メモ
リセル試験中に不良メモリセルが存在しないときは、ヒ
ユーズＦ Ｒ１（Ｆ Ｒ（２ｍ＋１）） 〜Ｆ Ｒ２ｍ
（Ｆ Ｒ２ｎ）は切断されず、導通状態にありかつア
ドレス信号ＡＸ（ＡＶ）の各ビットの正補両方を入力す
るので、ワード線（ディジット線）出力端子ｘｓｖｋ（
ｙｓＲｌｊ）は常時非選択の低レベルとなる。
次に、メモリセル試験が行われ通常動作用メモリセル中
に不良メモリセルが存在すると、通常動作デコーダ回路
は第２図におけるヒユーズＦＯを切断し、そのワード線
（ディジット線）出力を常時非選択とする。予備行１１
（予備列１３）に対応する予備用デコーダ回路は不良メ
モリセルの行（列）と対応するアドレス信号により予備
行１１（予備列１３）が選択されるようにヒユーズＦＲ
Ｉ（Ｆ Ｒ（２ｍ＋１）） 〜Ｆ Ｒ２ｍ （Ｆ Ｒ２
ｎ）のうち所定のものを切断する。この操作により通常
動作用のメモリセル中の不良メモリセルを含む行（列）
は予備行１１（予備列１３）に置き換わる。
に不良メモリセルが存在すると、通常動作デコーダ回路
は第２図におけるヒユーズＦＯを切断し、そのワード線
（ディジット線）出力を常時非選択とする。予備行１１
（予備列１３）に対応する予備用デコーダ回路は不良メ
モリセルの行（列）と対応するアドレス信号により予備
行１１（予備列１３）が選択されるようにヒユーズＦＲ
Ｉ（Ｆ Ｒ（２ｍ＋１）） 〜Ｆ Ｒ２ｍ （Ｆ Ｒ２
ｎ）のうち所定のものを切断する。この操作により通常
動作用のメモリセル中の不良メモリセルを含む行（列）
は予備行１１（予備列１３）に置き換わる。
さらに、メモリセル試験が行われ通常動作用のメモリセ
ル及び予１蒲行１１ （予備列１３）に不良メモリセル
が存在しなければ、メモリ回路は全メモリセルが動作を
するため、予備行（列）への置き換えによる不良メモリ
セルの救済は完了する。
ル及び予１蒲行１１ （予備列１３）に不良メモリセル
が存在しなければ、メモリ回路は全メモリセルが動作を
するため、予備行（列）への置き換えによる不良メモリ
セルの救済は完了する。
通常動作用のメモリセルの複数行（列）にわたり不良メ
モリセルが存在する場合は、本実施例においても従来例
で説明したのと同様の手順で不良メモリセルを救済する
ことができる。
モリセルが存在する場合は、本実施例においても従来例
で説明したのと同様の手順で不良メモリセルを救済する
ことができる。
上記に加えて、本実施例では例えば予備行１１（予備列
１３）への置き換えによって活性化した予備行（列）中
に不良メモリセルが存在した場合には、対応する予備用
デコーダ回路のヒユーズＦＲＯを切断し、一度活性化さ
れた予備行１１（予備列１３）を再び常時非選択状態と
することができる。すなわち、ヒユーズＦＲＯを切断す
れば、ワード線（ディジット線）出力端子Ｘ５Ｒｋ（Ｙ
ＳＲλ）はアドレス信号ＡＸ（ＡＶ）のレベルにかかわ
らず、デプレッションＦＥＴ ＱＰＤによりプルダウ
ンされ、常時非選択の低レベルとなる。尚、ＱＰＤ等価
抵抗値はＱＲＬの等価抵抗値より充分大きいため、ヒユ
ーズＦＲＯ切断前には予備用デコーダ回路の動作として
は何ら影響しない。
１３）への置き換えによって活性化した予備行（列）中
に不良メモリセルが存在した場合には、対応する予備用
デコーダ回路のヒユーズＦＲＯを切断し、一度活性化さ
れた予備行１１（予備列１３）を再び常時非選択状態と
することができる。すなわち、ヒユーズＦＲＯを切断す
れば、ワード線（ディジット線）出力端子Ｘ５Ｒｋ（Ｙ
ＳＲλ）はアドレス信号ＡＸ（ＡＶ）のレベルにかかわ
らず、デプレッションＦＥＴ ＱＰＤによりプルダウ
ンされ、常時非選択の低レベルとなる。尚、ＱＰＤ等価
抵抗値はＱＲＬの等価抵抗値より充分大きいため、ヒユ
ーズＦＲＯ切断前には予備用デコーダ回路の動作として
は何ら影響しない。
このように不良メモリセルを含む予備行１１ （予備列
１３）を常時非選択とした後、通常動作用のメモリセル
の不良メモリセルの救済と同様の手続きにより不良メモ
リセルを含む予備行１１（予備列１３）を異なる予備行
１２ぐ予備列１４）に置き換えることにより、予備行（
列）中の不良メモリセルも救済する。
１３）を常時非選択とした後、通常動作用のメモリセル
の不良メモリセルの救済と同様の手続きにより不良メモ
リセルを含む予備行１１（予備列１３）を異なる予備行
１２ぐ予備列１４）に置き換えることにより、予備行（
列）中の不良メモリセルも救済する。
本実施例では予備行、予備列の数を２つに限って説明し
ているが、２つ以上の予備行（列）がある場合でも、本
発明の動作はその予備行（列）数にかかわりなく適用し
得るものである。
ているが、２つ以上の予備行（列）がある場合でも、本
発明の動作はその予備行（列）数にかかわりなく適用し
得るものである。
第５図は本発明の第２実施例の予備デコーダ回路の主要
部分を示す回路図である。Ｑｌ（Ｑｍ＋１）〜Ｑｍ （
Ｑｎ）＋ ＱＬ＋ ＱＡ＋ ＱＢ及びＱ Ｒ１（
Ｑ Ｒ（２ｍ＋１）） 〜ＱＲ２ｍ （ＱＲ２ｎ） 、
ＱＲＬはデプレッション型ＦＥＴ、Ｓはショットキ
接合ダイオード、ＦＲＯ。
部分を示す回路図である。Ｑｌ（Ｑｍ＋１）〜Ｑｍ （
Ｑｎ）＋ ＱＬ＋ ＱＡ＋ ＱＢ及びＱ Ｒ１（
Ｑ Ｒ（２ｍ＋１）） 〜ＱＲ２ｍ （ＱＲ２ｎ） 、
ＱＲＬはデプレッション型ＦＥＴ、Ｓはショットキ
接合ダイオード、ＦＲＯ。
Ｆ Ｒ１（Ｆ Ｒ（２ｍ＋１）） 〜Ｆ Ｒ２ｍ （Ｆ
Ｒ２ｎ）はヒユーズである。
Ｒ２ｎ）はヒユーズである。
第５図において５２Ｒは予備用デコーダ回路のＮＯＲ回
路である。また、５１はレベルシフト回路で、ワード線
（ディジット線）のレベルを適正なものとし、かつデコ
ーダ回路の負荷駆動能力を増加する働きがあり、メモリ
回路を高速に安定的に動作させるための回路として、特
に化合物半導体メモリ回路で広く使用される。本実施例
では各ＦＥＴがデプレッション型であるためエンハンス
メント型ＦＥＴを形成する必要がなく、またショットキ
接合ダイオードは比較的容易に形成できる゛のてプロセ
ス上のパラメータ制御が容易である。
路である。また、５１はレベルシフト回路で、ワード線
（ディジット線）のレベルを適正なものとし、かつデコ
ーダ回路の負荷駆動能力を増加する働きがあり、メモリ
回路を高速に安定的に動作させるための回路として、特
に化合物半導体メモリ回路で広く使用される。本実施例
では各ＦＥＴがデプレッション型であるためエンハンス
メント型ＦＥＴを形成する必要がなく、またショットキ
接合ダイオードは比較的容易に形成できる゛のてプロセ
ス上のパラメータ制御が容易である。
本実施例の予備用でデコーダ回路による不良メモリセル
救済の手続きについては、前記第１実施例と全く同様で
ある。
救済の手続きについては、前記第１実施例と全く同様で
ある。
［発明の効果コ
以上説明したように本発明は、従来予備用メモリセルに
不良メモリセルが含まれる場合にはその不良ビットを救
済することが不可能であったのに対し、メモリ回路の予
備用デコーダ回路に予備切換回路を付加することにより
、予備用メモリセルの不良メモリセルをも救済すること
を可能たらしぬたため、歩留まりの低いメモリ回路の歩
留まり向上化が可能となる効果がある。
不良メモリセルが含まれる場合にはその不良ビットを救
済することが不可能であったのに対し、メモリ回路の予
備用デコーダ回路に予備切換回路を付加することにより
、予備用メモリセルの不良メモリセルをも救済すること
を可能たらしぬたため、歩留まりの低いメモリ回路の歩
留まり向上化が可能となる効果がある。
第１図（ａ）は本発明の第１実施例を示すブロック図、
第１図（ｂ）は第１実施例の予備用デコーダ回路を示す
回路図、第２図は従来のメモリ回路の通常動作デコーダ
回路を示す回路図、第３図は従来のメモリ回路の予備用
デコーダ回路を示す回路図、第４図は従来のメモリ回路
の一例を示すブロック図、第５図は本発明の第２実施例
の予備用デコーダ回路を示す回路図である。 １・・・・・・・・・・・・メモリセルアレイ、２Ｘ、
２Ｘ’ ・・・・・・・・行デコーダ、２Ｙ、
２Ｙ’ ・・・・・・・・列デコーダ、３・・・・
・・・・・・・・入出力回路、１１．１２・・・・・・
・・予備行、 １３．１４・ ・ ・ ・・ ・ ・ ・予備列、２１
Ｘ、２１Ｙ、５２Ｒ・・・・ＮＯＲ回路、２２・・・・
・・・・・・・予備切換回路、５１・・・・・・・・・
・・レベルシフト回路、ＦＯ，ＦＲ１〜ＦＲ２ｍ。 Ｆ Ｒ（２ｍ＋１）〜Ｆ Ｒ２ｎ・・・・・・・・ヒユ
ーズ、ＤＬＩ−ＤＬｎ。 ＤＬＲＡ、ＤＬＲＢ・・・・・・・・・ディジット線、
Ｍｌｌ〜ＭＭＮ、ＭＩＲＡ〜ＭＭＲＡ。 ＭＩＲＢ〜ＭＭＲＢ、 ＭＲＡＩ〜ＭＲＡＮ。 ＭＲＢＩ〜Ｍ ＲＢＮ、 Ｍ ＲＡＲＡ。 ＭＲＡＲＢ、 ＭＲＢＲＡ、 ＭＲＢＲＢ・・・・
・メモリセル、ＱＯ，Ｑｌ〜Ｑｍ。 ０ｍ＋１〜Ｑｎ、 ＱＲＩ〜ＱＲ２ｍ。 ＱＲ（２ｍ＋１）〜ＱＲ２ｎ、 ＱＬ、 ＱＲＬ。 ＱＡ、 ＱＢ、 ＱＰＤ・ ・ ・ ・ ・ ・
・ ・ ・ ・ＦＥＴ、Ｓ・・・・・・・・・ショット
キ接合ダイオード、ＷＬＩ〜ＷＬＭ。 ＷＬＲＡ、ＷＬＲＢ・ ・・ ・ ・ ・・ワード線。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − ＱＲｌ（ＱＲ（２ｒｎ−７＞ ）ルＱＦ？２ｒｎ （Ｑ
５２ｎ）−−−ヱ〉へシλメ〉ト型ＦＥＴ Ｑｌ？Ｌ、ＱＰＤ −一惨′元、励！！ＦＥＴ
Ｆ ｓｏ、 ＦＲ７（ＦＲ（２ｒｎ−１＞）〜ＦＲ２ｒ
ｎ （Ｆ：Ｒ２ｎ ）−一−むλ〜Ｘ 第１図（ｂ） ＱＯＱｌ（Ｑｎｎ＋ｉン〜Ｑｒｎ（Ｑｎ）・−一エンー
ンスメ〉ト鬼ＦＥＴ ＱｐＬｌ−ＱＬ ＝、テプレ、ンａ
ン’ＩＦＥＴＦｏ −−・ヒλ−ＫＱ
Ｒ１（ＱＲ（２ｍ？ｙ＞）へＣＪＲ２ｒｎ（ＱＲ２ｎ）
−゛−エンハンスメンＦ警ＦＥＴ ＱＲＬ ”°−テ°７し
マシ′１ン’！；！ＦＥ７ＦＲ７（ＦＢ（：ｚｍ、１＞
ン〜Ｆｐ２ｍ（ＦＲ２ｎ ）・−むセχ
第１図（ｂ）は第１実施例の予備用デコーダ回路を示す
回路図、第２図は従来のメモリ回路の通常動作デコーダ
回路を示す回路図、第３図は従来のメモリ回路の予備用
デコーダ回路を示す回路図、第４図は従来のメモリ回路
の一例を示すブロック図、第５図は本発明の第２実施例
の予備用デコーダ回路を示す回路図である。 １・・・・・・・・・・・・メモリセルアレイ、２Ｘ、
２Ｘ’ ・・・・・・・・行デコーダ、２Ｙ、
２Ｙ’ ・・・・・・・・列デコーダ、３・・・・
・・・・・・・・入出力回路、１１．１２・・・・・・
・・予備行、 １３．１４・ ・ ・ ・・ ・ ・ ・予備列、２１
Ｘ、２１Ｙ、５２Ｒ・・・・ＮＯＲ回路、２２・・・・
・・・・・・・予備切換回路、５１・・・・・・・・・
・・レベルシフト回路、ＦＯ，ＦＲ１〜ＦＲ２ｍ。 Ｆ Ｒ（２ｍ＋１）〜Ｆ Ｒ２ｎ・・・・・・・・ヒユ
ーズ、ＤＬＩ−ＤＬｎ。 ＤＬＲＡ、ＤＬＲＢ・・・・・・・・・ディジット線、
Ｍｌｌ〜ＭＭＮ、ＭＩＲＡ〜ＭＭＲＡ。 ＭＩＲＢ〜ＭＭＲＢ、 ＭＲＡＩ〜ＭＲＡＮ。 ＭＲＢＩ〜Ｍ ＲＢＮ、 Ｍ ＲＡＲＡ。 ＭＲＡＲＢ、 ＭＲＢＲＡ、 ＭＲＢＲＢ・・・・
・メモリセル、ＱＯ，Ｑｌ〜Ｑｍ。 ０ｍ＋１〜Ｑｎ、 ＱＲＩ〜ＱＲ２ｍ。 ＱＲ（２ｍ＋１）〜ＱＲ２ｎ、 ＱＬ、 ＱＲＬ。 ＱＡ、 ＱＢ、 ＱＰＤ・ ・ ・ ・ ・ ・
・ ・ ・ ・ＦＥＴ、Ｓ・・・・・・・・・ショット
キ接合ダイオード、ＷＬＩ〜ＷＬＭ。 ＷＬＲＡ、ＷＬＲＢ・ ・・ ・ ・ ・・ワード線。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − ＱＲｌ（ＱＲ（２ｒｎ−７＞ ）ルＱＦ？２ｒｎ （Ｑ
５２ｎ）−−−ヱ〉へシλメ〉ト型ＦＥＴ Ｑｌ？Ｌ、ＱＰＤ −一惨′元、励！！ＦＥＴ
Ｆ ｓｏ、 ＦＲ７（ＦＲ（２ｒｎ−１＞）〜ＦＲ２ｒ
ｎ （Ｆ：Ｒ２ｎ ）−一−むλ〜Ｘ 第１図（ｂ） ＱＯＱｌ（Ｑｎｎ＋ｉン〜Ｑｒｎ（Ｑｎ）・−一エンー
ンスメ〉ト鬼ＦＥＴ ＱｐＬｌ−ＱＬ ＝、テプレ、ンａ
ン’ＩＦＥＴＦｏ −−・ヒλ−ＫＱ
Ｒ１（ＱＲ（２ｍ？ｙ＞）へＣＪＲ２ｒｎ（ＱＲ２ｎ）
−゛−エンハンスメンＦ警ＦＥＴ ＱＲＬ ”°−テ°７し
マシ′１ン’！；！ＦＥ７ＦＲ７（ＦＢ（：ｚｍ、１＞
ン〜Ｆｐ２ｍ（ＦＲ２ｎ ）・−むセχ
Claims (1)
- 行方向及び列方向にそれぞれ複数個ずつマトリクス状に
配列された通常動作用のメモリセル、前記行方向及び列
方向にこれら行方向及び列方向と同一個配列されてそれ
ぞれ少なくとも２つ以上の予備行及び予備列を形成する
予備用のメモリセル及び前記通常動作用及び予備用のメ
モリセルのうち１つを選択する複数のワード線及びディ
ジット線とを備えたメモリセルアレイと、前記通常動作
用のワード線及びディジット線に対応して設けられ、前
記通常動作用メモリセル中に不良メモリセルが存在しな
いときは前記通常動作用ワード線及びディジット線を選
択制御し、前記通常動作用のメモリセル中に不良メモリ
セルが存在するときには対応する通常動作用ワード線ま
たはディジット線を常時非選択とする通常動作用デコー
ダ回路と、前記予備行、予備列に対応して設けられ、前
記通常動作用メモリセル中に不良メモリセルが存在しな
いときは対応する予備用ワード線またはディジット線を
常時非選択状態とし、前記通常動作用メモリセル中に不
良メモリセルが存在するときは対応する予備用ワード線
またはディジット線を選択制御する予備用デコーダ回路
とからなるメモリ回路において、前記予備用デコーダ回
路は切断されることにより予備用ワード線またはディジ
ット線を常時非選択状態とするヒューズを備えたことを
特徴とするメモリ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132109A JPH02310898A (ja) | 1989-05-25 | 1989-05-25 | メモリ回路 |
| EP19900109906 EP0399535A3 (en) | 1989-05-25 | 1990-05-23 | Memory circuit having a redundant memory cell array for replacing faulty cells |
| US07/528,986 US5058059A (en) | 1989-05-25 | 1990-05-25 | Memory circuit having a redundant memory cell array for replacing faulty cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132109A JPH02310898A (ja) | 1989-05-25 | 1989-05-25 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02310898A true JPH02310898A (ja) | 1990-12-26 |
Family
ID=15073653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132109A Pending JPH02310898A (ja) | 1989-05-25 | 1989-05-25 | メモリ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5058059A (ja) |
| EP (1) | EP0399535A3 (ja) |
| JP (1) | JPH02310898A (ja) |
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- 1989-05-25 JP JP1132109A patent/JPH02310898A/ja active Pending
-
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- 1990-05-23 EP EP19900109906 patent/EP0399535A3/en not_active Withdrawn
- 1990-05-25 US US07/528,986 patent/US5058059A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
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| EP0399535A2 (en) | 1990-11-28 |
| EP0399535A3 (en) | 1992-05-27 |
| US5058059A (en) | 1991-10-15 |
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