JP2991575B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Description
【０００１】
【産業上の利用分野】本発明は、ヒューズの切断の有無
によって選択的に制御信号を発生する制御信号発生回路
を備えた半導体記憶装置等の半導体集積回路、例えばそ
の半導体記憶装置においてヒューズの切断によって不良
メモリセル救済用の冗長回路を動作させるための制御信
号を発生する回路構成に関するものである。
によって選択的に制御信号を発生する制御信号発生回路
を備えた半導体記憶装置等の半導体集積回路、例えばそ
の半導体記憶装置においてヒューズの切断によって不良
メモリセル救済用の冗長回路を動作させるための制御信
号を発生する回路構成に関するものである。
【０００２】
【従来の技術】従来、半導体集積回路（例えば、半導体
記憶装置）において、ヒューズの切断によって不良メモ
リセル救済用の冗長回路を動作させるための制御信号を
発生する回路としては、例えば特開平３−１３０９９９
号公報に記載されるものがあった。図２は、前記文献に
記載された従来の冗長回路を有する半導体記憶装置の一
構成例を示すブロック図である。この半導体記憶装置
は、複数のメモリセルがマトリクス状に配列されたデー
タ格納用のメモリセルアレイ１と、該メモリセルの不良
を救済するための冗長メモリセルを複数有する不良救済
用の冗長メモリセルアレイ２とを備えている。また、不
良アドレスＲＡを発生する不良アドレス記憶部１１が設
けられ、その出力側に冗長比較回路１２が接続されてい
る。冗長比較回路１２は、外部アドレスＡと不良アドレ
スＲＡとを比較する回路であり、その出力側に冗長判定
回路１３を介して非冗長アドレスデコーダ１４及び冗長
アドレスデコーダ１５が接続されている。
記憶装置）において、ヒューズの切断によって不良メモ
リセル救済用の冗長回路を動作させるための制御信号を
発生する回路としては、例えば特開平３−１３０９９９
号公報に記載されるものがあった。図２は、前記文献に
記載された従来の冗長回路を有する半導体記憶装置の一
構成例を示すブロック図である。この半導体記憶装置
は、複数のメモリセルがマトリクス状に配列されたデー
タ格納用のメモリセルアレイ１と、該メモリセルの不良
を救済するための冗長メモリセルを複数有する不良救済
用の冗長メモリセルアレイ２とを備えている。また、不
良アドレスＲＡを発生する不良アドレス記憶部１１が設
けられ、その出力側に冗長比較回路１２が接続されてい
る。冗長比較回路１２は、外部アドレスＡと不良アドレ
スＲＡとを比較する回路であり、その出力側に冗長判定
回路１３を介して非冗長アドレスデコーダ１４及び冗長
アドレスデコーダ１５が接続されている。
【０００３】冗長判定回路１３は、冗長比較回路１２の
出力に基づき不良救済をするか否かの判定を行い、不良
救済必要無しと判定したときには非冗長アドレスデコー
ダ１４を活性化し、不良救済必要有りと判定したときに
は冗長アドレスデコーダ１５を活性化する。非冗長アド
レスデコーダ１４は、冗長判定回路１３の出力によって
活性化されると、外部アドレスＡをデコードしてメモリ
セルアレイ１内のメモリセルを選択する回路である。冗
長アドレスデコーダ１５は、冗長判定回路１３の出力に
よって活性化されると、不良アドレスＲＡをデコードし
て冗長メモリセルアレイ２内の冗長メモリセルを選択す
る回路である。ここで、冗長メモリセルアレイ２、不良
アドレス記憶部１１、冗長比較回路１２、冗長判定回路
１３、及び冗長アドレスデコーダ１５により、半導体記
憶装置における冗長回路が構成されている。不良アドレ
ス記憶部１１は、アドレスｎ個の制御信号発生回路（例
えば、冗長選択回路）等で構成され、その１つの冗長選
択回路の構成例を図３に示す。図３は、前記文献に記載
された図２の不良アドレス記憶部１１を構成する従来の
冗長選択回路の回路図である。この冗長選択回路は、電
圧降下用のＰチャネルＭＯＳトランジスタ（以下、ＰＭ
ＯＳという）２１を有し、そのソースが第１の電源（例
えば、電源電位）ＶＣＣに接続され、ゲートが第２の電
源（例えば、接地電位）ＶＳＳに接続され、さらにドレ
インがヒューズ２２の第１の端子に接続されている。ヒ
ューズ２２の第２の端子には、不良アドレスＲＡを出力
する出力端子２３が接続されると共に、ヒューズ２４の
第１の端子が接続されている。ヒューズ２４の第２の端
子には、電圧降下用のＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳという）２５のドレインが接続され、
そのゲートが電源電位ＶＣＣに接続されると共に、ソー
スが接地電位ＶＳＳに接続されている。ＰＭＯＳ２１及
びＮＭＯＳ２５は、常にオン状態に維持されている。ま
た、ヒューズ２２及び２４の切断には、レーザ光の照射
が用いられる。
出力に基づき不良救済をするか否かの判定を行い、不良
救済必要無しと判定したときには非冗長アドレスデコー
ダ１４を活性化し、不良救済必要有りと判定したときに
は冗長アドレスデコーダ１５を活性化する。非冗長アド
レスデコーダ１４は、冗長判定回路１３の出力によって
活性化されると、外部アドレスＡをデコードしてメモリ
セルアレイ１内のメモリセルを選択する回路である。冗
長アドレスデコーダ１５は、冗長判定回路１３の出力に
よって活性化されると、不良アドレスＲＡをデコードし
て冗長メモリセルアレイ２内の冗長メモリセルを選択す
る回路である。ここで、冗長メモリセルアレイ２、不良
アドレス記憶部１１、冗長比較回路１２、冗長判定回路
１３、及び冗長アドレスデコーダ１５により、半導体記
憶装置における冗長回路が構成されている。不良アドレ
ス記憶部１１は、アドレスｎ個の制御信号発生回路（例
えば、冗長選択回路）等で構成され、その１つの冗長選
択回路の構成例を図３に示す。図３は、前記文献に記載
された図２の不良アドレス記憶部１１を構成する従来の
冗長選択回路の回路図である。この冗長選択回路は、電
圧降下用のＰチャネルＭＯＳトランジスタ（以下、ＰＭ
ＯＳという）２１を有し、そのソースが第１の電源（例
えば、電源電位）ＶＣＣに接続され、ゲートが第２の電
源（例えば、接地電位）ＶＳＳに接続され、さらにドレ
インがヒューズ２２の第１の端子に接続されている。ヒ
ューズ２２の第２の端子には、不良アドレスＲＡを出力
する出力端子２３が接続されると共に、ヒューズ２４の
第１の端子が接続されている。ヒューズ２４の第２の端
子には、電圧降下用のＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳという）２５のドレインが接続され、
そのゲートが電源電位ＶＣＣに接続されると共に、ソー
スが接地電位ＶＳＳに接続されている。ＰＭＯＳ２１及
びＮＭＯＳ２５は、常にオン状態に維持されている。ま
た、ヒューズ２２及び２４の切断には、レーザ光の照射
が用いられる。
【０００４】次に、図２及び図３の動作を説明する。図
３の冗長選択回路は、必要とするアドレスの数ｎ個設け
られ、それらによって図２の不良アドレス記憶部１１が
構成されている。そして、図３の冗長選択回路では、救
済すべき不良アドレスに応じてヒューズ２２または２４
が切断される。
３の冗長選択回路は、必要とするアドレスの数ｎ個設け
られ、それらによって図２の不良アドレス記憶部１１が
構成されている。そして、図３の冗長選択回路では、救
済すべき不良アドレスに応じてヒューズ２２または２４
が切断される。
【０００５】例えば、ヒューズ２２を切断すると、電源
電位ＶＣＣと出力端子２３との接続が遮断されると共
に、ＮＭＯＳ２５の動作によって該出力端子２３の電荷
がヒューズ２４を介して接地電位ＶＳＳ側へ引き抜かれ
るので、該出力端子２３から“Ｌ”レベルの不良アドレ
スＲＡが速やかに出力される。このとき、ヒューズ２２
の第１の端子には、電源電位ＶＣＣよりＰＭＯＳ２１の
電圧降下分だけ低下した電圧が印加されるので、該ヒュ
ーズ２２の切断後におけるその切断箇所の高電圧による
再接続を未然に防止している。
電位ＶＣＣと出力端子２３との接続が遮断されると共
に、ＮＭＯＳ２５の動作によって該出力端子２３の電荷
がヒューズ２４を介して接地電位ＶＳＳ側へ引き抜かれ
るので、該出力端子２３から“Ｌ”レベルの不良アドレ
スＲＡが速やかに出力される。このとき、ヒューズ２２
の第１の端子には、電源電位ＶＣＣよりＰＭＯＳ２１の
電圧降下分だけ低下した電圧が印加されるので、該ヒュ
ーズ２２の切断後におけるその切断箇所の高電圧による
再接続を未然に防止している。
【０００６】一方、ヒューズ２４を切断すると、ＰＭＯ
Ｓ２１の動作により、出力端子２３から“Ｈ”レベルの
不良アドレスＲＡが出力される。従って、図３の冗長選
択回路では、その出力端子２３から“Ｈ”レベルあるい
は“Ｌ”レベルの不良アドレスＲＡを出力させるとき
に、ヒューズ２２またはヒューズ２４のいずれか一方が
必ず切断されるので、電源電位ＶＣＣから接地電位ＶＳ
Ｓへ流れる貫通電流を確実に遮断することができる。そ
して、このような冗長選択回路は、図２の不良アドレス
記憶部１１において１つのアドレスに１回路ずつ設けら
れているので、該不良アドレス記憶部１１における消費
電力の大幅な低減が可能となる。図２の不良アドレス記
憶部１１から出力される“Ｈ”レベルまたは“Ｌ”レベ
ルの不良アドレスＲＡは、冗長比較回路１２へ送られ
る。この冗長比較回路１２には、“Ｈ”レベルまたは
“Ｌ”レベルの外部アドレスＡが入力される。外部アド
レスＡ及び不良アドレスＲＡ共に“Ｈ”レベルのときに
は、冗長比較回路１２から“Ｈ”レベルの信号が出力さ
れ、冗長判定回路１３へ送られる。冗長判定回路１３で
は、冗長比較回路１２から“Ｈ”レベルの信号が入力さ
れると、非冗長アドレスデコーダ１４を非活性化状態に
すると共とに、冗長アドレスデコーダ１５を活性化状態
にする。すると、冗長アドレスデコーダ１５が不良アド
レスＲＡをデコードし、冗長メモリセルアレイ２内の冗
長メモリセルを選択する。これに対し、冗長比較回路１
２から“Ｌ”レベルの信号が出力されると、冗長判定回
路１３によって非冗長アドレスデコーダ１４が活性化状
態にされると共に、冗長アドレスデコーダ１５が非活性
化状態にされる。非冗長アドレスデコーダ１４が活性化
状態になると、外部アドレスＡがデコードされ、メモリ
セルアレイ１内のメモリセルが選択される。
Ｓ２１の動作により、出力端子２３から“Ｈ”レベルの
不良アドレスＲＡが出力される。従って、図３の冗長選
択回路では、その出力端子２３から“Ｈ”レベルあるい
は“Ｌ”レベルの不良アドレスＲＡを出力させるとき
に、ヒューズ２２またはヒューズ２４のいずれか一方が
必ず切断されるので、電源電位ＶＣＣから接地電位ＶＳ
Ｓへ流れる貫通電流を確実に遮断することができる。そ
して、このような冗長選択回路は、図２の不良アドレス
記憶部１１において１つのアドレスに１回路ずつ設けら
れているので、該不良アドレス記憶部１１における消費
電力の大幅な低減が可能となる。図２の不良アドレス記
憶部１１から出力される“Ｈ”レベルまたは“Ｌ”レベ
ルの不良アドレスＲＡは、冗長比較回路１２へ送られ
る。この冗長比較回路１２には、“Ｈ”レベルまたは
“Ｌ”レベルの外部アドレスＡが入力される。外部アド
レスＡ及び不良アドレスＲＡ共に“Ｈ”レベルのときに
は、冗長比較回路１２から“Ｈ”レベルの信号が出力さ
れ、冗長判定回路１３へ送られる。冗長判定回路１３で
は、冗長比較回路１２から“Ｈ”レベルの信号が入力さ
れると、非冗長アドレスデコーダ１４を非活性化状態に
すると共とに、冗長アドレスデコーダ１５を活性化状態
にする。すると、冗長アドレスデコーダ１５が不良アド
レスＲＡをデコードし、冗長メモリセルアレイ２内の冗
長メモリセルを選択する。これに対し、冗長比較回路１
２から“Ｌ”レベルの信号が出力されると、冗長判定回
路１３によって非冗長アドレスデコーダ１４が活性化状
態にされると共に、冗長アドレスデコーダ１５が非活性
化状態にされる。非冗長アドレスデコーダ１４が活性化
状態になると、外部アドレスＡがデコードされ、メモリ
セルアレイ１内のメモリセルが選択される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成の回路では、不良アドレス記憶部１１を構成する複数
の冗長選択回路のヒューズ２２またはヒューズ２４のい
ずれか一方を切断するため、電源間に流れる貫通電流を
確実に遮断して消費電力を低減できるものの、冗長回路
の使用の必要がない完全良品の場合にも、該不良アドレ
ス記憶部１１における複数の冗長選択回路のヒューズ２
２またはヒューズ２４のいずれか一方を切断しなければ
ならないため、不良アドレス生成作業が煩雑になるとい
う問題が有り、それを解決することが困難であった。本
発明は、前記従来技術が持っていた課題として、完全良
品における不良アドレス記憶部の複数の冗長選択回路の
ヒューズを切断しなければならず、不良アドレス生成作
業が煩雑になるという点について解決した、半導体記憶
装置等の半導体集積回路を提供するものである。
成の回路では、不良アドレス記憶部１１を構成する複数
の冗長選択回路のヒューズ２２またはヒューズ２４のい
ずれか一方を切断するため、電源間に流れる貫通電流を
確実に遮断して消費電力を低減できるものの、冗長回路
の使用の必要がない完全良品の場合にも、該不良アドレ
ス記憶部１１における複数の冗長選択回路のヒューズ２
２またはヒューズ２４のいずれか一方を切断しなければ
ならないため、不良アドレス生成作業が煩雑になるとい
う問題が有り、それを解決することが困難であった。本
発明は、前記従来技術が持っていた課題として、完全良
品における不良アドレス記憶部の複数の冗長選択回路の
ヒューズを切断しなければならず、不良アドレス生成作
業が煩雑になるという点について解決した、半導体記憶
装置等の半導体集積回路を提供するものである。
【０００８】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ヒューズの切断の有無により選択的
に冗長信号等の制御信号を発生する制御信号発生回路を
備えた半導体記憶装置等の半導体集積回路において、前
記制御信号発生回路を次のように構成している。即ち、
本発明の制御信号発生回路は、第１及び第２の端子を有
しその第１の端子が電流制御手段を介して第１の電源に
接続された第１のヒューズと、第２の電源に直列または
並列に接続された複数のヒューズ手段を有するヒューズ
回路とを備え、前記第１のヒューズを切断することによ
って前記ヒューズ回路中での前記第１の電源から前記第
２の電源への貫通電流を流す経路を制御する構成にして
いる。
を解決するために、ヒューズの切断の有無により選択的
に冗長信号等の制御信号を発生する制御信号発生回路を
備えた半導体記憶装置等の半導体集積回路において、前
記制御信号発生回路を次のように構成している。即ち、
本発明の制御信号発生回路は、第１及び第２の端子を有
しその第１の端子が電流制御手段を介して第１の電源に
接続された第１のヒューズと、第２の電源に直列または
並列に接続された複数のヒューズ手段を有するヒューズ
回路とを備え、前記第１のヒューズを切断することによ
って前記ヒューズ回路中での前記第１の電源から前記第
２の電源への貫通電流を流す経路を制御する構成にして
いる。
【０００９】第２の発明では、第１の発明のヒューズ手
段を、少なくとも２本の直列に接続されたヒューズを有
する構成にしている。第３の発明では、第１の発明にお
ける第１のヒューズの第２の端子に、第２のヒューズを
直列接続した構成にしている。
段を、少なくとも２本の直列に接続されたヒューズを有
する構成にしている。第３の発明では、第１の発明にお
ける第１のヒューズの第２の端子に、第２のヒューズを
直列接続した構成にしている。
【００１０】
【作用】第１の発明によれば、以上のように半導体集積
回路における制御信号発生回路を構成したので、第１の
ヒューズはヒューズ回路に対して電源を供給する働きが
ある。ヒューズ回路の複数のヒューズ手段は、それを切
断することによって任意の論理の制御信号の出力が行え
る。そして、第１のヒューズを接断すれば、ヒューズ回
路の非活性化と、第１の電源から第２の電源への貫通電
流の遮断が行える。
回路における制御信号発生回路を構成したので、第１の
ヒューズはヒューズ回路に対して電源を供給する働きが
ある。ヒューズ回路の複数のヒューズ手段は、それを切
断することによって任意の論理の制御信号の出力が行え
る。そして、第１のヒューズを接断すれば、ヒューズ回
路の非活性化と、第１の電源から第２の電源への貫通電
流の遮断が行える。
【００１１】第２の発明によれば、２本の直列に接続さ
れたヒューズのうち、一方を切断することによって任意
の制御信号の出力が行えると共に、そのヒューズ切断に
よって第１の電源から第２の電源へ流れる貫通電流の遮
断が行える。第３の発明によれば、直列接続された第１
及び第２のヒューズのうちのいずれが一方を切断するこ
とにより、任意の論理の制御信号の出力が行えると共
に、そのヒューズの切断によって第１の電源から第２の
電源への貫通電流の遮断が行える。従って、前記課題を
解決できるのである。
れたヒューズのうち、一方を切断することによって任意
の制御信号の出力が行えると共に、そのヒューズ切断に
よって第１の電源から第２の電源へ流れる貫通電流の遮
断が行える。第３の発明によれば、直列接続された第１
及び第２のヒューズのうちのいずれが一方を切断するこ
とにより、任意の論理の制御信号の出力が行えると共
に、そのヒューズの切断によって第１の電源から第２の
電源への貫通電流の遮断が行える。従って、前記課題を
解決できるのである。
【００１２】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すもので、半導体集
積回路の１つである半導体記憶装置における冗長用の制
御信号発生回路の回路図である。図４は、図１の制御信
号発生回路の出力側に接続される冗長回路を備えた半導
体記憶装置の概略の構成ブロック図である。この半導体
記憶装置は、図１に示すように、ヒューズの切断の有無
によって選択的に制御信号（冗長信号Ｒ、反転冗長信号
ＲN 、及び不良アドレスＲＡ1 ，…，ＲＡm ，…，ＲＡ
n ）を発生する制御信号発生回路を備えている。制御信
号発生回路は、不良メモリセル救済用の冗長回路の使用
の有無を決定するための冗長信号Ｒ及び反転冗長信号Ｒ
N を出力する冗長選択回路２０と、該冗長信号Ｒにより
動作して予め設定された不良アドレスＲＡ1 ，…，ＲＡ
m ，…，ＲＡn を出力する不良アドレス記憶部３０と
で、構成されている。
積回路の１つである半導体記憶装置における冗長用の制
御信号発生回路の回路図である。図４は、図１の制御信
号発生回路の出力側に接続される冗長回路を備えた半導
体記憶装置の概略の構成ブロック図である。この半導体
記憶装置は、図１に示すように、ヒューズの切断の有無
によって選択的に制御信号（冗長信号Ｒ、反転冗長信号
ＲN 、及び不良アドレスＲＡ1 ，…，ＲＡm ，…，ＲＡ
n ）を発生する制御信号発生回路を備えている。制御信
号発生回路は、不良メモリセル救済用の冗長回路の使用
の有無を決定するための冗長信号Ｒ及び反転冗長信号Ｒ
N を出力する冗長選択回路２０と、該冗長信号Ｒにより
動作して予め設定された不良アドレスＲＡ1 ，…，ＲＡ
m ，…，ＲＡn を出力する不良アドレス記憶部３０と
で、構成されている。
【００１３】不良アドレス記憶部３０の出力側には、図
４に示すｎ個の冗長比較回路４０1，…，４０m ，…，
４０n が接続されている。各冗長比較回路４０1 〜４０
n は、外部アドレスＡ1 ，…，Ａm ，…，Ａn と不良ア
ドレスＲＡ1 ，…，ＲＡm ，…，ＲＡn との一致／不一
致をそれぞれ検出する回路であり、排他的論理和ゲート
（以下、ＥｘＯＲゲートという）等で構成されている。
冗長比較回路４０1 〜４０n の出力側には、冗長判定回
路５０を介して非冗長アドレスデコーダ６０及び冗長ア
ドレスデコーダ７０が接続されている。
４に示すｎ個の冗長比較回路４０1，…，４０m ，…，
４０n が接続されている。各冗長比較回路４０1 〜４０
n は、外部アドレスＡ1 ，…，Ａm ，…，Ａn と不良ア
ドレスＲＡ1 ，…，ＲＡm ，…，ＲＡn との一致／不一
致をそれぞれ検出する回路であり、排他的論理和ゲート
（以下、ＥｘＯＲゲートという）等で構成されている。
冗長比較回路４０1 〜４０n の出力側には、冗長判定回
路５０を介して非冗長アドレスデコーダ６０及び冗長ア
ドレスデコーダ７０が接続されている。
【００１４】冗長判定回路５０は、冗長選択回路２０か
ら出力される例えば“Ｈ”レベルの反転冗長信号ＲN に
より活性化され、冗長比較回路４０1 〜４０n の出力に
基づき、不良救済をするか否かの判定を行い、不良救済
の必要のないときには非冗長アドレスデコーダ６０を活
性化すると共に、冗長アドレスデコーダ７０を非活性化
し、不良救済の必要のあるときには非冗長アドレスデコ
ーダ６０を非活性化すると共に、冗長アドレスデコーダ
７０を活性化する回路であり、ＡＮＤゲート等で構成さ
れている。非冗長アドレスデコーダ６０は、冗長判定回
路５０の出力により動作し、外部アドレスＡ1 〜Ａn を
デコードする回路である。冗長アドレスデコーダ７０
は、冗長判定回路５０の出力により動作し、不良アドレ
スＲＡ1 〜ＲＡn をデコードする回路である。非冗長ア
ドレスデコーダ６０の出力側には、複数のメモリセルを
マトリクス状に配列したデータ格納用のメモリセルアレ
イ８０が接続され、該非冗長アドレスデコーダ６０の出
力によってメモリセルを選択するようになっている。冗
長アドレスデコーダ７０の出力側には、複数の不良救済
用の冗長メモリセルが配列された冗長メモリセルアレイ
９０が接続され、該冗長アドレスデコーダ７０の出力に
よって冗長メモリセルを選択するようになっている。
ら出力される例えば“Ｈ”レベルの反転冗長信号ＲN に
より活性化され、冗長比較回路４０1 〜４０n の出力に
基づき、不良救済をするか否かの判定を行い、不良救済
の必要のないときには非冗長アドレスデコーダ６０を活
性化すると共に、冗長アドレスデコーダ７０を非活性化
し、不良救済の必要のあるときには非冗長アドレスデコ
ーダ６０を非活性化すると共に、冗長アドレスデコーダ
７０を活性化する回路であり、ＡＮＤゲート等で構成さ
れている。非冗長アドレスデコーダ６０は、冗長判定回
路５０の出力により動作し、外部アドレスＡ1 〜Ａn を
デコードする回路である。冗長アドレスデコーダ７０
は、冗長判定回路５０の出力により動作し、不良アドレ
スＲＡ1 〜ＲＡn をデコードする回路である。非冗長ア
ドレスデコーダ６０の出力側には、複数のメモリセルを
マトリクス状に配列したデータ格納用のメモリセルアレ
イ８０が接続され、該非冗長アドレスデコーダ６０の出
力によってメモリセルを選択するようになっている。冗
長アドレスデコーダ７０の出力側には、複数の不良救済
用の冗長メモリセルが配列された冗長メモリセルアレイ
９０が接続され、該冗長アドレスデコーダ７０の出力に
よって冗長メモリセルを選択するようになっている。
【００１５】なお、図示されていないが、これらのメモ
リセルアレイ８０及び冗長メモリセルアレイ９０には、
データ読出し用のセンスアンプや出力バッファ等が接続
されている。図１の冗長選択回路２０は、電流制御手段
（例えば、ＰＭＯＳ）２１を有し、そのソースが第１の
電源（例えば、電源電位ＶＣＣ）に接続され、ゲートが
第２の電源（例えば、接地電源電位ＶＳＳ）に接続され
ている。ＰＭＯＳ２１のドレインは、第１のヒューズ２
１の第１の端子に接続され、その第２の端子が、反転冗
長信号ＲN を出力するための出力端子２３に接続される
と共に、第２のヒューズ２４の第１の端子に接続されて
いる。第２のヒューズ２４の第２の端子は、接地電位Ｖ
ＳＳに接続されている。出力端子２３には、反転冗長信
号ＲN を反転して冗長信号Ｒを出力するインバータ２５
が接続され、その出力側に出力端子２６が接続されてい
る。ＰＭＯＳ２１はそのゲートが接地電位ＶＳＳに接続
され、オン状態となっている。ヒューズ２２あるいはヒ
ューズ２４は、例えばレーザ光の照射等によって切断す
ることができる。ヒューズ２２及び２４の両方の未切断
時における電源電位ＶＣＣから接地電位ＶＳＳへの貫通
電流は、ＰＭＯＳ２１の相互コンダクタンスｇm によっ
て制御され、出力端子２３が“Ｌ”レベルになるように
該ＰＭＯＳ２１の相互コンダクタンスｇm が小さく設定
されている。冗長選択回路２０の出力端子２６には、不
良アドレス記憶部３０が接続されている。この不良アド
レス記憶部３０は、複数のヒューズ手段を有するヒュー
ズ回路等で構成され、例えば“Ｌ”レベルの冗長信号Ｒ
によって動作して不良アドレスＲＡ1 ，…，ＲＡm ，
…，ＲＡn を出力する回路である。即ち、不良アドレス
記憶部３０には、冗長選択回路２０の出力端子２６から
出力される冗長信号Ｒによってゲート制御されるＰＭＯ
Ｓ３１を有し、そのソースが電源電位ＶＣＣに接続され
ている。ＰＭＯＳ３１のドレインには、複数のヒューズ
３２1 ，…，３２m ，…，３２n の第１の端子が並列接
続され、その各ヒューズ３２1 〜３２n の第２の端子が
不良アドレスＲＡ1 〜ＲＡn を出力するための出力端子
３３1 ，…，３３m ，…，３３n に接続されると共に、
ヒューズ３４1 ，…，３４m ，…，３４n の第１の端子
にそれぞれ接続されている。各ヒューズ３４1 〜３４n
の第２の端子は、接地電位ＶＳＳに接続されている。
リセルアレイ８０及び冗長メモリセルアレイ９０には、
データ読出し用のセンスアンプや出力バッファ等が接続
されている。図１の冗長選択回路２０は、電流制御手段
（例えば、ＰＭＯＳ）２１を有し、そのソースが第１の
電源（例えば、電源電位ＶＣＣ）に接続され、ゲートが
第２の電源（例えば、接地電源電位ＶＳＳ）に接続され
ている。ＰＭＯＳ２１のドレインは、第１のヒューズ２
１の第１の端子に接続され、その第２の端子が、反転冗
長信号ＲN を出力するための出力端子２３に接続される
と共に、第２のヒューズ２４の第１の端子に接続されて
いる。第２のヒューズ２４の第２の端子は、接地電位Ｖ
ＳＳに接続されている。出力端子２３には、反転冗長信
号ＲN を反転して冗長信号Ｒを出力するインバータ２５
が接続され、その出力側に出力端子２６が接続されてい
る。ＰＭＯＳ２１はそのゲートが接地電位ＶＳＳに接続
され、オン状態となっている。ヒューズ２２あるいはヒ
ューズ２４は、例えばレーザ光の照射等によって切断す
ることができる。ヒューズ２２及び２４の両方の未切断
時における電源電位ＶＣＣから接地電位ＶＳＳへの貫通
電流は、ＰＭＯＳ２１の相互コンダクタンスｇm によっ
て制御され、出力端子２３が“Ｌ”レベルになるように
該ＰＭＯＳ２１の相互コンダクタンスｇm が小さく設定
されている。冗長選択回路２０の出力端子２６には、不
良アドレス記憶部３０が接続されている。この不良アド
レス記憶部３０は、複数のヒューズ手段を有するヒュー
ズ回路等で構成され、例えば“Ｌ”レベルの冗長信号Ｒ
によって動作して不良アドレスＲＡ1 ，…，ＲＡm ，
…，ＲＡn を出力する回路である。即ち、不良アドレス
記憶部３０には、冗長選択回路２０の出力端子２６から
出力される冗長信号Ｒによってゲート制御されるＰＭＯ
Ｓ３１を有し、そのソースが電源電位ＶＣＣに接続され
ている。ＰＭＯＳ３１のドレインには、複数のヒューズ
３２1 ，…，３２m ，…，３２n の第１の端子が並列接
続され、その各ヒューズ３２1 〜３２n の第２の端子が
不良アドレスＲＡ1 〜ＲＡn を出力するための出力端子
３３1 ，…，３３m ，…，３３n に接続されると共に、
ヒューズ３４1 ，…，３４m ，…，３４n の第１の端子
にそれぞれ接続されている。各ヒューズ３４1 〜３４n
の第２の端子は、接地電位ＶＳＳに接続されている。
【００１６】以上の冗長選択回路２０、不良アドレス記
憶部３０、冗長比較回路４０1 〜４０n 、冗長判定回路
５０、冗長アドレスデコーダ７０、及び冗長メモリセル
アレイ９０により、半導体記憶装置の不良救済用の冗長
回路が構成されている。次に、図１及び図４の動作を説
明する。図１のヒューズ未接断状態において、図４のメ
モリセルアレイ８０の試験を行い、不良救済の必要のな
い完全良品であった場合、図１の冗長選択回路２０内の
第１のヒューズ２２のみの接断を行う。これに対し、メ
モリセルアレイ８０を試験した結果、冗長回路を使って
不良救済を行う必要がある場合には、冗長選択回路２０
内の第２のヒューズ２４を切断すると共に、不良アドレ
スに基づき不良アドレス記憶部３０内のヒューズ３２1
〜３２n または３４1 〜３４n のいずれか一方を切断す
る。不良救済の必要のない完全良品のときに冗長選択回
路２０内の第１のヒューズ２２を切断した場合、該冗長
選択回路２０内の出力端子２３が“Ｌ”レベルとなり、
それがインバータ２５で反転されて“Ｈ”レベルの冗長
信号Ｒが出力端子２６から出力される。この“Ｈ”レベ
ルの冗長信号Ｒにより、不良アドレス記憶部３０内のＰ
ＭＯＳ３１がオフ状態となるそのため、ヒューズ３２1
〜３２n 及びヒューズ３４1 〜３４n の切断の有無に関
わらず、該不良アドレス記憶部３０内の電源電位ＶＣＣ
から接地電位ＶＳＳへの貫通電流を遮断することができ
る。また、ヒューズ２２を接断しているので、冗長選択
回路２０内の電源電位ＶＣＣから接地電位ＶＳＳへの貫
通電流を遮断できる。冗長選択回路２０内の第１のヒュ
ーズ２２を接断した場合、出力端子２３から“Ｌ”レベ
ルの反転冗長信号ＲN が出力されるので、図４の非冗長
アドレスデコーダ６０が動作し、該非冗長アドレスデコ
ーダ６０によって外部アドレスＡ1 〜Ａn がデコードさ
れ、メモリセルアレイ８０内のメモリセルが選択され、
データの読出し等が行われる。
憶部３０、冗長比較回路４０1 〜４０n 、冗長判定回路
５０、冗長アドレスデコーダ７０、及び冗長メモリセル
アレイ９０により、半導体記憶装置の不良救済用の冗長
回路が構成されている。次に、図１及び図４の動作を説
明する。図１のヒューズ未接断状態において、図４のメ
モリセルアレイ８０の試験を行い、不良救済の必要のな
い完全良品であった場合、図１の冗長選択回路２０内の
第１のヒューズ２２のみの接断を行う。これに対し、メ
モリセルアレイ８０を試験した結果、冗長回路を使って
不良救済を行う必要がある場合には、冗長選択回路２０
内の第２のヒューズ２４を切断すると共に、不良アドレ
スに基づき不良アドレス記憶部３０内のヒューズ３２1
〜３２n または３４1 〜３４n のいずれか一方を切断す
る。不良救済の必要のない完全良品のときに冗長選択回
路２０内の第１のヒューズ２２を切断した場合、該冗長
選択回路２０内の出力端子２３が“Ｌ”レベルとなり、
それがインバータ２５で反転されて“Ｈ”レベルの冗長
信号Ｒが出力端子２６から出力される。この“Ｈ”レベ
ルの冗長信号Ｒにより、不良アドレス記憶部３０内のＰ
ＭＯＳ３１がオフ状態となるそのため、ヒューズ３２1
〜３２n 及びヒューズ３４1 〜３４n の切断の有無に関
わらず、該不良アドレス記憶部３０内の電源電位ＶＣＣ
から接地電位ＶＳＳへの貫通電流を遮断することができ
る。また、ヒューズ２２を接断しているので、冗長選択
回路２０内の電源電位ＶＣＣから接地電位ＶＳＳへの貫
通電流を遮断できる。冗長選択回路２０内の第１のヒュ
ーズ２２を接断した場合、出力端子２３から“Ｌ”レベ
ルの反転冗長信号ＲN が出力されるので、図４の非冗長
アドレスデコーダ６０が動作し、該非冗長アドレスデコ
ーダ６０によって外部アドレスＡ1 〜Ａn がデコードさ
れ、メモリセルアレイ８０内のメモリセルが選択され、
データの読出し等が行われる。
【００１７】一方、冗長回路を使って不良救済を行うた
めに図１の冗長選択回路２０内の第２のヒューズ２４を
切断した場合、出力端子２３が“Ｈ”レベルとなり、そ
れがインバータ２５で反転されて“Ｌ”レベルの冗長信
号Ｒが出力端子２６から出力され、不良アドレス記憶部
３０内のＰＭＯＳ３１がオン状態となる。不良救済を行
う場合には、救済すべき不良アドレスに応じて不良アド
レス記憶部３０内のヒューズ３２1 〜３２n またはヒュ
ーズ３４1 〜３４n のいずれか一方を切断し、不良救済
に必要な全アドレスの設定を行う。そのため、不良アド
レス記憶部３０の出力端子３３1 〜３３n から不良アド
レスＲＡ1 〜ＲＡn が出力されて図４の各冗長比較回路
４０1 〜４０n へ送られる。このとき、冗長選択回路２
０の出力端子２３から出力された“Ｈ”レベルの反転冗
長信号ＲN によって図４の冗長判定回路５０が動作す
る。そして、各冗長比較回路４０1 〜４０n により、外
部アドレスＡ1 〜Ａn と不良アドレスＲＡ1 〜ＲＡn と
の一致／不一致が検出され、その検出結果が冗長判定回
路５０へ送られる。冗長判定回路５０では、ある外部ア
ドレスが不良アドレスと一致するときには、冗長アドレ
スデコーダ７０を活性化し、その不良アドレスを該冗長
アドレスデコーダ７０でデコードし、冗長メモリセルア
レイ９０内の冗長メモリセルを選択する。これにより、
選択された冗長メモリセルからデータの読出し等が行わ
れる。
めに図１の冗長選択回路２０内の第２のヒューズ２４を
切断した場合、出力端子２３が“Ｈ”レベルとなり、そ
れがインバータ２５で反転されて“Ｌ”レベルの冗長信
号Ｒが出力端子２６から出力され、不良アドレス記憶部
３０内のＰＭＯＳ３１がオン状態となる。不良救済を行
う場合には、救済すべき不良アドレスに応じて不良アド
レス記憶部３０内のヒューズ３２1 〜３２n またはヒュ
ーズ３４1 〜３４n のいずれか一方を切断し、不良救済
に必要な全アドレスの設定を行う。そのため、不良アド
レス記憶部３０の出力端子３３1 〜３３n から不良アド
レスＲＡ1 〜ＲＡn が出力されて図４の各冗長比較回路
４０1 〜４０n へ送られる。このとき、冗長選択回路２
０の出力端子２３から出力された“Ｈ”レベルの反転冗
長信号ＲN によって図４の冗長判定回路５０が動作す
る。そして、各冗長比較回路４０1 〜４０n により、外
部アドレスＡ1 〜Ａn と不良アドレスＲＡ1 〜ＲＡn と
の一致／不一致が検出され、その検出結果が冗長判定回
路５０へ送られる。冗長判定回路５０では、ある外部ア
ドレスが不良アドレスと一致するときには、冗長アドレ
スデコーダ７０を活性化し、その不良アドレスを該冗長
アドレスデコーダ７０でデコードし、冗長メモリセルア
レイ９０内の冗長メモリセルを選択する。これにより、
選択された冗長メモリセルからデータの読出し等が行わ
れる。
【００１８】以上のように、本実施例では、メモリセル
アレイ８０が不良救済不要な完全良品の場合、冗長選択
回路２０内の第１のヒューズ２２のみを切断するだけ
で、不良アドレス記憶部３０内のヒューズ３２1 〜３２
n ，３４1 〜３４n を接断しなくても、該不良アドレス
記憶部３０内の電源電位ＶＣＣから接地電位ＶＳＳへの
貫通電流を遮断できる。しかも、ヒューズ２２を切断す
るため、冗長選択回路２０内の電源電位ＶＣＣから接地
電位ＶＳＳへの貫通電流も遮断できる。また、冗長回路
を使用して不良救済する場合には、冗長選択回路２０内
の第２のヒューズ２４を切断すると共に、不良アドレス
記憶部３０内のヒューズ３２1 〜３２n または３４1 〜
３４n のいずれか一方を切断して不良救済に必要な全ア
ドレスの設定を行うため、該不良アドレス記憶部３０内
の電源電位ＶＣＣから接地電位ＶＳＳへの貫通電流を遮
断できると共に、第２のヒューズ２４を切断するために
該冗長選択回路２０内の電源電位ＶＣＣから接地電位Ｖ
ＳＳへの貫通電流も遮断できる。
アレイ８０が不良救済不要な完全良品の場合、冗長選択
回路２０内の第１のヒューズ２２のみを切断するだけ
で、不良アドレス記憶部３０内のヒューズ３２1 〜３２
n ，３４1 〜３４n を接断しなくても、該不良アドレス
記憶部３０内の電源電位ＶＣＣから接地電位ＶＳＳへの
貫通電流を遮断できる。しかも、ヒューズ２２を切断す
るため、冗長選択回路２０内の電源電位ＶＣＣから接地
電位ＶＳＳへの貫通電流も遮断できる。また、冗長回路
を使用して不良救済する場合には、冗長選択回路２０内
の第２のヒューズ２４を切断すると共に、不良アドレス
記憶部３０内のヒューズ３２1 〜３２n または３４1 〜
３４n のいずれか一方を切断して不良救済に必要な全ア
ドレスの設定を行うため、該不良アドレス記憶部３０内
の電源電位ＶＣＣから接地電位ＶＳＳへの貫通電流を遮
断できると共に、第２のヒューズ２４を切断するために
該冗長選択回路２０内の電源電位ＶＣＣから接地電位Ｖ
ＳＳへの貫通電流も遮断できる。
【００１９】第２の実施例 図５は、本発明の第２の実施例を示す制御信号発生回路
の回路図であり、第１の実施例を示す図１中の要素と共
通の要素には共通の符号が付されている。この制御信号
発生回路は、図１とは異なる冗長選択回路２０Ａと不良
アドレス記憶部３０Ａとで構成されている。冗長選択回
路２０Ａは、図１と同様のＰＭＯＳ２１及び第１のヒュ
ーズ２２を有し、該ＰＭＯＳ２１のソースが電源電位Ｖ
ＣＣに、ゲートが接地電位ＶＳＳにそれぞれ接続されて
いる。ＰＭＯＳ２１のドレインは、第１のヒューズ２２
の第１の端子に接続され、その第２の端子が出力端子２
３に接続されている。不良アドレス記憶部３０Ａは、図
１と同様のヒューズ３２1 ，…，３２m ，…，３２n と
ヒューズ３４1 ，…，３４m ，…，３４n とを備え、そ
れらが不良アドレスＲＡ1 ，…，ＲＡm ，…，ＲＡn を
出力するための出力端子３３1 ，…，３３m ，…，３３
n を介して相互に接続されている。そして、各ヒューズ
３２1〜３２n の一端が冗長選択回路２０Ａの出力端子
２３に並列接続されている。
の回路図であり、第１の実施例を示す図１中の要素と共
通の要素には共通の符号が付されている。この制御信号
発生回路は、図１とは異なる冗長選択回路２０Ａと不良
アドレス記憶部３０Ａとで構成されている。冗長選択回
路２０Ａは、図１と同様のＰＭＯＳ２１及び第１のヒュ
ーズ２２を有し、該ＰＭＯＳ２１のソースが電源電位Ｖ
ＣＣに、ゲートが接地電位ＶＳＳにそれぞれ接続されて
いる。ＰＭＯＳ２１のドレインは、第１のヒューズ２２
の第１の端子に接続され、その第２の端子が出力端子２
３に接続されている。不良アドレス記憶部３０Ａは、図
１と同様のヒューズ３２1 ，…，３２m ，…，３２n と
ヒューズ３４1 ，…，３４m ，…，３４n とを備え、そ
れらが不良アドレスＲＡ1 ，…，ＲＡm ，…，ＲＡn を
出力するための出力端子３３1 ，…，３３m ，…，３３
n を介して相互に接続されている。そして、各ヒューズ
３２1〜３２n の一端が冗長選択回路２０Ａの出力端子
２３に並列接続されている。
【００２０】次に、動作を説明する。冗長選択回路２０
Ａにおいて、ゲートを接地電位ＶＳＳに接続したＰＭＯ
Ｓ２１は、相互コンダクタンスｇm が小さく設定され、
全てのヒューズ２２，３２1〜３n ，３４1 〜３４n が
未切断時に、出力端子２３の反転冗長信号ＲN が“Ｌ”
レベルとなっている。図４の冗長判定回路５０が反転冗
長信号ＲN の“Ｈ”レベルのときに活性化されるので、
ヒューズ未接断時には該冗長判定回路５０が動作しな
い。このヒューズ未切断時には、ＰＭＯＳ２１の相互コ
ンダクタンスｇmで決定される電流が電源電位ＶＣＣか
ら接地電位ＶＳＳへの貫通電流として流れる。
Ａにおいて、ゲートを接地電位ＶＳＳに接続したＰＭＯ
Ｓ２１は、相互コンダクタンスｇm が小さく設定され、
全てのヒューズ２２，３２1〜３n ，３４1 〜３４n が
未切断時に、出力端子２３の反転冗長信号ＲN が“Ｌ”
レベルとなっている。図４の冗長判定回路５０が反転冗
長信号ＲN の“Ｈ”レベルのときに活性化されるので、
ヒューズ未接断時には該冗長判定回路５０が動作しな
い。このヒューズ未切断時には、ＰＭＯＳ２１の相互コ
ンダクタンスｇmで決定される電流が電源電位ＶＣＣか
ら接地電位ＶＳＳへの貫通電流として流れる。
【００２１】ヒューズ未切断状態において、図４のメモ
リセル８０の試験を行い、不良救済の必要のない完全良
品であった場合、ヒューズ２２のみの切断を行う。ヒュ
ーズ２２を切断すると、不良アドレス記憶部３０Ａ内の
ヒューズ３２1 〜３２n あるいは３４1 〜３４n を切断
しない限り、出力端子２３から“Ｌ”レベルの反転冗長
信号ＲN が出力される。そのため、図４の冗長判定回路
５０が動作せず、さらに電源電位ＶＣＣから接地電位Ｖ
ＳＳへの貫通電流も遮断される。図４のメモリセルアレ
イ８０の試験の結果、不良メモリセルが存在し、それに
対し冗長回路を使って不良救済を行う場合、ヒューズ２
２を切断しないで、不良アドレス記憶部３０Ａ内の対に
なっているヒューズ３２1 〜３２n またはヒューズ３４
1 〜３４n のいずれか一方を不良アドレスに基づき切断
する。この作業を不良アドレス記憶部３０Ａ内の全ての
ヒューズ３２1 〜３２n ，ヒューズ３４1〜３４n につ
いて行うと、冗長選択回路２０Ａの出力端子２３から
“Ｈ”レベルの反転冗長信号ＲN が出力される。そのた
め、図４の冗長判定回路５０が動作し、第１の実施例と
同様の冗長メモリセルアレイ９０に対するアクセスが行
えると共に、電源電位ＶＣＣから接地電位ＶＳＳへの貫
通電流経路も遮断される。本実施例では、第１の実施例
と同様の利点が得られる上に、該第１の実施例の回路よ
りも構成素子数を減らすことができる。
リセル８０の試験を行い、不良救済の必要のない完全良
品であった場合、ヒューズ２２のみの切断を行う。ヒュ
ーズ２２を切断すると、不良アドレス記憶部３０Ａ内の
ヒューズ３２1 〜３２n あるいは３４1 〜３４n を切断
しない限り、出力端子２３から“Ｌ”レベルの反転冗長
信号ＲN が出力される。そのため、図４の冗長判定回路
５０が動作せず、さらに電源電位ＶＣＣから接地電位Ｖ
ＳＳへの貫通電流も遮断される。図４のメモリセルアレ
イ８０の試験の結果、不良メモリセルが存在し、それに
対し冗長回路を使って不良救済を行う場合、ヒューズ２
２を切断しないで、不良アドレス記憶部３０Ａ内の対に
なっているヒューズ３２1 〜３２n またはヒューズ３４
1 〜３４n のいずれか一方を不良アドレスに基づき切断
する。この作業を不良アドレス記憶部３０Ａ内の全ての
ヒューズ３２1 〜３２n ，ヒューズ３４1〜３４n につ
いて行うと、冗長選択回路２０Ａの出力端子２３から
“Ｈ”レベルの反転冗長信号ＲN が出力される。そのた
め、図４の冗長判定回路５０が動作し、第１の実施例と
同様の冗長メモリセルアレイ９０に対するアクセスが行
えると共に、電源電位ＶＣＣから接地電位ＶＳＳへの貫
通電流経路も遮断される。本実施例では、第１の実施例
と同様の利点が得られる上に、該第１の実施例の回路よ
りも構成素子数を減らすことができる。
【００２２】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１及び図５に示す冗長選択回路２０，２０Ａ
は、その他種々の回路で構成できる。例えば、図６は、
図１の冗長選択回路２０の他の構成例を示す回路図であ
る。この冗長選択回路では、第１，第２のヒューズ２
２，２４、及び電流制御手段であるＮＭＯＳ２７より構
成されている。ヒューズ２４の第１の端子は電源電位Ｖ
ＣＣに接続され、その第２の端子が、反転冗長信号ＲN
を出力するための出力端子２３、及びヒューズ２２の第
１の端子に接続されている。ヒューズ２２の第２の端子
は、ＮＭＯＳ２７のドレインに接続され、そのゲートが
電源電位ＶＣＣに、ソースが接地電位ＶＳＳにそれぞれ
接続され、該ＮＭＯＳ２７がオン状態になっている。こ
のような冗長選択回路を用いても、図１の冗長選択回路
２０と同様の作用、効果が得られるばかりか、該冗長選
択回路２０内のインバータ２５を省略できるので、回路
構成が簡単になる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１及び図５に示す冗長選択回路２０，２０Ａ
は、その他種々の回路で構成できる。例えば、図６は、
図１の冗長選択回路２０の他の構成例を示す回路図であ
る。この冗長選択回路では、第１，第２のヒューズ２
２，２４、及び電流制御手段であるＮＭＯＳ２７より構
成されている。ヒューズ２４の第１の端子は電源電位Ｖ
ＣＣに接続され、その第２の端子が、反転冗長信号ＲN
を出力するための出力端子２３、及びヒューズ２２の第
１の端子に接続されている。ヒューズ２２の第２の端子
は、ＮＭＯＳ２７のドレインに接続され、そのゲートが
電源電位ＶＣＣに、ソースが接地電位ＶＳＳにそれぞれ
接続され、該ＮＭＯＳ２７がオン状態になっている。こ
のような冗長選択回路を用いても、図１の冗長選択回路
２０と同様の作用、効果が得られるばかりか、該冗長選
択回路２０内のインバータ２５を省略できるので、回路
構成が簡単になる。
【００２３】（ｂ） 図１において、電源電位ＶＣＣと
接地電位ＶＳＳの接続を反対にし、ＰＭＯＳ２１，３１
をＮＭＯＳに置き換えても、図１とほぼ同様の作用、効
果が得られる。図１のＰＭＯＳ２１及び図６のＮＭＯＳ
２７は、抵抗に置き換えることも可能である。また、図
１のＰＭＯＳ２１及びヒューズ２２の接続位置を置き換
えることも可能である。 （ｃ） 図５のＰＭＯＳ２１は抵抗に置き換えることも
可能である。また、そのＰＭＯＳ２１とヒューズ２２の
接続位置を置き換えても良い。 （ｄ） 図４に示す半導体記憶装置における冗長回路
は、他の回路で構成しても良い。さらに、上記実施例で
は半導体記憶装置における冗長用の制御信号発生回路に
ついて説明したが、他の半導体集積回路における制御信
号発生回路にも適用できる。
接地電位ＶＳＳの接続を反対にし、ＰＭＯＳ２１，３１
をＮＭＯＳに置き換えても、図１とほぼ同様の作用、効
果が得られる。図１のＰＭＯＳ２１及び図６のＮＭＯＳ
２７は、抵抗に置き換えることも可能である。また、図
１のＰＭＯＳ２１及びヒューズ２２の接続位置を置き換
えることも可能である。 （ｃ） 図５のＰＭＯＳ２１は抵抗に置き換えることも
可能である。また、そのＰＭＯＳ２１とヒューズ２２の
接続位置を置き換えても良い。 （ｄ） 図４に示す半導体記憶装置における冗長回路
は、他の回路で構成しても良い。さらに、上記実施例で
は半導体記憶装置における冗長用の制御信号発生回路に
ついて説明したが、他の半導体集積回路における制御信
号発生回路にも適用できる。
【００２４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１のヒューズ、及び複数のヒューズ手段を
有するヒューズ回路等で制御信号発生回路を構成したの
で、例えば不良救済等が不要な完全良品においては、第
１のヒューズを切断するだけで、ヒューズ回路内のヒュ
ーズ手段を切断しなくても、第１の電源から第２の電源
への貫通電流を遮断することができる。そして、不良救
済等が必要な不良品については、ヒューズ回路内の複数
のヒューズ手段を切断することにより、第１の電源から
第２の電源への貫通電流を遮断でき、消費電力を低減で
きる。
によれば、第１のヒューズ、及び複数のヒューズ手段を
有するヒューズ回路等で制御信号発生回路を構成したの
で、例えば不良救済等が不要な完全良品においては、第
１のヒューズを切断するだけで、ヒューズ回路内のヒュ
ーズ手段を切断しなくても、第１の電源から第２の電源
への貫通電流を遮断することができる。そして、不良救
済等が必要な不良品については、ヒューズ回路内の複数
のヒューズ手段を切断することにより、第１の電源から
第２の電源への貫通電流を遮断でき、消費電力を低減で
きる。
【００２５】第２の発明によれば、ヒューズ回路を構成
するヒューズ手段を、少なくとも２本のヒューズを直列
接続した構成にしたので、その２本のヒューズのうちの
いずれか一方を切断することによって該ヒューズ回路か
ら任意の制御信号を発生できると共に、そのヒューズ切
断によって第１の電源から第２の電源への貫通電流を遮
断できる。第３の発明によれば、第１のヒューズの第２
の端子に第２のヒューズを直列接続したので、その第１
または第２のヒューズのいずれか一方を切断することに
より、任意の論理の制御信号を発生できると共に、第１
の電源から第２の電源への貫通電流を遮断できる。
するヒューズ手段を、少なくとも２本のヒューズを直列
接続した構成にしたので、その２本のヒューズのうちの
いずれか一方を切断することによって該ヒューズ回路か
ら任意の制御信号を発生できると共に、そのヒューズ切
断によって第１の電源から第２の電源への貫通電流を遮
断できる。第３の発明によれば、第１のヒューズの第２
の端子に第２のヒューズを直列接続したので、その第１
または第２のヒューズのいずれか一方を切断することに
より、任意の論理の制御信号を発生できると共に、第１
の電源から第２の電源への貫通電流を遮断できる。
【図１】本発明の第１の実施例を示す制御信号発生回路
の回路図である。
の回路図である。
【図２】半導体集積回路の１つである従来の冗長回路を
有する半導体記憶装置の概略の構成ブロック図である。
有する半導体記憶装置の概略の構成ブロック図である。
【図３】図２中の不良アドレス記憶部を構成する冗長選
択回路の回路図である。
択回路の回路図である。
【図４】本発明の第１の実施例を示すもので、図１の制
御信号発生回路に接続される半導体記憶装置の概略の構
成ブロック図である。
御信号発生回路に接続される半導体記憶装置の概略の構
成ブロック図である。
【図５】本発明の第２の実施例を示す制御信号発生回路
の回路図である。
の回路図である。
【図６】図１中の他の冗長選択回路の回路図である。
２０ 冗長選択回路 ２１ ＰＭＯＳ（電流制
御手段） ２２，２４ 第１，第２のヒュ
ーズ ２５ インバータ ２７ ＮＭＯＳ（電流制
御手段） ３０，３０Ａ 不良アドレス記憶
部 ３１ ＰＭＯＳ ３２1 〜３２n ，３４1 〜３４n ヒューズ ４０1 〜４０n 冗長比較回路 ５０ 冗長判定回路 ６０ 非冗長アドレスデ
コーダ ７０ 冗長アドレスデコ
ーダ ８０ メモリセルアレイ ９０ 冗長メモリセルア
レイ Ａ1 〜Ａn 外部アドレス ＲＡ1 〜ＲＡn 不良アドレス Ｒ 冗長信号 ＲN 反転冗長信号
御手段） ２２，２４ 第１，第２のヒュ
ーズ ２５ インバータ ２７ ＮＭＯＳ（電流制
御手段） ３０，３０Ａ 不良アドレス記憶
部 ３１ ＰＭＯＳ ３２1 〜３２n ，３４1 〜３４n ヒューズ ４０1 〜４０n 冗長比較回路 ５０ 冗長判定回路 ６０ 非冗長アドレスデ
コーダ ７０ 冗長アドレスデコ
ーダ ８０ メモリセルアレイ ９０ 冗長メモリセルア
レイ Ａ1 〜Ａn 外部アドレス ＲＡ1 〜ＲＡn 不良アドレス Ｒ 冗長信号 ＲN 反転冗長信号
Claims (3)
- 【請求項１】 ヒューズの切断の有無により選択的に制
御信号を発生する制御信号発生回路を備えた半導体集積
回路において、 前記制御信号発生回路は、第１及び第２の端子を有しそ
の第１の端子が電流制御手段を介して第１の電源に接続
された第１のヒューズと、第２の電源に直列または並列
に接続された複数のヒューズ手段を有するヒューズ回路
とを備え、 前記第１のヒューズを切断することによって前記ヒュー
ズ回路中での前記第１の電源から前記第２の電源への貫
通電流を流す経路を制御する構成にしたことを特徴とす
る半導体集積回路。 - 【請求項２】 前記ヒューズ手段は、少なくとも２本の
直列に接続されたヒューズを有することを特徴とする請
求項１記載の半導体集積回路。 - 【請求項３】 前記第１のヒューズの第２の端子に、第
２のヒューズを直列接続したことを特徴とする請求項１
記載の半導体集積回路。
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|---|---|---|---|---|
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| US5528539A (en) * | 1994-09-29 | 1996-06-18 | Micron Semiconductor, Inc. | High speed global row redundancy system |
| KR0145221B1 (ko) * | 1995-05-25 | 1998-08-17 | 김광호 | 반도체 메모리 소자의 스위치 회로 |
| US6198338B1 (en) * | 1995-06-15 | 2001-03-06 | Samsung Electronics Co., Ltd. | Method of constructing a fuse for a semiconductor device and circuit using same |
| US6258609B1 (en) | 1996-09-30 | 2001-07-10 | Micron Technology, Inc. | Method and system for making known good semiconductor dice |
| US6023431A (en) | 1996-10-03 | 2000-02-08 | Micron Technology, Inc. | Low current redundancy anti-fuse method and apparatus |
| US5889414A (en) * | 1997-04-28 | 1999-03-30 | Mosel Vitelic Corporation | Programmable circuits |
| JP3638757B2 (ja) * | 1997-06-24 | 2005-04-13 | 株式会社 沖マイクロデザイン | 半導体集積回路 |
| US6014052A (en) * | 1997-09-29 | 2000-01-11 | Lsi Logic Corporation | Implementation of serial fusible links |
| US9092595B2 (en) | 1997-10-08 | 2015-07-28 | Pact Xpp Technologies Ag | Multiprocessor having associated RAM units |
| US6278468B1 (en) | 1998-03-30 | 2001-08-21 | Xerox Corporation | Liquid ink printhead including a programmable temperature sensing device |
| US6037831A (en) * | 1998-03-30 | 2000-03-14 | Xerox Corporation | Fusible link circuit including a preview feature |
| KR100301042B1 (ko) * | 1998-07-15 | 2001-09-06 | 윤종용 | 레이아웃면적을최소화하는리던던시회로 |
| TW446946B (en) * | 1999-10-08 | 2001-07-21 | Vanguard Int Semiconduct Corp | Redundant decoder with fuse-controlled transistor |
| US6285619B1 (en) * | 1999-11-18 | 2001-09-04 | Infineon Technologies North America Corp. | Memory cell |
| US6381115B1 (en) * | 1999-12-20 | 2002-04-30 | Stmicroelectronics, Inc. | Redundant electric fuses |
| KR100389040B1 (ko) * | 2000-10-18 | 2003-06-25 | 삼성전자주식회사 | 반도체 집적 회로의 퓨즈 회로 |
| DE10056590A1 (de) | 2000-11-15 | 2002-05-23 | Philips Corp Intellectual Pty | Schaltungsanordnung |
| JP3569225B2 (ja) * | 2000-12-25 | 2004-09-22 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2003217294A (ja) | 2001-11-16 | 2003-07-31 | Fujitsu Ltd | 半導体記憶装置、及び冗長判定方法 |
| KR20030049667A (ko) * | 2001-12-17 | 2003-06-25 | 삼성전자주식회사 | 퓨즈박스 내의 전류소모를 최소화한 반도체장치 |
| US6704236B2 (en) * | 2002-01-03 | 2004-03-09 | Broadcom Corporation | Method and apparatus for verification of a gate oxide fuse element |
| JP4401194B2 (ja) * | 2004-03-05 | 2010-01-20 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| US7006393B2 (en) * | 2004-06-07 | 2006-02-28 | Micron Technology, Inc. | Method and apparatus for semiconductor device repair with reduced number of programmable elements |
| US7006394B2 (en) * | 2004-06-07 | 2006-02-28 | Micron Technology, Inc. | Apparatus and method for semiconductor device repair with reduced number of programmable elements |
| US7218561B2 (en) * | 2004-06-07 | 2007-05-15 | Micron Technology, Inc. | Apparatus and method for semiconductor device repair with reduced number of programmable elements |
| JP4647294B2 (ja) * | 2004-11-26 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7548448B2 (en) * | 2005-08-24 | 2009-06-16 | Infineon Technologies Ag | Integrated circuit having a switch |
| KR100652428B1 (ko) * | 2005-08-29 | 2006-12-01 | 삼성전자주식회사 | 반도체 메모리 장치의 리던던시 회로 |
| JP2007273772A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | 半導体装置 |
| JP5458236B2 (ja) * | 2007-11-02 | 2014-04-02 | ピーエスフォー ルクスコ エスエイアールエル | 電気ヒューズ判定回路及び判定方法 |
| US10153288B2 (en) * | 2016-05-31 | 2018-12-11 | Taiwan Semiconductor Manufacturing Company Limited | Double metal layout for memory cells of a non-volatile memory |
Family Cites Families (14)
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| US4228528B2 (en) * | 1979-02-09 | 1992-10-06 | Memory with redundant rows and columns | |
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| JPS60101196U (ja) * | 1983-12-13 | 1985-07-10 | 篠原 友義 | 筆記具 |
| US4714983A (en) * | 1985-06-10 | 1987-12-22 | Motorola, Inc. | Uniform emission backlight |
| JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
| US4689494A (en) * | 1986-09-18 | 1987-08-25 | Advanced Micro Devices, Inc. | Redundancy enable/disable circuit |
| JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
| US4996670A (en) * | 1989-09-28 | 1991-02-26 | International Business Machines Corporation | Zero standby power, radiation hardened, memory redundancy circuit |
| JPH03130999A (ja) * | 1989-10-16 | 1991-06-04 | Fujitsu Ltd | 半導体集積回路 |
| JP2679390B2 (ja) * | 1990-10-12 | 1997-11-19 | 日本電気株式会社 | コード設定回路 |
| US5099149A (en) * | 1990-12-19 | 1992-03-24 | At&T Bell Laboratories | Programmable integrated circuit |
| JP2689768B2 (ja) * | 1991-07-08 | 1997-12-10 | 日本電気株式会社 | 半導体集積回路装置 |
| US5262994A (en) * | 1992-01-31 | 1993-11-16 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a multiplexer for selecting an output for a redundant memory access |
| US5257229A (en) * | 1992-01-31 | 1993-10-26 | Sgs-Thomson Microelectronics, Inc. | Column redundancy architecture for a read/write memory |
-
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