JPS63168033A - バイポ−ラメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラメモリに係シ、特に冗長性を有す
るバイポーラメモリに関する。

〔従来の技術〕

従来の冗長性を有する半導体メモリの構成を第１０図に
示す。行アドレス信号１００１列アドレス信号１０４は
それぞれ行デコーダ１０１０列デコーダ１０５によって
デコードされ６本体メモリ１０３のなかのメモリセルを
１つ選択する。選択されたメモリセルからの読み出し信
号はセンス回路１０６で検出され、データ出力信号１０
７が出力される。また１本体メモリ１０３に不良ビット
が発見された場合は、不良メモリセルが接続されている
ワード線、例えばワード線１１０をフェーズ１０２を切
断し、切９離す。次に不良メモリセルが選択されるアド
レス信号に対して、予備行１０９が選択されるように、
予備デコーダ１０８をプログラムする。この予備デコー
ダに関しては。

例えば特開昭５７−１９８５９９公報に記載されている
。以上の操作により、不良ピットを含む行に代って、予
備行１０９が選択されるようになり、不良ピットを救済
することができる。なお第１０図では予備行１０９のみ
を示しているが１列方向に対しても同様に予備列を設け
ることが可能である。

〔発明が解決しようとする問題点３ 以上のような冗長性を有する半導体メモリの構成は、主
としてＭＯＳで構成されたメモリ用に考案されたもので
あり、この構成をそのままバイポーラＲＡＭに適用する
と以下に述べる問題が生じる。

第１１図を用いてこの問題点を説明する。バイポーラメ
モリでは、メモリセルに記憶した情報を保持するために
保持電流をメモリセルに流す必要がある。このため、各
行ごとにトランジスタ１１２と抵抗１１３から成る定電
流源を設けている。今。

ワード線１１０に接続されているメモリセル、例えばメ
モリセル１１１が不良ビットで、フェーズ１０２を切断
したとする。この場合、ワード線１１０はフローティン
グ状態となるため、定電流源を構成するトランジスタ１
１２のコレクタ電流は、どこからも供給されず、ワード
線１１０の電位が下がりトランジスタ１１２は飽和して
しまう。

一般にバイポーラ業積回路内のトランジスタが飽和する
と、半導体基板に電流が流れるようにな９゜素子間の電
気的絶縁が保てなくなる等の問題が生じる。またバイポ
ーラメモリのワード線には、大きな電流（保持電流、読
み出し電流、ワード線放電寛流）が流れる。このため、
ワード線に直接フェーズを接続するには、大きなフェー
ズが必要となり、集積度の点、フェーズの切断しやすさ
の点から見て問題がある。

本発明の目的は、バイポーラメモリに適した冗長性を有
するメモリ回路を提供することにある。

〔問題点を解決するための手段〕

上記目的は１本体メモリの行（もしくは列）を選択駆動
する回路の出力エミッタホロワのベースにロー（Ｌｏｗ
）クランプ回路と電気的接続を断つ手段０例えばフェー
ズを接続することにより達成される。

〔作用〕

本体メモリの行（列）’！ｉ−選択駆動する回路の出力
エミッタホロワのベースにＬＯＷクランプ回路金設ける
回路金工り、切シ離された不良行（列）の電位を正常な
非選択電位にクランプできるので。

前述のトランジスタの飽和の問題を解決することができ
る。また、上記出力エミッタホロワのベースにフェーズ
を設けることにより、フェーズに流れる電流を本体メモ
リの行（列）に流れる電流の１／（電流増幅率）に低減
でき、フェーズを小さくできる。

〔実施例〕

以下０本発明を実施例によって詳細に説明する第１図は
１本発明の基本概念を説明するための実施例を示した図
である。行アドレス信号１００゜列アドレス信号１０４
はそれぞれ行デコーダ１０１゜列デコーダ１０５によっ
てデコードされ１本体メモリ１０３のなかのメモリセル
を１つ選択する。

選択されたメモリセルからの読み出し信号はセンス回路
１０６で検出され、データ出力信号１０７が出力される
。また本体メモリ１０３に不良ビットが発見された場合
は、まず不良ビットが選択されないように、不良ビット
が接続されているワード線１例えばワード線１１０を駆
動するエミッタホロワ１１のベースに接続されているフ
ェーズ１０２を例えばレーザーによって切断する。次に
。

不良メモリセルが選択されるアドレス信号に対して、予
備行１０９が選択されるように、予備デコーダ−１０８
をプログラムする。本発明では、ワード線を駆動するエ
ミッタホロワのベースにＩ、ｏｗクラ／ブ回路を設けて
いるので、切シ離されたワード線１１０はＬＯＷクラン
プ回路１２によって、正常な非選択電位になり、保持電
流用電流源のトランジスタが飽和することはない。

第２図も本発明の実施例であり、ワイアードオア形デコ
ーダに通用した例である。ワイアードオア形テコーダ２
１は、負荷抵抗２２．トランジスタ２３，２４．定電流
源２５から構成される。トランジスｐ２３のベースはデ
コード線に接続され。

デコード線の電位が参照電位Ｖ　ｍ　ｍよシ低い時だけ
。

ワード線１１０は高電位とな９選択状態になる。

１２はＩ、ｏｗクランプ回路でアシ、フェーズ１０２を
切断した時にワード線１１０の電位を正常に非選択電位
にり２ンプするためのものである。

第３図も本発明の実施例であり、トランジスタゲート形
デコーダに適用した例である。トランジスタゲート形デ
コーダ３１は負荷抵抗３２とマルチェミッタトランジス
タ３３から構成される。マルチエミッタトランジスタ３
３のエミッタはデコード線に接続され、エミッタが接続
されているデコード線がすべて高電位である時たけ、ワ
ード線１１０は高電位となり選択状態になる。トランジ
スタゲート形デコーダは前記ワイアードオア形デコーダ
よシも劇壇段数が少ないため、高速動作が可能である。

第４図も本発明の実施例であり、５ＢＤ（ショットキー
バリアダイオード：　３ｃｈｏｔｔｋｙ　Ｂａｒｒｉｅ
ｒ］）ｉｏｄｅ　）形デコーダに適用した例である。Ｓ
ＢＤ形デコーダ４１は前記トランジスタゲート形デコー
ダのマルチエミッタトランジスタ３３ｆｔＳＢＤ４３で
置換えた構成となっており、ｗＪＪ作はトランジスタ形
デコーダと同じであシ、デコード線がすべて高電位であ
る時だけ、ワード線１１０は選択状態になる。ＳＢＤ形
デコーダ４１は５ＢＤ４３を用いているので、負荷抵抗
４２につながる寄生容量が小さく、トランジスタゲート
形デコーダよシ高速な動作が可能である。ＳＢＤ形デコ
ーダに本発明を適用することで第３図の実施例よシもさ
らに高速化を・図ることができる。

第５，６図も本発明の実施例であり、ダーリントン形ド
ライバに適用した例である。ダーリントン形ドライバは
２段のエミッタホロワ５２．５３と抵抗５４から構成さ
れる。５５はデコーダであり、嬉２図から第４図までの
デコーダのいずれでもよい。ダーリントン形ドライバは
第１図から第４図の実施例で用いたエミッタホロワ形ド
ライバよりも負荷駆動能力が大きいので、さらに高速化
が可能である。第５図は１段目のエミッタホロワ５２の
ベースにフェーズ５１を設けた例である。

不良メモリセルを選択しないようにする方法は。

前述のエミッタホロワ形ドライバの場合と同じであシ、
フェーズ５１を切断すればよい。第６図は２段目のエミ
ッタホロワ５３のベースにフェーズ６１を設けた例であ
る。なお５６，６２はＬＯＷクランプ回路である。

以上述べてきた実施例は、メモリセルアレイの行を選択
駆動する回路に適用したものであるが。

本発明は列と選択駆動する回路にも適用可能である。第
７図にその一例を示す。デコーダ７６の出力が高電位で
ある時、読み出し電流切換トランジスタ７２．７３のベ
ースが高電位となり、トランジスタ７２．７３を通って
読み出し電流が流れ。

列７０が選択される。列７０に含まれるメモリセル、例
えばメモリセルフ１に不良が発見された場合は、エミッ
タホロワ７８のベースに接続されているフェーズ７７を
切断し列７０が選択されないようにする。なお７９はＬ
ＯＷクランプ回路でアシ。

フェーズ７７を切断した時にエミッタホロワ７８のベー
スを正常な非選択電位にクランプするためのものである
。

第８図は１本発明を実際の半導体上に実現した場合の一
例を示している。この例ではフェーズ８２は多結晶シリ
コンで形成している。フェーズ８２の一端はベース電極
８３に接続され、もう一端はデコーダ出力８１に接続さ
れる。なお８４゜８５はそれぞれエミッタ電極、コレク
タ電極である。またフェーズ８２をコレクタ及びエミッ
タ上の多結晶シリコン８６．８７と同時に形成すれば。

新たに工程を追加する必要はない。もちろん、フェーズ
８２をコレクタ及びエミッタ上の多結晶シリコン８６．
８７と別に形成することも可能である。

第９図は、フェーズを配線材料で形成した例を示してい
る。第９図では、フェーズ９１を第１層目の配線で形成
しているが、多層配線を使用している場合は、第２ＩＷ
Ｉ目、第３層目の配線で形成してもよい。

〔発明の効果〕

本発明によれば、切り離された不良行（列）の電位を正
常な非選択電位にクランプできる。さらにフェーズに大
きな電流が流れることがないので。

バイポーラメモリに好適な冗長性を有するメモリ回路を
提供することができる。

【図面の簡単な説明】

第１図は本発明の基本概念を説明するための実施例を示
した囚、第２図は本発明をワイアードオア形デコーダに
適用した実施例を示した図、第３図は本発明をトランジ
スタゲート形デコーダに適用した実施例を示した図、第
４図は本発明を８ＢＤ形デコーダに適用した実施例を示
した図、第５゜６図は本発明をダーリントン形ドライバ
に適用した実施例を示した図、第７図は本発明を列を選
択駆動する回路に適用した実施例を示した図、第８゜９
図は本発明を半導体上に実現した場合の一例を示した図
、第１０．１１図は従来構成の問題点を説明するための
図である。 １０２・・・フェーズ、１１・・・エミッタホロワ、１
２・・・Ｉ、ｏｗクランプ回路、１０３・・・本体メモ
リ。 １０９・・・予備行、１０８・・・予備デコーダ。 どン

Claims (1)

1. 【特許請求の範囲】 １、情報を記憶する本体メモリと該本体メモリの不良ビ
   ット救済用の予備メモリとを有するバイポーラメモリに
   おいて、本体メモリの駆動回路の出力エミッタホロワの
   ベースに電気的接続を断つ手段とクランプ回路を設けた
   ことを特徴とするバイポーラメモリ。 ２、上記電気的接続を断つ手段をフェーズにより実現し
   たことを特徴とする特許請求の範囲第１項記載のバイポ
   ーラメモリ。