JPS5855599B2 - 読取り専用記憶マトリックス - Google Patents

Description

【発明の詳細な説明】 本発明は、読取り専用ないし再生専用の２進データ記憶
マトリツクスに関するものであり、特にかかるマドＩＪ
ツクス中の遅延時間を最小限に抑えるための回路構成に
関係している。

２進データ記憶マトリツクスは、古くからのものであり
、様々な型式のものが現在使用されている。

広く使用されているマトリックスの１型式は、行導体と
列導体を含み、半導体ダイオード装置が各行導体および
列導体を１つないし複数のマｌ−ＩＪラックス交叉ノー
ド」で相互接続しているものである。

例えば、読取り専用ないし再生専用記憶機構（ＲＯ８）
用のかかるマトリックスはダイオード素子が所与の２進
値、例えば２進「１」を持つと予め定められたマドＩＪ
ツクス点に接続されるようになっている。

その場合、ダイオード接続の不在は、もう一方の２進値
、即ちこの例では２進「Ｏ」を表わす。

当然のことながら、先行技術によるいくつかのマトリッ
クスが主としてデータの記憶および検索用に設計されて
いるが、それらは更に、電力消費量の低減、２進値の識
別範囲、記憶および検索の速度などのことも考えて設計
されている。

本発明に基づ＜ＲＯＳマドＩＪツクスは、非常に高速の
ドライバ回路を収容し、且つ利用システム中の「アドレ
ス入力とデータ出力」の間の遅延時間を減らすように設
計されている。

本発明によれば、ＲＯＳマｌ−ＩＪラックス、記憶され
た所与の値の２進数、例えば２進１を表示するための、
相対的に高いバリアのショットキ・ダイオード装置によ
って定義される各マトリックス交叉ノードをもつ、行導
体および列導体を含んでおり、もう一方の値の２進数、
例えば２進ゼロは、ダイオード装置の不在によって表示
される。

出力トランジスタでビットを再生するための行および列
の選択は、１つ（だけ）の行導体を高電位レベルにあげ
、１つ（たけ）の列導体を低電圧レベルに下げて、マト
リックス交叉ノードのダイオード装置に実質的な電位差
がかかるようにする事によって実現される。

このマトリックスは、異なる値の２進数、若しくは「記
憶」ダイオード装置の不在を感知するために各列導体に
接続された相対的に高いバリアのショットキ「感知」ダ
イオード装置を含んでいる。

また電流シンク回路が一定電流を維持するために各列導
体に接続されている。

各列導体は、相対的に低いバリアのショットキ・ダイオ
ード装置によって、列選択ドライバ回路に接続されてい
る。

ある列導体が低電位レベルに保持されることによって選
択されると、相対的に高いバリアのマトリックス・ダイ
オードが選択された行および列の交点に存在する場合に
は、連関する電流シンク回路によって要求される電流が
このダイオードを通して供給され、また存在しない場合
には、選択された列の高バリア感知ダイオードから引出
される。

列導体が選択されていないものである場合、即ち相対的
に高い電位レベルに維持されている場合、連関する電流
シンク回路によって要求される電流は、低バリア・ダイ
オード装置によって引出され、感知ダイオード乃至マト
リックス交叉ノード・ダイオード装置には、相対的に小
さな電流が流れる。

本発明と関連すると思われる技術として下記のものがあ
る。

米国特許第３７１９７９７号１９７３年３月米国特許第
３９８７３１０号１９７６年１０月Ｆ、Ｈ，ゲンスレン
°’ ５ｃｈｏｔｔｋｙ ＢａｒｒｉｅｒＲｅａｄ ０
ｎｌｙ Ｍｅｍｏｒｙ ” ” ＩＢＭ Ｔｅｃｈｎｉ
ｃａｌＤｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ” 第
１４巻第１号、１９７１年６月刊、ｐ２５２゜ Ｖ、Ｌ、ガニ、Ｆ、Ａ、モンテガリ、Ｔ、Ｍ。

レイス；″Ｌｏｇｉｃ Ｃ１ｒｃｕｉｔ ｗｉｔｈ Ｄ
ｕａｌＭｅｔａｌ ５ｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ
Ｄｉｏｄｅｓ”；” ＩＢＭ Ｔｅｃｈｎｉｃａｌ
ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ” 第１７巻第
１０号、１９７５年３月干ＩＪ、ｐ２８５６゜ 上記２つの米国特許は、バリアの「高さ」の差によって
閾値定格が異なるようにしたショットキ・ダイオード装
置を用いた、高速論理回路に適用しうる回路配置につい
て記述しているが記憶マｌ−ＩＪラックス路構成につい
ては遠回しにでも示唆されていない。

ガニ他の文献は、２つの型式のショットキ・バリア・ダ
イオード装置について記述しているたけではなく、大規
模集積技術によってこの２つの型式を１つの構造として
製造するためのプロセスについても記述している。

しかしながら装置のバリアの高さの差に基づいて作動す
る記憶マトリックス・アレイについては触れられていな
い。

単一型式のショットキ・ダイオード装置を含む、ＲＯＳ
マトリックスは、ゲンスレンの文献に記載されており、
そのダイオード装置の接続は本発明に基づくマトリック
ス中のものと同じく任意性のものであるが、本発明に基
づく選択用回路構成は不在である。

本発明に基づく記憶マトリックスの基本形式を、第１図
に概略的に示しである。

入力端子１０゜１１ 、１２．・・・・・・ｎＮに接続
された複数の行導体０゜１．２．・・・・・・ｎが、複
数のダイオード装置３１゜３２、・・・・・・ｎｍ、ｎ
ｎによって複数の列導体２０゜２１、・・・・・・ｍｍ
、ｍｎに結合されている。

この型式の通常のマトリックスでは、各マｌ−ＩＪラッ
クス体交叉ノード、についての１つのダイオードを用い
ることができ、且つそれが一般的である。

多くのＲＯＳマトリックスでは、所与の２進数、例えば
２進１の記憶を表わすダイオード装置のみが接続され、
以下に説明するように本発明に基づくマトリックスの場
合もそうである。

「記憶」ダイオード装置３ｌ−ｎｎは、ここでは下記の
理由により、相対的に高いバリアのショットキ・ダイオ
ード装置として示しである。

各基本マトリックスは、それぞれ図に示すように一端が
個別に列導体２０，２１．・・・・・・ｍｍ、ｍｎに接
続された複数の感知用高バリア・ショットキ・ダイオー
ド装置７０，７１ 、・・・・・・７ｍ、７ｎを介して
出力負荷抵抗体６１および出カドランジスタロ２に接続
されている。

感知された出力は端子ｄ１から取出される。

列導体の他端は、ここではシンク・トランジスタ８０，
８１．・・・・・・８ｍ。

８ｎおよびそれに連関するシンク抵抗体からなるものと
して示しである電流シンク回路に個別に接続されている
。

付勢電位が図のように、負荷抵抗体６１と各シンク抵抗
体の共通接続点との間に供給される。

出カドランジスタロ２とシンク抵抗体共通接続点の間に
直列に接続された付加的なシンク・トランジスタ８８お
よびシンク抵抗体によって、最小電流が引出される。

列導体は、相対的に低いバリアのショットキ・ダイオー
ド装置９０，９Ｌ・・・・・・９ｍ、９ｎによって入力
端子１００，１０１゜・・・・・・１０ｍ、１０ｎに接
続されている。

各行導体の入力端子は夫々の高速行ドライバ回路１１０
（図では１つしか示されていない）に接続されており、
各列導体入力端子は同様に夫々の高速列ドライバ回路１
２０（図では１つしか示されていない）に接続されてい
る。

本発明に基づくドライバ回路は、複数の入力端子を備え
ており、図面には６個示しであるが、真数および補数の
１２のアドレスビットを６４の行ドライバ回路および６
４の列ドライバ回路中にキー人力することにより、４０
９６個の一意的マトリックス交叉点がアドレス指定され
る。

他のマトリックスも同様にアドレス指定される。

第２図に示すように、複数の基本マトリックスの行導体
および列導体が共通接続されている。

第２図は、本発明に基づく１８のマトリックスの配置に
対する結線を図示したものである。

この配置は、全て単一半導体基板上に形成できる合計７
３７２８ビツトのメモリから、１つの１８ビツト・ワー
ドをもたらすことができる。

実際面ではこのＲＯ８回路配置を製造するためのプロセ
スは、他のより一般的なステップと共に、１群のショッ
トキ・ダイオード装置の共通陰極接続を同様の種類の他
の素子と一緒に形成するステップ、低バリア・ダイオー
ド装置のアノード電極を設けるステップ、および高バリ
ア・ダイオード装置の陽極を設けるステップを含んでい
るが、陽極接続は接続されないままにされ、この回路配
置は正確な記憶構成がわかった時点で後の製造プロセス
において、陽極接続および行接続を行なうことによって
完成する。

この記憶内容特性の処理は、パーソナライゼーションあ
るいは個性化と呼ばれることがある。

高速行ドライバ回路および列ドライバ回路の実例が、そ
れぞれ第３図および第４図に示しである。

第３図で、６つの行アドレス・ビットの真数または補数
が６個の入力端子１３１・・・・・・１３６に与えられ
る。

これらの信号は、典型的な場合、例として電源電圧が図
に示したものであると仮定すれば、＋０．３’Ｖ又は−
０，３Ｖとなる。

６つの入力信号が全て一〇、３■の場合にのみ、端子１
４０の回路出力は、＋０．３Ｖとなる。

入力端子のどれか又は全てが＋〇、３■の場合には、出
力は−０，３Ｖとなる。

この回路は、行導体と電源（＋ ｉ、 ２ Ｖ、−Ｑ、
６５■）の間に接続されたトランジスタ１５２および１
５６によって、比較的大きな電流が行導体に印加され、
あるいは行導体から取除かれるから、最小の遅延で行導
体を励振するのによく適している。

第４図において、６つの入力端子１４１・・・・・・１
４６が列アドレス・ビットの組合せの真数または補数の
ソースに接続されている。

これらの入力信号も＋〇、 ３ Ｖまたは一〇、３Ｖで
ある。

回路出力を励振するトランジスタ１５１のベースは（第
３図の）トランジスタ１５２とは異なるやり方で接続さ
れているので、入力のうちどれか又は全てが＋ ０．３
Ｖの場合、出力は＋〇、 ３ Ｖとなる。

全ての入力が一〇、３■の場合のみ、端子１５０の出力
は−０，６５Ｖとなる。

この回路はより少数のダイオードを励振するので、列導
体を放電するために抵抗体１５４を使用すれば、＋ ０
．３ Ｖから一〇、６５■への転移時間は充分に小さく
なる。

本発明をより理解できるようにするため、次に従来の動
作と関連して本発明のＲＯ８構成の動作について説明す
る。

行導体の高電位レベルは基本的に＋〇、 ３ Ｖに固定
され、列導体については＋〇、 ３ Ｖ以上のプラス・
レベルは使用できない。

各各が６４の行導体および６４の列導体を含む１８のマ
ｌ−ＩＪラックスアレイ中に、各行導体について１１５
２個のマトリックス交叉ノードがある。

大部分の場合には、これらのノードが全てダイオード装
置を持つわけではないが、可能性としては起り得るだろ
う。

大部分のＲＯＳマトリックスでは１行当り４００〜７０
０個のダイオード装置を含みうる。

５００個のダイオード装置と仮定すれば、例えばダイオ
ード１個当り０．４ミリアンペアとすルト、漏電流は２
００ミリアンペアとなり、行導体自体のオーム性電位降
下は、非常に大きくなる。

この場合、行導体の電位レベルがひどく下がり、アレイ
の雑音限界はさらにひどく下がることになる。

本発明に基づく相対的に高いバリアと低いバリアのショ
ットキ・ダイオード装置、並びにその他の新規な回路構
成の使用により、先行技術の教示に従った場合にもたら
される不利な動作が軽減される。

従って、第１図の回路配置は、通常以外のやり方で機能
するように配置されている。

各マトリックス中で、電位レベルを一〇、３■から＋〇
、３■に上げることにより１つの行導体のみが選択され
、電位レベルを＋０．３■から−０，６５Ｖに下げるこ
とにより１つの列導体が選択される。

２進数ゼロを「記憶」する場合は、記憶ダイオード装置
を選択された行および列の間で接続されていない状態に
する。

選択された列導体にかかる電位降下のために、また連関
する低バリア・ショットキ・ダイオード装置が非導通状
態であるために、その列導体の高バリア・ショットキ感
知ダイオード装置中を電流が流れる。

この電流は小さく、またこの感知ダイオード装置は、共
通の陽極結線をもつ１群のダイオード内で導通している
唯一の感知ダイオード装置となる。

２進数「１」を１記憶」する記憶ダイオード装置がある
場合には、低い値の電流がこのダイオードを通って連関
するシンク回路へと流れる。

選択されていない残りの、相対的に高い電位レベルをも
つ列導体については、陽極が＋〇、 ３ Ｖと相対的に
プラスであるため、連関する電流シンク回路によって要
求される電流は連関する低バリア・ショットキ・ダイオ
ード装置によって引出される。

この場合も、連関する感知ダイオード装置および記憶ダ
イオード装置中を流れる電流は、相対的に小さいものと
なる。

選択された導体の交叉点に「記憶」ダイオード装置がな
い場合、連関するシンク回路に対する電流が連関する感
知ダイオード装置によって引出され、出カドランジスタ
ロ２のコレクタの出力は小さくなる。

「記憶」ダイオード装置が存在する場合、シンク回路に
対する電流が記憶ダイオード装置によって引出され、連
関する感知用ダイオード装置中の電流は小さく、コレク
タ電極の出力電位は相対的に高くなる。

この選択のための方法および回路構成によって、高速ド
ライバ回路がもたらされ、「アドレス入力」から「デー
タ出力」までの遅延が短くなる。

導体中の電流は相対的に小さく、また電流シンク回路が
連続的に電流をシンクしていても、合計チップ電力が連
関装置の冷却限界以下であれば電力消費量は妥当な程度
である。

電力消費量がやや大きくなるが、速度の改善および遅延
の短縮によって埋合せされよう。

【図面の簡単な説明】

第１図は、本発明に基づく基本ＲＯＳマトリックスの概
略図である。 第２図は、本発明に基づくかかる基本ＲＯＳマｌ−ＩＪ
ラックス組合せの概略図である。 第３図および第４図は、本発明に基づくＲＯＳマトリッ
クスを操作するために特に適合させた典型的ドライバ回
路の概略図である。

Claims (1)

【特許請求の範囲】
1. １ 行および列の導体と、前記行列の導体の選択された
   交叉位置において関連する行列の導体を接続する相対的
   に高いバリアのショットキ・ダイオード装置と、各列導
   体に接続され、関連する列導体が選択されない場合のみ
   導通状態にされる相対的に低いバリアのショットキ・ダ
   イオード装置と、各列導体に接続された電流シンクと、
   各列導体に接続された相対的に高いバリアの感知用ショ
   ットキ・ダイオード装置及びこの感知用ショットキ・ダ
   イオード装置の電流に応答して感知出力を発生する回路
   を有する感知回路とを有し、各電流シンクは関連する列
   導体が選択されない場合はこの列導体に接続された低い
   バリアのショットキ・ダイオード装置を介して電流をシ
   ンクし、関連する列導体が選択され且つ選択された行導
   体との交叉位置に前記高いバリアのショットキ・ダイオ
   ード装置を有する場合はこのショットキ・ダイオード装
   置を介して電流をシンクし、関連する列導体が選択され
   且つ選択された行導体との交叉位置に前記高いバリアの
   ショットキ・ダイオード装置が存在しない場合は関連す
   る感知用ショットキ・ダイオード装置を介して電流をシ
   ンクすることを特徴とする読取り専用記憶マｌ−ＩＪラ
   ックス