JP3971045B2 - 高集積できるマルチ−ビットデータラッチ回路を有する半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、より詳しくは、感知増幅されたマルチ−ビットデータをラッチするためのデータラッチ回路を備えた半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置が高集積化されることによって収率向上と生産単価を節減するため、１つのメモリセルに少なくとも２ビットの情報を示すマルチ−ビットデータ（Ｍｕｌｔｉ−ｂｉｔ ｄａｔａ）、又はマルチ−レベルデータ（Ｍｕｌｔｉ−ｌｅｖｅｌ ｄａｔａ）が貯蔵(store)できる半導体メモリ装置に対する研究が半導体メーカーによって活発に進行されている。
【０００３】
図１は、マルチ−ビットデータ（例えば、２ビット）を１つのメモリセルに貯蔵する場合、各マルチ−ビットデータ状態（Ｍｕｌｔｉ−ｂｉｔ ｄａｔａ ｓｔａｔｅ）、それに対応するスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の分布、そして読出動作時印加されるワードライン電圧の関係を示す図面である。図２は、データ読出動作の間に、各感知区間で低レベルから高レベルに変化されるワードライン電圧ＶWL0−ＶWL2のレベル変化及び各感知区間に対応する感知時点（ｓｅｎｓｉｎｇ ｐｏｉｎｔｓ）を示す図面である。図３は、データ読出動作の間に、各感知区間で、高レベルから低レベルに変化されるワードライン電圧ＶWL0−ＶWL2のレベル変化及び各感知区間に対応する感知ポイント（時点）（ｓｅｎｓｉｎｇｐｏｉｎｔｓ）を示す図面である。
【０００４】
図１によれば、スレショルド電圧Ｖｔｈ０は、２ビットデータのうち、“００”の状態に対応し、スレショルド電圧Ｖｔｈ１は、“０１”の状態に対応し、スレショルド電圧Ｖｔｈ２は、“１０”の状態に対応し、そしてスレショルド電圧Ｖｔｈ３は、“１１”の状態に対応する。任意のメモリセルに貯蔵されたデータを読出する場合、図２に図示されたように、まず任意のメモリセルに連結されたワードラインが第１ワードライン電圧ＶWL0で駆動された後、任意のメモリセルを通して電流が流れるか否かが、感知増幅回路（図４参照）によって感知増幅される。
【０００５】
次いで前述のように、第２ワードライン電圧ＶWL1及び第３ワードライン電圧ＶWL2に同一ワードラインを順次的に駆動し、任意のメモリセルを通して電流（以下、セル電流と称する）が流れるか否かを各々感知増幅させる。最終的に、３回に亙って感知増幅された結果を論理的に組み合わせる任意のメモリセルに貯蔵されたマルチ−ビットデータを読出させる。
【０００６】
同様に、ワードライン電圧を順次的に高レベルから低レベルに変化させながら、３回のデータ感知動作を行うことによって、任意のメモリセルに貯蔵されたマルチ−ビットデータが読出できる。
【０００７】
各感知区間で、メモリセルの状態を感知したデータ状態は、図４のデータラッチ回路２００に貯蔵させる。データラッチ回路２００の数を増加させると、これによるレイアウト面積も増加する。そのため、データラッチ回路２００によって占有されるチップ面積が小さければ小さいほど高集積化には有利である。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、マルチ−ビットデータを貯蔵する半導体メモリ装置の高集積できるデータ貯蔵回路を提供することである。
【０００９】
【課題を解決するための手段】
上述のような目的を達成するために、本発明の半導体メモリ装置は、マルチ−ビットデータを貯蔵する少なくとも１つのメモリセルと、メモリセルに連結されるビットラインと、読出動作の間に、メモリセルの状態を感知するための第１から第３までの感知区間でビットラインを通してメモリセルの状態を順次的に感知して増幅する感知増幅回路と、基準電圧を有する基準ノードと、各々が入力端子及び出力端子を有し、１ビットデータを貯蔵する第１及び第２ラッチ回路と、第１及び第２ラッチ回路の各出力端子に連結され、初期化信号に応じて各出力端子を基準電圧に初期化する初期化回路と、各感知区間の感知時点を示す第１信号及び感知増幅回路によって感知増幅されたメモリセルの状態を示す第２信号を組み合わせて第３信号を発生するロジック回路と、第１感知区間に第３信号に応じて第１ラッチ回路の状態を反転させる第１手段と、第２感知区間に第３信号に応じて第２ラッチ回路の状態を反転させる第２手段と、第３感知区間に第３信号に応じて第１ラッチ回路の状態を基準電圧のレベルに復元する第３手段とを含む半導体メモリ装置。
【００１０】
実施形態においては、基準電圧は、接地電圧のレベルである。
【００１１】
実施形態においては、メモリセルの状態は、導電状態及び非導電状態のうち、いずれか１つの状態を有し、メモリセルの状態が導電状態であるとき、第２信号は高レベルであり、メモリセルの状態が非導電状態であるとき、第２信号は低レベルである。
【００１２】
実施形態においては、第３信号は、メモリセルの状態が導電状態で、かつ、第１信号が低レベルであるとき高レベルを有し、メモリセルの状態が非導電状態で、かつ、第１信号が低レベルであるとき低レベルを有する。
【００１３】
本発明の他の特徴によると、マルチ−ビットデータを貯蔵する少なくとも１つのメモリセルと、メモリセルに連結されるビットラインと、データ読出動作の間に、メモリセルの状態を感知するための第１から第３までの感知区間でビットラインを通してメモリセルの状態を順次的に感知して増幅する感知増幅回路と、基準電圧を有する基準ノードと、各々が入力端子及び出力端子を有し、１ビットデータを貯蔵する第１ラッチ回路及び第２ラッチ回路と、各感知区間の感知時点を示す第１信号及び感知増幅回路によって感知増幅されたメモリセルの状態を示す第２信号を組み合って第３信号を発生するロジック回路と、第１感知区間に第３信号のレベルによって第１ラッチ回路の入力端子を基準ノードに電気的に連結する第１スイッチ回路と、第２感知区間に第３信号のレベルによって第２ラッチ回路の入力端子を基準ノードに電気的に連結する第２スイッチ回路と、第３感知区間に第３信号のレベルによって第１ラッチ回路の入力端子を基準ノードに電気的に連結する第３スイッチ回路とを含む。
【００１４】
この実施形態において、第１ラッチ回路及び第２ラッチ回路の各出力端子に連結され、初期化信号に応じて各出力端子を基準電圧のレベルに初期化する初期化回路を付加的に含む。
【００１５】
この実施形態において、基準電圧は、接地電圧のレベルを有する。
【００１６】
この実施形態において、ロジック回路は、第１信号及び第２信号が提供される１つのノアゲート及びこれと直列に連結された２つのインバータとにより構成される。
【００１７】
この実施形態において、第１スイッチ回路は、第１ラッチ回路の入力端子及び基準ノードの間に直列に順次的に形成される電流通路を有する２つのＮＭＯＳトランジスターを含み、基準ノードに近く配列されたＮＭＯＳトランジスターは、第１感知区間を示す第４信号に制御され、第１ラッチ回路の入力端子に近く配列されたＮＭＯＳトランジスターは、第３信号に制御される。
【００１８】
この実施形態において、第２スイッチ回路は、第２ラッチ回路の入力端子及び基準ノードの間に直列に順次的に形成される電流通路を有する２つのＮＭＯＳトランジスターを含み、基準ノードに近く配列されたＮＭＯＳトランジスターは、第２感知区間を示す第４信号に制御され、第２ラッチ回路の入力端子に近く配列されたＮＭＯＳトランジスターは、第３信号に制御される。
【００１９】
この実施形態において、第３スイッチ回路は、第３ラッチ回路の出力端子及び基準ノードの間に直列に順序に形成される電流通路を有する２つのＮＭＯＳトランジスターを含み、基準ノードに近く配列されたＮＭＯＳトランジスターは、第３感知区間を示す第４信号に制御され、第１ラッチ回路の出力端子に近く配列されたＮＭＯＳトランジスターは、第３信号に制御される。
【００２０】
この実施形態において、メモリセルの状態は、導電状態及び非導電状態のうちのいずれか１つの状態を有し、メモリセルの状態が導電状態であるとき第２信号は高レベルであり、メモリセルの状態が非導電状態であるとき第２信号は低レベルである。
【００２１】
この実施形態において、第３信号は、メモリセルの状態が導電状態で、第１信号が低レベルであるとき高レベルを有し、メモリセルの非導電状態で、第１信号が低レベルであるとき低レベルを有する。
【００２２】
本発明の他の特徴によると、ゲート及び電流通路を有し、マルチ−ビットデータを貯蔵し、マルチ−ビットデータの可能な状態に対応する第１から第４までのスレショルド電圧のうちの１つを有する少なくとも１つのメモリセルと、メモリセルのゲートに連結される少なくとも１つのワードラインと、メモリセルの電流通路に連結される少なくとも１つのビットラインと、読出動作の間に、メモリセルの状態を感知するための第１から第３までの感知区間に、各々対応する他の電圧を順次的に発生し、ワードラインに他の電圧を順序に印加する電圧発生回路と、読出動作の間に、メモリセルの状態を感知するための第１から第３までの感知区間で、ビットラインを通してメモリセルの状態を順次的に感知し増幅する感知増幅回路と、各々が入力端子と出力端子を有し、１ビットデータを貯蔵する第１及び第２ラッチ回路と、第１ラッチ回路及び第２ラッチ回路の各出力端子に連結され、初期化信号に応じて、各出力端子を所定の基準電圧に初期化する初期化回路と、各感知区間の感知時点を示す第１信号及び感知増幅回路によって感知増幅され、メモリセルの状態を示す第２信号を組み合わせて第３信号を発生するロジック信号と、第１感知区間に第３信号に応じて、第１ラッチ回路の状態を反転させる第１反転回路と、第２感知区間に第３信号に応じて、第２ラッチ回路の状態を反転させる第２反転回路と、第３感知区間に第３信号に応じて、第２反転回路によって反転され、第１ラッチ回路にラッチされた状態を基準電圧を有する状態に復元する復元回路とを含む。
【００２３】
この実施形態において、基準電圧は、接地電圧のレベルである。
【００２４】
この実施形態において、メモリセルの状態は、導電状態及び非導電状態のうちのいずれか１つの状態を有し、メモリセルの状態が導電状態であるとき第２信号は高レベルであり、メモリセルの状態が非導電状態であるときは第２信号は低レベルである。
【００２５】
この実施形態において、第３信号は、メモリセルの状態が導電状態で、かつ、第１信号が低レベルであるときは高レベルを有し、メモリセルの状態が非導電状態で、かつ、第１信号が低レベルであるときは低レベルを有する。
【００２６】
（作用）
このような装置によって少ない数の半導体素子にマルチ−ビットデータラッチ回路が具現できる。
【００２７】
【発明の実施の形態】
図４を参照すると、本発明による半導体メモリ装置の構成を示すブロック図が図示されている。本発明による半導体メモリ装置は、メモリセルアレー１００を含む。メモリセルアレー１００が行と列に配列された複数のメモリセルで構成されることは自明である。メモリセル各々は、マルチ−ビットデータを貯蔵し、マルチ−ビットデータの可能な状態に対応するスレショルド電圧のうちの１つを有する。例えば、各メモリセルに貯蔵されるマルト−ビットデータが２ビットデータであるとき、図１に示されたように、各メモリセルは、４つの他のスレショルド電圧Ｖｔｈ０−Ｖｔｈ３のうち、１つのスレショルド電圧を有する。
【００２８】
半導体メモリ装置は、ワードライン電圧発生回路（ｗｏｒｄｌｉｎｅ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｎｇ ｃｉｒｃｕｉｔ）１２０、行選択回路（ｒｏｗ ｓｅｌｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）１４０、列選択回路（ｃｏｌｕｍｎｓｅｌｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）１６０、感知増幅回路（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔ）１８０、そしてデータラッチ回路（ｄａｔａ ｌａｔｃｈ ｃｉｒｃｕｉｔ）２００とを含む。
【００２９】
ワードライン電圧発生回路１２０は、読出動作の間に、各メモリセルの状態を感知するための第１から第３までの感知区間に、各々対応する他の電圧ＶWLi（ｉ＝０、１、２）を順次、発生する。本発明の実施形態から電圧ＶWLiは、図２に図示されたように、低レベルから高レベルに順次的に変化される。行選択回路１４０は、読出動作の間にアレー１００の行のうち、１つを選択し、ワードライン電圧発生回路１２０から提供される他の電圧ＶWLiを選択された行に順次的に印加する。
【００３０】
感知増幅回路１８０は、各感知区間で列選択回路１６０によって選択された列ＢＬｊ（例えば、ｊ＝０〜６３）と行選択回路１２０によって選択された１つの行に関連されたメモリセルに貯蔵されたマルチ−ビットデータを順次的に感知増幅する。
【００３１】
感知増幅回路１８０は、図面には図示しなかったが、選択された列に各々対応する感知増幅器で構成される。各感知増幅器は、対応するメモリセルが導電状態（ｃｏｎｄｕｃｔｉｖｅ ｓｔａｔｅ）であるときは、メモリセルの導電状態を感知して高レベル（例えば、電源電圧のレベル）を出力する。各感知増幅器は対応するメモリセルが非導電状態（ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ ｓｔａｔｅ）であるときは、メモリセルの非導電状態を感知して低レベル（例えば、接地電圧のレベル）を出力する。
【００３２】
各感知区間で、データラッチ回路２００は、各感知区間の感知時点を示す信号ＳＡＦｃに応じて感知増幅回路１８０によって感知増幅されたデータ状態をラッチする。データラッチ回路２００は、読出動作が行う以前に信号ＲＳＴによって初期化される。データラッチ回路２００に対する本発明の望ましい実施形態による回路図が図５に図示されている。
【００３３】
図５を参照すると、本発明の望ましい実施形態によるデータラッチ回路２００は、１ビットデータを貯蔵するための２つのラッチ２１０及び２２０とを含む。各ラッチ２１０及び２２０は、２つのインバータ８・１０・１２・１４からなり、各々、入力端子３６・３８と、出力端子３２・３４を有する。ここで、列選択回路１６０によって選択された複数の列ＢＬｊのうち、１つの列ＢＬ０に対応するデータラッチ回路２００は、図示しない、残りの列ＢＬ１〜ＢＬ６３に対応するデータラッチ回路２００も同一の構成を有する。
【００３４】
本発明のデータラッチ回路２００は、ロジック回路（ｌｏｇｉｃ ｃｉｒｃｕｉｔ）２３０、初期化回路（ｒｅｓｅｔ ｃｉｒｃｕｉｔ）２４０、第１から第３までの反転回路（ｉｎｖｅｒｔｉｎｇｃｉｒｃｕｉｔｓ）２５０・２６０・２７０とを含む。
【００３５】
ロジック回路２３０は、各感知区間の感知時点を示す信号ＳＡＦｃと、対応する感知増幅器によって感知増幅され、対応するメモリセルの状態（導電状態、又は非導電状態）を示す信号ＤＬ０を組み合わせる。メモリセルが導電状態であるときは、信号ＤＬ０は高レベルであり、メモリセルが非導電状態であるときは、信号ＤＬ０は、低レベルである。ロジック回路２３０は、１つのノアゲート２及び、それと直列に連結された２つのインバータ４・６で構成される。
【００３６】
初期化回路２４０は、信号ＲＳＴに応じて、ラッチ２１０・２２０を接地電圧レベルの状態に初期化する。これにより、ラッチ２１０・２２０の出力端子３２・３４は、全て低レベルになり、ラッチ回路２１０・２２０の入力端子３６・３８は、高レベルになる。回路２４０は、ラッチ２１０・２２０の出力端子３２・３４と、接地電圧ＶＳＳが印加される接地端子１の間に各々形成される電流通路を有するＮＭＯＳトランジスター１６・１８で構成され、トランジスター１６・１８のゲートは、信号ＲＳＴに制御される。
【００３７】
第１反転回路２５０は、感知区間のうち、第１感知区間の間にロジック回路２３０の出力に応じて、第１ラッチ２１０にラッチされた状態を反転させる。第１反転回路２５０は、スイッチとして動作する２つのＮＭＯＳトランジスター２０・２２で構成される。トランジスター２０・２２の電流通路は、第１ラッチ２１０の入力端子３６と接地端子１の間に直列に順次的に形成されている。トランジスター２０のゲートは、ロジック回路２３０の出力端子、即ちノード４０に連結され、トランジスター２２のゲートは、信号ＳＴＧ０に制御される。信号ＳＴＧ０は、第１感知区間を示す信号として、第１感知区間の間に高レベルに活性化される。
【００３８】
第２反転回路２６０は、感知区間のうち、第２感知区間の間に、ロジック回路２３０の出力に応じて、第２ラッチ２２０にラッチされた状態を反転させる。第２反転回路２６０は、スイッチとして動作する２つのＮＭＯＳトランジジター２４・２６で構成される。トランジスター２４・２６の電流通路は、第１ラッチ２２０の入力端子３８の接地端子１の間に直列に順次的に形成されている。トランジスター２４のゲートは、ロジック回路２３０の出力端子、即ちノード４０に連結され、トランジスター２６のゲートは、信号ＳＴＧ１に制御される。信号ＳＴＧ１は、第２感知区間を示す信号として、第２感知区間の間に高レベルに活性化される。
【００３９】
第３反転回路２７０は、感知区間のうち、第３感知区間の間に、ロジック回路２３０の出力に応じて、第１ラッチ回路の状態を反転させて接地電圧レベルの状態に復元する。第３反転回路２７０は、スイッチとして動作する２つのＮＭＯＳトランジスター２８及び３０で構成される。トランジスター２８・３０の電流通路は、第１ラッチ２１０の出力端子３２の接地端子１の間に直列に順次的に形成されている。トランジスター２８のゲートは、ロジック回路２３０の出力端子、即ちノード４０に連結され、トランジスター３０のゲートは、信号ＳＴＧ２に制御される。信号ＳＴＧ２は、第３感知区間を示す信号として、第３感知区間の間に高レベルに活性化される。
【００４０】
図６は、本発明による動作タイミング図である。図４乃至図６を参照して、本発明のマルチ−ビットデータ貯蔵動作について、以下に詳細に説明する。
【００４１】
本発明の実施形態において、４つのスレショルド電圧Ｖｔｈ０−Ｖｔｈ３のうち、第１スレショルド電圧Ｖｔｈ０は“００”状態、第２スレショルド電圧Ｖｔｈ１は“０１”状態、第３スレショルド電圧Ｖｔｈ２は“１１”状態、そして第４スレショルド電圧Ｖｔｈ３は“１０”状態を示す。
【００４２】
まず、データ読出動作が始めると、図６に図示されたように、信号ＲＳＴが低レベルから高レベルに遷移される。図５のラッチ２１０・２２０は、初期化回路２４０を通して接地電圧レベルの状態に初期化される。その結果、ラッチ回路２１０・２２０の各出力端子３２及び３４は、低レベルになり、各入力端子３６及び３８は、高レベルになる。
【００４３】
以後、図４の行選択回路１４０及び列選択回路１６０によって選択された行及び列に関連されたメモリセルに貯蔵されたマルチ−ビットデータの読出動作が第１から第３までの感知区間に亙って行われる。説明の便宜上、選択された列ＢＬｊ（ｊ＝０−６３）のうち、１つの列ＢＬ０に対応するメモリセルから読出されたデータをラッチする動作が説明される。しかし、余りの列に対するラッチ動作も同一である。
【００４４】
選択されたメモリセルに“００”状態の２ビットデータが貯蔵された場合、選択されたメモリセルは、第１から第３までの感知区間で導電状態に、各々感知される。このような場合、第１から第３までの感知区間で、データラッチ回路２００のロジック回路２５０は対応する感知増幅器によって感知増幅されたメモリセルの導電状態を示す信号ＤＬ０と各感知区間の感知時点を示す信号ＳＡＦｃに応じてノード４０を低レベルに設定する。これにより、各感知区間で、反転回路２５０−２７０は、全部非活性化され、ラッチ２１０及び２２０は、初期化状態を維持させる。即ち、ラッチ２１０及び２２０は、各々論理‘０’状態をラッチする。
【００４５】
選択されたメモリセルに“０１”状態の２ビットデータが貯蔵された場合、選択されたメモリセルは第１感知区間で非導電状態に感知され、第２及び第３の感知区間で導電状態に、各々感知される。まず、第１感知区間でデータラッチ回路２００のロジック回路２５０は、対応する感知増幅器によって感知増幅されたメモリセルの非導電状態を示す低レベルの信号ＤＬ０と第１感知区間の感知時点を示す信号ＳＡＦｃに応じてノード４０を高レベルに設定する。
【００４６】
ノード４０が高レベルに設定されているため、各反転回路２５０−２７０のＮＭＯＳトランジスター２０、２４、そして２８は導電される。このとき、第１感知区間で高レベルに活性化される信号ＳＴＧ０によって第１反転回路２５０のＮＭＯＳトランジスター２２は導電され、その結果第１ラッチ２１０の入力端子３６は、初期化状態の高レベルから低レベルに反転される。第１感知区間で第２及び第３反転回路２６０及び２７０のＮＭＯＳトランジスター２６及び３０は非導電される。
【００４７】
以後、第２及び第３感知区間で、メモリセルの状態が導電状態で感知されるため、信号ＤＬ０は低レベルになる。これにより、第２及び第３感知区間で、第１及び第２ラッチ２１０・２２０の状態は、以前状態で維持される。結果的に、第１及び第２ラッチ２１０・２２０の出力端子３２及び３４は、各々‘１’及び‘０’状態になる。
【００４８】
選択されたメモリセルに“１１”状態の２ビットデータが貯蔵された場合、選択されたメモリセルは、第１及び第２感知区間で、非導電状態で感知され、第３感知区間導電状態で、各々感知される。まず、第１及び第２感知区間で、データラッチ回路２００のロジック回路２５０は、低レベルの信号ＤＬ０と信号ＳＡＦｃに応じてノード４０を高レベルに設定する。信号ＤＬ０は対応する感知増幅器によって感知増幅されたメモリセルの非導電状態を示す。信号ＳＡＦｃは、第１及び第２感知区間の感知時点を、各々示す。
【００４９】
ノード４０が高レベルで設定されているため、各反転回路２５０−２７０のＮＭＯＳトランジスター２０・２４・２８は、導電される。このとき第１感知区間で高レベルに活性化される信号ＳＴＧ０によって第１反転回路２５０のＮＭＯＳトランジスター２２は導電され、その結果、第１ラッチ２１０の入力端子３６は、初期化状態の高レベルから低レベルに反転される。付け加えて、第２感知区間で、高レベルに活性化される信号ＳＴＧ１によって第１反転回路２５０のＮＭＯＳトランジスター２６は導電され、その結果第２ラッチの入力端子３８は、初期化状態の高レベルから低レベルに反転される。
【００５０】
以後、第３感知区間で、メモリセルの状態が導電状態で感知されるため、信号ＤＬ０は低レベルになる。これにより、第３感知区間で、第１ラッチ２１０及び２２０の状態は、以前状態で維持される。結果的に、第１及び第２ラッチ２１０及び２２０の出力端子３２及び３４は、各々‘１’及び‘１’状態になる。
【００５１】
選択されたメモリセルに“１０”状態の２ビットデータが貯蔵された場合、選択されたメモリセルは第１乃至第３感知区間で非導電状態に感知される。これにより、第１乃至第３感知区間でデータラッチ回路２００のロジック回路２５０は、対応する感知増幅器によって感知増幅されたメモリセルの非導電状態を示す低レベルの信号ＤＬ０と第１乃至第３感知区間の感知時点を各々示す信号ＳＡＦｃに応じてノード４０を高レベルに設定する。
【００５２】
ノード４０が高レベルで設定されているため、各反転回路２５０−２７０のＮＭＯＳトランジスター２０、２４、そして２８は、導電される。このとき第１感知区間で高レベルに活性化される信号ＳＴＧ０によって第１反転回路２５０のＮＭＯＳトランジスター２２は導電され、その結果第１ラッチ２１０入力端子３６は、初期化状態の高レベルから低レベルに反転される。付け加えて、第２感知区間で、高レベルに活性化される信号ＳＴＧ１によって第１反転回路２５０のＮＭＯＳトランジスター２６は導電され、その結果第２ラッチの入力端子３８は、初期化状態の高レベルから低レベルに反転される。
【００５３】
そして、第３感知区間で信号ＤＬ０は、メモリセルの状態が導電状態で感知されるため低レベルになる。これにより、第３感知区間で高レベルに活性化される信号ＳＴＧ２によって第３反転回路２７０のＮＭＯＳトランジスター３０は導電され、その結果、第１ラッチ２１０の出力端子３２は、高レベルから低レベルに反転される。従って、最終的に第１及び第２ラッチ２１０・２２０は、各々‘１’及び‘０’状態をラッチする。
【００５４】
本発明によるデータラッチ回路２００は、列選択回路１６０によって選択された列に各々対応し、１つのノアゲート１２及び１８個のトランジスター４、６、…、２６、及び２８からなる。従って、少ないレイアウト面積を必要とするマルチ−ビットデータが貯蔵できるデータラッチ回路２００を具現することができる。
【００５５】
【発明の効果】
小さい面積を占めるデータラッチ回路を具現することによって、高集積化によってマルチ−ビットデータをラッチするためのデータラッチ回路のため、レイアウト面積が増加することが防止できる。
【図面の簡単な説明】
【図１】 ２ビットデータを１つのメモリセルに貯蔵する場合、各データ状態、それに対応するスレショルド電圧の分布、そして読出動作時印加されるワードライン電圧の関系を示す図面である。
【図２】 データ読出動作の間に各感知区間で、低いレベルから高いレベルに変化されるワードライン電圧のレベル変化及び各感知区間に対応する感知時点を示す図面である。
【図３】 データ読出動作の間に各感知区間で、高いレベルから低いレベルに変化されるワードライン電圧のレベル変化及び各感知区間に対応する感知時点を示す図面である。
【図４】 マルチ−ビットデータを貯蔵する半導体メモリ装置の概略的な構成を示すブロック図である。
【図５】 本発明の望ましい実施形態によるデータラッチ回路を示す回路図である。
【図６】 本発明による動作タイミング図である。
【符号の説明】
１００：メモリセルアレー
１２０：ワードライン電圧発生回路
１４０：行選択回路
１６０：列選択回路
１８０：感知増幅回路
２００：データラッチ回路
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、より詳しくは、感知増幅されたマルチ−ビットデータをラッチするためのデータラッチ回路を備えた半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置が高集積化されることによって収率向上と生産単価を節減するため、１つのメモリセルに少なくとも２ビットの情報を示すマルチ−ビットデータ（Ｍｕｌｔｉ−ｂｉｔ ｄａｔａ）、又はマルチ−レベルデータ（Ｍｕｌｔｉ−ｌｅｖｅｌ ｄａｔａ）が貯蔵(store)できる半導体メモリ装置に対する研究が半導体メーカーによって活発に進行されている。
【０００３】
図１は、マルチ−ビットデータ（例えば、２ビット）を１つのメモリセルに貯蔵する場合、各マルチ−ビットデータ状態（Ｍｕｌｔｉ−ｂｉｔ ｄａｔａ ｓｔａｔｅ）、それに対応するスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の分布、そして読出動作時印加されるワードライン電圧の関係を示す図面である。図２は、データ読出動作の間に、各感知区間で低レベルから高レベルに変化されるワードライン電圧ＶWL0−ＶWL2のレベル変化及び各感知区間に対応する感知時点（ｓｅｎｓｉｎｇ ｐｏｉｎｔｓ）を示す図面である。図３は、データ読出動作の間に、各感知区間で、高レベルから低レベルに変化されるワードライン電圧ＶWL0−ＶWL2のレベル変化及び各感知区間に対応する感知ポイント（時点）（ｓｅｎｓｉｎｇｐｏｉｎｔｓ）を示す図面である。
【０００４】
図１によれば、スレショルド電圧Ｖｔｈ０は、２ビットデータのうち、“００”の状態に対応し、スレショルド電圧Ｖｔｈ１は、“０１”の状態に対応し、スレショルド電圧Ｖｔｈ２は、“１０”の状態に対応し、そしてスレショルド電圧Ｖｔｈ３は、“１１”の状態に対応する。任意のメモリセルに貯蔵されたデータを読出する場合、図２に図示されたように、まず任意のメモリセルに連結されたワードラインが第１ワードライン電圧ＶWL0で駆動された後、任意のメモリセルを通して電流が流れるか否かが、感知増幅回路（図４参照）によって感知増幅される。
【０００５】
次いで前述のように、第２ワードライン電圧ＶWL1及び第３ワードライン電圧ＶWL2に同一ワードラインを順次的に駆動し、任意のメモリセルを通して電流（以下、セル電流と称する）が流れるか否かを各々感知増幅させる。最終的に、３回に亙って感知増幅された結果を論理的に組み合わせる任意のメモリセルに貯蔵されたマルチ−ビットデータを読出させる。
【０００６】
同様に、ワードライン電圧を順次的に高レベルから低レベルに変化させながら、３回のデータ感知動作を行うことによって、任意のメモリセルに貯蔵されたマルチ−ビットデータが読出できる。
【０００７】
各感知区間で、メモリセルの状態を感知したデータ状態は、図４のデータラッチ回路２００に貯蔵させる。データラッチ回路２００の数を増加させると、これによるレイアウト面積も増加する。そのため、データラッチ回路２００によって占有されるチップ面積が小さければ小さいほど高集積化には有利である。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、マルチ−ビットデータを貯蔵する半導体メモリ装置の高集積できるデータ貯蔵回路を提供することである。
【０００９】
【課題を解決するための手段】
上述のような目的を達成するために、本発明の半導体メモリ装置は、マルチ−ビットデータを貯蔵する少なくとも１つのメモリセルと、メモリセルに連結されるビットラインと、読出動作の間に、メモリセルの状態を感知するための第１から第３までの感知区間でビットラインを通してメモリセルの状態を順次的に感知して増幅する感知増幅回路と、基準電圧を有する基準ノードと、各々が入力端子及び出力端子を有し、１ビットデータを貯蔵する第１及び第２ラッチ回路と、第１及び第２ラッチ回路の各出力端子に連結され、初期化信号に応じて各出力端子を基準電圧に初期化する初期化回路と、各感知区間の感知時点を示す第１信号及び感知増幅回路によって感知増幅されたメモリセルの状態を示す第２信号を組み合わせて第３信号を発生するロジック回路と、第１感知区間に第３信号に応じて第１ラッチ回路の状態を反転させる第１手段と、第２感知区間に第３信号に応じて第２ラッチ回路の状態を反転させる第２手段と、第３感知区間に第３信号に応じて第１ラッチ回路の状態を基準電圧のレベルに復元する第３手段とを含む半導体メモリ装置。
【００１０】
実施形態においては、基準電圧は、接地電圧のレベルである。
【００１１】
実施形態においては、メモリセルの状態は、導電状態及び非導電状態のうち、いずれか１つの状態を有し、メモリセルの状態が導電状態であるとき、第２信号は高レベルであり、メモリセルの状態が非導電状態であるとき、第２信号は低レベルである。
【００１２】
実施形態においては、第３信号は、メモリセルの状態が導電状態で、かつ、第１信号が低レベルであるとき高レベルを有し、メモリセルの状態が非導電状態で、かつ、第１信号が低レベルであるとき低レベルを有する。
【００１３】
本発明の他の特徴によると、マルチ−ビットデータを貯蔵する少なくとも１つのメモリセルと、メモリセルに連結されるビットラインと、データ読出動作の間に、メモリセルの状態を感知するための第１から第３までの感知区間でビットラインを通してメモリセルの状態を順次的に感知して増幅する感知増幅回路と、基準電圧を有する基準ノードと、各々が入力端子及び出力端子を有し、１ビットデータを貯蔵する第１ラッチ回路及び第２ラッチ回路と、各感知区間の感知時点を示す第１信号及び感知増幅回路によって感知増幅されたメモリセルの状態を示す第２信号を組み合って第３信号を発生するロジック回路と、第１感知区間に第３信号のレベルによって第１ラッチ回路の入力端子を基準ノードに電気的に連結する第１スイッチ回路と、第２感知区間に第３信号のレベルによって第２ラッチ回路の入力端子を基準ノードに電気的に連結する第２スイッチ回路と、第３感知区間に第３信号のレベルによって第１ラッチ回路の入力端子を基準ノードに電気的に連結する第３スイッチ回路とを含む。
【００１４】
この実施形態において、第１ラッチ回路及び第２ラッチ回路の各出力端子に連結され、初期化信号に応じて各出力端子を基準電圧のレベルに初期化する初期化回路を付加的に含む。
【００１５】
この実施形態において、基準電圧は、接地電圧のレベルを有する。
【００１６】
この実施形態において、ロジック回路は、第１信号及び第２信号が提供される１つのノアゲート及びこれと直列に連結された２つのインバータとにより構成される。
【００１７】
この実施形態において、第１スイッチ回路は、第１ラッチ回路の入力端子及び基準ノードの間に直列に順次的に形成される電流通路を有する２つのＮＭＯＳトランジスターを含み、基準ノードに近く配列されたＮＭＯＳトランジスターは、第１感知区間を示す第４信号に制御され、第１ラッチ回路の入力端子に近く配列されたＮＭＯＳトランジスターは、第３信号に制御される。
【００１８】
この実施形態において、第２スイッチ回路は、第２ラッチ回路の入力端子及び基準ノードの間に直列に順次的に形成される電流通路を有する２つのＮＭＯＳトランジスターを含み、基準ノードに近く配列されたＮＭＯＳトランジスターは、第２感知区間を示す第４信号に制御され、第２ラッチ回路の入力端子に近く配列されたＮＭＯＳトランジスターは、第３信号に制御される。
【００１９】
この実施形態において、第３スイッチ回路は、第３ラッチ回路の出力端子及び基準ノードの間に直列に順序に形成される電流通路を有する２つのＮＭＯＳトランジスターを含み、基準ノードに近く配列されたＮＭＯＳトランジスターは、第３感知区間を示す第４信号に制御され、第１ラッチ回路の出力端子に近く配列されたＮＭＯＳトランジスターは、第３信号に制御される。
【００２０】
この実施形態において、メモリセルの状態は、導電状態及び非導電状態のうちのいずれか１つの状態を有し、メモリセルの状態が導電状態であるとき第２信号は高レベルであり、メモリセルの状態が非導電状態であるとき第２信号は低レベルである。
【００２１】
この実施形態において、第３信号は、メモリセルの状態が導電状態で、第１信号が低レベルであるとき高レベルを有し、メモリセルの非導電状態で、第１信号が低レベルであるとき低レベルを有する。
【００２２】
本発明の他の特徴によると、ゲート及び電流通路を有し、マルチ−ビットデータを貯蔵し、マルチ−ビットデータの可能な状態に対応する第１から第４までのスレショルド電圧のうちの１つを有する少なくとも１つのメモリセルと、メモリセルのゲートに連結される少なくとも１つのワードラインと、メモリセルの電流通路に連結される少なくとも１つのビットラインと、読出動作の間に、メモリセルの状態を感知するための第１から第３までの感知区間に、各々対応する他の電圧を順次的に発生し、ワードラインに他の電圧を順序に印加する電圧発生回路と、読出動作の間に、メモリセルの状態を感知するための第１から第３までの感知区間で、ビットラインを通してメモリセルの状態を順次的に感知し増幅する感知増幅回路と、各々が入力端子と出力端子を有し、１ビットデータを貯蔵する第１及び第２ラッチ回路と、第１ラッチ回路及び第２ラッチ回路の各出力端子に連結され、初期化信号に応じて、各出力端子を所定の基準電圧に初期化する初期化回路と、各感知区間の感知時点を示す第１信号及び感知増幅回路によって感知増幅され、メモリセルの状態を示す第２信号を組み合わせて第３信号を発生するロジック信号と、第１感知区間に第３信号に応じて、第１ラッチ回路の状態を反転させる第１反転回路と、第２感知区間に第３信号に応じて、第２ラッチ回路の状態を反転させる第２反転回路と、第３感知区間に第３信号に応じて、第２反転回路によって反転され、第１ラッチ回路にラッチされた状態を基準電圧を有する状態に復元する復元回路とを含む。
【００２３】
この実施形態において、基準電圧は、接地電圧のレベルである。
【００２４】
この実施形態において、メモリセルの状態は、導電状態及び非導電状態のうちのいずれか１つの状態を有し、メモリセルの状態が導電状態であるとき第２信号は高レベルであり、メモリセルの状態が非導電状態であるときは第２信号は低レベルである。
【００２５】
この実施形態において、第３信号は、メモリセルの状態が導電状態で、かつ、第１信号が低レベルであるときは高レベルを有し、メモリセルの状態が非導電状態で、かつ、第１信号が低レベルであるときは低レベルを有する。
【００２６】
（作用）
このような装置によって少ない数の半導体素子にマルチ−ビットデータラッチ回路が具現できる。
【００２７】
【発明の実施の形態】
図４を参照すると、本発明による半導体メモリ装置の構成を示すブロック図が図示されている。本発明による半導体メモリ装置は、メモリセルアレー１００を含む。メモリセルアレー１００が行と列に配列された複数のメモリセルで構成されることは自明である。メモリセル各々は、マルチ−ビットデータを貯蔵し、マルチ−ビットデータの可能な状態に対応するスレショルド電圧のうちの１つを有する。例えば、各メモリセルに貯蔵されるマルト−ビットデータが２ビットデータであるとき、図１に示されたように、各メモリセルは、４つの他のスレショルド電圧Ｖｔｈ０−Ｖｔｈ３のうち、１つのスレショルド電圧を有する。
【００２８】
半導体メモリ装置は、ワードライン電圧発生回路（ｗｏｒｄｌｉｎｅ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｎｇ ｃｉｒｃｕｉｔ）１２０、行選択回路（ｒｏｗ ｓｅｌｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）１４０、列選択回路（ｃｏｌｕｍｎｓｅｌｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）１６０、感知増幅回路（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔ）１８０、そしてデータラッチ回路（ｄａｔａ ｌａｔｃｈ ｃｉｒｃｕｉｔ）２００とを含む。
【００２９】
ワードライン電圧発生回路１２０は、読出動作の間に、各メモリセルの状態を感知するための第１から第３までの感知区間に、各々対応する他の電圧ＶWLi（ｉ＝０、１、２）を順次、発生する。本発明の実施形態から電圧ＶWLiは、図２に図示されたように、低レベルから高レベルに順次的に変化される。行選択回路１４０は、読出動作の間にアレー１００の行のうち、１つを選択し、ワードライン電圧発生回路１２０から提供される他の電圧ＶWLiを選択された行に順次的に印加する。
【００３０】
感知増幅回路１８０は、各感知区間で列選択回路１６０によって選択された列ＢＬｊ（例えば、ｊ＝０〜６３）と行選択回路１２０によって選択された１つの行に関連されたメモリセルに貯蔵されたマルチ−ビットデータを順次的に感知増幅する。
【００３１】
感知増幅回路１８０は、図面には図示しなかったが、選択された列に各々対応する感知増幅器で構成される。各感知増幅器は、対応するメモリセルが導電状態（ｃｏｎｄｕｃｔｉｖｅ ｓｔａｔｅ）であるときは、メモリセルの導電状態を感知して高レベル（例えば、電源電圧のレベル）を出力する。各感知増幅器は対応するメモリセルが非導電状態（ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ ｓｔａｔｅ）であるときは、メモリセルの非導電状態を感知して低レベル（例えば、接地電圧のレベル）を出力する。
【００３２】
各感知区間で、データラッチ回路２００は、各感知区間の感知時点を示す信号ＳＡＦｃに応じて感知増幅回路１８０によって感知増幅されたデータ状態をラッチする。データラッチ回路２００は、読出動作が行う以前に信号ＲＳＴによって初期化される。データラッチ回路２００に対する本発明の望ましい実施形態による回路図が図５に図示されている。
【００３３】
図５を参照すると、本発明の望ましい実施形態によるデータラッチ回路２００は、１ビットデータを貯蔵するための２つのラッチ２１０及び２２０とを含む。各ラッチ２１０及び２２０は、２つのインバータ８・１０・１２・１４からなり、各々、入力端子３６・３８と、出力端子３２・３４を有する。ここで、列選択回路１６０によって選択された複数の列ＢＬｊのうち、１つの列ＢＬ０に対応するデータラッチ回路２００は、図示しない、残りの列ＢＬ１〜ＢＬ６３に対応するデータラッチ回路２００も同一の構成を有する。
【００３４】
本発明のデータラッチ回路２００は、ロジック回路（ｌｏｇｉｃ ｃｉｒｃｕｉｔ）２３０、初期化回路（ｒｅｓｅｔ ｃｉｒｃｕｉｔ）２４０、第１から第３までの反転回路（ｉｎｖｅｒｔｉｎｇｃｉｒｃｕｉｔｓ）２５０・２６０・２７０とを含む。
【００３５】
ロジック回路２３０は、各感知区間の感知時点を示す信号ＳＡＦｃと、対応する感知増幅器によって感知増幅され、対応するメモリセルの状態（導電状態、又は非導電状態）を示す信号ＤＬ０を組み合わせる。メモリセルが導電状態であるときは、信号ＤＬ０は高レベルであり、メモリセルが非導電状態であるときは、信号ＤＬ０は、低レベルである。ロジック回路２３０は、１つのノアゲート２及び、それと直列に連結された２つのインバータ４・６で構成される。
【００３６】
初期化回路２４０は、信号ＲＳＴに応じて、ラッチ２１０・２２０を接地電圧レベルの状態に初期化する。これにより、ラッチ２１０・２２０の出力端子３２・３４は、全て低レベルになり、ラッチ回路２１０・２２０の入力端子３６・３８は、高レベルになる。回路２４０は、ラッチ２１０・２２０の出力端子３２・３４と、接地電圧ＶＳＳが印加される接地端子１の間に各々形成される電流通路を有するＮＭＯＳトランジスター１６・１８で構成され、トランジスター１６・１８のゲートは、信号ＲＳＴに制御される。
【００３７】
第１反転回路２５０は、感知区間のうち、第１感知区間の間にロジック回路２３０の出力に応じて、第１ラッチ２１０にラッチされた状態を反転させる。第１反転回路２５０は、スイッチとして動作する２つのＮＭＯＳトランジスター２０・２２で構成される。トランジスター２０・２２の電流通路は、第１ラッチ２１０の入力端子３６と接地端子１の間に直列に順次的に形成されている。トランジスター２０のゲートは、ロジック回路２３０の出力端子、即ちノード４０に連結され、トランジスター２２のゲートは、信号ＳＴＧ０に制御される。信号ＳＴＧ０は、第１感知区間を示す信号として、第１感知区間の間に高レベルに活性化される。
【００３８】
第２反転回路２６０は、感知区間のうち、第２感知区間の間に、ロジック回路２３０の出力に応じて、第２ラッチ２２０にラッチされた状態を反転させる。第２反転回路２６０は、スイッチとして動作する２つのＮＭＯＳトランジジター２４・２６で構成される。トランジスター２４・２６の電流通路は、第１ラッチ２２０の入力端子３８の接地端子１の間に直列に順次的に形成されている。トランジスター２４のゲートは、ロジック回路２３０の出力端子、即ちノード４０に連結され、トランジスター２６のゲートは、信号ＳＴＧ１に制御される。信号ＳＴＧ１は、第２感知区間を示す信号として、第２感知区間の間に高レベルに活性化される。
【００３９】
第３反転回路２７０は、感知区間のうち、第３感知区間の間に、ロジック回路２３０の出力に応じて、第１ラッチ回路の状態を反転させて接地電圧レベルの状態に復元する。第３反転回路２７０は、スイッチとして動作する２つのＮＭＯＳトランジスター２８及び３０で構成される。トランジスター２８・３０の電流通路は、第１ラッチ２１０の出力端子３２の接地端子１の間に直列に順次的に形成されている。トランジスター２８のゲートは、ロジック回路２３０の出力端子、即ちノード４０に連結され、トランジスター３０のゲートは、信号ＳＴＧ２に制御される。信号ＳＴＧ２は、第３感知区間を示す信号として、第３感知区間の間に高レベルに活性化される。
【００４０】
図６は、本発明による動作タイミング図である。図４乃至図６を参照して、本発明のマルチ−ビットデータ貯蔵動作について、以下に詳細に説明する。
【００４１】
本発明の実施形態において、４つのスレショルド電圧Ｖｔｈ０−Ｖｔｈ３のうち、第１スレショルド電圧Ｖｔｈ０は“００”状態、第２スレショルド電圧Ｖｔｈ１は“０１”状態、第３スレショルド電圧Ｖｔｈ２は“１１”状態、そして第４スレショルド電圧Ｖｔｈ３は“１０”状態を示す。
【００４２】
まず、データ読出動作が始めると、図６に図示されたように、信号ＲＳＴが低レベルから高レベルに遷移される。図５のラッチ２１０・２２０は、初期化回路２４０を通して接地電圧レベルの状態に初期化される。その結果、ラッチ回路２１０・２２０の各出力端子３２及び３４は、低レベルになり、各入力端子３６及び３８は、高レベルになる。
【００４３】
以後、図４の行選択回路１４０及び列選択回路１６０によって選択された行及び列に関連されたメモリセルに貯蔵されたマルチ−ビットデータの読出動作が第１から第３までの感知区間に亙って行われる。説明の便宜上、選択された列ＢＬｊ（ｊ＝０−６３）のうち、１つの列ＢＬ０に対応するメモリセルから読出されたデータをラッチする動作が説明される。しかし、余りの列に対するラッチ動作も同一である。
【００４４】
選択されたメモリセルに“００”状態の２ビットデータが貯蔵された場合、選択されたメモリセルは、第１から第３までの感知区間で導電状態に、各々感知される。このような場合、第１から第３までの感知区間で、データラッチ回路２００のロジック回路２５０は対応する感知増幅器によって感知増幅されたメモリセルの導電状態を示す信号ＤＬ０と各感知区間の感知時点を示す信号ＳＡＦｃに応じてノード４０を低レベルに設定する。これにより、各感知区間で、反転回路２５０−２７０は、全部非活性化され、ラッチ２１０及び２２０は、初期化状態を維持させる。即ち、ラッチ２１０及び２２０は、各々論理‘０’状態をラッチする。
【００４５】
選択されたメモリセルに“０１”状態の２ビットデータが貯蔵された場合、選択されたメモリセルは第１感知区間で非導電状態に感知され、第２及び第３の感知区間で導電状態に、各々感知される。まず、第１感知区間でデータラッチ回路２００のロジック回路２５０は、対応する感知増幅器によって感知増幅されたメモリセルの非導電状態を示す低レベルの信号ＤＬ０と第１感知区間の感知時点を示す信号ＳＡＦｃに応じてノード４０を高レベルに設定する。
【００４６】
ノード４０が高レベルに設定されているため、各反転回路２５０−２７０のＮＭＯＳトランジスター２０、２４、そして２８は導電される。このとき、第１感知区間で高レベルに活性化される信号ＳＴＧ０によって第１反転回路２５０のＮＭＯＳトランジスター２２は導電され、その結果第１ラッチ２１０の入力端子３６は、初期化状態の高レベルから低レベルに反転される。第１感知区間で第２及び第３反転回路２６０及び２７０のＮＭＯＳトランジスター２６及び３０は非導電される。
【００４７】
以後、第２及び第３感知区間で、メモリセルの状態が導電状態で感知されるため、信号ＤＬ０は低レベルになる。これにより、第２及び第３感知区間で、第１及び第２ラッチ２１０・２２０の状態は、以前状態で維持される。結果的に、第１及び第２ラッチ２１０・２２０の出力端子３２及び３４は、各々‘１’及び‘０’状態になる。
【００４８】
選択されたメモリセルに“１１”状態の２ビットデータが貯蔵された場合、選択されたメモリセルは、第１及び第２感知区間で、非導電状態で感知され、第３感知区間導電状態で、各々感知される。まず、第１及び第２感知区間で、データラッチ回路２００のロジック回路２５０は、低レベルの信号ＤＬ０と信号ＳＡＦｃに応じてノード４０を高レベルに設定する。信号ＤＬ０は対応する感知増幅器によって感知増幅されたメモリセルの非導電状態を示す。信号ＳＡＦｃは、第１及び第２感知区間の感知時点を、各々示す。
【００４９】
ノード４０が高レベルで設定されているため、各反転回路２５０−２７０のＮＭＯＳトランジスター２０・２４・２８は、導電される。このとき第１感知区間で高レベルに活性化される信号ＳＴＧ０によって第１反転回路２５０のＮＭＯＳトランジスター２２は導電され、その結果、第１ラッチ２１０の入力端子３６は、初期化状態の高レベルから低レベルに反転される。付け加えて、第２感知区間で、高レベルに活性化される信号ＳＴＧ１によって第１反転回路２５０のＮＭＯＳトランジスター２６は導電され、その結果第２ラッチの入力端子３８は、初期化状態の高レベルから低レベルに反転される。
【００５０】
以後、第３感知区間で、メモリセルの状態が導電状態で感知されるため、信号ＤＬ０は低レベルになる。これにより、第３感知区間で、第１ラッチ２１０及び２２０の状態は、以前状態で維持される。結果的に、第１及び第２ラッチ２１０及び２２０の出力端子３２及び３４は、各々‘１’及び‘１’状態になる。
【００５１】
選択されたメモリセルに“１０”状態の２ビットデータが貯蔵された場合、選択されたメモリセルは第１乃至第３感知区間で非導電状態に感知される。これにより、第１乃至第３感知区間でデータラッチ回路２００のロジック回路２５０は、対応する感知増幅器によって感知増幅されたメモリセルの非導電状態を示す低レベルの信号ＤＬ０と第１乃至第３感知区間の感知時点を各々示す信号ＳＡＦｃに応じてノード４０を高レベルに設定する。
【００５２】
ノード４０が高レベルで設定されているため、各反転回路２５０−２７０のＮＭＯＳトランジスター２０、２４、そして２８は、導電される。このとき第１感知区間で高レベルに活性化される信号ＳＴＧ０によって第１反転回路２５０のＮＭＯＳトランジスター２２は導電され、その結果第１ラッチ２１０入力端子３６は、初期化状態の高レベルから低レベルに反転される。付け加えて、第２感知区間で、高レベルに活性化される信号ＳＴＧ１によって第１反転回路２５０のＮＭＯＳトランジスター２６は導電され、その結果第２ラッチの入力端子３８は、初期化状態の高レベルから低レベルに反転される。
【００５３】
そして、第３感知区間で信号ＤＬ０は、メモリセルの状態が導電状態で感知されるため低レベルになる。これにより、第３感知区間で高レベルに活性化される信号ＳＴＧ２によって第３反転回路２７０のＮＭＯＳトランジスター３０は導電され、その結果、第１ラッチ２１０の出力端子３２は、高レベルから低レベルに反転される。従って、最終的に第１及び第２ラッチ２１０・２２０は、各々‘１’及び‘０’状態をラッチする。
【００５４】
本発明によるデータラッチ回路２００は、列選択回路１６０によって選択された列に各々対応し、１つのノアゲート１２及び１８個のトランジスター４、６、…、２６、及び２８からなる。従って、少ないレイアウト面積を必要とするマルチ−ビットデータが貯蔵できるデータラッチ回路２００を具現することができる。
【００５５】
【発明の効果】
小さい面積を占めるデータラッチ回路を具現することによって、高集積化によってマルチ−ビットデータをラッチするためのデータラッチ回路のため、レイアウト面積が増加することが防止できる。
【図面の簡単な説明】
【図１】 ２ビットデータを１つのメモリセルに貯蔵する場合、各データ状態、それに対応するスレショルド電圧の分布、そして読出動作時印加されるワードライン電圧の関系を示す図面である。
【図２】 データ読出動作の間に各感知区間で、低いレベルから高いレベルに変化されるワードライン電圧のレベル変化及び各感知区間に対応する感知時点を示す図面である。
【図３】 データ読出動作の間に各感知区間で、高いレベルから低いレベルに変化されるワードライン電圧のレベル変化及び各感知区間に対応する感知時点を示す図面である。
【図４】 マルチ−ビットデータを貯蔵する半導体メモリ装置の概略的な構成を示すブロック図である。
【図５】 本発明の望ましい実施形態によるデータラッチ回路を示す回路図である。
【図６】 本発明による動作タイミング図である。
【符号の説明】
１００：メモリセルアレー
１２０：ワードライン電圧発生回路
１４０：行選択回路
１６０：列選択回路
１８０：感知増幅回路
２００：データラッチ回路
Claims (9)
- マルチ−ビットデータを貯蔵し、前記マルチ−ビットデータに対応する、第１スレショルド電圧＜第２スレショルド電圧＜第３スレショルド電圧＜第４スレショルド電圧の関係を有する第１乃至第４スレショルド電圧のうち１つを有する少なくとも１つのメモリセルと、
前記メモリセルに連結されるビットラインと、
データ読出動作の間に、前記メモリセルの状態を感知するための第１乃至第３感知区間で前記ビットラインを通して前記メモリセルの状態を順次的に感知し増幅する感知増幅回路と、
基準電圧を有する基準ノードと、
各々が入力端子及び出力端子を有し、１ビットデータを貯蔵する第１及び第２ラッチ回路と、
前記各感知区間の感知時点を示す第１信号及び前記感知増幅回路によって感知増幅された前記メモリセルの状態を示す第２信号を組み合わせて第３信号を発生するロジック回路と、
前記第１感知区間に前記第３信号のレベルによって前記第１ラッチ回路の入力端子を前記基準ノードに電気的に連結する第１スイッチ回路と、
前記第２感知区間に前記第３信号のレベルによって前記第２ラッチ回路の入力端子を前記基準ノードに電気的に連結する第２スイッチ回路と、
前記第３感知区間に前記第３信号のレベルによって前記第１ラッチ回路の出力端子を前記基準ノードに電気的に連結する第３スイッチ回路とを含むことを特徴とする半導体メモリ装置であって、
前記第１乃至第３感知区間に、各々対応する第１乃至第３ワードライン電圧を順次的に発生してワードラインに順々に印加し、前記ワードライン電圧は、第１スレショルド電圧＜第１ワードライン電圧＜第２スレショルド電圧＜第２ワードライン電圧＜第３スレショルド電圧＜第３ワードライン電圧＜第４スレショルド電圧の関係を有し、
前記第２感知区間においては、前記メモリセルが第１、２スレショルド電圧のいずれかを有するか、又は、第３、４スレショルド電圧のいずれかを有するかを判定するための電圧である前記第２ワードライン電圧を発生し、
前記第１感知区間においては、メモリセルが第１スレショルド電圧を有するか否かを判定するための第１ワードライン電圧、及び、第４スレショルド電圧を有するか否かを判定するための第３ワードライン電圧のいずれか一方の電圧を発生し、
前記第３感知区間においては、その他方の電圧を発生し、
前記第１スイッチ回路は、前記第１感知区間に、前記第３信号に応じて、前記メモリセルが導通状態及び非道通状態のいずれか一方の状態を示すときには、前記第１ラッチ回路の状態を初期化された状態から反転させ、前記メモリセルが他方の状態を示すときには、前記第１ラッチ回路の状態をそのまま維持し、
前記第２スイッチ回路は、前記第２感知区間に、前記第３信号に応じて、前記メモリセルが前記一方の状態を示すときには、前記第２ラッチ回路の状態を初期化された状態から反転させ、前記メモリセルが前記他方の状態を示すときには、前記第２ラッチ回路の状態をそのまま維持し、
前記第３スイッチ回路は、前記第３感知区間に、前記第３信号に応じて、前記メモリセルが前記一方の状態を示すときには、前記第１区間において設定された状態から初期化された状態に復元し、前記メモリセルが前記他方の状態を示すときには、前記第１感知区間において設定された状態をそのまま維持する半導体メモリ装置。 - 前記第１ラッチ回路及び前記第２ラッチ回路の各出力端子に連結され、初期化信号に応じて前記各出力端子を前記基準電圧のレベルに初期化する初期化回路を付加的に含むことを特徴とする請求項１に記載の半導体メモリ装置。
- 前記基準電圧は、接地電圧のレベルを有することを特徴とする請求項２に記載の半導体メモリ装置。
- 前記ロジック回路は、前記第１及び第２信号を提供される１つのノアゲート及び直列連結された２つのインバータで構成されることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第１スイッチ回路は、前記第１ラッチ回路の入力端子及び前記基準ノードの間に直列に順次的に形成される電流通路を有する２つのＮＭＯＳトランジスターを含み、前記基準ノードに近く配列されたＮＭＯＳトランジスターは、前記第１感知区間を示す第４信号によって制御され、前記第１ラッチ回路の入力端子に近く配列されたＮＭＯＳトランジスターは、前記第３信号によって制御されることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第２スイッチ回路は、前記第２ラッチ回路の入力端子及び前記基準ノードの間に直列に順次的に形成される電流通路を有する２つのＮＭＯＳトランジスターを含んで、前記基準ノードに近く配列されたＮＭＯＳトランジスターは、前記第２感知区間を示す第４信号に制御され、前記第２ラッチ回路の入力端子に近く配列されたＮＭＯＳトランジスターは、前記第３信号によって制御されることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第３スイッチ回路は、前記第１ラッチ回路の出力端子及び前記基準ノードの間に直列に順次的に形成される電流通路を有する２つのＮＭＯＳトランジスターを含んで、前記基準ノードに近く配列されたＮＭＯＳトランジスターは、前記第３感知区間を示す第４信号に制御され、前記第１ラッチ回路の出力端子に近く配列されたＮＭＯＳトランジスターは、前記第３信号によって制御されることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記メモリセルの状態は、導電状態及び非導電状態のうち、１つの状態を有し、前記メモリセルの状態が導電状態であるとき前記第２信号は高レベルで、メモリセルの状態が非導電状態であるとき前記第２信号は低レベルであることを特徴とする請求項１に記載の半導体メモリ装置。
- 第３信号は、前記メモリセルの状態が導電状態で、前記第１信号が低レベルであるとき前記高レベルを有し、前記メモリセルの非導電状態で、前記第１信号が前記低レベルであるとき前記低レベルを有することを特徴とする請求項８に記載の半導体メモリ装置。
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