JP2573380B2

JP2573380B2 - 不揮発性半導体メモリ

Info

Publication number: JP2573380B2
Application number: JP33112689A
Authority: JP
Inventors: 真伊東; 信孝北川
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1989-12-22
Filing date: 1989-12-22
Publication date: 1997-01-22
Anticipated expiration: 2012-01-22
Also published as: EP0437791A3; EP0437791B1; DE69028616T2; JPH03192596A; EP0437791A2; US5229968A; DE69028616D1; KR910013285A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はメモリセルとしてフローティングゲート型
トランジスタ等の不揮発性素子を用いた不揮発性半導体
メモリに関する。

（従来の技術）第６図は、メモリセルとしてフローティングゲート型
トランジスタを用いた従来の不揮発性半導体メモリの概
略的な構成を示す回路図である。なお、説明を簡略化す
るために、データの書き込みを行うための書き込み回路
等は省略している。

図において、51はフローティングゲート型トランジス
タからなるメモリセルである。このメモリセル51のドレ
インはビット線52に接続されており、コントロールゲー
トは行アドレスが入力される行デコーダ58からのデコー
ド信号が与えられるワード線54に接続されている。ま
た、上記メモリセル51のソースと接地電位Vssとの間に
は、プリチャージ制御信号Prで導通制御されるディスチ
ャージ用のトランジスタ55が挿入されている。

上記ビット線52とノードＡとの間には列選択用のトラ
ンジスタ56が挿入されており、このトランジスタ56のゲ
ートには、列アドレスが入力される列デコーダ57からの
デコード信号が与えられる。また、上記ノードＡとノー
ドＢとの間にはレベルダウン用のトランジスタ58が挿入
されている。このトランジスタ58のゲートには、中間電
位発生回路59から出力される電源電位Vccと接地電位Vss
との間の中間電位V_DDが供給される。また、上記ノード
Ｂと電源電位Vccとの間には、上記プリチャージ制御信
号Prで導通制御されるプリチャージ用のトランジスタ60
が挿入されている。そして、上記ノードＢの電位は、２
個のNORゲート61,62の入出力端間を交差接続してフロッ
プフロップを構成したセンスアンプ63の一方入力端に接
続されている。このセンスアンプ63は、一方入力端に供
給される上記ノードＢの電位を、他方入力端に供給され
る比較電位Vrefと比較することにより、前記メモリセル
51の記憶データを検出し、読み出しデータDoutを出力す
るものである。

上記センスアンプ63でデータ検出の際に使用される比
較電位Vrefは、本体メモリセル側と同等に構成された比
較電位発生回路70によって形成される。この比較電位発
生回路70において、電源電位Vccと接地電位Vssとの間に
は、前記トランジスタ60と等価なトランジスタ71、前記
トランジスタ58と等価なトランジスタ72、前記トランジ
スタ56と等価なトランジスタ73、フローティング型トラ
ンジスタ74及び前記トランジスタ55と等価なトランジス
タ75が直列接続されている。ここで、上記フローティン
グ型トランジスタ74はダミーセルとして使用されるもの
であり、そのチャネル長とチャネル幅との寸法比が、前
記メモリセル51に対して、1/2程度となるように設定さ
れている。そして、上記トランジスタ71と72が接続され
ているノードＣで比較電位Vrefが得られるようになって
いる。なお、本体メモリセル側と条件を同じにするた
め、上記トランジスタ71及び75の各ゲートには前記プリ
チャージ制御信号Prが、トランジスタ72のゲートには前
記中間電位発生回路59から出力される中間電位V_DDが、
トランジスタ73のゲートには電源電位Vccがそれぞれ供
給される。また、ダミーセルとして使用されるトランジ
スタ74に対しては書き込みは行われず、フローティング
ゲートに電子は注入されない。

次に上記構成でなるメモリの動作を第７図のタインミ
グチャートを用いて説明する。まず、メモリセル51から
のデータ読み出しに先立ち、プリチャージ制御信号Prが
“L"レベルになる。すると、本体メモリセル側ではプリ
チャージ用のトランジスタ60が導通し、ノードＢが“H"
レベル、すなわちVccレベルにプリチャージされる。こ
のとき、レベルダウン用のトランジスタ58のゲートに
は、中間電位発生回路59から出力される電源電位Vccよ
りも低い中間電位V_DDが供給されているので、ノードＡ
には電源電位Vccよりも低い電位が与えられる。次に、
プリチャージ制御信号Prが“H"レベルになり、ディスチ
ャージ用のトランジスタ55が導通する。さらに行アドレ
ス及び列アドレスに応じて１個のメモリセル51が選択さ
れる。このとき、選択されたメモリセル51に対してデー
タの書き込みが行われ、そのフローティングゲートに電
子が注入されている場合、そのメモリセル51は非導通の
ままとなり、ビット線52の電位及びノードＡの電位はプ
リチャージ状態のまま変化しない。従って、ノードＢの
電位も、第７図中の破線で示すようにプリチャージ状態
のまま変化しない。一方、選択されたメモリセル51に対
してデータの書き込みが行われておらず、フローティン
グゲートに電子が注入されていない場合、そのメモリセ
ル51は導通し、ビット線52の電位及びノードＡの電位は
それぞれ接地電位Vssに放電される。従って、ノードＢ
の電位Vrefも、第７図中の実線で示すように接地電位Vs
sに放電される。

一方、比較電位発生回路70では、プリチャージ制御信
号Prが“L"レベルのときにトランジスタ71が導通し、ノ
ードＣが“H"レベルにプリチャージされる。その後、プ
リチャージ制御信号Prが“H"レベルになると、トランジ
スタ75が導通する。このとき、トランジスタ74も行アド
レスに応じて導通し、ノードＣは電位は接地電位Vssに
放電される。このとき、トランジスタ74のチャネル長と
チャネル幅との寸法が、メモリセル51に対して1/2程度
となるように設定されているため、ノードＣの電位がVs
sまで低下するまでの時間は、書き込みが行われていな
いメモリセル51が選択されたときにノードＢの電位が電
位Vssまで低下するまでの時間よりも長くなる。そこ
で、前記センスアンプ63は両ノードB,Cの電位を比較す
ることによってデータを検出し、出力Doutのレベルを決
定する。

（発明が解決しようとする課題）ところで、従来のメモリでは、メモリセルのドレイン
が接続されているビット線に寄生的に存在している容量
が、比較電位発生回路内の対応するノードに寄生的に存
在している容量に比べて極めて大きいものとなってい
る。そして、メモリ容量の増大に伴い、その容量差は増
々大きくなり、メモリセル側及びダミーセル側で同一の
タイミングでプリチャージ、ディスチャージを行って
も、Vrefの電位変化に比べてノードＢの電位変化が遅く
なる傾向にある。そして、ノードＢの電位変化が、例え
ば第７図中の一点鎖線に示すように、Vrefの電位変化と
同じ程度になると、センスアンプが正しくフロップフロ
ップ動作せず、誤ったデータが検出される恐れがある。

この発明は上記のような事情を考慮してなされたもの
であり、その目的は、プリチャージ、ディスチャージを
行って不揮発性メモリセルからデータ検出を行う不揮発
性半導体メモリにおいて、メモリ容量にかかわず、デー
タ検出手段で常に正しいデータを検出することができる
不揮発性半導体メモリを提供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明の不揮発性半導体メモリは、それぞれ１個の
不揮発性素子からなる複数個のメモリセル及びこれらメ
モリセルとは電気的特性が異なるダミーセルが同一ビッ
ト線に接続されたプリチャージ、ディスチャージ方式の
第１のメモリセルアレイと、上記第１のメモリセルアレ
イと同一構成の第２のメモリセルアレイと、電流通路の
各一端が上記第１、第２のメモリセルアレイのプリチャ
ージ電位である電源電位にそれぞれ接続され、データの
アクセスに先だって導通状態に設定されるプリチャージ
用の一対の第１のMOSトランジスタと、上記第１、第２
のメモリセルアレイ内のメモリセルからのデータ読み出
し期間に動作し、電源電位よりも低い一定値の中間電位
を発生する中間電位発生回路と、電流通路が上記第１の
MOSトランジスタの電流通路の各他端と上記第１、第２
のメモリセルアレイ内のビット線との間にそれぞれ挿入
され、各ゲートに上記中間電位が供給されるプリチャー
ジ電位降下用の一対の第２のMOSトランジスタと、上記
第１、第２のメモリセルアレイ内の各ビット線毎にもし
くは各メモリセルアレイ内の全てのビット線で共通に設
けられ、電流通路がビット線とディスチャージ電位であ
る接地電位との間に挿入され、第１、第２のメモリセル
アレイのディスチャージ期間に導通状態に設定されるデ
ィスチャージ用の少なくとも一対の第３のMOSトランジ
スタと、上記第１、第２のメモリセルアレイ内のメモリ
セルを選択すると共に、第１のメモリセルアレイ内のメ
モリセルを選択する際には第２のメモリセルアレイ内の
ダミーセルを選択し、第２のメモリセルアレイ内のメモ
リセルを選択する際には第１のメモリセルアレイ内のダ
ミーセルを選択する選択手段と、上記第１と第２のMOS
トランジスタの電流通路の各接続点の電位を比較するこ
とにより、上記選択手段で選択されたメモリセルの記憶
データを検出するCMOS構成のNORゲートからなるフリッ
プフロップを含むデータ検出手段とを具備したことを特
徴とする。

また、この発明の不揮発性半導体メモリは、前記デー
タ検出手段を前記第１、第２のメモリセルアレイの間に
配置したことを特徴とする。

さらにこの発明の不揮発性半導体メモリは、前記第
１、第２のメモリセルアレイ内のダミーセルの幾何学的
寸法がメモリセルとは異なるようにされていることを特
徴とする。

（作用）この発明では、メモリセルを第１、第２のメモリセル
アレイの２つに分け、それぞれのメモリアレイに対して
ダミーセルを設け、メモリセルと同一のビット線に接続
する。そして、第１、第２のメモリアレイのうちいずれ
か一方側のメモリセルを選択するときは他方側のダミー
セルを選択することにより、データ検出手段におけるデ
ータの検出を可能にしている。

（実施例）以下、図面を参照してこの発明を実施例により説明す
る。

第１図はこの発明に係る不揮発性半導体メモリの概略
的な回路構成を示すブロック図である。なお、この実施
例回路では、説明を簡略化するため、データの書き込み
を行う書き込み回路等は省略している。

図において、10は複数個の不揮発性メモリセル（図示
せず）が行列状に配置されたメモリセルアレイ11と、こ
のメモリセルアレイ11の各メモリセル行に対応してそれ
ぞれ１個のダミーセルが配置されたダミーセル列12とか
ら構成された第１メモリアレイである。また、13は上記
第１メモリアレイ10と同様に、複数個の不揮発性メモリ
セルが行列状に配置されたメモリセルアレイ14と、この
メモリセルアレイ14の各メモリセルに行に対応して１個
のダミーセルが配置されたダミーセル列15とから構成さ
れた第２メモリアレイである。

上記第１メモリアレイ10のメモリセルアレイ11内のメ
モリセルは、ｍビットの相補な行アドレス（ADR）0,
（▲▼）０〜（ADR）ｍ−1,（▲▼）ｍ−
１と最上位ビットの行アドレス（ADR）ｍが供給される
行デコーダ16及び（ｎ＋１）ビットの列アドレス（AD
C）0,（▲▼）０〜（ADC）n,（▲▼）ｎが
供給される列デコーダ17の各デコード出力に応じて選択
される。また、第２メモリアレイ13のメモリセルアレイ
14内のメモリセルは、ｍビットの相補な行アドレス（AD
R）0,（▲▼）０〜（ADR）ｍ−1,（▲▼）
ｍ−１と最上位ビットの行アドレス（▲▼）ｍが
供給される行デコーダ18及び上記列デコーダ17の各デコ
ード出力に応じて選択される。上記行デコーダ16,18
は、行アドレスの最上位ビット（ADR）ｍもしくは（▲
▼）ｍが活性化されたときにのみ動作し、対応す
るメモリセルアレイ11,14内の同一列に配置されたメモ
リセル列の選択が図示しないワード線を介して行なわれ
る。また、行アドレスの最上位ビット（ADR）ｍ及び
（▲▼）ｍは上記第１メモリアレイ10内のダミー
セル列12、第２メモリアレイ13内のダミーセル列15にも
供給されている。そして、両アドレスが活性化されたと
きに、対応するダミーセル列12,15の全てのダミーセル
が同時に選択される。

上記行デコーダ16及び列デコーダ17の各デコード出力
に応じて選択されるメモリセルアレイ11のメモリセル、
行デコーダ18及び列デコーダ17の各デコード出力に応じ
て選択されるメモリセルアレイ14のメモリセルの記憶デ
ータに応じた電位と、ダミーセル列12もしくは15内のダ
ミーセルの記憶データに応じた電位はセンスアンプ19に
供給される。このセンスアンプ19にも行アドレスの最上
位ビット（ADR）ｍ及び（▲▼）ｍが供給されて
おり、センスアンプ19はこのアドレスに応じて、第１メ
モリアレイ10と第２メモリアレイ13のいずれか一方側の
メモリセルからの読み出し電位と、他方側のダミーセル
からの読み出し電位とを選択し、選択した両電位を比較
することによってデータを検出し、Doutとして出力す
る。

第２図は上記実施例回路を詳細に示す回路図である。

この詳細回路では、前記第１メモリアレイ10、第２メ
モリアレイ13、行デコーダ16,18、列デコーダ17及びセ
ンスアンプ19の他に、電源電位Vccと接地電位Vssとの間
の中間電位V_DDを発生する中間電位発生回路20やメモリ
アレイの周辺回路等が図示されている。

第１メモリアレイ10のメモリセルアレイ11内には、そ
れぞれＮチャネルのフローティングゲート型トランジス
タからなる複数個のメモリセル21が設けられている。こ
れらメモリセル21のドレインは行単位で複数の各ビット
線22に共通接続され、ソースは行単位で共通接続されて
いる。また、上記複数個のメモリセル21のコントロール
ゲートは列単位で複数の各ワード線23に共通接続されて
いる。上記複数の各ワード線23には前記行デコーダ16か
ら出力されるデコード信号が供給される。また、第１メ
モリアレイ10のダミーセル列12内には、上記メモリセル
21と同様にそれぞれＮチャネルのフローティングゲート
型トランジスタからなり、そのチャネル長とチャネル幅
との寸法がメモリセル21に対して1/2程度となるように
設定され、上記メモリセルアレイ11のメモリ行と対応し
た数のダミーセル24が設けられている。そして、各ダミ
ーセル24は対応する行の各メモリセル21と並列に接続さ
れており、ダミーセル列12内の全てのダミーセル24のコ
ントロールゲートには前記行アドレスの最上位ビット
（▲▼）ｍが供給される。また、各行のメモリセ
ル21及びダミーセル24の共通ソースと接地電位Vssとの
間にはディスチャージ用のＮチャネルのトランジスタ25
が接続されており、これらトランジスタ25の各ゲートに
はプリチャージ制御信号Prが並列に供給される。

一方、上記複数の各ビット線22とノードA1との間には
列選択用のＮチャネルの各トランジスタ26が挿入されて
いる。これらトランジスタ26の各ゲートには前記列デコ
ーダ17から出力されるデコード信号が供給される。さら
に上記ノードA1とノードB1との間にはレベルダウン用の
Ｎチャネルのトランジスタ27が挿入されている。このト
ランジスタ27のゲートには、前記中間電位発生回路20で
発生される中間電位V_DDが供給されている。また、上記
ノードB1と電源電位Vccとの間には、プリチャージ制御
信号Prで導通制御されるプリチャージ用のＰチャネルの
トランジスタ28が挿入されている。

第２メモリアレイ13側も基本的には上記第１メモリア
レイ10側と同様に構成されているが、ダミーセル列15内
の各ダミーセル24のコントロールゲートに前記行アドレ
ス（▲▼）ｍの代わりに（ADR）ｍが供給されて
いる点、ワード線23には行デコーダ18のデコード信号が
供給される点が第１メモリアレイ10側と異なっている。
また、この第２メモリアレイ13側では、前記ノードA1,B
1に対するノードはA2,B2である。なお、上記各ダミーセ
ル24にはデータの書き込みが行われず、それぞれのフロ
ーティングゲートには電子が注入されておらず、その閾
値電圧は低い状態のままにされている。

前記センスアンプ19は、２個のNORゲート31,32の入出
力端間を交差接続して構成され、一方入力として上記第
１メモリアレイ10側のノードB1の電位が、他方入力とし
て上記第２メモリアレイ13側のノードB2の電位が供給さ
れるフロップフロップ33と、このフロップフロップ33の
出力と前記行アドレス（ADR）ｍが入力されるNANDゲー
ト34と、上記フロップフロップ33の出力と前記行アドレ
ス（▲▼）ｍが入力されるNANDゲート35と、上記
両NANDゲート34,35の出力が入力されるNANDゲート36と
から構成されており、前記読み出しデータDoutはこのNA
NDゲート36から出力されるようになっている。なお、上
記各NORゲート31,32、各NANDゲート34,35,36はそれぞれ
CMOS構成のものが使用されている。

上記中間電位発生回路20は、例えば第３図に示すよう
に構成されている。すなわち、電源電位Vccと接地電位V
ssとの間の、Ｐチャネルのトランジスタ41、デプレッシ
ョン型でＮチャネルのトランジスタ42及びイントリンシ
ック（閾値電圧がほぼ0V）のＮチャネルのトランジスタ
43が直列に挿入されている。そして、上記トランジスタ
41のゲートには読み出し制御信号Rdが供給され、トラン
ジスタ42,43のゲートは両トランジスタ42,43の接続ノー
ドＣに共通接続されている。そして、前記中間電位V_DD
はこのノードＣから出力される。この中間電位発生回路
20において、読み出し制御信号Rdが“L"レベルになり、
トランジスタ41が導通すると、ノードＣには電源電位Vc
cと接地電位Vssとの間の中間電位V_DDが得られる。そし
て、トランジスタ42,43の各ゲートがノードＣに共通に
接続されているため、第４図に示すように、電源電位Vc
cがある程度変動しても、中間電位V_DDは常に一定値とな
るように制御される。なお、上記のトランジスタは、特
に型を指定していないものは全てエンハンスメント型で
あるとする。

次に上記構成であるメモリの動作を第５図のタイミン
グチャートを用いて説明する。

まず、読み出し制御信号Rdが“L"レベルになると、上
記のように中間電位発生回路20が動作し、読み出し可能
状態になる。その後、プリチャージ制御信号Prが“L"レ
ベルになり、第１メモリアレイ10側及び第２メモリアレ
イ13側のプリチャージ用トランジスタ27が導通し、ノー
ドB1,B2はそれぞれVccの電位までプリチャージされる
（第５図中のプリチャージ期間Tp）。このとき、第１メ
モリアレイ10側及び第２メモリアレイ13側のディスチャ
ージ用トランジスタ25は非導通となり、電源電位Vccと
接地電位Vssとの間には直流電流は流れない。この場
合、上記ノードB1,B2が共にVccの電位、すなわち“H"レ
ベルになるため、センスアンプ19内のフロップフロップ
33の両出力は“L"レベルとなり、出力Doutも同様に“L"
レベルになる。次に行アドレスと列アドレスが行デコー
ダ16,18と列デコーダ17に供給される。このとき、行ア
ドレスの最上位ビット（ADR）ｍが“H"レベルで（
）ｍが“L"レベルの場合、行デコーダ16が動作して、
第１メモリアレイ10側のワード線23の一つが選択的に駆
動される。従って、この場合は、上記行デコーダ16と列
デコーダ17のデコード出力に基づき、第１メモリアレイ
10側のメモリセルアレイ11内のいずれか１個のメモリセ
ル21が選択される。このとき、他方の行デコーダ18は動
作しない。従って、第２メモリアレイ13側のメモリセル
アレイ14内のメモリセル21はいずれのものも選択されな
い。しかし、（ADR）ｍが“H"レベルであるため、第２
メモリアレイ13側のダミーセル列15内の全てのダミーセ
ル24が選択される。

その後、プリチャージ制御信号Prが“L"レベルから
“H"レベルに変化することにより、上記両プリチャージ
用トランジスタ27が非導通となり、今度は第１メモリア
レイ10側及び第２メモリアレイ13側のディスチャージ用
トランジスタ25が導通する（第５図中のディスチャージ
期間Td）。ここで、第１メモリアレイ10側において、選
択されているメモリセル21に対し、例えば予め書き込み
が行われていず、フローティングゲートに電子が注入さ
れていなければ、その閾値電圧は低く保たれているの
で、ワード線23が選択駆動されることにより、このメモ
リセル21は導通し、予め高電位にプリチャージされてい
たノードB1は接地電位Vssに向かって放電される。他
方、第２メモリアレイ13側では、列デコーダ17のデコー
ド出力に応じて導通制御される列選択用トランジスタ2
6、ダミーセル24を介して、ノードB2が接地電位Vssに放
電される。そして、従来例で説明したように、両ノード
B1,B2の電位は選択されたメモリセル21とダミーセル24
の電気的特性に応じて変化し、両電位変化がセンスアン
プ19で比較されることにより、データDoutのレベルが決
定される。このとき、センスアンプ19では、選択された
メモリセルを含む第１メモリアレイ10側のNORゲート31
の出力が選択出力されるように、NANDゲート34がアドレ
ス（ADR）ｍによって開かれる。また、非選択の第２メ
モリアレイ13側のNORゲート32の出力が供給されるNAND
ゲート35の出力は、アドレス（▲▼）ｍによって
“H"レベルに固定される。

一方、行アドレスの最上位ビット（ADR）ｍが“L"レ
ベルで（▲▼）ｍが“H"レベルの場合には、行デ
コーダ18が動作して、第２メモリアレイ13側のワード線
23の一つが選択的に駆動され、第２メモリアレイ13側の
メモリセルアレイ11内のいずれか１個のメモリセル21が
選択される。さらに、（▲▼）ｍにより、第１メ
モリアレイ10側のダミーセル列15内の全てのダミーセル
24が選択され、上記と同様にノードB1,B2の電位変化が
センスアンプ19で比較され、データDoutのレベルが決定
される。

ここで、第１メモリアレイ10側及び第２メモリアレイ
13側の、各ビット線22にはそれぞれ同数のメモリセル21
と１個のダミーセル24が接続されており、各ビット線22
に寄生的に存在している容量はメモリ容量にかかわらず
全て同じである。このため、選択されたメモリセルが接
続されたビット線と、選択されたダミーセルが接続され
たビット線それぞれに付随している寄生容量は同等とな
り、センスアンプ19は各セルの電気的特性の差にのみ基
づく電位変化を比較することになる。この結果、センス
アンプ19では常に正しいデータを検出することが可能に
なる。

また、上記実施例のメモリでは、データの読み出しに
先立ちビット線22をプリチャージし、読み出し時にはデ
ィスチャージしてダイナミック化しており、かつセンス
アンプ19をCMOS論理回路で構成したことにより、消費電
流を低く抑えることができる。また、中間電位発生回路
20において、読み出し期間は電流を消費するが、回路全
体のインピーダンスを大きくすることにより消費電流の
削減を図ることができる。

なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記実施例ではディスチャージ用トランジスタ24を
各メモリセル行毎に設ける場合について説明したが、こ
れは第１メモリアレイ10で１個及び第２メモリアレイ13
で１個のみ設けるようにしてもよく、全体で１個のみ設
けるようにしてよい。また、上記ノードA1とB1もしくは
ノードA2とB2との間に設けられたレベルダウン用トラン
ジスタ27として通常のエンハンスメント型のものを使用
する場合について説明したが、これはイントリンシック
型トランジスタを用いることにより、プロセス上のバラ
ツキが生じても、ビット線に供給される電位はほぼ一定
にすることができ、歩留り低下を防止することができ
る。

［発明の効果］以上説明したようにこの発明によれば、プリチャー
ジ、ディスチャージを行って不揮発性メモリセルからデ
ータ検出を行う不揮発性半導体メモリにおいて、メモリ
容量にかかわず、データ検出手段で常に正しいデータを
検出することができる不揮発性半導体メモリを提供する
ことができる。

【図面の簡単な説明】

第１図はこの発明に係る不揮発性半導体メモリの概略的
な回路構成を示すブロック図、第２図は上記実施例回路
を詳細に示す回路図、第３図は上記第２図回路の一部回
路を具体的に示す回路図、第４図は第３図の回路を説明
するための特性図、第５図は上記実施例回路の動作を説
明するためのタイミングチャート、第６図は従来の不揮
発性半導体メモリの概略的な構成を示す回路図、第７図
は上記従来回路を説明するためのタイミングチャートで
ある。 10…第１メモリアレイ、11,14…メモリセルアレイ、12,
15…ダミーセル列、13…第２メモリアレイ、16,18…行
デコーダ、17…列デコーダ、19…センスアンプ、20…中
間電位発生回路、21…メモリセル、22…ビット線、23…
ワード線、24…ダミーセル、25…ディスチャージ用トラ
ンジスタ、26…列選択用トランジスタ、27…レベルダウ
ン用トランジスタ、28…プリチャージ用トランジスタ、
31,32…NORゲート、33…フロップフロップ、34,35,36…
NANDゲート。

Claims

(57)【特許請求の範囲】

【請求項１】それぞれ１個の不揮発性素子からなる複数
個のメモリセル及びこれらメモリセルとは電気的特性が
異なるダミーセルが同一ビット線に接続されたプリチャ
ージ、ディスチャージ方式の第１のメモリセルアレイ
と、上記第１のメモリセルアレイと同一構成の第２のメモリ
セルアレイと、電流通路の各一端が上記第１、第２のメモリセルアレイ
のプリチャージ電位である電源電位にそれぞれ接続さ
れ、データのアクセスに先だって導通状態に設定される
プリチャージ用の一対の第１のMOSトランジスタと、上記第１、第２のメモリセルアレイ内のメモリセルから
のデータ読み出し期間に動作し、電源電位よりも低い一
定値の中間電位を発生する中間電位発生回路と、電流通路が上記第１のMOSトランジスタの電流通路の各
他端と上記第１、第２のメモリセルアレイ内のビット線
との間にそれぞれ挿入され、各ゲートに上記中間電位が
供給されるプリチャージ電位降下用の一対の第２のMOS
トランジスタと、上記第１、第２のメモリセルアレイ内の各ビット線毎に
もしくは各メモリセルアレイ内の全てのビット線で共通
に設けられ、電流通路がビット線とディスチャージ電位
である接地電位との間に挿入され、第１、第２のメモリ
セルアレイのディスチャージ期間に導通状態に設定され
るディスチャージ用の少なくとも一対の第３のMOSトラ
ンジスタと、上記第１、第２のメモリセルアレイ内のメモリセルを選
択すると共に、第１のメモリセルアレイ内のメモリセル
を選択する際には第２のメモリセルアレイ内のダミーセ
ルを選択し、第２のメモリセルアレイ内のメモリセルを
選択する際には第１のメモリセルアレイ内のダミーセル
を選択する選択手段と、上記第１と第２のMOSトランジスタの電流通路の各接続
点の電位を比較することにより、上記選択手段で選択さ
れたメモリセルの記憶データを検出するCMOS構成のNOR
ゲートからなるフリップフロップを含むデータ検出手段
とを具備したことを特徴とする不揮発性半導体メモリ。
【請求項２】前記データ検出手段を、前記第１、第２の
メモリセルアレイの間に配置したことを特徴とする請求
項１記載の不揮発性半導体メモリ。
【請求項３】前記第１、第２のメモリセルアレイ内のダ
ミーセルの幾何学的寸法がメモリセルとは異なるように
されている請求項１記載の不揮発性半導体メモリ。